JPH04137665A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH04137665A JPH04137665A JP2257250A JP25725090A JPH04137665A JP H04137665 A JPH04137665 A JP H04137665A JP 2257250 A JP2257250 A JP 2257250A JP 25725090 A JP25725090 A JP 25725090A JP H04137665 A JPH04137665 A JP H04137665A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は二次元方向あるいは三次元方向に複数の光電変
換素子を配置した光電変換装置に関する。
換素子を配置した光電変換装置に関する。
［従来の技術］
近年、ファクシミリやイメージリーダー等の画像等倍読
み取り装置として用いる大面積の密着型画像読み取り装
置やハンディビデオカメラなどの光電変換部として用い
る固体撮像装置において、その感度特性などの向上を目
的として、光電変換素子材料に非晶質、微結晶、多結晶
半導体を用いた光電変換装置が開発されている。上述の
半導体は、任意の基板上に大面積にわたり形成でき、成
膜中に原料ガスの組成を変化させることにより、不純物
層が容易に作成できるなどの特徴を持つ。
み取り装置として用いる大面積の密着型画像読み取り装
置やハンディビデオカメラなどの光電変換部として用い
る固体撮像装置において、その感度特性などの向上を目
的として、光電変換素子材料に非晶質、微結晶、多結晶
半導体を用いた光電変換装置が開発されている。上述の
半導体は、任意の基板上に大面積にわたり形成でき、成
膜中に原料ガスの組成を変化させることにより、不純物
層が容易に作成できるなどの特徴を持つ。
第４図は、従来例として、光電変換素子を構成する半導
体層を形成する際に各画素毎に素子を分離せず、画素エ
リア−面に形成し、電極部のみを各画素毎に分離した光
電変換装置の断面図を示す。図において、４０１はウェ
ハープロセスによるＣＣＤ走査回路部分、４０２はシリ
コン等による光電変換素子部分であり、下部電極４０３
によって各画素を分離し、その上部全面に非晶質シリコ
ンによるイントリンシック層（ｉ層）４０４、ボロンを
ドーピングした２層４０５を成膜し、その上に上部透明
電極としてＩＴＯ膜４０６を成膜してショットキーダイ
オードを構成している。
体層を形成する際に各画素毎に素子を分離せず、画素エ
リア−面に形成し、電極部のみを各画素毎に分離した光
電変換装置の断面図を示す。図において、４０１はウェ
ハープロセスによるＣＣＤ走査回路部分、４０２はシリ
コン等による光電変換素子部分であり、下部電極４０３
によって各画素を分離し、その上部全面に非晶質シリコ
ンによるイントリンシック層（ｉ層）４０４、ボロンを
ドーピングした２層４０５を成膜し、その上に上部透明
電極としてＩＴＯ膜４０６を成膜してショットキーダイ
オードを構成している。
このような構成の光電変換装置は、その製造工程が簡略
で安価に作成できるなど、製作上有利ではあるが、半導
体層が、隣接する画素間において相互に接続されている
ために、光生成キャリアが、本来発生した画素以外の画
素へ流出してしまう、いわゆる画素間リークが発生しや
すく、画像読み取り装置としての解像度が低下するなど
の問題点を有する。この画素間リークを解消するために
、第５図に示すように、画素間の半導体層にエツチング
処理によって溝４０７を形成し、各々の画素を互いに分
離した構造のものも開発されている。
で安価に作成できるなど、製作上有利ではあるが、半導
体層が、隣接する画素間において相互に接続されている
ために、光生成キャリアが、本来発生した画素以外の画
素へ流出してしまう、いわゆる画素間リークが発生しや
すく、画像読み取り装置としての解像度が低下するなど
の問題点を有する。この画素間リークを解消するために
、第５図に示すように、画素間の半導体層にエツチング
処理によって溝４０７を形成し、各々の画素を互いに分
離した構造のものも開発されている。
［発明が解決しようとしている課題］
しかしながら、光電変換素子部の半導体層のエツチング
には、下記のような問題点が伴なう。
には、下記のような問題点が伴なう。
（１）ドライエツチングを用いる場合、プラズマを用い
たエツチング法では、光電変換素子の側面にプラズマに
よるダメージを受け、暗電流の増大など、光電変換特性
の劣化をもたらす。
たエツチング法では、光電変換素子の側面にプラズマに
よるダメージを受け、暗電流の増大など、光電変換特性
の劣化をもたらす。
（２）ウェットエツチング法を用いる場合、等方性エツ
チングの為サイドエツチングの影響を考慮せねばならな
い。
チングの為サイドエツチングの影響を考慮せねばならな
い。
（３）不純物をドーピングしである層は、エツチングレ
ートが変動するために、例えばｐｆ槽構造ｐｉｎ構造の
フォトダイオードの各層を一括してエツチングしようと
すると、制御が難しく、オーバーエツチングやアンダー
エツチングが生じやすい。
ートが変動するために、例えばｐｆ槽構造ｐｉｎ構造の
フォトダイオードの各層を一括してエツチングしようと
すると、制御が難しく、オーバーエツチングやアンダー
エツチングが生じやすい。
また、画素間の光の回り込みによる解像度の低下も問題
点として挙げられる。
点として挙げられる。
本発明は、従来の光電変換装置が有している上記のよう
な課題を解決するためになされたもので、エツチングな
どによる光電変換素子の劣化を伴うことなく、各素子間
のリークを効果的に抑制するとともに、各画素間の光の
回り込みを阻止することにより、良好な充電変換特性を
有する光電変換装置を提供することを目的としている。
な課題を解決するためになされたもので、エツチングな
どによる光電変換素子の劣化を伴うことなく、各素子間
のリークを効果的に抑制するとともに、各画素間の光の
回り込みを阻止することにより、良好な充電変換特性を
有する光電変換装置を提供することを目的としている。
［課題を解決するための手段（および）作用］本発明に
係る光電変換装置は、絶縁基板上に、絶縁性でかつ遮光
性の枠を設け、この枠によって形成された区画内に設け
た活性層によって個々の光電変換素子を形成した構成を
有する。これによって、活性層をエツチングなどによっ
て個々の光電変換素子に分割する場合に生じる前述のよ
うな欠点をな（すことが可能になるとともに、各画素間
における光の回り込みを阻止することができる。
係る光電変換装置は、絶縁基板上に、絶縁性でかつ遮光
性の枠を設け、この枠によって形成された区画内に設け
た活性層によって個々の光電変換素子を形成した構成を
有する。これによって、活性層をエツチングなどによっ
て個々の光電変換素子に分割する場合に生じる前述のよ
うな欠点をな（すことが可能になるとともに、各画素間
における光の回り込みを阻止することができる。
［実施態様］
本発明は、複数の光電変換素子を一基板上に有する光電
変換装置の全てに対して適用できるが、−例としてエリ
アセンサとしての光電変換装置について説明する。
変換装置の全てに対して適用できるが、−例としてエリ
アセンサとしての光電変換装置について説明する。
第１図は本発明の一実施例による光電変換装置を示す概
略的斜視図である。
略的斜視図である。
同図において、１０１はウェハプロセスによるエリアセ
ンサに必要な走査部や増幅部を形成する下馳基板である
。１０２は、この下地基板１０１上に形成された、セン
サ画素の形状に対応した形状の溝を設けた遮光性層であ
り、その材料として、Ａｌ。
ンサに必要な走査部や増幅部を形成する下馳基板である
。１０２は、この下地基板１０１上に形成された、セン
サ画素の形状に対応した形状の溝を設けた遮光性層であ
り、その材料として、Ａｌ。
Ｃｒ、 Ｎｉ、 Ｃｕ、 Ａｕ、 Ａｇ、 Ｐｔ、 ＊
等の金属が挙げられるが、遮光性め材料であれば金属に
限定されない、１０３は絶縁層であり、遮光性層１０２
の少なくとも上面に形成されており、たとえばスパッタ
リング法やＣＶＤ法等によって形成される酸化シリコン
（ｓｉｘｏｙ）や窒化シリコン（ＳｉＸＮ？）、酸化窒
化シリコン（ＳｉｘＯｙＮｚ）からなる層にエツチング
処理を施したものからなる。もちろんＰ（リン）やＢ（
ボロン）がドープされたリンガラス（ＰＳＧＩ膜やホウ
素ガラス（ＢＳＧ）膜或いはホウ素リンガラス（ＢＰＳ
Ｇ）膜であっても良い。
等の金属が挙げられるが、遮光性め材料であれば金属に
限定されない、１０３は絶縁層であり、遮光性層１０２
の少なくとも上面に形成されており、たとえばスパッタ
リング法やＣＶＤ法等によって形成される酸化シリコン
（ｓｉｘｏｙ）や窒化シリコン（ＳｉＸＮ？）、酸化窒
化シリコン（ＳｉｘＯｙＮｚ）からなる層にエツチング
処理を施したものからなる。もちろんＰ（リン）やＢ（
ボロン）がドープされたリンガラス（ＰＳＧＩ膜やホウ
素ガラス（ＢＳＧ）膜或いはホウ素リンガラス（ＢＰＳ
Ｇ）膜であっても良い。
もちろん、遮光層が絶縁性であれば、絶縁層１０３は、
省略することもできる。
省略することもできる。
１０４は、活性領域を形成する半導体層である。
この半導体層１０４には、電荷蓄積型センサ素子として
感光性の光電変換部が形成される。従って、この半導体
層１０４としては、例えばＳｉ、 Ｇｅ、 ５ｉＧｅ。
感光性の光電変換部が形成される。従って、この半導体
層１０４としては、例えばＳｉ、 Ｇｅ、 ５ｉＧｅ。
ＳｉＣ，ＧａＡｓ等の材料から選択され、その構造も単
結晶に限らず、多結晶、あるいは非晶質（微結晶構造を
含む）から適宜選択される。本発明光電変換装置は、ま
ず、エリアセンサ前面に半導体膜を一括して成膜した後
に、エツチング処理法によらず、絶縁層１０３の溝内に
半導体層１０４を選択的に形成するという方法で容易に
製造することができる。
結晶に限らず、多結晶、あるいは非晶質（微結晶構造を
含む）から適宜選択される。本発明光電変換装置は、ま
ず、エリアセンサ前面に半導体膜を一括して成膜した後
に、エツチング処理法によらず、絶縁層１０３の溝内に
半導体層１０４を選択的に形成するという方法で容易に
製造することができる。
光電変換部の構造としては光導伝型或いは電荷蓄積部を
付加した光起電力型であっても良い。
付加した光起電力型であっても良い。
以下、本発明の光電変換装置をさらに具体的に説明する
。以下の説明では簡易化のため、上述したエリアセンサ
ではな（、ラインセンサを例にとって説明する。
。以下の説明では簡易化のため、上述したエリアセンサ
ではな（、ラインセンサを例にとって説明する。
（第１実施例）
第２図（ａ）〜（ｅ）は、本発明によるラインセンサの
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、選択研磨法にて実現した光センザセルの製造
工程を示す模式的断面図である。
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、選択研磨法にて実現した光センザセルの製造
工程を示す模式的断面図である。
まず第２図（ａ）に示すようにシリコンウェハ２００上
に通常のウェハプロセス工程によって光電変換出力の増
幅回路としてのＭＯＳトランジスタ２０１を作製する。
に通常のウェハプロセス工程によって光電変換出力の増
幅回路としてのＭＯＳトランジスタ２０１を作製する。
増幅回路の人力部分２０１ａをｎ層によって形成し、こ
れをｐｉｎセンサのｎ層と兼用する。
れをｐｉｎセンサのｎ層と兼用する。
次に、第２図（ｂ）の様に、スパッタリング法により、
Ａ１を８０００人の厚さで成膜し、通常のフォトリング
ラフ法によってセンサ画素領域をエツチングして枠２０
２を形成する。続いて、減圧ＣＶＤ（ＬＰＧＶＤ）法に
より、窒化シリコン膜として５ｉｘＮｎ層２０３を形成
し、膜厚２０００人の絶縁膜とした。更に、ＲＩＥ法に
よりセンサ画素領域をエツチングして溝２０３８を形成
する。この溝は、増幅回路の入力部分２０１ａを露出さ
せるように形成する。
Ａ１を８０００人の厚さで成膜し、通常のフォトリング
ラフ法によってセンサ画素領域をエツチングして枠２０
２を形成する。続いて、減圧ＣＶＤ（ＬＰＧＶＤ）法に
より、窒化シリコン膜として５ｉｘＮｎ層２０３を形成
し、膜厚２０００人の絶縁膜とした。更に、ＲＩＥ法に
よりセンサ画素領域をエツチングして溝２０３８を形成
する。この溝は、増幅回路の入力部分２０１ａを露出さ
せるように形成する。
更に、第２図（ｃ）の様に、プラズマＣＶＤ法により、
ＳｉｘＨｇガス流量］、、ＯＳＣＣＭ、 Ｈｚガス流量
４８ＳＣＣＭ、基板温度３００℃、内圧１．１５Ｔｏｒ
ｒの条件で１７５分間堆積を行ない、非ドープの非晶質
シリコン層２０４を１μｍの厚さで形成した後、研磨す
る。この研磨は、本願出願人が特願昭６３−２４７８１
９号公報において提案した選択研磨法を用いて行うのが
有利である。このとき、加工速度の高い材料は非晶質シ
リコンであり、加工速度の低い材料は窒化シリコンであ
る。このため、研磨は窒化膜表面で止まり、非晶質シリ
コン層２０４は、５ｉｓＮＬ層２０２に形成した溝２０
２８の中のみに存在することになる［第２図（ｄ）１゜ 続いて、５ｉ−Ｈａガス流量Ｉ ＳＣＣＭ、 Ｈｚガス
流量４８ ＳＣＣＭ、１％水素希釈のＢＦ、 ＩＳＣＣ
Ｍ、基板温度３００℃、内圧１．１５Ｔｏｒｒの条件で
２０分間堆積を行ない、ｐ型の非晶質シリコン層２０５
を１０００人の厚さで形成した。その後、スパッタ法に
より厚さ７００人のＩＴＯ膜２０６を形成し、通常のフ
ォトリングラフ法により、非晶質シリコン層２０５及び
ＩＴＯ層２０６を所望の形にエツチングし、光電変換素
子２０７を形成した［第２図（ｅ）１゜なお、微結晶シ
リコン層２０５、ＩＴＯ膜２０６は、各画素共通の電極
として用いられる。
ＳｉｘＨｇガス流量］、、ＯＳＣＣＭ、 Ｈｚガス流量
４８ＳＣＣＭ、基板温度３００℃、内圧１．１５Ｔｏｒ
ｒの条件で１７５分間堆積を行ない、非ドープの非晶質
シリコン層２０４を１μｍの厚さで形成した後、研磨す
る。この研磨は、本願出願人が特願昭６３−２４７８１
９号公報において提案した選択研磨法を用いて行うのが
有利である。このとき、加工速度の高い材料は非晶質シ
リコンであり、加工速度の低い材料は窒化シリコンであ
る。このため、研磨は窒化膜表面で止まり、非晶質シリ
コン層２０４は、５ｉｓＮＬ層２０２に形成した溝２０
２８の中のみに存在することになる［第２図（ｄ）１゜ 続いて、５ｉ−Ｈａガス流量Ｉ ＳＣＣＭ、 Ｈｚガス
流量４８ ＳＣＣＭ、１％水素希釈のＢＦ、 ＩＳＣＣ
Ｍ、基板温度３００℃、内圧１．１５Ｔｏｒｒの条件で
２０分間堆積を行ない、ｐ型の非晶質シリコン層２０５
を１０００人の厚さで形成した。その後、スパッタ法に
より厚さ７００人のＩＴＯ膜２０６を形成し、通常のフ
ォトリングラフ法により、非晶質シリコン層２０５及び
ＩＴＯ層２０６を所望の形にエツチングし、光電変換素
子２０７を形成した［第２図（ｅ）１゜なお、微結晶シ
リコン層２０５、ＩＴＯ膜２０６は、各画素共通の電極
として用いられる。
以上の様に構成した光電変換装置は、画素間に絶縁性材
料である窒化シリコンが存在するため光生成キャリアが
隣接画素に移動することがない。
料である窒化シリコンが存在するため光生成キャリアが
隣接画素に移動することがない。
また、画素分離にエツチング処理を施すこともないので
、前述のエツチングによる悪影響を発生しない。
、前述のエツチングによる悪影響を発生しない。
（第２実施例）
第３図（ａ）〜（ｅ）は、本発明によるラインセンサの
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、レジストのりフトオフを用いて行われた光電
変換装置の製造工程を示す模式的断面図である。
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、レジストのりフトオフを用いて行われた光電
変換装置の製造工程を示す模式的断面図である。
まず第３図（ａ）に示すように、シリコンウェハ３００
上に通常のウェハプロセス工程によって光電変換出力の
増幅回路としてのＭＯＳトランジスタ３０１を作製する
。増幅回路の入力部分３０１ａをｎ層によって形成し、
これをｐｉｎセンサのｎ層と兼用する。
上に通常のウェハプロセス工程によって光電変換出力の
増幅回路としてのＭＯＳトランジスタ３０１を作製する
。増幅回路の入力部分３０１ａをｎ層によって形成し、
これをｐｉｎセンサのｎ層と兼用する。
次に、第３図（ｂ）の様に、スパッタリング法により、
Ａ１を８０００人の厚さで成膜し、通常のフォトリソグ
ラフ法によってセンサ画素領域をエツチングして枠３０
２を形成する。続いて、減圧ＣＶＤ法（ＬＰＧ：ＶＤ）
法により窒化シリコン膜として５ｉｓＮ４層３０３を形
成し、膜厚２０００人の給線膜とした。更に、ＲＩＥ法
によりセンサ画素領域をエツチングして溝３０３ａを形
成する。この溝は、増幅回路の入力部分３０１ａを露出
させるように形成する。
Ａ１を８０００人の厚さで成膜し、通常のフォトリソグ
ラフ法によってセンサ画素領域をエツチングして枠３０
２を形成する。続いて、減圧ＣＶＤ法（ＬＰＧ：ＶＤ）
法により窒化シリコン膜として５ｉｓＮ４層３０３を形
成し、膜厚２０００人の給線膜とした。更に、ＲＩＥ法
によりセンサ画素領域をエツチングして溝３０３ａを形
成する。この溝は、増幅回路の入力部分３０１ａを露出
させるように形成する。
更に、第３図（ｃ）の様に、レジスト３０４を塗布し、
溝部分のレジストを取り除いた後に、ブラズｖｃＶＤ法
により、ＳＬＬガス流量１．ＯＳＣＣＭ、 Ｈ。
溝部分のレジストを取り除いた後に、ブラズｖｃＶＤ法
により、ＳＬＬガス流量１．ＯＳＣＣＭ、 Ｈ。
ガス流量４８ ＳＣＣＭ、基板温度３００℃、内圧１．
１５Ｔｏｒｒの条件で１７５分間堆積を行ない、非ドー
プの非晶質シリコンＮ３０５を１μｍ形成した後、レジ
ストをリフトオフし、これにより非晶質シリコン層３０
５が、５ｉｓＮ４層３０３に形成した溝３０２ａの中の
みに残存する［第３図（ｄ）１゜ 続いて、ＳｘｚＨｍガス流量５ｉＨ４１ＳＣＣＭ、 Ｈ
２ガス流量４８ ＳＣＣＭ、１％水素希釈のＢＦ３ガス
流量流量ｌＳＣＣ基板温度３００℃、内圧１．１５Ｔｏ
ｒｒの条件で２０分間堆積を行ない、ｐ型の非晶質シリ
コン層３０６を１０００人の厚さで形成した。その後、
スパッタ法により厚さ７００人のＩＴＯ膜３０７を形成
し、通常のフォトリングラフ法により、非晶質シリコン
層３０６及びＩＴＯ膜３０７を所望の形状にエツチング
して光電変換素子３０８を形成した［第３図（ｅ）１゜
なお、３０６．３０７は、各画素共通の電極である。
１５Ｔｏｒｒの条件で１７５分間堆積を行ない、非ドー
プの非晶質シリコンＮ３０５を１μｍ形成した後、レジ
ストをリフトオフし、これにより非晶質シリコン層３０
５が、５ｉｓＮ４層３０３に形成した溝３０２ａの中の
みに残存する［第３図（ｄ）１゜ 続いて、ＳｘｚＨｍガス流量５ｉＨ４１ＳＣＣＭ、 Ｈ
２ガス流量４８ ＳＣＣＭ、１％水素希釈のＢＦ３ガス
流量流量ｌＳＣＣ基板温度３００℃、内圧１．１５Ｔｏ
ｒｒの条件で２０分間堆積を行ない、ｐ型の非晶質シリ
コン層３０６を１０００人の厚さで形成した。その後、
スパッタ法により厚さ７００人のＩＴＯ膜３０７を形成
し、通常のフォトリングラフ法により、非晶質シリコン
層３０６及びＩＴＯ膜３０７を所望の形状にエツチング
して光電変換素子３０８を形成した［第３図（ｅ）１゜
なお、３０６．３０７は、各画素共通の電極である。
以上の様に構成した光電変換装置は、画素間に絶縁性材
料である窒化シリコンが存在するため光生成キャリアが
隣接画素に移動することがない。
料である窒化シリコンが存在するため光生成キャリアが
隣接画素に移動することがない。
また、画素分離にエツチング処理を施すこともないので
前述のエツチングによる悪影響も発生しない。
前述のエツチングによる悪影響も発生しない。
［発明の効果］
以上に説明したように、本発明によれば、絶縁基板上に
、遮光性材料からなる枠を設け、この枠を絶縁層で覆い
、これによって形成された区画内に設けた活性層によっ
て個々の光電変換素子を形成した絶縁性の層に各画素に
対応する複数の溝を設けたので、画素間のリークが実質
上なくなり、良好な光電変換特性が得られる。また光電
変換素子間の分離にエツチング処理を適用しないので、
エツチングによるプラズマダメージなどの悪影響を受け
ることもない。また各画素に対応する光電変換素子は枠
によって相互に分離されてるので、光の回り込みによる
特性の劣化を生じることがない。
、遮光性材料からなる枠を設け、この枠を絶縁層で覆い
、これによって形成された区画内に設けた活性層によっ
て個々の光電変換素子を形成した絶縁性の層に各画素に
対応する複数の溝を設けたので、画素間のリークが実質
上なくなり、良好な光電変換特性が得られる。また光電
変換素子間の分離にエツチング処理を適用しないので、
エツチングによるプラズマダメージなどの悪影響を受け
ることもない。また各画素に対応する光電変換素子は枠
によって相互に分離されてるので、光の回り込みによる
特性の劣化を生じることがない。
第１図は本発明による光電変換装置を示す概略的斜視図
、第２図（ａ）〜（ｅ）は本発明の第１実施例による光
電変換装置を作成する工程を示す説明図、第３図（ａ）
〜（ｅ）は本発明の第２実施例による光電変換装置を作
成する工程を示す説明図、第４図および第５図はそれぞ
れ従来の光電変換装置を示す模式的断面図である。 １０１は下地基板、１０２は遮光性層、１０３は半導体
層、２００．３００シリコンウエハ、２０１，３０１は
ＭＯＳトランジスタ、２０１ａ、 ３０１ａは人力部分
、２０２、３０２は枠、２０３ａ、 ３０３ａは溝、２
０４．３０５ば１ｓＮ４ 層、 ２０５．３０６ は微結晶シリコン贋、 ２０６゜ ３０７はＩＴＯ膜。
、第２図（ａ）〜（ｅ）は本発明の第１実施例による光
電変換装置を作成する工程を示す説明図、第３図（ａ）
〜（ｅ）は本発明の第２実施例による光電変換装置を作
成する工程を示す説明図、第４図および第５図はそれぞ
れ従来の光電変換装置を示す模式的断面図である。 １０１は下地基板、１０２は遮光性層、１０３は半導体
層、２００．３００シリコンウエハ、２０１，３０１は
ＭＯＳトランジスタ、２０１ａ、 ３０１ａは人力部分
、２０２、３０２は枠、２０３ａ、 ３０３ａは溝、２
０４．３０５ば１ｓＮ４ 層、 ２０５．３０６ は微結晶シリコン贋、 ２０６゜ ３０７はＩＴＯ膜。
Claims (3)
- （１）絶縁基板上に所定の配置で複数の光電変換素子を
設けた光電変換装置において、前記光電変換素子を収容
するための複数の収容領域を前記絶縁基板上に形成する
ように絶縁性でかつ遮光性の枠を備え、前記光電変換素
子の各々が前記収容領域内にそれぞれ収容されているこ
とを特徴とする光電変換装置。 - （２）前記光電変換素子の素子分離が必要な層の上面と
、前記枠の上面とが等しい高さに置かれている前記枠内
に位置する請求項１記載の光電変換装置。 - （３）前記枠の少なくとも前記光電変換素子に接してい
る面が絶縁性膜で覆われている請求項１記載の光電変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257250A JPH04137665A (ja) | 1990-09-28 | 1990-09-28 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257250A JPH04137665A (ja) | 1990-09-28 | 1990-09-28 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137665A true JPH04137665A (ja) | 1992-05-12 |
Family
ID=17303779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257250A Pending JPH04137665A (ja) | 1990-09-28 | 1990-09-28 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227450A (ja) * | 2007-03-09 | 2008-09-25 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
-
1990
- 1990-09-28 JP JP2257250A patent/JPH04137665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227450A (ja) * | 2007-03-09 | 2008-09-25 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
| JP4733096B2 (ja) * | 2007-03-09 | 2011-07-27 | ドンブ ハイテック カンパニー リミテッド | イメージセンサ及びその製造方法 |
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