JPH04137664A - 光電変換装置 - Google Patents
光電変換装置Info
- Publication number
- JPH04137664A JPH04137664A JP2257249A JP25724990A JPH04137664A JP H04137664 A JPH04137664 A JP H04137664A JP 2257249 A JP2257249 A JP 2257249A JP 25724990 A JP25724990 A JP 25724990A JP H04137664 A JPH04137664 A JP H04137664A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- photoelectric conversion
- etching
- amorphous silicon
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 14
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 7
- 230000002411 adverse Effects 0.000 abstract description 3
- 238000000206 photolithography Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 12
- 239000007789 gas Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は二次元方向あるいは三次元方向に複数の光電変
換素子を配置した光電変換装置に関する。
換素子を配置した光電変換装置に関する。
［従来の技術］
近年、ファクシミリやイメージリーダー等の画像等倍読
み取り装置として用いる大面積の密着型１像読み取り装
置やハンディビデオカメラなどの光電変換部として用い
る固体撮像装置において、その感度特性などの向上を目
的として、光電変換素子材料に非晶質、微結晶、多結晶
半導体を用いた光電変換装置が開発されている。上述の
半導体は、任意の基板上に大面積にわたり形成でき、成
膜中に原料ガスの組成を変化させることにより、不純物
層が容易に作成できるなどの特徴を持つ。
み取り装置として用いる大面積の密着型１像読み取り装
置やハンディビデオカメラなどの光電変換部として用い
る固体撮像装置において、その感度特性などの向上を目
的として、光電変換素子材料に非晶質、微結晶、多結晶
半導体を用いた光電変換装置が開発されている。上述の
半導体は、任意の基板上に大面積にわたり形成でき、成
膜中に原料ガスの組成を変化させることにより、不純物
層が容易に作成できるなどの特徴を持つ。
第４図は、従来例として、光電変換素子を構成する半導
体層を形成する際に各画素毎に素子を分離せず、画素エ
リア−面に形成し、電極部のみを各画素毎に分離した光
電変換装置の断面図を示す。図において、４０１はウェ
ハープロセスによるＣＯＤ走査回路部分、４０２はシリ
コン等にょる光電変換素子部分であり、下部電極４０３
によって各画素を分離し、その上部全面に非晶質シリコ
ンによるイントリンシック層（ｉ層） ４０４ 、ボロ
ンをドーピングした２層４０５を成膜し、その上に上部
透明電極としてＩＴＯ膜４０６を成膜してショットキー
ダイオードを構成している。
体層を形成する際に各画素毎に素子を分離せず、画素エ
リア−面に形成し、電極部のみを各画素毎に分離した光
電変換装置の断面図を示す。図において、４０１はウェ
ハープロセスによるＣＯＤ走査回路部分、４０２はシリ
コン等にょる光電変換素子部分であり、下部電極４０３
によって各画素を分離し、その上部全面に非晶質シリコ
ンによるイントリンシック層（ｉ層） ４０４ 、ボロ
ンをドーピングした２層４０５を成膜し、その上に上部
透明電極としてＩＴＯ膜４０６を成膜してショットキー
ダイオードを構成している。
このような構成の光電変換装置は、その製造工程が簡略
で安価に作成できるなど、製作上有利ではあるが、半導
体層が、隣接する画素間において相互に接続されている
ために、光生成キャリアが、本来発生した画素以外の画
素へ流出してしまう、いわゆる画素間リークが発生しや
す（、画像読み取り装置としての解像度が低下するなど
の問題点を有する。この画素間リークを解消するために
、第５図に示すように、画素間の半導体層にエツチング
処理によって溝４０７を形成し、各々の画素を互いに分
離した構造のものも開発されている。
で安価に作成できるなど、製作上有利ではあるが、半導
体層が、隣接する画素間において相互に接続されている
ために、光生成キャリアが、本来発生した画素以外の画
素へ流出してしまう、いわゆる画素間リークが発生しや
す（、画像読み取り装置としての解像度が低下するなど
の問題点を有する。この画素間リークを解消するために
、第５図に示すように、画素間の半導体層にエツチング
処理によって溝４０７を形成し、各々の画素を互いに分
離した構造のものも開発されている。
［発明が解決しようとしている課題］
しかしながら、光電変換素子部の半導体層のエツチング
には、下記のような問題点が伴なう。
には、下記のような問題点が伴なう。
（１） ドライエツチングを用いる場合、プラズマを
用いたエツチング法では、光電変換素子の側面にプラズ
マによるダメージを受け、暗電流の増大など、光電変換
特性の劣化をもたらす。
用いたエツチング法では、光電変換素子の側面にプラズ
マによるダメージを受け、暗電流の増大など、光電変換
特性の劣化をもたらす。
（２）ウェットエツチング法を用いる場合、等方性エツ
チングの為のサイドエツチングの影響を考慮せねばなら
ない。
チングの為のサイドエツチングの影響を考慮せねばなら
ない。
（３）不純物をドーピングしである層は、エツチングレ
ートが変動するために、例えばｐｉ構造やｐｉｎ構造の
フォトダイオードの各層を一括してエツチングしようと
すると、制御が難しく、オーバーエツチングやアンダー
エツチングが生じやすい。
ートが変動するために、例えばｐｉ構造やｐｉｎ構造の
フォトダイオードの各層を一括してエツチングしようと
すると、制御が難しく、オーバーエツチングやアンダー
エツチングが生じやすい。
本発明は、従来の光電変換装置が有している上記のよう
な課題を解決するためになされたもので、エツチングな
どによる光電変換素子の劣化を伴うことな（、各素子間
のリークを効果的に抑制することができるようにした光
電変換装置を提供することを目的としている。
な課題を解決するためになされたもので、エツチングな
どによる光電変換素子の劣化を伴うことな（、各素子間
のリークを効果的に抑制することができるようにした光
電変換装置を提供することを目的としている。
［課題を解決するための手段（および）作用］本発明に
係る光電変換装置は、絶縁基板上に、各画素にそれぞれ
対応する溝を設け、この溝内に設けた活性層によって個
々の光電変換素子を形成した構成を有する。これによっ
て、活性層をエツチングなどによって個々の光電変換素
子に分割する場合に生じる前述のような欠点をな（すこ
とが可能になる。
係る光電変換装置は、絶縁基板上に、各画素にそれぞれ
対応する溝を設け、この溝内に設けた活性層によって個
々の光電変換素子を形成した構成を有する。これによっ
て、活性層をエツチングなどによって個々の光電変換素
子に分割する場合に生じる前述のような欠点をな（すこ
とが可能になる。
［実施態様］
本発明は、複数の光電変換素子を一基板上に有する光電
変換装置の全てに対して適用できるが、−例としてエリ
アセンサとしての光電変換装置について説明する。
変換装置の全てに対して適用できるが、−例としてエリ
アセンサとしての光電変換装置について説明する。
第１図は本発明の一実施例による光電変換装置を示す概
略的斜視図である。
略的斜視図である。
同図において、１０１はウェハプロセスによるエリアセ
ンサに必要な走査部や増幅部を形成する下地基板である
。１０２は、センサ画素形状に溝を開孔した絶縁層であ
り、スパッタリング法やＣＶＤ法等によって形成された
、酸化シリコン（ＳｉＸＯＦ）、窒化シリコン（５ＩＸ
Ｎｙ）、あるいは酸化窒化シリコン（５ｉｘＯｙＮｚ）
等からなる層にエツチング処理を施したものである。も
ちろんＰ（リン）やＢ（ボロン）がドープされたリンガ
ラス（ＰＳＧ）膜、ホウ素ガラス（Ｂ Ｓ Ｇ）膜或い
はホウ素リンガラス（ＢＰＳＧ）膜であっても良い。
ンサに必要な走査部や増幅部を形成する下地基板である
。１０２は、センサ画素形状に溝を開孔した絶縁層であ
り、スパッタリング法やＣＶＤ法等によって形成された
、酸化シリコン（ＳｉＸＯＦ）、窒化シリコン（５ＩＸ
Ｎｙ）、あるいは酸化窒化シリコン（５ｉｘＯｙＮｚ）
等からなる層にエツチング処理を施したものである。も
ちろんＰ（リン）やＢ（ボロン）がドープされたリンガ
ラス（ＰＳＧ）膜、ホウ素ガラス（Ｂ Ｓ Ｇ）膜或い
はホウ素リンガラス（ＢＰＳＧ）膜であっても良い。
１０３は、活性領域を形成する半導体層である。
この半導体層１０３には、電荷蓄積型センサ素子として
感光性の光電変換部が形成される。従って、この半導体
層１０３としては、例えばＳｉ、 Ｇｅ、 ５ｉＧｅ。
感光性の光電変換部が形成される。従って、この半導体
層１０３としては、例えばＳｉ、 Ｇｅ、 ５ｉＧｅ。
ＳｉＣ，ＧａＡｓ等の材料から選択され、その構造も単
結晶に限らず、多結晶あるいは非晶質（微結晶構造を含
む）から適宜選択される。本発明の光電変換装置は、ま
ず、エリアセンサ全面に半導体膜を一括して成膜した後
に、エツチング処理法によらず、絶縁層１０２の溝内に
半導体層１０３を選択的に形成するという方法で容易に
製造することができる。
結晶に限らず、多結晶あるいは非晶質（微結晶構造を含
む）から適宜選択される。本発明の光電変換装置は、ま
ず、エリアセンサ全面に半導体膜を一括して成膜した後
に、エツチング処理法によらず、絶縁層１０２の溝内に
半導体層１０３を選択的に形成するという方法で容易に
製造することができる。
光電変換部の構造としては、光導缶型であっても、ある
いは電荷蓄積部を付荷した光起電力型であっても良い。
いは電荷蓄積部を付荷した光起電力型であっても良い。
以下、本発明の光電変換装置をさらに具体的に説明する
。以下の説明では簡易化のため、上述したエリアセンサ
ではなく、ラインセンサを例にとって説明する。
。以下の説明では簡易化のため、上述したエリアセンサ
ではなく、ラインセンサを例にとって説明する。
（第１実施例）
第２図（ａ）〜（ｅ）は、本発明によるラインセンサの
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、選択研磨法にしたがって行われた光電変換装
置の製造工程を示す模式的断面図である。
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、選択研磨法にしたがって行われた光電変換装
置の製造工程を示す模式的断面図である。
まず第２図（ａ）に示すように、シリコンウェハ２００
上に通常のウェハプロセス工程によって、光電変換出力
の増幅回路としてのＭＯＳトランジスタ２０１を作製す
る。増幅回路の入力部分２０１ａをｎ層によって形成し
、これをｐｉｎセンサのｎ層と兼用する。
上に通常のウェハプロセス工程によって、光電変換出力
の増幅回路としてのＭＯＳトランジスタ２０１を作製す
る。増幅回路の入力部分２０１ａをｎ層によって形成し
、これをｐｉｎセンサのｎ層と兼用する。
次に、第２図（ｂ） （７）様に、減圧ＣＶＤ法（ＬＰ
ＧＶＤ）法により、窒化シリコン膜として５ｉｓＮ４層
２０２を形成し膜圧１μｍの絶縁膜とした。更に、ＲＩ
Ｅ法によりセンサ画素領域をエツチングして溝２０２ａ
を形成する。この溝は、増幅回路の入力部分２０１ａを
露出させるように形成する。
ＧＶＤ）法により、窒化シリコン膜として５ｉｓＮ４層
２０２を形成し膜圧１μｍの絶縁膜とした。更に、ＲＩ
Ｅ法によりセンサ画素領域をエツチングして溝２０２ａ
を形成する。この溝は、増幅回路の入力部分２０１ａを
露出させるように形成する。
更に、第２図（ｃ）の様に、プラズマＣＶＤ法により、
５ｉ２）（６ガス流量１．Ｏ３ｃｃＭ 、 Ｈ２ガス流
量４８８ＣＣＭ、基板温度３００℃、内圧１ 、 ｌ
５Ｔｏｒｒの条件で」７５分間堆積を行ない、非ドープ
の非晶質シリコン層２０３を１μｍの厚さで形成した後
、研磨する。この研磨は、本願出願人が特願昭６３−２
４７８１９号において提案した選択研磨法を用いて行う
のが、有利である。このとき、加工速度の高い材料は非
晶質シリコンであり、加工速度の低い材料は窒化シリコ
ンである。このため、研磨は窒化膜表面で止まり、非晶
質シリコン層２０３は、５ｉｓＮ４層２０２に形成した
溝２０２ａの中のみに存在することになる［第２図（ｄ
）］。
５ｉ２）（６ガス流量１．Ｏ３ｃｃＭ 、 Ｈ２ガス流
量４８８ＣＣＭ、基板温度３００℃、内圧１ 、 ｌ
５Ｔｏｒｒの条件で」７５分間堆積を行ない、非ドープ
の非晶質シリコン層２０３を１μｍの厚さで形成した後
、研磨する。この研磨は、本願出願人が特願昭６３−２
４７８１９号において提案した選択研磨法を用いて行う
のが、有利である。このとき、加工速度の高い材料は非
晶質シリコンであり、加工速度の低い材料は窒化シリコ
ンである。このため、研磨は窒化膜表面で止まり、非晶
質シリコン層２０３は、５ｉｓＮ４層２０２に形成した
溝２０２ａの中のみに存在することになる［第２図（ｄ
）］。
続いて、５ｉＪａガス流量Ｉ ＳＣＣＭ、 Ｈ２ガス流
量４８ ＳＣＣＭ、１％水素希釈のＢＦ３ガス流量Ｉ
ＳＣＣＭ、基板温度３００℃、内圧１．１５Ｔｏｒｒの
条件で１０分間堆積を行ない、ｐ型の品質シリコン層２
０４を１０００人の厚さで形成した。その後、スパッタ
法により厚さ７００人のＩＴＯ膜２０５を形成し、通常
のフォトリングラフ法により、非晶質シリコン層２０４
及びＩＴＯ層２０５を所望の形状にエツチングして光電
変換素子２０６を形成した［第２図（ｅ）］。なお、２
０４．２０５は各画素共通の電極として用いられる。
量４８ ＳＣＣＭ、１％水素希釈のＢＦ３ガス流量Ｉ
ＳＣＣＭ、基板温度３００℃、内圧１．１５Ｔｏｒｒの
条件で１０分間堆積を行ない、ｐ型の品質シリコン層２
０４を１０００人の厚さで形成した。その後、スパッタ
法により厚さ７００人のＩＴＯ膜２０５を形成し、通常
のフォトリングラフ法により、非晶質シリコン層２０４
及びＩＴＯ層２０５を所望の形状にエツチングして光電
変換素子２０６を形成した［第２図（ｅ）］。なお、２
０４．２０５は各画素共通の電極として用いられる。
以上の様に構成した光電変換装置は、画素間に絶縁性材
料である窒化シリコンが存在するため、光生成キャリア
が隣接画素に移動することがない。また、画素分離にエ
ツチング処理を施すこともないので、前述のエツチング
による悪影響を発生しない。
料である窒化シリコンが存在するため、光生成キャリア
が隣接画素に移動することがない。また、画素分離にエ
ツチング処理を施すこともないので、前述のエツチング
による悪影響を発生しない。
（第２実施例）
第３図（ａ）〜（ｅ）は、本発明によるラインセンサの
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、レジストのリフトオフを用いて行われた光電
変換装置の製造工程を示す模式的断面図である。
一例として非晶質シリコンルミｎ構造のフォトダイオー
ドを用い、レジストのリフトオフを用いて行われた光電
変換装置の製造工程を示す模式的断面図である。
まず第３図（ａ）に示すように、シリコンウェハ３００
上に通常のウェハプロセス工程によって光電変換出力の
増幅回路としてのＭＯＳトランジスタ３０１を作製する
。増幅回路の入力部分３０１ａをｎ層によって形成し、
これをｐｉｎセンサのｎ層と兼用する。
上に通常のウェハプロセス工程によって光電変換出力の
増幅回路としてのＭＯＳトランジスタ３０１を作製する
。増幅回路の入力部分３０１ａをｎ層によって形成し、
これをｐｉｎセンサのｎ層と兼用する。
次に、第３図（ｂ）の様に、減圧ＣＶＤ法（ＬＰＧＶＤ
）法により窒化シリコン膜として５ｉｓＮ４層３０２を
形成し、膜厚１μｍの絶縁膜とした。更に、ＲＩＥ法に
よりセンサ画素領域をエツチングして溝３０２ａを形成
する。この溝は、増幅回路の入力部分３０１ａを露出さ
せるように形成する。
）法により窒化シリコン膜として５ｉｓＮ４層３０２を
形成し、膜厚１μｍの絶縁膜とした。更に、ＲＩＥ法に
よりセンサ画素領域をエツチングして溝３０２ａを形成
する。この溝は、増幅回路の入力部分３０１ａを露出さ
せるように形成する。
更に、第３図（ｃ）の様に、レジスト３０３を塗布し、
溝部分のレジストを取り除いた後に、プラズマＣＶＤ法
により、５ｉｘＨｓガス流量１．０ＳＣＣＭ 、 ＨＲ
ガス流量４８ ＳＣＣＭ、基板温度３００ ’Ｃ１内圧
１．１５Ｔｏｒｒの条件で１７５分間堆積を行ない、非
ドープの非晶質シリコン層３０４を１μｍの厚さで形成
した後、レジストをリフトオフし、これにより非晶質シ
リコン層３０４が、５ｉｓＮａ層３０２に形成した溝３
０２ａの中のみに残存する［第３図（ｄ） ］ 。
溝部分のレジストを取り除いた後に、プラズマＣＶＤ法
により、５ｉｘＨｓガス流量１．０ＳＣＣＭ 、 ＨＲ
ガス流量４８ ＳＣＣＭ、基板温度３００ ’Ｃ１内圧
１．１５Ｔｏｒｒの条件で１７５分間堆積を行ない、非
ドープの非晶質シリコン層３０４を１μｍの厚さで形成
した後、レジストをリフトオフし、これにより非晶質シ
リコン層３０４が、５ｉｓＮａ層３０２に形成した溝３
０２ａの中のみに残存する［第３図（ｄ） ］ 。
続いて、５ｉＪａガス流量Ｉ ＳＣＣＭ、 Ｈ２ガス流
量４８ ＳＣＣＭ、１％水素希釈（７） ＢＦ３ガス流
量Ｉ ＳＣ：ＣＭ。
量４８ ＳＣＣＭ、１％水素希釈（７） ＢＦ３ガス流
量Ｉ ＳＣ：ＣＭ。
基板温度３００℃、内圧１．１５Ｔｏｒｒの条件で１０
分間堆積を行ない、ｐ型の非晶質シリコン層３０５を１
０００人の厚さで形成した。その後、スパッタ法により
厚さ７００人のＩＴＯ膜３０６を形成し、通常のフォト
リングラフ法により、非晶質シリコン層３０５及びＩＴ
Ｏ層３０６を所望の形にエツチングして光電変換素子３
０７を形成した第３図（ｅ）。なお、３０５．３０６は
各画素共通の電極として用いられる。
分間堆積を行ない、ｐ型の非晶質シリコン層３０５を１
０００人の厚さで形成した。その後、スパッタ法により
厚さ７００人のＩＴＯ膜３０６を形成し、通常のフォト
リングラフ法により、非晶質シリコン層３０５及びＩＴ
Ｏ層３０６を所望の形にエツチングして光電変換素子３
０７を形成した第３図（ｅ）。なお、３０５．３０６は
各画素共通の電極として用いられる。
以上の様に構成した光電変換装置は、画素間に絶縁性材
料である窒化シリコンが存在するため、光生成キャリア
が隣接画素に移動することがない。また、画素分離にエ
ツチング処理を施すこともないので、前述のエツチング
による悪影響も発生しない。
料である窒化シリコンが存在するため、光生成キャリア
が隣接画素に移動することがない。また、画素分離にエ
ツチング処理を施すこともないので、前述のエツチング
による悪影響も発生しない。
［発明の効果］
以上に説明したように、本発明によれば、絶縁性の層に
各画素に対応する複数の溝を設け、各溝内に光電変換素
子の活性層を設けたので、画素間のリークが実質上な（
なり、良好な光電変換特性が得られる。また光電変換素
子間の分離にエツチング処理を適用しないので、エツチ
ングによるプラズマダメージなどの悪影響を受けること
もない。
各画素に対応する複数の溝を設け、各溝内に光電変換素
子の活性層を設けたので、画素間のリークが実質上な（
なり、良好な光電変換特性が得られる。また光電変換素
子間の分離にエツチング処理を適用しないので、エツチ
ングによるプラズマダメージなどの悪影響を受けること
もない。
第１図は本発明による光電変換装置を示す概略的斜視図
、第２図（ａ）〜（ｅ）は本発明の第１実施例実施例に
よる光電変換装置を作成する工程を示す説明図、第３図
（ａ）〜（ｅ）は本発明の第２実施例による光電変換装
置を作成する工程を示す説明図、第４図および第５図は
それぞれ従来の光電変換装置を示す模式的断面図である
。 １０１は下地基板、１０２は絶縁層、１０３は半導体層
、２００．３００シリコンウエハ、２０１，３０１はＭ
ＯＳトランジスタ、２０１ａ、 ３０１ａは入力部分、
２０２．３０２は５ｉＪ４層、２０２ａ、 ３０２ａは
溝、２０３．３０４は非晶質シリコン層、２０４．３０
５は微結晶シリコン層、２０５゜３０６はＩＴＯ膜。 代理人 弁理士 山 下 積 平 箔１ 図 第３図 第４図 第５図
、第２図（ａ）〜（ｅ）は本発明の第１実施例実施例に
よる光電変換装置を作成する工程を示す説明図、第３図
（ａ）〜（ｅ）は本発明の第２実施例による光電変換装
置を作成する工程を示す説明図、第４図および第５図は
それぞれ従来の光電変換装置を示す模式的断面図である
。 １０１は下地基板、１０２は絶縁層、１０３は半導体層
、２００．３００シリコンウエハ、２０１，３０１はＭ
ＯＳトランジスタ、２０１ａ、 ３０１ａは入力部分、
２０２．３０２は５ｉＪ４層、２０２ａ、 ３０２ａは
溝、２０３．３０４は非晶質シリコン層、２０４．３０
５は微結晶シリコン層、２０５゜３０６はＩＴＯ膜。 代理人 弁理士 山 下 積 平 箔１ 図 第３図 第４図 第５図
Claims (2)
- （１）絶縁基板上に所定の配置で複数の光電変換素子を
設けた光電変換装置において、前記光電変換素子の各々
が、前記絶縁基板に形成された溝内に位置していること
を特徴とする光電変換装置。 - （２）前記絶縁基板の前記溝間における高さが、前記光
電変換素子相互の素子分離が必要とされる層の上面の高
さと一致していることを特徴とする請求項１記載の光電
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257249A JPH04137664A (ja) | 1990-09-28 | 1990-09-28 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257249A JPH04137664A (ja) | 1990-09-28 | 1990-09-28 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137664A true JPH04137664A (ja) | 1992-05-12 |
Family
ID=17303765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257249A Pending JPH04137664A (ja) | 1990-09-28 | 1990-09-28 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047181A1 (de) * | 1997-04-14 | 1998-10-22 | Boehm Markus | Elektromagnetischer strahlungssensor mit hohem lokalkontrast |
| EP1045450A2 (en) * | 1999-04-13 | 2000-10-18 | Agilent Technologies Inc. | Image sensor array device |
| JP2007103488A (ja) * | 2005-09-30 | 2007-04-19 | Fujifilm Corp | 撮像素子 |
-
1990
- 1990-09-28 JP JP2257249A patent/JPH04137664A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047181A1 (de) * | 1997-04-14 | 1998-10-22 | Boehm Markus | Elektromagnetischer strahlungssensor mit hohem lokalkontrast |
| EP1045450A2 (en) * | 1999-04-13 | 2000-10-18 | Agilent Technologies Inc. | Image sensor array device |
| EP1045450A3 (en) * | 1999-04-13 | 2002-05-29 | Agilent Technologies, Inc. (a Delaware corporation) | Image sensor array device |
| JP2007103488A (ja) * | 2005-09-30 | 2007-04-19 | Fujifilm Corp | 撮像素子 |
| JP4714540B2 (ja) * | 2005-09-30 | 2011-06-29 | 富士フイルム株式会社 | 撮像素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6974715B2 (en) | Method for manufacturing CMOS image sensor using spacer etching barrier film | |
| US7488617B2 (en) | CMOS image sensor and method for manufacturing the same | |
| US7675100B2 (en) | CMOS image sensor and method for fabricating the same | |
| US7999292B2 (en) | Image sensor and manufacturing method thereof | |
| JPH05198787A (ja) | 固体撮像装置及びその製造方法 | |
| US20080099806A1 (en) | Image sensor having heterojunction bipolar transistor and method of fabricating the same | |
| US6410359B2 (en) | Reduced leakage trench isolation | |
| JPH05267695A (ja) | 赤外線撮像装置 | |
| JP3008163B2 (ja) | 固体撮像素子及びその製造方法 | |
| JPH04137664A (ja) | 光電変換装置 | |
| JPH05226631A (ja) | Ｃｃｄ映像素子の製造方法 | |
| JP2928058B2 (ja) | 固体撮像装置の製造方法 | |
| KR100494645B1 (ko) | 스페이서 블록마스크를 적용한 시모스 이미지센서의제조방법 | |
| US7387952B2 (en) | Semiconductor substrate for solid-state image pickup device and producing method therefor | |
| CN114388536A (zh) | 图像传感器形成方法及图像传感器 | |
| JPH07335935A (ja) | 光電変換装置の製造方法 | |
| JPH04137665A (ja) | 光電変換装置 | |
| US8089106B2 (en) | Image sensor and method for manufacturing the same | |
| KR20040058692A (ko) | 포토다이오드의 표면을 보호하는 막을 구비한 시모스이미지센서 및 그 제조방법 | |
| JP2795241B2 (ja) | 固体撮像装置およびその製造方法 | |
| KR20040058697A (ko) | 포토다이오드의 표면결함을 치료하는 시모스 이미지센서및 그 제조방법 | |
| CN214542237U (zh) | 图像传感器 | |
| KR100495411B1 (ko) | 스페이서 식각 버퍼질화막을 적용한 시모스 이미지센서의제조방법 | |
| JP2692144B2 (ja) | ラインセンサ | |
| KR100649012B1 (ko) | 색재현성 향상을 위한 씨모스 이미지 센서 및 그 제조방법 |