JP3410411B2 - イメージセンサ及びその作製方法 - Google Patents
イメージセンサ及びその作製方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ、イメー
ジスキャナ、デジタル複写機等に適用可能なイメージセ
ンサーに関するものである。
ジスキャナ、デジタル複写機等に適用可能なイメージセ
ンサーに関するものである。
【０００２】
【従来の技術】近年、ファクシミリの普及に合わせて、
イメージセンサの小型化、軽量化、低価格化が求められ
ている。ファクシミリ、イメージスキャナ、デジタル複
写機等に用いられているイメージセンサーは大別して非
密着型、密着型、完全密着型の３種類がある。
イメージセンサの小型化、軽量化、低価格化が求められ
ている。ファクシミリ、イメージスキャナ、デジタル複
写機等に用いられているイメージセンサーは大別して非
密着型、密着型、完全密着型の３種類がある。
【０００３】現状ではＣＣＤを用いた非密着型は原稿を
縮小レンズ系を通してＣＣＤに投影しているため、小型
化、軽量化に関しては他の２方式に比べ不利であるが、
現在確立されているシリコンウェハーを用いたＬＳＩプ
ロセスで生産できることやＣＣＤチップが小型で済むこ
ともあって価格面で有利である。
縮小レンズ系を通してＣＣＤに投影しているため、小型
化、軽量化に関しては他の２方式に比べ不利であるが、
現在確立されているシリコンウェハーを用いたＬＳＩプ
ロセスで生産できることやＣＣＤチップが小型で済むこ
ともあって価格面で有利である。
【０００４】一方、密着型、完全密着型は小型化、軽量
化において非密着型に比べ有利であるが、その作製プロ
セスや実装、組立の困難さのため生産コストが高く、ま
たセルフォックレンズアレイや薄板ガラスなどの高価格
の部品を用いていることがこの２方式のイメージセンサ
ーの低価格化を阻む大きな要因になっている。
化において非密着型に比べ有利であるが、その作製プロ
セスや実装、組立の困難さのため生産コストが高く、ま
たセルフォックレンズアレイや薄板ガラスなどの高価格
の部品を用いていることがこの２方式のイメージセンサ
ーの低価格化を阻む大きな要因になっている。
【０００５】具体的にはファクシミリ用の密着型のイメ
ージセンサーはＭＯＳＬＳＩチップを多数実装するマル
チチップ型と、アモルファスシリコン薄膜などを光セン
サー部に用い絶縁基板上に形成した薄膜型が主として採
用され実用化されている。
ージセンサーはＭＯＳＬＳＩチップを多数実装するマル
チチップ型と、アモルファスシリコン薄膜などを光セン
サー部に用い絶縁基板上に形成した薄膜型が主として採
用され実用化されている。
【０００６】これらはセルフォックレンズアレイ（原稿
からの反射光を受光センサー面に導く光学レンズ）を用
いている。また、マルチチップ型は今日の最先端技術で
あるＬＳＩ技術により作成される為に歩留まりが相当高
く、安定供給が可能とされている。一方で薄膜型は薄膜
半導体層部分の歩留まりが悪いため生産コストが高い。
からの反射光を受光センサー面に導く光学レンズ）を用
いている。また、マルチチップ型は今日の最先端技術で
あるＬＳＩ技術により作成される為に歩留まりが相当高
く、安定供給が可能とされている。一方で薄膜型は薄膜
半導体層部分の歩留まりが悪いため生産コストが高い。
【０００７】
【発明が解決しようとする課題】薄膜素子を用いる完全
密着型イメージセンサーは縮小レンズ系やセルフォック
レンズアレイ等を用いないため特に小型化、軽量化の面
で最も有利であるが前述のように薄膜半導体層の歩留り
が悪いために低価格化を阻む大きな要因のひとつとなっ
ており、安定して、歩留りよく、薄膜半導体部分を提供
することが望まれていた。 また、さきに述べたように
密着型イメージセンサーにおいてもその光電変換素子部
分が薄膜素子である場合には同様の問題を抱えている。
密着型イメージセンサーは縮小レンズ系やセルフォック
レンズアレイ等を用いないため特に小型化、軽量化の面
で最も有利であるが前述のように薄膜半導体層の歩留り
が悪いために低価格化を阻む大きな要因のひとつとなっ
ており、安定して、歩留りよく、薄膜半導体部分を提供
することが望まれていた。 また、さきに述べたように
密着型イメージセンサーにおいてもその光電変換素子部
分が薄膜素子である場合には同様の問題を抱えている。
【０００８】通常、イメージセンサーの光電変換素子は
フォトコンダクター型とフォトダイオード型が知られ、
実用化されている。一般にフォトコンダクター型は大電
流を流すことが出来るため、ノイズに強いという特徴を
持っている反面、光応答性が悪くファクシミリの高速化
の要求に対し不利である。一方、フォトダイオード型は
流れる電流は小さいものの光に対する応答は高速であ
り、今後主流になると思われる。
フォトコンダクター型とフォトダイオード型が知られ、
実用化されている。一般にフォトコンダクター型は大電
流を流すことが出来るため、ノイズに強いという特徴を
持っている反面、光応答性が悪くファクシミリの高速化
の要求に対し不利である。一方、フォトダイオード型は
流れる電流は小さいものの光に対する応答は高速であ
り、今後主流になると思われる。
【０００９】従来のフォトダイオード型のイメージセン
サの光電変換素子部分のみの上面図と概略断面図を図２
の（Ａ）、（Ｂ）に示す。同図において、基板２０上に
ナトリウム等のアルカリ金属イオンをブロッキングする
絶縁膜（酸化珪素膜）２１が設けられている。この絶縁
膜２１上に光入射用の窓２６が開けられた第１電極２２
が設けられている。この第１電極２２の上にアモルファ
スシリコンの薄膜半導体２３が形成されており、この薄
膜半導体はＰＩＮ型のダイオードとなっている。さらに
この薄膜半導体２３上の光電変換素子領域２７には透光
性の電極２４が設けられており、さらにこの透光性電極
２４に接続して金属電極２５が形成されている。
サの光電変換素子部分のみの上面図と概略断面図を図２
の（Ａ）、（Ｂ）に示す。同図において、基板２０上に
ナトリウム等のアルカリ金属イオンをブロッキングする
絶縁膜（酸化珪素膜）２１が設けられている。この絶縁
膜２１上に光入射用の窓２６が開けられた第１電極２２
が設けられている。この第１電極２２の上にアモルファ
スシリコンの薄膜半導体２３が形成されており、この薄
膜半導体はＰＩＮ型のダイオードとなっている。さらに
この薄膜半導体２３上の光電変換素子領域２７には透光
性の電極２４が設けられており、さらにこの透光性電極
２４に接続して金属電極２５が形成されている。
【００１０】通常、薄膜半導体は光が当たるとその導電
性が高くなるため、第１電極２２でその大部分を遮光し
ている。そのため、第１電極２２は光電変換素子以外の
部分にも設けられている。
性が高くなるため、第１電極２２でその大部分を遮光し
ている。そのため、第１電極２２は光電変換素子以外の
部分にも設けられている。
【００１１】この薄膜半導体は厚みが１μｍ以下であ
り、また、気相法等の手段により、膜を体積させて作成
するので、ゴミや不純物の混入により、第１電極２２と
第２電極２４、２５間例えば２８の部分でショートまた
はリークして、光電変換素子として機能しなくなること
が高い確率で発生する。
り、また、気相法等の手段により、膜を体積させて作成
するので、ゴミや不純物の混入により、第１電極２２と
第２電極２４、２５間例えば２８の部分でショートまた
はリークして、光電変換素子として機能しなくなること
が高い確率で発生する。
【００１２】さらにまた、図３（Ａ）のように図２のよ
うな光電変換素子を１次元に配列してイメージセンサを
作成した場合、一つの光電変換素子３８とその隣の光電
変換素子３９の間に存在する薄膜半導体の端部３７付近
に第２電極の金属が残存して、光電変換素子どうしをシ
ョートさせてしまう。
うな光電変換素子を１次元に配列してイメージセンサを
作成した場合、一つの光電変換素子３８とその隣の光電
変換素子３９の間に存在する薄膜半導体の端部３７付近
に第２電極の金属が残存して、光電変換素子どうしをシ
ョートさせてしまう。
【００１３】すなわち、このようなイメージセンサを作
成した場合、半導体層形成後のプロセスにおいて、酸処
理を行うことがある。（例えば、同一基板上のＴＦＴの
不純物領域への金属電極との接続の前処理として）この
処理に使用される酸としては弗酸が使用されるために、
薄膜半導体層の端部３７付近で酸化珪素膜３１がエッチ
ングされ凹状部分を形成する。この後金属電極３５を形
成する為に前面に金属層を形成した後、この金属層をパ
ターニング処理するが、この凹状部に金属３６が残って
しまい、光電変換素子３８、３９がショートまたはリー
クしていた。
成した場合、半導体層形成後のプロセスにおいて、酸処
理を行うことがある。（例えば、同一基板上のＴＦＴの
不純物領域への金属電極との接続の前処理として）この
処理に使用される酸としては弗酸が使用されるために、
薄膜半導体層の端部３７付近で酸化珪素膜３１がエッチ
ングされ凹状部分を形成する。この後金属電極３５を形
成する為に前面に金属層を形成した後、この金属層をパ
ターニング処理するが、この凹状部に金属３６が残って
しまい、光電変換素子３８、３９がショートまたはリー
クしていた。
【００１４】このように、光電変換素子の内部または素
子間にて電気的なショートやリークが多数発生して、光
電変換装置、イメージセンサの製造歩留りを悪くしてい
た。
子間にて電気的なショートやリークが多数発生して、光
電変換装置、イメージセンサの製造歩留りを悪くしてい
た。
【００１５】さらにまた、製造プロセスにおいて、必要
とするレジストの剥離液や金属薄膜配線のエッチング液
により透明導電膜２４、３４が膜減り、着色するなどの
不良が発生し、さらに製造歩留りを落としていた。
とするレジストの剥離液や金属薄膜配線のエッチング液
により透明導電膜２４、３４が膜減り、着色するなどの
不良が発生し、さらに製造歩留りを落としていた。
【００１６】
【課題を解決するための手段】本発明は前述の問題点を
解決することにより高い生産歩留まりを達成し、薄膜を
用いた密着型、完全密着型のイメージセンサーの生産の
低コスト化を実現し、かつ高読み取り分解能を達成する
ことを目的とするものである。
解決することにより高い生産歩留まりを達成し、薄膜を
用いた密着型、完全密着型のイメージセンサーの生産の
低コスト化を実現し、かつ高読み取り分解能を達成する
ことを目的とするものである。
【００１７】すなわち、透光性の絶縁基板上または絶縁
膜上に主として金属材料によって構成される第１電極と
光電変換を行う薄膜半導体層と前記薄膜半導体層上に第
２電極を有する光電変換装置であって、前記光電変換部
分を構成する第２電極と前記薄膜半導体層の間、もしく
は薄膜半導体層と第１電極の間の少なくとも一部分に絶
縁性を有する薄膜が形成されていることを特徴とする光
電変換装置であります。また、この光電変換装置が複数
個１次元または２次元に配列してイメージセンサを構成
している場合には、この光電変換領域部分内だけではな
く、その間の領域、すなわち、センサービット間にもこ
の絶縁性を有する薄膜を延長させて設けたことを特徴と
するものであります。
膜上に主として金属材料によって構成される第１電極と
光電変換を行う薄膜半導体層と前記薄膜半導体層上に第
２電極を有する光電変換装置であって、前記光電変換部
分を構成する第２電極と前記薄膜半導体層の間、もしく
は薄膜半導体層と第１電極の間の少なくとも一部分に絶
縁性を有する薄膜が形成されていることを特徴とする光
電変換装置であります。また、この光電変換装置が複数
個１次元または２次元に配列してイメージセンサを構成
している場合には、この光電変換領域部分内だけではな
く、その間の領域、すなわち、センサービット間にもこ
の絶縁性を有する薄膜を延長させて設けたことを特徴と
するものであります。
【００１８】図１にその様子を示す概略図を記載する。
同図（Ａ）は本発明の光電変換装置を一列に並べたイメ
ージセンサの平面図を示し、同図（Ｂ）はその光電変換
装置の概略断面図、同図（Ｃ）はセンサービット間の領
域の概略断面図を示す。
同図（Ａ）は本発明の光電変換装置を一列に並べたイメ
ージセンサの平面図を示し、同図（Ｂ）はその光電変換
装置の概略断面図、同図（Ｃ）はセンサービット間の領
域の概略断面図を示す。
【００１９】図１では第２電極の金属電極７と薄膜半導
体４の間に絶縁性の薄膜５を形成した。この薄膜は図１
（Ｃ）のように、光電変換素子領域間のセンサビット間
においても、薄膜半導体４上に存在している。
体４の間に絶縁性の薄膜５を形成した。この薄膜は図１
（Ｃ）のように、光電変換素子領域間のセンサビット間
においても、薄膜半導体４上に存在している。
【００２０】さらに、この図では光電変換装置の光入射
面の透明電極６上をも覆って形成されている。
面の透明電極６上をも覆って形成されている。
【００２１】このように、前記光電変換素子を構成する
第２電極と半導体薄膜の間、もしくは半導体薄膜と第１
電極の間の少なくとも一方の必要部分に絶縁性を有する
薄膜を形成することによって、半導体薄膜層に発生した
ピンホール等による薄膜電極間のリーク電流発生やショ
ート等の不良を大幅に減少させることができた。
第２電極と半導体薄膜の間、もしくは半導体薄膜と第１
電極の間の少なくとも一方の必要部分に絶縁性を有する
薄膜を形成することによって、半導体薄膜層に発生した
ピンホール等による薄膜電極間のリーク電流発生やショ
ート等の不良を大幅に減少させることができた。
【００２２】さらにまた、センサービット間に存在する
半導体薄膜のパターン端部を前記絶縁性を有する薄膜で
被覆することにより、パターンの段差近傍に電極材料が
残らなくなったため、センサービット間でのリーク電流
が大幅に減少し、同時に第２電極、第１電極間のリーク
電流も減少した。 隣合う第２電極間で半導体層を介し
て流れるリーク電流が低減したことにより、イメージセ
ンサーの読み取り分解能が向上した。
半導体薄膜のパターン端部を前記絶縁性を有する薄膜で
被覆することにより、パターンの段差近傍に電極材料が
残らなくなったため、センサービット間でのリーク電流
が大幅に減少し、同時に第２電極、第１電極間のリーク
電流も減少した。 隣合う第２電極間で半導体層を介し
て流れるリーク電流が低減したことにより、イメージセ
ンサーの読み取り分解能が向上した。
【００２３】加えて、図１（Ｂ）の１０の部分（薄膜半
導体４の端部付近）にも絶縁性を有する薄膜５を設けた
ので、この部分での金属電極７と第１電極３間でのリー
ク電流の発生を防止することができる。
導体４の端部付近）にも絶縁性を有する薄膜５を設けた
ので、この部分での金属電極７と第１電極３間でのリー
ク電流の発生を防止することができる。
【００２４】さらに、この絶縁性を有する薄膜を半導体
層と電極間にのみ存在させるのではなく、光電変換領域
の光照射面上の透明電極を覆うように形成した場合に
は、透明導電膜を前記絶縁膜で被覆し保護することにな
り、後工程で使用するレジスト剥離液や、電極材料のエ
ッチング液による透明導電膜の膜減り、着色、腐食など
の不良が全く起こらなくなった。
層と電極間にのみ存在させるのではなく、光電変換領域
の光照射面上の透明電極を覆うように形成した場合に
は、透明導電膜を前記絶縁膜で被覆し保護することにな
り、後工程で使用するレジスト剥離液や、電極材料のエ
ッチング液による透明導電膜の膜減り、着色、腐食など
の不良が全く起こらなくなった。
【００２５】
【実施例】〔実施例１〕 本実施例においては、完全密
着型イメージセンサの光電変換素子部をガラスや石英等
の透光性絶縁基板１上に作製する。
着型イメージセンサの光電変換素子部をガラスや石英等
の透光性絶縁基板１上に作製する。
【００２６】図４から図１０にはその際の概略工程を示
してあり、図１１には形成後の本実施例の密着型イメー
ジセンサの概略平面図を示している。
してあり、図１１には形成後の本実施例の密着型イメー
ジセンサの概略平面図を示している。
【００２７】ガラス基板上１に基板からのアルカリ不純
物の拡散を防止する為の酸化珪素膜２を有機シリカの溶
液を使用して、厚さ２０００Åに形成する。その酸化珪
素膜上にシリコンあるいは酸化シリコン等のエッチャン
トに対しエッチング速度の十分遅い金属３、例えばクロ
ムをスパッタ法により１０００〜２０００Å成膜した後
にフォトリソグラフィープロセスにより、遮光層を兼ね
た第１電極３をパターニングする。この状態を図４に示
す。この電極にはセンサー１ビットに１個ずつ対応した
光導入窓８が設けられており、その他の部分の第１電極
は遮光膜としての機能を有している。
物の拡散を防止する為の酸化珪素膜２を有機シリカの溶
液を使用して、厚さ２０００Åに形成する。その酸化珪
素膜上にシリコンあるいは酸化シリコン等のエッチャン
トに対しエッチング速度の十分遅い金属３、例えばクロ
ムをスパッタ法により１０００〜２０００Å成膜した後
にフォトリソグラフィープロセスにより、遮光層を兼ね
た第１電極３をパターニングする。この状態を図４に示
す。この電極にはセンサー１ビットに１個ずつ対応した
光導入窓８が設けられており、その他の部分の第１電極
は遮光膜としての機能を有している。
【００２８】次に半導体層４を図５のように形成する。
これは燐をドープしたＮ層アモルファス炭化珪素、不純
物をドープしないＩ層アモルファスシリコン、ボロンを
ドープしたＰ層アモルファス炭化珪素を公知のプラズマ
ＣＶＤ法にて成膜したものである。膜厚は、要求される
電気特性例えば第２電極と第１電極の間の容量やフォト
ダイオードのダイオードの特性が最適になるように決定
すればよく、Ｐ、Ｎ層は各々１００〜６００Å、Ｉ層は
３０００Å〜１．２μｍが適当である。
これは燐をドープしたＮ層アモルファス炭化珪素、不純
物をドープしないＩ層アモルファスシリコン、ボロンを
ドープしたＰ層アモルファス炭化珪素を公知のプラズマ
ＣＶＤ法にて成膜したものである。膜厚は、要求される
電気特性例えば第２電極と第１電極の間の容量やフォト
ダイオードのダイオードの特性が最適になるように決定
すればよく、Ｐ、Ｎ層は各々１００〜６００Å、Ｉ層は
３０００Å〜１．２μｍが適当である。
【００２９】次に、この上に透明導電膜であるＩＴＯ６
を７００〜２０００Å成膜し、所定の光電変換素子の寸
法パターンにパターニングし、さらに先に成膜した半導
体層をドライエッチングし、図６の状態を得た。
を７００〜２０００Å成膜し、所定の光電変換素子の寸
法パターンにパターニングし、さらに先に成膜した半導
体層をドライエッチングし、図６の状態を得た。
【００３０】次にこれらの上面に絶縁性の薄膜例えばＳ
ＯＧ（スピンオングラス）として用いられている液体シ
リカをスピンオン法等により塗布し、半導体層４の特性
に影響が少ない温度、例えば２００〜３００℃程度でア
ニールして、溶媒を除去して膜を形成し、絶縁膜５を形
成した。この膜厚は第２電極の金属電極７と第１電極３
の間の容量を鑑みて決定すればよい。液体シリカの希釈
割合やスピンコートする際の回転数、時間などを条件出
しすることにより膜厚は３００Å程度から１．６μｍ程
度まで任意に膜厚は変化させることが出来る。また、こ
の絶縁膜は液体シリカの塗布による形成法に限るわけで
はなく、スパッタ、プラズマＣＶＤ、光ＣＶＤ、常圧Ｃ
ＶＤなどの方法でＳｉＯ2、Ｓｉ3 Ｎ4 、ＳｉＯＮなど
の絶縁性の素材を成膜してもよく、同様の効果が得られ
た。しかし、ながら原稿読み取り用の窓上にもこの絶縁
膜を残して置く場合には、読み取り用の光を吸収しな
い、または光の透過を妨げるような材料を使用しない。
その為、読み取り光の種類等により適宜この材料を変更
する。
ＯＧ（スピンオングラス）として用いられている液体シ
リカをスピンオン法等により塗布し、半導体層４の特性
に影響が少ない温度、例えば２００〜３００℃程度でア
ニールして、溶媒を除去して膜を形成し、絶縁膜５を形
成した。この膜厚は第２電極の金属電極７と第１電極３
の間の容量を鑑みて決定すればよい。液体シリカの希釈
割合やスピンコートする際の回転数、時間などを条件出
しすることにより膜厚は３００Å程度から１．６μｍ程
度まで任意に膜厚は変化させることが出来る。また、こ
の絶縁膜は液体シリカの塗布による形成法に限るわけで
はなく、スパッタ、プラズマＣＶＤ、光ＣＶＤ、常圧Ｃ
ＶＤなどの方法でＳｉＯ2、Ｓｉ3 Ｎ4 、ＳｉＯＮなど
の絶縁性の素材を成膜してもよく、同様の効果が得られ
た。しかし、ながら原稿読み取り用の窓上にもこの絶縁
膜を残して置く場合には、読み取り用の光を吸収しな
い、または光の透過を妨げるような材料を使用しない。
その為、読み取り光の種類等により適宜この材料を変更
する。
【００３１】図８は前述の様にして形成された絶縁膜５
をフォトリソグラフィーによりエッチング処理し、ＩＴ
Ｏ６と金属電極７をコンタクトさせるためのコンタクト
ホール９を形成する工程を示している。
をフォトリソグラフィーによりエッチング処理し、ＩＴ
Ｏ６と金属電極７をコンタクトさせるためのコンタクト
ホール９を形成する工程を示している。
【００３２】次に図９に示すように金属電極７として例
えばＡｌをスパッタ法により成膜し、フォトリソグラフ
ィーによりパターニングすることにより本実施例の密着
型イメージセンサのセンサ部分の薄膜プロセスは終了す
る。 アルミニウムのパターニングの後、半導体層４の
端部を顕微鏡あるいはＳＥＭ等の手段を使用して、拡大
観察を行ったが、パターニング後にはアルミニウムが存
在せず、ビットセンサー間は十分な絶縁性が確保されて
いた。また、薄膜半導体４の端部１０を覆って絶縁膜５
を設けてあるので、第１電極３と第２電極７間のこの部
分でのリークを抑えることができた。
えばＡｌをスパッタ法により成膜し、フォトリソグラフ
ィーによりパターニングすることにより本実施例の密着
型イメージセンサのセンサ部分の薄膜プロセスは終了す
る。 アルミニウムのパターニングの後、半導体層４の
端部を顕微鏡あるいはＳＥＭ等の手段を使用して、拡大
観察を行ったが、パターニング後にはアルミニウムが存
在せず、ビットセンサー間は十分な絶縁性が確保されて
いた。また、薄膜半導体４の端部１０を覆って絶縁膜５
を設けてあるので、第１電極３と第２電極７間のこの部
分でのリークを抑えることができた。
【００３３】この後５０〜１００μｍの厚さの薄板ガラ
ス７０を接着剤８０で貼り付けてイメージセンサーは完
成する。図１０の様に薄板ガラス７０を貼り付ける前に
ポリイミドなどによる保護膜５０を形成してもよい。
ス７０を接着剤８０で貼り付けてイメージセンサーは完
成する。図１０の様に薄板ガラス７０を貼り付ける前に
ポリイミドなどによる保護膜５０を形成してもよい。
【００３４】図４から１０および図１１に見られるよう
に、本発明により、薄膜半導体を挟んだ電極間でのショ
ートやリークが防止でき、さらに、センサービット間の
第２の電極同志でもショートやリークがなく、不良ビッ
トのない良好なイメージセンサを高い歩留りで実現する
ことができた。
に、本発明により、薄膜半導体を挟んだ電極間でのショ
ートやリークが防止でき、さらに、センサービット間の
第２の電極同志でもショートやリークがなく、不良ビッ
トのない良好なイメージセンサを高い歩留りで実現する
ことができた。
【００３５】くわえて、光電変換領域上の透明電極上を
覆って絶縁膜を設けたため、透明電極の膜減り、腐食、
変色等の不良がなく、高生産歩留まりであり、低コスト
化に非常に有利である。
覆って絶縁膜を設けたため、透明電極の膜減り、腐食、
変色等の不良がなく、高生産歩留まりであり、低コスト
化に非常に有利である。
【００３６】〔実施例２〕 本実施例においては、完全
密着型イメージセンサの光電変換素子と駆動用の薄膜ト
ランジスタを同一基板上に形成した。
密着型イメージセンサの光電変換素子と駆動用の薄膜ト
ランジスタを同一基板上に形成した。
【００３７】図１２から２２〔実施例１〕と同様のイメ
ージセンサーの基板に搭載される相補型薄膜トランジス
ターの作製プロセスとそれに引き続いて作製される光電
変換素子部の作製プロセスを示した縦断面図である。
図１２は絶縁基板上１にシリコン半導体膜１０１を３０
０〜３０００Åの厚さに公知の減圧ＣＶＤ法にて形成
し、それを熱アニール処理を施して、結晶化させた膜を
フォトリソグラフィーを用い島状にパターニングした状
態を示す。この減圧ＣＶＤ法による膜作製の条件は通常
の条件で行ったが、反応気体としてジシランを使用し、
基板温度５００℃で膜作製をおこなった。
ージセンサーの基板に搭載される相補型薄膜トランジス
ターの作製プロセスとそれに引き続いて作製される光電
変換素子部の作製プロセスを示した縦断面図である。
図１２は絶縁基板上１にシリコン半導体膜１０１を３０
０〜３０００Åの厚さに公知の減圧ＣＶＤ法にて形成
し、それを熱アニール処理を施して、結晶化させた膜を
フォトリソグラフィーを用い島状にパターニングした状
態を示す。この減圧ＣＶＤ法による膜作製の条件は通常
の条件で行ったが、反応気体としてジシランを使用し、
基板温度５００℃で膜作製をおこなった。
【００３８】さらにゲート酸化シリコン膜１０２をスパ
ッタ法により５００〜２０００Åの厚さに成膜した。こ
の時、スパッタリング反応気体としては、酸素１００％
またはアルゴンと酸素の混合気体（酸素濃度８０％以
上）としてゲイト絶縁膜の形成を行うと非常に良好な界
面特性を持つゲイト絶縁膜を実現することができた。
ッタ法により５００〜２０００Åの厚さに成膜した。こ
の時、スパッタリング反応気体としては、酸素１００％
またはアルゴンと酸素の混合気体（酸素濃度８０％以
上）としてゲイト絶縁膜の形成を行うと非常に良好な界
面特性を持つゲイト絶縁膜を実現することができた。
【００３９】次に燐を高濃度ドーピングしたアモルファ
スシリコン膜１０３を１０００Å〜３０００Å成膜した
のち、図１３の様にパターニングしてゲイト電極１０３
を作成した。
スシリコン膜１０３を１０００Å〜３０００Å成膜した
のち、図１３の様にパターニングしてゲイト電極１０３
を作成した。
【００４０】図１４はこのような図１３の状態の全面に
硼素を５×１０14〜３×１０15atoms ／cm2 程度のドー
ズ量でイオン注入した工程である。これにより、Ｐチャ
ネルＴＦＴのソース、ドレイン領域１２０、１２２を形
成する。 次にＮチャネルＴＦＴのソース、ドレイン領
域１３０、１３２を形成するために、ＰＴＦＴ領域上を
覆って、レジスト膜１０４などのイオン注入のマスクを
形成して、ＮＭＯＳにしたい部分に燐をＰＴＦＴ作製の
際注入した硼素の２倍から１０倍のドーズ量でイオン注
入する（図１５）。
硼素を５×１０14〜３×１０15atoms ／cm2 程度のドー
ズ量でイオン注入した工程である。これにより、Ｐチャ
ネルＴＦＴのソース、ドレイン領域１２０、１２２を形
成する。 次にＮチャネルＴＦＴのソース、ドレイン領
域１３０、１３２を形成するために、ＰＴＦＴ領域上を
覆って、レジスト膜１０４などのイオン注入のマスクを
形成して、ＮＭＯＳにしたい部分に燐をＰＴＦＴ作製の
際注入した硼素の２倍から１０倍のドーズ量でイオン注
入する（図１５）。
【００４１】この後上記のように注入した不純物を５０
０℃以上の温度で活性化し、さらに薄膜トランジスタの
特性を向上させるため水素化処理を施した。この水素化
処理は真空槽中にプラズマで水素原子を作り、その中に
薄膜トランジスターを暴露させる水素プラズマアニール
処理方法、あるいは２００℃〜５００℃の熱により水素
を拡散させる方法のいずれも効果が認められた。
０℃以上の温度で活性化し、さらに薄膜トランジスタの
特性を向上させるため水素化処理を施した。この水素化
処理は真空槽中にプラズマで水素原子を作り、その中に
薄膜トランジスターを暴露させる水素プラズマアニール
処理方法、あるいは２００℃〜５００℃の熱により水素
を拡散させる方法のいずれも効果が認められた。
【００４２】図１６は層間絶縁膜１０５として酸化シリ
コンを５０００Å〜１．５μｍ成膜した工程を示す。層
間絶縁膜１０５としては酸化シリコンやＰＳＧ膜やＢＰ
ＳＧ膜などが適し、これらは例えば常圧ＣＶＤ法、減圧
ＣＶＤ法、スパッタ法、などを用いて成膜している。ま
た、スパッタ法や光ＣＶＤ法で５００〜２０００Å酸化
シリコンを成膜し、その上に液体シリカを用いて絶縁膜
を多数積層した構造としてもよい。
コンを５０００Å〜１．５μｍ成膜した工程を示す。層
間絶縁膜１０５としては酸化シリコンやＰＳＧ膜やＢＰ
ＳＧ膜などが適し、これらは例えば常圧ＣＶＤ法、減圧
ＣＶＤ法、スパッタ法、などを用いて成膜している。ま
た、スパッタ法や光ＣＶＤ法で５００〜２０００Å酸化
シリコンを成膜し、その上に液体シリカを用いて絶縁膜
を多数積層した構造としてもよい。
【００４３】次に〔実施例１〕と同様に光電変換層を作
製した工程を図１７〜図２１に示す。 この層間絶縁膜
１０５上に光電変換領域を形成する。
製した工程を図１７〜図２１に示す。 この層間絶縁膜
１０５上に光電変換領域を形成する。
【００４４】この酸化珪素膜上にシリコンあるいは酸化
シリコン等のエッチャントに対しエッチング速度の十分
遅い金属３、例えばクロムをスパッタ法により１０００
〜２０００Å成膜した後にフォトリソグラフィープロセ
スにより、遮光層を兼ねた第１電極３をパターニングす
る。この状態を（Ｆ）に示す。この電極にはセンサー１
ビットに１個ずつ対応した光導入窓８が設けられてお
り、その他の部分の第１電極は遮光膜としての機能を有
している。
シリコン等のエッチャントに対しエッチング速度の十分
遅い金属３、例えばクロムをスパッタ法により１０００
〜２０００Å成膜した後にフォトリソグラフィープロセ
スにより、遮光層を兼ねた第１電極３をパターニングす
る。この状態を（Ｆ）に示す。この電極にはセンサー１
ビットに１個ずつ対応した光導入窓８が設けられてお
り、その他の部分の第１電極は遮光膜としての機能を有
している。
【００４５】次に半導体層４を形成する。これは燐をド
ープしたＮ型炭化珪素半導体、不純物をドープしないＩ
型珪素半導体、ボロンをドープしたＰ型炭化珪素半導体
を公知のプラズマＣＶＤ法にて成膜したものである。膜
厚は、要求される電気特性例えば第２電極と第１電極の
間の容量やフォトダイオードのダイオードの特性が最適
になるように決定すればよく、Ｐ、Ｎ層は各々１００〜
６００Å、Ｉ層は３０００Å〜１．２μｍが適当であ
る。 次に、この上に透明導電膜であるＩＴＯ６を７０
０〜２０００Å成膜し、所定の光電変換素子の寸法パタ
ーンにパターニングし、さらに先に成膜した半導体層を
ドライエッチングし、図１８の状態を得た。
ープしたＮ型炭化珪素半導体、不純物をドープしないＩ
型珪素半導体、ボロンをドープしたＰ型炭化珪素半導体
を公知のプラズマＣＶＤ法にて成膜したものである。膜
厚は、要求される電気特性例えば第２電極と第１電極の
間の容量やフォトダイオードのダイオードの特性が最適
になるように決定すればよく、Ｐ、Ｎ層は各々１００〜
６００Å、Ｉ層は３０００Å〜１．２μｍが適当であ
る。 次に、この上に透明導電膜であるＩＴＯ６を７０
０〜２０００Å成膜し、所定の光電変換素子の寸法パタ
ーンにパターニングし、さらに先に成膜した半導体層を
ドライエッチングし、図１８の状態を得た。
【００４６】次にこれらの上面に絶縁性の薄膜として、
窒化珪素膜１４０を光ＣＶＤ法により、光電変換領域お
よび、ＴＦＴ領域の全てに厚さ７５０Åに形成する。こ
の窒化珪素膜は実施例１と同様の機能を有すると同時に
ＴＦＴ領域の保護膜として、作用し、ＴＦＴの電気的な
特性に影響を与える不純物（例えば、金属やアルカリ金
属）等のＴＦＴ領域への侵入を阻止する機能を有し、イ
メージセンサの信頼性向上に役立つ、また同時にＩＴＯ
６上にも設けて、ＩＴＯの保護膜としての機能も有して
いる。この保護膜として本実施例では窒化珪素膜を利用
したが、この場合、その下地の層間絶縁膜とのエッチン
グレートの差が大きいためにきれいなコンタクトホール
が形成出来ない場合がある。そのため、層間絶縁膜の形
成温度を若干高くする又は窒化珪素膜の形成速度を早く
する等の工夫を行い、エッチングレートを揃えることで
きれいなコンタクトホールを形成することができる。
窒化珪素膜１４０を光ＣＶＤ法により、光電変換領域お
よび、ＴＦＴ領域の全てに厚さ７５０Åに形成する。こ
の窒化珪素膜は実施例１と同様の機能を有すると同時に
ＴＦＴ領域の保護膜として、作用し、ＴＦＴの電気的な
特性に影響を与える不純物（例えば、金属やアルカリ金
属）等のＴＦＴ領域への侵入を阻止する機能を有し、イ
メージセンサの信頼性向上に役立つ、また同時にＩＴＯ
６上にも設けて、ＩＴＯの保護膜としての機能も有して
いる。この保護膜として本実施例では窒化珪素膜を利用
したが、この場合、その下地の層間絶縁膜とのエッチン
グレートの差が大きいためにきれいなコンタクトホール
が形成出来ない場合がある。そのため、層間絶縁膜の形
成温度を若干高くする又は窒化珪素膜の形成速度を早く
する等の工夫を行い、エッチングレートを揃えることで
きれいなコンタクトホールを形成することができる。
【００４７】図２０は薄膜トランジスターと配線薄膜第
２電極を接触させるためのコンタクトホールを形成する
工程である。このときＩＴＯ６と配線薄膜第２電極、お
よび配線薄膜第２電極と薄膜第１電極とを接触させるた
めのコンタクトホールが同時に形成されるようにマスク
を設計してあるため、本発明の絶縁膜を形成したことに
よるフォトマスク数の増加はない。前述の様にして形成
された絶縁膜１４０をフォトリソグラフィーによりエッ
チング処理し、ＩＴＯ６と金属電極７をコンタクトさせ
るためのコンタクトホール９を形成する工程を示してい
る。同時にＴＦＴのソース、ドレイン領域の電極形成の
為に同様にコンタクトホール１６０をＴＦＴの不純物領
域の各々に設ける。
２電極を接触させるためのコンタクトホールを形成する
工程である。このときＩＴＯ６と配線薄膜第２電極、お
よび配線薄膜第２電極と薄膜第１電極とを接触させるた
めのコンタクトホールが同時に形成されるようにマスク
を設計してあるため、本発明の絶縁膜を形成したことに
よるフォトマスク数の増加はない。前述の様にして形成
された絶縁膜１４０をフォトリソグラフィーによりエッ
チング処理し、ＩＴＯ６と金属電極７をコンタクトさせ
るためのコンタクトホール９を形成する工程を示してい
る。同時にＴＦＴのソース、ドレイン領域の電極形成の
為に同様にコンタクトホール１６０をＴＦＴの不純物領
域の各々に設ける。
【００４８】次に、不純物領域との電気的な接続を良好
にするため、１／１００ＨＦにて、酸処理を行い、表面
に形成されているナチュラルオキサイドを除去する。
本発明では、絶縁膜１４０が設けられているため、この
酸処理後でも、半導体膜４の端部には凹部が発生してい
ない。
にするため、１／１００ＨＦにて、酸処理を行い、表面
に形成されているナチュラルオキサイドを除去する。
本発明では、絶縁膜１４０が設けられているため、この
酸処理後でも、半導体膜４の端部には凹部が発生してい
ない。
【００４９】次に図２１に示すように金属電極７として
例えばＡｌをスパッタ法により成膜し、フォトリソグラ
フィーによりパターニングすることにより本実施例の密
着型イメージセンサのセンサ部分の薄膜プロセスは終了
する。
例えばＡｌをスパッタ法により成膜し、フォトリソグラ
フィーによりパターニングすることにより本実施例の密
着型イメージセンサのセンサ部分の薄膜プロセスは終了
する。
【００５０】この後５０〜１００μｍの厚さの薄板ガラ
ス１１１を接着剤１１０で貼り付けてイメージセンサー
は完成する。図２２の様に薄板ガラス１１１を貼り付け
る前にポリイミドなどによる保護膜１０９を形成しても
よい。
ス１１１を接着剤１１０で貼り付けてイメージセンサー
は完成する。図２２の様に薄板ガラス１１１を貼り付け
る前にポリイミドなどによる保護膜１０９を形成しても
よい。
【００５１】このようにして作製されたイメージセンサ
ーは生産歩留まりが高いうえにＴＦＴによる駆動回路が
すでに基板上に構成されているためにコストが極めて安
く密着型イメージセンサを作製することができた。
ーは生産歩留まりが高いうえにＴＦＴによる駆動回路が
すでに基板上に構成されているためにコストが極めて安
く密着型イメージセンサを作製することができた。
【００５２】
【発明の効果】光電変換素子を構成する薄膜第２電極と
半導体薄膜の間、もしくは半導体薄膜と薄膜第１電極の
間の少なくとも一方に、一部を除いて絶縁膜を形成する
ことによって、半導体薄膜層に発生したピンホール等に
よる薄膜電極間のリーク電流発生やショート等の不良を
殆ど発生しない程度まで大幅に減少させることが可能と
なった。
半導体薄膜の間、もしくは半導体薄膜と薄膜第１電極の
間の少なくとも一方に、一部を除いて絶縁膜を形成する
ことによって、半導体薄膜層に発生したピンホール等に
よる薄膜電極間のリーク電流発生やショート等の不良を
殆ど発生しない程度まで大幅に減少させることが可能と
なった。
【００５３】前記光電変換素子を同じ基板上に作製され
た薄膜トランジスタで構成された回路に接続することに
より、外付け回路の少ない低コストのイメージセンサー
を、高歩留まりで作製することが出来た。
た薄膜トランジスタで構成された回路に接続することに
より、外付け回路の少ない低コストのイメージセンサー
を、高歩留まりで作製することが出来た。
【００５４】半導体薄膜のパターン端部を前記絶縁膜で
被覆することにより、パターンの段差に電極材料が残ら
なくなったため、センサービット間でのリーク電流が１
０-6Ａ台から１０-11 Ａ台へと大幅に減少し、また、薄
膜半導体の端部付近での第１電極と第２電極間のリーク
電流も減少した。
被覆することにより、パターンの段差に電極材料が残ら
なくなったため、センサービット間でのリーク電流が１
０-6Ａ台から１０-11 Ａ台へと大幅に減少し、また、薄
膜半導体の端部付近での第１電極と第２電極間のリーク
電流も減少した。
【００５５】さらにまた、透明導電膜を前記絶縁膜で被
覆することにより、レジスト剥離液や、電極材料のエッ
チング液による膜減り、着色、腐食などの不良が原理的
に起こらなくなったためプロセスマージンが増加し、生
産歩留まりが向上した。
覆することにより、レジスト剥離液や、電極材料のエッ
チング液による膜減り、着色、腐食などの不良が原理的
に起こらなくなったためプロセスマージンが増加し、生
産歩留まりが向上した。
【００５６】加えて、ＴＦＴ領域上に形成された絶縁膜
がＴＦＴ領域への不純物のブロッキング層としての機能
を有するので、信頼性が向上した。
がＴＦＴ領域への不純物のブロッキング層としての機能
を有するので、信頼性が向上した。
【図１】 本発明のある実施形態による構造の概略断面
図を示す。
図を示す。
【図２】 従来の装置の様子を示す概略図である。
【図３】 従来の装置の様子を示す概略図である。
【図４】 本発明のある実施形態による構造を有するイ
メージセンサーの作製工程の概略断面図を示す。
メージセンサーの作製工程の概略断面図を示す。
【図５】 本発明のある実施形態による構造を有するイ
メージセンサーの作製工程の概略断面図を示す。
メージセンサーの作製工程の概略断面図を示す。
【図６】 本発明のある実施形態による構造を有するイ
メージセンサーの作製工程の概略断面図を示す。
メージセンサーの作製工程の概略断面図を示す。
【図７】 本発明のある実施形態による構造を有するイ
メージセンサーの作製工程の概略断面図を示す。
メージセンサーの作製工程の概略断面図を示す。
【図８】 本発明のある実施形態による構造を有するイ
メージセンサーの作製工程の概略断面図を示す。
メージセンサーの作製工程の概略断面図を示す。
【図９】 本発明のある実施形態による構造を有するイ
メージセンサーの作製工程の概略断面図を示す。
メージセンサーの作製工程の概略断面図を示す。
【図１０】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１１】 本発明のある実施形態による構造の概略平
面図を示す。
面図を示す。
【図１２】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１３】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１４】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１５】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１６】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１７】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１８】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図１９】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図２０】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図２１】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
【図２２】 本発明のある実施形態による構造を有する
イメージセンサーの作製工程の概略断面図を示す。
イメージセンサーの作製工程の概略断面図を示す。
１───基板
３───第１電極
４───半導体層
５───絶縁膜
６───透明電極（第２電極）
７───金属電極（第２電極）
５０───保護膜
６０───接着剤
７０───薄板ガラス
１０１───シリコン半導体
１０２───ゲイト酸化膜
１０３───ゲイト電極
１０４───レジスト（マスク）
１０５───層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０４Ｎ 1/028 Ｈ０１Ｌ 31/10 Ａ
(56)参考文献 特開2000−200897（ＪＰ，Ａ)
特開 昭60−136259（ＪＰ，Ａ)
特開 平２−298071（ＪＰ，Ａ)
特開 平１−183845（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/312
H01L 27/146
H04N 1/028
Claims (9)
- 【請求項１】 透光性の絶縁表面上に、不純物領域が設
けられた第１の半導体層と、ゲイト絶縁膜と、ゲイト電
極とを有する複数の薄膜トランジスタを備えたイメージ
センサであって、 前記第１の半導体層、前記ゲイト絶縁膜及び前記ゲイト
電極を覆う第１の絶縁膜と、 前記第１の絶縁膜上に形成され、複数の光導入窓を有す
る遮光性の第１の電極と、 前記第１の電極上に形成され、前記光導入窓に重なる開
口を複数有する第２の半導体層と、 前記第２の半導体層上に透明導電材料により形成され、
互いに異なる前記光導入窓に対応して配置された複数の
導電層と、 複数の前記導電層それぞれの上にコンタクトホールを有
し、前記第２の半導体層の上面及び複数の前記導電層の
上面と接し、且つ前記第１の電極、前記第２の半導体層
及び複数の前記導電層を覆う第２の絶縁膜と、 前記第２の絶縁膜上に形成され、さらに前記コンタクト
ホールにおいて、互いに異なる前記導電層に接する複数
の第２の電極と、 を有し、 複数の前記第２の電極は、それぞれ、前記第２の半導体
層上に前記導電層が設けられていない領域を経て、前記
第２の半導体層が設けられていない領域に至るように設
けられ、かつ前記第１及び第２の絶縁膜に設けられたコ
ンタクトホールにおいて、互いに異なる前記第１の半導
体層の不純物領域に接することを特徴とするイメージセ
ンサ。 - 【請求項２】 請求項１において、前記透明導電材料
は、ＩＴＯであることを特徴とするイメージセンサ。 - 【請求項３】 請求項１又は請求項２において、前記第
２の半導体層はＰ層、Ｉ層及びＮ層を積層してなる半導
体層であることを特徴とするイメージセンサ。 - 【請求項４】 請求項１〜請求項３のいずれか１項にお
けるイメージセンサを用いたことを特徴とするファクシ
ミリ。 - 【請求項５】 請求項１〜請求項３のいずれか１項にお
けるイメージセンサを用いたことを特徴とするイメージ
スキャナ。 - 【請求項６】 請求項１〜請求項３のいずれか１項にお
けるイメージセンサを用いたことを特徴とするデジタル
複写機。 - 【請求項７】 透光性の絶縁表面上に、不純物領域が設
けられた第１の半導体層と、ゲイト絶縁膜と、ゲイト電
極とを有する複数の薄膜トランジスタを備えたイメージ
センサであって、 前記第１の半導体層、前記ゲイト絶縁膜及び前記ゲイト
電極を覆う第１の絶縁膜を形成し、 前記第１の絶縁膜上に、複数の光導入窓を有する遮光性
の第１の電極を形成し、 前記第１の電極上に、前記光導入窓に重なる開口を複数
有する第２の半導体層を形成し、 前記第２の半導体層上に、透明導電材料でなる複数の導
電層を形成し、 複数の前記導電層それぞれの上に、前記第２の半導体層
の上面及び複数の前記導電層の上面と接し、且つ前記第
１の電極、前記第２の半導体層及び複数の前記導電層を
覆う第２の絶縁膜を形成し、 前記第２の絶縁膜の前記導電層上に位置する領域に、そ
れぞれ第１のコンタクトホールを形成すると同時に、前
記第１及び第２の絶縁膜の前記第１の半導体層の不純物
領域上に位置する領域に、それぞれ第２のコンタクトホ
ールを形成し、前記第２の絶縁膜上に、前記第１のコン
タクトホールにおいて互いに異なる前記導電層に接し、
前記第２の半導体層上に前記導電層が設けられていない
領域を経て、前記第２のコンタクトホールにおいて互い
に異なる前記第１の半導体層に接する複数の第２の電極
を形成することを特徴とするイメージセンサの作製方
法。 - 【請求項８】 請求項７において、前記透明導電材料に
ＩＴＯを用いることを特徴とするイメージセンサの作製
方法。 - 【請求項９】 請求項７又は請求項８において、前記第
２の半導体層はＰ層、Ｉ層及びＮ層を積層して形成する
ことを特徴とするイメージセンサの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36869199A JP3410411B2 (ja) | 1991-03-18 | 1999-12-27 | イメージセンサ及びその作製方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080801A JP3059514B2 (ja) | 1991-03-18 | 1991-03-18 | 光電変換装置ならびにイメージセンサおよびそれらの作製方法 |
| JP36869199A JP3410411B2 (ja) | 1991-03-18 | 1999-12-27 | イメージセンサ及びその作製方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080801A Division JP3059514B2 (ja) | 1991-03-18 | 1991-03-18 | 光電変換装置ならびにイメージセンサおよびそれらの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200898A JP2000200898A (ja) | 2000-07-18 |
| JP3410411B2 true JP3410411B2 (ja) | 2003-05-26 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP3410411B2 (ja) |
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|---|---|---|---|---|
| TW554398B (en) * | 2001-08-10 | 2003-09-21 | Semiconductor Energy Lab | Method of peeling off and method of manufacturing semiconductor device |
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