KR102240971B1 - 방사선에 의한 반도체 손상 방지 방법 및 장치 - Google Patents

방사선에 의한 반도체 손상 방지 방법 및 장치 Download PDF

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Abstract

본 발명은 방사선에 의한 반도체 손상 방지 방법 및 장치에 관한 것으로서, 더욱 상세하게는 반도체 장치의 배송 및 보관 중 우주나 지구 표면에서 발생된 중성자 또는 양성자 등의 방사선에 의한 반도체 손상을 방지하는 방법 및 장치에 관한 것으로, 미세 전극칩을 적재하는 단계 및 적재된 상기 미세 전극칩의 게이트 전극에 음전위를 형성하는 단계를 포함하는 구성을 개시한다.

Description

방사선에 의한 반도체 손상 방지 방법 및 장치{METHOD AND APPARATUS FOR PREVENTING SEMICONDUCTOR DAMAGE BY RADIATION}
본 발명은 방사선에 의한 반도체 손상 방지 방법 및 장치에 관한 것으로서, 더욱 상세하게는 반도체 장치의 배송에 있어서 우주 조건 등에 의해 발생할 수 있는 중성자에 의한 반도체 손상을 방지하는 방법 및 장치에 관한 것이다.
우주선(Cosmic ray)은 태양계 바깥에서 지구로 쏟아지는 높은 에너지의 입자 및 방사선을 의미한다. 우주선은 우주의 태양계 바깥에서 지구로 쏟아지는 높은 에너지의 입자 및 방사선을 의미한다. 1912년에 최초로 발견된 이래로, 한 세기 동안 우주선은 정확히 어디에서 오는지 밝혀지지 않았다. 우주선은 초신성으로 인해 발생한다는 가설이 가장 우세하지만, 지구에서 우주 전체 방향을 바라볼 때 우주선이 균일하지 않기 때문에 옳다고 하기는 쉽지 않다. 고에너지의 1차 우주선은 지구의 대기권 상부의 원자와 충돌하여 지상까지 내려오지 못하지만, 이 충돌로 인한 2차 우주선은 지상으로 도달하게 된다. 그림 1은 고에너지 우주선과 이로 인한 우주선샤워를 보여준다.
1차 우주선은 태양계와 은하수에서 발생한다. 은하수에서 발생하는 우주선은 기원이 불분명하지만 우주 전체 방향에서 지구에 동일하게 도달하는 등방성과 시간에 대해 자속이 일정한 특성을 갖는다. GZK limit 이라 명명되는 이론적인 계산법에 따라 우주선의 최대 에너지는 6x1019 eV까지 이를 것으로 예상된다. 지구에 도달하는 1차 우주선 중 89%는 양성자로 이루어져 있으며 알파입자와 중하전입자가 나머지를 구성한다.
한편, 1차 우주선이 대기의 대부분을 차지하는 산소, 질소와 충돌한다. 이로 인해 X-선, 뮤온, 양성자, 알파, 파이온, 전지 및 중성자 등의 입자가 비처럼 내리는, 상대적으로 가벼운 입자의 캐스케이드(cascade)를 생성한다. 생성된 2차 우주선은 1차 방사선의 경로에서 1도 내에 머무른다. 이러한 충돌에서 생성되는 대부분의 입자는 중성자, 양 또는 음의 전하를 갖는 파이온과 같은 하전된 중간자이다. 이들 중 일부는 지구 표면에 도달할 수 있는 뮤온으로 붕괴되어, 안개 상자(cloud chamber)나 섬광 검출기(scintillation detector)와 같은 검출기에서 검출된다. 2차 우주선 입자를 여러 검출기를 통해 동시에 관찰할 경우, 모든 입자가 한 개의 상호작용으로 발생한 것을 알 수 있다.
상기 2차 우주선 입자에서 중성자와 양성자는 항공기의 외벽을 관통할 수 있으며, 항공기 내부의 장치를 파괴할 수 있다. 반도체의 선적이 진행될 때마다, 이러한 중성자와 양성자로 인해 약간의 오류가 발생한다. 이러한 오류에는 소프트 오류(soft error)와 하드 오류(hard error) 두 가지 유형이 있다. 소프트 오류는 SEU (single event upset)로 인해 발생하며, 데이터의 새로고침을 통해 복구가 가능한 반면 하드 오류는 장치의 영구적은 손상이기 때문에 복구가 불가능하다. 모든 반도체 소자는 SEU의 영향을 받기 때문에 높은 고도에서 SEU 영향을 완화시키는 것이 수년간 반도체의 설계 요구 사항 중 하나였다. 반도체가 중요한 역할을 하는 컴퓨팅 시스템의 구동 시간이 점점 길어지면서, SEU 완화 기술은 많은 응용 분야에서 더욱 중요해지고 있다. 양성자와 전자를 비롯한 가벼운 하전입자들은 반도체의 기판을 구성하는 실리콘에 통과할 경우, 쿨롱 반응 등으로 인해 짧은 거리를 통과하는 동안 에너지를 잃는 ionization wake 현상을 일으킨다. 알파 입자는 16 fC/μm 의 전하를 쌓이게 하는데 이는 양성자 및 전자 등에 비해 큰 값이다. 반면, 중성자의 경우 대부분 반응 없이 통과한다. 하지만 고에너지 중성자 중 매우 소량이 실리콘 핵과 충돌한다. 고에너지의 중성자와 충돌한 실리콘 핵은 수 μm 을 이동하면서 수백 fC의 전하를 잃게 된다. 실리콘의 경우 그 값은 약 154 fC/μm 정도로 알파 입자에 비해 10배 정도 큰 값이 된다. 이와 같은 고에너지 중성자로 인해 발생한 전자 및 홀을 포함하는 전하 캐리어(charge carrier)가 게이트(Gate) 주변으로 전기장이 밀집되어 강한 힘으로 끌려오게 되고, 다량의 전하 캐리어가 게이트 산화물(gate oxide)를 지나게 되면서 절연 파괴가 발생해 반도체 고장이 발생하는 문제가 생길 수 있다. 따라서, 상기한 문제를 해결하기 위한 방안이 필요한 실정이다.
따라서, 본 발명의 목적은 우주선에 의한 반도체 장치의 고장을 방지할 수 있는 방법 및 장치를 제공하는데 있다.
상기한 문제를 해결하기 위한 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 방법은 미세 전극칩을 적재하는 단계 및 적재된 상기 미세 전극칩의 게이트 전극에 음전위를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 적재 단계는 복수의 상기 미세 전극칩의 게이트 전극이 동일한 방향으로 정렬되도록 적재할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 음전위 형성 단계는 상기 미세 전극칩의 게이트 전극에서 기판으로 향하는 방향의 전기장을 가하할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 음전위 형성 단계는 상기 미세 전극칩 적재함 내부에 전기장을 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 음전위 형성 단계는 적재된 상기 미세 전극칩의 게이트 전극에 음전압을 가할 수 있다.
상기한 문제를 해결하기 위한 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 장치는 미세 전극칩이 적재되는 칩 적재함, 상기 칩 적재함에 적재되는 복수의 미세 전극칩 및 적재된 상기 미세 전극칩의 게이트 전극에 음전위를 형성하는 전위차발생부를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 미세 전극칩은 복수의 상기 미세 전극칩의 게이트 전극이 동일한 방향으로 정렬되도록 적재될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 전위차 발생부는 상기 미세 전극칩의 기판에서 게이트 전극으로 향하는 방향의 전기장을 형성하도록 상기 칩 적재함에 전위차를 발생시킬 수 있다.
본 발명의 일 실시 예에 따르면, 상기 음전위 형성 단계는 상기 칩 적재함 내부에 전기장을 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 전위차발생부는 적재된 상기 미세 전극칩의 게이트 전극에 음전압을 가할 수 있다.
본 발명에 따르면, 반도체의 운송과정에서 발생할 수 있는 불량을 방지할 수 있다.
또한, 반도체 자체의 설계를 변경하지 않으면서도 반도체 장치의 제공에 있어서 불량률을 낮출 수 있는 기술을 제공할 수 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 방법의 일 예시이다.
도 2는 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 방법의 흐름도이다.
도 3은 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 장치의 간략하게 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 미세 전극칩의 적재 방법을 도시한 것이다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 ' 방사선에 의한 반도체 손상 방지 방법 및 장치'를 상세하게 설명한다. 설명하는 실시 예들은 본 발명의 기술 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로 이에 의해 본 발명이 한정되지 않는다. 또한, 첨부된 도면에 표현된 사항들은 본 발명의 실시 예들을 쉽게 설명하기 위해 도식화된 도면으로 실제로 구현되는 형태와 상이할 수 있다.
한편, 이하에서 표현되는 각 구성부는 본 발명을 구현하기 위한 예일 뿐이다. 따라서, 본 발명의 다른 구현에서는 본 발명의 사상 및 범위를 벗어나지 않는 범위에서 다른 구성부가 사용될 수 있다.
또한, 각 구성부는 순전히 하드웨어 또는 소프트웨어의 구성만으로 구현될 수도 있지만, 동일 기능을 수행하는 다양한 하드웨어 및 소프트웨어 구성들의 조합으로 구현될 수도 있다. 또한, 하나의 하드웨어 또는 소프트웨어에 의해 둘 이상의 구성부들이 함께 구현될 수도 있다.
또한, 어떤 구성요소들을 '포함'한다는 표현은, '개방형'의 표현으로서 해당 구성요소들이 존재하는 것을 단순히 지칭할 뿐이며, 추가적인 구성요소들을 배제하는 것으로 이해되어서는 안 된다.
도 1은 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 방법의 일 예시이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따르면 미세 전극칩(100)은 소스(source) 드레인(drain), 기판(substrate) 및 게이트(110)를 포함할 수 있다. 상기 게이트(110)는 상기 소스, 드레인 및 기판과 사이에 절연층(120)을 포함할 수 있다. 상기 미세 전극칩(100)은 방사선(130) 등의 조건에 의해 고장이 발생할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 방사선(130)이 상기 미세 전극칩(100)에 가해지면, 상기 방사선과 상기 미세 전극칩(100)이 반응해 고에너지 중성자에 의해 다량의 전자가 발생할 수 있고, 상기 다량의 전자가 상기 절연층(120)에 흘러 절연 파괴로 인한 하드 오류(Hare Error)가 발생할 수 있다. 하드 오류가 발생하면 전류 신호에 의한 소프트 오류와 달리 미세 전극칩(100) 자체가 손상되어 불량품이 생기게 된다.
도 2는 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 방법의 흐름도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 방법은 미세 전극칩을 적재하는 단계(S210)를 포함할 수 있다.
S210 단계에서, 미세 전극칩을 칩 적재함에 적재할 수 있다. 상기 미세 전극칩은 복수로 포함될 수 있다. 상기 칩 적재함은 복수의 미세 전극칩을 포함할 수 있다. 상기 칩 적재함에 상기 미세 전극칩을 적재하고 밀봉 또는 차폐시킬 수 있다.
S210 단계에서, 상기 미세 전극칩은 복수로 포함될 수 있고, 동일한 방향으로 정렬될 수 잇다. 상기 미세 전극칩의 기판과 게이트의 상대적 위치가 동일한 방향으로 정렬될 수 있다.
S210 단계에서, 상기 미세 전극칩은 상기 칩 적재함 내부에 포함된 전선에 게이트가 연결될 수 있다.
본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 방법은 상기 미세 전극칩의 게이트 전극에 음전위를 형성하는 단계(S220)를 포함할 수 있다.
S220 단계에서, 상기 미세 전극칩의 게이트 전극에 음전위를 형성할 수 있다. 상기 음전위는 상기 미세 전극칩의 게이트와 상기 미세 전극칩의 기판 사이의 상대적 전위의 차를 의미할 수 있다. 즉, 상기 음전위는 상기 미세 전극칩의 게이트의 전위가 상기 미세 전극칩의 기판의 전위보다 상대적으로 낮은 전위 값을 가지는 것을 의미할 수 있다. 상기 전위로 인해 전자는 상기 미세 전극칩의 게이트 전극 쪽으로 흐르지 못하게 되고, 불량발생을 막을 수 있다.
S220 단계에서, 복수의 상기 미세 전극칩은 동일한 방향으로 정렬될 수 있고, 상기 정렬된 복수의 미세 전극칩이 정렬되어 적재되어 있는 공간에 균일한 방향으로 가해지는 전기장을 가할 수 있다. 상기 전기장은 상기 칩 적재함의 외벽 면에 전위차를 발생시켜 형성될 수 있다. 상기 전기장은 상기 칩 적재함의 외벽 중 상기 미세 전극 칩의 기판의 법선과 수직한 면들일 수 있다. 상기 칩 적재함 내부에 동일한 방향을 가지는 전기장을 발생실 수 있고, 상기 방향은 상기 미세 전극칩의 기판에서 게이트 전극으로 향하는 방향일 수 있다.
S220 단계에서, 상기 미세 전극칩의 게이트에 음전위를 발생시킬 수 있다. 상기 미세 전극칩의 게이트 전극에 직접 전압을 가해 음전위를 발생시킬 수 있다. 상기 칩 적재함에 연결되거나 포함되는 전위차 발생기가 음전위를 발생시킬 수 있다. 상기 칩 적재함에 포함되는 전선이 상기 미세 전극칩의 게이트 전극과 상기 전위차발생부를 연결시킬 수 있다. 상기 칩 적재함에 포함되는 전선이 상기 칩 적재함의 외벽면과 상기 전위차발생부를 연결시켜 상기 칩 적재함의 외벽면에 전위차를 발생시켜 상기 칩 적재함 내부에 전기장이 형성되도록 할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 장치의 간략하게 도시한 것이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 방사선에 의한 반도체 손상 방지 장치는 칩 적재함(210), 미세 전극칩(220) 및 전위차발생부(230)를 포함할 수 있다.
상기 칩 적재함(210)은 외벽면(211) 및 전선(212)을 포함할 수 있다.
상기 칩 적재함(210)은 미세 전극칩(220)을 적재할 수 있다. 상기 미세 전극칩(220)은 복수로 포함될 수 있다. 상기 칩 적재함(210)은 복수의 미세 전극칩(220)을 포함할 수 있다. 상기 칩 적재함(210)에 상기 미세 전극칩(220)을 적재하고 밀봉 또는 차폐시킬 수 있다.
상기 칩 적재함(210) 내부에 상기 미세 전극칩(220)은 복수로 포함될 수 있고, 동일한 방향으로 정렬될 수 잇다. 상기 미세 전극칩(220)의 기판과 게이트(110)의 상대적 위치가 동일한 방향으로 정렬될 수 있다.
상기 칩 적재함(210) 내부에서 상기 미세 전극칩(220)은 상기 칩 적재함(210) 내부에 포함된 전선(212)에 게이트(110)가 연결될 수 있다.
상기 칩 적재함(210)은 상기 미세 전극칩(220)의 게이트 전극(110)에 음전위를 형성할 수 있다. 상기 음전위는 상기 미세 전극칩(220)의 게이트(110)와 상기 미세 전극칩(220)의 기판 사이의 상대적 전위의 차를 의미할 수 있다. 즉, 상기 음전위는 상기 미세 전극칩(220)의 게이트(110)의 전위가 상기 미세 전극칩(220)의 기판의 전위보다 상대적으로 낮은 전위 값을 가지는 것을 의미할 수 있다. 상기 전위로 인해 전자는 상기 미세 전극칩(220)의 게이트 전극(110) 쪽으로 흐르지 못하게 되고, 불량발생을 막을 수 있다.
상기 칩 적재함(210) 내부에서 복수의 상기 미세 전극칩(220)은 동일한 방향으로 정렬될 수 있고, 상기 칩 적재함(210)은 상기 정렬된 복수의 미세 전극칩(220)이 정렬되어 적재되어 있는 공간에 균일한 방향으로 가해지는 전기장을 가할 수 있다. 상기 전기장은 상기 칩 적재함(210)의 외벽 면(211)에 전위차를 발생시켜 형성될 수 있다. 상기 전기장은 상기 칩 적재함(210)의 외벽(211) 중 상기 미세 전극 칩(220)의 기판의 법선과 수직한 면들일 수 있다. 상기 칩 적재함 (210) 내부에 동일한 방향을 가지는 전기장을 발생실 수 있고, 상기 방향은 상기 미세 전극칩(220)의 기판 에서 게이트 전극(110)으로 향하는 방향일 수 있다.
상기 칩 적재함(210)에 적재된 복수의 상기 미세 전극칩(220)의 게이트(110)에 음전위를 발생시킬 수 있다. 상기 미세 전극칩(220)의 게이트 전극에 직접 전압을 가해 음전위를 발생시킬 수 있다. 상기 칩 적재함(210)에 연결되거나 포함되는 전위차 발생기가 음전위를 발생시킬 수 있다. 상기 칩 적재함(210)에 포함되는 전선(212)이 상기 미세 전극칩(220)의 게이트 전극(110)과 상기 전위차발생부(230)를 연결시킬 수 있다. 상기 칩 적재함(210)에 포함되는 전선(212)이 상기 칩 적재함(210)의 외벽면(211)과 상기 전위차발생부(230)를 연결시켜 상기 칩 적재함(210)의 외벽면(211)에 전위차를 발생시켜 상기 칩 적재함(210) 내부에 전기장이 형성되도록 할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 미세 전극칩의 적재 방법을 도시한 것이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 미세 전극칩(220)은 칩 적재함(210) 내부에서 게이트 전극(110)이 같은 방향을 향하도록 정렬된 상태로 적재될 수 있다. 상기 칩 적재함(210) 내부에서 정렬되어 적재된 복수의 미세 전극칩(220)의 게이트(110)에 음전위가 형성될 수 있다. 상기 미세 전극칩(220)의 게이트 전극(110)에 음전위가 형성되도록 상기 칩 적재함(210) 내부에 전기장(401)이 형성될 수 있다. 상기 전기장(401)은 상기 정렬된 복수의 미세 전극칩(220)의 기판에서 게이트 전극(110)으로 향하는 방향으로 형성될 수 있다. 상기 전기장(401)이 형성되어 전자는 상기 미세 전극칩(220)의 상기 게이트 전극(110) 방향으로 이동하지 못한다. 상기 칩 적재함(210)의 전선(212)이 상기 칩 적재함(210)의 외벽면(211)과 전위차발생부(230)를 연결시켜 상기 칩 적재함(210) 내부에 전기장을 형성해 상기 미세 전극칩(220)의 게이트 전극(110)에 음전위를 발생시킬 수 있다.
본 발명의 일 실시 예에 따르면, 상기 칩 적재함(210) 내부에 전기장을 형성하지 않고 상기 미세 전극칩(220)의 게이트 전극(110)에 직접 전압을 가해 음전위를 형성할 수 있다. 상기 칩 적재함(210)의 전선(212)이 상기 미세 전극칩(220)의 게이트 전극(110)과 전위차발생부(230)를 연결시켜 상기 미세 전극칩(220)의 게이트 전극(110)에 음전위를 발생시킬 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통 상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: 미세 전극칩
110: 게이트 전극
120: 절연층
130: 방사선
140: 방사선과 미세 전극칩의 반응
210: 칩 적재함
211: 외벽 면
212: 전선
220: 미세 전극칩
230: 전위차발생부
401: 전기장

Claims (10)

  1. 미세 전극칩을 적재하는 단계; 및
    적재된 상기 미세 전극칩의 게이트 전극에 음전위를 형성하는 단계;를 포함하는 반도체 손상 방지 방법.
  2. 제1항에 있어서,
    상기 적재 단계는,
    복수의 상기 미세 전극칩의 게이트 전극이 동일한 방향으로 정렬되도록 적재하는 반도체 손상 방지 방법.
  3. 제2항에 있어서,
    상기 음전위 형성 단계는,
    상기 미세 전극칩의 게이트 전극에서 기판으로 향하는 방향의 전기장을 가하는 반도체 손상 방지 방법.
  4. 제3항에 있어서,
    상기 음전위 형성 단계는,
    상기 미세 전극칩 적재함 내부에 전기장을 형성하는 반도체 손상 방지 방법.
  5. 제1항에 있어서,
    상기 음전위 형성 단계는,
    적재된 상기 미세 전극칩의 게이트 전극에 음전압을 가하는 반도체 손상 방지 방법.
  6. 미세 전극칩이 적재되는 칩 적재함;
    상기 칩 적재함에 적재되는 복수의 미세 전극칩; 및
    적재된 상기 미세 전극칩의 게이트 전극에 음전위를 형성하는 전위차발생부;를 포함하는 반도체 손상 방지 장치.
  7. 제6항에 있어서,
    상기 미세 전극칩은,
    복수의 상기 미세 전극칩의 게이트 전극이 동일한 방향으로 정렬되도록 적재되는 반도체 손상 방지 장치.
  8. 제7항에 있어서,
    상기 전위차 발생부는,
    상기 미세 전극칩의 기판에서 게이트 전극으로 향하는 방향의 전기장을 형성하도록 상기 칩 적재함에 전위차를 발생시키는 반도체 손상 방지 장치.
  9. 제8항에 있어서,
    상기 음전위 형성 단계는,
    상기 칩 적재함 내부에 전기장을 형성하는 반도체 손상 방지 방법.
  10. 제6항에 있어서,
    상기 전위차발생부는,
    적재된 상기 미세 전극칩의 게이트 전극에 음전압을 가하는 반도체 손상 방지 장치.
KR1020180080074A 2018-07-10 2018-07-10 방사선에 의한 반도체 손상 방지 방법 및 장치 KR102240971B1 (ko)

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