KR20140147713A - 촬상 장치 - Google Patents

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KR20140147713A
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히로노부 다카하시
유키노리 시마
야수하루 호사카
도시미츠 오보나이
마사시 츠부쿠
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, X선 등의 방사선 조사에 대하여 안정성이 높고, 전기 특성 저하를 억제할 수 있는 구성을 갖는 촬상 장치를 제공한다.
X선 등의 방사선을 사용하여 화상을 취득하는 촬상 장치이며, 신틸레이터와 중첩되고 매트릭스상으로 배치된 화소 회로를 갖는다. 상기 화소 회로는 오프 전류가 매우 낮은 스위칭용 트랜지스터, 및 수광 소자를 갖고, 상기 트랜지스터의 게이트 절연막을, 두께 100㎚ 내지 400㎚의 질화 실리콘막과 두께 5㎚ 내지 20㎚의 산화 실리콘막 또는 산화 질화 실리콘막의 적층으로 한다.

Description

촬상 장치{IMAGING DEVICE}
본 발명의 일 형태는 촬상(撮像) 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 더 구체적으로는, 본 명세서에서 개시하는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 그 일례로서 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터나 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 갖는 경우가 있다.
의료 현장에서는, 환자의 특정 부위에 X선을 조사하고, 상기 특정 부위를 투과한 X선에 의하여 X선 필름을 감광하고, 이를 현상(現像)함으로써 상기 특정 부위의 내부의 상태를 가시화하는 사진 기술을 사용한 의료용 화상 진단 장치가 널리 보급되고 있다.
상기 X선 필름을 사용한 방법은, X선 필름을 보관하기 위한 스페이스를 확보할 필요가 있거나, 그 관리가 복잡하기 때문에, 화상의 전자화가 진행되고 있다. 화상을 전자화하는 방법 중 하나로서, 이미징 플레이트(imaging plate)를 사용하는 방법이 알려져 있다. X선 필름과 마찬가지로 이미징 플레이트를 X선으로 감광시키고, 상기 이미징 플레이트로부터 사출되는 광을 스캐너로 검출함으로써, 전자화된 화상을 얻을 수 있다.
이미징 플레이트는, X선의 조사에 의하여 광을 사출하는 특성(휘진성(輝盡性))을 갖는 재료(휘진성 형광체)가 도포된 판이며, X선 흡수차를 검출하는 감도가 X선 필름보다 높다. 또한, X선 조사 정보를 삭제할 수 있어 반복적으로 사용할 수 있다. 그러나, 이미징 플레이트로 취득할 수 있는 정보는 아날로그 정보이고, 이것을 전자화하기 위해서는 디지털화 처리하는 공정이 필요하게 된다.
그러므로, 근년에 들어 디지털 데이터를 직접 취득할 수 있는 평판 디텍터(flat panel detector)가 주목을 받고 있다(예를 들어 특허 문헌 1 참조). 평판 디텍터에는 직접 방식과 간접 방식의 두 가지가 있고, 직접 방식은 X선 검출 소자를 사용하여 X선을 전하로 직접 변환시키는 방법이고, 간접 방식은 X선을 신틸레이터에 의하여 가시광으로 변환시키고, 그 광을 포토다이오드를 사용하여 전하로 변환시키는 방법이다. 어느 쪽 방법에 있어서도, 평판 디텍터는 매트릭스상으로 배치된 복수의 화소 회로를 갖는다.
일본국 특개평 11-311673호 공보
평판 디텍터의 화소 회로를 구성하는 트랜지스터에는 반도체 재료나 절연 재료가 포함되어 있고, X선 등 에너지가 강한 방사선이 상기 반도체 재료나 상기 절연 재료에 조사되면 결함 준위 등이 생성되어 트랜지스터의 전기 특성이 변동된다.
이와 같은 현상은 신틸레이터를 투과하는 미량의 방사선으로 인하여도 일어나기 때문에, 평판 디텍터의 소비 전력 증가나 신뢰성 악화의 한 요인이 되고 있다.
따라서, 본 발명의 일 형태에서는, X선 등의 방사선 조사에 대하여 안정성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 본 발명의 일 형태에서는, 전기 특성 저하를 억제할 수 있는 구성을 갖는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 본 발명의 일 형태에서는, 해상도가 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 본 발명의 일 형태에서는, 적은 방사선량으로 촬상할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 본 발명의 일 형태에서는, 소비 전력이 낮은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 본 발명의 일 형태에서는, 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 본 발명의 일 형태에서는, 신규 촬상 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 만들어질 수 있다.
본 발명의 일 형태는, 산화물 반도체를 사용한 트랜지스터가 화소 회로에 포함되고, X선 등의 방사선을 사용하여 화상을 취득하는 촬상 장치에 관한 것이다.
본 발명의 일 형태는, 수광(受光) 소자와, 수광 소자에 전기적으로 접속된 회로부를 갖고, 회로부는, 절연 표면 위에 형성된 게이트 전극과, 게이트 전극 위에 제 1 절연막, 제 2 절연막이 이 순서대로 형성된 게이트 절연막과, 게이트 절연막 위에 형성되며 게이트 전극과 중첩되는 산화물 반도체층과, 산화물 반도체층의 일부와 접하는 소스 전극층 및 드레인 전극층과, 게이트 절연막, 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위에 형성된 절연층을 포함하여 구성되는 트랜지스터를 갖고, 제 1 절연막은 질화 실리콘막이고 제 2 절연막은 산화 실리콘막 또는 산화 질화 실리콘막이고, 제 1 절연막의 두께는 100㎚ 내지 400㎚이고 제 2 절연막의 두께는 5㎚ 내지 20㎚인 것을 특징으로 하는 촬상 장치이다.
상기 촬상 장치는 수광 소자 및 회로부 위에 신틸레이터가 형성된 구성으로 할 수 있다.
상기 수광 소자로서는, 포토다이오드, 또는 한 쌍의 전극 사이에 반도체층을 갖는 가변 저항 소자를 사용할 수 있다.
상기 회로부는, 전하 축적부와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 수광 소자에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 전하 축적부에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 전하 축적부에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 3 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되는 구성으로 할 수 있다.
또한, 상기 회로부는, 전하 축적부와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 수광 소자에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 전하 축적부에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 전하 축적부에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 3 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 하나는 전하 축적부에 전기적으로 접속되는 구성으로 할 수 있다.
본 발명의 일 형태에 의하여, X선 등의 방사선 조사에 대하여 안정성이 높은 촬상 장치를 제공할 수 있다. 또는, 전기 특성 저하를 억제할 수 있는 구성을 갖는 촬상 장치를 제공할 수 있다. 또는, 해상도가 높은 촬상 장치를 제공할 수 있다. 또는, 적은 방사선량으로 촬상할 수 있는 촬상 장치를 제공할 수 있다. 또는, 소비 전력이 낮은 촬상 장치를 제공할 수 있다. 또는, 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는, 신규 촬상 장치 등을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 모든 효과를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 및 청구항 등의 기재로부터 이들 이외의 효과가 만들어질 수 있다.
도 1은 트랜지스터를 설명하기 위한 단면도.
도 2는 촬상 장치를 설명하기 위한 도면.
도 3은 In-Ga-Zn 산화물 및 산화 실리콘의 밴드 다이어그램을 나타낸 도면.
도 4는 트랜지스터를 설명하기 위한 단면도.
도 5는 화소 회로의 구성을 설명하기 위한 도면.
도 6은 화소 회로의 동작을 설명하기 위한 타이밍 차트.
도 7은 화소 회로의 구성을 설명하기 위한 도면.
도 8은 화소 회로의 구성을 설명하기 위한 도면.
도 9는 화소 회로의 구성을 설명하기 위한 도면.
도 10은 적분 회로를 설명하기 위한 도면.
도 11은 글로벌 셔터 방식 및 롤링 셔터 방식의 동작을 설명하기 위한 타이밍 차트.
도 12는 화소 회로의 레이아웃을 설명하기 위한 상면도 및 단면도.
도 13은 화소 회로의 레이아웃을 설명하기 위한 상면도 및 단면도.
도 14는 트랜지스터를 설명하기 위한 단면도.
도 15는 X선 조사 전후의 트랜지스터의 Id-Vg 특성을 나타낸 도면.
도 16은 X선 조사 전후의 문턱 전압의 차분 또는 시프트값의 차분과, 산화 질화 실리콘막의 두께의 관계를 나타낸 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 기재되는 실시형태 내용에 한정되어 해석되는 것은 아니다. 또한, 실시형태를 설명하기 위한 도면 전체에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그에 대한 설명의 반복은 생략할 경우가 있다.
또한, 본 명세서 등에서, 'X와 Y가 접속되어 있다'라고 명시적으로 기재하는 경우에는 X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함한다. 여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 뜻한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장으로 제시된 접속 관계에 한정되지 않으며, 도면 또는 문장으로 제시된 접속 관계 이외의 것도 포함한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되어 있는 경우를 들 수 있다. 또한, 스위치는 온 상태 또는 오프 상태로 제어된다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변화시키는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되어 있는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 존재하더라도 X로부터 출력된 신호가 Y로 전달된다면 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한, 'X와 Y가 접속되어 있다'라고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y가 사이에 다른 소자 또는 다른 회로를 개재(介在)하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y가 사이에 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y가 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, '전기적으로 접속되어 있다'라고 명시적으로 기재하는 경우에는 단순히 '접속되어 있다'라고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, 회로도상 독립되어 있는 구성 요소끼리가 전기적으로 접속되어 있는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 함께 갖고 있는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선 및 전극 양쪽의 구성 요소의 기능을 함께 갖고 있다. 따라서, 본 명세서에서 '전기적으로 접속'이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 함께 갖고 있는 경우도 그 범주에 포함한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 개재하여(또는 개재하지 않고) X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 개재하여(또는 개재하지 않고) Y와 각각 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와, Z1의 다른 일부가 X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와, Z2의 다른 일부가 Y와 각각 직접적으로 접속되어 있는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, 'X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있으며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서로 전기적으로 접속되어 있다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 X와, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 각각 전기적으로 접속되어 있으며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서로 전기적으로 접속되어 있다'라고 표현할 수 있다. 또는, 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 개재하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다'라고 표현할 수 있다. 이러한 예와 같은 표현 방법을 이용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 다만, 이러한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 뜻한다.
또한, 본 명세서 등에서는 다양한 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는 특정한 것에 한정되지 않는다. 그 기판의 일례로서는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강박이 사용된 기판, 텅스텐 기판, 텅스텐박이 사용된 기판, 가요성 기판, 접합 필름, 섬유재를 포함하는 종이, 또는 기재(基材) 필름 등이 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 기재 필름의 일례로서는, 폴리에스테르, 폴리아마이드, 폴리이미드, 무기 증착 필름, 또는 종이류 등이 있다. 특히 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제작함으로써, 특성, 크기, 또는 형상 등의 편차가 적고 전류 능력이 높고 크기가 작은 트랜지스터를 제작할 수 있다. 이러한 트랜지스터로 회로를 구성하면, 회로의 저소비 전력화 또는 고집적화를 도모할 수 있다.
또한, 기판으로서 가요성 기판을 사용하고, 이 가요성 기판 위에 직접 트랜지스터를 형성하여도 좋다. 또는, 기판과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치의 일부 또는 전체를 형성한 후에 기판으로부터 분리하여 다른 기판으로 전재(轉載)하기 위해서 사용할 수 있다. 이와 같이 하면, 내열성이 낮은 기판이나 가요성 기판에도 트랜지스터를 전재할 수 있다. 또한, 상기 박리층은 예를 들어, 텅스텐막과 산화 실리콘막 등의 무기막을 적층한 구조나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구조 등을 가질 수 있다.
즉, 한 기판을 사용하여 트랜지스터를 형성한 후, 다른 기판으로 트랜지스터를 전치함으로써, 트랜지스터를 다른 기판 위에 배치하여도 좋다. 트랜지스터가 전치되는 기판의 일례로서는, 트랜지스터를 형성하는 것이 가능한 상술한 바와 같은 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등을 들 수 있다. 이러한 기판을 사용함으로써, 특성이 양호한 트랜지스터의 형성, 소비 전력이 낮은 트랜지스터의 형성, 깨지기 어려운 장치의 제작, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른, X선 등의 방사선을 사용하는 촬상 장치에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 일 형태에 따른, X선 등의 방사선을 사용하는 촬상 장치에 사용 가능한 트랜지스터의 단면도이다. 상기 트랜지스터는, 기판(100) 위에 형성된 하지 절연막(110), 상기 하지 절연막(110) 위에 형성된 게이트 전극층(120), 상기 게이트 전극층 위에 제 1 절연막(131), 제 2 절연막(132)이 이 순서대로 형성된 게이트 절연막(130), 상기 게이트 절연막 위에 형성된 산화물 반도체층(140), 및 상기 산화물 반도체층의 일부와 접하는 소스 전극층(150) 및 드레인 전극층(160)을 갖는다. 또한, 게이트 절연막(130), 산화물 반도체층(140), 소스 전극층(150) 및 드레인 전극층(160) 위에 절연층(170)이 형성되어도 좋다. 또한, 상기 절연층 위에 절연층(180)이 형성되어도 좋다.
본 발명의 일 형태에 따른 촬상 장치에서는 상술한 바와 같이 산화물 반도체를 활성층으로 사용한다. 산화물 반도체층을 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터보다 이동도가 높아 트랜지스터를 작게 하기 쉽기 때문에, 화소를 작게 할 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
게이트 절연막(130)에 포함되는 제 1 절연막(131)으로서는 질화 실리콘막을 사용할 수 있다. 상기 질화 실리콘막의 두께는 100㎚ 내지 400㎚인 것이 바람직하다. 또한, 게이트 절연막(130)에 포함되는 제 2 절연막(132)으로서는 산화 실리콘막을 사용할 수 있다. 상기 산화 실리콘막의 두께는 5㎚ 내지 20㎚인 것이 바람직하다.
도 1에 도시된 트랜지스터는, 도 2에 도시된 촬상 장치의 화소 회로(210), 및 상기 화소 회로를 구동하기 위한 제 1 회로(240) 및 제 2 회로(250) 중 한쪽 또는 양쪽에 사용할 수 있다. 또한, 화소 회로(210)에는, 수광 소자(220) 및 상기 수광 소자에 전기적으로 접속된 회로부(230)가 포함된다.
또한, 도 2에는, 화소 회로(210)를 구동하기 위한 회로들을 2개의 영역에 배치하는 구성예를 도시하였지만, 상기 회로의 구성은 이에 한정되지 않는다. 예를 들어, 화소 회로(210)를 구동하기 위한 회로들을 하나의 영역에 배치하여도 좋다. 또한, 구동 회로(210)를 구동하기 위한 회로들을 3개 이상의 영역에 배치하여도 좋다. 또한, 화소 회로(210)를 구동하기 위한 회로를, 화소 회로(210)에 포함되는 트랜지스터와 마찬가지로 기판(100) 위에 직접 형성하는 구성이어도 좋고, COG(Chip On Glass) 등으로 IC 칩을 실장하는 구성이어도 좋다. 또한, TCP(Tape Carrier Package) 등이 화소 회로(210)에 접속되는 구성이어도 좋다.
또한, 화소 회로(210) 위에는 신틸레이터(280)가 형성된다. 신틸레이터(280)는, X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 사출하는 물질, 또는 이 물질을 포함한 재료로 이루어지고, 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO 등의 재료나, 이들을 수지나 세라믹에 분산시킨 것이 알려져 있다. 또한, 도 2에서 신틸레이터(280)는 최상면이지만, 각 요소의 명료화를 위하여 신틸레이터(280)를 투과시켜 도시하였다.
피사체를 투과한 X선 등의 방사선은 신틸레이터(280)에 입사하고, 가시광이나 자외광 등의 광(형광)으로 변환된다. 그리고, 화소 회로(210)에 제공된 수광 소자(220)에 의하여 상기 광을 검지하여 화상 데이터를 취득한다.
다만, 신틸레이터(280)에 조사된 방사선의 일부는 포토루미네선스에 이용되지 않고 신틸레이터(280)를 투과한다. 트랜지스터를 구성하는 반도체 재료나 절연 재료에 X선 등의 방사선이 조사되면 그 부분에 결함 준위 등이 생성되어 트랜지스터의 전기 특성이 변동된다. 따라서, 촬상 장치의 소비 전력을 증가시키거나 신뢰성을 악화시키는 경우가 있다.
예를 들어 채널 형성 영역이 산화물 반도체로 형성되는 경우에, 본 발명의 일 형태와 달리, 게이트 절연막이 산화 실리콘막의 단층으로 형성된 트랜지스터에 강한 X선을 조사하는 가속 시험을 수행하면, 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트된다.
이 현상은 게이트 절연막으로서 사용하는 산화 실리콘막의 NBOHC(Non Bridging Oxygen Hole Center)와 큰 관계가 있다.
산화 실리콘(예를 들어 SiO2)에 관해서는 X선 조사에 의하여 E'센터와 NBOHC의 2개의 결함이 생기는 것이 알려져 있다. NBOHC의 결함 준위는 가전자대 측의 깊은 준위에 위치한다.
또한, 예를 들어 트랜지스터의 채널 형성 영역에 사용되는 산화물 반도체로서 In-Ga-Zn 산화물을 사용하는 경우, In-Ga-Zn 산화물과 산화 실리콘의 밴드 다이어그램을 어림잡으면 도 3에 나타낸 바와 같이 된다. 또한, 도 3에는 In-Ga-Zn 산화물의 산소 결손(Vo) 등에 기인하는 결함 준위, 산화 실리콘의 E'센터 및 NBOHC의 결함 준위도 함께 나타내었다. 도면 중 Ev, Ec는 각각 가전자대 상단, 전도대 하단을 나타내고, 그 값은 진공 준위로부터의 에너지 값을 나타낸다. 또한, In-Ga-Zn 산화물과 산화 실리콘의 접촉 시에는, 각 막의 페르미 레벨이 밴드 갭 중앙에 위치한다고 가정한다. 또한, 실제적으로는 In-Ga-Zn 산화물은 n형화되기 쉽기 때문에, In-Ga-Zn 산화물의 페르미 레벨은 전도대 측에 위치하는 경우가 있다.
도 3에 나타낸 바와 같이, In-Ga-Zn 산화물의 결함 준위 및 산화 실리콘의 결함 준위는 둘 다 가전자대의 깊은 위치에 존재하고 서로 매우 가까운 에너지 위치에 존재하는 것을 알 수 있다. 이와 같은 밴드 다이어그램으로부터, X선 조사 시의 열화에 관해서 다음과 같은 모델을 생각할 수 있다.
우선, X선 조사에 의하여 In-Ga-Zn 산화물(트랜지스터의 활성층) 중에 전자 및 정공이 생성된다. 다음에, 생성된 정공이 산소 결손에 기인하는 In-Ga-Zn 산화물 중의 깊은 결함 준위에 포획된다. 이어서, 포획된 정공이 산화 실리콘(트랜지스터의 게이트 절연막)에서의 NBOHC의 결함 준위에 주입된다. 그리고, 주입된 정공은 산화 실리콘 중에서 양의 전하를 갖는 고정 전하가 되고 트랜지스터의 문턱 전압을 변동시킨다.
상술한 모델로부터는, X선 조사에 의한 정공 생성, In-Ga-Zn 산화물 중의 결함 준위, 산화 실리콘 중의 결함 준위의 3가지 요소를 추출할 수 있다. 이들 요소가 기여되어 트랜지스터의 문턱 전압이 변동된다고 할 수 있다.
그러므로, 본 발명의 일 형태에 따른 트랜지스터에서는, 질화 실리콘막으로 형성되는 제 1 절연막(131)과 산화 실리콘막으로 형성되는 제 2 절연막(132)에 의하여 게이트 절연막(130)이 구성된다.
질화 실리콘막에서는 상술한 NBOHC와 같은 깊은 준위가 발생하지 않아, 상술한 모델에서의 문턱 전압의 변동의 한 요인을 제거할 수 있다. 다만, 질화 실리콘막 단체는 채널 형성 영역에 산화물 반도체층을 사용한 트랜지스터의 게이트 절연막으로서는 적합하지 않다. 질화 실리콘막과 산화물 반도체층은 사이에 양호한 계면이 형성되기 어렵고 고정 전하가 유지되기 쉽거나, 질화 실리콘막에 포함되는 수소가 산화물 반도체층 중에 확산되고 산소 결손에 포획됨으로써 도너가 되어 산화물 반도체층을 n형화하는 등의 다른 요인으로 문턱 전압이 변동되기 때문이다.
따라서, 본 발명의 일 형태에서는, 질화 실리콘막과 산화물 반도체층 사이에 매우 얇은 산화 실리콘막을 형성한다. 상기 산화 실리콘막은 상술한 모델과 마찬가지로 X선 조사에 의하여 NBOHC를 형성하지만, 그 두께가 매우 얇게 되도록 형성함으로써 NBOHC의 절대량을 저감시킬 수 있어, 주입되는 정공의 양을 제어할 수 있다. 따라서, 문턱 전압의 변동을 매우 작게 할 수 있다.
또한, 제 2 절연막(132)으로서는 산화 질화 실리콘막을 사용할 수도 있다. 본 명세서에서, 산화 질화 실리콘은 실리콘, 산소, 및 질소의 화합물이며, 그 조성에서 산소가 질소보다 많은 물질을 가리키고, 질소를 포함한 산화 실리콘이라고도 할 수 있다.
질화 실리콘막으로 형성되는 제 1 절연막(131)의 두께는 100㎚ 내지 400㎚인 것이 바람직하고, 200㎚ 내지 300㎚인 것이 더 바람직하다. 이 범위의 두께로 제 1 절연막(131)을 형성함으로써 절연 내압이 양호한 게이트 절연막(130)으로 할 수 있다.
또한, 산화 실리콘막으로 형성되는 제 2 절연막(132)의 두께는 5㎚ 내지 20㎚인 것이 바람직하고, 5㎚ 내지 15㎚인 것이 더 바람직하다. 이 범위의 두께로 제 2 절연막(132)을 형성함으로써 트랜지스터의 문턱 전압 변동을 매우 작게 할 수 있다.
또한, 도 4에 도시된 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는 절연층(170) 또는 절연층(180) 위에 게이트 전극층(120) 및 산화물 반도체층(140)과 중첩되는 도전막(121)을 구비하여도 좋다. 상기 도전막을 제 2 게이트 전극층(백 게이트)으로서 사용함으로, 온 전류의 증가나 문턱 전압의 제어를 수행할 수 있다. 온 전류를 증가시키기 위해서는, 예를 들어 게이트 전극층(120)과 도전막(121)의 전위를 같게 하고, 듀얼 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 게이트 전극층(120)과는 다른 정전위를 도전막(121)에 공급하면 좋다.
이로써, X선 등의 방사선 조사에 대하여 안정성이 높고, 전기 특성 저하를 억제할 수 있는 구성을 갖는 촬상 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재하는 구성 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터를 사용할 수 있는 화소 회로에 대하여 설명한다.
도 2에 도시된 화소 회로(210)로서 사용할 수 있는 회로의 일례를 도 5의 (A)에 도시하였다. 회로(211)는, 수광 소자(220)로서 포토다이오드(320)를 포함하고, 상기 수광 소자와 접속되는 회로부(230)에 제 1 트랜지스터(301), 제 2 트랜지스터(302), 및 제 3 트랜지스터(303)를 포함한 구성을 갖는다.
포토다이오드(320)의 애노드는 제 1 배선(311)(RS)에 전기적으로 접속되고, 포토다이오드(320)의 캐소드는 제 1 트랜지스터(301)의 소스 및 드레인 중 하나에 전기적으로 접속되고, 제 1 트랜지스터(301)의 소스 및 드레인 중 다른 하나는 배선(305)(FD)에 전기적으로 접속되고, 제 1 트랜지스터(301)의 게이트는 제 2 배선(312)(TX)에 전기적으로 접속되고, 제 2 트랜지스터(302)의 소스 및 드레인 중 하나는 제 4 배선(314)(GND)에 전기적으로 접속되고, 제 2 트랜지스터(302)의 소스 및 드레인 중 다른 하나는 제 3 트랜지스터(303)의 소스 및 드레인 중 하나에 전기적으로 접속되고, 제 2 트랜지스터(302)의 게이트는 배선(305)(FD)에 전기적으로 접속되고, 제 3 트랜지스터(303)의 소스 및 드레인 중 다른 하나는 제 5 배선(315)(OUT)에 전기적으로 접속되고, 제 3 트랜지스터(303)의 게이트는 제 3 배선(313)(SE)에 전기적으로 접속된다.
포토다이오드(320)는 수광 소자이며, 화소 회로에 입사한 광에 따른 전류를 생성하는 동작을 수행한다. 제 1 트랜지스터(301)는 포토다이오드(320)에 의하여 생성된 전하의 배선(305)(FD)으로의 축적을 제어한다. 제 2 트랜지스터(302)는 배선(305)(FD)의 전위에 따른 신호를 출력하는 동작을 수행한다. 제 3 트랜지스터(303)는 판독 시의 화소 회로의 선택을 제어한다.
또한, 배선(305)(FD)은, 포토다이오드(320)에 입사한 광의 양에 따라 변화되는 전하를 유지하는, 소위 전하 축적부이다. 실질적으로 전하 축적부는, 배선(305)(FD)에 전기적으로 접속되는 제 1 트랜지스터(301)의 소스 영역 또는 드레인 영역 근방의 공핍층 용량, 배선(305)(FD)의 배선 용량, 배선(305)(FD)에 전기적으로 접속되는 제 2 트랜지스터(302)의 게이트 용량 등이다.
제 1 배선(311)(RS)은 배선(305)(FD)을 리셋하기 위한 신호선이다. 또한, 회로(211)에서 제 1 배선(311)(RS)은 배선(305)(FD)으로의 전하 축적을 수행하기 위한 신호선도 겸한다. 제 2 배선(312)(TX)은 제 1 트랜지스터(301)를 제어하기 위한 신호선이다. 제 3 배선(313)(SE)은 제 3 트랜지스터(303)를 제어하기 위한 신호선이다. 제 4 배선(314)(GND)은 기준 전위(예를 들어 GND)를 설정하는 신호선이다. 제 5 배선(315)(OUT)은 회로(211)에서 얻어진 정보를 판독하기 위한 신호선이다.
또한, 화소 회로(210)는 도 5의 (B)에 도시된 구성이어도 좋다. 도 5의 (B)에 도시된 회로(212)는 도 5의 (A)에 도시된 회로(211)와 같은 구성 요소를 갖지만, 포토다이오드(320)의 애노드가 제 1 트랜지스터(301)의 소스 및 드레인 중 하나에 전기적으로 접속되고, 포토다이오드(320)의 캐소드가 제 1 배선(311)(RS)에 전기적으로 접속되는 점이 도 5의 (A)에 도시된 회로(211)와 다르다.
다음에, 도 5의 (A) 및 (B)에 도시된 각 소자의 구성에 대하여 설명한다.
포토다이오드(320)에는, 실리콘 반도체 등으로 pn형이나 pin형의 접합이 형성된 것을 사용할 수 있다. 신틸레이터가 가시광을 사출하는 경우에는, i형 반도체층을 비정질 실리콘으로 형성한 pin형 포토다이오드를 사용하는 것이 바람직하다. 비정질 실리콘은 가시광의 파장 영역에서 감도가 높고, 미약한 가시광을 검지하기 쉽다.
또한, i형 반도체란, 페르미 준위가 밴드 갭 중앙에 위치하는, 소위 진성 반도체 외, 반도체에 포함되는 p형을 부여하는 불순물 또는 n형을 부여하는 불순물이 각각 1×1020atoms/㎤ 이하의 농도이며, 암 전도도(dark conductivity)에 대한 광 전도도가 높은 반도체를 가리킨다.
제 1 트랜지스터(301), 제 2 트랜지스터(302), 및 제 3 트랜지스터(303)는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등의 실리콘 반도체를 사용하여 형성할 수도 있지만, 산화물 반도체를 사용한 트랜지스터로 형성하는 것이 바람직하다. 산화물 반도체로 채널 형성 영역이 형성된 트랜지스터는 오프 전류가 매우 낮다는 특성을 나타낸다.
특히, 배선(305)(FD)에 접속되는 제 1 트랜지스터(301)의 누설 전류가 크면, 배선(305)(FD)에 축적된 전하가 유지될 수 있는 시간이 충분하지 않게 된다. 따라서, 상기 트랜지스터에 산화물 반도체를 사용함으로써, 포토다이오드를 통하여 불필요한 전하 유출이 일어나는 것을 방지할 수 있다.
또한, 제 2 트랜지스터(302), 제 3 트랜지스터(303)의 누설 전류가 큰 경우도, 제 4 배선(314) 또는 제 5 배선(315)에, 불필요한 전하 출력이 일어나기 때문에, 이들 트랜지스터로서 산화물 반도체로 채널 형성 영역이 형성된 트랜지스터를 사용하는 것이 바람직하다.
또한, 제 2 트랜지스터(302)를 산화물 반도체를 사용하여 오프 전류가 매우 낮은 트랜지스터로 함으로써, 촬상의 다이내믹 레인지(dynamic range)를 확대할 수 있다. 도 5의 (A)에 도시된 화소 회로의 구성에서는, 포토다이오드(320)에 입사하는 광의 강도가 클 때 제 2 트랜지스터(302)의 게이트 전위가 작아진다. 또한, 도 5의 (B)에 도시된 화소 회로의 구성에서는, 포토다이오드(320)에 입사하는 광의 강도가 작을 때 제 2 트랜지스터(302)의 게이트 전위가 작아진다. 산화물 반도체가 사용된 트랜지스터는 오프 전류가 매우 낮기 때문에, 게이트 전위가 매우 작은 경우에도 상기 게이트 전위에 따른 전류를 정확하게 출력할 수 있다. 이로써, 검출할 수 있는 조도(照度) 레인지, 즉 다이내믹 레인지를 넓힐 수 있다.
또한, 도 5의 (B)에 도시된 화소 회로의 구성에서는, 제 2 트랜지스터(302)의 게이트 전위가 비교적 작을 때, 즉 신틸레이터로부터 포토다이오드에 조사되는 광의 강도가 작은 경우에도 충분한 다이내믹 레인지를 얻을 수 있다. 즉, 신틸레이터가 사출하는 광의 강도가 작아도 되기 때문에, 피사체에 조사되는 X선 강도를 작게 할 수 있다.
다음에, 도 5의 (A)에 도시된 회로(211)의 동작예에 대하여 도 6의 (A)에 도시된 타이밍 차트를 사용하여 설명한다.
도 6의 (A)에서는, 설명을 간략화하기 위하여 각 배선에는 2개의 레벨 사이에서 변화되는 신호가 공급된다. 다만, 상기 신호는 아날로그 신호이기 때문에, 실제적으로는 2개의 레벨에 한정되지 않고 상황에 따라 다양한 레벨을 가질 수 있다. 또한, 도면에 있어서, 신호(401)는 제 1 배선(311)(RS)의 전위에 상당하고, 신호(402)는 제 2 배선(312)(TX)의 전위에 상당하고, 신호(403)는 제 3 배선(313)(SE)의 전위에 상당하고, 신호(404)는 배선(305)(FD)의 전위에 상당하고, 신호(405)는 제 5 배선(315)(OUT)의 전위에 상당한다.
시각 A에 제 1 배선(311)의 전위(신호(401))를 "High"로 하고 제 2 배선(312)의 전위(신호(402))를 "High"로 하면, 포토다이오드(320)에 순방향 바이어스가 인가되어 배선(305)의 전위(신호(404))는 "High"가 된다. 즉, 전하 축적부의 전위는 제 1 배선(311)의 전위로 초기화되어 리셋 상태가 된다. 상술한 바와 같이 하여 리셋 동작을 시작한다. 또한, 제 5 배선(315)의 전위(신호(405))는 "High"로 프리차지해 둔다.
시각 B에 제 1 배선(311)의 전위(신호(401))를 "Low"로 하고 제 2 배선(312)의 전위(신호(402))를 "High"로 하면 리셋 동작이 종료되고, 축적 동작이 시작된다. 여기서, 포토다이오드(320)에는 역방향 바이어스가 인가되기 때문에, 역방향 전류에 의하여 배선(305)의 전위(신호(404))가 저하되기 시작한다. 포토다이오드(320)는 광이 조사되면 역방향 전류가 증대되므로, 조사되는 광의 양에 따라 배선(305)의 전위(신호(404))의 저하 속도가 변화된다. 즉, 포토다이오드(320)에 조사되는 광의 양에 따라 제 2 트랜지스터(302)의 소스와 드레인 사이의 채널 저항이 변화된다.
또한, 여기서 포토다이오드(320)에 조사되는 광이란 신틸레이터에 의하여 X선 등의 방사선으로부터 변환된 광을 가리킨다.
시각 C에 제 2 배선(312)의 전위(신호(402))를 "Low"로 하면 축적 동작이 종료되고 배선(305)의 전위(신호(404))는 일정하게 된다. 여기서, 축적 동작 동안에 포토다이오드(320)가 생성한 전하량에 따라 상기 전위가 결정된다. 즉, 포토다이오드(320)에 조사된 광의 양에 따라 변화된다. 또한, 제 1 트랜지스터(301)는 산화물 반도체층으로 채널 형성 영역이 형성되어 오프 전류가 매우 낮은 트랜지스터로 구성되기 때문에, 나중에 수행되는 선택 동작(판독 동작)까지 배선(305)의 전위가 일정하게 유지될 수 있다.
또한, 제 2 배선(312)의 전위(신호(402))를 "Low"로 할 때, 제 2 배선(312)과 배선(305) 사이의 기생 용량으로 인하여 배선(305)의 전위가 변화될 수 있다. 상기 전위의 변화량이 큰 경우는 축적 동작 동안에 포토다이오드(320)가 생성한 전하량을 정확하게 취득할 수 없다. 상기 전위의 변화량을 저감하기 위해서는, 제 1 트랜지스터(301)의 게이트-소스(또는 게이트-드레인) 사이의 용량을 저감시키거나, 제 2 트랜지스터(302)의 게이트 용량을 증대시키거나, 배선(305)에 유지 용량을 제공하는 등의 대책이 유효적이다. 또한, 본 실시형태에서는 이들 대책에 의하여 상기 전위의 변화를 고려하지 않아도 되는 것으로 한다.
시각 D에 제 3 배선(313)의 전위(신호(403))를 "High"로 하면, 제 3 트랜지스터(303)가 도통 상태가 되어 선택 동작이 시작되고, 제 4 배선(314)과 제 5 배선(315)은 제 2 트랜지스터(302)와 제 3 트랜지스터(303)를 통하여 도통된다. 그리고, 제 5 배선(315)의 전위(신호(405))는 저하된다. 또한, 제 5 배선(315)의 프리차지는 시각 D 이전에 종료되면 좋다. 여기서, 제 5 배선(315)의 전위(신호(405))가 저하되는 속도는 제 2 트랜지스터(302)의 소스 및 드레인 사이의 전류에 의존한다. 즉, 축적 동작 동안에 포토다이오드(320)에 조사된 광의 양에 따라 변화된다.
시각 E에 제 3 배선(313)의 전위(신호(403))를 "Low"로 하면, 제 3 트랜지스터(303)가 차단되어 선택 동작이 종료되고, 제 5 배선(315)의 전위(신호(405))는 일정하게 된다. 여기서, 일정하게 되는 값은 포토다이오드(320)에 조사된 광의 양에 따라 변화된다. 따라서, 제 5 배선(315)의 전위를 취득함으로써, 축적 동작 동안에 포토다이오드(320)에 조사된 광의 양을 알 수 있다.
더 구체적으로는, 포토다이오드(320)에 조사되는 광이 강하면 배선(305)의 전위는 낮게 되고 제 2 트랜지스터(302)의 게이트 전압도 낮게 되기 때문에, 제 5 배선(315)의 전위(신호(405))는 서서히 저하된다. 따라서, 제 5 배선(315)으로부터 비교적 높은 전위를 판독할 수 있다.
한편, 포토다이오드(320)에 조사되는 광이 약하면 배선(305)의 전위는 높게 되고 제 2 트랜지스터(302)의 게이트 전압도 높게 되기 때문에, 제 5 배선(315)의 전위(신호(405))는 빠르게 저하된다. 따라서, 제 5 배선(315)으로부터 비교적 낮은 전위를 판독할 수 있다.
다음에, 도 5의 (B)에 도시된 회로(212)의 동작예에 대하여 도 6의 (B)에 도시된 타이밍 차트를 사용하여 설명한다.
시각 A에 제 1 배선(311)의 전위(신호(401))를 "Low"로 하고 제 2 배선(312)의 전위(신호(402))를 "High"로 하면, 포토다이오드(320)에 순방향 바이어스가 인가되어 배선(305)의 전위(신호(404))는 "Low"가 된다. 즉, 전하 축적부의 전위는 리셋 상태가 된다. 상술한 바와 같이 하여 리셋 동작을 시작한다. 또한, 제 5 배선(315)의 전위(신호(405))는 "High"로 프리차지해 둔다.
시각 B에 제 1 배선(311)의 전위(신호(401))를 "High"로 하고 제 2 배선(312)의 전위(신호(402))를 "High"로 하면 리셋 동작이 종료되고, 축적 동작이 시작된다. 여기서, 포토다이오드(320)에는 역방향 바이어스가 인가되기 때문에, 역방향 전류에 의하여 배선(305)의 전위(신호(404))가 증가되기 시작한다. 포토다이오드(320)는 광이 조사되면 역방향 전류가 증대되므로, 조사되는 광의 양에 따라 배선(305)의 전위(신호(404))의 증가 속도가 변화된다. 즉, 포토다이오드(320)에 조사되는 광의 양에 따라 제 2 트랜지스터(302)의 소스와 드레인 사이의 채널 저항이 변화된다.
시각 C 이후의 동작에 대해서는 도 6의 (A)의 타이밍 차트에 대한 설명을 참조할 수 있다. 시각 E에 제 5 배선(315)의 전위를 취득함으로써, 축적 동작 동안에 포토다이오드(320)에 조사된 광의 양을 알 수 있다.
또한, 화소 회로(210)는 도 7의 (A) 및 (B)에 도시된 구성이어도 좋다.
도 7의 (A)에 도시된 회로(213)는, 도 5의 (A)에 도시된 회로(211)의 구성에 제 4 트랜지스터(304)가 추가된 구성이고, 상기 트랜지스터의 게이트는 제 1 배선(311)에 전기적으로 접속되고, 소스 및 드레인 중 하나는 배선(305)(FD)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나는 제 7 배선(317)에 전기적으로 접속되고, 포토다이오드(320)의 애노드는 제 6 배선(316)에 전기적으로 접속된다. 여기서, 제 6 배선(316)은 포토다이오드(320)에 역 바이어스를 항상 인가하기 위한 신호선(저전위선)이다. 또한, 제 7 배선(317)은 배선(305)을 고전위로 리셋하기 위한 신호선(고전위선)이다.
제 4 트랜지스터(304)는 배선(305)(FD)을 리셋하기 위한 리셋 트랜지스터로서 기능한다. 따라서, 도 5의 (A)에 도시된 회로(211)와 달리, 포토다이오드(320)를 통한 리셋 동작은 수행되지 않고, 상기 포토다이오드에는 역 바이어스가 항상 인가된다. 배선(305)(FD)은, 제 1 배선(311)(RS)의 전위를 "High"로 제어함으로써 리셋할 수 있고, 회로(213)는 도 5의 (A)에 도시된 회로(211)와 마찬가지로 도 6의 (A)에 도시된 타이밍 차트로 동작시킬 수 있다.
또한, 도 7의 (B)에 도시된 회로(214)는, 도 5의 (B)에 도시된 회로(212)의 구성에 제 4 트랜지스터(304)가 추가된 구성이고, 상기 트랜지스터의 게이트는 제 1 배선(311)에 전기적으로 접속되고, 소스 및 드레인 중 하나는 배선(305)(FD)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나는 제 7 배선(317)에 전기적으로 접속되고, 포토다이오드(320)의 캐소드는 제 6 배선(316)에 전기적으로 접속된다. 여기서, 제 6 배선(316)은 포토다이오드(320)에 역 바이어스를 항상 인가하기 위한 신호선(고전위선)이다. 또한, 제 7 배선(317)은 배선(305)을 저전위로 리셋하기 위한 신호선(저전위선)이다.
제 4 트랜지스터(304)는 배선(305)(FD)을 리셋하기 위한 리셋 트랜지스터로서 기능한다. 따라서, 도 5의 (B)에 도시된 회로(212)와 달리, 포토다이오드(320)를 통한 리셋 동작은 수행되지 않고, 상기 포토다이오드에는 역 바이어스가 항상 인가된다. 배선(305)(FD)은, 제 1 배선(311)(RS)의 전위를 "High"로 제어함으로써 리셋할 수 있고, 회로(214)는 도 6의 (C)에 도시된 타이밍 차트로 동작시킬 수 있다.
또한, 제 4 트랜지스터(304)는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등의 실리콘 반도체를 사용하여 형성할 수도 있지만, 누설 전류가 크면 전하 축적부에서 전하가 유지될 수 있는 시간이 충분하지 않게 된다. 따라서, 제 1 트랜지스터(301)와 마찬가지로, 오프 전류가 매우 낮은 특성을 갖는 산화물 반도체로 형성한 트랜지스터를 사용하는 것이 바람직하다.
또한, 화소 회로(210)는 도 8에 도시된 구성이어도 좋다. 도 8에 도시된 회로(215)는, 도 5의 (A) 또는 (B)에 도시된 구성에서 수광 소자를 포토다이오드로부터 가변 저항 소자(330)로 바꾼 구성이다. 상기 가변 저항 소자에는 한 쌍의 전극과, 상기 한 쌍의 전극 사이에 제공된 i형 도전형의 반도체층을 사용할 수 있다.
예를 들어, 상기 반도체층으로서 i형 비정질 실리콘층을 사용하면, 가시광이 조사됨으로써 저항이 변화되기 때문에, 포토다이오드를 사용한 경우와 마찬가지로 배선(305)의 전위를 변화시킬 수 있고, 축적 동작 동안에 가변 저항 소자(330)에 조사된 광의 양을 알 수 있다. 또한, 밴드 갭이 3eV 이상의 산화물 반도체층을 i형 도전형의 반도체층으로서 사용하여도 좋다. 상기 산화물 반도체층은 자외광이 조사됨으로써 저항이 변화되기 때문에, 배선(305)의 전위를 변화시킬 수 있고, 축적 동작 동안에 가변 저항 소자(330)에 조사된 광의 양을 알 수 있다. 또한, 신틸레이터(280)의 종류를 변경하면 가변 저항 소자(330)에 조사되는 광의 파장을 선택할 수 있다.
도 8에 도시된 회로(215)는, 제 6 배선(316)의 전위를 "Low"로 하고 제 7 배선(317)의 전위를 "High"로 함으로써, 도 6의 (A)의 타이밍 차트에 따라 동작시킬 수 있다. 또한, 제 6 배선(316)의 전위를 "High"로 하고 제 7 배선(317)의 전위를 "Low"로 함으로써, 도 6의 (C)의 타이밍 차트에 따라 동작시킬 수 있다.
또한, 화소 회로(210)에 사용되는 트랜지스터는, 도 9의 (A) 또는 (B)에 도시된 바와 같이, 제 1 트랜지스터(301), 제 2 트랜지스터(302), 및 제 3 트랜지스터(303)에 백 게이트를 제공한 구성이어도 좋다. 도 9의 (A)는 백 게이트에 정전위를 인가하는 구성을 도시한 것이며 문턱 전압을 제어할 수 있다. 또한, 도 9의 (B)는 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성을 도시한 것이며 온 전류를 증가시킬 수 있다. 또한, 도 9의 (A)는, 백 게이트가 제 4 배선(314)(GND)에 전기적으로 접속되는 구성을 예로 도시하였지만, 정전위가 공급되는 다른 배선에 전기적으로 접속되어도 좋다. 또한, 도 9의 (A) 및 (B)는 회로(211)에서 트랜지스터에 백 게이트를 제공한 예를 도시하였지만, 같은 구성을 회로(212), 회로(213), 회로(214)에도 적용할 수도 있다. 또한, 하나의 화소 회로에 포함되는 트랜지스터에서, 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성, 백 게이트에 정전위가 인가되는 구성, 또는 백 게이트가 제공되지 않는 구성을 필요에 따라 임의적으로 조합한 회로 구성으로 하여도 좋다.
또한, 상술한 회로의 예에서, 제 5 배선(315)(OUT)에는 도 10의 (A) 내지 (C)에 도시된 바와 같은 적분 회로가 접속되어도 좋다. 상기 회로에 의하여 판독 신호의 S/N비를 높일 수 있어 더 미약한 광을 검출할 수 있다. 즉, 촬상 장치의 감도를 높일 수 있다.
도 10의 (A)는 연산 증폭 회로(OP 앰프라고도 함)를 사용한 적분 회로이다. 연산 증폭 회로의 반전 입력 단자는 저항 소자 R을 통하여 제 5 배선(315)(OUT)에 접속된다. 연산 증폭 회로의 비반전 입력 단자는 접지 전위에 접속된다. 연산 증폭 회로의 출력 단자는 용량 소자 C를 통하여 연산 증폭 회로의 반전 입력 단자에 접속된다.
여기서 연산 증폭 회로는 이상적이라고 가정한다. 즉, 입력 임피던스가 무한대(입력 단자에 전류가 흘러 들어가지 않음)라고 가정한다. 또한, 정상(定常) 상태에서 비반전 입력 단자의 전위와 반전 입력 단자의 전위는 같기 때문에 반전 입력 단자의 전위를 접지 전위라고 생각할 수 있다.
제 5 배선(315)의 전위를 Vi, 연산 증폭 회로의 출력 단자의 전위를 Vo, 저항 소자 R을 흐르는 전류를 i1, 용량 소자 C를 흐르는 전류를 i2로 하면 수학식(1), 수학식(2), 수학식(3)의 관계가 이루어진다.
Figure pat00001
Figure pat00002
Figure pat00003
여기서, 시각 t=0에서 용량 소자 C의 전하를 방전한다고 하면 시각 t=t에서의 연산 증폭 회로의 출력 단자의 전위 Vo는 수학식(4)로 나타내어진다.
Figure pat00004
즉, 시간 t(적분 시간)를 길게 설정함으로써, 판독 전위(Vi)를 높여 출력 신호 Vo로서 출력할 수 있다. 또한, 열 노이즈 등을 평균화하는 것에도 상당하고 출력 신호 Vo의 S/N비를 향상시킬 수 있다.
또한, 실제의 연산 증폭 회로에서는 입력 단자에 신호가 입력되지 않을 때도 바이어스 전류가 흐르기 때문에 출력 단자에 출력 전압이 생겨, 용량 소자 C에 전하가 축적된다. 그러므로, 용량 소자 C에 병렬로 저항 소자를 접속시켜 방전시키는 구성으로 하는 것이 유효적이다.
도 10의 (B)는 도 10의 (A)와는 다른 구성의 연산 증폭 회로를 사용한 적분 회로이다. 연산 증폭 회로의 반전 입력 단자는 저항 소자 R과 용량 소자 C1을 통하여 제 5 배선(315)(OUT)에 접속된다. 연산 증폭 회로의 비반전 입력 단자는 접지 전위에 접속된다. 연산 증폭 회로의 출력 단자는 용량 소자 C2를 통하여 연산 증폭 회로의 반전 입력 단자에 접속된다.
여기서, 연산 증폭 회로는 이상적이라고 가정한다. 즉, 입력 임피던스가 무한대(입력 단자에 전류가 흘러 들어가지 않음)라고 가정한다. 또한, 정상 상태에서 비반전 입력 단자의 전위와 반전 입력 단자의 전위는 같기 때문에 반전 입력 단자의 전위를 접지 전위라고 생각할 수 있다.
제 5 배선(315)의 전위를 Vi, 연산 증폭 회로의 출력 단자의 전위를 Vo, 저항 소자 R 및 용량 소자 C1을 흐르는 전류를 i1, 용량 소자 C2를 흐르는 전류를 i2로 하면 수학식(5), 수학식(6), 수학식(7)의 관계가 이루어진다.
Figure pat00005
Figure pat00006
Figure pat00007
여기서, 시각 t=0에서 용량 소자 C2의 전하를 방전한다고 하면 시각 t=t에서의 연산 증폭 회로의 출력 단자의 전위 Vo에 대하여 고주파 성분은 수학식(8)일 때, 수학식(9)로 나타내어지고, 저주파 성분은 수학식(10)일 때, 수학식(11)로 나타내어진다.
Figure pat00008
Figure pat00009
Figure pat00010
Figure pat00011
즉, 용량 소자 C1 및 용량 소자 C2의 용량비를 적당하게 설정함으로써, 판독 전위(Vi)를 높여 출력 신호 Vo로서 출력할 수 있다. 또한, 입력 신호의 고주파 노이즈 성분은 시간 적분에 의하여 평균화할 수 있고, 출력 신호 Vo의 S/N비를 향상시킬 수 있다.
또한, 실제의 연산 증폭 회로에서는 입력 단자에 신호가 입력되지 않을 때도 바이어스 전류가 흐르기 때문에 출력 단자에 출력 전압이 생겨, 용량 소자 C2에 전하가 축적된다. 그러므로, 용량 소자 C2에 병렬로 저항 소자를 접속시켜 방전시키는 구성으로 하는 것이 유효적이다.
도 10의 (C)는 도 10의 (A) 및 (B)와는 다른 구성의 연산 증폭 회로를 사용한 적분 회로이다. 연산 증폭 회로의 비반전 입력 단자는 저항 소자 R을 통하여 제 5 배선(315)(OUT)에 접속되고, 용량 소자 C를 통하여 접지 전위에 접속된다. 연산 증폭 회로의 출력 단자는 연산 증폭 회로의 반전 입력 단자에 접속된다. 또한, 저항 소자 R과 용량 소자 C는 CR 적분 회로를 구성한다. 또한, 연산 증폭 회로는 단위 이득 버퍼(unity gain buffer)를 구성한다.
제 5 배선(315)의 전위를 Vi로 하고 연산 증폭 회로의 출력 단자의 전위를 Vo로 하면, Vo는 수학식(12)로 나타낼 수 있다. 또한, Vo는 Vi의 값으로 포화되지만, CR 적분 회로에 의하여, 입력 신호 Vi에 포함되는 노이즈 성분을 평균화할 수 있고, 출력 신호 Vo의 S/N비를 향상시킬 수 있다.
Figure pat00012
본 실시형태는 다른 실시형태에 기재되는 구성 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에서 설명한 화소 회로의 구동 방법의 일례에 대하여 설명한다.
실시형태 2에서 설명한 바와 같이, 화소 회로의 동작은 리셋 동작, 축적 동작, 및 선택 동작의 반복이다. X선 등의 방사선을 사용한 촬상 장치에서는, 생체에 대한 영향을 고려하고, 방사선의 조사 시간을 최대한 짧게 하는 것이 바람직하다. 방사선의 조사 시간을 단축하여 단시간에 촬상하기 위해서는, 모든 화소 회로의 리셋 동작, 축적 동작, 선택 동작을 신속하게 실시할 필요가 있다.
그러므로, 촬상 방법으로서는, 도 11의 (A)의 타이밍 차트에 나타낸 바와 같은 글로벌 셔터 방식의 구동 방법을 사용하는 것이 바람직하다. 또한, 도 11의 (A)는, 매트릭스상으로 복수의 화소 회로를 갖고, 상기 화소 회로에 도 5의 (A)에 도시된 회로(211)를 갖는 촬상 장치를 예로 도시한 것이고, 첫 번째 행으로부터 마지막 행의 회로(211) 중 첫 번째 행으로부터 세 번째 행까지의 동작을 설명한다. 또한, 이하에서 설명하는 동작은, 도 7의 (A)에 도시된 회로(213), 도 8에 도시된 회로(215), 및 도 9의 (A) 및 (B)에 도시된 회로에도 적용할 수 있다.
도 11의 (A)에서, 신호(501), 신호(502), 신호(503)는 첫 번째 행, 두 번째 행, 세 번째 행의 각 화소 회로에 접속된 제 1 배선(311)(RS)에 입력되는 신호이다. 또한, 신호(504), 신호(505), 신호(506)는 첫 번째 행, 두 번째 행, 세 번째 행의 각 화소 회로에 접속된 제 2 배선(312)(TX)에 입력되는 신호이다. 또한, 신호(507), 신호(508), 신호(509)는 첫 번째 행, 두 번째 행, 세 번째 행의 각 화소 회로에 접속된 제 3 배선(313)(SE)에 입력되는 신호이다.
또한, 기간(510)은 한 번의 촬상에 필요한 기간이다. 또한, 기간(511)은 각 행의 화소 회로가 리셋 동작을 동시에 수행하는 기간이고, 기간(520)은 각 행의 화소 회로가 축적 동작을 동시에 수행하는 기간이다. 또한, 선택 동작은 각 행의 화소 회로에서 순차적으로 수행된다. 일례로서, 기간(531)은 첫 번째 행의 화소 회로가 선택 동작을 수행하는 기간이다. 글로벌 셔터 방식에서는, 이와 같이 모든 화소 회로에서 대략 동시에 리셋 동작이 수행된 후, 모든 화소 회로에서 대략 동시에 축적 동작이 수행되고, 행마다 순차적으로 판독 동작이 수행된다.
즉, 글로벌 셔터 방식에서는, 모든 화소 회로에서 축적 동작이 대략 동시에 수행되기 때문에, 각 행의 화소 회로에서의 촬상의 동시성이 확보된다. 따라서, 방사선 조사와 축적 동작을 동기시킴으로써, 피사체에 방사선을 조사하는 시간을 짧게 할 수 있다. 즉, 기간(520)에만 방사선 조사를 수행하면 좋다.
한편, 도 11의 (B)는 롤링 셔터 방식을 사용한 경우의 타이밍 차트이다. 또한, 기간(610)은 한 번의 촬상에 필요한 기간이다. 기간(611), 기간(612), 기간(613) 각각은 첫 번째 행, 두 번째 행, 세 번째 행의 리셋 기간이고, 기간(621), 기간(622), 기간(623) 각각은 첫 번째 행, 두 번째 행, 세 번째 행의 축적 동작 기간이다. 또한, 기간(631)은 첫 번째 행의 화소 회로가 선택 동작을 수행하는 기간이다. 롤링 셔터 방식에서는, 이와 같이 축적 동작이 모든 화소 회로에서는 동시에 수행되지 않고, 행마다 순차적으로 수행되기 때문에, 각 행의 화소 회로에서의 촬상의 동시성이 확보되지 않는다. 따라서, 방사선 조사와 축적 동작을 동기시키더라도 방사선 조사 기간(620)이 글로벌 셔터 방식의 경우보다 길다. 다만, 고속 동작시키는 등에 의하여, 롤링 셔터 방식에서도 방사선 조사 시간을 짧게 할 수 있으므로, 본 발명의 일 형태에 따른 촬상 장치의 구동 방식으로서 롤링 셔터 방식을 사용하여도 좋다.
글로벌 셔터 방식을 실현하기 위해서는, 축적 동작이 종료된 후에도, 판독할 때까지 각 화소 회로에서의 배선(305)(FD)의 전위를 장시간 유지할 필요가 있다. 배선(305)(FD)의 전위는, 상술한 바와 같이 오프 전류가 매우 낮으며 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터를 제 1 트랜지스터(301)로서 사용함으로써 장시간 유지할 수 있다. 한편, 채널 형성 영역이 실리콘 반도체 등으로 형성된 트랜지스터를 제 1 트랜지스터(301)로서 사용한 경우에는, 오프 전류가 높아 배선(305)(FD)의 전위를 장시간 유지할 수 없어, 글로벌 셔터 방식을 사용하기가 어려워진다.
상술한 바와 같이, 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터를 화소 회로에 사용함으로써 글로벌 셔터 방식을 용이하게 실현할 수 있고, 피사체에 조사되는 방사선량이 적은 촬상 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재되는 구성 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 화소 회로의 레이아웃의 일례에 대하여 도 12를 사용하여 설명한다.
도 12의 (A)는 도 5의 (A)에 도시된 회로(211)의 상면도이고, 도 12의 (B)는 도 12의 (A)를 일점 쇄선 E1-E2에서 자른 단면도이다.
회로(211)는, 제 1 배선(311)(RS)으로서 기능하는 도전막(1211)과, 제 2 배선(312)(TX)으로서 기능하는 도전막(1212)과, 제 3 배선(313)(SE)으로서 기능하는 도전막(1213)과, 제 4 배선(314)(GND)으로서 기능하는 도전막(1214)과, 제 5 배선(315)(OUT)으로서 기능하는 도전막(1215)을 갖는다.
회로(211)가 갖는 포토다이오드(320)는 순차적으로 적층된 p형 반도체막(415), i형 반도체막(416), 및 n형 반도체막(417)을 갖는다. 도전막(1211)은 포토다이오드(320)의 애노드로서 기능하는 p형 반도체막(415)에 전기적으로 접속된다.
회로(211)가 갖는 도전막(1218)은 제 1 트랜지스터(301)의 게이트 전극으로서 기능하며 도전막(1212)에 전기적으로 접속된다. 회로(211)가 갖는 도전막(1219)은 제 1 트랜지스터(301)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 회로(211)가 갖는 도전막(1220)은 제 1 트랜지스터(301)의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다. 회로(211)가 갖는 도전막(1221)은 n형 반도체막(417)과 도전막(1219)에 전기적으로 접속된다. 회로(211)가 갖는 도전막(1222)은 제 2 트랜지스터(302)의 게이트 전극으로서 기능하며 도전막(1220)에 전기적으로 접속된다.
회로(211)가 갖는 도전막(1223)은 제 2 트랜지스터(302)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 회로(211)가 갖는 도전막(1224)은 제 2 트랜지스터(302)의 소스 전극 및 드레인 전극 중 다른 하나 및 제 3 트랜지스터(303)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 또한, 도전막(1214)은 제 3 트랜지스터(303)의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다. 도전막(1213)은 제 3 트랜지스터(303)의 게이트 전극으로서도 기능한다. 회로(211)가 갖는 도전막(1225)은 도전막(1223) 및 도전막(1214)에 전기적으로 접속된다.
또한, 도 12에서는, 회로(211)가 갖는 도전막(1226)은 제 1 배선(311)(RS)으로서 기능하는 도전막(1211)에 전기적으로 접속된다. 또한, 회로(211)가 갖는 도전막(1227)은 제 2 배선(312)(TX)으로서 기능하는 도전막(1212)에 전기적으로 접속된다.
도전막(1213), 도전막(1218), 도전막(1222), 도전막(1225), 도전막(1226), 도전막(1227)은, 절연 표면 위에 형성된 하나의 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다. 도전막(1213), 도전막(1218), 도전막(1222), 도전막(1225), 도전막(1226), 도전막(1227) 위에는 게이트 절연막(1228)이 형성된다. 또한, 도전막(1211), 도전막(1212), 도전막(1214), 도전막(1215), 도전막(1219), 도전막(1220), 도전막(1223), 도전막(1224)은, 게이트 절연막(1228) 위에 형성된 하나의 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다.
또한, 도전막(1211), 도전막(1212), 도전막(1214), 도전막(1215), 도전막(1219), 도전막(1220), 도전막(1223), 도전막(1224) 위에는 절연막(1281) 및 절연막(1282)이 형성된다. 절연막(1281) 및 절연막(1282) 위에 도전막(1221)이 형성된다.
제 1 트랜지스터(301)의 반도체층(1250)에는 산화물 반도체를 사용하는 것이 바람직하다. 포토다이오드(320)에 광이 조사되어 생성된 전하를 전하 축적부에서 장시간 유지하기 위해서는, 전하 축적부에 전기적으로 접속되는 제 1 트랜지스터(301)를 오프 전류가 매우 낮은 트랜지스터로 구성할 필요가 있다. 따라서, 반도체층(1250)에 산화물 반도체 재료를 사용함으로써 회로(211)의 성능을 높일 수 있다. 또한, 전하 축적부란 회로(211)의 배선(305)을 가리키며, 도 12에서는 도전막(1220)에 상당한다. 또한, 제 2 트랜지스터(302) 및 제 3 트랜지스터(303)도 제 1 트랜지스터(301)와 마찬가지의 구성이어도 좋다.
또한, 도 13의 (A) 및 (B)에 도시된 바와 같이, 회로(211)는 트랜지스터 등의 소자와 포토다이오드(320)가 중첩되는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써 화소 밀도를 높일 수 있어, 촬상 장치의 해상도를 향상시킬 수 있다. 또한, 포토다이오드(320)의 면적을 증대시킬 수 있어, 촬상 장치의 감도를 높일 수도 있다. 또한, 도 13의 (A)는 회로(211)의 상면도이고, 도 13의 (B)는 도 13의 (A)를 일점 쇄선 F1-F2에서 자른 단면도이다.
도 13의 (A) 및 (B)에 도시된 회로(211)에서, 제 1 트랜지스터(301)의 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전막(1219) 및 포토다이오드(320)의 캐소드로서 기능하는 n형 반도체막(417)은 도전막(1229)을 통하여 전기적으로 접속된다. 또한, 포토다이오드(320)의 애노드로서 기능하는 p형 반도체막(415) 및 제 1 배선(311)에 접속된 도전막(1226)은 도전막(1221)을 통하여 전기적으로 접속된다. 또한, 포토다이오드(320)를 보호하는 절연막(1283)이 형성된다. 이들 점과, 트랜지스터 등의 소자와 포토다이오드(320)가 중첩되는 점 이외는, 도 12의 (A) 및 (B)에 도시된 회로(211)와 마찬가지의 구성으로 할 수 있다.
또한, p형의 반도체막(415)과 도전막(1226)의 전기적인 접속으로서는 도전막(1221)을 통한 직접 접속의 예를 도시하였지만, 절연막(1281), 절연막(1282), 및 절연막(1283)에 형성한 개구부를 통하여 도전막(1226)에 전기적으로 접속되는 다른 도전막을 제공하고, 상기 도전막과 도전막(1221)이 전기적으로 접속되는 구성으로 하여도 좋다.
또한, 도 13에 도시된 트랜지스터 등의 소자와 포토다이오드 등의 수광 소자가 중첩되는 구성은, 도 5의 (B)에 도시된 회로(212), 도 7의 (A) 및 (B)에 도시된 회로(213) 및 회로(214), 도 8에 도시된 회로(215), 및 도 9의 (A) 및 (B)에 도시된 회로에도 적용할 수 있다.
본 실시형태는 다른 실시형태에 기재되는 구성 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4에서 설명한 회로에 사용할 수 있는, 오프 전류가 매우 낮은 트랜지스터 및, 상기 트랜지스터를 구성하는 재료에 대하여 설명한다.
트랜지스터의 구조는, 도 1 또는 도 4에 채널 에치형 보텀 게이트 구조를 일례로서 도시하였지만, 채널 보호형 보텀 게이트 구조, 비자기정렬(non-self-aligned)형 톱 게이트 구조, 또는 자기정렬형 톱 게이트 구조이어도 좋다.
오프 전류가 매우 낮은 트랜지스터를 형성하기 위해서는, 실리콘 반도체보다 밴드 갭이 넓고 진성 캐리어 밀도가 실리콘보다 낮은 산화물 반도체 등의 반도체 재료를 반도체층에 사용하는 것이 바람직하다.
상기 반도체 재료의 일례로서는, 산화물 반도체 외에, 탄화 실리콘(SiC), 질화 갈륨(GaN) 등의 화합물 반도체 등을 들 수 있지만, 산화물 반도체는 탄화 실리콘이나 질화 갈륨과 달리, 스퍼터링법이나 습식법에 의하여 제작할 수 있어 양산성이 뛰어나다는 이점이 있다. 또한, 산화물 반도체는 실온에서도 성막할 수 있기 때문에, 유리 기판 위에 대한 성막, 또는 실리콘을 사용한 집적 회로 위에 대한 성막이 가능하다. 또한, 기판의 대형화에도 대응할 수 있다. 따라서, 상술한 밴드 갭이 넓은 반도체 중에서도 특히 산화물 반도체는 양산성이 높다는 이점이 있다. 또한, 트랜지스터의 성능(예를 들어, 전계 효과 이동도)을 향상시키기 위하여 결정성 산화물 반도체를 얻고자 하는 경우에도 250℃ 내지 800℃의 가열 처리에 의하여 결정성 산화물 반도체를 용이하게 얻을 수 있다.
또한, 전자 공여체(도너)가 되는 불순물이 저감되고 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified OS)의 도전형은 i형이거나, 또는 i형에 매우 가깝다. 따라서, 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류가 현저히 낮다는 특성을 갖는다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
산화물 반도체층에 있어서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하고, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 내에 불순물 준위를 형성한다. 상기 불순물 준위는 트랩이 되어 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 산화물 반도체층 내나, 다른 층과의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
또한, 산화물 반도체층을 채널로 하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 내의 불순물 농도를 저감시켜, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 유효적이다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1017/㎤ 미만, 바람직하게는 1×1015/㎤ 미만, 더 바람직하게는 1×1013/㎤ 미만인 것을 가리킨다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS(Secondary Ion Mass Spectrometry) 분석에서 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖는 것으로 한다. 또한, 수소 농도는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하로 하는 부분을 갖는 것으로 한다. 또한, 질소 농도는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하로 하는 부분을 갖는 것으로 한다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층의 결정성을 저하시키는 경우가 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖는 것으로 한다. 또한, 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 탄소 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖는 것으로 한다.
구체적으로, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터의 오프 전류가 낮은 것은, 여러 가지 실험에 의하여 증명할 수 있다. 예를 들어, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 소자라도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우에, 트랜지스터의 채널 폭으로 규격화된 오프 전류는 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입하거나 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여 오프 전류를 측정하였다. 상기 측정에서는, 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수십 yA/㎛라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비하여 오프 전류가 현저히 낮다.
또한, 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감하기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중의 어느 1종 또는 복수 종류를 포함하여도 좋다.
예를 들어 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체는 실리콘을 포함하여도 좋다.
또한, 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물을 가리키고, In과 Ga와 Zn의 비율은 불문한다. 또한, In가 Ga와 Zn 이외의 금속 원소를 포함하여도 좋다. In－Ga－Zn계 산화물은, 무전계(無電界) 시의 저항이 충분히 높고, 오프 전류를 충분히 작게 할 수 있고 또한 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In－Ga－Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
그러나, 상술한 조성에 한정되지 않고, 필요로 하는 전기 특성(이동도, 문턱 전압 등)에 따라서 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 예를 들어 산화물 반도체막은, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 타깃을 사용한 스퍼터링법에 의하여 형성할 수 있다. In-Ga-Zn계 산화물 반도체막을 스퍼터링법에 의하여 형성하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 5:5:6, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 1:3:2, 1:3:4, 1:6:4 또는 3:1:4로 나타내어지는 In-Ga-Zn계 산화물의 타깃을 사용한다. 상술한 원자수비를 갖는 In-Ga-Zn계 산화물의 타깃을 사용하여 산화물 반도체막을 형성함으로써, 결정이 형성되기 쉬워진다. 또한, In, Ga, 및 Zn을 포함하는 타깃의 충전율은 90% 이상, 바람직하게는 95% 이상이다. 충전율이 높은 타깃을 사용함으로써, 형성되는 산화물 반도체막은 매우 높은 밀도를 갖게 된다.
또한, 산화물 반도체로서 In-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃의 조성은 원자수비로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들어, In-Zn계 산화물인 산화물 반도체막의 형성에 사용하는 타깃은 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다. Zn의 비율을 상기 범위 내로 함으로써, 이동도를 향상시킬 수 있다.
또한, 산화물 반도체막으로서 In-Sn-Zn계 산화물 반도체막을 스퍼터링법으로 형성하는 경우, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35로 나타내어지는 In-Sn-Zn-O 타깃을 사용할 수 있다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
또한, 본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 한 변이 100㎚ 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10㎚ 미만, 5㎚ 미만, 또는 3㎚ 미만인 입방체 내에 들어가는 크기인 경우도 포함된다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때 피크가 나타나는 경우도 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로, 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1㎚ 이상 100㎚ 이하, 또는 1㎚ 이상 10㎚ 이하의 크기인 경우가 많다. 특히, 1㎚ 이상 10㎚ 이하, 또는 1㎚ 이상 3㎚ 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어 TEM에 의한 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1㎚ 이상 10㎚ 이하의 영역, 특히 1㎚ 이상 3㎚ 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 프로브 직경이 큰(예를 들어 50㎚ 이상) 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)에 의하여 nc-OS막의 구조를 해석하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 결정부의 크기와 프로브 직경이 가깝거나 결정부보다 프로브 직경이 작은(예를 들어 1㎚ 이상 30㎚ 이하) 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)에 의하여 nc-OS막의 구조를 해석하면, 스폿이 관측된다. 또한, 나노 빔 전자선 회절에 의하여 nc-OS막의 구조를 해석하면, 휘도가 높은 원 형(환 형)의 영역이 관측되는 경우가 있다. 또한, 나노 빔 전자선 회절에 의하여 nc-OS막의 구조를 해석하면, 환 형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들간에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
CAAC-OS막은 예를 들어, 다결정 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)하여 a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 때 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달됨으로써 CAAC-OS막이 형성될 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)을 저감시키면 좋다. 또한, 성막 가스 내의 불순물을 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 후에 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 내의 산소 비율을 높여 전력을 최적화시킴으로써 성막 시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
스퍼터링용 타깃으로서는 예를 들어, In-Ga-Zn-O 화합물 타깃을 사용할 수 있다. In-Ga-Zn-O 화합물 타깃은 InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 몰수비로 혼합하고 가압 처리한 후에 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 수행함으로써 다결정체로 한다. 또한, X, Y, 및 Z는 임의의 양수이다. 또한, 상기 다결정체의 입경은 예를 들어, 1㎛ 이하 등 작으면 작을수록 바람직하다. 여기서, 분말의 종류 및 이들을 혼합하는 몰수비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, 산화물 반도체막은, 복수의 산화물 반도체막이 적층된 구조이어도 좋다. 예를 들어, 도 14의 (A)에 도시된 트랜지스터와 같이, 산화물 반도체층(140)을 제 1 산화물 반도체막(141a)과 제 2 산화물 반도체막(141b)의 적층으로 할 수 있다. 제 1 산화물 반도체막(141a)과 제 2 산화물 반도체막(141b)에 서로 다른 원자수비를 갖는 금속 산화물을 사용하여도 좋다. 예를 들어, 한쪽의 산화물 반도체막에 2종류의 금속을 포함하는 산화물, 3종류의 금속을 포함하는 산화물, 4종류의 금속을 포함하는 산화물 중 하나를 사용하고, 다른 쪽의 산화물 반도체막에 한쪽의 산화물 반도체막과 다른 2종류의 금속을 포함하는 산화물, 3종류의 금속을 포함하는 산화물, 4종류의 금속을 포함하는 산화물을 사용하여도 좋다.
또한, 제 1 산화물 반도체막(141a)과 제 2 산화물 반도체막(141b)의 구성 원소를 동일하게 하고, 양자의 원자수비를 다르게 하여도 좋다. 예를 들어, 한쪽의 산화물 반도체막의 원자수비를 In:Ga:Zn=1:1:1, 5:5:6, 또는 3:1:2로 하고, 다른 쪽의 산화물 반도체막의 원자수비를 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6으로 할 수 있다. 또한, 각 산화물 반도체막의 원자수비는 상술한 원자수비의 ±20%의 오차 변동을 포함한다.
이 때, 한쪽의 산화물 반도체막과 다른 쪽의 산화물 반도체막 중, 게이트 전극에 가까운 측(채널 측)의 산화물 반도체막의 In과 Ga의 원자수비를 In≥Ga로 하고, 게이트 전극에서 먼 측(백 채널 측)의 산화물 반도체막의 In과 Ga의 원자수비를 In<Ga로 함으로써 전계 효과 이동도가 높은 트랜지스터를 제작할 수 있다. 한편, 채널 측의 산화물 반도체막의 In과 Ga의 원자수비를 In<Ga로 하고, 백 채널 측의 산화물 반도체막의 In과 Ga의 원자수비를 In≥Ga로 함으로써, 시간에 따른 변화나 신뢰성 시험에 의한 트랜지스터의 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 트랜지스터의 반도체막을 제 1 산화물 반도체막 내지 제 3 산화물 반도체막으로 이루어지는 3층 구조로 하여도 좋다. 이 때, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막의 구성 원소를 동일하게 하고, 또한 각각의 원자수비를 다르게 하여도 좋다. 반도체막을 3층 구조로 하는 트랜지스터의 구성에 대하여 도 14의 (B)를 사용하여 설명한다.
도 14의 (B)에 도시된 트랜지스터는 제 1 산화물 반도체막(142a), 제 2 산화물 반도체막(142b), 및 제 3 산화물 반도체막(142c)이 게이트 절연막 측으로부터 순차적으로 적층된다. 제 1 산화물 반도체막(142a) 및 제 3 산화물 반도체막(142c)을 구성하는 재료는, InM1xZnyOz(x≥1, y>1, z>0, M1=Ga, Hf 등)로 표기할 수 있는 재료를 사용한다.
또한, 제 2 산화물 반도체막(142b)을 구성하는 재료는 InM2xZnyOz(x≥1, y≥x, z＞0, M2=Ga, Sn 등)로 표기할 수 있는 재료를 사용한다.
제 1 산화물 반도체막(142a)의 전도대 하단 및 제 3 산화물 반도체막(142c)의 전도대 하단에 비하여 제 2 산화물 반도체막(142b)의 전도대 하단이 진공 준위로부터 가장 깊게 되는 우물형 구조를 구성하도록 제 1, 제 2 및 제 3 산화물 반도체막의 재료를 적절히 선택한다.
예를 들어, 제 1 산화물 반도체막(142a) 및 제 3 산화물 반도체막(142c)을 원자수비가 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6인 산화물 반도체막으로 하고, 제 2 산화물 반도체막(142b)을 원자수비가 In:Ga:Zn=1:1:1, 5:5:6, 또는 3:1:2인 산화물 반도체막으로 할 수 있다.
제 1 산화물 반도체막(142a) 내지 제 3 산화물 반도체막(142c)의 구성 원소는 동일하기 때문에, 제 2 산화물 반도체막(142b)은 제 1 산화물 반도체막(142a)과의 계면에서의 결함 준위(트랩 준위)가 적다. 자세히 말하면, 이 결함 준위(트랩 준위)는 게이트 절연막과 제 1 산화물 반도체막(142a)의 계면에서의 결함 준위보다 적다. 이 때문에, 상술한 바와 같이 산화물 반도체막이 적층됨으로써, 시간에 따른 변화나 신뢰성 시험에 의한 트랜지스터의 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 제 1 산화물 반도체막(142a)의 전도대 하단 및 제 3 산화물 반도체막(142c)의 전도대 하단에 비하여 제 2 산화물 반도체막(142b)의 전도대 하단이 진공 준위에서 가장 깊게 되는 우물형 구조를 구성하도록, 제 1 산화물 반도체막(142a) 내지 제 3 산화물 반도체막(142c)의 재료를 적절히 선택함으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있음과 함께, 시간에 따른 변화나 신뢰성 시험에 의한 트랜지스터의 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 제 1 산화물 반도체막(142a) 내지 제 3 산화물 반도체막(142c)에, 결정성이 서로 다른 산화물 반도체를 적용하여도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 미결정(나노 결정) 산화물 반도체, 비정질 산화물 반도체, 및 CAAC-OS막을 적절히 조합한 구성으로 하여도 좋다.
또한, 적어도 채널 형성 영역이 될 수 있는 제 2 산화물 반도체막(142b)은 CAAC－OS막인 것이 바람직하다.
또한, 산소와 결합하기 쉬운 도전 재료(예를 들어, 소스 전극 또는 드레인 전극에 사용되는 금속)와 산화물 반도체막을 접촉시키면, 산화물 반도체막 중의 산소가 산소와 결합하기 쉬운 도전 재료 측으로 확산되는 현상이 일어난다. 상기 현상은 온도가 높을수록 현저히 일어난다. 트랜지스터의 제작 공정에는 여러 가지 가열 공정이 있기 때문에, 상기 현상에 의하여, 산화물 반도체층 중 소스 전극 또는 드레인 전극과 접촉한 근방의 영역에 산소 결손이 발생하여, 상기 영역은 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용할 수 있다.
본 실시형태에서 설명한 산화물 반도체로 채널 형성 영역이 형성된 트랜지스터를 사용함으로써, X선 등의 방사선 조사에 대하여 안정성이 높고, 전기 특성 저하를 억제할 수 있는 구성을 갖는 촬상 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재되는 구성 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는 본 발명에 따른 트랜지스터에서 게이트 절연막의 구성을 변화시켰을 때의 전기 특성에 대하여 설명한다.
본 실시예에서는 도 1에 도시된 구조의 트랜지스터를 사용하였다. 게이트 절연막(130)으로서는 질화 실리콘막으로 형성하는 제 1 절연막(131)의 두께를 200㎚로 하고, 산화 질화 실리콘막으로 형성하는 제 2 절연막(132)의 두께를 5㎚ 내지 50㎚ 범위에서 조건을 다르게 하여, 복수의 트랜지스터를 형성하였다.
다음에, 상기 트랜지스터의 제작 방법을 설명한다.
우선, 기판(100)으로서 유리 기판을 사용하고, 상기 유리 기판 위에 평행 평판형 플라즈마 CVD법을 사용하여 하지 절연막(110)이 되는 질화 실리콘막 및 산화 질화 실리콘막의 적층막을 형성하였다. 질화 실리콘막은 실레인:암모니아:수소=1:10:27(유량비), 성막 압력을 60Pa, 전력 밀도를 0.104W/㎠(RF 13.56MHz), 전극-기판간 거리를 28㎜, 기판 온도를 330℃로 한 조건으로 100㎚로 형성하였다. 또한, 산화 질화 실리콘막은 실레인:일산화 이질소=1:120(유량비), 성막 압력을 22Pa, 전력 밀도를 0.005W/㎠(RF 13.56MHz), 전극-기판간 거리를 28㎜, 기판 온도를 330℃로 한 조건으로 150㎚로 형성하였다.
다음에, 하지 절연막(110) 위에, 스퍼터링법을 사용하여 텅스텐막을 100㎚로 형성하고, 상기 텅스텐막을 선택적으로 에칭함으로써 게이트 전극층(120)을 형성하였다.
이어서, 하지 절연막(110) 및 게이트 전극층(120) 위에, 평행 평판형 플라즈마 CVD법을 사용하여 제 1 절연막(131)으로서 질화 실리콘막을 형성하였다. 질화 실리콘막은 실레인:질소=1:10(유량비), 성막 압력을 200Pa, 전력 밀도를 0.334W/㎠(RF 27.12MHz), 전극-기판간 거리를 28㎜, 기판 온도를 350℃로 한 조건으로 200㎚로 형성하였다.
다음에, 제 1 절연막(131) 위에, 평행 평판형 플라즈마 CVD법을 사용하여 제 2 절연막(132)으로서 산화 질화 실리콘막을 형성하였다. 산화 질화 실리콘막은 실레인:일산화 이질소=1:167(유량비), 성막 압력을 40Pa, 전력 밀도를 0.017W/㎠(RF 27.12MHz), 전극-기판간 거리를 28㎜, 기판 온도를 350℃로 한 조건으로 형성하였다. 여기서, 산화 질화 실리콘막의 두께는 5㎚, 15㎚, 20㎚, 30㎚, 또는 50㎚로 하였다.
이어서, 제 2 절연막(132) 위에 스퍼터링법으로 In:Ga:Zn=1:1:1(원자수비)의 In-Ga-Zn 산화물막을 형성하였다.
In-Ga-Zn 산화물막은, In:Ga:Zn=1:1:1(원자수비)의 In-Ga-Zn 산화물을 타깃으로 하고, 스퍼터링 가스를 아르곤:산소=1:1(유량비), 성막 압력을 0.6Pa, 전력 밀도를 0.995W/㎠(AC), 전극-기판간 거리를 150㎜, 기판 온도를 170℃로 한 조건으로 35㎚로 형성하였다.
다음에, 상기 In-Ga-Zn 산화물막까지가 형성된 샘플을 질소 분위기에서 1시간 가열 처리하고, 산소와 질소의 혼합 분위기에서 450℃로 1시간 더 가열 처리하였다.
다음에, 상기 In-Ga-Zn 산화물막을 선택적으로 에칭하여 산화물 반도체층(140)을 형성하였다.
이어서, 산화물 반도체층(140) 위에, 스퍼터링법을 사용하여 50㎚의 텅스텐막, 400㎚의 알루미늄막, 100㎚의 티타늄막으로 이루어지는 적층막을 형성하고, 상기 적층막을 선택적으로 에칭하여 소스 전극층(150) 및 드레인 전극층(160)을 형성하였다.
다음에, 제 2 절연막(132), 산화물 반도체층(140), 소스 전극층(150), 및 드레인 전극층(160) 위에, 평행 평판형 플라즈마 CVD법을 사용하여 절연층(170)으로서 산화 질화 실리콘막을 형성하였다. 산화 질화 실리콘막은 실레인:일산화 이질소=1:133(유량비), 성막 압력을 40Pa, 전력 밀도를 0.025W/㎠(RF 27.12MHz), 전극-기판간 거리를 28㎜, 기판 온도를 220℃로 한 조건으로 50㎚로 형성하였다.
다음에, 절연층(170) 위에, 평행 평판형 플라즈마 CVD법을 사용하여 절연층(180)으로서 산화 질화 실리콘막을 형성하였다. 산화 질화 실리콘막은 실레인:일산화 이질소=1:25(유량비), 성막 압력을 200Pa, 전력 밀도를 0.25W/㎠(RF 27.12MHz), 전극-기판간 거리를 28㎜, 기판 온도를 220℃로 한 조건으로 400㎚로 형성하였다.
다음에, 상기 절연층(180)까지가 형성된 샘플을 산소와 질소의 혼합 분위기에서 350℃로 1시간 가열 처리하였다.
다음에, 절연층(180) 위에, 플라즈마 CVD법을 사용하여 질화 실리콘막을 형성하였다. 질화 실리콘막은 실레인:질소:암모니아=1:100:2(유량비), 성막 압력을 100Pa, 전력 밀도를 0.167W/㎠(RF 27.12MHz), 전극-기판간 거리를 28㎜, 기판 온도를 350℃로 한 조건으로 100㎚로 형성하였다.
이어서, 상기 질화 실리콘막 위에 평탄화막으로서 1.5㎛의 아크릴 수지를 형성하였다.
마지막에, 아크릴 수지까지가 형성된 샘플을 질소 분위기에서 250℃로 1시간 가열 처리하였다.
도 15의 (A) 내지 (C)는 상술한 바와 같이 하여 제작한 게이트 절연막(130)의 제 2 절연막(132)의 두께가 5㎚, 20㎚, 및 30㎚인 트랜지스터의 Id-Vg 특성을 각각 나타낸 것이다. 도면에서 실선은 초기 특성을 나타내고, 점선은 50Gy의 X선을 조사한 후의 특성을 나타낸다. 또한, 트랜지스터에서는 L/W=6㎛/50㎛이고, 드레인 전압(Vd)은 10V이다.
제 2 절연막(132)의 두께가 5㎚ 및 20㎚인 트랜지스터에서는 X선 조사 전후의 Id-Vg 특성에 큰 변화가 없지만, 제 2 절연막(132)의 두께가 30㎚인 트랜지스터에서는 드레인 전류의 상승이 마이너스 방향으로 크게 시프트된 것을 알 수 있다. 또한, 본 명세서에서, 드레인 전류가 상승할 때의 게이트 전압의 값을 시프트값으로 정의한다.
또한, 도 16의 (A)의 그래프는 제 2 절연막(132)의 두께를 나타내고, 세로축이 X선 조사 전후의 문턱 전압의 차분(△Vth)을 나타내고, 그 변화를 나타낸 것이다. 또한, 도 16의 (B)의 그래프는 X선 조사 전후의 시프트값(△Shift)의 차분의 변화를 나타낸 것이다. 도 16의 (A) 및 (B)를 보면 명확하게 알 수 있듯이, 산화 질화 실리콘막의 두께가 20㎚보다 커지면 트랜지스터의 열화도 커지는 것을 알 수 있다. 즉, 제 2 절연막(132)의 두께를 5㎚ 내지 20㎚로 함으로써, X선 내성을 향상시킬 수 있다는 것이 시사된다.
또한, 본 실시예는 본 명세서에 기재된 다른 실시형태와 적절히 조합할 수 있다.
100: 기판 110: 하지 절연막
120: 게이트 전극층 121: 도전막
130: 게이트 절연막 131: 제 1 절연막
132: 제 2 절연막 140: 산화물 반도체층
141a: 제 1 산화물 반도체막 141b: 제 2 산화물 반도체막
142a: 제 1 산화물 반도체막 142b: 제 2 산화물 반도체막
142c: 제 3 산화물 반도체막 150: 소스 전극층
160: 드레인 전극층 170: 절연층
180: 절연층 210: 화소 회로
211: 회로 212: 회로
213: 회로 214: 회로
215: 회로 220: 수광 소자
230: 회로부 240: 회로
250: 회로 280: 신틸레이터
301: 제 1 트랜지스터 302: 제 2 트랜지스터
303: 제 3 트랜지스터 304: 제 4 트랜지스터
305: 배선 311: 제 1 배선
312: 제 2 배선 313: 제 3 배선
314: 제 4 배선 315: 제 5 배선
316: 제 6 배선 317: 제 7 배선
320: 포토다이오드 330: 가변 저항 소자
401: 신호 402: 신호
403: 신호 404: 신호
405: 신호 415: 반도체막
416: 반도체막 417: 반도체막
501: 신호 502: 신호
503: 신호 504: 신호
505: 신호 506: 신호
507: 신호 508: 신호
509: 신호 510: 기간
511: 기간 520: 기간
531: 기간 610: 기간
611: 기간 612: 기간
620: 방사선 조사 기간 621: 기간
622: 기간 623: 기간
631: 기간 1211: 도전막
1212: 도전막 1213: 도전막
1214: 도전막 1215: 도전막
1218: 도전막 1219: 도전막
1220: 도전막 1221: 도전막
1222: 도전막 1223: 도전막
1224: 도전막 1225: 도전막
1226: 도전막 1227: 도전막
1228: 게이트 절연막 1229: 도전막
1250: 반도체층 1281: 절연막
1282: 절연막 1283: 절연막

Claims (17)

  1. 반도체 장치에 있어서,
    수광 소자, 및 상기 수광 소자에 접속되는 제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    절연 표면 위의 게이트 전극과;
    상기 게이트 전극 위의 제 1 절연막 및 상기 제 1 절연막 위의 제 2 절연막을 포함하는 게이트 절연막과;
    상기 제 2 절연막 위의 산화물 반도체층을 포함하고,
    상기 제 1 절연막은 질화 실리콘을 포함하고,
    상기 제 2 절연막은 산화 실리콘 또는 산화 질화 실리콘을 포함하고,
    상기 제 1 절연막의 두께는 100㎚ 내지 400㎚이고,
    상기 제 2 절연막의 두께는 5㎚ 내지 20㎚인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는 X선 또는 감마선을 사용하는 촬상 장치인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 수광 소자는 포토다이오드인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 수광 소자는 가변 저항 소자인, 반도체 장치.
  5. 제 1 항에 있어서,
    제 2 트랜지스터, 제 3 트랜지스터, 및 전하 축적부를 더 포함하고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 전하 축적부에 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 수광 소자의 제 1 단자에 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 전하 축적부에 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 3 트랜지스터의 제 1 단자에 접속되는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 전하 축적부에 접속되는 제 1 단자를 포함하는 제 4 트랜지스터를 더 포함하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    화소, 및 상기 화소와 중첩되는 신틸레이터를 포함하고,
    상기 화소는 광을 받는 수광 소자와, 상기 수광 소자에 접속되는 제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    절연 표면 위의 게이트 전극과;
    상기 게이트 전극 위의 제 1 절연막 및 상기 제 1 절연막 위의 제 2 절연막을 포함하는 게이트 절연막과;
    상기 제 2 절연막 위의 산화물 반도체층을 포함하고,
    상기 제 1 절연막은 질화 실리콘을 포함하고,
    상기 제 2 절연막은 산화 실리콘 또는 산화 질화 실리콘을 포함하고,
    상기 제 1 절연막의 두께는 100㎚ 내지 400㎚이고,
    상기 제 2 절연막의 두께는 5㎚ 내지 20㎚이고,
    상기 신틸레이터는 X선 또는 감마선을 상기 광으로 변환시키는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 수광 소자는 포토다이오드인, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 수광 소자는 가변 저항 소자인, 반도체 장치.
  10. 제 7 항에 있어서,
    제 2 트랜지스터, 제 3 트랜지스터, 및 전하 축적부를 더 포함하고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 전하 축적부에 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 수광 소자의 제 1 단자에 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 전하 축적부에 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 3 트랜지스터의 제 1 단자에 접속되는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 전하 축적부에 접속되는 제 1 단자를 포함하는 제 4 트랜지스터를 더 포함하는, 반도체 장치.
  12. 반도체 장치에 있어서,
    수광 소자, 및 상기 수광 소자에 접속되는 제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    절연 표면 위의 게이트 전극과;
    상기 게이트 전극 위의 제 1 절연막 및 상기 제 1 절연막 위의 제 2 절연막을 포함하는 게이트 절연막과;
    상기 제 2 절연막 위에 있고 상기 게이트 전극과 중첩되는 산화물 반도체층과;
    상기 산화물 반도체층의 일부와 접하는 소스 전극층 및 드레인 전극층과;
    상기 게이트 절연막, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 절연층을 포함하고,
    상기 제 1 절연막은 질화 실리콘을 포함하고,
    상기 제 2 절연막은 산화 실리콘 또는 산화 질화 실리콘을 포함하고,
    상기 제 1 절연막의 두께는 100㎚ 내지 400㎚이고,
    상기 제 2 절연막의 두께는 5㎚ 내지 20㎚인, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 반도체 장치는 X선 또는 감마선을 사용하는 촬상 장치인, 반도체 장치.
  14. 제 12 항에 있어서,
    상기 수광 소자는 포토다이오드인, 반도체 장치.
  15. 제 12 항에 있어서,
    상기 수광 소자는 가변 저항 소자인, 반도체 장치.
  16. 제 12 항에 있어서,
    제 2 트랜지스터, 제 3 트랜지스터, 및 전하 축적부를 더 포함하고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 전하 축적부에 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 수광 소자의 제 1 단자에 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 전하 축적부에 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 3 트랜지스터의 제 1 단자에 접속되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 전하 축적부에 접속되는 제 1 단자를 포함하는 제 4 트랜지스터를 더 포함하는, 반도체 장치.
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