KR20120065048A - 트랜지스터 및 이를 포함하는 전자장치 - Google Patents

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Abstract

트랜지스터 및 이를 포함하는 전자장치에 관해 개시되어 있다. 개시된 트랜지스터는 복수의 액티브층 및 복수의 게이트를 포함할 수 있고, 상기 복수의 액티브층에 접촉된 소오스 및 드레인을 포함할 수 있다. 상기 소오스 및 드레인의 적어도 일부는 상기 복수의 액티브층 사이에 구비될 수 있다. 기판 측으로부터 제1 게이트, 제1 액티브층, 제2 액티브층 및 제2 게이트가 순차로 배치될 수 있고, 소오스 및 드레인 중 적어도 하나의 일단은 상기 제1 및 제2 액티브층 사이에 구비될 수 있다.

Description

트랜지스터 및 이를 포함하는 전자장치{Transistor and electronic device including the same}
트랜지스터 및 이를 포함하는 전자장치에 관한 것이다.
트랜지스터는 다양한 전자 기기 분야에서 여러 가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 스위칭소자(switching device) 및 구동소자(driving device) 등으로 사용되고, 그 밖에도 다양한 회로의 기본 구성요소로 사용될 수 있다. 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 특성은 채널층의 물질에 따라 달라질 수 있다. 즉, 채널층의 물질은 트랜지스터의 특성을 결정하는 중요한 요인일 수 있다. 최근, 트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 그 밖에도 트랜지스터의 성능을 개선하기 위한 많은 연구가 이루어지고 있다.
우수한 동작 특성을 갖는 고성능의 트랜지스터를 제공한다.
상기 트랜지스터를 포함하는 전자장치를 제공한다.
상기 트랜지스터의 동작방법 및 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 채널영역을 포함하는 제1 및 제2 액티브층; 상기 제1 및 제2 액티브층 중 적어도 제1 액티브층의 전기적 특성을 제어하기 위한 제1 게이트; 상기 제1 및 제2 액티브층 중 적어도 제2 액티브층의 전기적 특성을 제어하기 위한 제2 게이트; 및 상기 제1 및 제2 액티브층에 접촉된 소오스 및 드레인;을 포함하는 트랜지스터가 제공된다.
상기 소오스 및 드레인의 적어도 일부는 상기 제1 및 제2 액티브층 사이에 구비될 수 있다.
상기 소오스의 일단은 상기 제1 및 제2 액티브층 사이에 구비될 수 있고, 상기 드레인의 일단은 상기 제1 및 제2 액티브층 사이에 구비될 수 있다.
상기 소오스와 드레인 사이의 상기 제1 및 제2 액티브층은 서로 접촉될 수 있다.
상기 제1 및 제2 액티브층 중 적어도 하나는 산화물 반도체를 포함할 수 있다.
상기 제1 및 제2 액티브층 중 적어도 하나는 비산화물 반도체를 포함할 수 있다.
상기 제1 및 제2 액티브층 중 하나는 산화물 반도체를 포함할 수 있고, 상기 제1 및 제2 액티브층 중 다른 하나는 비산화물 반도체를 포함할 수 있다.
상기 제1 및 제2 액티브층은 상기 제1 및 제2 게이트 사이에 구비될 수 있다. 이때, 상기 제1 및 제2 액티브층 중 상기 제1 액티브층은 상기 제1 게이트에 가까이 배치될 수 있고, 상기 제2 액티브층은 상기 제2 게이트에 가까이 배치될 수 있다.
상기 제1 및 제2 액티브층 중 적어도 하나는 상기 소오스 및 드레인 중 적어도 하나의 일면 전체를 커버하는 구조를 가질 수 있다.
상기 제1 및 제2 게이트는 전기적으로 서로 연결될 수 있다.
상기 제1 및 제2 게이트는 전기적으로 서로 분리될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터의 동작방법이 제공된다. 상기 트랜지스터의 동작방법은 상기 제1 및 제2 게이트 중 적어도 하나에 전압을 인가하는 단계를 포함한다.
상기 제1 및 제2 게이트에 동일한 전압을 인가할 수 있다.
상기 제1 및 제2 게이트에 서로 다른 전압을 인가할 수 있다.
상기 제1 및 제2 게이트에 턴-온(turn-on) 전압 또는 턴-오프(turn-off) 전압을 인가할 수 있다.
상기 제1 및 제2 게이트 중 하나에 턴-온(turn-on) 전압을 인가할 수 있고, 상기 제1 및 제2 게이트 중 다른 하나에 턴-오프(turn-off) 전압을 인가할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 전자장치가 제공된다. 예컨대, 상기 전자장치는 액정표시장치 또는 유기발광표시장치와 같은 평판표시장치일 수 있다. 상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 제1 게이트를 형성하는 단계; 상기 제1 게이트를 덮는 제1 게이트절연층을 형성하는 단계; 상기 제1 게이트절연층 상에 제1 액티브층을 형성하는 단계; 상기 제1 액티브층의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인을 형성하는 단계; 상기 제1 액티브층 상에 상기 소오스 및 드레인의 적어도 일부를 덮는 제2 액티브층을 형성하는 단계; 상기 제2 액티브층을 덮는 제2 게이트절연층을 형성하는 단계; 및 상기 제2 게이트절연층 상에 제2 게이트를 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 트랜지스터의 제조방법은 상기 제1 게이트절연층 상에 제1 반도체층을 형성하는 단계; 상기 제1 반도체층을 패터닝하여 상기 제1 액티브층을 형성하는 단계; 상기 제1 액티브층에 접촉된 상기 소오스 및 드레인을 형성하는 단계; 상기 제1 액티브층, 상기 소오스 및 상기 드레인을 덮는 제2 반도체층을 형성하는 단계; 및 상기 제2 반도체층을 패터닝하여 상기 제2 액티브층을 형성하는 단계;를 포함할 수 있다.
상기 트랜지스터의 제조방법은 상기 제1 게이트절연층 상에 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 상기 소오스 및 드레인을 형성하는 단계; 상기 제1 반도체층, 상기 소오스 및 상기 드레인을 덮는 제2 반도체층을 형성하는 단계; 및 상기 제2 반도체층 및 상기 제1 반도체층을 패터닝하여 상기 제2 반도체층으로부터 상기 제2 액티브층을 형성하고 상기 제1 반도체층으로부터 상기 제1 액티브층을 형성하는 단계;를 포함할 수 있다.
상기 제1 및 제2 액티브층 중 적어도 하나는 산화물 반도체로 형성할 수 있다.
상기 제1 및 제2 액티브층 중 적어도 하나는 비산화물 반도체로 형성할 수 있다.
상기 제1 및 제2 액티브층 중 하나는 산화물 반도체로 형성할 수 있고, 상기 제1 및 제2 액티브층 중 다른 하나는 비산화물 반도체로 형성할 수 있다.
동작 특성이 우수한 고성능의 트랜지스터를 구현할 수 있다. 상기 트랜지스터를 전자장치(예컨대, 평판표시장치)에 적용하면, 상기 전자장치의 성능 및 동작 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 2는 도 1의 트랜지스터의 평면 구조를 예시적으로 보여주는 평면도이다.
도 3은 비교예에 따른 트랜지스터를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 5는 도 4의 제1 액티브층의 평면 구조를 예시적으로 보여주는 평면도이다.
도 6 내지 도 10은 본 발명의 실시예에 따른 트랜지스터의 동작방법을 보여주는 단면도이다.
도 11a 내지 도 11e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
A1, A11 : 제1 액티브층 A2 : 제2 액티브층
G1 : 제1 게이트 G2 : 제2 게이트
GI1 : 제1 게이트절연층 GI2 : 제2 게이트절연층
S1 : 소오스전극 D1 : 드레인전극
SUB1 : 기판 M1 : 마스크층
10 : 제1 반도체층 20 : 제2 반도체층
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 동작방법, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자장치를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 제1 게이트(G1)가 구비될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 제1 게이트(G1)는 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 기판(SUB1) 상에 제1 게이트(G1)를 덮는 제1 게이트절연층(GI1)이 구비될 수 있다. 제1 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층 또는 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층을 포함할 수도 있다. 게이트절연층(GI1)은 단층 또는 다층 구조를 가질 수 있다.
제1 게이트절연층(GI1) 상에 제1 액티브층(A1)이 구비될 수 있다. 제1 액티브층(A1)은 제1 게이트(G1) 위쪽에 위치할 수 있다. 제1 액티브층(A1)의 X축 방향 폭은 제1 게이트(G1)의 X축 방향 폭보다 다소 작을 수 있지만, 제1 게이트(G1)와 유사하거나 그보다 큰 폭을 가질 수도 있다. 제1 액티브층(A1)은 산화물 반도체로 형성될 수 있다. 예컨대, 제1 액티브층(A1)은 ZnO 계열의 산화물 반도체를 포함할 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 In, Ga 및 Al과 같은 13족 원소, Sn 및 Si와 같은 14족 원소, Zr, Hf 및 Ti와 같은 4족 원소(전이금속), Mg와 같은 2족 원소, Y 및 La과 같은 3족 원소(전이금속), Cu와 같은 11족 원소(전이금속), 그리고, Ta, Cr 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 제1 액티브층(A1)은 비산화물 반도체로 형성될 수도 있다. 상기 비산화물 반도체는, 예컨대, 3족, 4족, 5족, 6족 원소 중 적어도 하나를 포함하는 반도체 또는 그 화합물일 수 있다. 구체적인 예로, 상기 비산화물 반도체는 Si, Ge, C, SiGe, GaN, GaAs, InSb, InP, CdS 등일 수 있다. 또한 상기 비산화물 반도체는 유기물 반도체이거나, 그래핀(graphene) 또는 CNT(carbon nanotube)일 수도 있다. 그러나 여기서 언급한 반도체 물질들은 예시적인 것이고, 그 밖에 다른 다양한 반도체 물질을 제1 액티브층(A1) 물질로 적용할 수 있다. 제1 액티브층(A1)은 단층 또는 다층 구조를 가질 수 있다.
제1 게이트절연층(GI1) 상에 제1 액티브층(A1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 각각 제1 액티브층(A1)의 일단 및 타단을 커버할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 제1 게이트(G1)와 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일층 또는 다중층일 수 있다.
제1 액티브층(A1) 상에 제2 액티브층(A2)이 구비될 수 있다. 제2 액티브층(A2)은 소오스전극(S1) 및 드레인전극(D1) 위로 연장되어 있을 수 있다. 즉, 제2 액티브층(A2)은 제1 액티브층(A1)에 접촉하면서 소오스전극(S1) 및 드레인전극(D1)의 적어도 일부를 커버하는 구조를 가질 수 있다. 따라서, 소오스전극(S1)의 일단 및 드레인전극(D1)의 일단은 제1 및 제2 액티브층(A1, A2) 사이에 배치될 수 있다. 제2 액티브층(A2)은, 제1 액티브층(A1)과 유사하게, 산화물 반도체 또는 비산화물 반도체로 형성될 수 있다. 상기 산화물 반도체와 비산화물 반도체의 구체적인 물질은 제1 액티브층(A1)에 대해서 예시한 물질과 유사할 수 있다. 제1 및 제2 액티브층(A1, A2)은 같은 물질로 형성될 수 있지만, 그렇지 않을 수도 있다. 제1 및 제2 액티브층(A1, A2)이 모두 산화물 반도체(또는 비산화물 반도체)로 형성되는 경우, 이들(A1, A2)은 동일 계열의 산화물 반도체(또는 비산화물 반도체)로 형성되거나 서로 다른 계열의 산화물 반도체(또는 비산화물 반도체)로 형성될 수 있다. 제1 및 제2 액티브층(A1, A2)이 동일 계열의 산화물 반도체(또는 비산화물 반도체)로 형성되는 경우, 이들(A1, A2)은 동일한 조성비를 가질 수 있지만, 서로 다른 조성비를 가질 수도 있다. 또한 제1 및 제2 액티브층(A1, A2) 중 하나는 산화물 반도체로 형성되고, 다른 하나는 비산화물 반도체로 형성될 수도 있다. 제1 및 제2 액티브층(A1, A2)을 서로 다른 물질(또는 서로 다른 조성비를 갖는 물질)로 형성하는 경우, 이들의 전기적 특성은 서로 다를 수 있다. 제1 및 제2 액티브층(A1, A2)의 두께는 동일할 수 있으나, 서로 다를 수도 있다. 또한 제1 및 제2 액티브층(A1, A2) 각각은 단층 또는 다층 구조를 가질 수 있다.
제1 게이트절연층(GI1) 상에 제2 액티브층(A2), 소오스전극(S1) 및 드레인전극(D1)을 덮는 제2 게이트절연층(GI2)이 구비될 수 있다. 제2 게이트절연층(GI2)은 제1 액티브층(A1), 제2 액티브층(A2), 소오스전극(S1) 및 드레인전극(D1)을 보호하는 보호층(passivation layer)의 역할도 할 수 있다. 제2 게이트절연층(GI2)은, 제1 게이트절연층(GI1)과 유사하게, 실리콘 산화물층, 실리콘 질산화물층 또는 실리콘 질화물층을 포함하거나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층을 포함할 수 있다. 또한 제2 게이트절연층(GI2)은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트절연층(GI2) 상에 제2 게이트(G2)가 구비될 수 있다. 제2 게이트(G2)는 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 제2 게이트(G2)의 X축 방향 폭은 제2 액티브층(A2)의 X축 방향 폭보다 다소 클 수 있지만, 제2 액티브층(A2)과 유사하거나 그보다 작은 폭을 가질 수도 있다.
도 1의 트랜지스터의 평면 구조는 도 2와 같을 수 있다. 도 2에 도시된 평면 구조는 예시적인 것이고, 이 구조는 다양하게 변형될 수 있다.
도 1과 같이 두 개의 액티브층(A1, A2)과 두 개의 게이트(G1, G2)를 포함하고, 소오스전극(S1) 및 드레인전극(D1)의 적어도 일부가 제1 및 제2 액티브층(A1, A2) 사이로 삽입된 트랜지스터는 우수한 동작 특성 및 성능을 가질 수 있다. 보다 상세히 설명하면, 도 1과 같은 트랜지스터에서는 두 개의 액티브층(A1, A2)이 소오스전극(S1) 및 드레인전극(D1)의 하면 및 상면에 접촉되어 있으므로, 이들 사이의 콘택 면적이 증가하고, 소오스전극(S1) 및 드레인전극(D1) 사이의 전류량(또는 전류 밀도)가 증가할 수 있다. 또한, 도 1과 같은 구조에서는 제1 게이트(G1)로 제1 액티브층(A1)의 전기적 특성을, 제2 게이트(G2)로 제2 액티브층(A2)의 전기적 특성을 독립적으로 제어할 수 있다. 제1 게이트(G1)와 제1 액티브층(A1) 사이에 소오스전극(S1) 및 드레인전극(D1)이 존재하지 않고, 제2 게이트(G2)와 제2 액티브층(A2) 사이에도 소오스전극(S1) 및 드레인전극(D1)이 존재하지 않기 때문에, 각각의 게이트(G1, G2)로 그에 대응하는 액티브층(A1, A2)의 특성을 제어하는 것이 용이할 수 있다. 만약 소오스전극(S1) 및 드레인전극(D1)의 일부가 제2 게이트(G2)와 제2 액티브층(A2) 사이를 가리고 있다면, 이로 인해, 제2 게이트(G2)에 의한 제2 액티브층(A2)의 특성 제어가 방해받을 수 있다. 그러나 본 실시예에서는 소오스전극(S1) 및 드레인전극(D1)이 제1 게이트(G1)와 제1 액티브층(A1) 사이 및 제2 게이트(G2)와 제2 액티브층(A2) 사이를 가리지 않으므로, 제1 및 제2 액티브층(A1, A2)의 특성을 용이하게 그리고 독립적으로 제어할 수 있다. 그러므로 트랜지스터의 동작 특성이 향상될 수 있고, 구동방법의 자유도가 증가할 수 있다.
도 3은 본 발명의 실시예와 비교되는 비교예에 따른 트랜지스터를 보여주는 단면도이다.
도 3을 참조하면, 비교예에 따른 트랜지스터에서는 제1 및 제2 액티브층(A1', A2')이 전체적으로 서로 접합되어 있고, 소오스전극(S1') 및 드레인전극(D1')이 제2 액티브층(A2')의 상면으로 연장된 구조를 갖는다. 이러한 구조에서는 소오스전극(S1') 및 드레인전극(D1') 각각의 일부가 제2 게이트(G2')와 제2 액티브층(A2') 사이를 가리고 있기 때문에, 제2 게이트(G2')에 의한 제2 액티브층(A2')의 특성 제어가 방해를 받을 수 있다. 따라서 제1 및 제2 액티브층(A1', A2')의 특성은 주로 제1 게이트(G1')에 의해 제어되고, 제2 게이트(G2')는 보조적인 역할만 수행할 수 있다. 또한 소오스/드레인전극(S1', D1')과 액티브층(A1', A2') 사이의 콘택 면적이 작기 때문에, 소오스전극(S1')과 드레인전극(D1') 사이의 전류량(또는 전류 밀도)가 도 1의 트랜지스터의 그것보다 낮을 수 있다. 도 3에서 미설명된 참조번호 SUB1', GI1' 및 GI2' 는 각각 기판, 제1 게이트절연층 및 제2 게이트절연층을 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 4를 참조하면, 제1 액티브층(A11)이 소오스전극(S1) 및 드레인전극(D1)의 하면을 전체적으로 커버하도록 연장될 수 있다. 이때, 제1 액티브층(A11)에서 유효한(effective) 채널영역은 도 1의 제1 액티브층(A1)의 전체 영역과 유사할 수 있다. 즉, 제1 액티브층(A11)에서 소오스/드레인전극(S1, D1) 사이에 배치된 영역(중앙부)이 유효 채널영역일 수 있다. 도 4에서 제1 액티브층(A11)을 제외한 나머지 구성요소는 도 1의 그것과 동일(혹은, 유사)할 수 있다.
도 4에서 제1 액티브층(A11)의 평면 구조는 제2 액티브층(A2), 소오스전극(S1) 및 드레인전극(D1)을 합한 구조의 평면 구조와 동일하거나 유사할 수 있다. 즉, 제1 액티브층(A11)의 평면 구조는 도 5와 같을 수 있다. 도 5의 평면 구조는 도 2에서 제2 액티브층(A2), 소오스전극(S1) 및 드레인전극(D1)을 합한 구조의 평면 구조와 동일하다. 이는 도 4의 제1 액티브층(A11)을 형성하는 제조공정과 관련된다. 이에 대해서는 추후에 상세히 설명한다.
도 4 및 도 5에서는 제1 액티브층(A11)이 소오스전극(S1) 및 드레인전극(D1)의 하면을 전체적으로 커버하도록 확장된 구조에 대해 설명하였지만, 제1 액티브층(A11)과 유사하게 제2 액티브층(A2)도 확장된 구조를 가질 수 있다. 즉, 제2 액티브층(A2)은 소오스전극(S1) 및 드레인전극(D1)의 상면을 전체적으로 커버하도록 확장된 구조를 가질 수 있다.
도 6 내지 도 10은 본 발명의 실시예에 따른 트랜지스터(도 1)의 동작방법을 보여주는 단면도이다.
도 6을 참조하면, 제1 게이트(G1)에 제1 턴-온 전압(VON1)을 인가할 수 있고, 제2 게이트(G2)에 제2 턴-온 전압(VON2)을 인가할 수 있다. 제1 턴-온 전압(VON1)에 의해 제1 액티브층(A1)에 채널이 형성될 수 있고, 제2 턴-온 전압(VON2)에 의해 제2 액티브층(A2)에 채널이 형성될 수 있다. 이때, 소오스전극(S1)과 드레인전극(D1) 사이에도 소정의 전압을 인가할 수 있다. 이 경우, 제1 및 제2 액티브층(A1, A2)을 통해 소오스전극(S1)로부터 드레인전극(D1)으로 소정의 전류가 흐를 수 있다. 본 실시예에서와 같이, 두 개의 액티브층(A1, A2)이 소오스전극(S1) 및 드레인전극(D1)의 하면 및 상면에 접촉되어 있는 경우, 이들 사이의 콘택 면적이 증가하여, 소오스전극(S1)에서 드레인전극(D1)으로 흐르는 전류의 양(혹은, 밀도)가 증가할 수 있다. 상기 제1 턴-온 전압(VON1)과 제2 턴-온 전압(VON2)은 동일할 수도 있지만, 서로 다를 수도 있다. 예컨대, 제1 및 제2 액티브층(A1, A2)의 물질/특성/두께 등이 다를 경우, 이들을 활성화하는데, 즉, 이들 내에 채널을 형성하는데 필요한 전압(게이트전압)의 세기는 서로 다를 수 있다. 또한, 필요에 따라서는, 두 액티브층(A1, A2)의 물질이 동일한 경우라도, 의도적으로 두 게이트(G1, G2)에 인가하는 턴-온 전압(VON1, VON2)을 서로 다르게 할 수 있다.
도 7을 참조하면, 제1 게이트(G1)에 제1 턴-오프 전압(VOFF1)을 인가할 수 있고, 제2 게이트(G2)에 제2 턴-오프 전압(VOFF2)을 인가할 수 있다. 이 경우, 소오스전극(S1)과 드레인전극(D1) 사이에 유효한 전류가 흐르지 않을 수 있다. 상기 제1 턴-오프 전압(VOFF1)과 제2 턴-오프 전압(VOFF2)은 동일할 수 있지만, 서로 다를 수도 있다.
도 6 및 도 7은 두 게이트(G1, G2)에 동시에 턴-온 전압(VON1, VON2)을 인가하거나 턴-오프 전압(VOFF1, VOFF2)을 인가하는 경우에 대한 것이지만, 다른 실시예에서는, 두 게이트(G1, G2) 중 하나에는 턴-온 전압을 인가하고, 다른 하나에는 턴-오프 전압을 인가할 수 있다. 그 예가 도 8 및 도 9에 도시되어 있다.
도 8을 참조하면, 제1 게이트(G1)에 제1 턴-온 전압(VON1)을 인가할 수 있고, 제2 게이트(G2)에 제2 턴-오프 전압(VOFF2)을 인가할 수 있다. 이 경우, 제1 및 제2 액티브층(A1, A2) 중에서 제1 액티브층(A1)만 활성화될 수 있다. 즉, 제1 액티브층(A1)에만 채널이 형성될 수 있다. 따라서 소오스전극(S1)에서 제1 액티브층(A1)을 거쳐 드레인전극(D1)으로 전류가 흐를 수 있다.
도 9를 참조하면, 제1 게이트(G1)에 제1 턴-오프 전압(VOFF1)을 인가할 수 있고, 제2 게이트(G2)에 제2 턴-온 전압(VON2)을 인가할 수 있다. 이 경우, 제1 및 제2 액티브층(A1, A2) 중에서 제2 액티브층(A2)에만 채널이 형성될 수 있다. 따라서 소오스전극(S1)에서 제2 액티브층(A2)을 거쳐 드레인전극(D1)으로 전류가 흐를 수 있다.
도 6 내지 도 9의 실시예에서는 두 게이트(G1, G2)에 모두 전압을 인가하는 경우에 대해서 설명하였지만, 두 게이트(G1, G2) 중 하나에만 전압을 인가하고 다른 하나에는 전압을 인가하지 않을 수도 있다. 혹은, 두 게이트(G1, G2) 중 하나에만 전압을 인가하고, 다른 하나는 접지시킬 수도 있다. 이와 같이, 두 게이트(G1, G2) 중 하나에만 전압을 인가하는 경우, 상기 전압이 인가되는 게이트에 의해 두 액티브층(A1, A2) 중 적어도 하나의 전기적 특성이 제어될 수 있다. 예컨대, 제1 게이트(G1)에만 전압을 인가하는 경우, 제1 게이트(G1)에 가까운 제1 액티브층(A1)은 물론이고 제2 액티브층(A2)까지 제1 게이트(G1)에 의해 제어될 수 있다. 이와 유사하게, 제2 게이트(G2)에 의해 제2 액티브층(A2)과 제1 액티브층(A1)이 모두 제어될 수 있다.
부가해서, 도 6 내지 도 9에서는 제1 게이트(G1)와 제2 게이트(G2)가 전기적으로 서로 분리되어 있는 경우에 대해서 설명하였지만, 본 발명의 다른 실시예에 따르면, 도 10에 도시된 바와 같이, 제1 게이트(G1)와 제2 게이트(G2)를 전기적으로 서로 연결할 수도 있다. 이 경우, 제1 게이트(G1)와 제2 게이트(G2)에 동시에 동일한 전압(V)을 인가할 수 있다.
도 6 내지 도 10에서는 도 1의 트랜지스터의 동작방법에 대해 설명하였지만, 본 동작방법은 도 4의 트랜지스터에도 동일하게 적용될 수 있다.
도 11a 내지 도 11e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다. 도 1과 도 11a 내지 도 11e에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 11a를 참조하면, 기판(SUB1) 상에 제1 게이트(G1)를 형성할 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 제1 게이트(G1)는 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성할 수 있다. 다음, 제1 게이트(G1)를 덮는 제1 게이트절연층(GI1)을 형성할 수 있다. 제1 게이트절연층(GI1)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수도 있다. 제1 게이트절연층(GI1)은 단층 또는 다층 구조로 형성할 수 있다. 이어서, 제1 게이트절연층(GI1) 상에 제1 반도체층(10)을 형성할 수 있다. 제1 반도체층(10)은 산화물 반도체 또는 비산화물 반도체로 형성할 수 있다.
도 11b를 참조하면, 제1 반도체층(10)을 패터닝할 수 있다. 패터닝된 제1 반도체층(10)은 제1 액티브층(A1)이라 할 수 있다. 이하에서는, 패터닝된 제1 반도체층(10)을 제1 액티브층(A1)이라 한다.
도 11c를 참조하면, 제1 게이트절연층(GI1) 상에 제1 액티브층(A1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 각각 제1 액티브층(A1)의 일단 및 타단을 커버할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 제1 게이트(G1)와 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 구조 또는 다중 구조로 형성할 수 있다. 다음, 제1 게이트절연층(GI1) 상에 제1 액티브층(A1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 제2 반도체층(20)을 형성할 수 있다. 제2 반도체층(20)은 산화물 반도체 또는 비산화물 반도체로 형성할 수 있다.
도 11d를 참조하면, 제2 반도체층(20)을 패터닝할 수 있다. 패터닝된 제2 반도체층(20)은 제2 액티브층(A2)이라 할 수 있다. 이하에서는, 패터닝된 제2 반도체층(20)을 제2 액티브층(A2)이라 한다.
도 11e를 참조하면, 제1 게이트절연층(GI1) 상에 제2 액티브층(A2), 소오스전극(S1) 및 드레인전극(D1)을 덮는 제2 게이트절연층(GI2)을 형성할 수 있다. 제2 게이트절연층(GI2)은, 제1 게이트절연층(GI1)과 유사하게, 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 또한 제2 게이트절연층(GI2)은 단층 또는 다층 구조로 형성할 수 있다. 다음, 제2 게이트절연층(GI2) 상에 제2 게이트(G2)를 형성할 수 있다. 제2 게이트(G2)는 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성할 수 있고, 단층 또는 다층 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 될 수 있다.
도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다.
도 12a를 참조하면, 도 11a와 유사하게 기판(SUB1) 상에 제1 게이트(G1), 제1 게이트절연층(GI1) 및 제1 반도체층(10)을 순차로 형성할 수 있다.
도 12b를 참조하면, 제1 반도체층(10) 상에 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 다음, 제1 반도체층(10) 상에 소오스전극(S1) 및 드레인전극(D1)을 덮는 제2 반도체층(20)을 형성할 수 있다. 제2 반도체층(20) 상에 이를 패터닝하기 위한 마스크층(M1)을 형성할 수 있다.
도 12c를 참조하면, 마스크층(M1)을 식각 장벽으로 이용해서 제2 반도체층(20)을 식각(패터닝)하고, 이어서, 제1 반도체층(10)을 식각(패터닝)할 수 있다. 제1 반도체층(10)의 식각시(패터닝시), 마스크층(M1)과 소오스전극(S1) 및 드레인전극(D1)이 식각 장벽으로 이용될 수 있다. 이러한 방법으로 제2 반도체층(20) 및 제1 반도체층(10)을 한 번의 공정으로 패터닝할 수 있다. 패터닝된 제1 반도체층(10)은 제1 액티브층(A11)이라 할 수 있고, 패터닝된 제2 반도체층(20)은 제2 액티브층(A2)이라 할 수 있다. 제1 액티브층(A11)은, 예컨대, 도 5와 같은 평면 구조를 가질 수 있다.
도 12d를 참조하면, 마스크층(M1)을 제거한 상태에서, 제1 게이트절연층(GI1) 상에 제2 액티브층(A2), 소오스전극(S1) 및 드레인전극(D1)을 덮는 제2 게이트절연층(GI2)을 형성할 수 있다. 제2 게이트절연층(GI2) 상에 제2 게이트(G2)를 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 될 수 있다.
도 12a 내지 도 12d에서와 같이, 제2 반도체층(20) 및 제1 반도체층(10)을 한 번의 공정으로 패터닝할 경우, 제조공정을 단순화할 수 있고, 제조비용을 절감할 수 있다. 따라서 하나의 액티브층(채널층)을 사용하는 종래의 트랜지스터를 제조하는 경우와 유사한 공정수 및 비용으로 본 실시예에 따른 트랜지스터를 제조할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 우수한 동작 특성을 갖고, 구동 방식의 자유도가 높기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 동작 특성 및 성능을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자장치 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 4의 트랜지스터는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 소오스전극(S1) 및 드레인전극(D1) 중 하나는 두 액티브층(A1, A2 또는 A11, A2) 사이로 삽입되지 않을 수도 있고, 두 액티브층(A1, A2 또는 A11, A2)의 중앙부는 서로 접촉되지 않을 수 있으며, 각각의 액티브층(A1, A2, A11)은 다층 구조를 가질 수 있다. 그리고 도 11a 내지 도 11e 및 도 12a 내지 도 12d의 제조방법도 다양하게 변화될 수 있다. 부가해서, 당업자라면 본 발명의 사상(idea)은 박막 트랜지스터가 아닌 다른 트랜지스터에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (24)

  1. 채널영역을 포함하는 제1 및 제2 액티브층;
    상기 제1 및 제2 액티브층 중 적어도 제1 액티브층의 전기적 특성을 제어하기 위한 제1 게이트;
    상기 제1 및 제2 액티브층 중 적어도 제2 액티브층의 전기적 특성을 제어하기 위한 제2 게이트; 및
    상기 제1 및 제2 액티브층에 접촉된 소오스 및 드레인;을 포함하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소오스 및 드레인의 적어도 일부는 상기 제1 및 제2 액티브층 사이에 구비된 트랜지스터.
  3. 제 2 항에 있어서,
    상기 소오스의 일단은 상기 제1 및 제2 액티브층 사이에 구비되고,
    상기 드레인의 일단은 상기 제1 및 제2 액티브층 사이에 구비된 트랜지스터.
  4. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 소오스와 드레인 사이의 상기 제1 및 제2 액티브층은 서로 접촉된 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 액티브층 중 적어도 하나는 산화물 반도체를 포함하는 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 액티브층 중 적어도 하나는 비산화물 반도체를 포함하는 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 액티브층 중 하나는 산화물 반도체를 포함하고,
    상기 제1 및 제2 액티브층 중 다른 하나는 비산화물 반도체를 포함하는 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 액티브층은 상기 제1 및 제2 게이트 사이에 구비되고,
    상기 제1 및 제2 액티브층 중 상기 제1 액티브층은 상기 제1 게이트에 가까이 배치되고, 상기 제2 액티브층은 상기 제2 게이트에 가까이 배치된 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 액티브층 중 적어도 하나는 상기 소오스 및 드레인 중 적어도 하나의 일면 전체를 커버하는 구조를 갖는 트랜지스터.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 게이트는 전기적으로 서로 연결된 트랜지스터.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 게이트는 전기적으로 서로 분리된 트랜지스터.
  12. 청구항 1에 기재된 트랜지스터의 동작방법에 있어서,
    상기 제1 및 제2 게이트 중 적어도 하나에 전압을 인가하는 단계;를 포함하는 트랜지스터의 동작방법.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 게이트에 동일한 전압을 인가하는 트랜지스터의 동작방법.
  14. 제 12 항에 있어서,
    상기 제1 및 제2 게이트에 서로 다른 전압을 인가하는 트랜지스터의 동작방법.
  15. 제 12 항에 있어서,
    상기 제1 및 제2 게이트에 턴-온(turn-on) 전압 또는 턴-오프(turn-off) 전압을 인가하는 트랜지스터의 동작방법.
  16. 제 12 항에 있어서,
    상기 제1 및 제2 게이트 중 하나에 턴-온(turn-on) 전압을 인가하고,
    상기 제1 및 제2 게이트 중 다른 하나에 턴-오프(turn-off) 전압을 인가하는 트랜지스터의 동작방법.
  17. 청구항 1에 기재된 트랜지스터를 포함하는 전자장치.
  18. 제 17 항에 있어서,
    상기 전자장치는 평판표시장치인 전자장치.
  19. 제1 게이트를 형성하는 단계;
    상기 제1 게이트를 덮는 제1 게이트절연층을 형성하는 단계;
    상기 제1 게이트절연층 상에 제1 액티브층을 형성하는 단계;
    상기 제1 액티브층의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인을 형성하는 단계;
    상기 제1 액티브층 상에 상기 소오스 및 드레인의 적어도 일부를 덮는 제2 액티브층을 형성하는 단계;
    상기 제2 액티브층을 덮는 제2 게이트절연층을 형성하는 단계; 및
    상기 제2 게이트절연층 상에 제2 게이트를 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 게이트절연층 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층을 패터닝하여 상기 제1 액티브층을 형성하는 단계;
    상기 제1 액티브층에 접촉된 상기 소오스 및 드레인을 형성하는 단계;
    상기 제1 액티브층, 상기 소오스 및 상기 드레인을 덮는 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층을 패터닝하여 상기 제2 액티브층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1 게이트절연층 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 상기 소오스 및 드레인을 형성하는 단계;
    상기 제1 반도체층, 상기 소오스 및 상기 드레인을 덮는 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 및 상기 제1 반도체층을 패터닝하여 상기 제2 반도체층으로부터 상기 제2 액티브층을 형성하고 상기 제1 반도체층으로부터 상기 제1 액티브층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  22. 제 19 항에 있어서,
    상기 제1 및 제2 액티브층 중 적어도 하나는 산화물 반도체로 형성하는 트랜지스터의 제조방법.
  23. 제 19 항에 있어서,
    상기 제1 및 제2 액티브층 중 적어도 하나는 비산화물 반도체로 형성하는 트랜지스터의 제조방법.
  24. 제 19 항에 있어서,
    상기 제1 및 제2 액티브층 중 하나는 산화물 반도체로 형성하고,
    상기 제1 및 제2 액티브층 중 다른 하나는 비산화물 반도체로 형성하는 트랜지스터의 제조방법.
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