KR20130098739A - 박막 트랜지스터를 이용한 인버터 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 n-type 또는 p-type 중 한 가지 타입의 반도체만을 이용하여 구현하는 enhancement-load type 및 depletion-load type 인버터 구현 시에 인버터를 구성하는 driver TFT와 load TFT 단위 소자 구조에서 각각의 게이트 절연막의 두께를 달리하여 동일한 입력 전압(Vin)이 가해졌을 경우, 상이한 게이트 절연막 두께 차이에 의해서 발생하는 전계 효과의 차이를 이용하여 두 박막 트랜지스터 소자의 전기적 특성 차이를 발생시켜 이를 이용하여 인버터 특성을 구현하는 것이다.
Description
본 발명은 박막 트랜지스터를 이용한 인버터 소자 및 그 제조방법에 관한 것으로서, 동일한 type의 반도체로 이루어진 2개의 박막 트랜지스터를 이용한 인버터소자 및 그 제조 방법에 관한 것이다.
n-type 혹은 p-type 박막 트랜지스터를 이용한 인버터 소자의 개발은 많은 종류의 재료 및 소자 구조를 이용하여 구현되어 왔다. 이러한 인버터의 종류로는 트랜지스터 1개와 저항체 1개로 이루어지는 resistive-load 인버터가 있고, n-type 또는 p-type 중 한 가지 타입으로만 이루어지는 2개의 트랜지스터를 이용하는 enhancement-load type과 depletion-load type 인버터, 그리고, n-type과 p-type을 동시에 이용하는 complementary type 인버터가 있다.
Resistive-load 인버터의 경우에는, 균일하고 재현성 있는 저항 형성이 쉽지 않고, 집적도가 낮은 문제 등으로 인하여 최근에는 많이 사용되고 있지 않다.
n-type과 p-type을 동시에 이용하는 complementary 인버터의 경우에는, 높은 집적도, 상대적인 on/off에 의한 낮은 전력 소모, 높은 출력 전압 이득 및 향상된 noise margin을 얻을 수 있는 장점이 있으나, 박막 트랜지스터의 경우에는 n-type과 p-type의 특성을 우수하게 동시에 구현할 수 있는 비정질 Si, 유기 반도체 및 산화물 반도체는 현재 없는 실정이기 때문에 n-type 산화물 및 p-type 유기 반도체를 동시에 적용하여 구현한 사례가 있기는 하지만, 아직도 많은 연구가 진행되어 지고 있다.
n-type 또는 p-type 중 한가지로만 이루어지는 enhancement-load 인버터와 depletion-load 인버터의 경우에는 집적도를 높일 수 있고, 한 가지 type의 반도체만으로 구현할 수 있는 장점이 있는 반면, 저항 역할을 하는 load 트랜지스터가 상대적인 채널 저항으로 동작을 하기 때문에 전력 소모가 큰 단점이 있다. 또 하나의 단점으로는 인버터를 구성하는 두 개의 박막 트랜지스터의 전기적 특성 차이를 주기 위해서는 추가적인 공정을 적용하여 문턱 전압(threshold voltage, VTH)을 조절해야 하는 번거로움이 있다. 이러한 VTH 조절을 위해서는 추가적인 도핑 공정을 적용하여 채널 물질 간의 전기적 특성을 조절하거나, 같은 재료 및 같은 공정으로 진행하되 소자의 설계 시에 채널의 폭과 채널 간의 거리를 조절하여 인버터 구성에 적합한 소자로 설계하여 구현하기도 하는데, 이러한 방법들은 추가적인 공정의 필요성과 레이아웃(layout) 상에서 비대칭 인버터 구조에 의한 설계의 번거로움 및 기판 면적의 활용도 감소 등의 단점이 있다.
따라서, 본 발명의 목적은 두 개의 박막 트랜지스터의 채널 물질 간의 전기적 특성을 조절하기 위한, 도핑공정과 같은 추가 공정 및 레이아웃(layout) 상에서 비대칭 인버터 구조에 의한 설계의 번거로움을 줄일 수 있는 인버터 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 인버터 소자의 제조 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 인버터 소자는, 엔-타입(n-type) 또는 피-타입(p-type) 중 어느 한 가지 타입으로 이루어진 직렬 연결된 2개의 TFT 소자들을 포함하고, 상기 2개의 TFT 소자들 중 어느 하나의 소자는 드라이버(driver) 트랜지스터로, 나머지 하나의 소자는 부하(load) 트랜지스터로 역할하는 인버터 소자로서, 상기 드라이버 트랜지스터와 상기 부하 트랜지스터가 하나의 게이트 절연막을 공유하되, 상기 드라이버 트랜지스터를 구성하는 반도체 층과 게이트 전극 사이에 형성된 상기 게이트 절연막의 두께와 상기 부하 트랜지스터를 구성하는 반도체 층과 게이트 전극 사이에 형성된 상기 게이트 절연막의 두께가 서로 다른 것을 특징으로 한다.
본 발명의 다른 일면에 따른 인버터 소자의 제조 방법은, 기판상에 상부 게이트 구조의 드라이버 TFT의 소스 및 드레인 전극과 상부 게이트 구조의 부하 TFT의 소스 및 드레인 전극을 증착 및 패터닝하는 단계와, 상기 드라이버 TFT 소자의 소스 및 드레인 전극 상에 채널층인 반도체층을 증착 및 패터닝하고, 상기 부하 TFT 소자의 소스 및 드레인 전극 상에 채널층인 반도체층을 증착 패터닝하는 단계와, 상기 드라이버 TFT 소자의 반도체층 상에 제1 두께의 게이트 절연막을 증착하고, 상기 부하 TFT 소자의 반도체층 상에 상기 제1 두께와 다른 제2 두께의 게이트 절연막을 증착하되, 상기 제2 두께의 게이트 절연막은 습식 식각 용액 및 건식 식각 가스를 이용한 식각 공정, 리프트 오프 공정 및 프린팅 공정 중 어느 하나의 공정으로 형성하는 단계 및 상기 제1 두께의 게이트 절연막 상에 상기 드라이버 TFT의 게이트 전극을 증착 및 패터닝하고, 상기 제2 두께의 게이트 절연막 상에 상기 부하 TFT의 게이트 전극을 증착 및 패터닝 하는 단계를 포함한다.
본 발명의 또 다른 일면에 따른 인버터 소자의 제조 방법은, 기판상에 하부 게이트 구조의 드라이버 TFT의 게이트 전극과 하부 게이트 구조의 부하 TFT의 게이트 전극을 증착 및 패터닝하는 단계와, 상기 드라이버 TFT 소자의 게이트 전극 상에 제1 두께의 게이트 절연막을 증착 및 패터닝하고, 상기 부하 TFT 소자의 게이트 전극 상에 상기 제1 두께와 다른 제2 두께의 게이트 절연막을 증착 패터닝하되, 상기 제2 두께의 게이트 절연막은 상기 제2 두께의 게이트 절연막은 습식 식각 용액 및 건식 식각 가스를 이용한 식각 공정, 리프트 오프 공정 및 프린팅 공정 중 어느 하나의 공정으로 형성하는 단계와, 상기 제1 두께의 게이트 절연막 상에 상기 드라이버 TFT 소자의 채널층인 반도체층을 증착하고, 상기 제2 두께의 게이트 절연막 상에 상기 부하 TFT 소자의 채널층인 반도체층을 증착하는 단계 및 상기 드라이버 TFT 소자의 반도체층 상에 소스 및 드레인 전극을 증착 및 패터닝하고, 상기 부하 TFT 소자의 반도체층 상에 소스 및 드레인 전극을 증착 및 패터닝하는 단계를 포함한다.
본 발명에 의하면, 기존의 박막 트랜지스터를 이용한 인버터 소자의 구현 시, 같은 타입의 두 개의 트랜지스터로 인버터를 구성하는 경우, 각 트랜지스터가 공유하는 게이트 절연층의 두께를 다르게 형성하여 두 개의 박막 트랜지스터의 전기적 특성 차이를 유발시킴으로써, 집적도 향상, 공정의 단순화 및 전기적 특성의 재현성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 인버터 소자의 등가 회로도이다.
도 2는 도 1에 도시된 인버터 소자의 단면도이다.
도 3은 도 2에 도시된 인버터 소자의 다른 실시예를 보여주는 단면도이다.
도 4는 본 발명의 일실시예에 따른 인버터 소자를 구성하는 각 TFT 소자간의 게이트 절연막 두께에 따른 전기적 특성을 보여주는 그래르이다.
도 2는 도 1에 도시된 인버터 소자의 단면도이다.
도 3은 도 2에 도시된 인버터 소자의 다른 실시예를 보여주는 단면도이다.
도 4는 본 발명의 일실시예에 따른 인버터 소자를 구성하는 각 TFT 소자간의 게이트 절연막 두께에 따른 전기적 특성을 보여주는 그래르이다.
본 발명은 같은 타입의 두 개의 박막 트랜지스터로 인버터를 구성할 경우, 두 개의 박막 트랜지스터의 전기적 특성 차이를 유발시키기 위해서 두 개의 박막 트랜지스터가 서로 상이한 두께의 게이트 절연막을 갖는다. 이로 인해, 집적도 향상, 공정의 단순화 및 전기적 특성의 재현성을 향상시킨다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도 1은 본 발명의 일실시예에 따른 인버터 소자의 등가 회로도이고, 도 2는 도 1에 도시된 인버터 소자의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 인버터 소자는 엔-타입(n-type) 또는 피-타입(p-type) 중 어느 한 가지 타입으로 이루어진 직렬 연결된 2개의 TFT 소자들을 포함하며, 이러한 본 발명의 일실시예에 따른 인버터 소자는 도 1에 도시된 바와 같이, enhancement-load type의 인버터(a) 또는 depletion-load type의 인버터(b)로 구현된다.
enhancement-load type의 인버터(a) 또는 depletion-load type의 인버터(b)로 구현 시, 도 2에 도시된 바와 같이, 인버터를 구성하는 2개의 TFT 소자들 모두가 게이트 전극이 반도체 층의 하위층에 존재하는 하부 게이트 소자 구조(소스/드레인 상부 접촉식 소자 구조)로 이루어질 수 있으며, 도 3에 도시된 바와 같이, 인버터를 구성하는 2개의 TFT 소자들 모두가 게이트 전극이 반도체 층의 상위층에 존재하는 상부 게이트 소자 구조(소스/드레인 하부 접촉식 소자 구조)로 이루어질 수 있다.
인버터를 구성하는 2개의 TFT 소자들 중 어느 하나의 소자는 driver TFT로, 나머지 하나의 소자를 load TFT로 역할하며, 무엇보다도 driver TFT와 load TFT 단위 소자 구조에서 각각의 게이트 절연막의 두께를 달리하여 동일한 입력 전압(Vin)이 가해졌을 경우, 상이한 게이트 절연막 두께 차이에 의해서 발생하는 전계 효과의 차이를 이용하여 두 박막 트랜지스터 소자의 전기적 특성 차이를 발생시켜 이를 이용하여 인버터 특성을 구현한다.
일반적인 박막 트랜지스터 소자의 경우에는 동일한 소스/드레인/게이트 전극, 반도체 채널 물질, 유전층 재료 및 공정 조건을 사용하더라도 소자의 구조에 따라서 특성의 차이가 나타나지만, 본 발명에서 제안한 구조의 경우에는 정해진 소자의 최적화된 공정 및 각 TFT 소자의 게이트 절연막의 두께를 달리하는 공정을 통해 추가적인 도핑 공정이 없기 때문에 소자의 대면적 균일도 및 재현성 등의 소자 특성 관리가 매우 용이하며, 동시에 두 가지 구조의 소자의 제작이 가능할 수 있으므로, 이를 이용하여 인버터 특성을 구현할 수 있다
본 발명의 일실시예에 따른 인버터 소자를 구성하는 박막 트랜지스터의 구조는 게이트의 위치에 따른 상부 또는 하부 게이트 구조를 가지는 모든 소자를 포함하며, 또한 소스 및 드레인 전극과 반도체 층과의 전기적 접합방법의 경우, 각각의 게이트 구조에 대하여 상부 및 하부 접촉식 구조를 모두 포함한다.
구체적으로, 인버터 소자를 구성하는 하부 게이트 구조의 드라이버 트랜지스터(D-TFT)는 기판(110) 상에 증착된 게이트 전극(120), 상기 게이트 전극(120) 상에 제1 두께(t1)로 증착된 게이트 절연막(130), 상기 제1 두께(t1)로 증착된 게이트 절연막(130) 상에 증착된 반도체 층(140); 및 상기 반도체층(140) 상에 증착된 소스 및 드레인 전극(152, 154)을 포함하며, 도면에 도시되지는 않았으나, 상기 게이트 전극(120) 상에는 유전층이 더 구비될 수 있다.
상기 인버터 소자(100)를 구성하는 나머지 하나의 하부 게이트 구조의 부하 트랜지스터(L-TFT)는 기판(110) 상에 증착된 게이트 전극(120'), 상기 하부 게이트 구조의 드라이버 트랜지스터(D-TFT)의 게이트 절연막(130)을 공유하며, 상기 게이트 전극(120') 상에 상기 제1 두께(t1)와 다른 제2 두께(t2)로 증착된 상기 게이트 절연막(130), 상기 제2 두께(t2)로 형성된 게이트 절연막(130) 상에 증착된 반도체 층(140'); 및 상기 반도체층(140') 상에 증착된 소스 및 드레인 전극(152', 154')을 포함하며, 도면에 도시되지는 않았으나, 상기 게이트 전극(120') 상에는 유전층이 더 증착될 수 있다.
상기 인버터 소자(100)를 구성하는 하부 게이트 구조의 TFT 소자에서 각 소자(D-TFT, L-TFT)의 소스/드레인/게이트 전극 물질(152/152', 154/154', 120/120')로는 일반적으로 사용되는 Al, Cr, Mo 등의 금속 재료와 금속 산화물 기반의 투명 산화물 전극 등이 사용 가능하며, 반도체 층(140, 140')으로는 유리 및 플라스틱 기판상에 사용이 가능한 비정질 Si, pentacene 등의 유기물 반도체 및 ZnO, IGZO, ZTO, IZTO, IZO, In2O3 등의 다원계 금속 산화물 반도체 재료 등이 사용이 가능하다. 게이트 절연막(120)으로는 유기물 절연체, SiO2, Si3N4, Al2O3, HfO2, TiO2와 같은 무기물 절연체 및 유기물과 무기물이 조합된 유기/무기 하이브리드(hybrid) 절연체 재료를 모두 포함한다.
이와 같이, 인버터를 구성하는 드라이버(driver) TFT와 부하(load) TFT 단위 소자 구조에서 각각의 게이트 절연막(130)의 두께(t1 ≠ t2)를 달리하여 동일한 입력 전압 (Vin)이 가해졌을 경우, 상이한 절연체 두께 차이에 의해서 발생하는 전계 효과의 차이를 이용하여 두 박막 트랜지스터 소자의 전기적 특성 차이를 발생시켜 이를 이용하여 인버터 특성을 구현하는 것이다. 도 2의 실시예에서는 드라이버(driver) TFT의 게이트 절연막의 두께(t1)가 부하(load) TFT의 게이트 절연막의 두께(t2)보다 두껍게 도시되었으나, 반대로 드라이버(driver) TFT의 게이트 절연막의 두께(t1)가 부하(load) TFT의 게이트 절연막의 두께(t2)보다 얇게 형성된 경우에도 인버터 특성의 구현이 가능함은 자명하다.
한편, 하부 게이트 구조의 경우, 반도체 증착 전에 게이트 절연막 식각 시에 표면 거칠기가 증가하여 박막 트랜지스터 소자의 전기적 특성을 저하할 수 있으므로, 이러한 경우에는 아래의 도 3의 실시예에 따른 상부 게이트 구조를 형성하면, 반도체 증착 후, 게이트 절연막이 형성되고, 그 이후에 게이트 절연막의 두께 조절 공정이 진행되므로 게이트 절연막 식각 공정에 의한 표면 거칠기의 감소의 영향을 줄일 수 있다.
도 3은 도 2에 도시된 인버터 소자의 다른 실시예로서, 상부 게이트 구조의 TFT 소자들로 이루어진 인버터 소자의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 인버터 소자(200)를 구성하는 상부 게이트 구조의 드라이버 트랜지스터(D-TFT)는 기판(210) 상에 증착된 소스 및 드레인 전극(222, 224), 상기 소스 및 드레인 전극(222, 224) 상에 증착된 반도체층(230), 상기 반도체층(230)상에 증착된 제1 두께(t1)의 게이트 절연막(240) 및 상기 제1 두께(t1)의 게이트 절연막(240) 상에 증착된 게이트 전극(250)을 포함하며, 도면에 도시되지는 않았으나, 상기 반도체층(230)과 게이트 절연막(240) 사이에는 유전층이 더 구비될 수 있다.
나머지 상부 게이트 구조의 부하 트랜지스터(L-TFT)는 기판(210) 상에 증착된 소스 및 드레인 전극(222', 224'), 상기 소스 및 드레인 전극(222', 224') 상에 증착된 반도체층(230'), 상기 반도체층(230')상에 증착된 제1 두께(t1)와 다른 제2 두께(t2)의 게이트 절연막(240) 및 상기 제1 두께(t1)의 게이트 절연막(240) 상에 증착된 게이트 전극(250)을 포함하며, 도면에 도시되지는 않았으나, 상기 반도체층(240)과 게이트 절연막(230) 사이에는 유전층이 더 증착될 수 있다.
이하, 도 2 및 도 3에 도시된 인버터 소자의 제조 공정에 대해 상세히 설명하기로 한다.
먼저, 도 2의 하부 게이트 구조의 TFT 소자들로 이루어진 인버터 소자의 공정은 Si wafer, 유리, 플라스틱 재질 등으로 이루어진 기판이 마련되고, 이 기판 위에 게이트 전극을 증착 후, 패터닝되는 공정이 수행된다. 이어, 게이트 절연막을 증착하고, 식각 공정을 통해 두 개의 TFT 소자들 중 한 개의 TFT의 게이트 전극상에 증착된 게이트 절연막을 식각하여 두께를 감소시킨다. 여기서, 증착/식각 공정 이외에 리프트-오프(lift-off) 공정 및 다양한 프린팅 공정을 이용하여 국부적 두께 조절이 이루어질 수도 있다. 이어, 하나의 TFT 소자의 드레인 전극과 나머지 TFT 소자의 소스 전극 간의 전기적 연결을 위한 컨택 홀(contact hole) 형성 후, 소스/드레인 전극 증착 및 이를 패터닝함으로써, 2개의 하부 게이트 구조의 단위 TFT로 이루어진 인버터 소자가 구현된다.
도 3의 상부 게이트 구조의 TFT 소자들로 이루어진 인버터 소자의 공정은 기판상에 소스/드레인 전극 증착 및 패터닝 한 후, 상기 소스 드레인 전극 상에 반도체층을 증착 후, 패터닝한다. 이어, 상기 반도체 층 상에 게이트 절연막을 증착하는 데, 이때, 식각 공정을 이용해 두 개의 TFT 소자들 중 한 개의 TFT 소자의 반도체 상에 형성된 게이트 절연막을 식각하여 두께를 감소시킨다. 전술한 바와 같이 증착/식각 방법 이외에 리프트-오프(lift-off) 공정 및 여러 가지 프린팅 공정을 이용한 국부적 두께 조절이 이루어질 수도 있다. 이어, 전기적 연결을 위한 컨택홀(contact hole)을 형성한 후, 게이트 전극을 증착 후, 패터닝 함으로써, 2개의 상부 게이트 구조의 단위 TFT로 이루어진 인버터 소자가 구현된다.
이하, 게이트 절연막의 두께 조절을 통해 두 개의 TFT 소자들 간의 전기적 특성 차이가 발생하는 원리에 대해 상세히 설명하기로 한다.
박막 트랜지스터의 게이트 전압과 드레인 전류 간의 관계식을 살펴보면, 아래의 수학식 1과 같다.
여기서, I DS 은 드레인 전류이고, μ은 포화 전계이동도이고, C는 절연층의 단위 면적당 커패시턴스(capacitance)이고, W는 채널의 폭이고, L은 채널 간의 거리이고, V GS 은 게이트 전압이고, V TH 는 문턱 전압으로 나타낼 수 있다.
상기 C는 아래의 수학식 2와 같다.
여기서, ε는 permittivity, d는 거리이다.
그러므로 전극 간의 거리가 가까워질수록 커패시턴스(capacitance)는 증가하게 되고, 이는 동일한 게이트 전압에서 흐를 수 있는 드레인 전류가 증가함을 나타낸다.
도 4에서는 Al재질의 소스/드레인저극, ZnO 재질의 반도체층을 적용한 박막 트랜지스터의 게이트 절연막(AL2O3) 두께에 따른 전기적 특성을 보여주는 그래프로서, 붉은 색 곡선은 두꺼운 게이트 절연막을 갖는 TFT 소자의 게이트 전압에 따른 드레인 전류의 변화를 보여주는 것이고, 파란색 곡선은 상대적으로 얇은 게이트 절연막을 갖는 TFT 소자의 게이트 전압에 따른 드레인 전류의 변화를 보여주는 것이다.
도 4에 도시된 바와 같이, 이러한 게이트 절연막 두께의 차이는 두 소자의 드레인 전류의 차이를 유발하여 이러한 특성을 이용하여 인버터를 구현할 수 있다.
따라서 상기와 같은 구조의 두 가지 단위 소자 중에서, 두꺼운 게이트 절연층으로 구성된 소자의 경우는 같은 게이트 전압에서 적은 드레인 전류가 발생하므로, Enhancement-load 인버터의 Load TFT 또는 Depletion-load 인버터의 Driver TFT로 적용이 가능하다.
또한, 얇은 게이트 절연막으로 구성된 소자의 경우는 같은 게이트 전압에서 많은 드레인 전류가 발생하므로, Enhancement-load 인버터의 Driver TFT 또는 Depletion-load 인버터의 Load TFT로 적용이 가능하다. 그러므로 이러한 게이트 절연층의 두께 조절에 의해서 재현성이 높고, 균일한 특성 확보가 가능하며, 간단한 공정을 통하여 인버터를 구현할 수 있다.
이와 같이, 본 발명의 인버터 소자를 구성하는 두 개의 박막 트랜지스터의 전기적 특성 차이를 각각 게이트 절연막의 두께 차이로 구현할 경우에는 기존의 트랜지스터의 채널 폭과 거리의 설계상의 차이를 이용한 방법에 비하여 대칭적인 구조를 구현할 수 있어, 소자 설계 시에 집적도를 향상시킬 수 있다.
또한, 기존의 반도체 채널층과 게이트 절연막 사이 계면의 표면처리를 통하여 차이를 유발하는 방법은 재현성 및 균일성이 저하될 수 있지만, 절연막 두께의 차이를 이용할 경우, 게이트 전극에 의해 유발되는 전계 효과는 절연체의 두께에 반비례하므로, 두 개의 트랜지스터의 전기적 특성을 정확하게 제어할 수 있으므로 재현성 및 균일성을 크게 향상시킬 수 있다.
또한, 기존의 반도체 채널층의 두께를 변화시켜 단위 박막 트랜지스터의 특성 차이를 유발하는 방법의 경우에는, 반도체 물질의 특성상, 두께에 의한 특성의 영향을 많이 받고, 또한 두께에 따라서 예측가능하게 전기적 특성이 변화하는 것이 아니기 때문에, 재현성 및 어레이 균일도 확보에 어려움이 있을 수 있다. 하지만, 게이트 절연층 두께를 조절하는 방법의 경우에는, 전계 효과가 게이트 절연층 두께에 예측 가능하게 반비례하므로, 소자 설계 및 공정 시에도 재현성 및 균일도 확보가 용이하고, 단위 소자의 전기적 특성 예측이 상대적으로 용이하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (6)
- 엔-타입(n-type) 또는 피-타입(p-type) 중 어느 한 가지 타입으로 이루어진 직렬 연결된 2개의 TFT 소자들을 포함하고, 상기 2개의 TFT 소자들 중 어느 하나의 소자는 드라이버(driver) 트랜지스터로, 나머지 하나의 소자는 부하(load) 트랜지스터로 역할하는 인버터 소자에 있어서,
상기 드라이버 트랜지스터와 상기 부하 트랜지스터가 하나의 게이트 절연막을 공유하되,
상기 드라이버 트랜지스터를 구성하는 반도체 층과 게이트 전극 사이에 형성된 상기 게이트 절연막의 두께와 상기 부하 트랜지스터를 구성하는 반도체 층과 게이트 전극 사이에 형성된 상기 게이트 절연막의 두께는 서로 다른 것을 특징으로 하는 인버터 소자.
- 제1항에 있어서, 상기 드라이버 트랜지스터와 상기 부하 트랜지스터 각각은,
상기 게이트 전극이 상기 반도체 층의 하위층에 존재하는 하부 게이트 구조 또는 상기 게이트 전극이 상기 반도체 층의 상위층에 존재하는 상부 게이트 구조인 것을 특징으로 하는 인버터 소자.
- 제2항에 있어서,
상기 하부 게이트 구조의 드라이버 트랜지스터는,
기판상에 형성된 드라이버측 게이트 전극;
상기 드라이버측 게이트 전극 상에 제1 두께로 형성된 게이트 절연막;
상기 제1 두께로 형성된 게이트 절연막을 사이에 두고 상기 드라이버측 게이트 전극 상에 형성된 드라이버측 반도체층; 및
상기 드라이버측 반도체층 상에 소정 간격으로 이격되어 형성된 드라이버측 소스 및 드레인 전극을 포함하고,
상기 하부 게이트 구조의 부하 트랜지스터는,
상기 기판상에 형성된 부하측 게이트 전극;
상기 부하측 게이트 전극 상에 상기 제1 두께와 다른 제2 두께로 형성된 상기 게이트 절연막;
상기 제2 두께로 형성된 게이트 절연막을 사이에 두고 상기 부하측 게이트 전극 상에 형성된 부하측 반도체층; 및
상기 부하측 반도체층 상에 부하측 소스 및 드레인 전극을 포함하고,
- 제2항에 있어서, 상기 상부 게이트 구조의 드라이버 트랜지스터는,
기판상에 형성된 드라이버측 소스 및 드레인 전극;
상기 드라이버측 소스 및 드레인 전극 상에 증착된 드라이버측 반도체층;
상기 드라이버측 반도체층 상에 제1 두께로 형성된 게이트 절연막; 및
상기 제1 두께로 형성된 게이트 절연막을 사이에 두고, 상기 반도체 층 상에 형성된 드라이버 측 게이트 전극을 포함하고,
상기 상부 게이트 구조의 부하 트랜지스터는,
상기 기판상에 형성된 부하측 소스 및 드레인 전극;
상기 부하측 소스 및 드레인 전극 상에 증착된 부하측 반도체층;
상기 부하측 반도체층 상에 상기 제1 두께와 다른 제2 두께로 형성된 게이트 절연막; 및
상기 제2 두께로 형성된 게이트 절연막을 사이에 두고, 상기 반도체 층 상에 형성된 부하측 게이트 전극
을 포함하는 것을 특징으로 하는 인버터 소자.
- 기판상에 상부 게이트 구조의 드라이버 TFT의 소스 및 드레인 전극과 상부 게이트 구조의 부하 TFT의 소스 및 드레인 전극을 증착 및 패터닝하는 단계;
상기 드라이버 TFT 소자의 소스 및 드레인 전극 상에 채널층인 반도체층을 증착 및 패터닝하고, 상기 부하 TFT 소자의 소스 및 드레인 전극 상에 채널층인 반도체층을 증착 패터닝하는 단계;
상기 드라이버 TFT 소자의 반도체층 상에 제1 두께의 게이트 절연막을 증착하고, 상기 부하 TFT 소자의 반도체층 상에 상기 제1 두께와 다른 제2 두께의 게이트 절연막을 증착하되, 상기 제2 두께의 게이트 절연막은 식각 공정, 리프트 오프 공정 및 프린팅 공정 중 어느 하나의 공정으로 형성하는 단계; 및
상기 제1 두께의 게이트 절연막 상에 상기 드라이버 TFT의 게이트 전극을 증착 및 패터닝하고, 상기 제2 두께의 게이트 절연막 상에 상기 부하 TFT의 게이트 전극을 증착 및 패터닝 하는 단계
를 포함하는 인버터 소자의 제조 방법.
- 기판상에 하부 게이트 구조의 드라이버 TFT의 게이트 전극과 하부 게이트 구조의 부하 TFT의 게이트 전극을 증착 및 패터닝하는 단계;
상기 드라이버 TFT 소자의 게이트 전극 상에 제1 두께의 게이트 절연막을 증착 및 패터닝하고, 상기 부하 TFT 소자의 게이트 전극 상에 상기 제1 두께와 다른 제2 두께의 게이트 절연막을 증착 패터닝하되, 상기 제2 두께의 게이트 절연막은 상기 제2 두께의 게이트 절연막은 식각 공정, 리프트 오프 공정 및 프린팅 공정 중 어느 하나의 공정으로 형성하는 단계;
상기 제1 두께의 게이트 절연막 상에 상기 드라이버 TFT 소자의 채널층인 반도체층을 증착하고, 상기 제2 두께의 게이트 절연막 상에 상기 부하 TFT 소자의 채널층인 반도체층을 증착하는 단계; 및
상기 드라이버 TFT 소자의 반도체층 상에 소스 및 드레인 전극을 증착 및 패터닝하고, 상기 부하 TFT 소자의 반도체층 상에 소스 및 드레인 전극을 증착 및 패터닝하는 단계
를 포함하는 인버터 소자의 제조 방법.
Priority Applications (1)
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| KR1020120020499A KR20130098739A (ko) | 2012-02-28 | 2012-02-28 | 박막 트랜지스터를 이용한 인버터 소자 및 그 제조방법 |
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| KR (1) | KR20130098739A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465697A (zh) * | 2013-09-19 | 2015-03-25 | 株式会社东芝 | 显示设备及半导体设备 |
| CN110880518A (zh) * | 2019-11-28 | 2020-03-13 | 云谷（固安）科技有限公司 | 一种阵列基板及其制备方法和显示面板 |
| CN112530989A (zh) * | 2020-12-03 | 2021-03-19 | 南京大学 | 一种超高增益有机放大器及其制备方法 |
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2012
- 2012-02-28 KR KR1020120020499A patent/KR20130098739A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465697A (zh) * | 2013-09-19 | 2015-03-25 | 株式会社东芝 | 显示设备及半导体设备 |
| CN110880518A (zh) * | 2019-11-28 | 2020-03-13 | 云谷（固安）科技有限公司 | 一种阵列基板及其制备方法和显示面板 |
| CN110880518B (zh) * | 2019-11-28 | 2021-07-13 | 云谷（固安）科技有限公司 | 一种阵列基板及其制备方法和显示面板 |
| US11929368B2 (en) | 2019-11-28 | 2024-03-12 | Yungu (Gu'an) Technology Co., Ltd. | Array substrate and display panel |
| CN112530989A (zh) * | 2020-12-03 | 2021-03-19 | 南京大学 | 一种超高增益有机放大器及其制备方法 |
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