KR20120076061A - 복수의 그래핀 채널층을 구비하는 그래핀 전자소자 - Google Patents

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Abstract

복수의 그래핀 채널층을 구비한 그래핀 전자소자가 개시된다. 개시된 그래핀 전자소자는 기판 상의 게이트 전극과, 상기 기판 상에서 상기 게이트 전극을 덮는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에서, 그 사이에 제2 게이트 절연막이 개재된 복수의 그래핀 채널층과, 상기 복수의 그래핀 채널층의 각 그래핀 채널층의 양단부와 연결된 소스 전극 및 드레인 전극을 구비한다.

Description

복수의 그래핀 채널층을 구비하는 그래핀 전자소자{Graphene electronic device comprising a plurality of graphene channel layers}
개시된 실시예는 복수의 그래핀 채널층이 이격되게 적층되어 형성된 복수의 그래핀 채널층을 구비하는 그래핀 전자소자에 관한 것이다.
2차원 6각형 탄소 구조(2-dimensional hexagonal carbon structure)를 가지는 그래핀(graphene)은 반도체를 대체할 수 있는 새로운 물질이다. 그래핀은 제로 갭 반도체(zero gap semiconductor)이다. 또한, 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높아 고속동작 소자, 예를 들어 RF 소자(radio frequency device)에 적용될 수 있다.
그래핀은 채널폭(channel width)을 10nm 이하로 작게 하여 그래핀 나노리본(graphene nano-ribbon)(GNR)을 형성하는 경우, 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된다. 이와 같은 GNR을 이용하여 상온에서 작동이 가능한 전계 효과 트랜지스터(field effect transistor)를 제작할 수 있다.
그래핀 전자소자는 그래핀을 이용한 전자소자로서 전계효과 트랜지스터, RF(radio frequency) 트랜지스터 등을 말한다.
개시된 실시예에서는 드레인 전류 및 전류이득 특성을 개선한 복수의 그래핀 채널층을 구비하는 그래핀 전자소자를 제공한다.
본 발명의 일 실시예에 따른 복수의 채널층을 구비하는 그래핀 전자소자는: 기판;
상기 기판 상의 게이트 전극;
상기 기판 상에서 상기 게이트 전극을 덮는 제1 게이트 절연막;
상기 게이트 절연막 상에서, 그 사이에 제2 게이트 절연막이 개재된 복수의 그래핀 채널층; 및
상기 복수의 그래핀 채널층의 각 그래핀 채널층의 양단부와 연결된 소스 전극 및 드레인 전극;을 구비한다.
상기 복수의 그래핀 채널층은 상기 제1 게이트 절연막 상의 제1 그래핀 채널층과, 상기 제2 게이트 절연막 상의 제2 그래핀 채널층을 구비한다.
일 국면에 따르면, 상기 게이트 전극은 상기 기판 상에 임베드되며 그 상면이 상기 게이트 절연막과 접촉된다.
본 발명의 다른 국면에 따르면, 상기 기판은 도전성 기판이며, 상기 게이트 전극은 상기 기판이다.
상기 제2 게이트 절연막은 10 nm - 200 nm 두께로 형성될 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 제1 그래핀 채널층 및 상기 제2 그래핀 채널층의 각각의 양단과 접촉하도록 상기 제1 그래핀 채널층 및 상기 제2 그래핀 채널층 상에 형성된다.
상기 제1 그래핀 채널층의 길이는 상기 제2 그래핀 채널층의 길이 보다 길다.
상기 제2 게이트 절연막은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드로 이루어진 그룹 중 선택된 어느 하나로 형성될 수 있다.
본 발명의 다른 실시예에 따른 복수의 그래핀 채널층을 구비한 그래핀 전자소자는: 기판;
상기 기판 상에서, 사이에 절연층이 형성된 복수의 그래핀 채널층;
상기 복수의 그래핀 채널층의 각 그래핀 채널층의 양단부와 연결된 소스 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극 사이에서 상기 복수의 그래핀 채널층을 덮는 제1 게이트 절연막; 및
상기 제1 게이트 절연막 상의 게이트 전극;을 구비한다.
본 발명의 실시예에 따른 그래핀 전자소자는 그래핀 채널층이 복층으로 형성되어서 소스 전극 및 드레인 전극 사이의 전류 이동속도가 증가하므로, 구동전압이 낮으며, 구동속도가 증가할 수 있다.
도 1은 일 실시예에 따른 그래핀 전자소자의 구조를 보여주는 개략적 단면도이다.
도 2 내지 도 4는 본 발명의 실시예에 의한 2개의 그래핀 채널층을 구비하는 그래핀 전자소자와 한 개의 그래핀 채널층을 구비하는 그래핀 전자소자의 전기적 특성을 시뮬레이션한 그래프이다.
도 5는 다른 실시예에 따른 그래핀 전자소자의 구조를 보여주는 개략적 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 그래핀 전자소자(100)의 구조를 보여주는 개략적 단면도이다.
도 1을 참조하면, 기판(110)의 표면에 게이트 전극(120)이 임베드되어 있다. 게이트 전극(120)은 도전성 금속, 예컨대 알루미늄 등으로 형성될 수 있다. 게이트 전극(120)의 상부면을 제외한 표면은 기판(110)에 의해 둘러싸여 있다. 기판(110)은 실리콘 기판일 수 있다.
본 발명의 실시예는 반드시 게이트 전극(120)이 임베드되어 있는 것에 한정되지는 않는다. 예컨대 기판(110)의 표면 상에 게이트 전극(120)의 하부만이 접촉되도록 형성될 수도 있다. 또한, 게이트 전극(120) 대신에 도전성 기판을 게이트 전극(120)으로 이용할 수도 있다.
기판(110) 상에는 게이트 전극(120)을 덮는 제1 게이트 절연막(131)이 형성되어 있다. 제1 게이트 절연막(131)은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드 등으로 형성될 수 있다. 제1 게이트 절연막(131)은 대략 10nm - 200 nm 두께로 형성될 수 있다.
제1 게이트 절연막(131) 상에는 제1 그래핀 채널층(141)이 형성되어 있다. 제1 그래핀 채널층(141)은 1층 또는 2층의 그래핀을 전사하여 형성할 수 있다.
제1 그래핀 채널층(141) 상에는 제2 게이트 절연막(132)이 형성된다. 제2 게이트 절연막(132)은 제1 그래핀 채널층(141)의 양단을 노출시키도록 형성된다. 제2 게이트 절연막(132) 상에는 제2 그래핀 채널층(142)이 형성된다. 제2 그래핀 채널층(142)은 제1 그래핀 채널층(141)과 이격되도록 형성된다.
제2 게이트 절연막(132)은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드 등으로 형성될 수 있다. 제2 게이트 절연막(132)은 대략 10nm - 200 nm 두께로 형성될 수 있다. 제2 게이트 절연막(132)이 10nm 이하로 형성되는 경우, 제2 그래핀 채널층(142)과 제1 그래핀 채널층(141)이 통전될 위험이 있으며, 또한, 이들 사이의 캐리어의 이동으로 캐리어 이동도가 감소될 수 있다. 제2 게이트 절연막(132)이 200nm 이상의 두께를 가지면, 게이트 전극(120)이 제2 게이트 절연막(132)을 제어하는 데 높은 전압이 요구될 수 있다.
제1 그래핀 채널층(141)의 길이는 제2 그래핀 채널층(142)의 길이 보다 길다.
제1 게이트 절연막(131) 상에는 제1 그래핀 채널층(141)과 제2 그래핀 채널층(142)의 양단과 각각 연결된 소스 전극(150) 및 드레인 전극(160)이 형성된다. 소스 전극(150)으로부터 드레인 전극(160)으로의 전하의 이동은 제1 그래핀 채널층(141)과 제2 그래핀 채널층(142)을 통해서 이동된다.
도 1의 그래핀 전자소자는 백게이트 타입 트랜지스터이다. 제1 그래핀 채널층(141) 및 제2 그래핀 채널층(142)의 폭을 대략 1nm - 20nm 정도로 형성하는 경우, 제1 그래핀 채널층(141) 및 제2 그래핀 채널층(142)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 도 1의 그래핀 전자소자는 전계효과 트랜지스터가 된다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
한편, 제1 그래핀 채널층(141) 및 제2 그래핀 채널층(142)의 폭을 대략 100 nm 이상으로 형성하는 경우, 그래핀 채널층은 도전체로서 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높다. 이러한 그래핀 채널층을 가진 그래핀 전자소자는 RF 트랜지스터로 이용될 수 있다.
도 2 내지 도 4는 본 발명의 실시예에 의한 2개의 그래핀 채널층을 구비하는 그래핀 전자소자와 한 개의 그래핀 채널층을 구비하는 그래핀 전자소자(종래의 전자소자라 칭한다)의 전기적 특성을 시뮬레이션한 그래프이다.
도 2를 참조하면, 제1 그래프(G1)는 종래의 전자소자의 전류밀도 변화를 도시한 그래프이다. 제2 그래프(G2)는 본 발명의 전자소자의 전류밀도 변화를 도시한 그래프이다. 종래의 전자소자는 하나의 채널층으로부터 하나의 피크 전류 밀도를 보여준다. 본 발명의 전자소자는 두개의 채널층의 위치에서 각각 피크 전류 밀도를 보여준다. 제1 피크(P1) 전류값과 제2 피크(P2) 전류값의 크기는 각각 종래 전자소자의 피크 전류값 보다 조금 작다. 제1 채널층으로부터의 제1 피크(P1) 전류값이 제2 채널층으로부터의 제2 피크(P2) 전류값 보다 조금 높다. 도 2의 그래프로부터, 소스 전극으로부터 드레인 전극으로의 전류가 제1 채널층과 제2 채널층 모두에 흐르는 것을 알 수 있다. 이는 게이트 전극에 인가된 전압에 의한 전계가 제2 채널층에도 전달되는 것을 의미한다.
도 3을 참조하면, 제3 그래프(G3)는 종래의 전자소자의 I-V 특성 곡선이며, 제4 그래프(G4)는 본 발명의 전자소자의 I-V 특성 곡선이다. 종래의 전자소자 보다 본 발명의 전자소자에서의 드레인 전류가 크다. 이는 두개의 채널층을 흐르는 전류의 합이 종래 전자소자의 하나의 채널층을 흐르는 전류 보다 큰 것을 의미한다.
도 4를 참조하면, 제5 그래프(G5)는 종래의 전자소자의 전류 게인 특성 그래프이며, 제6 그래프(G6)는 본 발명의 전자소자의 전류 게인 특성 그래프이다. 종래의 전자소자 보다 본 발명의 전자소자의 전류이득도 대략 41% 증가된다.
이에 따라, 본 발명의 실시예에 따른 전자소자의 구동전압이 낮다. 또한 캐리어 이동속도가 증가하여 고속 동작이 필요한 회로에 이용될 수 있다.
도 5는 다른 실시예에 따른 그래핀 전자소자(200)의 구조를 보여주는 개략적 단면도이다.
도 5를 참조하면, 기판(210) 상에 절연층(212)이 형성되어 있다. 기판(210)은 실리콘 기판일 수 있다. 기판(210)이 비도전성 기판인 경우, 절연층은 생략될 수 있다.
절연층(212) 상에 제2 그래핀 채널층(242)이 형성되어 있다. 제2 그래핀 채널층(242)은 1층 또는 2층의 그래핀을 전사하여 형성할 수 있다.
제2 그래핀 채널층(242) 상에는 제2 게이트 절연막(232)이 형성된다. 제2 게이트 절연막(232)은 제1 그래핀 채널층(241)의 양단을 노출시키도록 형성된다. 제2 게이트 절연막(232) 상에는 제1 그래핀 채널층(241)이 형성된다. 제1 그래핀 채널층(241)은 제2 그래핀 채널층(242)과 이격되도록 형성된다.
제2 게이트 절연막(232)은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드 등으로 형성될 수 있다. 제2 게이트 절연막(232)은 대략 10nm - 200 nm 두께로 형성될 수 있다. 제2 게이트 절연막(232)이 10nm 이하로 형성되는 경우, 제2 그래핀 채널층(242)과 제1 그래핀 채널층(241)이 통전될 위험이 있으며, 또한, 이들 사이의 캐리어의 이동으로 캐리어 이동도가 감소될 수 있다. 제2 게이트 절연막(232)이 200nm 이상의 두께를 가지면, 게이트 전극(220)이 제2 게이트 절연막(232)을 제어하는 데 높은 전압이 요구될 수 있다.
제1 그래핀 채널층(241) 상에는 제1 게이트 절연막(231)이 형성된다. 제1 게이트 절연막(231)은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드 등으로 형성될 수 있다. 제1 게이트 절연막(231)은 대략 10nm 200 nm 두께로 형성될 수 있다.
제1 게이트 절연막(231) 상에는 게이트 전극(220)이 형성된다. 게이트 전극(220)은 도전성 금속으로 형성될 수 있다.
제2 그래핀 채널층(242)의 길이는 제1 그래핀 채널층(241)의 길이 보다 길다.
절연층 상에는 제1 그래핀 채널층(241)과 제2 그래핀 채널층(242)의 양단과 각각 연결된 소스 전극(250) 및 드레인 전극(260)이 형성된다. 소스 전극(250)으로부터 드레인 전극(260)으로의 전하의 이동은 제1 그래핀 채널층(241)과 제2 그래핀 채널층(242)을 통해서 이동된다.
도 5의 그래핀 전자소자는 톱 타입 트랜지스터이다. 제1 그래핀 채널층(241) 및 제2 그래핀 채널층(242)의 폭을 대략 1nm - 20nm 정도로 형성하는 경우, 제1 그래핀 채널층(241) 및 제2 그래핀 채널층(242)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 도 5의 그래핀 전자소자는 전계효과 트랜지스터가 된다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
한편, 제1 그래핀 채널층(241) 및 제2 그래핀 채널층(242)의 폭을 대략 100 nm 이상으로 형성하는 경우, 그래핀 채널층은 도전체로서 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높다. 이러한 그래핀 채널층을 가진 그래핀 전자소자는 RF 트랜지스터로 이용될 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

Claims (14)

  1. 기판;
    상기 기판 상의 게이트 전극;
    상기 기판 상에서 상기 게이트 전극을 덮는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에서, 그 사이에 제2 게이트 절연막이 개재된 복수의 그래핀 채널층; 및
    상기 복수의 그래핀 채널층의 각 그래핀 채널층의 양단부와 연결된 소스 전극 및 드레인 전극;을 구비하는 복수 그래핀 채널층을 구비하는 그래핀 전자소자.
  2. 제 1 항에 있어서,
    상기 복수의 그래핀 채널층은 상기 제1 게이트 절연막 상의 제1 그래핀 채널층과, 상기 제2 게이트 절연막 상의 제2 그래핀 채널층을 구비한 그래핀 전자소자.
  3. 제 2 항에 있어서,
    상기 게이트 전극은 상기 기판 상에 임베드되며 그 상면이 상기 게이트 옥사이드와 접촉되는 그래핀 전자소자.
  4. 제 2 항에 있어서,
    상기 기판은 도전성 기판이며, 상기 게이트 전극은 상기 기판인 그래핀 전자소자.
  5. 제 2 항에 있어서,
    상기 제2 게이트 절연막은 10 nm - 200 nm 두께로 형성된 그래핀 전자소자.
  6. 제 2 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 그래핀 채널층 및 상기 제2 그래핀 채널층의 각각의 양단과 접촉하도록 상기 제1 그래핀 채널층 및 상기 제2 그래핀 채널층 상에 형성된 그래핀 전자소자.
  7. 제 6 항에 있어서,
    상기 제1 그래핀 채널층의 길이는 상기 제2 그래핀 채널층의 길이 보다 긴 그래핀 전자소자.
  8. 제 1 항에 있어서,
    상기 제2 게이트 절연막은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드로 이루어진 그룹 중 선택된 어느 하나로 형성된 그래핀 전자소자.
  9. 기판;
    상기 기판 상에서, 사이에 절연층이 형성된 복수의 그래핀 채널층;
    상기 복수의 그래핀 채널층의 각 그래핀 채널층의 양단부와 연결된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 사이에서 상기 복수의 그래핀 채널층을 덮는 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상의 게이트 전극;을 구비하는 그래핀 전자소자.
  10. 제 9 항에 있어서,
    상기 복수 그래핀 채널층은 상기 제1 게이트 절연막 상의 제1 그래핀 채널층과, 상기 제2 게이트 절연막 상의 제2 그래핀 채널층을 구비하며, 상기 절연층은 제2 게이트 절연막인 그래핀 전자소자.
  11. 제 10 항에 있어서,
    상기 제2 게이트 절연막은 10 nm - 200 nm 두께로 형성된 그래핀 전자소자.
  12. 제 10 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 그래핀 채널층 및 상기 제2 그래핀 채널층의 각각의 양단과 접촉하도록 상기 제1 그래핀 채널층 및 상기 제2 그래핀 채널층 상에 형성된 그래핀 전자소자.
  13. 제 12 항에 있어서,
    상기 제2 그래핀 채널층의 길이는 상기 제1 그래핀 채널층의 길이 보다 긴 그래핀 전자소자.
  14. 제 9 항에 있어서,
    상기 제2 게이트 절연막은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드로 이루어진 그룹 중 선택된 어느 하나로 형성된 그래핀 전자소자.
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