KR102039630B1 - 터널링 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
터널링 전계효과 트랜지스터 및 그 제조방법을 개시한다. 본 발명의 일 실시예는, 터널링 전계효과 트랜지스터로서, As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 구비된 소스영역, 드레인영역, 채널영역; 및 상기 소스영역과 상기 채널영역 사이에 배치되며, As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 구비된 도전영역;을 포함하며, 상기 도전영역의 두께는 상기 채널영역의 두께보다 큰, 터널링 전계효과 트랜지스터를 개시한다.
Description
본 발명의 실시예들은 터널링 전계효과 트랜지스터 및 그 제조방법으로 보다 구체적으로는 2D 물질을 포함하는 터널링 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 마이크로 프로세서 및 고집적 회로는, 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET) 등의 소자를 반도체 기판 상에 집적해서 제조된다. 이러한, MOSFETs (Metal- Oxide- Semiconductor- Field- Effect Transistors) 소자의 지속적인 소형화로 인한 누설전류의 증가와 이에 따른 전력소모 증가 문제가 대두되었다.
도 1을 참조하면, MOSFETs 소자(10)는 소스(21)와 드레인(27) 사이에 걸리는 전계에 의해서 소스의 캐리어(전자 혹은 정공)가 게이트(40G, 41G)에 의해 조절되는 채널의 전위 장벽을 넘어 드레인으로 움직여 전류가 흐르는 원리를 기반으로 한다.
이러한 MOSFETs 소자(10)는 누설 전류와 전력소모 관점에서 ‘볼츠만 한계'라는 근본적인 물리적 한계를 가진다. 볼츠만 분포를 따르는 소스의 캐리어가 전계가 아닌 열에너지에 의해서 전위 장벽을 넘어 흐르게 되는 누설 전류는 근본적으로 차단할 수 없다. 이 때문에, 얼마나 MOSFETs을 효율적으로 켜고 끌 수 있는지를 나타내는 지표인 문턱전압이하 기울기(Subthreshold Slope, SS)가 상온에서 60mV/ dec 이하로 낮아질 수 없는 물리적 한계가 있다. 즉, MOSFETs에서 전류를 10배 증가시키기 위해 필요한 게이트 전압 변화량인 SS는 60mV 이하로 낮아질 수 없는 볼츠만 한계가 존재한다.
한편, SS를 60mV 이하로 낮출 수 있는 소자로서 고안된 도 2의 TFETs (Tunneling Field- Effect Transistors) 소자(20)는 기존 MOSFETs에서의 전자나 홀이 채널의 전위 장벽을 넘어가는 열전자 방출과는 상이한 양자역학적 터널링 방식으로 전자나 홀의 흐름을 제어한다.
이러한 TFETs 소자(20)는 기본적으로, 도 2와 같이, 통상의 MOSFET과 달리 채널영역(55) 양측으로 서로 반대극성을 갖는 불순물로 소스(51)/드레인(57)을 형성하는 구조를 갖는다. 예컨대, N 채널 TFETs 소자(20)인 경우, 채널영역(55) 양측으로 소스(51)는 P+ 영역, 드레인(57)은 N+ 영역으로 형성된다. 여기서, P+ 영역은 P형 고농도 도핑층을, N+ 영역은 N형 고농도 도핑층을 각각 말한다.
상기와 같은 구조에서, 게이트절연막(30) 상의 게이트(40G, 41G)에 + 구동전압이 인가되고, 소스(51) 및 드레인(57)에 역바이어스 전압이 각각 인가하게 되면, 채널영역(55)과 소스(51) 사이에 급격한 에너지 밴드 경사를 갖는 접합(junction)이 형성되어 양자역학적 터널링에 의한 구동전류가 흐르게 된다.
즉, 게이트(40G, 41G)에 걸리는 전압에 의해서 채널의 전도대, 가전자대의 위치가 결정되며, 전도대와 가전자대가 같은 에너지 범위에 존재하게 되면, 가전자대의 전자가 양자역학적 터널링을 통하여 밴드갭의 에너지 장벽을 지나 전도대로 옮겨가면서 전류가 흐르게 된다. 때문에 게이트 전압의 미세한 변화가 전류의 큰 변화를 유도할 수 있어 SS를 60mV/ dec 이하로 낮출 수 있는 MOSFETs을 대체할 유망한 초저전력 소자로 널리 연구되어 왔다. 하지만 TFETs은 근본적으로 양자역학적 터널링에 의한 전류에 의존하기 때문에 MOSFETs의 구동전류에 비하여 매우 낮은 전류값을 갖는 근본적인 문제가 있다.
본 발명의 실시예들은 2D(dimension) 물질인 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 모노레이어(monolayer)를 터널링 전계효과 트랜지스터에 적용하여 터널링 효율을 극대화하여 높은 구동 전류가 가능한 터널링 전계효과 트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시예는, 터널링 전계효과 트랜지스터로서, As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 구비된 소스영역, 드레인영역, 채널영역; 및 상기 소스영역과 상기 채널영역 사이에 배치되며, As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 구비된 도전영역;을 포함하며, 상기 도전영역의 두께는 상기 채널영역의 두께보다 큰, 터널링 전계효과 트랜지스터를 개시한다.
일 실시예에 있어서, 상기 소스영역, 드레인영역, 및 채널영역은 상기 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소의 단일층(monolayer)으로 구비되며,상기 도전영역은 상기 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소의 다층구조로 구비될 수 있다.
일 실시예에 있어서, 상기 도전영역의 두께는 상기 채널영역의 두께의 2배 이상일 수 있다.
일 실시예에 있어서, 상기 도전영역과 상기 채널영역은 일체(一體)로 구비될 수 있다.
일 실시예에 있어서, 상기 채널영역 상부에 제1게이트절연층을 사이에 두고 배치된 제1게이트전극;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 채널영역 하부에 제2게이트절연층을 사이에 두고 배치된 제2게이트전극;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 소스영역과 상기 드레인영역은 서로 다른 타입의 불순물이 도핑될 수 있다.
일 실시예에 있어서, 상기 소스영역과 접하도록 형성된 소스전극; 및 상기 드레인영역과 접하도록 형성된 드레인 전극;을 더 포함할 수 있다.
본 발명의 다른 실시예는, 터널링 전계효과 트랜지스터로서, 단일층으로 형성된 2D(dimensional) 물질로 구비된 소스영역, 채널영역, 드레인 영역; 및 상기 소스영역과 상기 채널영역 사이에 배치되며, 상기 2D 물질이 2층 이상 적층되어 구비된 도전영역;을 포함하며, 상기 2D 물질은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 구비된, 터널링 전계효과 트랜지스터를 개시한다.
일 실시예에 있어서, 상기 채널영역의 두께는 0.1 nm 내지 0.2 nm일 수 있다.
일 실시예에 있어서, 상기 채널영역 상부에는 제1게이트절연층을 사이에 두고 배치된 제1게이트전극; 상기 소스영역과 접하도록 형성된 소스전극; 및 상기 드레인영역과 접하도록 형성된 드레인 전극;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 채널영역 하부에는 제2게이트절연층을 사이에 두고 배치된 제2게이트전극;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전영역의 폭은 1 nm 내지 2 nm일 수 있다.
본 발명의 또 다른 실시예는, 터널링 전계효과 트랜지스터의 제조방법으로,기판 상에 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 구비된 다층구조의 예비-물질층을 형성하는 단계; 상기 예비-물질층에서 도전영역이 될 부분을 제외한 영역을 식각하여 소스영역, 채널영역, 드레인영역을 포함하는 물질층을 형성하는 단계;를 포함하며, 상기 도전영역은 상기 소스영역과 상기 채널영역 사이에 배치되는, 터널링 전계효과 트랜지스터의 제조방법을 개시한다.
일 실시예에 있어서, 상기 채널영역을 덮는 게이트절연층을 형성하는 단계; 상기 소스영역 및 상기 드레인영역에 서로 다른 타입의 불순물을 도핑하는 단계; 및 상기 채널영역과 중첩되도록 상기 게이트절연층 상에 게이트전극을 형성하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전영역의 두께는 상기 채널영역의 두께의 2배 이상일 수 있다.
일 실시예에 있어서, 상기 채널영역의 두께는 0.1 nm 내지 0.2 nm일 수 있다.
일 실시예에 있어서, 상기 도전영역의 폭은 폭은 1 nm 내지 2 nm일 수 있다.
상기와 같이, 본 발명의 실시예들에 의한 터널링 전계효과 트랜지스터는 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일원소로 이루어진 채널영역 및 도전영역을 포함하는 바, 문턱전압이하기울기를 낮출 수 있으며, 구동 전류의 값을 증가시킬 수 있다.
또한, 도전영역은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일원소로 이루어진 물질층의 두께로 제어할 수 있는 바, 터널링 전계효과 트랜지스터의 제조방법이 용이할 수 있다.
도 1은 종래의 전계효과 트랜지스터의 일 예를 개략적으로 나타낸 단면도이다.
도 2는 종래의 터널링 전계효과 트랜지스터의 일 예를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 개략적인 단면도 및 그 동작을 설명하기 위한 에너지밴드를 나타낸다.
도 4는 Sb(antimonene) 원소로 이루어진 단층(monolayer), 2층(bi-layer), 3층(triple layer)에 대한 밴드갭 구조를 시뮬레이션한 결과를 나타낸다.
도 5는 본 발명에 따른 터널링 전계효과 트랜지스터의 특성과 도 2에 개시된 일반적인 터널링 전계효과 트랜지스터의 특성을 비교하여 나타낸 게이트 전압과 구동 전류와의 관계를 나타낸다.
도 6은 본 발명의 다른 일시예에 따른 터널링 전계효과 트랜지스터를 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 또 다른 일시예에 따른 터널링 전계효과 트랜지스터를 개략적으로 나타낸 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예들에 따른 터널링 전계효과 트랜지스터의 제조방법을 순차적으로 나타낸 단면도이다
도 9는 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 성능을 시뮬레이션하기 위한 모델이다.
도 10은 도 9의 모델을 바탕으로 Ids-Vgs 커브를 시뮬레이션한 데이터이다.
도 2는 종래의 터널링 전계효과 트랜지스터의 일 예를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 개략적인 단면도 및 그 동작을 설명하기 위한 에너지밴드를 나타낸다.
도 4는 Sb(antimonene) 원소로 이루어진 단층(monolayer), 2층(bi-layer), 3층(triple layer)에 대한 밴드갭 구조를 시뮬레이션한 결과를 나타낸다.
도 5는 본 발명에 따른 터널링 전계효과 트랜지스터의 특성과 도 2에 개시된 일반적인 터널링 전계효과 트랜지스터의 특성을 비교하여 나타낸 게이트 전압과 구동 전류와의 관계를 나타낸다.
도 6은 본 발명의 다른 일시예에 따른 터널링 전계효과 트랜지스터를 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 또 다른 일시예에 따른 터널링 전계효과 트랜지스터를 개략적으로 나타낸 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예들에 따른 터널링 전계효과 트랜지스터의 제조방법을 순차적으로 나타낸 단면도이다
도 9는 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 성능을 시뮬레이션하기 위한 모델이다.
도 10은 도 9의 모델을 바탕으로 Ids-Vgs 커브를 시뮬레이션한 데이터이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터(100)의 개략적인 단면도 및 그 동작을 설명하기 위한 에너지밴드를 나타낸다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터(100)는 소스영역(121), 채널영역(125), 드레인영역(127), 및 소스영역(121)과 채널영역(125) 사이에 구비된 도전영역(123)을 구비한다.
상기 소스영역(121), 채널영역(125), 드레인영역(127) 및 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소를 포함할 수 있다. 이 때, 소스영역(121), 채널영역(125), 드레인영역(127)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소가 단일층을 형성하여 2D 물질로 구비되며, 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소가 적층되어 다층구조를 형성할 수 있다.
최근 "2D monoelemental arsenene, antimonene, and bismuthene: beyond black phosphorus M Pumera, Z Sofer - Advanced Materials, 2017 - Wiley Online Library", "Atomically thin arsenene and antimonene: semimetal-semiconductor and indirect-direct band-gap transitions, S Zhang, Z Yan, Y Li, Z Chen, H Zeng - Angewandte Chemie, 2015 - Wiley Online Library" 등의 논문에서는 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 단일 원소가 단일층을 형성한 2D 물질은 밴드갭을 갖는 반도체 특성을 보이며, 2층 이상의 다층구조를 형성하는 경우에는 밴드갭이 사라져 도체의 특성을 띄게된다는 연구가 보고되었다.
도 4는 Sb(antimonene) 원소로 이루어진 단층(monolayer), 2층(bi-layer), 3층(triple layer)에 대한 밴드갭 구조를 시뮬레이션한 결과를 나타낸다.
도 4를 참조하면, 도 4(a)와 같이 단층 구조인 경우에는 가전자대의 최고점과 전도대의 최저점의 에너지 간격, 즉 에너지 밴드갭이 1.405 eV로 나타나 반도체 특성으로 나타낸다.
반면, 도 4(b)와 같이 2층 구조 또는 도 4(c)와 같이 3층 구조로 적층된 다층 구조인 경우에는 가전자대의 최고점과 전도대의 최저점의 간격이 없는, 즉, 에너지 밴드갭이 없는 특성을 보인다. 이는 Sb(antimonene) 원소가 단일층이 아닌 2층 구조 이상의 다층구조인 경우 도체의 성질을 지님을 의미할 수 있다.
마찬가지로 As(arsenene), Bi(bismuthene)의 경우에도 단일층의 경우에는 에너지 밴드갭을 가지나, 2층 이상의 경우에는 에너지 밴드갭이 없는 도체의 성질을 보임에 대해서 확인할 수 있다.
다시말하면, As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 가 단일층을 형성한 2D 물질로 구비되는 경우, 반도체의 특성을 보이며, As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 가 2층 이상의 다층구조를 형성하는 경우에는 반도체 특성이 아닌 도체의 특성을 띄게 된다. 이는 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 물질의 두께를 조절함으로써 그 물리적 특성을 조절할 수 있다는 것을 의미한다.
본 발명의 실시예들에 있어서는 이러한 성질을 갖는 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 원소를 이용하여 높은 구동 전류를 가질 수있는 터널링 전계효과 트랜지스터를 개시하고 있다.
다시 도 3을 참조하면, 소스영역(121), 채널영역(125), 드레인영역(127)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 단일층으로 구성되어 밴드갭을 갖는 반도체특성을 보인다. 한편, 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 다층구조로 구성되어 밴드갭이 없는 도체특성을 보인다.
이에 따라, 도전영역(123)의 두께(t2)는 채널영역(125)의 두께(t1)보다 큰 값을 가질 수 있다. 즉, 도전영역(123)의 두께(t2)는 채널영역(125)의 두께(t1) 보다 2배 이상 클 수 있다. 일부 실시예에서, 채널영역(125)의 두께(t1)는 약 0.1 nm 내지 0.2 nm일 수 있으며, 도전영역(123)의 두께(t2)는 약 0.4nm 이상 수 nm 이하 일 수 있다.
한편, 이론적으로 계산된 As(Arsenene) monolayer 두께는 약 1.35 Å(0.135nm) 이고, As(Arsenene) bilayer 두께는 약 4.74 Å(0.474nm) 이다. Sb(Antimonene) monolayer 두께는 약 1.5 Å(0.15nm) 이고, Sb(Antimonene) bilayer 두께는 약 5.3 Å(0.53nm)이다. 그리고, Bi(Bismuthene) monolayer 두께는 약 1.67 Å(0.167nm)이고, bilayer 두께 약 0.63 Å(0.63nm) 이다.
도전영역(123)은 소스영역(121)과 채널영역(125) 사이에 배치되는 바, 밴드갭이 없는 도전영역(123)이 소스영역(121)과 채널영역(125) 사이에 배치됨으로써, 전도대와 가전자대가 같은 에너지에 위치하게 된다. 이에 따라, 터널링에 의해 전류가 흐를 경우, 터널링이 일어나는 부분에 밴드갭이 없기 때문에 터널링 효율이 극적으로 증대될 수 있다. 일부 실시예에서, 도전영역(123)의 폭(W)은 수 nm, 예컨대, 1 nm 내지 2 nm 일 수 있다.
이하, 터널링 전계효과 트랜지스터(100)에 포함될 수 있는 구성에 대해서 적층 순서대로 설명하도록 한다.
기판(110)은 상기 2D 물질을 지지하는 것으로 다양한 물질로 형성될 수 있다. 예컨대, 기판(110)은 산화물로 구비되거나 사파이어 기판 등 절연체로 구비될 수 있다. 또한, 기판(110)은 실리콘 기판, 화합물 반도체 기판일 수 있다. 기판(110)은 상기 2D물질이 형성될 수 있는 물질로 구비될 수 있다. 예컨대, 기판(110)은 mica substrate, PdTe2 또는 Ag일 수 있다. 기판(110)이 반도체 또는 도체인 경우에는 추후에 제거되어야 하며, 터널링 전계효과 트랜지스터는 절연층인 다른 지지체에 의해서 지지될 수 있다.
기판(110) 상에 배치된 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나로 이루어진 물질층(120)은 소스영역(121), 도전영역(123), 채널영역(125), 및 드레인영역(127)을 구비한다.
전술한 바와 같이, 도전영역(123)은 다층구조로 이루어지며, 소스영역(121), 채널영역(125), 및 드레인영역(127)은 단층구조로 이루어진다. 소스영역(121) 및 드레인영역(127)은 불순물로 도핑될 수 있다. 예컨대, 소스영역(121)은 P형으로 도핑되고, 드레인영역(127)은 N형으로 도핑되거나, 그 반대로 도핑될 수 있다.
채널영역(125)은 예를 들어, P형 또는 N형으로 도핑되지 않고 진성일 수 있다. 또는, 채널영역(125)은 저농도의 P형 또는 N형으로 도핑될 수 있다.
상기 채널영역(125) 상부에는 게이트절연층(130)이 배치된다. 게이트절연층(130)은 채널영역(125)와 게이트전극(140G)을 절연시킬 수 있다. 게이트절연층(130)은 산화물 또는 금속 산화물을 포함할 수 있다. 예를 들어, 게이트절연층(130)은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 또는, 상기 게이트절연층(130)은 산화막 및 질화막을 포함하는 다층 구조로 형성될 수 있다. 예를 들어, 상기 게이트절연층(130)은 Hf02, Al2O3, La2O3, ZrO2, HfSiO, HfSiO, HfLaO, LaAlO, SrTiO 으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
게이트전극(140G)은 상기 게이트절연층(130) 상에서 상기 채널영역(125)과 중첩되도록 배치될 수 있다. 소스전극(140S)은 소스영역(121)과 컨택하도록 배치될 수 있으며, 드레인전극(140D)은 드레인영역(127)과 컨택하도록 배치될 수 있다. 상기 게이트전극(140G), 소스전극(140S), 및 드레인전극(140D)은 금속으로 형성되어, 터널링 전계효과 트랜지스터(100)에 각각 게이트전압, 소스전압, 드레인전압을 전달할 수 있다.
도 5는 본 발명에 따른 터널링 전계효과 트랜지스터의 특성(A)와 도 2에 개시된 일반적인 터널링 전계효과 트랜지스터의 특성(B)을 비교하여 나타낸 게이트 전압과 구동 전류와의 관계를 나타낸다.
도 5를 참조하면, 본 발명에 따른 터널링 전계효과 트랜지스터의 특성(A)는 같은 게이트 전압의 증가에 대해서 급격한 전류의 증가를 보이는 것을 확인할 수 있다. 이에 따라, 본 발명에 따른 터널링 전계효과 트랜지스터(A)는 일반적인 터널링 전계효과 트랜지스터(B)에 비해 높은 구동 전류(ION(B) < ION(A))가 구현되며, 낮은 낮은 문턱전압이하 기울기(SS) 값을 가질 수 있다.(SS(B) > SS(A))
도 6은 본 발명의 다른 일시예에 따른 터널링 전계효과 트랜지스터(200)를 개략적으로 나타낸 단면도이다. 도 6에 있어서, 도 3과 동일한 참조부호는 동일 부재를 의미하는 바, 중복 설명은 생략한다.
도 6을 참조하면, 터널링 전계효과 트랜지스터(200)는 소스영역(121), 채널영역(125), 드레인영역(127), 및 소스영역(121)과 채널영역(125) 사이에 구비된 도전영역(123)을 구비한다.
상기 소스영역(121), 채널영역(125), 드레인영역(127) 및 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소를 포함할 수 있다. 이 때, 소스영역(121), 채널영역(125), 드레인영역(127)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소가 단일층을 형성하여 2D 물질로 구비되며, 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소가 적층되어 다층구조를 형성할 수 있다.
소스영역(121), 채널영역(125), 드레인영역(127)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 단일층으로 구성되어 밴드갭을 갖는 반도체특성을 보인다. 한편, 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 다층구조로 구성되어 밴드갭이 없는 도체특성을 보인다.
이에 따라, 도전영역(123)의 두께(t2)는 채널영역(125)의 두께(t1)보다 큰 값을 가질 수 있다. 즉, 도전영역(123)의 두께(t2)는 채널영역(125)의 두께(t1) 보다 2배 이상 클 수 있다. 일부 실시예에서, 채널영역(125)의 두께(t1)는 약 0.1 nm 내지 0.2 nm일 수 있으며, 도전영역(123)의 두께(t2) 약 0.4nm 이상 수 nm 이하 일 수 있다.
도전영역(123)은 소스영역(121)과 채널영역(125) 사이에 배치되는 바, 밴드갭이 없는 도전영역(123)이 소스영역(121)과 채널영역(125) 사이에 배치됨으로써, 전도대와 가전자대가 같은 에너지에 위치하게 된다. 이에 따라, 터널링에 의해 전류가 흐를 경우, 터널링이 일어나는 부분에 밴드갭이 없기 때문에 터널링 효율이 극적으로 증대될 수 있다. 일부 실시예에서, 도전영역(123)의 폭(W)은 수 nm, 약 1nm ~ 2nm 일 수 있다.
소스영역(121) 및 드레인영역(127)은 불순물로 도핑될 수 있다. 예컨대, 소스영역(121)은 P형으로 도핑되고, 드레인영역(127)은 N형으로 도핑되거나, 그 반대로 도핑될 수 있다. 채널영역(125)은 예를 들어, P형 또는 N형으로 도핑되지 않고 진성일 수 있다. 또는, 채널영역(125)은 저농도의 P형 또는 N형으로 도핑될 수 있다.
본 실시예에서, 게이트절연층(130')은 상기 채널영역(125) 뿐 아니라 도전영역(123)의 상부에도 배치될 수 있다. 또한, 게이트절연층(130')은 채널영역(125)의 상부로부터 연장되어 상기 소스영역(121)의 일부 및 드레인영역(127)의 일부까지 덮을 수 있다. 이와 같은 구조에 의해서 게이트전극(140G)과 도전영역(123)이 절연될 수 있다.
도 7은 본 발명의 또 다른 일시예에 따른 터널링 전계효과 트랜지스터(300)를 개략적으로 나타낸 단면도이다. 도 7에 있어서, 도 3과 동일한 참조부호는 동일 부재를 의미하는 바, 중복 설명은 생략한다.
도 7을 참조하면, 터널링 전계효과 트랜지스터(300)은 소스영역(121), 채널영역(125), 드레인영역(127), 및 소스영역(121)과 채널영역(125) 사이에 구비된 도전영역(123)을 구비한다.
상기 소스영역(121), 채널영역(125), 드레인영역(127) 및 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소를 포함할 수 있다. 이 때, 소스영역(121), 채널영역(125), 드레인영역(127)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소가 단일층을 형성하여 2D 물질로 구비되며, 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소가 적층되어 다층구조를 형성할 수 있다.
소스영역(121), 채널영역(125), 드레인영역(127)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 단일층으로 구성되어 밴드갭을 갖는 반도체특성을 보인다. 한편, 도전영역(123)은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 다층구조로 구성되어 밴드갭이 없는 도체특성을 보인다.
이에 따라, 도전영역(123)의 두께(t2)는 채널영역(125)의 두께(t1)보다 큰 값을 가질 수 있다. 즉, 도전영역(123)의 두께(t2)는 채널영역(125)의 두께(t1) 보다 2배 이상 클 수 있다. 일부 실시예에서, 채널영역(125)의 두께(t1)는 약 0.1 nm 내지 0.2 nm일 수 있으며, 도전영역(123)의 두께(t2)는 약 0.4nm 이상 수 nm 이하 일 수 있다.
도전영역(123)은 소스영역(121)과 채널영역(125) 사이에 배치되는 바, 밴드갭이 없는 도전영역(123)이 소스영역(121)과 채널영역(125) 사이에 배치됨으로써, 전도대와 가전자대가 같은 에너지에 위치하게 된다. 이에 따라, 터널링에 의해 전류가 흐를 경우, 터널링이 일어나는 부분에 밴드갭이 없기 때문에 터널링 효율이 극적으로 증대될 수 있다. 일부 실시예에서, 도전영역(123)의 폭(W)은 수 nm, 약 1nm ~ 2nm일 수 있다.
소스영역(121) 및 드레인영역(127)은 불순물로 도핑될 수 있다. 예컨대, 소스영역(121)은 P형으로 도핑되고, 드레인영역(127)은 N형으로 도핑되거나, 그 반대로 도핑될 수 있다. 채널영역(125)은 예를 들어, P형 또는 N형으로 도핑되지 않고 진성일 수 있다. 또는, 채널영역(125)은 저농도의 P형 또는 N형으로 도핑될 수 있다.
본 실시예에 따른 터널링 전계효과 트랜지스터(300)은 더블 게이트전극을 구비할 수 있다. 터널링 전계효과 트랜지스터(300)의 게이트전극은 채널영역(125)의 상부에 배치된 제1게이트전극(141G) 및 채널영역(125)의 하부에 배치된 제2게이트전극(142G)를 포함한다.
제1게이트전극(141G)은 제1게이트절연층(131)에 의해서 채널영역(125)과 절연되며, 제2게이트전극(142G)은 제2게이트절연층(132)에 의해서 채널영역(125)과 절연될 수 있다.
일부 실시예에서, 제1게이트전극(141G)과 제2게이트전극(142G)에는 서로 반대의 극성의 전압이 인가될 수 있다. 이와 같은 구조에 의해서, 급격한 on-off 전류 변화를 낮은 게이트 전압으로 얻을 수 있다.
도면에서는 제2게이트전극(142G)이 기판(110)에 매몰된 형상으로 도시되고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 기판(110) 상에 제2게이트전극(142G)이 형성되고, 제2게이트절연층(132)이 기판(110) 전면(全面)을 모두 덮도록 형성되는 등 다양한 변형이 가능하다.
도 8a 내지 도 8d는 본 발명의 실시예들에 따른 터널링 전계효과 트랜지스터의 제조방법을 순차적으로 나타낸 단면도이다. 여기서는, 도 3의 터널링 전계효과 트랜지스터(100)을 예로 들어 설명하도록 한다.
도 8a를 참조하면, 기판(110) 상에 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 이루어진 다층구조의 예비-물질층(120')을 형성한다. 상기 예비-물질층(120')은 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene) 중 어느 하나의 단일 원소로 이루어진 단일층이 적층된 구조로 형성될 수 있다. 일부 실시예에서, 예비-물질층(120')은 2층 이상 ~ 10층 이하로 구비될 수 있다.
이러한, 예비-물질층(120')은 다양한 방법을 통해서 증착될 수 있다. 예컨대, 예비-물질층(120')은 Epitaxial Growth, van der Waals epitaxy 증착법으로 형성될 수 있다.
도 8b를 참조하면, 예비-물질층(120')을 패터닝하여 물질층(120)을 형성한다. 물질층(120)은 예비-물질층(120') 중 소스영역(121), 채널영역(125), 드레인영역(127)에 대응되는 영역은 단일층만 남도록 식각하여 2D 물질을 형성하고, 도전영역(123)은 식각하지 않고 다층구조를 유지하도록 할 수 있다. 이에 따라, 도전영역(123)의 두께(t2)는 소스영역(121), 채널영역(125), 드레인영역(127)의 두께(t1)보다 2배 이상 크게 구비될 수 있다. 일부 실시예에서, 채널영역(125)의 두께(t1)는 는 약 0.1 nm 내지 0.2 nm일 수 있으며, 도전영역(123)의 두께(t2)는 약 0.4nm 이상 수 nm 이하 일 수 있다.
한편, 도전영역(123)의 폭(W)은 전류 향상 효율을 고려하여 수 nm로 형성될 수 있다. 일부 실시예에서, 도전영역(123)의 폭(W)은 1nm 내지 2nm 일 수 있다.
도 8c를 참조하면, 채널영역(125)을 덮도록 게이트절연층(130)을 형성한다. 게이트절연층(130)은 추후에 형성될 게이트전극(140G)과 물질층(120)이 절연될 수 있도록 구비하는 것인 바, 게이트절연층(130)은 채널영역(125) 뿐 아니라 도전영역(123)을 덮도록 구비될 수 있는 등 다양한 변형이 가능하다.
그 다음, 소스영역(121) 및 드레인영역(127)에 서로 다른 극성을 갖도록 불순물을 도핑할 수 있다. 예컨대, 소스영역(121)에는 P-type 도핑을 하고, 드레인영역(127)에는 N-type 도핑을 수행할 수 있다.
도 8d를 참조하면, 게이트전극(140G), 소스전극(140S), 드레인전극(140D) 를 형성한다.
소스전극(140S), 게이트전극(140G), 및 드레인전극(140D)은 기판(110) 전면에 도전층을 형성한 후, 패터닝하여 형성될 수 있다.
상기 게이트전극(140G)은 상기 채널영역(125)에 대응되도록 상기 게이트절연층(130) 상에 형성되며, 상기 소스전극(140S)는 상기 소스영역(121)과 접촉하도록 형성된다. 또한, 드레인전극(140D)는 상기 드레인영역(127)과 접촉하도록 형성한다.
상기와 같이, 본 발명의 따른 터널링 전계효과 트랜지스터(100, 200, 300)에 포함되는 As(arsenene), Sb(antimonene), 또는 Bi(bismuthene)의 물성은 그 두께를 조절함으로써 제어될 수 있는 바, 부분적 식각을 통해서 고성능의 터널링 전계효과 트랜지스터(100, 200, 300)를 제조할 수 있다.
도 9는 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 성능을 시뮬레이션하기 위한 모델이고, 도 10은 도 9의 모델을 바탕으로 Ids-Vgs 커브를 시뮬레이션한 데이터이다.
도 9를 참조하면, 도 9의 터널링 전계효과 트랜지스터는 채널영역(125)의 상부 및 하부에 각각 배치된 제1게이트전극(141G) 및 제2게이트전극(142G)를 갖는 이중 게이트전극 구조를 가지며, 소스영역(121), 도전영역(123), 채널영역(125), 드레인영역(127)은 Sb(antimonene)의 단일원소로 이루어진다. 소스영역(121), 채널영역(125), 및 드레인영역(127)은 Sb의 단층구조, 즉 2D 물질 구조를 가지며, 도전영역(123)은 다층구조를 갖는다.
도 10은 도전영역(123)의 폭은 1nm로 고정하고 도전영역(123)에 배치된 Sb 단일층이 적층된 수가 2층(bi), 3층(tri), 4층(quad)인 경우와, 도전영역(123) 없이 Sb 단일층만으로 이루어진 경우(ref)에 대한 Ids-Vgs 커브를 도출한 데이터이다.
도 10을 참조하면, 도전영역(123)이 없는 경우(ref)에 비해서, 도전영역(123)이 있는 경우들(bi, tri, quad)의 전류가 약 100배 이상 증가함을 확인할 수 있다. 또한, 도전영역(123)의 층수가 증가할 수록 더 많은 전류 증가 효과를 볼 수 있음을 확인할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200, 300: 터널링 전계효과 트랜지스터
110: 기판
120: 물질층
120': 예비-물질층
121: 소스영역
123: 도전영역
125: 채널영역
127: 드레인영역
130. 130': 게이트절연층
140G: 게이트전극
140D: 드레인전극
140S: 소스전극
110: 기판
120: 물질층
120': 예비-물질층
121: 소스영역
123: 도전영역
125: 채널영역
127: 드레인영역
130. 130': 게이트절연층
140G: 게이트전극
140D: 드레인전극
140S: 소스전극
Claims (18)
- 터널링 전계효과 트랜지스터로서,
As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된 소스영역, 드레인영역, 채널영역; 및
상기 소스영역과 상기 채널영역 사이에 배치되며, As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된 도전영역;을 포함하며,
상기 도전영역의 두께는 상기 채널영역의 두께보다 큰, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 소스영역, 드레인영역, 및 채널영역은 상기 As, Sb, 또는 Bi 중 어느 하나의 단일 원소의 단일층(monolayer)으로 구비되며,
상기 도전영역은 상기 As, Sb, 또는 Bi 중 어느 하나의 단일 원소의 다층구조로 구비되는, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 도전영역의 두께는 상기 채널영역의 두께의 2배 이상인, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 도전영역과 상기 채널영역은 일체(一體)로 구비된, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 채널영역 상부에 제1게이트절연층을 사이에 두고 배치된 제1게이트전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제5항에 있어서,
상기 채널영역 하부에 제2게이트절연층을 사이에 두고 배치된 제2게이트전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 소스영역과 상기 드레인영역은 서로 다른 타입의 불순물이 도핑된, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 소스영역과 접하도록 형성된 소스전극; 및
상기 드레인영역과 접하도록 형성된 드레인 전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 터널링 전계효과 트랜지스터로서,
단일층으로 형성된 2D(dimensional) 물질로 구비된 소스영역, 채널영역, 드레인영역; 및
상기 소스영역과 상기 채널영역 사이에 배치되며, 상기 2D 물질이 2층 이상 적층되어 구비된 도전영역;을 포함하며,
상기 2D 물질은 As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된, 터널링 전계효과 트랜지스터. - 제9항에 있어서,
상기 채널영역의 두께는 0.1 nm 내지 0.2 nm인, 터널링 전계효과 트랜지스터. - 제9항에 있어서,
상기 채널영역 상부에는 제1게이트절연층을 사이에 두고 배치된 제1게이트전극;
상기 소스영역과 접하도록 형성된 소스전극; 및
상기 드레인영역과 접하도록 형성된 드레인 전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제11항에 있어서,
상기 채널영역 하부에는 제2게이트절연층을 사이에 두고 배치된 제2게이트전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제11항에 있어서,
상기 도전영역의 폭은 1 nm 내지 2 nm인, 터널링 전계효과 트랜지스터. - 터널링 전계효과 트랜지스터의 제조방법으로,
기판 상에 As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된 다층구조의 예비-물질층을 형성하는 단계;
상기 예비-물질층에서 도전영역이 될 부분을 제외한 영역을 식각하여 소스영역, 채널영역, 드레인영역을 포함하는 물질층을 형성하는 단계;를 포함하며,
상기 도전영역은 상기 소스영역과 상기 채널영역 사이에 배치되는, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 채널영역을 덮는 게이트절연층을 형성하는 단계;
상기 소스영역 및 상기 드레인영역에 서로 다른 타입의 불순물을 도핑하는 단계;
상기 채널영역과 중첩되도록 상기 게이트절연층 상에 게이트전극을 형성하는 단계;를 더 포함하는, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 도전영역의 두께는 상기 채널영역의 두께의 2배 이상인, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 채널영역의 두께는 0.1 nm 내지 0.2 nm인, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 도전영역의 폭은 폭은 1 nm 내지 2 nm인, 터널링 전계효과 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180036020A KR102039630B1 (ko) | 2018-03-28 | 2018-03-28 | 터널링 전계효과 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180036020A KR102039630B1 (ko) | 2018-03-28 | 2018-03-28 | 터널링 전계효과 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190113395A KR20190113395A (ko) | 2019-10-08 |
| KR102039630B1 true KR102039630B1 (ko) | 2019-11-01 |
Family
ID=68208566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180036020A KR102039630B1 (ko) | 2018-03-28 | 2018-03-28 | 터널링 전계효과 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102039630B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102232755B1 (ko) * | 2015-04-07 | 2021-03-26 | 삼성전자주식회사 | 2차원 물질을 이용한 전자소자 및 그 제조 방법 |
| KR102485787B1 (ko) * | 2016-12-23 | 2023-01-09 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 |
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-
2018
- 2018-03-28 KR KR1020180036020A patent/KR102039630B1/ko active IP Right Grant
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| Publication number | Publication date |
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| KR20190113395A (ko) | 2019-10-08 |
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