KR102039630B1 - 터널링 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
Description
도 2는 종래의 터널링 전계효과 트랜지스터의 일 예를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 개략적인 단면도 및 그 동작을 설명하기 위한 에너지밴드를 나타낸다.
도 4는 Sb(antimonene) 원소로 이루어진 단층(monolayer), 2층(bi-layer), 3층(triple layer)에 대한 밴드갭 구조를 시뮬레이션한 결과를 나타낸다.
도 5는 본 발명에 따른 터널링 전계효과 트랜지스터의 특성과 도 2에 개시된 일반적인 터널링 전계효과 트랜지스터의 특성을 비교하여 나타낸 게이트 전압과 구동 전류와의 관계를 나타낸다.
도 6은 본 발명의 다른 일시예에 따른 터널링 전계효과 트랜지스터를 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 또 다른 일시예에 따른 터널링 전계효과 트랜지스터를 개략적으로 나타낸 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예들에 따른 터널링 전계효과 트랜지스터의 제조방법을 순차적으로 나타낸 단면도이다
도 9는 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 성능을 시뮬레이션하기 위한 모델이다.
도 10은 도 9의 모델을 바탕으로 Ids-Vgs 커브를 시뮬레이션한 데이터이다.
110: 기판
120: 물질층
120': 예비-물질층
121: 소스영역
123: 도전영역
125: 채널영역
127: 드레인영역
130. 130': 게이트절연층
140G: 게이트전극
140D: 드레인전극
140S: 소스전극
Claims (18)
- 터널링 전계효과 트랜지스터로서,
As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된 소스영역, 드레인영역, 채널영역; 및
상기 소스영역과 상기 채널영역 사이에 배치되며, As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된 도전영역;을 포함하며,
상기 도전영역의 두께는 상기 채널영역의 두께보다 큰, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 소스영역, 드레인영역, 및 채널영역은 상기 As, Sb, 또는 Bi 중 어느 하나의 단일 원소의 단일층(monolayer)으로 구비되며,
상기 도전영역은 상기 As, Sb, 또는 Bi 중 어느 하나의 단일 원소의 다층구조로 구비되는, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 도전영역의 두께는 상기 채널영역의 두께의 2배 이상인, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 도전영역과 상기 채널영역은 일체(一體)로 구비된, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 채널영역 상부에 제1게이트절연층을 사이에 두고 배치된 제1게이트전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제5항에 있어서,
상기 채널영역 하부에 제2게이트절연층을 사이에 두고 배치된 제2게이트전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 소스영역과 상기 드레인영역은 서로 다른 타입의 불순물이 도핑된, 터널링 전계효과 트랜지스터. - 제1항에 있어서,
상기 소스영역과 접하도록 형성된 소스전극; 및
상기 드레인영역과 접하도록 형성된 드레인 전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 터널링 전계효과 트랜지스터로서,
단일층으로 형성된 2D(dimensional) 물질로 구비된 소스영역, 채널영역, 드레인영역; 및
상기 소스영역과 상기 채널영역 사이에 배치되며, 상기 2D 물질이 2층 이상 적층되어 구비된 도전영역;을 포함하며,
상기 2D 물질은 As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된, 터널링 전계효과 트랜지스터. - 제9항에 있어서,
상기 채널영역의 두께는 0.1 nm 내지 0.2 nm인, 터널링 전계효과 트랜지스터. - 제9항에 있어서,
상기 채널영역 상부에는 제1게이트절연층을 사이에 두고 배치된 제1게이트전극;
상기 소스영역과 접하도록 형성된 소스전극; 및
상기 드레인영역과 접하도록 형성된 드레인 전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제11항에 있어서,
상기 채널영역 하부에는 제2게이트절연층을 사이에 두고 배치된 제2게이트전극;을 더 포함하는, 터널링 전계효과 트랜지스터. - 제11항에 있어서,
상기 도전영역의 폭은 1 nm 내지 2 nm인, 터널링 전계효과 트랜지스터. - 터널링 전계효과 트랜지스터의 제조방법으로,
기판 상에 As, Sb, 또는 Bi 중 어느 하나의 단일 원소로 구비된 다층구조의 예비-물질층을 형성하는 단계;
상기 예비-물질층에서 도전영역이 될 부분을 제외한 영역을 식각하여 소스영역, 채널영역, 드레인영역을 포함하는 물질층을 형성하는 단계;를 포함하며,
상기 도전영역은 상기 소스영역과 상기 채널영역 사이에 배치되는, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 채널영역을 덮는 게이트절연층을 형성하는 단계;
상기 소스영역 및 상기 드레인영역에 서로 다른 타입의 불순물을 도핑하는 단계;
상기 채널영역과 중첩되도록 상기 게이트절연층 상에 게이트전극을 형성하는 단계;를 더 포함하는, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 도전영역의 두께는 상기 채널영역의 두께의 2배 이상인, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 채널영역의 두께는 0.1 nm 내지 0.2 nm인, 터널링 전계효과 트랜지스터의 제조방법. - 제14항에 있어서,
상기 도전영역의 폭은 폭은 1 nm 내지 2 nm인, 터널링 전계효과 트랜지스터의 제조방법.
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