KR20190006481A - 복합형 트랜지스터 - Google Patents

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KR20190006481A
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코이치 마츠모토
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소니 주식회사
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Abstract

제1 활성 영역(11), 제2 활성 영역(12) 및 제어 전극(60)이 겹쳐진 복합형 트랜지스터는, 제1 전극(61), 제2 전극(62) 및 제3 전극(63)을 구비하고 있고 ; 제1 활성 영역(11)으로부터 연재되는 제1A 연재부(111) 및 제1B 연재부(121), 제2 활성 영역(12)으로부터 연재되는 제2A 연재부(131) 및 제2B 연재부(141)를 또한 구비하고 있고 ; 제1 전극(61)은 제1A 연재부(111)에 접속되고, 제2 전극(62)은 제2A 연재부(131)에 접속되고, 제3 전극(63)은 제1B 연재부(121) 및 제2B 연재부(141)에 접속되고 ; 제어 전극(60), 제1 활성 영역(11), 제1A 연재부(111) 및 제1B 연재부(121)로 제1의 트랜지스터(TR1)가 구성되고 ; 제어 전극(60), 제2 활성 영역(12), 제2A 연재부(131) 및 제2B 연재부(141)로 제2의 트랜지스터(TR2)가 구성된다.

Description

복합형 트랜지스터
본 개시는, 복합형 트랜지스터, 구체적으로는, 상보형(相補型) 트랜지스터에 관한 것이다.
종래의 전계효과 트랜지스터로 구성되는 인버터 회로나 NAND 회로 등을 구성하는 CMOS 회로에서는, p채널형 전계효과 트랜지스터와 n채널형 전계효과 트랜지스터를 병치(竝置)하여 레이아웃한다. 그리고, 이와 같은 레이아웃을 축소 스케일링함에 의해, 게이트의 고밀도화 및 저소비전력화가 진행되어 왔다. 그렇지만, 가공 난이도가 오르고, 제조 비용이 현저하게 증가하여 왔기 때문에, 스케일링 그 자체가 어려워지고 있다.
저소비전력 디바이스로서 차세대 디바이스의 후보의 하나로 터널 전계효과 트랜지스터(TFET)를 들 수 있다. 여기서, TFET의 개발에서는, 천이금속 다이칼코게나이드(TMDC : Transition Metal DiChalcogenides)라는 2차원 재료(2D 재료)가 주목을 모으고 있다. 그리고, 이와 같은 TFET가, 예를 들면, 특개2015-090984호 공보로부터 주지이다. 이 특허 공개 공보에 개시된 반도체 소자는,
제1 금속 칼코게나이드계 물질을 포함하는 제1 2차원 물질과, 제1 2차원 물질의 측면에 결합하고 있고, 제2 금속 칼코게나이드계 물질을 포함하는 제2 2차원 물질을 구비하고, 제1 2차원 물질과 제2 2차원 물질은 화학 결합하고 있는 2차원 물질 요소를 포함하는 반도체층, 및,
반도체층의 적어도 1면에 위치하는 적어도 1층의 비(非)반도체층을 포함한다.
일본 특개2015-090984호 공보
그렇지만, 일본 특개2015-090984호 공보에 개시된 TFET에서도, 종래의 전계효과 트랜지스터와 마찬가지로, 스케일링이 곤란하다는 문제를 갖고 있다.
따라서 본 개시의 목적은, 더한층의 고밀도화를 실현할 수 있는 구성, 구조를 갖는 복합형 트랜지스터를 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 개시의 복합형 트랜지스터는,
중복 영역에서, 제1 활성 영역, 제2 활성 영역 및 제어 전극이 겹쳐져 있고,
제1 전극, 제2 전극 및 제3 전극을 구비하고 있고,
제어 전극과, 제어 전극에 인접한 제1 활성 영역 및 제2 활성 영역의 어느 일방과의 사이에는, 절연층이 마련되어 있고,
제1 활성 영역의 일단부터 연재되는 제1A 연재부, 제1 활성 영역의 타단부터 연재되는 제1B 연재부, 제2 활성 영역의 일단부터 연재되는 제2A 연재부, 및, 제2 활성 영역의 타단부터 연재되는 제2B 연재부를 구비하고 있고,
제1 전극은, 제1A 연재부에 접속되어 있고,
제2 전극은, 제2A 연재부에 접속되어 있고,
제3 전극은, 제1B 연재부 및 제2B 연재부에 접속되어 있고,
제어 전극, 제1 활성 영역, 제1A 연재부 및 제1B 연재부로 제1의 트랜지스터가 구성되고,
제어 전극, 제2 활성 영역, 제2A 연재부 및 제2B 연재부로 제2의 트랜지스터가 구성되어 있다. 또한, 제1 활성 영역, 제2 활성 영역 및 제어 전극의 중복의 순서는, 제1 활성 영역, 제2 활성 영역, 제어 전극의 순서라도 좋고, 제2 활성 영역, 제1 활성 영역, 제어 전극의 순서라도 좋다.
본 개시의 복합형 트랜지스터에서는, 제1의 트랜지스터 및 제2의 트랜지스터를 구성하는 제어 전극, 제1 활성 영역 및 제2 활성 영역이 겹쳐져 있기 때문에, 더한층의 고밀도화를 실현할 수 있다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니라, 또한, 부가적인 효과가 있어도 좋다.
도 1A, 도 1B 및 도 1C는, 실시례 1의 복합형 트랜지스터의 개념도.
도 2A 및 도 2B는, 실시례 1의 복합형 트랜지스터에 의해 구성되는 인버터 회로의 구성 요소의 배치를 모식적으로 도시하는 도면, 도 2C는, 실시례 1의 복합형 트랜지스터에 의해 구성되는 인버터 회로의 등가 회로도.
도 3은, 실시례 1의 복합형 트랜지스터의 모식적인 일부 단면도.
도 4A, 도 4B 및 도 4C는, 실시례 1의 복합형 트랜지스터에서의 제1 활성 영역, 제2 활성 영역 및 제어 전극의 위치 관계를 도시하는 개념도.
도 5A, 도 5B 및 도 5C는, 실시례 1의 복합형 트랜지스터의 개념적인 일부 단면도.
도 6은, 풋프린트를 설명하기 위한, 실시례 1의 복합형 트랜지스터의 모식적인 평면도, 및, 종래의 CMOS 회로의 모식적인 평면도.
도 7A, 도 7B 및 도 7C는, 실시례 2의 복합형 트랜지스터의 개념도.
도 8A 및 도 8B는, 실시례 2의 복합형 트랜지스터의 모식적인 일부 단면도.
도 9A, 도 9B 및 도 9C는, 실시례 3의 복합형 트랜지스터의 개념도.
도 10은, 실시례 3의 복합형 트랜지스터의 모식적인 일부 단면도.
도 11A는, 실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로의 등가 회로도, 도 11B 및 도 11C는, 실시례 1의 복합형 트랜지스터에 의해 구성된 NAND 회로의 구성 요소의 배치를 모식적으로 도시하는 도면.
도 12A, 도 12B 및 도 12C는, 각각, 실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로의 개념적인 일부 단면도.
도 13은, 실시례 1의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로를, 4개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 모식적으로 도시하는 도면.
도 14A 및 도 14B는, 각각, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로를, 2개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 모식적으로 도시하는 도면.
도 15A는, 실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로의 등가 회로도, 도 15B 및 도 15C는, 실시례 1의 복합형 트랜지스터에 의해 구성되는 NOR 회로의 구성 요소의 배치를 모식적으로 도시하는 도면.
도 16A, 도 16B 및 도 16C는, 각각, 실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로의 개념적인 일부 단면도.
도 17은, 실시례 1의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로를, 4개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 모식적으로 도시하는 도면.
도 18A 및 도 18B는, 각각, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로를, 2개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 모식적으로 도시하는 도면.
도 19는, 실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 8개의 트랜지스터로 구성되는 SRAM 회로의 등가 회로도.
도 20A 및 도 20B는, 실시례 1의 복합형 트랜지스터에 의해 구성되는 SRAM 회로의 구성 요소의 배치를 모식적으로 도시하는 도면.
도 21A 및 도 21B는, 실시례 1의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로의 개념적인 일부 단면도.
도 22A 및 도 22B는, 실시례 2의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로의 개념적인 일부 단면도, 도 22C 및 도 22D는, 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로의 개념적인 일부 단면도.
도 23A 및 도 23B는, 각각, 실시례 1의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로를, 4개의 레벨 및 하나의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 모식적으로 도시하는 도면.
도 24A, 도 24B, 도 24C 및 도 24D는, 실시례 1의 복합형 트랜지스터의 제조 방법을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 25A, 도 25B, 도 25C 및 도 25D는, 본 개시의 제1의 구조 및 제2의 구조를 갖는 복합형 트랜지스터가 도통 상태/부도통 상태가 될 때의 각 활성 영역에서의 에너지 밴드의 변화를 모식적으로 도시하는 도면.
이하, 도면을 참조하여, 실시례에 의거하여 본 개시를 설명하지만, 본 개시는 실시례로 한정되는 것이 아니고, 실시례에서의 여러 가지의 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1. 본 개시의 복합형 트랜지스터, 전반에 관한 설명
2. 실시례 1(본 개시의 복합형 트랜지스터 : 본 개시의 제1의 구조)
3. 실시례 2(실시례 1의 변형 : 본 개시의 제2의 구조)
4. 실시례 3(실시례 1의 다른 변형 : 본 개시의 제3의 구조)
5. 실시례 4(본 개시의 복합형 트랜지스터의 각종 적용례)
6. 기타
<본 개시의 복합형 트랜지스터, 전반에 관한 설명>
본 개시의 복합형 트랜지스터에서는,
제1 전극에는, 제2 전극보다도 높은 전압이 인가되고,
제어 전극에 제1의 전압(V1)이 인가된 때, 제1의 트랜지스터는 도통 상태가 되고, 제2의 트랜지스터는 부도통 상태가 되고,
제어 전극에, 제1의 전압(V1) 보다도 높은 제2의 전압(V2)(>V1)이 인가된 때, 제2의 트랜지스터는 도통 상태가 되고, 제1의 트랜지스터는 부도통 상태가 되는 형태로 할 수 있다.
나아가서는, 상기한 바람직한 형태를 포함하는 본 개시의 복합형 트랜지스터에서, 제1 활성 영역 및 제2 활성 영역은, 2차원 재료 또는 그래핀으로 구성되어 있는 형태로 할 수 있다.
상기한 각종 바람직한 형태를 포함하는 본 개시의 복합형 트랜지스터에서는,
중복 영역에서, 제1 활성 영역은, 제1A 활성 영역, 및, 제1A 활성 영역과 겹쳐진 제1B 활성 영역으로 이루어지고,
제1A 연재부는, 제1A 활성 영역부터 연재되고,
제1B 연재부는, 제1B 활성 영역부터 연재되고,
중복 영역에서, 제2 활성 영역은, 제2A 활성 영역, 및, 제2A 활성 영역과 겹쳐진 제2B 활성 영역으로 이루어지고,
제2A 연재부는, 제2A 활성 영역부터 연재되고,
제2B 연재부는, 제2B 활성 영역부터 연재되고,
제1A 활성 영역의 가전자대(價電子帶)의 상단(上端)의 에너지의 값(EV-1A) 및 전도대(傳(帶)의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작고,
제2A 활성 영역의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 큰 구성으로 할 수 있다. 또한, 이와 같은 구성의 복합형 트랜지스터를, 편의상, 『본 개시의 제1의 구조를 갖는 복합형 트랜지스터』라고 부른다. 즉, 예를 들면, 복합형 트랜지스터가 오프(off)시,
EC-1B>EC-1A>EV-1B>EV-1A
및,
EC-2A>EC-2B>EV-2A>EV-2B
를 만족하고, 복합형 트랜지스터가 온(on)시,
EC-1B>EV-1B>EC-1A>EV-1A
및,
EC-2A>EV-2A>EC-2B>EV-2B
를 만족한다. 제1A 활성 영역과 제1B 활성 영역과의 겹침의 순서는, 제1A 활성 영역이 제어 전극측에 위치하여도 좋고, 제1B 활성 영역이 제어 전극측에 위치하여도 좋다. 마찬가지로, 제2A 활성 영역과 제2B 활성 영역과의 겹침의 순서는, 제2A 활성 영역이 제어 전극측에 위치하여도 좋고, 제2B 활성 영역이 제어 전극측에 위치하여도 좋다.
그리고, 상기한 본 개시의 제1의 구조를 갖는 복합형 트랜지스터에서, 제1 활성 영역과 제2 활성 영역의 사이에는, 동작의 안정성이라는 관점에서, 제2의 절연층이 마련되어 있는 구성으로 할 수 있고, 나아가서는, 동작의 안정성이라는 관점에서, 제1A 활성 영역과 제1B 활성 영역의 사이에는 제 1층간 절연층이 마련되어 있고, 제2A 활성 영역과 제2B 활성 영역의 사이에는 제2 층간 절연층이 마련되어 있는 구성으로 할 수 있다. 단, 제2의 절연층, 제 1층간 절연층, 제2 층간 절연층을 마련하는 것은 필수가 아니다. 후술하는 제어 전극에의 전압의 인가 상태에 의거하여, 제1A 활성 영역과 제1B 활성 영역 사이의 에너지 밴드의 상태의 변화, 제2A 활성 영역과 제2B 활성 영역 사이의 에너지 밴드의 상태의 변화를 달성할 수 있으면, 제2의 절연층, 제 1층간 절연층, 제2 층간 절연층을 마련하는 것은 불필요한 경우가 있다. 이들의 절연층은, 자연 산화막으로 구성되는 경우도 있다. 또한, 약한 반데르발스 힘을 이용한 적층이라는 양태도 있을 수 있다.
또는 또한, 상기한 각종 바람직한 형태를 포함하는 본 개시의 복합형 트랜지스터에서는,
중복 영역에서, 제1 활성 영역은, 제1A 활성 영역, 및, 제1A 활성 영역과 동일 가상 평면에 위치하고, 제1A 활성 영역과 대향하는 제1B 활성 영역으로 이루어지고,
제1A 연재부는, 제1A 활성 영역부터 연재되고,
제1B 연재부는, 제1B 활성 영역부터 연재되고,
중복 영역에서, 제2 활성 영역은, 제2A 활성 영역, 및, 제2A 활성 영역과 동일 가상 평면에 위치하고, 제2A 활성 영역과 대향하는 제2B 활성 영역으로 이루어지고,
제2A 연재부는, 제2A 활성 영역부터 연재되고,
제2B 연재부는, 제2B 활성 영역부터 연재되고,
제1A 활성 영역의 가전자대의 상단의 에너지의 값(EV-1A) 및 전도대의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작고,
제2A 활성 영역의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 큰 구성으로 할 수 있다. 또한, 이와 같은 구성의 복합형 트랜지스터를, 편의상, 『본 개시의 제2의 구조를 갖는 복합형 트랜지스터』라고 부른다. 즉, 예를 들면, 복합형 트랜지스터가 오프(off)시,
EC-1B>EC-1A>EV-1B>EV-1A
및,
EC-2A>EC-2B>EV-2A>EV-2B
를 만족하고, 복합형 트랜지스터가 온(on)시,
EC-1B>EV-1B>EC-1A>EV-1A
및,
EC-2A>EV-2A>EC-2B>EV-2B
를 만족한다.
그리고, 상기한 본 개시의 제2의 구조를 갖는 복합형 트랜지스터에서, 동작의 안정성이라는 관점에서, 제1 활성 영역과 제2 활성 영역의 사이에 제2의 절연층이 마련되어 있는 구성으로 할 수 있다. 단, 제2의 절연층을 마련하는 것은 필수가 아니다. 후술하는 제어 전극에의 전압의 인가 상태에 의거하여, 제1A 활성 영역과 제1B 활성 영역 사이의 에너지 밴드의 상태의 변화, 제2A 활성 영역과 제2B 활성 영역 사이의 에너지 밴드의 상태의 변화를 달성할 수 있으면, 제2의 절연층을 마련하는 것은 불필요한 경우가 있다. 제2의 절연층은, 자연 산화막으로 구성되는 경우도 있다. 또한, 약한 반데르발스 힘을 이용한 적층이라는 상태도 있을 수 있다.
또는 또한, 본 개시의 복합형 트랜지스터에서는,
중복 영역에서, 제1 활성 영역은, 제1 채널 형성 영역으로 이루어지고,
제1A 연재부는, 제1 채널 형성 영역의 일단부터 연재되고,
제1B 연재부는, 제1 채널 형성 영역의 타단부터 연재되고,
중복 영역에서, 제2 활성 영역은, 제2 채널 형성 영역으로 이루어지고,
제2A 연재부는, 제2 채널 형성 영역의 일단부터 연재되고,
제2B 연재부는, 제2 채널 형성 영역의 타단부터 연재되고,
제어 전극에 제1의 전압(V1)이 인가된 때, 제1의 트랜지스터는 도통 상태가 되고, 제2의 트랜지스터는 부도통 상태가 되고,
제어 전극에, 제1의 전압(V1) 보다도 높은 제2의 전압(V2)(>V1)이 인가된 때, 제2의 트랜지스터는 도통 상태가 되고, 제1의 트랜지스터는 부도통 상태가 되는 구성으로 할 수 있다. 또한, 이와 같은 구성의 복합형 트랜지스터를, 편의상, 『본 개시의 제3의 구조를 갖는 복합형 트랜지스터』라고 부른다.
그리고, 상기한 본 개시의 제3의 구조를 갖는 복합형 트랜지스터에서, 제1 활성 영역과 제2 활성 영역의 사이에 제2의 절연층이 마련되어 있는 구성으로 할 수 있다. 또한, 이와 같은 구성을 포함하는 본 개시의 제3의 구조를 갖는 복합형 트랜지스터에서, 제1 활성 영역 및 제2 활성 영역은, 2차원 재료 또는 그래핀으로 구성되어 있는 것이 바람직하다.
이상에 설명하는 각종의 바람직한 형태, 구성을 포함하는 본 개시의 복합형 트랜지스터(이하, 이들을 총칭하고, 단지, 『본 개시의 복합형 트랜지스터 등』이라고 부르는 경우가 있다)에서, 상술한 바와 같이, 제1 전극에는 제2 전극보다도 높은 전압이 인가되는 형태로 할 수 있다. 구체적으로는, 예를 들면, 제1 전극에는 제2의 전압(V2)(예를 들면, Vdd볼트>0)이 인가되고, 제2 전극에는 제1의 전압(V1)(예를 들면, 0볼트)이 인가되는 형태로 할 수 있다. 또한, 제어 전극에 인가하는 제1의 전압(V1), 제2의 전압(V2)은, 제1A 활성 영역, 제2A 활성 영역을 기준으로 한 전압이다.
본 개시의 제1의 구조 및 제2의 구조를 갖는 복합형 트랜지스터에서, 제2의 전압(V2)보다도 낮은 제1의 전압(V1)이 제어 전극에 인가된 때, 제1의 트랜지스터를 구성하는 제1A 활성 영역에는, 예를 들면, 제2의 전압(V2)이 인가되어 있고, 제1의 트랜지스터에서의 제1A 활성 영역과 제1B 활성 영역의 사이에 위치하는 제1 경계 영역에서의 가전자대의 상단의 에너지의 값(EV-1-IF) 및 전도대의 하단의 에너지의 값(EC-1-IF)의 각각은, 제1B 활성 영역의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각에 근접한다(도 25B 참조). 그 결과, 제1B 활성 영역부터 제1A 활성 영역으로 터널 효과에 의해 전자가 이동하기 때문에, 제1의 트랜지스터는 도통 상태가 되고, 제1A 활성 영역과 제1B 활성 영역의 전위는 이상적으로는 동등하게 되고, 제3 전극의 전위는 제2의 전위(V2)가 된다. 한편, 제2의 트랜지스터에서, 제2A 활성 영역에는, 예를 들면, 제1의 전압(V1)이 인가되어 있고, 제어 전극에는 제1의 전압(V1)이 인가되기 때문에, 제2의 트랜지스터에서의 제2A 활성 영역과 제2B 활성 영역의 사이에 위치하는 제2 경계 영역에서의 가전자대의 상단의 에너지의 값(EV-2-IF) 및 전도대의 하단의 에너지의 값(EC-2-IF)의 각각에는 변화가 생기지 않는다(도 25C 참조). 그 결과, 제2A 활성 영역부터 제2B 활성 영역으로의 전자의 이동은 없고, 제2의 트랜지스터는 부도통 상태가 된다.
또한, 본 개시의 제1의 구조 및 제2의 구조를 갖는 복합형 트랜지스터에서, 제1의 전압(V1)보다도 높은 제2의 전압(V2)이 제어 전극에 인가된 때, 제2의 트랜지스터를 구성하는 제2A 활성 영역에는, 예를 들면, 제1의 전압(V1)이 인가되어 있고, 제2의 트랜지스터에서의 제2A 활성 영역과 제2B 활성 영역의 사이에 위치하는 제2 경계 영역에서의 가전자대의 상단의 에너지의 값(EV-2-IF) 및 전도대의 하단의 에너지의 값(EC-2-IF)의 각각은, 제2B 활성 영역의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각에 근접한다(도 25D 참조). 그 결과, 제2A 활성 영역부터 제2B 활성 영역으로 터널 효과에 의해 전자가 이동하기 때문에, 제2의 트랜지스터는 도통 상태가 되고, 제2A 활성 영역과 제2B 활성 영역의 전위는 이상적으로는 동등하게 되고, 제3 전극의 전위는 제1의 전위(V1)가 된다. 한편, 제1의 트랜지스터에서, 제1A 활성 영역에는, 예를 들면, 제2의 전압(V2)이 인가되어 있고, 제어 전극에는 제2의 전압(V2)이 인가되기 때문에, 제1의 트랜지스터에서의 제1A 활성 영역과 제1B 활성 영역의 사이에 위치하는 제1 경계 영역에서의 가전자대의 상단의 에너지의 값(EV-1-IF) 및 전도대의 하단의 에너지의 값(EC-1-IF)의 각각에는 변화가 생기지 않는다(도 25A 참조). 그 결과, 제1A 활성 영역부터 제1B 활성 영역으로의 전자의 이동은 없고, 제1의 트랜지스터는 부도통 상태가 된다.
본 개시의 제1의 구조 및 제2의 구조를 갖는 복합형 트랜지스터에서, 제1의 트랜지스터는 p채널형 FET에 상당하고, 제2의 트랜지스터는 n채널형 FET에 상당한다. 또한, 제1A 활성 영역 및 제2A 활성 영역은 FET에서의 소스부에 상당하고, 제1B 활성 영역 및 제2B 활성 영역은 FET에서의 드레인부에 상당하고, 제어 전극은 FET에서의 게이트부에 상당한다. 본 개시의 제1의 구조 및 제2의 구조를 갖는 복합형 트랜지스터에서, 제1A 활성 영역 및 제2B 활성 영역을, 편의상, 『n형 활성 영역』이라고 부르고, 제1B 활성 영역 및 제2A 활성 영역을, 편의상, 『p형 활성 영역』이라고 부르는 경우가 있다.
본 개시의 제3의 구조를 갖는 복합형 트랜지스터의 동작은, 종래의 전계효과 트랜지스터의 동작과, 기본적으로는 동일하다.
본 개시의 복합형 트랜지스터 등에서는, 중복 영역에서, 제1 활성 영역과 제어 전극이 겹쳐져 있는데, 제1 활성 영역의 정사영상(正射影像)은, 제어 전극의 정사영상에 포함되어 있어도 좋고, 제어 전극의 정사영상과 일치하고 있어도 좋고, 제어 전극의 정사영상부터 비어져 나와 있어도 좋다. 마찬가지로, 중복 영역에서, 제2 활성 영역과 제어 전극이 겹쳐져 있는데, 제2 활성 영역의 정사영상은, 제어 전극의 정사영상에 포함되어 있어도 좋고, 제어 전극의 정사영상과 일치하고 있어도 좋고, 제어 전극의 정사영상부터 비어져 나와 있어도 좋다.
또한, 본 개시의 제1의 구조를 갖는 복합형 트랜지스터에서는, 중복 영역에서, 제1 활성 영역을 구성하는 제1A 활성 영역과 제1B 활성 영역이 겹쳐져 있는데, 제1A 활성 영역과 제1B 활성 영역이 겹쳐진 영역의 정사영상은, 제어 전극의 정사영상에 포함되어 있어도 좋고, 제어 전극의 정사영상과 일치하고 있어도 좋고, 제어 전극의 정사영상부터 비어져 나와 있어도 좋다. 마찬가지로, 중복 영역에서, 제2 활성 영역을 구성하는 제2A 활성 영역과 제2B 활성 영역이 겹쳐져 있는데, 제2A 활성 영역과 제2B 활성 영역이 겹쳐진 영역의 정사영상은, 제어 전극의 정사영상에 포함되어 있어도 좋고, 제어 전극의 정사영상과 일치하고 있어도 좋고, 제어 전극의 정사영상부터 비어져 나와 있어도 좋다.
본 개시의 복합형 트랜지스터 등에서, 제1A 연재부 및 제1B 연재부의 연재 방향과, 제2A 연재부 및 제2B 연재부의 연재 방향은, 일치하고 있는 것이 바람직하다.
본 개시의 제1의 구조∼제2의 구조를 갖는 복합형 트랜지스터에서,
[A] 제1A 연재부를 포함하는 제1A 활성 영역(이하, 『제1A 활성 영역 등』이라고 부르는 경우가 있다), 제1B 연재부를 포함하는 제1B 활성 영역(이하, 『제1B 활성 영역 등』이라고 부르는 경우가 있다), 제2A 연재부를 포함하는 제2A 활성 영역(이하, 『제2A 활성 영역 등』이라고 부르는 경우가 있다), 제2B 연재부를 포함하는 제2B 활성 영역(이하, 『제2B 활성 영역 등』이라고 부르는 경우가 있다)을 구성하는 재료를 다르게 할 수 있고, 합계, 4종류의 재료로 구성하여도 좋고,
[B] 제1A 활성 영역 등과 제2B 활성 영역 등을 같은 재료로 구성하고, 제1B 활성 영역 등과 제2A 활성 영역 등을 구성하는 재료를 다르게 할 수 있고, 합계, 3종류의 재료로 구성하여도 좋고,
[C] 제1A 활성 영역 등과 제2B 활성 영역 등을 구성하는 재료를 다르게 할 수 있고, 제1B 활성 영역 등과 제2A 활성 영역 등을 같은 재료로 구성하고, 합계, 3종류의 재료로 구성하여도 좋고,
[D] 제1A 활성 영역 등과 제2B 활성 영역 등을 같은 재료로 구성하고, 제1B 활성 영역 등과 제2A 활성 영역 등을 같은 재료로 구성하고, 합계, 2종류의 재료로 구성하여도 좋다.
제1A 활성 영역 등과 제2B 활성 영역 등을 구성하는 재료를 다르게 하는 경우, 제1A 활성 영역 등과 제2B 활성 영역 등을 구성하는 재료를 같게 하고, 제1A 활성 영역 등에의 도핑 재료와 제2B 활성 영역 등에의 도핑 재료를 다르게 하여도 좋다. 마찬가지로, 제1B 활성 영역 등과 제2A 활성 영역 등을 구성하는 재료를 다르게 하는 경우, 제1B 활성 영역 등과 제2A 활성 영역 등을 구성하는 재료를 같게 하고, 제1B 활성 영역 등에의 도핑 재료와 제2A 활성 영역 등에의 도핑 재료를 다르게 하여도 좋다. 도핑으로서, 이온 주입법이나 화학 도핑법을 들 수 있다.
예를 들면, p형 활성 영역을 형성하기 위한 도핑 재료로서, NO2BF4, NOBF4, NO2SbF6 등의 이온성 액체 ; HCl, H2PO4, CH3COOH, H2SO4, HNO3 등의 산류 화합물 ; 디클로로 디시아노퀴논, 옥손, 디미리스토일포스파티딜이노시돌 트리플루오로메탄술폰이미드 등의 유기 화합물 ; HPtCl4, AuCl3, HAuCl4, 트리플루오로메탄술폰산은(銀), AgNO3, H2PdCl6, Pd(OAc)2, Cu(CN)2 등을 들 수 있다. 또한, n형 활성 영역을 형성하기 위한 도핑 재료로서, NMNH(nicotinamide mononucleotide-H), NADH(nicotinamide adenine dinucleotide-H), NADPH(nicotinamide adenine dinucleotide phosphate-H), PEI(polyethylenimine), 칼륨이나 리튬 등의 알칼리 금속을 들 수 있다.
본 개시의 복합형 트랜지스터 등에서의 제1 활성 영역 및 제2 활성 영역을 구성하는 재료로서, 전술한 바와 같이, 2차원 재료를 들 수 있는데, 구체적으로는, 천이금속 칼코게나이드(TMDC : Transition Metal DiChalcogenide)계 재료를 들 수 있다. TMDC는, 예를 들면, MX2로 표시되고, 천이금속「M」으로서, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re를 들 수 있고, 칼코겐 원소「X」로서, O, S, Se, Te를 들 수 있다. 또는 또한, 천이금속인 Cu와 칼코겐 원소인 S와의 화합물인 CuS를 들 수도 있고, Ga, In, Ge, Sn, Pb 등의 비천이금속과 칼코겐 원소와의 화합물(예를 들면, GaS, GaSe, GaTe, In2Se3, InSnS2, SnSe2, GeSe, SnS2, PbO)로 할 수도 있다. 또는 또한, 본 개시의 복합형 트랜지스터 등에서의 제1 활성 영역 및 제2 활성 영역을 구성하는 2차원 재료로서 재료로서, 흑(黑)인(Black Phosphorus)를 들 수도 있다.
보다 구체적으로는, 본 개시의 제1의 구조∼제2의 구조를 갖는 복합형 트랜지스터에서의 제1A 활성 영역 또는 제2B 활성 영역(n형 활성 영역)을 구성하는 2차원 재료로서, 또한, 본 개시의 제3의 구조를 갖는 복합형 트랜지스터에서의 제2A 연재부 및 제2B 연재부를 구성하는 2차원 재료로서, MoSe2, MoTe2, WSe2, MoS2 및 WTe2로 이루어지는 군에서 선택되는 적어도 1종류의 2차원 재료를 예시할 수 있고, 두께로서 0.65㎚ 내지 6.5㎚, 바람직하게는, 0.65㎚ 내지 2.6㎚를 예시할 수 있다. 한편, 본 개시의 제1의 구조∼제2의 구조를 갖는 복합형 트랜지스터에서의 제1B 활성 영역 또는 제2A 활성 영역(p형 활성 영역)을 구성하는 2차원 재료로서, 또한, 본 개시의 제3의 구조를 갖는 복합형 트랜지스터에서의 제1A 연재부 및 제1B 연재부를 구성하는 2차원 재료로서, MoS2, WS2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2 및 ReSe2로 이루어지는 군에서 선택되는 적어도 1종류의 2차원 재료를 예시할 수 있고, 두께로서 0.65㎚ 내지 6.5㎚, 바람직하게는, 0.65㎚ 내지 2.6㎚를 예시할 수 있다. 단, 이들로 한정하는 것이 아니다.
제1A 활성 영역 등과 제2B 활성 영역 등을 구성하는 2차원 재료를 다르게 하는 경우, 제1A 활성 영역 등을 구성하는 2차원 재료를 M1AX1A 2로 나타내고, 제1B 활성 영역 등을 구성하는 2차원 재료를 M1BX1B 2로 나타낸 때,
M1A≠M1B 또한, X1A≠X1B
라도 좋고,
M1A=M1B 또한, X1A≠X1B
라도 좋고,
M1A≠M1B 또한, X1A=X1B
라도 좋다. 마찬가지로, 제2A 활성 영역 등을 구성하는 2차원 재료를 M2AX2A 2로 나타내고, 제2B 활성 영역 등을 구성하는 2차원 재료를 M2BX2B 2로 나타낸 때,
M2A≠M2B 또한, X2A≠X2B
라도 좋고,
M2A=M2B 또한, X2A≠X2B
라도 좋고,
M2A≠M2B 또한, X2A=X2B
라도 좋다. 단, 이들로 한정하는 것이 아니다.
제1A 활성 영역, 제1B 활성 영역, 제2A 활성 영역, 제2B 활성 영역의 형성 방법으로서, PVD법이나 CVD법 외에, 이하의 방법을 예시할 수 있다. 즉,
[a] 천이금속 칼코게나이드계 재료의 전구체를, 기체(基體)(하지층)상에 박막형상으로 형성한 후, 가열 처리하는 방법.
[b] 천이금속 산화물로 이루어지는 박막을 기체(하지층)상에 형성한 후, 천이금속 산화물에서의 천이금속과 칼코겐 원소를 포함하는 재료에서의 칼코겐을 반응시키는 방법.
그래핀(graphene)이란, 1원자 두께의 sp2 결합 탄소 원자의 시트형상 물질을 가리키고, 탄소 원자와 그 결합으로부터 제작된 벌집과 같은 육각형 격자 구조를 갖는다. 그래핀막에 n형이나 p형의 불순물을 도핑하기 위해서는, 예를 들면, 화학 도핑을 행하면 좋다. 화학 도핑을 행하기 위해서는, 구체적으로는, 그래핀막상에 불순물층을 형성하면 좋다. 불순물층은, 전자 수용형(p형)의 불순물층으로 할 수 있고, 또는 또한, 전자 공여형(n형)의 불순물층으로 할 수 있다. 전자 수용형(p형)의 불순물층을 구성하는 재료로서, AuCl3, HAuCl4, PtCl4 등의 염화물 ; HNO3, H2SO4, HCl, 니트로메탄 등의 산(酸) ; 붕소나 알루미늄이라는 Ⅲ족 원소 ; 산소 등의 전자 흡인성 분자를 들 수 있고, 전자 공여형(n형)의 불순물층을 구성하는 재료로서, 질소나 인이라는 V족 원소 외에, 피리딘계 화합물, 질화물, 알칼리 금속류, 알킬기를 갖는 방향족 화합물 등의 전자 공여성 분자를 들 수 있다.
그래핀은, 예를 들면, 이하에 설명하는 제조 방법으로 형성할 수 있다. 즉, 베이스재상(材上)에게 그래핀화 촉매를 포함하는 막을 성막한다. 그리고, 그래핀화 촉매를 포함하는 막에 대해 기상(氣相) 탄소 공급원을 공급하는 동시에, 기상 탄소 공급원을 열처리하여, 그래핀을 생성시킨다. 그 후, 그래핀을 소정의 냉각 속도로 냉각함으로써, 필름형상의 그래핀을 그래핀화 촉매를 포함하는 막상에 형성할 수 있다. 그래핀화 촉매로서, SiC 등의 탄소화합물 외에, Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V, 및 Zr에서 선택되는 적어도 1종류의 금속을 들 수 있다. 또한, 기상 탄소 공급원으로서, 예를 들면, 일산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 부탄, 부타디엔, 펜탄, 펜텐, 시클로펜타디엔, 헥산, 시클로헥산, 벤젠 및 톨루엔에서 선택되는 적어도 1종류의 탄소원을 들 수 있다. 그리고, 이상과 같이 하여 형성된 필름형상의 그래핀을, 그래핀화 촉매를 포함하는 막으로부터 분리함에 의해, 그래핀을 얻을 수 있다.
본 개시의 제1의 구조를 갖는 복합형 트랜지스터에서, 제1A 활성 영역과 제1B 활성 영역은, 전술한 바와 같이, 겹쳐져 있는데, 제1A 활성 영역과 제1B 활성 영역은 접하여 있어도 좋고, 제1A 활성 영역과 제1B 활성 영역의 사이에 제1 경계 영역이 마련되어 있어도 좋고. 마찬가지로, 제2A 활성 영역과 제2B 활성 영역은, 전술한 바와 같이, 겹쳐져 있는데, 제2A 활성 영역과 제2B 활성 영역은 접하여 있어도 좋고, 제2A 활성 영역과 제2B 활성 영역의 사이에 제2 경계 영역이 마련되어 있어도 좋고. 제1 경계 영역 및 제2 경계 영역은, 상술한 제 1층간 절연층 및 제2 층간 절연층으로 구성된다.
본 개시의 제2의 구조를 갖는 복합형 트랜지스터에서는, 제1A 활성 영역과 제1B 활성 영역은 대향하여 있는데, 제1A 활성 영역과 제1B 활성 영역은 접하여 있어도 좋고, 제1A 활성 영역과 제1B 활성 영역의 사이에 제1 경계 영역이 마련되어 있어도 좋고. 마찬가지로, 제2A 활성 영역과 제2B 활성 영역은 대향하여 있는데, 제2A 활성 영역과 제2B 활성 영역은 접하여 있어도 좋고, 제2A 활성 영역과 제2B 활성 영역의 사이에 제2 경계 영역이 마련되어 있어도 좋다. 제1 경계 영역 및 제2 경계 영역을 구성하는 재료로서, SiO2(자연 산화막을 포함한다), SiN, 육방정 질화붕소(hBN), Al2O3을 예시할 수 있다.
본 개시의 복합형 트랜지스터 등에서, 제어 전극을 구성하는 재료로서, 폴리실리콘이나 폴리사이드, 금속 실리사이드, 금속 질화물(예를 들면, TiN), 알루미늄(Al)이나 금(Au) 등의 금속, 그래핀이나 ITO 등을 예시할 수 있고, 제어 전극의 형성 방법으로서, 진공 증착법이나 스퍼터링법을 포함하는 각종의 물리적 기상 성장법(PVD법)이나, 각종의 화학적 기상 성장법(CVD법)을 예시할 수 있다. 또한, 제1 전극, 제2 전극, 제3 전극을 구성하는 재료로서, 불순물이 도핑된 폴리실리콘 ; 알루미늄 ; 텅스텐, Ti, Pt, Pd, Cu, TiW, TiNW, WSi2, MoSi2 등의 고융점 금속이나 금속 실리사이드로 이루어지는 도전 재료를 예시할 수 있고, 이들의 전극의 형성 방법으로서, 각종의 PVD법, CVD법을 예시할 수 있다.
나아가서는, 절연층, 제2의 절연층을 구성하는 재료로서, 산화실리콘(SiO2) 등의 SiOX계 재료, SiOF계 재료 또는 SiN계 재료, SiON계 재료 외에, 비유전율(k)(=ε/ε0)이 대강 4.0 이상의 이른바 고비유전율 재료를 들 수 있다. 고비유전율 재료로서, 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화알루미늄(Al2O3), 산화알루미늄·하프늄(HfAlO2), 산화실리콘·하프늄(HfSiO), 산화탄타륨(Ta2O5), 산화이트륨(Y2O3), 산화랜턴(La2O)이라는 금속 산화물 재료나, 금속 질화물 재료를 들 수 있다. 또는 또한, HfSiO, HfSiON, ZrSiO, AlSiO, LaSiO라는 금속 실리케이트로 이루어지는 절연 재료를 예시할 수도 있다. 절연층, 제2의 절연층은, 1종류의 재료로 형성되어 있어도 좋고, 복수종류의 재료로 형성되어 있어도 좋다. 또한, 절연층, 제2의 절연층은, 단층 구성으로 하여도 좋고, 복수층 구성으로 하여도 좋다. 절연층, 제2의 절연층의 형성 방법으로서, ALD(Atomic Layer Deposition)법, 유기 금속 화학적 기상 성장법(MOCVD법)을 포함하는 각종의 CVD법, 진공 증착법이나 스퍼터링법을 포함하는 각종의 PVD법을 예시할 수 있다. 절연층의 두께로서 1㎚ 내지 10㎚를 예시할 수 있고, 제2의 절연층의 두께로서 1㎚ 내지 10㎚를 예시할 수 있다.
또한, 제 1층간 절연층, 제2 층간 절연층을 구성하는 재료로서, SiO2, SiN, 육방정 질화붕소(hBN), Al2O3을 예시할 수 있고, 제 1층간 절연층, 제2 층간 절연층의 형성 방법으로서, 저온 산화법, 플라즈마 CVD법, ALD법을 예시할 수 있다. 제 1층간 절연층, 제2 층간 절연층의 두께로서 1㎚ 내지 3㎚를 예시할 수 있다.
본 개시의 복합형 트랜지스터 등은, 예를 들면, 절연막이 표면에 형성된 실리콘 반도체 기판상에 마련하면 좋다.
본 개시의 복합형 트랜지스터 등에 의해, 구체적으로는, 이른바 상보형 트랜지스터가 구성된다. 또한, 본 개시의 복합형 트랜지스터 등에 의해, 인버터 회로나, NAND 회로, AND 회로, NOR 회로, OR 회로, XOR 회로, NOT 회로라는 논리 회로를 구성할 수 있고, SRAM 회로를 구성할 수도 있다.
실시례 1
실시례 1은, 본 개시의 복합형 트랜지스터에 관한 것으로, 구체적으로는, 본 개시의 제1의 구조를 갖는 복합형 트랜지스터에 관한 것이다. 실시례 1의 복합형 트랜지스터에 의해, 이른바 상보형 트랜지스터가 구성되고, 또한, 인버터 회로가 구성된다.
실시례 1의 복합형 트랜지스터의 개념도를 도 1A, 도 1B 및 도 1C에 도시하고, 실시례 1의 복합형 트랜지스터에 의해 구성되는 인버터 회로의 구성 요소의 배치를 도 2A 및 도 2B에 모식적으로 도시하고, 실시례 1의 복합형 트랜지스터에 의해 구성되는 인버터 회로의 등가 회로도를 도 2C에 도시한다. 도 2C에서는, 편의상, FET의 기호를 이용하여 인버터 회로의 등가 회로도를 도시하였다. 또한, 실시례 1의 복합형 트랜지스터의 모식적인 일부 단면도를 도 3에 도시하고, 실시례 1의 복합형 트랜지스터에서의 제1 활성 영역, 제2 활성 영역 및 제어 전극의 위치 관계를 도 4A, 도 4B 및 도 4C의 개념도에 도시하고, 실시례 1의 복합형 트랜지스터의 개념적인 일부 단면도를 도 5A, 도 5B 및 도 5C에 도시한다. 또한, 도 1A에는, 제1의 트랜지스터가 도통 상태(온 상태)에 있고, 제2의 트랜지스터가 부도통 상태(오프 상태)에 있는 상태를 나타내고, 도 1B에는, 제1의 트랜지스터가 도통 상태(온 상태)로부터 부도통 상태(오프 상태)가 되고, 제2의 트랜지스터가 부도통 상태(오프 상태)로부터 도통 상태(온 상태)가 된 상태를 나타내고, 도 1C에는, 제1의 트랜지스터가 부도통 상태(오프 상태)에 있고, 제2의 트랜지스터가 도통 상태(온 상태)에 있는 상태를 나타낸다. 또한, 도 2A 및 도 2B는, 실제로는 겹쳐져 있다.
실시례 1 또는 후술하는 실시례 2∼실시례 3의 복합형 트랜지스터는,
중복 영역에서, 제1 활성 영역(11, 11', 11"), 제2 활성 영역(12, 12', 12") 및 제어 전극(60)이 겹쳐져 있고,
제1 전극(61), 제2 전극(62) 및 제3 전극(63)을 구비하고 있고,
제어 전극(60)과, 제어 전극(60)에 인접한 제1 활성 영역(11, 11', 11") 및 제2 활성 영역(12, 12', 12")의 어느 일방(도시한 예에서는, 제1 활성 영역(11, 11', 11"))의 사이에는, 절연층(71)이 마련되어 있다. 제어 전극(60)은, 예를 들면, TiN으로 이루어지고, 제1 전극(61), 제2 전극(62) 및 제3 전극(63)은, 예를 들면, 백금(Pt)으로 이루어지고, 절연층(71)은, 예를 들면, 두께 1㎚의 산화하프늄(HfO2)으로 이루어진다.
그리고,
제1 활성 영역(11, 11', 11")의 일단부터 연재되는 제1A 연재부(111, 211, 311), 제1 활성 영역(11, 11', 11")의 타단부터 연재되는 제1B 연재부(121, 221, 321), 제2 활성 영역(12, 12', 12")의 일단부터 연재되는 제2A 연재부(131, 231, 331), 및, 제2 활성 영역(12, 12', 12")의 타단부터 연재되는 제2B 연재부(141, 241, 341)를 구비하고 있고,
제1 전극(61)은, 제1A 연재부(111, 211, 311)에 접속되어 있고,
제2 전극(62)은, 제2A 연재부(131, 231, 331)에 접속되어 있고,
제3 전극(63)은, 제1B 연재부(121, 221, 321) 및 제2B 연재부(141, 241, 341)에 접속되어 있고,
제어 전극(60), 제1 활성 영역(11, 11', 11"), 제1A 연재부(111, 211, 311) 및 제1B 연재부(121, 221, 321)로 제1의 트랜지스터(TR1)가 구성되고,
제어 전극(60), 제2 활성 영역(12, 12', 12"), 제2A 연재부(131, 231, 331) 및 제2B 연재부(141, 241, 341)로 제2의 트랜지스터(TR2)가 구성되어 있다.
여기서, 실시례 1 또는 후술하는 실시례 2∼실시례 3의 복합형 트랜지스터에서는,
제1 전극(61)에는, 제2 전극(62)보다도 높은 전압이 인가되고,
제어 전극(60)에 제1의 전압(V1)(=0볼트)이 인가된 때, 제1의 트랜지스터(TR1)는 도통 상태가 되고, 제2의 트랜지스터(TR2)는 부도통 상태가 되고,
제어 전극(60)에, 제1의 전압(V1)(=0볼트)보다도 높은 제2의 전압(V2)(=Vdd>0볼트)이 인가된 때, 제2의 트랜지스터(TR2)는 도통 상태가 되고, 제1의 트랜지스터(TR1)는 부도통 상태가 된다. 또한, 제1 전극(61)에 인가되는 전압을 V2(=Vdd)로 하여, 제2 전극(62)에 인가되는 전압을 V1(=0볼트<V2 =Vdd)로 하였다. 도 1A, 도 1B, 도 1C, 도 7A, 도 7B, 도 7C, 도 9A, 도 9B, 도 9C에서, 제어 전극(60)에 인가되는 전압을 VCE로 나타내고, 제3 전극(63)에 인가되는 전압을 V3로 나타낸다.
실시례 1 또는 후술하는 실시례 2∼실시례 3의 복합형 트랜지스터에서, 제1 활성 영역(11, 11', 11") 및 제2 활성 영역(12, 12', 12")은, 2차원 재료 또는 그래핀으로 구성되어 있다.
실시례 1의 복합형 트랜지스터는, 구체적으로는, 본 개시의 제1의 구조를 갖는 복합형 트랜지스터이고,
중복 영역에서, 제1 활성 영역(11)은, 제1A 활성 영역(110), 및, 제1A 활성 영역(110)과 겹쳐진 제1B 활성 영역(120)으로 이루어지고,
제1A 연재부(111)는, 제1A 활성 영역(110)으로부터 연재되고,
제1B 연재부(121)는, 제1B 활성 영역(120)으로부터 연재되고,
중복 영역에서, 제2 활성 영역(12)은, 제2A 활성 영역(130), 및, 제2A 활성 영역(130)과 겹쳐진 제2B 활성 영역(140)으로 이루어지고,
제2A 연재부(131)는, 제2A 활성 영역(130)으로부터 연재되고,
제2B 연재부(141)는, 제2B 활성 영역(140)으로부터 연재된다.
그리고, 제1A 활성 영역(110)의 가전자대의 상단의 에너지의 값(EV-1A) 및 전도대의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역(120)의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작다(도 25A 참조). 또한, 제2A 활성 영역(130)의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역(140)의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 크다(도 25C 참조).
제1A 활성 영역(110)(제1A 연재부(111)를 포함한다)은, n형 활성 영역이고, 구체적으로는, 두께 1㎚의 WTe2로 이루어지고, 제1B 활성 영역(120)(제1B 연재부(121)를 포함한다)은, p형 활성 영역이고, 구체적으로는, 두께 1㎚의 MoS2로 이루어지고, 제2A 활성 영역(130)(제2A 연재부(131)를 포함한다)은, p형 활성 영역이고, 구체적으로는, 두께 1㎚의 MoS2로 이루어지고, 제2B 활성 영역(140)(제2B 연재부(141)를 포함한다)은, n형 활성 영역이고, 구체적으로는, 두께 1㎚의 WTe2로 이루어진다. 단, 이들의 재료나 두께로 한정하는 것이 아니다. 제1A 연재부(111) 및 제1B 연재부(121)의 연재 방향과, 제2A 연재부(131) 및 제2B 연재부(141)의 연재 방향은, 일치하고 있다.
도시한 예에서는, 제2 활성 영역(12), 제1 활성 영역(11) 및 제어 전극(60)의 순서로 겹쳐져 있는데, 제1 활성 영역(11), 제2 활성 영역(12), 제어 전극(60)의 순서로 겹쳐져 있어도 좋다. 제1A 활성 영역(110)과 제1B 활성 영역(120)의 겹침의 순서는, 제1B 활성 영역(120)이 제어 전극측에 위치하고 있지만, 제1A 활성 영역(110)이 제어 전극측에 위치하고 있어도 좋다. 또한, 제2A 활성 영역(130)과 제2B 활성 영역(140)의 겹침의 순서는, 제2B 활성 영역(140)이 제어 전극측에 위치하고 있지만, 제2A 활성 영역(130)이 제어 전극측에 위치하고 있어도 좋다. 복합형 트랜지스터는, 절연막(도시 생략)이 표면에 형성된 실리콘 반도체 기판(70)의 위에 형성되어 있다.
제1 활성 영역(11)과 제2 활성 영역(12)의 사이에는, 두께 5㎚의 SiO2로 이루어지는 제2의 절연층(72)이 마련되어 있다. 또한, 제1A 활성 영역(110)과 제1B 활성 영역(120)의 사이에는, 두께 1㎚의 HfO2로 이루어지고, 제1 경계 영역에 상당하는 제 1층간 절연층(73)이 마련되어 있고, 제2A 활성 영역(130)과 제2B 활성 영역(140)의 사이에는, 두께 1㎚의 HfO2로 이루어지고, 제2 경계 영역에 상당하는 제2 층간 절연층(74)이 마련되어 있다.
실시례 1의 복합형 트랜지스터에서의 제1의 트랜지스터(TR1) 및 제2의 트랜지스터(TR2)의 동작은, 도 25A, 도 25B, 도 25C 및 도 25D를 참조하여, 앞서 설명한 바와 같다.
중복 영역에서, 제1 활성 영역(11)과 제어 전극(60)은 겹쳐져 있는데, 제1 활성 영역(11)의 정사영상은, 제어 전극(60)의 정사영상에 포함되어 있어도 좋고(도 4A 참조), 제어 전극(60)의 정사영상과 일치하고 있어도 좋고(도 4B 참조), 제어 전극(60)의 정사영상부터 비어져 나와 있어도 좋다(도 4C 참조). 마찬가지로, 중복 영역에서, 제2 활성 영역(12)과 제어 전극(60)은 겹쳐져 있는데, 제2 활성 영역(12)의 정사영상은, 제어 전극(60)의 정사영상에 포함되어 있어도 좋고(도 4A 참조), 제어 전극(60)의 정사영상과 일치하고 있어도 좋고(도 4B 참조), 제어 전극(60)의 정사영상부터 비어져 나와 있어도 좋다(도 4C 참조). 또한, 제어 전극(60)에 의해 생성되는 전계가 한층 균일하게 더해진다는 관점에서는, 제1 활성 영역(11) 및 제2 활성 영역(12)의 정사영상이, 제어 전극(60)의 정사영상에 포함되어 있는 것이 바람직하다.
또한, 중복 영역에서, 제1 활성 영역(11)을 구성하는 제1A 활성 영역(110)과 제1B 활성 영역(120)은 겹쳐져 있는데, 제1A 활성 영역(110)과 제1B 활성 영역(120)이 겹쳐진 영역의 정사영상은, 제어 전극(60)의 정사영상에 포함되어 있어도 좋고(도 5A 참조), 제어 전극(60)의 정사영상과 일치하고 있어도 좋고(도 5B 참조), 제어 전극(60)의 정사영상부터 비어져 나와 있어도 좋다(도 5C 참조). 마찬가지로, 중복 영역에서, 제2 활성 영역(12)을 구성하는 제2A 활성 영역(130)과 제2B 활성 영역(140)은 겹쳐져 있는데, 제2A 활성 영역(130)과 제2B 활성 영역(140)이 겹쳐진 영역의 정사영상은, 제어 전극(60)의 정사영상에 포함되어 있어도 좋고(도 5A 참조), 제어 전극(60)의 정사영상과 일치하고 있어도 좋고(도 5B 참조), 제어 전극(60)의 정사영상부터 비어져 나와 있어도 좋다(도 5C 참조).
이하, 실시례 1의 복합형 트랜지스터의 제조 방법의 개략을, 도 24A, 도 24B, 도 24C 및 도 24D를 참조하여 설명한다.
즉, 절연막(도시 생략)이 형성된 실리콘 반도체 기판(70)의 위에, CVD법에 의거하여 MoS2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제2A 활성 영역(130)(제2A 연재부(131)를 포함한다)을 얻을 수 있다(도 24A 참조). 패터닝은, 예를 들면, 산소 플라즈마 에칭법에 의거하여 행할 수 있다.
다음에, 전면에 제2 층간 절연층(74)을 형성한다. 그리고, 제2 층간 절연층(74)의 위에, CVD법에 의거하여 WTe2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제2B 활성 영역(140)(제2B 연재부(141)를 포함한다)을 얻을 수 있다(도 24B 참조).
다음에, 전면에 제2의 절연층(72)을 형성한다. 그리고, 제2의 절연층(72)상에, CVD법에 의거하여 WTe2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제1A 활성 영역(110)(제1A 연재부(111)를 포함한다)을 얻을 수 있다(도 24C 참조).
다음에, 전면에 제 1층간 절연층(73)을 형성한다. 그리고, 제 1층간 절연층(73)의 위에, CVD법에 의거하여 MoS2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제1B 활성 영역(120)(제1B 연재부(121)를 포함한다)을 얻을 수 있다(도 24D 참조).
다음에, 전면에 절연층(71)을 형성한다. 그리고, 절연층(71)의 위에 제어 전극(60)을 형성한다. 그 후, 전면에 상층 층간 절연층(75)을 형성하고, 제1A 연재부(111), 제2A 연재부(131), 및, 제1B 연재부(121) 및 제2B 연재부(141)의 각각 상방에 위치하는 상층 층간 절연층(75)에 개구부를 형성하고, 이들의 개구부를 도전 재료로 매입함으로써, 상층 층간 절연층(75)의 정상면(頂面)에 걸쳐서, 제1 전극(61), 제2 전극(62), 제3 전극(63)을 형성할 수 있다(도3 참조).
실시례 1의 복합형 트랜지스터에서는, 제1의 트랜지스터 및 제2의 트랜지스터를 구성하는 제어 전극, 제1 활성 영역 및 제2 활성 영역이 겹쳐져 있기 때문에, 하나의 제어 전극에 의해 생성되는 전계(구체적으로는, 수직 전계)에 의거하여, 제1의 트랜지스터 및 제2의 트랜지스터의 구동을 제어할 수 있고, 더한층의 고밀도화를 실현할 수 있을 뿐만 아니라, 배선의 단순화, 이에 수반하는 기생 용량의 저감(즉, 저소비전력화)를 달성할 수 있다. 또한, 제1 활성 영역 및 제2 활성 영역, 전체의 두께를 극히 얇게 할 수 있기 때문에, 단차를 작게 할 수 있고, 종래의 플레이너 프로세스를 적용하는 것이 가능하고, 2개의 트랜지스터에의 접속 콘택트 가공도 용이하다.
실시례 1의 복합형 트랜지스터의 모식적인 평면도를 도 6의 오른쪽에 도시하고, 종래의 CMOS 회로의 모식적인 평면도를 도 6의 왼쪽에 도시한다. 또한, 도 6에서, 제어 전극(게이트부)을 명시하기 위해, 제어 전극(게이트부)에 사선을 붙였다. 최소 가공 치수를 「F」로 하였을 때, 종래의 CMOS 회로에서는 Y방향으로 「9F」의 길이분만큼, CMOS 회로가 차지한다. 한편, 실시례 1의 복합형 트랜지스터에서는 Y방향으로 「4F」의 길이분만큼, 복합형 트랜지스터가 차지한다. 또한, X방향에서, 종래의 CMOS 회로가 차지하는 길이를 「1」로 하였을 때, 실시례 1의 복합형 트랜지스터에서는 차지하는 길이는 「1.5」이다. 그러므로, 실시례 1의 복합형 트랜지스터의 풋프린트는, 종래의 CMOS 회로의 풋프린트와 비교하고,
(4/9)×1.5=0.66(배)
가 되고, 게이트 밀도는,
1/0.66=1.5(배)
가 된다. 즉, 더한층의 고밀도화를 실현할 수 있다. 게다가, 트랜지스터를 스케일링하고 있기 때문에, 트랜지스터 특성의 편차가 증가하는 일도 없다.
실시례 2
실시례 2는, 실시례 1의 복합형 트랜지스터의 변형이고, 본 개시의 제2의 구조를 갖는 복합형 트랜지스터에 관한 것이다. 실시례 2의 복합형 트랜지스터의 개념도를 도 7A, 도 7B 및 도 7C에 도시하고, 실시례 2의 복합형 트랜지스터의 모식적인 일부 단면도를 도 8A에 도시한다. 또한, 도 7A에는, 제1의 트랜지스터가 도통 상태(온 상태)에 있고, 제2의 트랜지스터가 부도통 상태(오프 상태)에 있는 상태를 나타내고, 도 7B에는, 제1의 트랜지스터가 도통 상태(온 상태)로부터 부도통 상태(오프 상태)가 되고, 제2의 트랜지스터가 부도통 상태(오프 상태)로부터 도통 상태(온 상태)가 된 상태를 나타내고, 도 7C에는, 제1의 트랜지스터가 부도통 상태(오프 상태)에 있고, 제2의 트랜지스터가 도통 상태(온 상태)에 있는 상태를 나타낸다.
본 개시의 제2의 구조를 갖는 실시례 2의 복합형 트랜지스터에서는,
중복 영역에서, 제1 활성 영역(11')은, 제1A 활성 영역(210), 및, 제1A 활성 영역(210)과 동일 가상 평면에 위치하고, 제1A 활성 영역(210)과 대향하는 제1B 활성 영역(220)으로 이루어지고,
제1A 연재부(211)은, 제1A 활성 영역(210)으로부터 연재되고,
제1B 연재부(221)는, 제1B 활성 영역(220)으로부터 연재되고,
중복 영역에서, 제2 활성 영역(12')은, 제2A 활성 영역(230), 및, 제2A 활성 영역(230)과 동일 가상 평면에 위치하고, 제2A 활성 영역(230)과 대향하는 제2B 활성 영역(240)으로 이루어지고,
제2A 연재부(231)는, 제2A 활성 영역(230)으로부터 연재되고,
제2B 연재부(241)는, 제2B 활성 영역(240)으로부터 연재된다.
그리고, 제1A 활성 영역(210)의 가전자대의 상단의 에너지의 값(EV-1A) 및 전도대의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역(220)의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작고,
제2A 활성 영역(230)의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역(240)의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 크다.
여기서, 실시례 2의 복합형 트랜지스터가 오프(off)시,
EC-1B>EC-1A>EV-1B>EV-1A
및,
EC-2A>EC-2B>EV-2A>EV-2B
를 만족하고, 복합형 트랜지스터가 온(on)시,
EC-1B>EV-1B>EC-1A>EV-1A
및,
EC-2A>EV-2A>EC-2B>EV-2B
를 만족한다.
그리고, 제1 활성 영역(11')과 제2 활성 영역(12')의 사이에 제2의 절연층(72)이 마련되어 있다. 또한, 제1A 활성 영역(210)과 제1B 활성 영역(220)의 사이에 제1 경계 영역(212)이 마련되어 있고, 제2A 활성 영역(230)과 제2B 활성 영역(240)의 사이에 제2 경계 영역(232)이 마련되어 있다. 또한, 도 8B에 도시하는 바와 같이, 제1A 활성 영역(210)과 제1B 활성 영역(220)은 접하여 있어도 좋고, 제2A 활성 영역(230)과 제2B 활성 영역(240)은 접하여 있어도 좋다.
제1A 활성 영역(210)(제1A 연재부(211)를 포함한다)은, n형 활성 영역이고, 구체적으로는, 두께 3㎚의 WTe2로 이루어지고, 제1B 활성 영역(220)(제1B 연재부(221)를 포함한다)은, p형 활성 영역이고, 구체적으로는, 두께 3㎚의 WTe2로 이루어지고, 제2A 활성 영역(230)(제2A 연재부(231)를 포함한다)은, p형 활성 영역이고, 구체적으로는, 두께 3㎚의 MoS2로 이루어지고, 제2B 활성 영역(240)(제2B 연재부(241)을 포함한다)은, n형 활성 영역이고, 구체적으로는, 두께 3㎚의 MoS2로 이루어지고, 제1 경계 영역(212)은,이트린식 활성 영역이고, 구체적으로는, 두께 3㎚의 WTe2로 이루어지고, 제2 경계 영역(232)도,이트린식 활성 영역이고, 구체적으로는, 두께 3㎚의 MoS2로 이루어진다.
실시례 2의 복합형 트랜지스터의 제조 방법의 개략을, 이하, 설명한다.
즉, 절연막이 형성된 실리콘 반도체 기판(70)의 위에, CVD법에 의거하여 MoS2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제2A 활성 영역(230)(제2A 연재부(231)를 포함한다), 제2B 활성 영역(240)(제2B 연재부(241)를 포함한다), 제2 경계 영역(232)이 되는 영역, 부분을 얻는다. 그리고, 화학 도핑법에 의거하여, p형 활성 영역인 제2A 활성 영역(230)(제2A 연재부(231)를 포함한다)을 형성하고, 또한, n형 활성 영역인 제2B 활성 영역(240)(제2B 연재부(241)를 포함한다)을 형성한다. 또한, 화학 도핑법을 실행할 때에는, 불소망하는 영역이 도핑되는 것을 방지하기 위해 마스크층을 형성하면 좋다.
다음에, 전면에 제2의 절연층(72)을 형성한다. 그리고, 제2의 절연층(72)의 위에, CVD법에 의거하여 WTe2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제1A 활성 영역(210)(제1A 연재부(211)를 포함한다), 제1B 활성 영역(220)(제1B 연재부(221)를 포함한다), 제1 경계 영역(212)이 되는 영역, 부분을 얻는다. 그 후, 화학 도핑법에 의거하여, n형 활성 영역인 제1A 활성 영역(210)(제1A 연재부(211)를 포함한다)을 형성하고, 또한, p형 활성 영역인 제1B 활성 영역(220)(제1B 연재부(221)를 포함한다)을 형성한다.
다음에, 전면에 절연층(71)을 형성한다. 그리고, 절연층(71)의 위에 제어 전극(60)을 형성한다. 그 후, 전면에 상층 층간 절연층(75)을 형성하고, 제1A 연재부(211), 제2A 연재부(231), 및, 제1B 연재부(221) 및 제2B 연재부(241)의 각각 상방에 위치하는 상층 층간 절연층(75)에 개구부를 형성하고, 이들의 개구부를 도전 재료로 매입함으로써, 상층 층간 절연층(75)의 정상면에 걸쳐서, 제1 전극(61), 제2 전극(62), 제3 전극(63)을 형성할 수 있다.
실시례 3
실시례 3도, 실시례 1의 복합형 트랜지스터의 변형이지만, 본 개시의 제3의 구조를 갖는 복합형 트랜지스터에 관한 것이다. 실시례 3의 복합형 트랜지스터의 개념도를 도 9A, 도 9B 및 도 9C에 도시하고, 실시례 3의 복합형 트랜지스터의 모식적인 일부 단면도를 도 10에 도시한다. 또한, 도 9A에는, 제1의 트랜지스터가 도통 상태(온 상태)에 있고, 제2의 트랜지스터가 부도통 상태(오프 상태)에 있는 상태를 나타내고, 도 9B에는, 제1의 트랜지스터가 도통 상태(온 상태)로부터 부도통 상태(오프 상태)가 되고, 제2의 트랜지스터가 부도통 상태(오프 상태)로부터 도통 상태(온 상태)가 되는 상태를 나타내고, 도 9C에는, 제1의 트랜지스터가 부도통 상태(오프 상태)에 있고, 제2의 트랜지스터가 도통 상태(온 상태)에 있는 상태를 나타낸다.
본 개시의 제3의 구조를 갖는 실시례 3의 복합형 트랜지스터에서는,
중복 영역에서, 제1 활성 영역(11')은, 제1 채널 형성 영역(310)으로 이루어지고,
제1A 연재부(311)는, 제1 채널 형성 영역(310)의 일단부터 연재되고,
제1B 연재부(321)는, 제1 채널 형성 영역(310)의 타단부터 연재되고,
중복 영역에서, 제2 활성 영역(12')은, 제2 채널 형성 영역(330)으로 이루어지고,
제2A 연재부(331)는, 제2 채널 형성 영역(330)의 일단부터 연재되고,
제2B 연재부(341)는, 제2 채널 형성 영역(330)의 타단부터 연재된다.
그리고, 제어 전극(60)에 제1의 전압(V1)이 인가된 때, 제1의 트랜지스터(TR1)는 도통 상태가 되고, 제2의 트랜지스터(TR2)는 부도통 상태가 되고, 제어 전극(60)에, 제1의 전압(V1) 보다도 높은 제2의 전압(V2)(>V1)이 인가된 때, 제2의 트랜지스터(TR2)는 도통 상태가 되고, 제1의 트랜지스터(TR1)는 부도통 상태가 된다. 여기서, 실시례 3의 복합형 트랜지스터의 동작은, 종래의 전계효과 트랜지스터의 동작과, 기본적으로는 같다.
실시례 3의 복합형 트랜지스터에서, 제1 활성 영역(11')과 제2 활성 영역(12')의 사이에 제2의 절연층(72)이 마련되어 있다. 실시례 3의 복합형 트랜지스터에서, 제1 활성 영역(11')(제1 채널 형성 영역(310))은, 두께 3㎚의 WTe2로 이루어지고, 제2 활성 영역(12')(제2 채널 형성 영역(330))은, 두께 3㎚의 MoS2로 이루어진다. 또한, 제1A 연재부(311) 및 제1B 연재부(321)는, p형 불순물이 도핑된 두께 3㎚의 WTe2로 이루어지고, 제2A 연재부(331) 및 제2B 연재부(341)는, n형 불순물이 도핑된 두께 3㎚의 MoS2로 이루어진다.
실시례 3의 복합형 트랜지스터의 제조 방법의 개략을, 이하, 설명한다.
즉, 절연막이 형성된 실리콘 반도체 기판(70)의 위에, CVD법에 의거하여 MoS2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제2 채널 형성 영역(330), 제2A 연재부(331) 및 제2B 연재부(341)가 되는 영역, 부분을 얻는다. 그리고, 이온 주입법에 의거하여, n형 불순물을 포함하는 제2A 연재부(331) 및 제2B 연재부(341)를 형성한다. 또한, 이온 주입법을 실행할 때에는, 불소망하는 영역이 이온 주입되는 것을 방지하기 위해 마스크층을 형성하면 좋다.
다음에, 전면에 제2의 절연층(72)을 형성한다. 그리고, 제2의 절연층(72)의 위에, CVD법에 의거하여 WTe2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제1 채널 형성 영역(310), 제1A 연재부(311) 및 제1B 연재부(321)가 되는 영역, 부분을 얻는다. 그 후, 이온 주입법에 의거하여, p형 불순물을 포함하는 제1A 연재부(311) 및 제1B 연재부(321)를 형성한다.
다음에, 전면에 절연층(71)을 형성한다. 그리고, 절연층(71)의 위에, 제어 전극(60)을 형성한다. 그 후, 전면에 상층 층간 절연층(75)을 형성하고, 제1A 연재부(311), 제2A 연재부(331), 및, 제1B 연재부(321) 및 제2B 연재부(341)의 각각 상방에 위치하는 상층 층간 절연층(75)에 개구부를 형성하고, 이들의 개구부를 도전 재료로 매입함으로써, 상층 층간 절연층(75)의 정상면에 걸쳐서, 제1 전극(61), 제2 전극(62), 제3 전극(63)을 형성할 수 있다.
실시례 4
실시례 4는, 실시례 1∼실시례 3의 변형이고, 실시례 1∼실시례 3에서 설명한 복합형 트랜지스터에 의해 구성된 논리 회로에 관한 것이다.
실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로의 등가 회로도를 도 11A에 도시하고, 실시례 1의 복합형 트랜지스터에 의해 구성된 NAND 회로의 구성 요소의 배치를 모식적으로 도 11B 및 도 11C에 도시한다. 또한, 도 11B 및 도 11C는, 실제로는 겹쳐져 있다. 나아가서는, 실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로의 개념적인 일부 단면도의 각각을, 도 12A, 도 12B 및 도 12C에 도시한다. 여기서, 도 11A에 도시하는 등가 회로도는, 실시례 1의 복합형 트랜지스터에 의거하고 있다.
NAND 회로는 4개의 트랜지스터(Tr1, Tr2, Tr3, Tr4)로 구성되어 있다. 여기서, 도시한 예에서는, 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)가, 본 개시의 복합형 트랜지스터로 구성되어 있다. 즉, 제1 트랜지스터(Tr1)는 제1의 트랜지스터(TR1)에 상당하고, 제2 트랜지스터(Tr2)는 제2의 트랜지스터(TR2)에 상당한다.
제1의 트랜지스터(TR1)(Tr1)는, 제어 전극(601), 제1 활성 영역(111, 11'1, 11"1), 제1A 연재부(1111, 2111, 3111) 및 제1B 연재부(1211, 2211, 3211)로 구성되어 있다. 또한, 제2의 트랜지스터(TR2)(Tr2)는, 제어 전극(601), 제2 활성 영역(122, 12'2, 12"2), 제2A 연재부(1312, 2312, 3312) 및 제2B 연재부(1412, 2412, 3412)로 구성되어 있다.
나아가서는, NAND 회로를 구성하는 제3 트랜지스터(Tr3)는, 실질적으로, 제1의 트랜지스터(TR1)로 구성되고, 구체적으로는, 제어 전극(602), 제1 활성 영역(113, 11'3, 11"3), 제1A 연재부(1113, 2113, 3113) 및 제1B 연재부(1213, 2213, 3213)로 구성되어 있다. 또한, NAND 회로를 구성하는 제4 트랜지스터(Tr4)는, 실질적으로, 제2의 트랜지스터(TR2)로 구성되고, 구체적으로는, 제어 전극(602), 제2 활성 영역(124, 12'4, 12"4), 제2A 연재부(1314, 2314, 3314) 및 제2B 연재부(1414, 2414, 3414)로 구성되어 있다. 또한, 제2A 연재부(1312)와 제2B 연재부(1414)와는, 접속부(64)를 통하여 접속되어 있다.
실시례 1의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로를, 4개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 도 13에 모식적으로 도시한다. 또한, 활성 영역 등의 배치를 도시하는 도 13, 도 14A, 도 14B, 도 17, 도 18A, 도 18B, 도 23A, 도 23B에서, 제어 전극도 아울러서 도시하고 있다.
여기서, 도 13에서, 상단에는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제1B 활성 영역(1201, 1203), 및, 제1B 연재부(1211, 1213), 및, 제1 레벨의 아래의 제2 레벨에 위치하는 제1A 활성 영역(1101, 1103), 및, 제1A 연재부(1111, 1113)를 나타낸다. 또한, 도 13에서, 하단에는, 제2 레벨의 아래의 제3 레벨에 위치하는 제2B 활성 영역(1402, 1404), 및, 제2B 연재부(1412, 1414), 및, 제3 레벨의 아래의 최하층의 레벨(제4 레벨)에 위치하는 제2A 활성 영역(1302, 1304), 및, 제2A 연재부(1312, 1314)를 나타낸다.
또한, 실시례 2의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로를, 2개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 도 14A에 모식적으로 도시한다. 도 14A에서, 상단에는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제1A 활성 영역(2101, 2103), 제1B 활성 영역(2201, 2203), 제1A 연재부(211A1, 211A3), 및, 제1B 연재부(221B1, 221B3)를 나타낸다. 또한, 도 14A에서, 하단에는, 제1 레벨의 아래의 제2 레벨에 위치하는 제2A 활성 영역(2302, 2304), 제2B 활성 영역(2402, 2404), 제2A 연재부(231A2, 231A4), 및, 제2B 연재부(241B2, 241B4)를 나타낸다.
나아가서는, 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NAND 회로를, 2개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 도 14B에 모식적으로 도시한다. 도 14B에서, 상단에는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제1 채널 형성 영역(3101, 3103), 제1A 연재부(311A1, 311A3), 및, 제1B 연재부(321B1, 321B3)를 나타낸다. 또한, 도 14B에서, 하단에는, 제1 레벨의 아래의 제2 레벨에 위치하는 제2 채널 형성 영역(3302, 3304), 제2A 연재부(331A2, 331A4), 및, 제2B 연재부(341B2, 341B4)를 나타낸다.
실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로의 등가 회로도를 도 15A에 도시하고, 실시례 1의 복합형 트랜지스터에 의해 구성되는 NOR 회로의 구성 요소의 배치를 모식적으로 도 15B 및 도 15C에 도시한다. 또한, 도 15B 및 도 15C는, 실제로는 겹쳐져 있다. 나아가서는, 실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로의 개념적인 일부 단면도의 각각을, 도 16A, 도 16B 및 도 16C에 도시한다. 여기서, 도 15A에 도시하는 등가 회로도는, 실시례 1의 복합형 트랜지스터에 의거하고 있다.
NOR 회로도 4개의 트랜지스터(Tr1, Tr2, Tr3, Tr4)로 구성되어 있다. 여기서, 도시한 예에서는, 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)가, 본 개시의 복합형 트랜지스터로 구성되어 있다. 즉, 제1 트랜지스터(Tr1)는 제1의 트랜지스터(TR1)에 상당하고, 제2 트랜지스터(Tr2)는 제2의 트랜지스터(TR2)에 상당한다.
제1의 트랜지스터(TR1)(Tr1)는, 제어 전극(601), 제1 활성 영역(111, 11'1, 11"1), 제1A 연재부(1111, 2111, 3111) 및 제1B 연재부(1211, 2211, 3211)로 구성되어 있다. 또한, 제2의 트랜지스터(TR2)(Tr2)는, 제어 전극(601), 제2 활성 역(122, 12'2, 12"2), 제2A 연재부(1312, 2312, 3312) 및 제2B 연재부(1412, 2412, 3412)로 구성되어 있다.
나아가서는, NOR 회로를 구성하는 제3 트랜지스터(Tr3)는, 실질적으로, 제1의 트랜지스터(TR1)로 구성되고, 구체적으로는, 제어 전극(602), 제1 활성 역(113, 11'3, 11"3), 제1A 연재부(1113, 2113, 3113) 및 제1B 연재부(1213, 2213, 3213)로 구성되어 있다. 또한, NOR 회로를 구성하는 제4 트랜지스터(Tr4)는, 실질적으로, 제2의 트랜지스터(TR2)로 구성되고, 구체적으로는, 제어 전극(602), 제2 활성 역(124, 12'4, 12"4), 제2A 연재부(1314, 2314, 3314) 및 제2B 연재부(1414, 2414, 3414)로 구성되어 있다.
실시례 1의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로를, 4개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 도 17에 모식적으로 도시한다.
여기서, 도 17에서, 상단에는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제1A 활성 영역(1101), 제1B 활성 영역(1203), 및, 제1A 연재부(1111), 제1B 연재부(1213), 및, 제1 레벨의 아래의 제2 레벨에 위치하는 제1B 활성 영역(1201), 제1A 활성 영역(1103), 및, 제1B 연재부(1211), 제1A 연재부(1113)를 나타낸다. 또한, 도 17에서, 하단에는, 제2 레벨의 아래의 제3 레벨에 위치하는 제2B 활성 영역(1402, 1404), 및, 제2B 연재부(1412, 1414), 및, 제3 레벨의 아래의 최하층의 레벨(제4 레벨)에 위치하는 제2A 활성 영역(1302, 1304), 및, 제2A 연재부(1312, 1314)를 나타낸다.
또한, 실시례 2의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로를, 2개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 도 18A에 모식적으로 도시한다. 도 18A에서, 상단에는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제1A 활성 영역(2101, 2103), 제1A 연재부(211A1, 211A3), 및, 제1B 재부(221B1, 221B3)를 나타낸다. 또한, 도 18A에서, 하단에는, 제1 레벨의 아래의 제2 레벨에 위치하는 제2A 활성 영역(2302, 2304), 제2A 연재부(231A2, 231A4), 및, 제2B 연재부(241B2, 241B4)를 나타낸다.
나아가서는, 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 NOR 회로를, 2개의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 도 18B에 모식적으로 도시한다. 도 18B에서, 상단에는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제1 채널 형성 영역(3101, 3103), 제1A 연재부(311A1, 311A3), 및, 제1B 연재부(321B1, 321B3)를 나타낸다. 또한, 도 18B에서, 하단에는, 제1 레벨의 아래의 제2 레벨에 위치하는 제2 채널 형성 영역(3302, 3304), 제2A 연재부(331A2, 331A4), 및, 제2B 연재부(341B2, 341B4)를 나타낸다.
실시례 1, 실시례 2 및 실시례 3의 복합형 트랜지스터에 의거하여 형성된 8개의 트랜지스터로 구성되는 SRAM 회로의 등가 회로도를 도 19에 도시하고, 실시례 1의 복합형 트랜지스터에 의해 구성되는 SRAM 회로의 구성 요소의 배치를 모식적으로 도 20A 및 도 20B에 도시한다. 또한, 도 20A에서 상단에 도시한 SRAM 회로의 구성 요소와, 도 20B에서 상단에 도시한 SRAM 회로의 구성 요소는, 실제로는 겹쳐져 있다. 또한, 도 20A에서 중단에 도시한 SRAM 회로의 구성 요소와, 도 20B에서 하단에 도시한 SRAM 회로의 구성 요소는, 실제로는 겹쳐져 있다. 나아가서는, 실시례 1의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로의 개념적인 일부 단면도를 도 21A 및 도 21B에 도시한다. 또한, 실시례 2의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로의 개념적인 일부 단면도를 도 22A 및 도 22B에 도시하고, 실시례 3의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로의 개념적인 일부 단면도를 도 22C 및 도 22D에 도시한다. 여기서, 도 19에 도시하는 등가 회로도는, 실시례 1의 복합형 트랜지스터에 의거하고 있다.
실시례 4에서 SRAM 회로는, 8개의 트랜지스터(Tr1, Tr2, Tr3, Tr4, Tr5, Tr6, Tr7, Tr8)로 구성되어 있다. 이 SRAM 회로의 회로 구성, 그 자체는 주지이기 때문에, 상세한 설명은 생략한다.
여기서, 트랜지스터(Tr3)의 일단은 접속부(65')를 통하여 기록용 비트선(WBL)에 접속되고, 트랜지스터(Tr3)의 제어 전극(602')은 기록용 워드선(WWL)에 접속되어 있다. 또한, 트랜지스터(Tr6)의 일단은 접속부(65)를 이용하여 기록용 비트선(WBL)X에 접속되고, 트랜지스터(Tr6)의 제어 전극(602)은 기록용 워드선(WWL)에 접속되어 있다. 나아가서는, 트랜지스터(Tr7)의 일단은 접속부(66)를 통하여 판독 비트선(RBL)에 접속되고, 트랜지스터(Tr7)의 제어 전극(604)은 판독용 워드선(RWL)에 접속되어 있다. 또한, 트랜지스터(Tr8)의 제어 전극(603)은 제3 전극(63)에 접속되고, 트랜지스터(Tr8)의 일단은 트랜지스터(Tr7)의 타단에 접속되고, 트랜지스터(Tr8)의 타단은 접속부(67)를 통하여 접지되어 있다.
여기서, 도시한 예에서는, 제4 트랜지스터(Tr4) 및 제5 트랜지스터(Tr5)가, 본 개시의 복합형 트랜지스터로 구성되어 있다. 즉, 제4 트랜지스터(Tr4)는 제1의 트랜지스터(TR1)에 상당하고, 제5 트랜지스터(Tr5)는 제2의 트랜지스터(TR2)에 상당한다. 또한, 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는, 제3 전극이 구비되지 않은 점을 제외하고, 본 개시의 복합형 트랜지스터와 같은 구성, 구조를 갖는다. 즉, 제1 트랜지스터(Tr1)는 제1의 트랜지스터(TR1)에 상당하고, 제2 트랜지스터(Tr2)는 제2의 트랜지스터(TR2)에 상당한다. 제1 트랜지스터(Tr1)는, 제어 전극(601')을 구비하고 있고, 제1 전극(61) 및 접속부(A)에 접속되어 있다. 제2 트랜지스터(Tr2)는, 제어 전극(601')을 구비하고 있고, 제2 전극(62) 및 접속부(A)에 접속되어 있다. 제3 트랜지스터(Tr3)는, 제어 전극(602')을 구비하고 있고, 접속부(65') 및 접속부(A)에 접속되어 있다.
이하의 설명에서는, 제4 트랜지스터(Tr4), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제7 트랜지스터(Tr7), 및, 제8 트랜지스터(Tr8)에 관해 설명하고, 제1 트랜지스터(Tr1), 제2 트랜지스터(Tr2), 및, 제3 트랜지스터(Tr3)에 관한 설명은 생략한다.
제1의 트랜지스터(TR1)(제4 트랜지스터(Tr1))는, 제어 전극(601), 제1 활성 역(111, 11'1, 11"1), 제1A 연재부(1114, 2114, 3114) 및 제1B 연재부(1214, 2214, 3214)로 구성되어 있다. 또한, 제2의 트랜지스터(TR2)(제5 트랜지스터(Tr5))는, 제어 전극(601), 제2 활성 영역(125, 12'5, 12"5), 제2A 연재부(1315, 2315, 3315) 및 제2B 연재부(1415, 2415, 3415)로 구성되어 있다.
나아가서는, 제6 트랜지스터(Tr6)는, 실질적으로, 제2의 트랜지스터(TR2)로 구성되고, 구체적으로는, 제어 전극(602), 제1 활성 영역(126, 12'6, 12"6), 제2A 연재부(1316, 2316, 3316) 및 제2B 연재부(1416, 2416, 3416)로 구성되어 있다.
제7 트랜지스터(Tr7)도, 실질적으로, 제2의 트랜지스터(TR2)로 구성되고, 구체적으로는, 제어 전극(604), 제1 활성 영역(127, 12'7, 12"7), 제2A 연재부(1317, 2317, 3317) 및 제2B 연재부(1417, 2417, 3417)로 구성되어 있다.
제8 트랜지스터(Tr8)도, 실질적으로, 제2의 트랜지스터(TR2)로 구성되고, 구체적으로는, 제어 전극(604), 제1 활성 영역(128, 12'8, 12"8), 제2A 연재부(1318, 2318, 3318) 및 제2B 연재부(1418, 2418, 3418)로 구성되어 있다. 제8 트랜지스터(Tr8)를 구성하는 제2B 연재부(1418)와 제7 트랜지스터(Tr7)를 구성하는 제2A 연재부(1317)는, 접속부(68)를 통하여 접속되어 있다.
실시례 1의 복합형 트랜지스터에 의거하여 형성되는 SRAM 회로를, 4개의 레벨 및 하나의 레벨의 가상 평면으로 절단한 때의 활성 영역 등의 배치를 도 23A 및 도 23B에 모식적으로 도시한다. 도 23A에서, 상단에는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제1B 활성 영역(1204), 및, 제1B 연재부(1214), 및, 제1 레벨의 아래의 제2 레벨에 위치하는 제1A 활성 영역(1104), 및, 제1A 연재부(1114)를 나타낸다. 나아가서는, 도 23A에서, 하단에는, 제2 레벨의 아래의 제3 레벨에 위치하는 제2B 활성 영역(1405, 1406), 및, 제2B 연재부(1415, 1416), 및, 제3 레벨의 아래의 최하층의 레벨(제4 레벨)에 위치하는 제2A 활성 영역(1305, 1306), 및, 제2A 연재부(1315, 1316)를 나타낸다.
또한, 도 23B에서는, 가장 제어 전극에 가까운 레벨(제1 레벨)에 위치하는 제2B 활성 영역(1407, 1408), 및, 제2B 연재부(1417, 1418), 및, 제1 레벨의 아래의 제2 레벨에 위치하는 제2A 활성 영역(1307, 1308), 및, 제2A 연재부(1317, 1318)를 나타낸다.
이상, 본 개시의 복합형 트랜지스터를 바람직한 실시례에 의거하여 설명하였지만, 본 개시의 복합형 트랜지스터의 구성, 구조, 구성 재료, 제조 방법 등은, 실시례로 한정되는 것이 아니고, 적절히, 변경할 수 있다. 또한, 실시례에서 설명한 본 개시의 복합형 트랜지스터의 각종 적용례도 예시이고, 다른 회로례에 적용할 수 있음은 말할 것도 없다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
[A01] ≪복합형 트랜지스터≫
중복 영역에서, 제1 활성 영역, 제2 활성 영역 및 제어 전극이 겹쳐져 있고,
제1 전극, 제2 전극 및 제3 전극을 구비하고 있고,
제어 전극과, 제어 전극에 인접한 제1 활성 영역 및 제2 활성 영역의 어느 일방과의 사이에는, 절연층이 마련되어 있고,
제1 활성 영역의 일단부터 연재되는 제1A 연재부, 제1 활성 영역의 타단부터 연재되는 제1B 연재부, 제2 활성 영역의 일단부터 연재되는 제2A 연재부, 및, 제2 활성 영역의 타단부터 연재되는 제2B 연재부를 구비하고 있고,
제1 전극은, 제1A 연재부에 접속되어 있고,
제2 전극은, 제2A 연재부에 접속되어 있고,
제3 전극은, 제1B 연재부 및 제2B 연재부에 접속되어 있고,
제어 전극, 제1 활성 영역, 제1A 연재부 및 제1B 연재부로 제1의 트랜지스터가 구성되고,
제어 전극, 제2 활성 영역, 제2A 연재부 및 제2B 연재부로 제2의 트랜지스터가 구성되어 있는 복합형 트랜지스터.
[A02] 제1 전극에는, 제2 전극보다도 높은 전압이 인가되고,
제어 전극에 제1의 전압이 인가된 때, 제1의 트랜지스터는 도통 상태가 되고, 제2의 트랜지스터는 부도통 상태가 되고,
제어 전극에, 제1의 전압보다도 높은 제2의 전압이 인가된 때, 제2의 트랜지스터는 도통 상태가 되고, 제1의 트랜지스터는 부도통 상태가 되는 [A01]에 기재된 복합형 트랜지스터.
[A03] 제1 활성 영역 및 제2 활성 영역은, 2차원 재료 또는 그래핀으로 구성되어 있는 [A01] 또는 [A02]에 기재된 복합형 트랜지스터.
[A04] ≪복합형 트랜지스터 : 제1의 구조≫
중복 영역에서, 제1 활성 영역은, 제1A 활성 영역, 및, 제1A 활성 영역과 겹쳐진 제1B 활성 영역으로 이루어지고,
제1A 연재부는, 제1A 활성 영역부터 연재되고,
제1B 연재부는, 제1B 활성 영역부터 연재되고,
중복 영역에서, 제2 활성 영역은, 제2A 활성 영역, 및, 제2A 활성 영역과 겹쳐진 제2B 활성 영역으로 이루어지고,
제2A 연재부는, 제2A 활성 영역부터 연재되고,
제2B 연재부는, 제2B 활성 영역부터 연재되고,
제1A 활성 영역의 가전자대의 상단의 에너지의 값(EV-1A) 및 전도대의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작고,
제2A 활성 영역의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 큰 [A01] 내지 [A03]의 어느 1항에 기재된 복합형 트랜지스터.
[A05] 제1 활성 영역과 제2 활성 영역의 사이에는, 제2의 절연층이 마련되어 있는 [A04]에 기재된 복합형 트랜지스터.
[A06] 제1A 활성 영역과 제1B 활성 영역의 사이에는 제 1층간 절연층이 마련되어 있고,
제2A 활성 영역과 제2B 활성 영역의 사이에는 제2 층간 절연층이 마련되어 있는 [A05]에 기재된 복합형 트랜지스터.
[A07] ≪복합형 트랜지스터 : 제2의 구조≫
중복 영역에서, 제1 활성 영역은, 제1A 활성 영역, 및, 제1A 활성 영역과 동일 가상 평면에 위치하고, 제1A 활성 영역과 대향하는 제1B 활성 영역으로 이루어지고,
제1A 연재부는, 제1A 활성 영역부터 연재되고,
제1B 연재부는, 제1B 활성 영역부터 연재되고,
중복 영역에서, 제2 활성 영역은, 제2A 활성 영역, 및, 제2A 활성 영역과 동일 가상 평면에 위치하고, 제2A 활성 영역과 대향하는 제2B 활성 영역으로 이루어지고,
제2A 연재부는, 제2A 활성 영역부터 연재되고,
제2B 연재부는, 제2B 활성 영역부터 연재되고,
제1A 활성 영역의 가전자대의 상단의 에너지의 값(EV-1A) 및 전도대의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작고,
제2A 활성 영역의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 큰 [A01] 내지 [A03]의 어느 1항에 기재된 복합형 트랜지스터.
[A08] 제1 활성 영역과 제2 활성 영역의 사이에는, 제2의 절연층이 마련되어 있는 [A07]에 기재된 복합형 트랜지스터.
[A09] ≪복합형 트랜지스터 : 제3의 구조≫
중복 영역에서, 제1 활성 영역은, 제1 채널 형성 영역으로 이루어지고,
제1A 연재부는, 제1 채널 형성 영역의 일단부터 연재되고,
제1B 연재부는, 제1 채널 형성 영역의 타단부터 연재되고,
중복 영역에서, 제2 활성 영역은, 제2 채널 형성 영역으로 이루어지고,
제2A 연재부는, 제2 채널 형성 영역의 일단부터 연재되고,
제2B 연재부는, 제2 채널 형성 영역의 타단부터 연재되고,
제어 전극에 제1의 전압이 인가된 때, 제1의 트랜지스터는 도통 상태가 되고, 제2의 트랜지스터는 부도통 상태가 되고,
제어 전극에, 제1의 전압보다도 높은 제2의 전압이 인가된 때, 제2의 트랜지스터는 도통 상태가 되고, 제1의 트랜지스터는 부도통 상태가 되는 [A01]에 기재된 복합형 트랜지스터.
[A10] 제1 활성 영역과 제2 활성 영역의 사이에는, 제2의 절연층이 마련되어 있는 [A09]에 기재된 복합형 트랜지스터.
[A11] 제1 활성 영역 및 제2 활성 영역은, 2차원 재료 또는 그래핀으로 구성되어 있는 [A09] 또는 [A10]에 기재된 복합형 트랜지스터.
11, 11', 11" : 제1 활성 영역
12, 12', 12" : 제2 활성 영역
60, 60' : 제어 전극
61 : 제1 전극
62 : 제2 전극
63 : 제3 전극
64, 65, 65', 66, 67, 68 : 접속부
70 : 실리콘 반도체 기판
71 : 절연층
72 : 제2의 절연층
73 : 제 1층간 절연층(제1 경계 영역)
74 : 제2 층간 절연층(제2 경계 영역)
75 : 상부 층간 절연층
110, 210 : 제1A 활성 영역
120, 220 : 제1B 활성 영역
130, 230 : 제2A 활성 영역
140, 240 : 제2B 활성 영역
310 : 제1 채널 형성 영역
330 : 제2 채널 형성 영역
111, 211, 311 : 제1A 연재부
121, 221, 321 : 제1B 연재부
131, 231, 331 : 제2A 연재부
141, 241, 341 : 제2B 연재부
212 : 제1 경계 영역
232 : 제2 경계 영역
TR1 : 제1의 트랜지스터
TR2 : 제2의 트랜지스터

Claims (11)

  1. 중복 영역에서, 제1 활성 영역, 제2 활성 영역 및 제어 전극이 겹쳐져 있고,
    제1 전극, 제2 전극 및 제3 전극을 구비하고 있고,
    제어 전극과, 제어 전극에 인접한 제1 활성 영역 및 제2 활성 영역의 어느 일방과의 사이에는, 절연층이 마련되어 있고,
    제1 활성 영역의 일단부터 연재되는 제1A 연재부, 제1 활성 영역의 타단부터 연재되는 제1B 연재부, 제2 활성 영역의 일단부터 연재되는 제2A 연재부, 및, 제2 활성 영역의 타단부터 연재되는 제2B 연재부를 구비하고 있고,
    제1 전극은, 제1A 연재부에 접속되어 있고,
    제2 전극은, 제2A 연재부에 접속되어 있고,
    제3 전극은, 제1B 연재부 및 제2B 연재부에 접속되어 있고,
    제어 전극, 제1 활성 영역, 제1A 연재부 및 제1B 연재부로 제1의 트랜지스터가 구성되고,
    제어 전극, 제2 활성 영역, 제2A 연재부 및 제2B 연재부로 제2의 트랜지스터가 구성되어 있는 것을 특징으로 하는 복합형 트랜지스터.
  2. 제1항에 있어서,
    제1 전극에는, 제2 전극보다도 높은 전압이 인가되고,
    제어 전극에 제1의 전압이 인가된 때, 제1의 트랜지스터는 도통 상태가 되고, 제2의 트랜지스터는 부도통 상태가 되고,
    제어 전극에, 제1의 전압보다도 높은 제2의 전압이 인가된 때, 제2의 트랜지스터는 도통 상태가 되고, 제1의 트랜지스터는 부도통 상태가 되는 것을 특징으로 하는 복합형 트랜지스터.
  3. 제1항에 있어서,
    제1 활성 영역 및 제2 활성 영역은, 2차원 재료 또는 그래핀으로 구성되어 있는 것을 특징으로 하는 복합형 트랜지스터.
  4. 제1항에 있어서,
    중복 영역에서, 제1 활성 영역은, 제1A 활성 영역, 및, 제1A 활성 영역과 겹쳐진 제1B 활성 영역으로 이루어지고,
    제1A 연재부는, 제1A 활성 영역부터 연재되고,
    제1B 연재부는, 제1B 활성 영역부터 연재되고,
    중복 영역에서, 제2 활성 영역은, 제2A 활성 영역, 및, 제2A 활성 영역과 겹쳐진 제2B 활성 영역으로 이루어지고,
    제2A 연재부는, 제2A 활성 영역부터 연재되고,
    제2B 연재부는, 제2B 활성 영역부터 연재되고,
    제1A 활성 영역의 가전자대의 상단의 에너지의 값(EV-1A) 및 전도대의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작고,
    제2A 활성 영역의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 큰 것을 특징으로 하는 복합형 트랜지스터.
  5. 제4항에 있어서,
    제1 활성 영역과 제2 활성 영역의 사이에는, 제2의 절연층이 마련되어 있는 것을 특징으로 하는 복합형 트랜지스터.
  6. 제5항에 있어서,
    제1A 활성 영역과 제1B 활성 영역의 사이에는 제 1층간 절연층이 마련되어 있고,
    제2A 활성 영역과 제2B 활성 영역의 사이에는 제2 층간 절연층이 마련되어 있는 것을 특징으로 하는 복합형 트랜지스터.
  7. 제1항에 있어서,
    중복 영역에서, 제1 활성 영역은, 제1A 활성 영역, 및, 제1A 활성 영역과 동일 가상 평면에 위치하고, 제1A 활성 영역과 대향하는 제1B 활성 영역으로 이루어지고,
    제1A 연재부는, 제1A 활성 영역부터 연재되고,
    제1B 연재부는, 제1B 활성 영역부터 연재되고,
    중복 영역에서, 제2 활성 영역은, 제2A 활성 영역, 및, 제2A 활성 영역과 동일 가상 평면에 위치하고, 제2A 활성 영역과 대향하는 제2B 활성 영역으로 이루어지고,
    제2A 연재부는, 제2A 활성 영역부터 연재되고,
    제2B 연재부는, 제2B 활성 영역부터 연재되고,
    제1A 활성 영역의 가전자대의 상단의 에너지의 값(EV-1A) 및 전도대의 하단의 에너지의 값(EC-1A)의 각각은, 제1B 활성 영역의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각보다 작고,
    제2A 활성 영역의 가전자대의 상단의 에너지의 값(EV-2A) 및 전도대의 하단의 에너지의 값(EC-2A)의 각각은, 제2B 활성 영역의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각보다 큰 것을 특징으로 하는 복합형 트랜지스터.
  8. 제7항에 있어서,
    제1 활성 영역과 제2 활성 영역의 사이에는, 제2의 절연층이 마련되어 있는 것을 특징으로 하는 복합형 트랜지스터.
  9. 제1항에 있어서,
    중복 영역에서, 제1 활성 영역은, 제1 채널 형성 영역으로 이루어지고,
    제1A 연재부는, 제1 채널 형성 영역의 일단부터 연재되고,
    제1B 연재부는, 제1 채널 형성 영역의 타단부터 연재되고,
    중복 영역에서, 제2 활성 영역은, 제2 채널 형성 영역으로 이루어지고,
    제2A 연재부는, 제2 채널 형성 영역의 일단부터 연재되고,
    제2B 연재부는, 제2 채널 형성 영역의 타단부터 연재되고,
    제어 전극에 제1의 전압이 인가된 때, 제1의 트랜지스터는 도통 상태가 되고, 제2의 트랜지스터는 부도통 상태가 되고,
    제어 전극에, 제1의 전압보다도 높은 제2의 전압이 인가된 때, 제2의 트랜지스터는 도통 상태가 되고, 제1의 트랜지스터는 부도통 상태가 되는 것을 특징으로 하는 복합형 트랜지스터.
  10. 제9항에 있어서,
    제1 활성 영역과 제2 활성 영역의 사이에는, 제2의 절연층이 마련되어 있는 것을 특징으로 하는 복합형 트랜지스터.
  11. 제9항에 있어서,
    제1 활성 영역 및 제2 활성 영역은, 2차원 재료 또는 그래핀으로 구성되어 있는 것을 특징으로 하는 복합형 트랜지스터.
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