CN116884995A - 半导体器件及其制备方法 - Google Patents

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CN116884995A CN202310964175.3A CN202310964175A CN116884995A CN 116884995 A CN116884995 A CN 116884995A CN 202310964175 A CN202310964175 A CN 202310964175A CN 116884995 A CN116884995 A CN 116884995A
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张志勇
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Abstract

本发明涉及一种半导体器件及其制备方法，属于半导体器件技术领域，该器件包括衬底、衬底上方的沟道层、栅极结构以及位于栅极结构两侧的源极和漏极，栅极结构包括栅介质层和位于栅介质层上方的栅极堆叠结构，在栅极结构区域外具有覆盖沟道层的部分栅介质层，并且该区域的栅介质层厚度小于栅极下方的栅介质层的厚度，在源极和漏极区域不存在栅介质层；在源极和漏极中分别具有源极接触金属层和漏极接触金属层，以及位于源极接触金属层和漏极接触金属层上方的第一局部互连金属层和第二局部互连金属层。本申请提供的器件及方法，可以有效避免侧墙材料层侧壁表面沉积上不必要的金属，从而能够降低寄生电阻以及避免形成潜在的漏电通路问题。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
随着硅基技术逐渐接近摩尔定律物理极限，学术界和产业界都在不断尝试各种新的技术，对新材料、新架构和新器件的探索与研究日益增多。通过一维碳纳米管材料和二维(2D)材料的优异电子特性来制造先进的电子电路是半导体行业的主要目标，最近十几年来已经得到了广泛研究。然而，这些半导体材料厚度非常薄，很难通过传统的离子注入方式进行掺杂改性，否则会严重破坏材料的晶格结构。在此情况下，无掺杂技术得到了快速的发展，无须引入传统的离子注入就可以制造CMOS器件，大大节省了工艺步骤，降低了生产成本。
尽管无掺杂技术有相当多的技术与成本优势，但在发展过程中，也有许多独特的技术挑战需要解决。例如，在制造源漏接触金属时，退火处理后在半导体沟道表面无法像硅材料那样形成硅化物材料，反而在侧墙材料层侧壁表面上也将沉积上一层金属，很难通过干法或湿法刻蚀工艺将其高选择性地去除掉，由此将给器件带来严重的寄生问题，影响器件性能。
发明内容
本发明意在提供一种半导体器件及其制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。
本发明提供的半导体器件，包括衬底，在衬底上具有沟道层、栅极结构以及位于所述栅极结构两侧的源极和漏极，所述栅极结构结构包括栅介质层和位于所述栅介质层上方的金属栅极堆叠结构；
在所述源极和所述漏极中具有源极接触金属层和漏极接触金属层，以及位于其上方的第一局部互连金属层，所述第一局部互连金属层上表面与所述金属栅极堆叠结构表面齐平；
第二局部互连金属层形成于第一局部互连金属层及所述金属栅极堆叠结构上方，并与源极接触金属层、漏极接触金属层及所述金属栅极堆叠结构形成电接触。
在上述的方案中，在栅极结构区域外具有覆盖沟道层的部分栅介质层，并且该区域的栅介质层厚度小于栅极下方的栅介质层的厚度，在所述源极和所述漏极区域不存在栅介质层。
在上述的方案中，所述沟道层为一维或二维半导体材料层，所述沟道层的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
本发明提供的半导体器件的制备方法，包括：
提供一衬底，在其上形成沟道层,并在所述沟道层上形成包括栅介质层和假栅电极的栅极结构；
形成侧墙，沉积第一电介质层并进行平坦化后停止在假栅电极表面，然后去除假栅电极，并在其中沉积金属薄膜形成金属栅极堆叠结构；
通过图形化得到第一接触孔，其位于所述金属栅极堆叠结构两侧的源极区和漏极区，然后沉积具有特定功函数的金属薄膜，形成源极接触金属层和漏极接触金属层；
在第一接触孔中沉积局部互连材料，形成第一局部互连金属层并进行平坦化，其上表面与所述金属栅极堆叠结构表面在同一水平面上；
沉积第二电介质层，通过图形化形成第二接触孔并与所述第一接触孔对准，并在其中沉积薄膜形成第二局部互连金属层。
在上述的方案中，在形成金属栅极堆叠结构的过程中，在所述沟道层上方的金属栅极堆叠结构以外的区域保留部分栅介质层。
在上述的方案中，所述金属栅极堆叠结构包括金属栅功函数调制层、金属栅阻挡层以及第一局部互连金属层。
在上述的方案中，所述源极区和所述漏极区具有源极接触金属层和漏极接触金属层，所述源极接触金属层和漏极接触金属层的材料为铝、铜、钴、钼、钨、钯、金、铂、钪、钇或铒金属薄膜，或氮化钛、氮化钽、T iA l N金属化合物。
在上述的方案中，所述侧墙材料层为单层或多层，所述侧墙材料层的材料为氧化硅、氮化硅或低K介质材料。
在上述的方案中，所述栅介质层的材料为氧化硅、氮氧化硅或高K介质材料。
在上述的方案中，所述局部互连金属层的材料为A l、T i、T i N、Co、W、Cu中的一种或多种。
本发明实施例包括以下优点：
本发明实施例提供的半导体器件及其制备方法，在制备半导体器件的过程中，形成假栅电极，去除假栅电极以及所述假栅电极下方的栅介质层，形成沟槽结构,在沟槽结构中沉积堆叠结构,并采用光刻工艺形成源漏接触孔，通过以上过程可以有效避免侧墙材料层侧壁表面沉积上不必要的金属，从而能够降低寄生电阻以及避免形成潜在的漏电通路问题。
附图说明
图1是本发明的一种半导体器件的结构图；
图2是本发明的一种半导体器件的制备方法的步骤图；
图3是本发明的在衬底上形成多层结构的工艺示意图；
图4是本发明的通定义出光刻图形的工艺示意图；
图5是本发明的通过硬掩膜层进行金属栅极堆叠结构刻蚀的工艺示意图；
图6是本发明的形成假栅电极的工艺示意图；
图7是本发明的沉积侧墙材料层的工艺示意图；
图8是本发明的形成电介质层的工艺示意图；
图9是本发明的对所述电介质层进行平坦化处理的工艺示意图；
图10是本发明的形成沟槽结构的工艺示意图；
图11是本发明的在沟槽结构中沉积堆叠结构的工艺示意图；
图12是本发明的形成源漏接触孔的工艺示意图；
图13是本发明的去除源漏接触孔下方的侧墙材料层和栅介质层的工艺示意图；
图14是本发明的在源漏接触孔中沉积源极接触金属层和漏极接触金属层的工艺示意图；
图15是本发明的形成第一局部互连金属层的工艺示意图；
图16是本发明的沉积第二电介质层的工艺示意图；
图17是本发明的形成第二接触孔的工艺示意图；
图18是本发明的形成第二局部互连金属层的工艺示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明提供一种半导体器件，所述器件包括衬底1，在衬底1上具有沟道层2、栅极结构以及位于所述栅极结构两侧的源极和漏极，所述栅极结构包括栅介质层3和位于所述栅介质层3上方的金属栅极堆叠结构；在栅极结构区域外具有覆盖沟道层2的部分栅介质层，并且该区域的栅介质层厚度小于栅极下方的栅介质层3的厚度，但在所述源极和所述漏极区域不存在任何栅介质层，其中，所述沟道层2为一维或二维半导体材料层，所述沟道层2的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种，所述堆叠结构包括金属栅功函数调制层8、金属栅阻挡层9以及第一局部互连金属层10；
在所述源极和所述漏极中分别具有源极接触金属层11和漏极接触金属层12，以及位于所述源极接触金属层11和所述漏极接触金属层12上方的第一局部互连金属层10，所述第一局部互连金属层10上表面与上表面与所述金属栅极堆叠结构表面齐平；
第二局部互连金属层14形成于第一局部互连金属层10及所述金属栅极堆叠结构上方，并与源极接触金属层11、漏极接触金属层12及所述金属栅极堆叠结构形成电接触。
如图2所示，本发明提供一种如上所述的半导体器件的制备方法，包括：
步骤S1：提供一衬底1，在其上形成沟道层2,并在所述沟道层2上形成包括栅介质层3和假栅电极4的栅极结构。
如图3所示，提供一衬底1，在所述衬底1上形成沟道层2，在所述沟道层2生长栅介质层3，并在所述栅介质层3上具有假栅电极层4和硬掩模5的堆叠结构。
如图4所示，对所述硬掩膜层5进行光刻，定义出光刻图形。
如图5所示，通过硬掩膜层5进行堆叠结构刻蚀，在刻蚀过程中，在所述沟道层2上方的堆叠结构以外的区域保留部分栅介质层，有助于避免沟道层2在后续一系列工艺过程中坍塌或移位。在其他实施例中，也可以在栅极刻蚀形成过程中，一并将沟道层2上方的栅介质层3去除，但要严格控制对沟道层2带来的损伤或结构破坏。
如图6所示，根据需要，可以选择去除或保留硬掩膜层5，最终在所述栅介质层3上形成假栅电极4。
在本实施例中，其中衬底1可以选自硅片、氧化硅、氮化硅、石英、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料；沟道层2的材料为一维或二维半导体材料，优选自碳纳米管、石墨烯、黑磷(P)、过渡金属二硫属化物(TMD)如二硫化钼(MoS2)、二硫化钨(WS2)、二硒化钨(WSe2)等、非过渡金属的硫属化物，可以为其中之一或上述任意组合的复合材料，术语“二维半导体材料”是指具有二维晶体结构的半导体材料，其可以具有单层或多层结构，二维半导体材料的每层可以具有原子级厚度，在本实施方式中，沟道层2的二维半导体材料可以具有大于0nm且小于或等于约10nm的厚度，然而，二维半导体材料不限于此。
二维半导体材料具有良好的电特性，并且即使当二维半导体材料具有纳米级厚度时，该二维半导体材料也不会表现出在其特性上的大变化并且保持高迁移率，使得二维半导体材料可以应用于各种器件。
二维半导体材料可以包括例如石墨烯、黑磷、过渡金属二硫属化物(TMD)和包括非过渡金属的硫属化物中的至少一种(或从由石墨烯、黑磷、过渡金属二硫属化物(TMD)和包括非过渡金属的硫属化物组成的组中选出的至少一种)。
如上所述，二维半导体材料可以包括：金属元素，其选自钼(Mo)、钨(W)、铌(Nb)、钒(V)、钽(Ta)、钛(Ti)、锆(Zr)、铪(Hf)、锝(Tc)、铼(Re)、铜(Cu)、镓(Ga)、铟(I n)、锡(Sn)、锗(Ge)或铅(Pb)；以及硫属元素，其选自硫(S)、硒(Se)或碲(Te)。然而，以上提及的材料仅是示例，并且二维半导体材料的示例可以包括以上未提及的其他材料。
所述栅介质层3可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)等方法形成，所述栅介质层3的材料包括氧化硅、氮氧化硅、高K电介质材料(具有大于氧化硅的介电常数的材料)，或其组合。高K电介质材料可以包括铝氧化物、铪氧化物、锆铪氧化物、镧氧化物等，如氧化铪、氧化锆、氧化钇、氧化钽、氧化镧、氧化铝或氧化镧铝等，但不限于此。
假栅电极4可简称为假栅或假栅电极，在本专利中为同一意思的不同表达。假栅电极可以为单一材料或由多个材料组成的叠层，其材料可以为多晶硅、非晶硅、氧化硅、氮化硅、金属或金属化合物等等。为了减小栅极尺寸的同时控制短沟道效应，逐渐采用高K金属栅(HKMG)技术，使得器件尺寸进一步缩小，集成密度进一步提高，并极大的改善了器件性能。
硬掩膜层5由光学平坦化(OPL)层和抗反射涂层(ARC)的叠层组成，也可以采用平坦化(OPL)层和硅基绝缘介质层组成，或单一绝缘介质层的堆叠层，从而最大可能地能够实现高保真的光刻图形转移，确保良好的形貌控制。其中，光学平坦化(OPL)层可以是无机非晶碳，也可以采用有机材料如旋涂碳或类金刚石碳，其作用是可以为下层结构提供一个光滑而平坦的表面。
在一个实施例中，光学平坦化(OPL)层可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或化学溶液沉积形成。OPL的厚度一般根据具体的刻蚀尺寸来选择，当前的趋势是采用越来越小的厚度，如10nm到100nm。硅基绝缘介质层可以为氧化硅、氮化硅或氮氧化硅，可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HPCVD)、化学溶液沉积、原子层沉积(ALD)等方法形成。
抗反射涂层(ARC)包括含硅的抗反射涂层材料，在本实施例中采用硅抗反射层(SiARC)，可以使光刻期间的光反射最小化。抗反射涂层(ARC)可以通过旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、蒸发或化学溶液沉积等方法来形成。硅抗反射层还可以由硅基绝缘介质层如氧化硅、氮化硅或氮氧化硅等材料代替。
步骤S2：形成侧墙6，沉积第一电介质层7并进行平坦化后停止在假栅电极4表面，然后去除假栅，并在其中沉积金属薄膜形成金属栅极堆叠结构。
如图7所示，在所述栅介质层3上方和所述假栅电极4的侧壁上沉积侧墙材料并经刻蚀形成侧墙6。侧墙可以为单层或多层，选择的材料为氧化硅、氮化硅或低K介质材料如掺碳的氧化硅或掺碳的氮化硅。在进行侧墙刻蚀时，平面上的侧墙材料可以部分去除，或完全去除而停止在栅介质层3表面或沟道层2的表面，但要避免对沟道层2带来损伤,图7中对平面上的侧墙材料进行完全去除而停止在栅介质层3表面。
如图8所示，在裸露的所述栅介质层3上方、所述假栅电极4上方以及侧墙材料层6上沉积第一电介质层7，其中，电介质层7可以采用CVD方法如SACVD、PECVD、HDPCVD或应用于高深宽比结构上的流动性CVD技术(FCVD)或未来可能开发的其他更先进的CVD技术等方法沉积一层掺杂或无掺杂的氧化硅，或者采用旋涂的方法得到绝缘介质或者沉积上低K材料来形成。
如图9所示，对所述第一电介质层7采用CMP工艺进行平坦化处理，以露出假栅电极，使得所述第一电介质层7与所述假栅电极4上表面齐平，并要降低对假栅电极上表面的操作损伤。
如图10所示，通过一系列干法和/或湿法刻蚀工艺清除假栅电极材料，露出里面的沟槽，形成可以沉积若干层金属栅的沟槽空间。随后进行高K金属栅(HKMG)工艺，沉积真正的金属栅极。在去除假栅电极过程中，可以选择把最初生长的栅介质层3也同时去除，或者保留该栅介质层，直接沉积金属栅电极材料。根据不同的器件设计需求和工艺集成方法，可以选择保留或去除。在本实施例中，选择保留该栅介质层，以降低工艺开发和集成难度。然而，当对器件性能要求较高时，需要去除该栅介质层，重新生长一层新的栅介质层，这可以降低在去除假栅电极时对最初生长的栅介质层的损伤，从而能够确保器件性能和可靠性。
对于使用HKMG技术制造的CMOS器件来说，改变阈值电压需要改变栅极金属功函数。改变栅极金属功函数的方法主要是选择不同的功函数金属，用于调控NMOS和PMOS器件。在选择具体的功函数金属后，一个简单的调控方法是改变功函数金属的厚度，这种厚度和栅极功函数的关系在某些厚度区间之内可以认为是近似线性的。对于NMOS和PMOS来说，需要分别沉积两种不同的功函数金属，以满足阈值电压的需要。
如图11所示，在本实施例中，因为在去除假栅电极时未曾去除栅介质层，因此只需要在形成的沟槽结构中依次沉积金属栅功函数调制层8、金属栅阻挡层9和第一局部互连金属层10的堆叠结构。功函数调制层8位于栅介质3层顶部，金属栅阻挡层位于功函数调制层和金属栅之间；金属栅阻挡层中包括金属氮化物如T i N、TaN等,目的在于阻挡金属栅中的金属扩散进入功函数调制层,从而使功函数层的功函数值保持稳定，不会在工艺过程中产生偏移，满足器件的电学性能要求。
所述金属栅功函数调制层8和金第一局部互连金属层10可以是金属薄膜如铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等，或它们的合金材料，或金属化合物如氮化钛(T i N)、氮化钽(TaN)、T iA l N等，可以为单层或多层结构，即可以为其中任一材料或者上述材料的间的组合。金属栅阻挡层9一般为金属氮化物如T i N、TaN等。
在本发明中，金属栅、金属栅极、金属栅电极为同一意思的不同表达。
随后，对上述沉积后的金属栅极堆叠结构进行CMP平坦化处理，使得所述堆叠结构的上表面与所述第一电介质层7的上表面齐平。
步骤S3：通过图形化得到第一接触孔，其位于所述金属栅极堆叠结构两侧的源极区和漏极区，然后沉积具有特定功函数的金属薄膜，形成源极接触金属层11和漏极接触金属层12。
如图12所示，采用光刻和刻蚀技术，在第一电介质层7中形成第一接触孔，在刻蚀过程中，一般需要先停止在之前刻蚀后余下的侧墙表面或栅介质层表面，这样可以降低在第一电介质层7刻蚀时由于采用大的射频功率对沟道层带来的损伤或结构破坏。
如图13所示，转换刻蚀工艺，采用低功率或低损伤的刻蚀方法将所述第一源漏接触孔底部沟道层2表面上的所有材料去除并准确停止在沟道层2表面，同时要严格控制对沟道层表面的损伤。
如图14所示，根据器件要求，在所述第一接触孔中沉积功函数金属，分别形成源极接触金属层11和漏极接触金属层12，两者采用的是同种功函数金属，在同一沉积工艺中同时形成，由此形成了金属半导体接触。
所述源极接触金属层11和所述漏极接触金属层12可以是金属薄膜如铝(A l)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等，或它们的合金材料，或金属化合物如氮化钛(T i N)、氮化钽(TaN)、T iA l N等，可以为单层或多层结构，即可以为其中任一材料或者上述材料的间的组合。通过采用不同的金属电极材料,可以有效调节源漏区与沟道材料之间的肖特基势垒，根据接触电阻的大小，能够形成欧姆接触或肖特基接触，同时还可以控制MOS器件的极性，形成n型或p型半导体器件。通过栅极电压调制金属与半导体接触间肖特基势垒的高度，则可以有效控制源漏之间电流的大小。如对碳纳米管器件来说，当采用碳纳米管作为沟道材料时，如果采用功函数大于4.5电子伏特的金属作为源漏电极，比如钯、铑、铂、铜、金等，晶体管呈现p型(空穴型)特性，如果采用功函数小于4.5电子伏特的金属作为源漏电极，比如钪、钇、铝、钨等，晶体管呈现n型(电子型)。
步骤S4：在第一接触孔中沉积局部互连材料，形成第一局部互连金属层10并进行平坦化，其上表面与所述金属栅极堆叠结构表面在同一水平面上。
如图15所示，在所述源极接触金属层11和所述漏极接触金属层12上沉积局部互连金属材料，形成第一局部互连金属层10。然后，进行平坦化处理，使得第一局部互连金属层10与所述金属栅极堆叠结构上表面齐平。
步骤S5：沉积第二电介质层13，通过图形化形成第二接触孔并与所述第一接触孔对准，并在其中沉积薄膜形成第二局部互连金属层14。
如图16所示，在所述第一局部互连金属层10、第一电介质层7以及所述栅极10上沉积第二电介质层13，其中，所述第二电介质层13为金属间电介质层或层间电介质层，可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者旋涂一层绝缘介质SOD形成，第二电介质层13的材质选择可与所述第一电介质层7相同或不同。
如图17所示，由于源极区和漏极区与金属栅极堆叠结构间不存在任何高度差，因此可在在所述金属栅极堆叠结构上方、所述源极区上方和所述漏极区上方一次性刻蚀出各自对应的第二接触孔，但在源漏区域上方，第二接触孔要与第一接触孔对准。
如图18所示，在第二接触孔中沉积互连金属材料，并对沉积后的互连金属材料采用CMP工艺进行平坦化处理，形成第二局部互连金属层14。在此过程中，第二局部互连金属层14与金属栅极10实现了电接触，而同时第二局部互连金属层14通过与第一局部互连金属层10的互连，进而与所述源极接触金属层11和所述漏极接触金属层12间实现了电学互连，即对源极、漏极区域实现了电接触。由此，通过第一局部互连金属层和第二局部互连金属层的互连，能够较为容易地实现对源极、漏极和栅极区域的同时连接。
在本实施例中，所述第二局部互连金属层14所采用的材料可以与所述第一局部互连金属层10的材料相同或不同，优选为A l、T i、T i N、Co、W、Cu中的一种或多种。
应该指出，上述详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语均具有与本申请所属技术领域的普通技术人员的通常理解所相同的含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位，如旋转90度或处于其他方位，并且对这里所使用的空间相对描述作出相应解释。
在上面详细的说明中，参考了附图，附图形成本文的一部分。在附图中，类似的符号典型地确定类似的部件，除非上下文以其他方式指明。在详细的说明书、附图及权利要求书中所描述的图示说明的实施方案不意味是限制性的。在不脱离本文所呈现的主题的精神或范围下，其他实施方案可以被使用，并且可以作其他改变。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件，所述器件包括衬底(1)，在衬底(1)上具有沟道层(2)、栅极结构以及位于所述栅极结构两侧的源极和漏极，其特征在于，
所述栅极结构包括栅介质层(3)和位于所述栅介质层(3)上方的金属栅极堆叠结构；
在所述源极和所述漏极中具有源极接触金属层(11)和漏极接触金属层(12)，以及位于其上方的第一局部互连金属层(10)，所述第一局部互连金属层(10)上表面与所述金属栅极堆叠结构表面齐平；
第二局部互连金属层(14)形成于第一局部互连金属层(10)及所述金属栅极堆叠结构上方，并与源极接触金属层(11)、漏极接触金属层(12)及所述金属栅极堆叠结构形成电接触。
2.根据权利要求1所述的半导体器件，其特征在于，在栅极结构区域外具有覆盖沟道层(2)的部分栅介质层，并且该区域的栅介质层厚度小于栅极下方的栅介质层(3)的厚度，在所述源极和所述漏极区域不存在栅介质层。
3.根据权利要求1所述的半导体器件，其特征在于，所述沟道层(2)为一维或二维半导体材料层，所述沟道层(2)的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
4.一种如权利要求1-3任一项所述的半导体器件的制备方法，其特征在于，所述方法包括：
提供一衬底(1)，在其上形成沟道层(2),并在所述沟道层(2)上形成包括栅介质层(3)和假栅电极(4)的栅极结构；
形成侧墙(6)，沉积第一电介质层(7)并进行平坦化后停止在假栅电极(4)表面，然后去除假栅电极，并在其中沉积金属薄膜形成金属栅极堆叠结构；
通过图形化得到第一接触孔，其位于所述金属栅极堆叠结构两侧的源极区和漏极区，然后沉积具有特定功函数的金属薄膜，形成源极接触金属层(11)和漏极接触金属层(12)；
在第一接触孔中沉积局部互连材料，形成第一局部互连金属层(10)并进行平坦化，其上表面与所述金属栅极堆叠结构表面在同一水平面上；
沉积第二电介质层(13)，通过图形化形成第二接触孔并与所述第一接触孔对准，并在其中沉积薄膜形成第二局部互连金属层(14)。
5.根据权利要求4所述的半导体器件及其制备方法，其特征在于，在形成金属栅极堆叠结构的过程中，在所述沟道层(2)上方的金属栅极堆叠结构以外的区域保留部分栅介质层。
6.根据权利要求4所述的半导体器件及其制备方法，其特征在于，所述金属栅极堆叠结构包括金属栅功函数调制层(8)、金属栅阻挡层(9)以及第一局部互连金属层(10)。
7.根据权利要求4所述的半导体器件及其制备方法，其特征在于，所述源极区和所述漏极区具有源极接触金属层(11)和漏极接触金属层(12)，所述源极接触金属层(11)和漏极接触金属层(12)的材料为铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)或铒(Er)金属薄膜，或氮化钛(TiN)、氮化钽(TaN)、TiAlN金属化合物。
8.根据权利要求4所述的半导体器件及其制备方法，其特征在于，所述侧墙材料层(6)为单层或多层，所述侧墙材料层(6)的材料为氧化硅、氮化硅或低K介质材料。
9.根据权利要求4所述的半导体器件及其制备方法，其特征在于，所述栅介质层(3)的材料为氧化硅、氮氧化硅或高K介质材料。
10.根据权利要求4所述的半导体器件及其制备方法，其特征在于，所述局部互连金属层(10)的材料为Al、Ti、TiN、Co、W、Cu中的一种或多种。
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