CN116913920A - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制备方法，属于半导体技术领域，该器件包括：衬底，在衬底上具有沟道层、栅极结构以及位于所述栅极结构两侧的源极和漏极,所述栅极结构包括栅介质层和栅极，所述栅介质层同时覆盖于栅极结构以外的沟道层表面，且不覆盖于所述源极和所述漏极，覆盖于栅极结构以外的沟道层表面的栅介质层的厚度小于所述栅极结构下方栅介质层的厚度；在所述栅极结构和所述栅介质层上覆盖有介质阻挡层；所述源极和所述漏极包括源漏金属接触层和/或金属刻蚀阻挡层。本发明提供器件及其制备方法，可有效避免在形成源漏金属接触材料时，在栅极侧墙表面上沉积多余的金属；同时能够降低对源漏接触区的刻蚀损伤。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
随着硅基器件的尺寸越来越达到物理极限，3nm以下的工艺技术越来越具有挑战性。半导体沟道尺寸的限制和不完善的沟道-电介质界面使得电荷载流子散射急剧增加，并导致三维半导体晶体的迁移率严重降低，阻碍了硅晶体管的持续微缩。
在这种情况下，对新材料、新架构和新器件的探索与研究日益增多。通过一维碳纳米管材料和二维薄膜材料构建的半导体器件逐渐进入人们的视野，受到了广泛关注。然而，这些半导体材料厚度非常薄，很难通过传统的离子注入方式进行掺杂改性，否则会严重破坏材料的晶格结构。现有技术中通过选择合适的源漏接触金属对肖特基接触进行有效调控，能够向沟道材料中注入电子或空穴，从而实现对晶体管极性的控制，整个制造过程没有涉及到任何掺杂。
然而，这种“无掺杂”的制造方法不同于当前主流的硅基集成电路，无须引入离子注入工艺或原位掺杂技术，只是在源漏区溅射不同的接触金属，就能够直接实现对晶体管器件极性的调控。尽管这种制造方法获取的半导体器件相比硅器件具有相当多的技术优势，但在制造过程中也会遇到一些棘手的技术挑战，如在源漏金属形成过程中，在退火处理后半导体材料表面并没有任何硅化物生成，反而会在侧墙表面上也沉积上一层金属，即整个平面上都将沉积上同样的金属，无法像硅基器件那样通过高选择性的湿法刻蚀工艺便可以将侧墙上的金属去除掉。另外，栅极区和源漏区存在高度差，在进行源漏接触孔刻蚀时栅极接触孔已经刻蚀到栅极表面，必须通过合适的方法降低由于长时间刻蚀对栅极表面造成的损伤。为了将新型器件的优越性能发挥出来，并降低制造成本，与当前的硅基集成电路制造技术相兼容成为一个必要的选择，因此必须开发新型的半导体器件制造技术。
发明内容
本发明意在提供一种半导体器件及其制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。
本发明提供的半导体器件，包括衬底，在衬底上具有沟道层、栅极结构以及位于所述栅极结构两侧的源极和漏极，所述栅极结构包括栅介质层和栅极，所述栅介质层同时覆盖于栅极结构以外的沟道层表面，且不覆盖于所述源极和所述漏极，覆盖于栅极结构以外的沟道层表面的栅介质层的厚度小于所述栅极结构下方栅介质层的厚度；
在所述栅极结构和所述栅介质层上覆盖有介质阻挡层；
在所述栅极结构、所述源极和所述漏极上分别形成电接触。
在上述的方案中，所述沟道层为一维或二维半导体材料层，所述沟道层的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
在上述的方案中，所述源极和所述漏极具有源漏金属接触层和/或金属刻蚀阻挡层，与所述沟道层形成电接触。
本发明提供的如上所述的半导体器件的制备方法，包括：
提供一衬底，在其上形成沟道层,并在所述沟道层上形成包括栅介质层和栅极的栅极结构；
沉积介质阻挡层和第一层间电介质层，并进行CMP平坦化，通过光刻和刻蚀，形成第一源漏接触孔；
在所述第一源漏接触孔中依次沉积源漏金属接触层和金属刻蚀阻挡层；
去除第一层间电介质层，形成位于所述栅极结构两侧的源极区和漏极区；
在以上形成的结构上沉积第二层间电介质层，并进行CMP平坦化，通过光刻和刻蚀，形成第二源漏接触孔。
在上述的方案中，在形成栅极结构的过程中，在所述沟道层上方的栅极结构以外的区域保留部分栅介质层；
所述第一源漏接触孔的横截面近似于梯形，其开口宽度小于底部宽度。
在上述的方案中，在形成所述第一源漏接触孔后，将所述第一源漏接触孔底部的介质阻挡层和栅介质层刻蚀掉并停止在沟道层表面。
在上述的方案中，在形成所述第二源漏接触孔时，刻蚀停止在所述源漏金属接触层或金属刻蚀阻挡层表面。
在上述的方案中，在形成第二源漏接触孔时还同时形成栅极接触孔，在进行栅极接触孔刻蚀时，刻蚀先停止在所述介质阻挡层表面，再去除栅极结构上方的介质阻挡层，使得所述栅极接触孔的底部与所述栅极接触。
在上述的方案中，所述介质阻挡层为单层或多层，所述介质阻挡层的材料为氧化硅、氮化硅或低K介质材料。
在上述的方案中，所述源漏接触金属层为单层或多层，所述源漏接触金属层的材料为铂、钯、钪、钇或铝。
本发明实施例包括以下优点：
本发明实施例提供的半导体器件及其制备方法，通过形成梯形的第一源漏接触孔，从而有效避免了沉积源漏金属接触层时侧墙材料层侧壁表面沉积上不必要的金属；通过在第一源漏接触孔中依次沉积源漏金属接触层和刻蚀阻挡层，在刻蚀形成第二源漏接触孔时采用所述刻蚀阻挡层保护所述源漏金属接触层，从而能够降低对源漏接触区的刻蚀损伤；此外，通过在栅极顶部上沉积的侧墙材料层可以作为栅极接触孔形成时的抗刻蚀阻挡层，避免了由于栅极结构和源极区和漏极区存在高度差，在进行源漏接触孔刻蚀时栅极接触孔已经刻蚀到栅极表面，长时间刻蚀对栅极表面造成损伤的问题。
附图说明
图1是本发明的一种半导体器件的结构图。
图2是本发明的一种半导体器件的制备方法的步骤图。
图3是本发明的在衬底上形成多层结构的工艺示意图。
图4是本发明的形成硬掩膜图形的工艺示意图。
图5是本发明的形成栅极的工艺示意图。
图6是本发明的对硬掩膜图形进行去除的工艺示意图。
图7是本发明的形成侧墙材料层的工艺示意图。
图8是本发明的形成第一层间电介质层的工艺示意图。
图9是本发明的对第一层间电介质层进行平坦化处理的工艺示意图。
图10是本发明的形成第一源漏接触孔的工艺示意图。
图11是本发明的去除第一源漏接触孔下方的侧墙材料层和栅介质层的工艺示意图。
图12是本发明的在第一源漏接触孔中沉积源漏金属接触层以及刻蚀阻挡层的工艺示意图。
图13是本发明的去除剩余的经过平坦化处理的第一层间电介质层的工艺示意图。
图14是本发明的沉积第二层间电介质层的工艺示意图。
图15是本发明的对第二层间电介质层进行平坦化处理的工艺示意图。
图16是本发明的形成第二源漏接触孔和栅极接触孔的工艺示意图。
图17是本发明的去除刻蚀阻挡层和栅极接触孔下方的侧墙材料层的工艺示意图。
图18是本发明的形成局部互连接触线的工艺示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明提供的一种半导体器件，包括：
衬底1，在衬底1上具有沟道层2、栅极结构以及位于所述栅极结构两侧的源极和漏极，所述栅极结构包括栅介质层3和栅极6，所述栅介质层3同时覆盖于栅极结构以外的沟道层2表面，且不覆盖于所述源极和所述漏极，覆盖于栅极结构以外的沟道层2表面的栅介质层的厚度小于所述栅极结构下方栅介质层的厚度；
在所述栅极结构和所述栅介质层3上覆盖有介质阻挡层7；
在所述栅极结构、所述源极和所述漏极上分别形成电接触；
其中，所述源极和所述漏极具有源漏金属接触层9和/或金属刻蚀阻挡层10，与所述沟道层2形成电接触。
如图2所示，本发明提供一种半导体器件的制备方法，包括：
步骤S1：提供一衬底1，在其上形成沟道层2,并在所述沟道层2上形成包括栅介质层3和栅极6的栅极结构,其中，在刻蚀形成栅极结构的过程中，在所述沟道层2上方的栅极结构以外的区域保留部分栅介质层3。
如图3所示，提供一衬底1，在所述衬底1上形成沟道材料层2，或简称为沟道层，并在所述沟道材料层2上生长栅介质层3，在所述栅介质层3上形成栅电极层4，并在所述栅电极层4上形成硬掩膜层5。
如图4所示，对所述硬掩膜层5进行光刻处理，得到需要的图形。
如图5所示，以硬掩膜层5为掩蔽，对所述栅电极层4以及所述栅介质层3进行刻蚀，形成栅极6。
在本实施例中，对所述栅电极层4以及所述栅介质层3进行刻蚀，并保留部分栅介质层，这有助于避免沟道层2在后续工艺过程中发生坍塌或移位。
在本实施例中，在刻蚀过程中，可以采用任何适当的刻蚀技术，例如反应离子刻蚀、脉冲等离子体刻蚀、原子层刻蚀等干法刻蚀工艺；一般采用卤基、氟基及碳氟基气体，优选为Cl2、HBr或SF6、CH2F2等的混合气体。
如图6所示，形成栅极6后，可以根据实际制造需要对刻蚀后剩余的硬掩膜层进行保留或去除。
在本实施例中，其中衬底1可以选自硅、氧化硅、氮化硅、石英、玻璃、氧化铝等半导体或硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，或它们之间的组合，但与沟道材料层2接触时其上表面材料应该为绝缘材料；沟道材料层2的材料为一维或二维半导体材料，优选自碳纳米管、石墨烯、黑磷(P)、过渡金属二硫属化物(TMD)如二硫化钼(MoS2)、二硫化钨(WS2)、二硒化钨(WSe2)等、非过渡金属的硫属化物，可以为其中之一或上述任意组合的复合材料。碳纳米管薄膜为具有90％-99.9999％纯度的半导体材料，可以是碳纳米管阵列和碳纳米管网络状薄膜，即为排列整齐的薄膜、碳管自组装薄膜，以及彼此任两者组合的复合薄膜。需要指出的是，术语“二维半导体材料”是指具有二维晶体结构的半导体材料，其可以具有单层或多层结构。二维半导体材料的每层可以具有原子级厚度。在本实施方式中，沟道层的二维半导体材料可以具有大于0nm且小于或等于约10nm的厚度。然而，二维半导体材料不限于此。
二维半导体材料具有良好的电特性，并且即使当二维半导体材料具有纳米级厚度时，该二维半导体材料也不会表现出在其特性上的大变化并且保持高迁移率，使得二维半导体材料可以应用于各种器件。
二维半导体材料可以包括例如石墨烯、黑磷、过渡金属二硫属化物(TMD)和包括非过渡金属的硫属化物中的至少一种(或从由石墨烯、黑磷、过渡金属二硫属化物(TMD)和包括非过渡金属的硫属化物组成的组中选出的至少一种)。
如上所述，二维半导体材料可以包括：金属元素，其选自钼(Mo)、钨(W)、铌(Nb)、钒(V)、钽(Ta)、钛(Ti)、锆(Zr)、铪(Hf)、锝(Tc)、铼(Re)、铜(Cu)、镓(Ga)、铟(In)、锡(Sn)、锗(Ge)或铅(Pb)；以及硫属元素，其选自硫(S)、硒(Se)或碲(Te)。然而，以上提及的材料仅是示例，并且二维半导体材料的示例可以包括以上未提及的其他材料。
所述栅介质层3位于沟道层2上，可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)等方法沉积形成，包括氧化硅、氮氧化硅、高K电介质材料(具有大于氧化硅的介电常数的材料)，或其组合。高K电介质材料可以包括铝氧化物、铪氧化物、锆铪氧化物、镧氧化物等，如氧化铪、氧化锆、氧化钇、氧化钽、氧化镧、氧化铝或氧化镧铝等，但不限于此。
栅电极层4形成在栅介质层上，经刻蚀后为类似矩形的截面，为垂直于衬底的图形结构。栅电极层4和栅极6的材料可以为金属性材料或导电性化合物。此处，金属性材料例如可以包括金(Au)、钛(Ti)、TiN、TaN、TiAl、TiAlN、TiAlC、钨(W)、钼(Mo)、WN、铂(Pt)和镍(Ni)中的至少一种或从由金(Au)、钛(Ti)、TiN、TaN、钨(W)、钼(Mo)、WN、铂(Pt)和镍(Ni)组成的组中选出的至少一种。另外，导电性化合物可以包括例如铟锡氧化物(ITO)、铟锌氧化物(IZO)等。但是，需要注意地是，这些材料仅是示例。
硬掩膜层5由光学平坦化(OPL)层和抗反射涂层(ARC)的叠层组成，也可以采用平坦化(OPL)层和硅基绝缘介质层组成，或单一绝缘介质层的堆叠层，从而最大可能地能够实现高保真的光刻图形转移，确保良好的形貌控制。其中，光学平坦化(OPL)层可以是无机非晶碳，也可以采用有机材料如旋涂碳或类金刚石碳，其作用是可以为下层结构提供一个光滑而平坦的表面。
在一个实施例中，光学平坦化(OPL)层可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或化学溶液沉积形成。OPL的厚度一般根据具体的刻蚀尺寸来选择，当前的趋势是采用越来越小的厚度，如10nm到100nm。硅基绝缘介质层可以为氧化硅、氮化硅或氮氧化硅，可以通过旋涂、
(CVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HPCVD)、化学溶液沉积、原子层沉积(ALD)等方法形成。
抗反射涂层(ARC)包括含硅的抗反射涂层材料，在本实施例中采用硅抗反射层(SiARC)，可以使光刻期间的光反射最小化。抗反射涂层(ARC)可以通过旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、蒸发或化学溶液沉积等方法来形成。硅抗反射层还可以由硅基绝缘介质层如氧化硅、氮化硅或氮氧化硅等材料代替。
步骤S2：沉积介质阻挡层7和第一层间电介质层8，并进行CMP平坦化，通过光刻和刻蚀，形成第一源漏接触孔。
具体地，在步骤S2完成后形成栅极接触孔，在形成所述栅极接触孔时，刻蚀先停止所述介质阻挡层7表面，再去除栅极结构上方的介质阻挡层7，使得所述栅极接触孔的底部与所述栅极6接触。
如图7所示，在所述栅极6以及保留的部分栅介质层3上形成一层介质阻挡层7,其材料可以为氧化硅、氮化硅或各种低K介质材料如掺碳的氧化硅或掺碳的氮化硅。
在本实施例中，所述介质阻挡层7可以为单层或多层，直接形成在栅极6表面，不进行任何刻蚀。由于源极区和漏极区与栅极结构存在高度差，该材料层可以作为栅极接触孔刻蚀时的抗刻蚀阻挡层，降低长时间进行刻蚀对栅极表面造成的损伤。
如图8所示，在所述介质阻挡层7上形成第一层间电介质层8，其中第一电介质层8可以采用CVD方法如SACVD、PECVD、HDPCVD或应用于高深宽比结构上的流动性CVD技术(FCVD)或未来可能开发的其他更先进的CVD技术等方法沉积一层掺杂或无掺杂的氧化硅，或者采用旋涂的方法得到绝缘介质或者沉积上低k材料来形成。
如图9所示，对所述第一层间电介质层8进行CMP平坦化处理。
如图10所示，经光刻和刻蚀形成第一源漏接触孔，所述第一源漏接触孔的横截面近似于于梯形，其开口宽度小于底部宽度，从而有效避免了沉积源漏金属层时，会在栅极侧壁表面沉积上不必要的金属。
如图11所示，通过干法刻蚀工艺或湿法刻蚀工艺将所述第一源漏接触孔底部的介质阻挡层7和栅介质层3去除，这一过程需要精确控制刻蚀和清洗工艺，降低对沟道材料层2的损伤。
步骤S3：在所述第一源漏接触孔中依次沉积源漏金属接触层9和金属刻蚀阻挡层10；
如图12所示，在所述第一源漏接触孔底部的沟道材料层2上沉积源漏金属接触层9，然后沉积一层金属刻蚀阻挡层10，其中，所述源漏金属接触层9为单层或多层，可以为金属、金属化合物，如铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)、氮化钛(TiN)、氮化钽(TaN)等，可以为其中任一材料或者上述材料的间的组合。通过使用不同的材料，可以有效调节源极区和漏极区与沟道材料之间的肖特基势垒，根据接触电阻的大小，能够形成欧姆接触或肖特基接触，同时还可以控制MOS器件的极性，形成n型或p型半导体器件。其中PMOS器件选自高功函数金属或其组合，如铂(Pt)、钯(Pd)，而NMOS器件选自低功函数金属或其组合，如钪(Sc)、钇(Y)、铝(Al)。
上述源漏金属接触层9和金属刻蚀阻挡层10用于半导体MOS器件的源极和漏极，分别位于栅电极的两侧，和沟道层2的表面直接接触而形成电连接。另外，源极与漏极可以与栅极部分重叠，但漏极与栅极之间不形成直接的电接触，否则将发生短路。
所述金属刻蚀阻挡层10用于在随后的接触孔刻蚀时保护已沉积的源漏金属接触层9，源漏金属接触层9的材料可为单层或多层金属或金属化合物材料，优选材料为Ti、Al、TiN、Ta、TaN、TiAl、TiAlN、TiAlSc、AlSc、TiSc、TiPd、AlPd等，可以为其中任一材料或者上述材料之间的叠层组合；其厚度根据器件的需要而定，一般在5-50nm。
步骤S4：去除第一层间电介质层8，形成位于所述栅极结构两侧的源极区和漏极区；
如图13所示，通过干法刻蚀或湿法工艺去除第一层间电介质层8，位于其上的所有材料也将同时被去除,而仅保留第一源漏接触孔底部的源漏金属接触层9和金属刻蚀阻挡层10。
步骤S5：在以上形成的结构上沉积第二层间电介质层11，并进行CMP平坦化，通过光刻和刻蚀，形成第二源漏接触孔。
如图14所示，在以上形成的结构上沉积第二层间电介质层11，所述第二层间电介质层11为金属间电介质层或层间电介质层，所述第二层间电介质层11可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者旋涂一层绝缘介质SOD形成，第二层间电介质层11的材质选择可与所述第一层间电介质层8相同或不同。
如图15所示，对所述第二层间电介质层11采用CMP工艺进行平坦化处理。
如图16所示，分别定义出源漏接触孔图形和栅极接触孔图形，通过干法刻蚀或湿法工艺，分别在源极区和漏极区形成第二源漏接触孔，在栅极结构上方形成栅极接触孔。需要指出的是，第二接触孔刻蚀相比第一接触孔刻蚀更为困难和复杂，包括两个部分：一是第二源漏接触孔刻蚀，刻蚀终点可以选择停止在已形成的金属刻蚀阻挡层10表面或源漏金属接触层9表面；二是栅极接触孔的刻蚀，先停止在栅极表面的介质阻挡层7表面，然后通过调控刻蚀工艺，再去除该介质阻挡层，停止在栅极6表面，形成最终的栅极接触孔。
在实际刻蚀过程中，由于源极区和漏极区和栅极结构存在高度差，即大约一个栅极的高度，因此，刻蚀将会先接触介质阻挡层7表面。当继续刻蚀时，第二层间电介质层对介质阻挡层7需要有非常高的选择比，以免在后续长时间刻蚀过程中将介质阻挡层7刻蚀掉。当进一步刻蚀到源漏接触区时，将会先接触到金属刻蚀阻挡层10，而此时栅极接触区底部的介质阻挡层7已经历了长时间刻蚀，但是由于第二层间电介质层和介质阻挡层7间存在的较高的刻蚀选择比并不会对栅极6表面造成明显的损伤。接下来，在去除栅极接触孔底部的介质阻挡层7的同时，可以根据具体工艺的需要，选择去除或保留金属刻蚀阻挡层10。
如图17所示，为采用合适的刻蚀工艺去除了金属刻蚀阻挡层10和栅极接触孔底部的介质阻挡层7的情况。
如图18所示，在所述第二源漏接触孔和所述栅极接触孔中沉积接触孔互连金属材料，并采用CMP工艺进行平坦化处理，形成局部互连接触线12，其中，所述接触孔互连金属材料为Ti、TiN、W、Co中的一种或多种。
在本实施例中，通过以上步骤完成了碳碳纳米管源漏接触器件的前段工艺流程，便可进入铜互连工艺。
应该指出，上述详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语均具有与本申请所属技术领域的普通技术人员的通常理解所相同的含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位，如旋转90度或处于其他方位，并且对这里所使用的空间相对描述作出相应解释。
在上面详细的说明中，参考了附图，附图形成本文的一部分。在附图中，类似的符号典型地确定类似的部件，除非上下文以其他方式指明。在详细的说明书、附图及权利要求书中所描述的图示说明的实施方案不意味是限制性的。在不脱离本文所呈现的主题的精神或范围下，其他实施方案可以被使用，并且可以作其他改变。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件，所述器件包括衬底(1)，在衬底(1)上具有沟道层(2)、栅极结构以及位于所述栅极结构两侧的源极和漏极，其特征在于，
所述栅极结构包括栅介质层(3)和栅极(6)，所述栅介质层(3)同时覆盖于栅极结构以外的沟道层(2)表面，且不覆盖于所述源极和所述漏极，覆盖于栅极结构以外的沟道层(2)表面的栅介质层的厚度小于所述栅极结构中下方栅介质层的厚度；
在所述栅极结构和所述栅介质层(3)上覆盖有介质阻挡层(7)；
在所述栅极结构、所述源极和所述漏极上分别形成电接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟道层(2)为一维或二维半导体材料层，所述沟道层(2)的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
3.根据权利要求1所述的半导体器件，其特征在于，所述源极和所述漏极具有源漏金属接触层(9)和/或金属刻蚀阻挡层(10)，与所述沟道层(2)形成电接触。
4.一种如权利要求1-3任一项所述的半导体器件的制备方法，其特征在于，该方法包括：
提供一衬底(1)，在其上形成沟道层(2),并在所述沟道层(2)上形成包括栅介质层(3)和栅极(6)的栅极结构；
沉积介质阻挡层(7)和第一层间电介质层(8)，并进行CMP平坦化，通过光刻和刻蚀，形成第一源漏接触孔；
在所述第一源漏接触孔中依次沉积源漏金属接触层(9)和金属刻蚀阻挡层(10)；
去除第一层间电介质层(8)，形成位于所述栅极结构两侧的源极区和漏极区；
在以上形成的结构上沉积第二层间电介质层(11)，并进行CMP平坦化，通过光刻和刻蚀，形成第二源漏接触孔。
5.根据权利要求4所述的半导体器件的制备方法，其特征在于，在形成栅极结构的过程中，在所述沟道层(2)上方的栅极结构以外的区域保留部分栅介质层；
所述第一源漏接触孔的横截面近似于梯形，其开口宽度小于底部宽度。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，在形成所述第一源漏接触孔时，将所述第一源漏接触孔底部的介质阻挡层(7)和栅介质层(3)去除掉并停止在沟道层(2)表面。
7.根据权利要求5所述的半导体器件的制备方法，其特征在于，在形成所述第二源漏接触孔时，刻蚀停止在所述源漏金属接触层(9)或金属刻蚀阻挡层(10)表面。
8.根据权利要求4所述的半导体器件的制备方法，其特征在于，在形成第二源漏接触孔时还同时形成栅极接触孔，在进行栅极接触孔刻蚀时，刻蚀先停止在所述介质阻挡层(7)表面，再去除栅极结构上方的介质阻挡层(7)，使得所述栅极接触孔的底部与所述栅极(6)接触。
9.根据权利要求4所述的半导体器件的制备方法，其特征在于，所述介质阻挡层(7)为单层或多层，所述介质阻挡层(7)的材料为氧化硅、氮化硅或低K介质材料。
10.根据权利要求4所述的半导体器件的制备方法，其特征在于，所述源漏接触金属层(9)为功函数金属层，可以为单一金属或金属化合物，如铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)、氮化钛(TiN)、氮化钽(TaN)等，也可以为单层或多层结构，即可以为其中任一材料或者上述材料的间的组合。
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