CN116884938A - 半导体器件及其制备方法 - Google Patents

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CN116884938A CN202310964179.1A CN202310964179A CN116884938A CN 116884938 A CN116884938 A CN 116884938A CN 202310964179 A CN202310964179 A CN 202310964179A CN 116884938 A CN116884938 A CN 116884938A
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孟令款
张志勇
彭练矛
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Beijing Yuanxin Carbon Based Integrated Circuit Research Institute
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Abstract

本发明涉及一种半导体器件及其制备方法，属于半导体器件技术领域，该器件包括：衬底，在衬底上具有沟道层、栅极结构以及位于栅极结构两侧的源极和漏极，栅极结构包括栅介质层和栅极，栅介质层同时覆盖于栅极结构以外的沟道层表面，且不覆盖于源极和漏极，覆盖于栅极结构以外的沟道层表面的栅介质层的厚度小于栅极下方栅介质层的厚度；第一局部互连金属层直接形成于源极和漏极上方并与其连接，第二局部互连金属层形成于第一局部互连金属层及栅极上表面并相互对准，从而与源极、漏极和栅极形成电接触。本发明提供的方法可以有效避免栅极的侧壁表面沉积上不必要的金属，从而能够降低寄生电阻以及避免形成潜在的漏电通路问题。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
目前，随着集成电路技术以及半导体器件制造技术的发展，对新材料、新架构和新器件的探索与研究日益增多。通过一维碳纳米管材料和二维薄膜材料构建的半导体器件逐渐进入人们的视野，受到了广泛关注。然而，这些半导体材料厚度非常薄，很难通过传统的离子注入方式进行掺杂改性，否则会严重破坏材料的晶格结构。
通过选择合适的源漏接触金属，可以实现对肖特基接触势垒的有效调控，能够向沟道材料中注入电子或空穴，从而实现对晶体管极性的控制，整个制造过程没有涉及到任何掺杂。这种无掺杂的CMOS技术不同于当前主流的硅基集成电路，不用引入离子注入工艺或原位掺杂技术，如对碳纳米管器件来说，在同一根碳纳米管上通过溅射不同的接触金属，就能够直接实现对晶体管器件类型的调控，成功构建CMOS器件，大大节省了工艺步骤，降低了生产成本。
尽管无掺杂CMOS技术相比传统的硅基CMOS技术具有相当多的技术优势，但也有其独特的工艺挑战需要解决，而这些也逐渐成为制约新型半导体器件性能提升和进行大规模制造的关键问题，例如，在源漏接触金属形成过程中，退火处理后在超薄沟道材料表面无法像硅基器件那样形成任何硅化物材料，反而在侧墙的侧壁表面上也将沉积上一层金属，即整个平面上都将沉积上同样的金属，无法通过干法或湿法刻蚀工艺高选择性的将侧墙上的金属去除掉，因此将给器件带来严重的寄生电容，影响器件性能。
发明内容
本发明意在提供一种半导体器件及其制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。
本发明提供的半导体器件，包括衬底，在衬底上具有沟道层、栅极结构以及位于所述栅极结构两侧的源极和漏极，所述栅极结构包括栅介质层和栅极，所述栅介质层同时覆盖于所述栅极结构以外的沟道层表面，且不覆盖于所述源极和所述漏极，覆盖于栅极结构以外的沟道层表面的栅介质层的厚度小于所述栅极下方栅介质层的厚度；
在所述源极和所述漏极中分别具有源极接触金属层和漏极接触金属层，以及位于其上的第一局部互连金属层，所述第一局部互连金属层上表面与所述栅极结构上表面在同一表面；
所述第二局部互连金属层与所述第一局部互连金属层和所述栅极对准，并形成电接触。
在上述的方案中，所述沟道层为一维或二维半导体材料层，所述沟道层的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
本发明提供的如上所述的半导体器件的制备方法，包括：
步骤S1：提供一衬底，在其上形成沟道层,并在所述沟道层上形成包括栅介质层和栅极的栅极结构；
步骤S2：在所述栅极结构以及裸露的所述沟道层上依次沉积侧墙材料层和第一电介质层，通过光刻和刻蚀形成第一接触孔并停止在所述沟道层表面；
步骤S3：在源极和漏极区域分别形成源极接触金属层和漏极接触金属层，并在其上形成第一局部互连金属层；
步骤S4：在以上形成的结构上方沉积第二电介质层，通过图形化形成与所述第一接触孔对准的第二接触孔，并在其中形成第二局部互连金属层。
在上述的方案中，在形成所述栅极结构的过程中，在栅极结构以外的区域保留部分栅介质层。
在上述的方案中，所述侧墙材料层为单层或多层，所述侧墙材料层的材料为氧化硅、氮化硅或低K介质材料。
在上述的方案中，所述源极接触金属层和漏极接触金属层为功函数金属层，所述源极接触金属层(9)和漏极接触金属层(10)为功函数金属层，所述功函数金属层为铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)或铒(Er)金属薄膜，或为氮化钛(T i N)、氮化钽(TaN)或T iA l N金属化合物。
在上述的方案中，所述第一电介质层与所述第二电介质层采用相同或不同的绝缘介质材料，并通过PECVD、SACVD、LPCVD或HDPCVD沉积而成。
在上述的方案中，所述沟道层为一维或二维半导体材料层，所述沟道层的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
在上述的方案中，所述栅介质层的材料为氧化硅、氮氧化硅或高K介质材料。
在上述的方案中，所述第一局部互连金属层和所述第二局部互连金属层的材料为A l、T i、T i N、Co、W、Cu中的一种或多种。
本发明实施例包括以下优点：
本发明实施例提供的半导体器件及其制备方法，先通过刻蚀工艺形成第一接触孔，在第一接触孔中依次沉积源极接触金属层和漏极接触金属层和与所述栅极上表面齐平的第一局部互连金属层，再在所述第一局部互连金属层以及所述栅极上表面沉积第二电介质层，对所述第二电介质层进行刻蚀，形成第二接触孔，通过以上过程可以有效避免栅极侧壁表面沉积上不必要的金属，从而能够降低寄生电阻以及避免形成潜在的漏电通路问题。
附图说明
图1是本发明的一种半导体器件的结构图；
图2是本发明的一种半导体器件的制备方法的步骤图；
图3是本发明的在衬底上形成多层结构的工艺示意图；
图4是本发明的形成图形化硬掩膜层的工艺示意图；
图5是本发明的形成栅极的工艺示意图；
图6是本发明的去除图形化硬掩膜层的工艺示意图；
图7是本发明的形成侧墙材料层的工艺示意图；
图8是本发明的形成第一电介质层的工艺示意图；
图9是本发明的对所述第一电介质层进行平坦化处理的工艺示意图；
图10是本发明的形成第一接触孔的工艺示意图；
图11是本发明的去除第一接触孔下方的部分半导体结构的工艺示意图；
图12是本发明的在第一接触孔中沉积源极接触金属层、漏极接触金属层和第一局部互连金属层的工艺示意图；
图13是本发明的对第一局部互连金属层进行平坦化处理的工艺示意图；
图14是本发明的沉积第二电介质层的工艺示意图；
图15是本发明的形成第二接触孔的工艺示意图；
图16是本发明的形成第二局部互连金属层的工艺示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明提供一种半导体器件，包括：
衬底1，在衬底上具有沟道层2、栅极结构以及位于所述栅极结构两侧的源极和漏极，所述栅极结构包括栅介质层3和栅极6，所述栅极结构包括栅介质层3和栅极6，所述栅介质层3同时覆盖于所述栅极结构以外的沟道层2表面，且不覆盖于所述源极和所述漏极，覆盖于栅极结构以外的沟道层2表面的栅介质层的厚度小于所述栅极下方栅介质层的厚度；
在所述源极和所述漏极中分别具有源极接触金属层9和漏极接触金属层10，以及位于其上的第一局部互连金属层11，所述第一局部互连金属层11上表面与所述栅极结构上表面在同一表面；
在所述第一局部互连金属层11和所述栅极结构表面上具有第二局部互连金属层13，所述第二局部互连金属层13与所述第一局部互连金属层11和所述栅极对准，并形成电接触。
如图2所示，通过前栅工艺制备该半导体器件的方法包括：
步骤S1：提供一衬底1，在其上形成沟道层2,并在所述沟道层2上形成包括栅介质层3和栅极6的栅极结构，其中，在形成栅极结构的过程中，在所述沟道层2上方的栅极结构以外的区域保留部分栅介质层。
如图3所示，提供一衬底1，在所述衬底1上形成沟道层2，并在所述沟道层2生长栅介质层3，在所述栅介质层3上形成金属栅电极层4，并在所述金属栅电极层4上形成硬掩膜层5。
在本实施例中，其中衬底1可以选自硅片、氧化硅、氮化硅、石英、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料；沟道层2的材料为一维或二维半导体材料，优选自碳纳米管、石墨烯、黑磷(P)、过渡金属二硫属化物(TMD)如二硫化钼(MoS2)、二硫化钨(WS2)、二硒化钨(WSe2)等、非过渡金属的硫属化物，可以为其中之一或上述任意组合的复合材料，术语“二维半导体材料”是指具有二维晶体结构的半导体材料，其可以具有单层或多层结构，二维半导体材料的每层可以具有原子级厚度，在本实施方式中，沟道层2的二维半导体材料可以具有大于0nm且小于或等于约10nm的厚度，然而，二维半导体材料不限于此。
二维半导体材料具有良好的电特性，并且即使当二维半导体材料具有纳米级厚度时，该二维半导体材料也不会表现出在其特性上的大变化并且保持高迁移率，使得二维半导体材料可以应用于各种器件。
二维半导体材料可以包括例如石墨烯、黑磷、过渡金属二硫属化物(TMD)和包括非过渡金属的硫属化物中的至少一种(或从由石墨烯、黑磷、过渡金属二硫属化物(TMD)和包括非过渡金属的硫属化物组成的组中选出的至少一种)。
如上所述，二维半导体材料可以包括：金属元素，其选自钼(Mo)、钨(W)、铌(Nb)、钒(V)、钽(Ta)、钛(Ti)、锆(Zr)、铪(Hf)、锝(Tc)、铼(Re)、铜(Cu)、镓(Ga)、铟(I n)、锡(Sn)、锗(Ge)或铅(Pb)；以及硫属元素，其选自硫(S)、硒(Se)或碲(Te)。然而，以上提及的材料仅是示例，并且二维半导体材料的示例可以包括以上未提及的其他材料。
所述栅介质层3可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)等方法形成，所述栅介质层3的材料包括氧化硅、氮氧化硅、高K电介质材料(具有大于氧化硅的介电常数的材料)，或其组合。高K电介质材料可以包括铝氧化物、铪氧化物、锆铪氧化物、镧氧化物等，如氧化铪、氧化锆、氧化钇、氧化钽、氧化镧、氧化铝或氧化镧铝等，但不限于此。
金属栅电极层4和栅极6的材料可以为金属性材料或导电氧化物，此处，金属性材料例如可以包括金(Au)、钛(Ti)、TiN、TaN、TiAl、TiAl N、TiAl C、钨(W)、钼(Mo)、WN、铂(Pt)和镍(Ni)中的至少一种或从由金(Au)、钛(Ti)、TiN、TaN、钨(W)、钼(Mo)、WN、铂(Pt)和镍(Ni)组成的组中选出的至少一种。另外，导电氧化物可以包括例如铟锡氧化物(I TO)、铟锌氧化物(I ZO)等。但是，这些材料仅是示例。
在本专利中，金属栅、金属栅极、金属栅电极为同一意思的不同表达。
硬掩膜层5由光学平坦化(OPL)层和抗反射涂层(ARC)的叠层组成，也可以采用平坦化(OPL)层和硅基绝缘介质层组成，或单一绝缘介质层的堆叠层，从而最大可能地能够实现高保真的光刻图形转移，确保良好的形貌控制。其中，光学平坦化(OPL)层可以是无机非晶碳，也可以采用有机材料如旋涂碳或类金刚石碳，其作用是可以为下层结构提供一个光滑而平坦的表面。
在一个实施例中，光学平坦化(OPL)层可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或化学溶液沉积形成。OPL的厚度一般根据具体的刻蚀尺寸来选择，当前的趋势是采用越来越小的厚度，如10nm到100nm。硅基绝缘介质层可以为氧化硅、氮化硅或氮氧化硅，可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HPCVD)、化学溶液沉积、原子层沉积(ALD)等方法形成。
抗反射涂层(ARC)包括含硅的抗反射涂层材料，在本实施例中采用硅抗反射层(SiARC)，可以使光刻期间的光反射最小化。抗反射涂层(ARC)可以通过旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、蒸发或化学溶液沉积等方法来形成。硅抗反射层还可以由硅基绝缘介质层如氧化硅、氮化硅或氮氧化硅等材料代替。
如图4所示，对所述硬掩膜层5进行光刻，定义出硬掩膜光刻图形。
如图5所示，刻蚀金属栅电极层4，并在栅极区域外保留部分所述栅介质层3，以免沟道层2在后续工艺过程中坍塌或移位。
在本实施例中，在刻蚀栅电极层4时，可以采用任何适当的刻蚀技术，例如反应离子刻蚀、脉冲等离子体刻蚀、原子层刻蚀等干法刻蚀工艺；一般采用卤基、氟基及碳氟基气体，优选为C l 2、HBr或SF6、CH2F2等的混合气体。
在其他实施例中，也可以在栅极刻蚀过程中，一并将沟道层2上方的栅介质层3去除，但要严格控制对沟道层2带来的损伤或结构破坏。
如图6所示，根据需要，可以选择去除或保留硬掩膜层，最终形成栅极6。
步骤S2：在所述栅极结构以及裸露的所述沟道层2上依次沉积侧墙材料层7和第一电介质层8，通过光刻和刻蚀形成第一接触孔并停止在所述沟道层2表面。
如图7所示，在保留的部分栅介质层3上沉积一层侧墙材料层7。
在本实施例中，侧墙材料层7的材料可以为氧化硅、氮化硅或各种低K介质材料如掺碳的氧化硅或掺碳的氮化硅，所述侧墙材料层7可为单层或多层，直接在栅极6上形成侧墙材料层7，无须进行任何刻蚀，不仅可用于后续形成的第一接触孔的刻蚀阻挡层，还可以用作栅极6表面的刻蚀阻挡层。
如图8所示，在所述侧墙材料层7上形成第一电介质层8，其中第一电介质层8可以采用CVD方法如SACVD、PECVD、HDPCVD或应用于高深宽比结构上的流动性CVD技术(FCVD)或未来可能开发的其他更先进的CVD技术等方法沉积一层掺杂或无掺杂的氧化硅，或者采用旋涂的方法得到绝缘介质或者沉积上低K材料来形成。
如图9所示，对所述第一电介质层8采用CMP工艺进行平坦化处理，去除所述栅极6上表面的侧墙材料层，使得经过平坦化处理的第一电介质层8与所述栅极6上表面齐平。
如图10所示，通过光刻和刻蚀形成第一接触孔，并停止在侧墙材料层7表面。
如图11所示，进一步通过刻蚀工艺，去除所述第一接触孔底部的侧墙材料层7和栅介质层3，并停止在沟道层2表面，要尽量减少对道层2的损伤。
步骤S3：在源极和漏极区域分别形成源极接触金属层9和漏极接触金属层10，并在其上形成第一局部互连金属层11。
具体地，所述第一源漏接触孔的横截面为梯形，其开口宽度小于底部宽度，从而有效避免了沉积源极接触金属层9和漏极接触金属层10时，会在栅极侧壁表面沉积上不必要的金属。
如图12所示，在所述第一接触孔中分别沉积源极接触金属层9和漏极接触金属层10，与沟道层2实现紧密接触，由此在源极和漏极区域分别形成源极接触金属层9和漏极接触金属层10，然后在源极接触金属层9和漏极接触金属层10上继续沉积互连金属材料，形成第一局部互连金属层11。
如图13所示，对所述第一局部互连金属层11进行平坦化处理，使得平坦化处理后的第一局部互连金属层11与所述栅极6上表面齐平。
在本实施例中，所述源极接触金属层9和所述漏极接触金属层10为功函数金属层，可以为单一金属或金属化合物，如铝(A l)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)、氮化钛(T i N)、氮化钽(TaN)等，也可以为单层或多层结构，即可以为其中任一材料或者上述材料的间的组合。通过使用不同的材料，可以有效调节源漏区与沟道材料之间的肖特基势垒，根据接触电阻的大小，能够形成欧姆接触或肖特基接触，同时还可以控制MOS器件的极性，形成n型或p型半导体器件。其中PMOS器件选自高功函数金属或其组合，如铂(Pt)、钯(Pd)，而NMOS器件选自低功函数金属或其组合，如钪(Sc)、钇(Y)、铝(A l)，从而，可以有效调节所述源极接触金属层9和所述漏极接触金属层10与沟道层2之间的肖特基势垒，形成欧姆接触，并可以控制半导体器件的极性。
步骤S4：在以上形成的结构上方沉积第二电介质层12，通过图形化形成与所述第一接触孔对准的第二接触孔，并在其中形成第二局部互连金属层13。
在本实施例中，由于源极区和漏极区与栅极结构不存在高度差，可在在所述栅极结构上方、所述源极区上方和所述漏极区上方一次性刻蚀出各自对应的接触孔。
如图14所示，在所述第一局部互连金属层11、第一电介质层8以及所述栅极6上沉积第二电介质层12，其中，所述第二电介质层12为金属间电介质层或层间电介质层，可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者旋涂一层绝缘介质SOD形成，第二电介质层12的材质选择可与所述第一电介质层8相同或不同。
如图15所示，采用光刻工艺在所述第二电介质层12上定义出第二接触孔图形，通过刻蚀形成第二接触孔，并与第一接触孔对准。
如图16所示，在第二接触孔中沉积互连金属材料，并对沉积后的互连金属材料采用CMP工艺进行平坦化处理，形成第二局部互连金属层13。在此过程中，第二局部互连金属层13与栅极实现了电接触，而同时第二局部互连金属层13通过与第一局部互连金属层11的互连，能够实现对源极、漏极区域的电接触。由此，通过第一局部互连金属层11和第二局部互连金属层13的互连，能够较为容易地实现对源极、漏极和栅极区域的同时连接。
在本实施例中，所述第一局部互连金属层11和所述第二局部互连金属层13的材料为A l、T i、T i N、Co、W、Cu中的一种或多种。
应该指出，上述详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语均具有与本申请所属技术领域的普通技术人员的通常理解所相同的含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位，如旋转90度或处于其他方位，并且对这里所使用的空间相对描述作出相应解释。
在上面详细的说明中，参考了附图，附图形成本文的一部分。在附图中，类似的符号典型地确定类似的部件，除非上下文以其他方式指明。在详细的说明书、附图及权利要求书中所描述的图示说明的实施方案不意味是限制性的。在不脱离本文所呈现的主题的精神或范围下，其他实施方案可以被使用，并且可以作其他改变。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件，所述器件包括衬底(1)，在衬底上具有沟道层(2)、栅极结构以及位于所述栅极结构两侧的源极和漏极，其特征在于，
所述栅极结构包括栅介质层(3)和栅极(6)，所述栅介质层(3)同时覆盖于所述栅极结构以外的沟道层(2)表面，且不覆盖于所述源极和所述漏极，覆盖于栅极结构以外的沟道层(2)表面的栅介质层的厚度小于所述栅极下方栅介质层的厚度；
在所述源极和所述漏极中分别具有源极接触金属层(9)和漏极接触金属层(10)，以及位于其上的第一局部互连金属层(11)，所述第一局部互连金属层(11)上表面与所述栅极结构上表面在同一表面；
在所述第一局部互连金属层(11)和所述栅极结构表面上具有第二局部互连金属层(13)，所述第二局部互连金属层(13)与所述第一局部互连金属层(11)和所述栅极对准，并形成电接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟道层(2)为一维或二维半导体材料层，所述沟道层的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
3.一种如权利要求1-2任一项所述的半导体器件的制备方法，其特征在于，所述方法包括：
步骤S1：提供一衬底(1)，在其上形成沟道层(2),并在所述沟道层(2)上形成包括栅介质层(3)和栅极(6)的栅极结构；
步骤S2：在所述栅极结构以及裸露的所述沟道层(2)上依次沉积侧墙材料层(7)和第一电介质层(8)，通过光刻和刻蚀形成第一接触孔并停止在所述沟道层(2)表面；
步骤S3：在源极和漏极区域分别形成源极接触金属层(9)和漏极接触金属层(10)，并在其上形成第一局部互连金属层(11)；
步骤S4：在以上形成的结构上方沉积第二电介质层(12)，通过图形化形成与所述第一接触孔对准的第二接触孔，并在其中形成第二局部互连金属层(13)。
4.根据权利要求3所述的半导体器件的制备方法，其特征在于，在形成所述栅极结构的过程中，在栅极结构以外的区域保留部分栅介质层。
5.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述侧墙材料层为单层或多层，所述侧墙材料层的材料为氧化硅、氮化硅或低K介质材料。
6.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述源极接触金属层(9)和漏极接触金属层(10)为功函数金属层，所述功函数金属层为铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)或铒(Er)金属薄膜，或为氮化钛(TiN)、氮化钽(TaN)或TiAlN金属化合物。
7.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述第一电介质层(8)与所述第二电介质层(12)采用相同或不同的绝缘介质材料，并通过PECVD、SACVD、LPCVD或HDPCVD沉积而成。
8.根据权利要求3所述的半导体器件，其特征在于，所述沟道层(2)为一维或二维半导体材料层，所述沟道层的材料为碳纳米管、石墨烯、黑磷、过渡金属二硫属化物、非过渡金属的硫属化物中的一种或多种。
9.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述栅介质层(3)的材料为氧化硅、氮氧化硅或高K介质材料。
10.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述第一局部互连金属层(11)和所述第二局部互连金属层(13)的材料为Al、Ti、TiN、Co、W、Cu中的一种或多种。
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