TWI641131B - 橫向雙擴散金屬氧化半導體元件 - Google Patents
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Abstract
一種橫向雙擴散金屬氧化半導體元件，包括：基底、閘
極結構、汲極區、多個隔離結構、至少一摻雜區以及源極區。閘極結構位於基底上。汲極區以及源極區分別位於閘極結構的第一側和第二側的基底中。隔離結構和摻雜區都位於閘極結構與汲極區之間的基底中，其中隔離結構的延伸方向與閘極結構的延伸方向不同。而摻雜區可位於兩個隔離結構之間或位於隔離結構下方，其中摻雜區和汲極區具有相反的導電態。
Description
本發明是有關於一種半導體元件，且特別是有關於一種橫向雙擴散金屬氧化半導體元件(lateral double-diffused metal oxide semiconductor，LDMOS)。
近年來，功率半導體元件(power semiconductor device)應用在各種半導體產業上。功率半導體元件包括高電壓的集成電路，所述集成電路典型地包括一個高電壓電晶體或通常在相同晶片上的多個高電壓電晶體，以作為低電壓電路。在上述的集成電路中，最普遍使用的高電壓元件為橫向雙擴散金屬氧化半導體(LDMOS)電晶體。在高電壓的集成電路中，LDMOS結構通常可藉由使用與製造低電壓電路以及邏輯電路的一些相同技術來製造。一般來說，目前的LDMOS結構製造於具有與基底的導電態相反的厚磊晶層中，或者製造於薄磊晶層中並應用降低表面電場(reduced surface field，RESURF)的原理，以相等地分布橫跨元件的漂移區中的矽表面所施加的汲極電壓。
高功率的應用主要被稱為使用上述的橫向雙擴散金屬氧化半導體電晶體，因為比起對應的二極體元件，其具有較低的開啟電阻(on-state resistance，Ron)、較快速的切換速度以及較低的閘極驅動功率消耗。橫向雙擴散金屬氧化半導體電晶體元件當集成於雙載子互補式金屬氧化半導體(bipolar complementary metal oxide semiconductor，Bi-CMOS)的環境中時，其也與以二極體元件為基礎的製程流程有強烈的關聯。
於大部分的應用中，LDMOS元件較佳的是操作時具有高崩潰電壓(breakdown voltage)以及低開啟電阻。具有高崩潰電壓以及低開啟電阻的LDMOS元件在高壓應用時具有較低的功率損耗。此外，較低的開啟電阻則可以使得電晶體在飽和狀態時具有較高的汲極電流，藉以增加元件的操作速度。
然而，傳統的LDMOS電晶體由於漂移區長度的限制而產生高開啟電阻，且崩潰電壓也無法進一步上升。因此，目前極需一種具有高崩潰電壓及及低開啟電阻的LDMOS電晶體，以提升LDMOS電晶體的元件特性。
本發明提供一種橫向雙擴散金屬氧化半導體元件，能符合高崩潰電壓及低開啟電阻的要求並可縮減元件尺寸。
本發明的橫向雙擴散金屬氧化半導體元件包括基底、閘極結構、汲極區、隔離結構、至少一摻雜區以及源極區。閘極結
構位於基底上。汲極區位於閘極結構的第一側的基底中。隔離結構則位於閘極結構與汲極區之間的基底中，其中隔離結構的延伸方向與閘極結構的延伸方向不同。至於摻雜區是位於閘極結構與汲極區之間的基底中，且摻雜區設置在隔離結構之間與隔離結構下方的至少其中之一。上述摻雜區的導電態不同於汲極區的導電態。而源極區是位於閘極結構的第二側的基底中。
在本發明的一實施例中，上述的摻雜區同時位於所述隔離結構之間以及所述隔離結構下方。
在本發明的一實施例中，上述的摻雜區的摻雜深度自汲極區往閘極結構遞增。
在本發明的一實施例中，上述的摻雜區的摻雜濃度自汲極區往閘極結構遞增。
在本發明的一實施例中，上述的摻雜區為多個摻雜區時，每個摻雜區與每個隔離結構可交錯配置。
在本發明的一實施例中，上述的摻雜區為多個摻雜區時，所述多個摻雜區可位在兩個隔離結構之間。
在本發明的一實施例中，位於上述的隔離結構之間的摻雜區與隔離結構可相隔一段距離。
在本發明的一實施例中，上述的基底還可包括位於閘極結構的第一側的第一導電態區與位於閘極結構的第二側的第二導電態區。
在本發明的一實施例中，上述的橫向雙擴散金屬氧化半
導體元件還可包括第二導電態埋入式摻雜區，位於第二導電態區中的源極區下方。
在本發明的一實施例中，上述的橫向雙擴散金屬氧化半導體元件還可包括第二導電態接觸區(contact region)，其中源極區位於第二導電態接觸區以及閘極結構之間。
基於上述，本發明藉由在閘極結構與汲極區之間設置多個隔離結構，並搭配隔離結構之間或下方設置的摻雜區來形成雙重RESURF區，所以可減小橫向雙擴散金屬氧化半導體元件的漂移區長度，使得橫向雙擴散金屬氧化半導體元件的開啟電阻因此下降，並且有助於降低閘極結構與汲極區之間的電場，以利於提昇橫向雙擴散金屬氧化半導體元件的崩潰電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20、30、40、50‧‧‧橫向雙擴散金屬氧化半導體元件
100‧‧‧基底
102‧‧‧閘極結構
102a‧‧‧第一側
102b‧‧‧第二側
104‧‧‧汲極區
106、302、400‧‧‧隔離結構
108、200、300、402、500‧‧‧摻雜區
110‧‧‧源極區
112‧‧‧第一導電態摻雜區
114‧‧‧第二導電態摻雜區
116‧‧‧接觸區
404‧‧‧第二導電態埋入式摻雜區
406‧‧‧第一導電態淡摻雜區
502‧‧‧絕緣層
502a‧‧‧接觸窗洞
504a、504b、504c‧‧‧導電層
D1、D2‧‧‧延伸方向
t‧‧‧距離
WSi、WSiO2‧‧‧寬度
圖1A是依照本發明第一實施例的一種橫向雙擴散金屬氧化半導體元件的俯視圖。
圖1B是圖1A之B-B’線段的剖面示意圖。
圖2是第一實施例的一種變形例之橫向雙擴散金屬氧化半導體元件的俯視圖。
圖3是第一實施例的另一種變形例之橫向雙擴散金屬氧化半
導體元件的俯視圖。
圖4A是依照本發明第二實施例的一種橫向雙擴散金屬氧化半導體元件的俯視圖。
圖4B是圖4A之B-B’線段的剖面示意圖。
圖5A是依照本發明第三實施例的一種橫向雙擴散金屬氧化半導體元件的俯視圖。
圖5B是圖5A之B-B’線段的剖面示意圖。
圖5C是圖5A之C-C’線段的剖面示意圖。
以下實施例中所附的圖式是為了能更完整地描述發明概念的示範實施例，但是，仍可使用許多不同的形式來實施本發明，且本發明不應被視為受限於所記載的實施例。在本發明所附的圖式中，為明確起見，可能將各層以及區域的尺寸以及相對尺寸作誇張的描繪。
以下，將以第一導電態為n型，第二導電態為p型為例子來說明，但本發明並不以此為限。本發明所屬技術領域中具有通常知識者應了解，亦可以將第一導電態置換成p型，將第二導電態置換成n型。其中，n型摻質例如是磷或砷；p型摻質例如是硼。
圖1A是依照本發明第一實施例的一種橫向雙擴散金屬氧化半導體元件的俯視圖，圖1B是圖1A之B-B’線段的剖面示意
圖。
請同時參照圖1A與圖1B，本實施例的橫向雙擴散金屬氧化半導體元件10包括基底100、位在基底100上的閘極結構102、汲極區104、隔離結構106、一個摻雜區108以及源極區110。汲極區104和源極區110分別位在於閘極結構102的第一側102a和第二側102b的基底100中。閘極結構102例如由導體層(未繪示)以及閘介電層(未繪示)構成，其中閘介電層的材料例如是氧化矽，而上述導體層可以是單層或者是堆疊層，且導體層的材料例如無摻雜多晶矽、摻雜多晶矽、金屬或其組成物。
另外，基底100如為P型半導體基底，則通常在閘極結構102的第一側102a之基底100中會設有第一導電態摻雜區112(如n型摻雜區或n型磊晶層)，而在閘極結構102的第二側102b之基底100中會設有第二導電態摻雜區114(如p型井)。在第一實施例中，隔離結構106和摻雜區108都是位於閘極結構102與汲極區104之間的基底100中，其中隔離結構106的延伸方向D1不同於閘極結構102的延伸方向D2，例如D1與D2垂直。隔離結構106例如是淺溝渠隔離(Shallow trench isolation，STI)結構或矽局部氧化(Local oxidation of silicon，LOCOS)結構。隔離結構106的材料例如是氧化矽或其他適合的絕緣材料。由於隔離結構106設置於閘極結構102與汲極區104之間，因此有助於降低閘極結構102與汲極區104之間的表面電場，因此可提昇橫向雙擴散金屬氧化半導體元件10的崩潰電壓。
本實施例中的摻雜區108位於隔離結構106之間的第一導電態摻雜區112內，並與隔離結構106相隔一段距離t。摻雜區108的導電態不同於汲極區104的導電態，所以當汲極區104是n型，則摻雜區108則為p型摻雜區。由於第一導電態摻雜區112中摻雜具有第二導電態的摻雜區108，因此可於其中形成雙重RESURF區，以降低橫向雙擴散金屬氧化半導體元件10的開啟電阻以及提升橫向雙擴散金屬氧化半導體元件10的崩潰電壓。
圖2是第一實施例的一種變形例之橫向雙擴散金屬氧化半導體元件的俯視圖。在圖2的橫向雙擴散金屬氧化半導體元件20中顯示有多個摻雜區200，這些摻雜區200位在兩個隔離結構106之間。意即，在兩個隔離結構106之間的第一導電態摻雜區112中分布有第二導電態的摻雜區200，兩者交替配置。因此，藉由第二導電態的摻雜區200與第一導電態摻雜區112的交替配置，而於隔離結構106之間構成具有耐高壓與低阻抗的特性的超接面(super junction)。至於其它構件則可參照圖1A和圖1B相關的上述內容，故不再贅述。
圖3是第一實施例的另一種變形例之橫向雙擴散金屬氧化半導體元件的俯視圖。在圖3的橫向雙擴散金屬氧化半導體元件30中，每個摻雜區300的每個隔離結構302是交錯配置的，所以可藉由往方向D2一一排列的多個隔離結構302來增加崩潰電壓，還能於隔離結構302之間構成具有耐高壓與低阻抗的特性的超接面。至於其它構件則可參照圖1A和圖1B相關的上述內容，
故不再贅述。
圖4A是依照本發明第二實施例的一種橫向雙擴散金屬氧化半導體元件的俯視圖，圖4B是圖4A之B-B’線段的剖面示意圖，其中使用與第一實施例相同的元件符號來代表相同或類似的構件。
在圖4A的橫向雙擴散金屬氧化半導體元件40中，位於閘極結構102與汲極區104之間有隔離結構400和摻雜區402，且摻雜區402位於隔離結構400下方。因此，藉由位在第一導電態摻雜區112內的第二導電態摻雜區402，可產生空乏區，進而降低表面電場而形成RESURF區，以提昇橫向雙擴散金屬氧化半導體元件40的崩潰電壓，並且降低橫向雙擴散金屬氧化半導體元件40的開啟電阻。
在第二實施例中，於第二導電態摻雜區114中的源極區110下方還設有第二導電態(p型)埋入式摻雜區404，可利於提昇橫向雙擴散金屬氧化半導體元件40的崩潰電壓以及降低科克效應(Kirk effect)的影響。此外，於汲極區104下方可設置第一導電態淡摻雜(n-)區406，以改善橫向雙擴散金屬氧化半導體元件40的電性表現。上述第二導電態埋入式摻雜區404與第一導電態淡摻雜區406也可視需求而設計在第一實施例的元件中。而且，根據所需的崩潰電壓數值以及開啟電阻數值，能藉由調整如隔離結構400之間第一導電態摻雜區112的寬度(WSi)以及隔離結構400的寬度(WSiO2)的比值(WSi/WSiO2)來取得最佳範圍，且不僅僅
是本實施例，凡是本發明的橫向雙擴散金屬氧化半導體元件均可根據上述方式來進行最佳化(optimization)。
5A是依照本發明第三實施例的一種橫向雙擴散金屬氧化半導體元件的俯視圖，圖5B是圖5A之B-B’線段的剖面示意圖，圖5C是圖5A之C-C’線段的剖面示意圖，且使用與第一實施例相同的元件符號來代表相同或類似的構件。
在圖5A的橫向雙擴散金屬氧化半導體元件50中，摻雜區500的摻雜濃度例如自汲極區104往閘極結構102遞增(例如連續增加或階段式增加)，其餘構件則與圖1A相近。
圖5B的橫向雙擴散金屬氧化半導體元件50則可觀察到，摻雜區500的摻雜深度自汲極區104往閘極結構102遞增(例如連續增加或階段式增加)。圖5B還顯示有第二導電態(p型)埋入式摻雜區404，可提昇橫向雙擴散金屬氧化半導體元件40的崩潰電壓以及降低科克效應的影響。
請繼續參照圖5A至圖5C，摻雜區500不但位於隔離結構106之間，還可以同時或不同時在隔離結構106下方，也可達到上述實施例的效果。另外，橫向雙擴散金屬氧化半導體元件50還可包括通過絕緣層502中的接觸窗洞502a而分別與閘極結構102、汲極區104以及源極區110相連的導電層504a、504b以及504c。導電層504a、504b以及504c可作為與其他半導體元件或控制模組電性連接的線路。上述漸變的摻雜深度與摻雜濃度也可視需求而設計在第一與第二實施例的元件中。
以下，藉由實驗例來驗證本發明的可行性，但本發明的橫向雙擴散金屬氧化半導體元件並不以此為限。
模擬實驗1
首先，模擬如圖1A的元件，其中通道長度(channel length)為0.38μm、WSi/WSiO2=2.7、閘極到汲極區的距離約為2.0μm。在導通電流為1×10-6A時的崩潰電壓(BVD)、開啟電阻(Ron)、臨界電壓(Vth)以及在經施加各種閘極電壓(Vg)下的BVD值顯示於下表1。
由表1可知，根據本發明的設計，BVD約70V時，Ron只有16.55mΩ/mm2。若是換成傳統LDMOS，則BVD同樣是70V
的元件，其Ron可能在30mΩ/mm2以上。
模擬實驗2
模擬如圖5A的60V高壓元件，其中通道長度設為0.24μm；WSi/WSiO2分別為1.8、1.9、2、2.3；閘極到汲極區的距離約為2.0μm。至於摻雜區的摻雜濃度是自汲極區往閘極結構遞增，且因為是由多個植入步驟形成摻雜區的關係，其硼摻雜濃度會自汲極區往閘極結構依序有1.5e17cm-3、1.6e17cm-3、1.9e17cm-3和2.1e17cm-3的峰值。
經模擬得到Off-state BVD大於60V、Vth=0.62V、Ron=19.9mΩ/mm2(寬度為1.25μm，故校正後Ron為24.8mΩ/mm2)、on-state BVD大於40V。而改變WSi/WSiO2的模擬結果顯示於下表2。
由表1可知，能藉由改變WSi/WSiO2來因應不同的元件需求。
模擬實驗3
採用與模擬實驗2相同的元件(WSi/WSiO2=2)，但改變
摻雜區的摻雜劑量的模擬結果顯示於下表3。
從表3中可看出，橫向雙擴散金屬氧化半導體元件的崩潰電壓以及開啟電阻將隨著摻雜區的摻雜劑量上升而增加。因此，也可藉由調整摻雜區中的摻雜劑量來因應不同的元件需求。
綜上所述，本發明藉由於閘極結構與汲極區之間設置隔離結構可減小橫向雙擴散金屬氧化半導體元件的漂移區長度，使得橫向雙擴散金屬氧化半導體元件的開啟電阻因此下降，並且其有助於降低閘極結構與汲極區之間的電場，以利於提昇橫向雙擴散金屬氧化半導體元件的崩潰電壓。此外，藉由具有第二導電態的磊晶層中設置具有第一導電態的摻雜區於兩個隔離結構之間及/或隔離結構下方可形成雙重RESURF區，並且設置於兩個隔離結構之間及/或隔離結構下方的所述摻雜區由於與具有與摻雜區相反導電態的磊晶層交替配置，因此可構成具有耐高壓與低阻抗的特性的超接面，其也可降低橫向雙擴散金屬氧化半導體元件的開啟電阻，並且提昇橫向雙擴散金屬氧化半導體元件的崩潰電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本
發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (12)
- 一種橫向雙擴散金屬氧化半導體元件，包括：基底；閘極結構，位於所述基底上；汲極區，位於所述閘極結構的第一側的所述基底中；多個隔離結構，位於所述閘極結構與所述汲極區之間的所述基底中，其中所述多個隔離結構的延伸方向與所述閘極結構的延伸方向不同；至少一第一摻雜區，位於所述閘極結構與所述汲極區之間的所述基底中，其中所述第一摻雜區與所述多個隔離結構皆相隔一段距離且位於相鄰所述多個隔離結構之中間，且所述第一摻雜區的導電態不同於所述汲極區的導電態；以及源極區，位於所述閘極結構的第二側的所述基底中。
- 如申請專利範圍第1項所述的橫向雙擴散金屬氧化半導體元件，其中所述第一摻雜區的摻雜深度自所述汲極區往所述閘極結構遞增。
- 如申請專利範圍第1項所述的橫向雙擴散金屬氧化半導體元件，其中所述第一摻雜區的摻雜濃度自所述汲極區往所述閘極結構遞增。
- 如申請專利範圍第1項所述的橫向雙擴散金屬氧化半導體元件，其更包含至少一第二摻雜區，其中所述第二摻雜區位於所述多個隔離結構下方且與所述第一摻雜區不相接，且所述第二摻雜區的導電態不同於所述汲極區的導電態。
- 如申請專利範圍第4項所述的橫向雙擴散金屬氧化半導體元件，其中所述第一摻雜區及所述第二摻雜區的其中之一的摻雜深度自所述汲極區往所述閘極結構遞增。
- 如申請專利範圍第4項所述的橫向雙擴散金屬氧化半導體元件，其中所述第一摻雜區及所述第二摻雜區的其中之一的摻雜濃度自所述汲極區往所述閘極結構遞增。
- 如申請專利範圍第1項所述的橫向雙擴散金屬氧化半導體元件，其中所述第一摻雜區為多個摻雜區時，所述多個摻雜區的每一個與所述多個隔離結構的每一個交錯配置。
- 如申請專利範圍第1項所述的橫向雙擴散金屬氧化半導體元件，其中所述第一摻雜區為多個摻雜區時，所述多個摻雜區位在所述多個隔離結構的兩個之間且不互相連接。
- 如申請專利範圍第1項所述的橫向雙擴散金屬氧化半導體元件，其中所述基底包括：第一導電態區，位於所述閘極結構的所述第一側；以及第二導電態區，位於所述閘極結構的所述第二側。
- 如申請專利範圍第9項所述的橫向雙擴散金屬氧化半導體元件，更包括第二導電態埋入式摻雜區，位於所述第二導電態區中的所述源極區下方。
- 如申請專利範圍第1項所述的橫向雙擴散金屬氧化半導體元件，更包括第二導電態接觸區(contact region)，位於所述基底中，其中所述源極區位於所述第二導電態接觸區以及所述閘極結構之間。
- 一種橫向雙擴散金屬氧化半導體元件，包括：基底；閘極結構，位於所述基底上；汲極區，位於所述閘極結構的第一側的所述基底中；多個隔離結構，位於所述閘極結構與所述汲極區之間的所述基底中，其中所述多個隔離結構的延伸方向與所述閘極結構的延伸方向不同；至少一第二摻雜區，位於所述閘極結構與所述汲極區之間的所述基底中，其中所述第二摻雜區位於所述多個隔離結構下方且其中所述第二摻雜區的摻雜深度與所述第二摻雜區的摻雜濃度的至少其中之一自所述汲極區往所述閘極結構遞增，且所述第二摻雜區的導電態不同於所述汲極區的導電態；以及源極區，位於所述閘極結構的第二側的所述基底中。
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