CN107768421B - 横向双扩散金属氧化半导体元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 19
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000015556 catabolic process Effects 0.000 abstract description 18
- 230000005684 electric field Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- 238000004088 simulation Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 241001089723 Metaphycus omega Species 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
一种横向双扩散金属氧化半导体元件，包括：衬底、栅极结构、漏极区、多个隔离结构、至少一掺杂区以及源极区。栅极结构位于衬底上。漏极区以及源极区分别位于栅极结构的第一侧和第二侧的衬底中。隔离结构和掺杂区都位于栅极结构与漏极区之间的衬底中，其中隔离结构的延伸方向与栅极结构的延伸方向不同。而掺杂区可位于两个隔离结构之间或位于隔离结构下方，其中掺杂区和漏极区具有相反的导电态，从而使得横向双扩散金属氧化半导体元件的开启电阻下降，降低栅极结构与漏极区之间的电场，提升横向双扩散金属氧化半导体元件的击穿电压。
Description
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种横向双扩散金属氧化半导体元件(lateral double-diffused metal oxide semiconductor，LDMOS)。
背景技术
近年来，功率半导体元件(power semiconductor device)应用在各种半导体产业上。功率半导体元件包括高电压的集成电路，所述集成电路典型地包括一个高电压晶体管或通常在相同硅片上的多个高电压晶体管，以作为低电压电路。在上述的集成电路中，最普遍使用的高电压元件为横向双扩散金属氧化半导体(LDMOS)晶体管。在高电压的集成电路中，LDMOS结构通常可通过使用与制造低电压电路以及逻辑电路的一些相同技术来制造。一般来说，目前的LDMOS结构制造于具有与衬底的导电态相反的厚外延层中，或者制造于薄外延层中并应用降低表面电场(reduced surface field，RESURF)的原理，以相等地分布横跨元件的漂移区中的硅表面所施加的漏极电压。
高功率的应用主要被称为使用上述的横向双扩散金属氧化半导体晶体管，因为比起对应的二极体元件，其具有较低的开启电阻(on-state resistance，Ron)、较快速的切换速度以及较低的栅极驱动功率消耗。横向双扩散金属氧化半导体晶体管元件当集成于双极互补式金属氧化半导体(bipolar complementary metal oxide semiconductor，Bi-CMOS)的环境中时，其也与以二极体元件为基础的制造工艺流程有强烈的关联。
于大部分的应用中，LDMOS元件较佳的是操作时具有高击穿电压(breakdownvoltage)以及低开启电阻。具有高击穿电压以及低开启电阻的LDMOS元件在高压应用时具有较低的功率损耗。此外，较低的开启电阻则可以使得晶体管在饱和状态时具有较高的漏极电流，藉以增加元件的操作速度。
然而，传统的LDMOS晶体管由于漂移区长度的限制而产生高开启电阻，且击穿电压也无法进一步上升。因此，目前极需一种具有高击穿电压及低开启电阻的LDMOS晶体管，以提升LDMOS晶体管的元件特性。
发明内容
本发明提供一种横向双扩散金属氧化半导体元件，能符合高击穿电压及低开启电阻的要求并可缩减元件尺寸。
本发明的横向双扩散金属氧化半导体元件包括衬底、栅极结构、漏极区、隔离结构、至少一掺杂区以及源极区。栅极结构位于衬底上。漏极区位于栅极结构的第一侧的衬底中。隔离结构则位于栅极结构与漏极区之间的衬底中，其中隔离结构的延伸方向与栅极结构的延伸方向不同。位于掺杂区是位于栅极结构与漏极区之间的衬底中，且掺杂区设置在隔离结构之间与隔离结构下方的至少其中之一。上述掺杂区的导电态不同于漏极区的导电态。而源极区是位于栅极结构的第二侧的衬底中。
在本发明的一实施例中，上述的掺杂区同时位于所述隔离结构之间以及所述隔离结构下方。
在本发明的一实施例中，上述的掺杂区的掺杂深度自漏极区往栅极结构递增。
在本发明的一实施例中，上述的掺杂区的掺杂浓度自漏极区往栅极结构递增。
在本发明的一实施例中，上述的掺杂区为多个掺杂区时，每个掺杂区与每个隔离结构可交错配置。
在本发明的一实施例中，上述的掺杂区为多个掺杂区时，所述多个掺杂区可位在两个隔离结构之间。
在本发明的一实施例中，位于上述的隔离结构之间的掺杂区与隔离结构可相隔一段距离。
在本发明的一实施例中，上述的衬底还可包括位于栅极结构的第一侧的第一导电态区与位于栅极结构的第二侧的第二导电态区。
在本发明的一实施例中，上述的横向双扩散金属氧化半导体元件还可包括第二导电态埋入式掺杂区，位于第二导电态区中的源极区下方。
在本发明的一实施例中，上述的横向双扩散金属氧化半导体元件还可包括第二导电态接触区(contact region)，其中源极区位于第二导电态接触区以及栅极结构之间。
基于上述，本发明通过在栅极结构与漏极区之间设置多个隔离结构，并搭配隔离结构之间或下方设置的掺杂区来形成双重RESURF区，所以可减小横向双扩散金属氧化半导体元件的漂移区长度，使得横向双扩散金属氧化半导体元件的开启电阻因此下降，并且有助于降低栅极结构与漏极区之间的电场，以利于提升横向双扩散金属氧化半导体元件的击穿电压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A是依照本发明第一实施例的一种横向双扩散金属氧化半导体元件的俯视图。
图1B是图1A的B-B’线段的剖面示意图。
图2是第一实施例的一种变形例的横向双扩散金属氧化半导体元件的俯视图。
图3是第一实施例的另一种变形例的横向双扩散金属氧化半导体元件的俯视图。
图4A是依照本发明第二实施例的一种横向双扩散金属氧化半导体元件的俯视图。
图4B是图4A的B-B’线段的剖面示意图。
图5A是依照本发明第三实施例的一种横向双扩散金属氧化半导体元件的俯视图。
图5B是图5A的B-B’线段的剖面示意图。
图5C是图5A的C-C’线段的剖面示意图。
附图标号
10、20、30、40、50：横向双扩散金属氧化半导体元件
100：衬底
102：栅极结构
102a：第一侧
102b：第二侧
104：漏极区
106、302、400：隔离结构
108、200、300、402、500：掺杂区
110：源极区
112：第一导电态掺杂区
114：第二导电态掺杂区
116：接触区
404：第二导电态埋入式掺杂区
406：第一导电态淡掺杂区
502：绝缘层
502a：接触窗空穴
504a、504b、504c：导电层
D1、D2：延伸方向
t：距离
WSi、WSiO2：宽度
具体实施方式
以下实施例中所附的图式是为了能更完整地描述发明概念的示范实施例，但是，仍可使用许多不同的形式来实施本发明，且本发明不应被视为受限于所记载的实施例。在本发明所附的图式中，为明确起见，可能将各层以及区域的尺寸以及相对尺寸作夸张的描绘。
以下，将以第一导电态为n型，第二导电态为p型为例子来说明，但本发明并不以此为限。本发明所属技术领域中具有通常知识者应了解，亦可以将第一导电态置换成p型，将第二导电态置换成n型。其中，n型掺质例如是磷或砷；p型掺质例如是硼。
图1A是依照本发明第一实施例的一种横向双扩散金属氧化半导体元件的俯视图，图1B是图1A的B-B’线段的剖面示意图。
请同时参照图1A与图1B，本实施例的横向双扩散金属氧化半导体元件10包括衬底100、位在衬底100上的栅极结构102、漏极区104、隔离结构106、一个掺杂区108以及源极区110。漏极区104和源极区110分别位在于栅极结构102的第一侧102a和第二侧102b的衬底100中。栅极结构102例如由导体层(未绘示)以及栅介电层(未绘示)构成，其中栅介电层的材料例如是氧化硅，而上述导体层可以是单层或者是堆叠层，且导体层的材料例如无掺杂复晶硅、掺杂复晶硅、金属或其组成物。
另外，衬底100如为P型半导体衬底，则通常在栅极结构102的第一侧102a的衬底100中会设有第一导电态掺杂区112(如n型掺杂区或n型外延层)，而在栅极结构102的第二侧102b的衬底100中会设有第二导电态掺杂区114(如p型井)。在第一实施例中，隔离结构106和掺杂区108都是位于栅极结构102与漏极区104的间的衬底100中，其中隔离结构106的延伸方向D1不同于栅极结构102的延伸方向D2，例如D1与D2垂直。隔离结构106例如是浅沟渠隔离(Shallow trench isolation，STI)结构或硅局部氧化(Local oxidation ofsilicon，LOCOS)结构。隔离结构106的材料例如是氧化硅或其他适合的绝缘材料。由于隔离结构106设置于栅极结构102与漏极区104之间，因此有助于降低栅极结构102与漏极区104之间的表面电场，因此可提升横向双扩散金属氧化半导体元件10的击穿电压。
本实施例中的掺杂区108位于隔离结构106之间的第一导电态掺杂区112内，并与隔离结构106相隔一段距离t。掺杂区108的导电态不同于漏极区104的导电态，所以当漏极区104是n型，则掺杂区108则为p型掺杂区。由于第一导电态掺杂区112中掺杂具有第二导电态的掺杂区108，因此可于其中形成双重RESURF区，以降低横向双扩散金属氧化半导体元件10的开启电阻以及提升横向双扩散金属氧化半导体元件10的击穿电压。
图2是第一实施例的一种变形例的横向双扩散金属氧化半导体元件的俯视图。在图2的横向双扩散金属氧化半导体元件20中显示有多个掺杂区200，这些掺杂区200位在两个隔离结构106之间。意即，在两个隔离结构106之间的第一导电态掺杂区112中分布有第二导电态的掺杂区200，两者交替配置。因此，通过第二导电态的掺杂区200与第一导电态掺杂区112的交替配置，而于隔离结构106之间构成具有耐高压与低阻抗的特性的超结(superjunction)。至于其它构件则可参照图1A和图1B相关的上述内容，故不再赘述。
图3是第一实施例的另一种变形例的横向双扩散金属氧化半导体元件的俯视图。在图3的横向双扩散金属氧化半导体元件30中，每个掺杂区300的每个隔离结构302是交错配置的，所以可通过往方向D2一一排列的多个隔离结构302来增加击穿电压，还能于隔离结构302之间构成具有耐高压与低阻抗的特性的超结。至于其它构件则可参照图1A和图1B相关的上述内容，故不再赘述。
图4A是依照本发明第二实施例的一种横向双扩散金属氧化半导体元件的俯视图，图4B是图4A的B-B’线段的剖面示意图，其中使用与第一实施例相同的元件符号来代表相同或类似的构件。
在图4A的横向双扩散金属氧化半导体元件40中，位于栅极结构102与漏极区104之间有隔离结构400和掺杂区402，且掺杂区402位于隔离结构400下方。因此，通过位在第一导电态掺杂区112内的第二导电态掺杂区402，可产生空乏区，进而降低表面电场而形成RESURF区，以提升横向双扩散金属氧化半导体元件40的击穿电压，并且降低横向双扩散金属氧化半导体元件40的开启电阻。
在第二实施例中，于第二导电态掺杂区114中的源极区110下方还设有第二导电态(p型)埋入式掺杂区404，可利于提升横向双扩散金属氧化半导体元件40的击穿电压以及降低科克效应(Kirk effect)的影响。此外，于漏极区104下方可设置第一导电态淡掺杂(n-)区406，以改善横向双扩散金属氧化半导体元件40的电性表现。上述第二导电态埋入式掺杂区404与第一导电态淡掺杂区406也可视需求而设计在第一实施例的元件中。而且，根据所需的击穿电压数值以及开启电阻数值，能通过调整如隔离结构400之间第一导电态掺杂区112的宽度(WSi)以及隔离结构400的宽度(WSiO2)的比值(WSi/WSiO2)来取得最佳范围，且不仅仅是本实施例，凡是本发明的横向双扩散金属氧化半导体元件均可根据上述方式来进行最佳化(optimization)。
5A是依照本发明第三实施例的一种横向双扩散金属氧化半导体元件的俯视图，图5B是图5A的B-B’线段的剖面示意图，图5C是图5A的C-C’线段的剖面示意图，且使用与第一实施例相同的元件符号来代表相同或类似的构件。
在图5A的横向双扩散金属氧化半导体元件50中，掺杂区500的掺杂浓度例如自漏极区104往栅极结构102递增(例如连续增加或阶段式增加)，其余构件则与图1A相近。
图5B的横向双扩散金属氧化半导体元件50则可观察到，掺杂区500的掺杂深度自漏极区104往栅极结构102递增(例如连续增加或阶段式增加)。图5B还显示有第二导电态(p型)埋入式掺杂区404，可提升横向双扩散金属氧化半导体元件40的击穿电压以及降低科克效应的影响。
请继续参照图5A至图5C，掺杂区500不但位于隔离结构106之间，还可以同时或不同时在隔离结构106下方，也可达到上述实施例的效果。另外，横向双扩散金属氧化半导体元件50还可包括通过绝缘层502中的接触窗空穴502a而分别与栅极结构102、漏极区104以及源极区110相连的导电层504a、504b以及504c。导电层504a、504b以及504c可作为与其他半导体元件或控制模组电连接的线路。上述渐变的掺杂深度与掺杂浓度也可视需求而设计在第一与第二实施例的元件中。
以下，通过实验例来验证本发明的可行性，但本发明的横向双扩散金属氧化半导体元件并不以此为限。
模拟实验1
首先，模拟如图1A的元件，其中沟道长度(channel length)为0.38μm、WSi/WSiO2＝2.7、栅极到漏极区的距离约为2.0μm。在导通电流为1×10-6A时的击穿电压(BVD)、开启电阻(Ron)、阈值电压(Vth)以及在经施加各种栅极电压(Vg)下的BVD值显示于下表1。
表1
由表1可知，根据本发明的设计，BVD约70V时，Ron只有16.55mΩ/mm2。若是换成传统LDMOS，则BVD同样是70V的元件，其Ron可能在30mΩ/mm2以上。
模拟实验2
模拟如图5A的60V高压元件，其中沟道长度设为0.24μm；WSi/WSiO2分别为1.8、1.9、2、2.3；栅极到漏极区的距离约为2.0μm。至于掺杂区的掺杂浓度是自漏极区往栅极结构递增，且因为是由多个植入工艺形成掺杂区的关系，其硼掺杂浓度会自漏极区往栅极结构依序有1.5e17cm-3、1.6e17cm-3、1.9e17cm-3和2.1e17cm-3的峰值。
经模拟得到Off-state BVD大于60V、Vth＝0.62V、Ron＝19.9mΩ/mm2(宽度为1.25μm，故校正后Ron为24.8mΩ/mm2)、on-state BVD大于40V。而改变WSi/WSiO2的模拟结果显示于下表2。
表2
由表1可知，能通过改变WSi/WSiO2来因应不同的元件需求。
模拟实验3
采用与模拟实验2相同的元件(WSi/WSiO2＝2)，但改变掺杂区的掺杂剂量的模拟结果显示于下表3。
表3
从表3中可看出，横向双扩散金属氧化半导体元件的击穿电压以及开启电阻将随着掺杂区的掺杂剂量上升而增加。因此，也可通过调整掺杂区中的掺杂剂量来因应不同的元件需求。
综上所述，本发明通过于栅极结构与漏极区之间设置隔离结构可减小横向双扩散金属氧化半导体元件的漂移区长度，使得横向双扩散金属氧化半导体元件的开启电阻因此下降，并且其有助于降低栅极结构与漏极区之间的电场，以利于提升横向双扩散金属氧化半导体元件的击穿电压。此外，通过具有第二导电态的外延层中设置具有第一导电态的掺杂区于两个隔离结构之间及/或隔离结构下方可形成双重RESURF区，并且设置于两个隔离结构之间及/或隔离结构下方的所述掺杂区由于与具有与掺杂区相反导电态的外延层交替配置，因此可构成具有耐高压与低阻抗的特性的超结，其也可降低横向双扩散金属氧化半导体元件的开启电阻，并且提升横向双扩散金属氧化半导体元件的击穿电压。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (7)
1.一种横向双扩散金属氧化半导体元件，其特征在于，所述横向双扩散金属氧化半导体元件包括：
衬底；
栅极结构，位于所述衬底上；
漏极区，位于所述栅极结构的第一侧的所述衬底中；
第一导电态掺杂区，位于所述栅极结构的第一侧的所述衬底中；
多个隔离结构，位于所述栅极结构与所述漏极区之间的所述第一导电态掺杂区中，其中所述多个隔离结构的延伸方向与所述栅极结构的延伸方向不同；至少一第二导电态掺杂区，位于所述栅极结构与所述漏极区之间的所述第一导电态掺杂区中，其中所述第二导电态掺杂区与隔离结构以第一导电态掺杂区相隔一段距离且所述第二导电态掺杂区位于所述多个隔离结构之间以及所述多个隔离结构下方，且所述第二导电态掺杂区的导电态不同于所述漏极区的导电态且所述第二导电态掺杂区的掺杂深度或浓度自所述漏极区往所述栅极结构递增；以及
源极区，位于所述栅极结构的第二侧的所述衬底中。
2.根据权利要求1所述的横向双扩散金属氧化半导体元件，其特征在于，所述至少一掺杂区为多个掺杂区时，所述多个掺杂区的每一个与所述多个隔离结构的每一个交错配置。
3.根据权利要求1所述的横向双扩散金属氧化半导体元件，其特征在于，所述至少一掺杂区为多个掺杂区时，所述多个掺杂区位在所述多个隔离结构的两个之间。
4.根据权利要求1所述的横向双扩散金属氧化半导体元件，其特征在于，位于所述多个隔离结构之间的所述掺杂区与所述多个隔离结构相隔一距离。
5.根据权利要求1所述的横向双扩散金属氧化半导体元件，其特征在于，所述衬底包括：
第一导电态区，位于所述栅极结构的所述第一侧；以及
第二导电态区，位于所述栅极结构的所述第二侧。
6.根据权利要求5所述的横向双扩散金属氧化半导体元件，其特征在于，所述横向双扩散金属氧化半导体元件还包括第二导电态埋入式掺杂区，位于所述第二导电态井中的所述源极区下方。
7.根据权利要求1所述的横向双扩散金属氧化半导体元件，其特征在于，所述横向双扩散金属氧化半导体元件还包括第二导电态接触区，位于所述衬底中，其中所述源极区位于所述第二导电态接触区以及所述栅极结构之间。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105126899A TWI641131B (zh) | 2016-08-23 | 2016-08-23 | 橫向雙擴散金屬氧化半導體元件 |
| TW105126899 | 2016-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107768421A CN107768421A (zh) | 2018-03-06 |
| CN107768421B true CN107768421B (zh) | 2020-09-04 |
Family
ID=61263760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610815948.1A Active CN107768421B (zh) | 2016-08-23 | 2016-09-12 | 横向双扩散金属氧化半导体元件 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107768421B (zh) |
| TW (1) | TWI641131B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111969042A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 具有高深宽比体内超结的横向高压器件及其制造方法 |
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| CN103681861A (zh) * | 2012-08-31 | 2014-03-26 | 新唐科技股份有限公司 | 半导体元件及其制造方法 |
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2016
- 2016-08-23 TW TW105126899A patent/TWI641131B/zh active
- 2016-09-12 CN CN201610815948.1A patent/CN107768421B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI641131B (zh) | 2018-11-11 |
| TW201807818A (zh) | 2018-03-01 |
| CN107768421A (zh) | 2018-03-06 |
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| PB01 | Publication | ||
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