KR20120034419A - 그래핀 전자 소자 및 제조방법 - Google Patents

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Abstract

그래핀 전자소자 및 제조방법이 개시된다. 개시된 그래핀 전자소자는 소수성 폴리머층 상에 형성된 그래핀 채널층과, 그래핀 채널층 상에 배치된 패시베이션층을 구비한다. 소수성 폴리머층은 전사된 그래핀에 불순물이 흡착되는 것을 억제하며, 열처리된 그래핀 채널층은 패시베이션층에 의해서 다른 불순물의 흡착이 방지된다.

Description

그래핀 전자 소자 및 제조방법{Graphene electronic device and method of fabricating the same}
그래핀 채널층 상에 패시베이션층이 형성된 그래핀 전자소자 및 제조방법에 관한 것이다.
2차원 6각형 탄소 구조(2-dimensional hexagonal carbon structure)를 가지는 그래핀(graphene)은 반도체를 대체할 수 있는 새로운 물질이다. 그래핀은 제로 갭 반도체(zero gap semiconductor)이다. 또한, 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높아 고속동작 소자, 예를 들어 RF 소자(radio frequency device)에 적용될 수 있다.
그래핀은 채널폭(channel width)을 10nm 이하로 작게 하여 그래핀 나노리본(graphene nano-ribbon)(GNR)을 형성하는 경우, 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된다. 이와 같은 GNR을 이용하여 상온에서 작동이 가능한 전계 효과 트랜지스터(field effect transistor)를 제작할 수 있다.
그래핀 전자소자는 그래핀을 이용한 전자소자로서 전계효과 트랜지스터, RF(radio frequency) 트랜지스터 등을 말한다.
그라판 전자소자는 그래핀을 처리하는 과정에서 그래핀에 불순물이 포함되면서 그래핀의 특성이 영향을 받을 수 있다. 또한, 그래핀에서 불순물을 제거한 후에 대기에 노출되면서 그래핀이 오염될 수 있다. 따라서 이러한 그래핀을 구비한 전자소자는 원하는 특성을 얻기가 힘들다.
그래핀 채널층을 진공에서 열처리하여 불순물을 제거한 후, 그래핀 채널층 위에 패시베이션층을 형성한 그래핀 전자소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 그래핀 전자소자는:
게이트 전극으로 작용하는 도전성 기판;
상기 기판 상에 배치된 게이트 옥사이드;
상기 게이트 옥사이드 상의 소수성 폴리머;
상기 소수성 폴리머 상의 그래핀 채널층;
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극; 및
상기 소스 전극 및 드레인 전극에 노출된 상기 그래핀 채널층을 덮는 패시베이션층;을 구비한다.
상기 소수성 폴리머는 HMDS (hexamethyldisilazane)일 수 있다.
상기 소수성 폴리머는 10nm-100nm 두께로 형성될 수 있다.
상기 패시베이션층은 실리콘 옥사이드로 형성될 수 있다.
상기 패시베이션층은 10nm~100nm 두께로 형성될 수 있다.
상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 그래핀 전자소자는:
기판;
상기 기판의 소수성 폴리머;
상기 소수성 폴리머 상의 그래핀 채널층;
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극에 노출된 상기 그래핀 채널층을 덮는 게이트 옥사이드; 및
상기 소스 전극 및 상기 드레인 전극 사이에서 상기 채널층 위로 형성된 게이트 전극;을 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 그래핀 전자소자의 제조방법은:
게이트 전극인 실리콘 기판 상에 게이트 옥사이드를 형성하는 단계;
상기 게이트 옥사이드 상에 소수성 폴리머를 형성하는 단계;
상기 소수성 폴리머 상에 그래핀층을 형성하는 단계;
상기 그래핀 상에 소스 전극 및 드레인 전극을 이격되게 형성하는 단계;
상기 그래핀층을 패터닝하여 상기 소스 전극 및 소스 드레인이 그 양단에 형성되게 그래핀 채널층을 형성하는 단계;
상기 결과물을 진공 상태에서 열처리하는 단계; 및
상기 그래핀 채널층을 덮는 패시베이션층을 형성하는 단계;를 포함한다.
상기 열처리 단계는 대략 10-5~10-7 torr 진공상태로 대략 150~250℃ 에서 열처리하는 단계일 수 있다.
본 발명의 또 다른 실시예에 따른 그래핀 전자소자의 제조방법은:
기판 상에 소수성 폴리머를 형성하는 단계;
상기 소수성 폴리머 상에 그래핀 채널층을 형성하는 단계;
상기 기판을 진공 상태에서 열처리하는 단계;
상기 그래핀 채널층을 덮는 게이트 옥사이드를 형성하는 단계;
상기 그래핀 채널층의 양단 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 소스 전극 및 상기 드레인 전극 사이에서 상기 채널층 위로 게이트 전극을 형성하는 단계를 포함한다.
일 실시예에 따른 그래핀 전자소자는 그래핀 채널층상에 패시베이션층 또는 게이트 옥사이드가 형성되어서, 그래핀 채널층의 고유특성이 손상되는 것이 방지된다.
다른 실시예에 따른 그래핀 전자소자의 제조방법은 그래핀 채널층을 열처리 한 후, 그래핀 채널층 상에 패시베이션층 또는 게이트 옥사이드를 형성하므로, 그래핀 채널층이 수분 또는 다른 휘발물질에 의해 흡착되는 것을 방지한다.
도 1은 일 실시예에 따른 그래핀 전자소자의 구조를 보여주는 개략적 단면도이다.
도 2는 다른 실시예에 따른 그래핀 전자소자의 구조를 보여주는 개략적 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 그래핀 전자소자의 제조방법을 단계별로 보여주는 측면도이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 그래핀 전자소자의 제조방법을 단계별로 보여주는 측면도이다.
도 5는 종래의 그래핀 채널층을 구비한 트랜지스터의 전기적 특성을 도시한 그래프이다.
도 6은 본 발명에 따른 트랜지스터의 전기적 특성을 도시한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 그래핀 전자소자(100)의 구조를 보여주는 개략적 단면도이다.
도 1을 참조하면, 실리콘 기판(110) 상에 게이트 옥사이드(112)가 형성되어 있다. 게이트 옥사이드(112)는 실리콘 옥사이드로 대략 100nm~300nm 두께로 형성될 수 있다. 실리콘 기판(110)은 도전성 기판으로 게이트 전극으로도 칭한다.
게이트 옥사이드(112) 상에는 소수성 폴리머층(120)이 형성된다. 소수성 폴리머층(120)은 HMDS (hexamethyldisilazane)로 대략 10nm-100nm 두께로 형성될 수 있다. 소수성 폴리머층(120)이 10nm 이하로 형성되는 경우는 전류 누설(leakage)이 일어날 수 있다. 소수성 폴리머층(120)이 100nm 이상으로 형성되는 경우 게이트 전압이 증가할 수 있으며, 소스 전극 및 드레인 전극과 게이트 전극 사이의 커패시턴스가 증가할 수 있다.
소수성 폴리머층(120) 상에는 그래핀 채널층(130)이 형성된다. 그래핀 채널층(130)은 CVD 그래핀이 게이트 옥사이드(112) 상에 전사된 후 패터닝되어 형성될 수 있다. 그래핀 채널층(130)은 1층 또는 2층의 그래핀으로 이루어질 수 있다. 소수성 폴리머층(120)은 그래핀의 전사를 용이하게 하며, 그래핀에 수분 등의 휘발물질이 흡착되는 것을 억제한다.
그래핀 채널층(130)의 양단 위에는 각각 소스 전극(142) 및 드레인 전극(140)이 형성된다. 그래핀 채널층(130) 상에서 소스 전극(142) 및 드레인 전극(144) 사이에는 그래핀 채널층(130)을 덮는 패시베이션층(150)이 형성된다. 패시베이션층(150)은 실리콘 옥사이드로 형성될 수 있다. 패시베이션층(150)은 대략 5nm ~ 30nm 두께로 형성될 수 있다.
도 1의 그래핀 전자소자는 백게이트 타입 트랜지스터이다.
그래핀 채널층(130)의 폭을 대략 1 nm ~ 20 nm 정도로 형성하는 경우, 그래핀 채널층(130)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 도 1의 그래핀 전자소자는 전계효과 트랜지스터가 된다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
한편, 그래핀 채널층(130)의 폭(W)을 대략 100 nm 이상으로 형성하는 경우, 그래핀 채널층(130)은 도전체로서 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높다. 이러한 그래핀 채널층(130)을 가진 그래핀 전자소자는 RF 트랜지스터로 된다.
도 2는 다른 실시예에 따른 그래핀 전자소자(200)의 구조를 개략적으로 보여주는 단면도이다.
도 2를 참조하면, 기판(210) 상에 소수성 폴리머층(220)이 형성된다. 소수성 폴리머층(220)은 HMDS (hexamethyldisilazane) 형성될 수 있다. 소수성 폴리머층(220) 상에는 그래핀 채널층(230)이 형성된다. 그래핀 채널층(230)은 CVD 그래핀이 절연층(210) 상에 전사된 후 패터닝되어 형성될 수 있다. 그래핀 채널층(230)은 1층 또는 2층의 그래핀으로 이루어질 수 있다.
소수성 폴리머층(220)은 그래핀의 전사를 용이하게 하며, 그래핀에 수분 등의 휘발물질이 흡착되는 것을 억제한다.
그래핀 채널층(230)의 양단 위에는 각각 소스 전극(242) 및 드레인 전극(244)이 형성된다. 그래핀 채널층(230) 상에서 소스 전극(242) 및 드레인 전극(244) 사이에는 그래핀 채널층(230)을 덮는 게이트 옥사이드(250)가 형성된다. 게이트 옥사이드(250)는 실리콘 옥사이드로 형성될 수 있다. 게이트 옥사이드(250)는 대략 5 nm ~ 30 nm 두께로 형성될 수 있다.
도 2의 트랜지스터는 탑 게이트 타입 트랜지스터이다.
그래핀 채널층(230)의 폭을 대략 1 nm ~ 20 nm 정도로 형성하는 경우, 그래핀 채널층(230)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 도 2의 그래핀 전자소자는 전계효과 트랜지스터가 된다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
한편, 그래핀 채널층(230)의 폭(W)을 대략 100 nm 이상으로 형성하는 경우, 그래핀 채널층(230)은 도전체로서 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높다. 이러한 그래핀 채널층(230)을 가진 그래핀 전자소자는 RF 트랜지스터로 된다. 이하에서는 도 1의 그래핀 전자소자의 제조방법을 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 그래핀 전자소자(300)의 제조방법을 단계별로 보여주는 측면도이다.
도 3a를 참조하면, 실리콘 기판(310) 상에 게이트 옥사이드(312)를 형성한다. 실리콘 기판(310)은 불순물로 도핑된 도전성 기판으로 게이트 전극으로 작용한다. 게이트 옥사이드(312)는 실리콘 기판(310)를 열산화 처리하여 형성된 실리콘 옥사이드일 수 있으며, 100 nm ~ 300 nm 두께로 형성될 수 있다.
게이트 옥사이드(312) 상에 소수성 폴리머층(320)을 형성한다. 소수성 폴리머층(320)은 HMDS (hexamethyldisilazane)를 화학기상증착방법으로 증착할 수 있으며, 대략 10nm ~ 100 nm 두께로 형성될 수 있다. 소수성 폴리머층(320)이 10 nm 이하로 형성되는 경우는 전류 누설(leakage)이 일어날 수 있다. 소수성 폴리머층(320)이 100 nm 이상으로 형성되는 경우 게이트 전압이 증가할 수 있으며, 소스 전극 및 드레인 전극과 게이트 전극 사이의 커패시턴스가 증가할 수 있다.
소수성 폴리머층(320) 상에 그래핀층(332)을 전사한다. 그래핀층(332)은 CVD 그래핀을 사용할 수 있다. 그래핀층(322)은 단층 또는 2층의 그래핀으로 이루어진다.
도 3b를 참조하면, 그래핀층(332) 상에 이격된 소스 전극(342) 및 드레인 전극(344)을 형성한다.
그래핀층(332)을 패터닝하여 그래핀 채널층(330)을 형성한다. 그래핀 채널층(330)의 폭을 대략 1 nm ~ 20 nm 정도로 형성하는 경우, 그래핀 채널층(330)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 그래핀 전자소자는 전계효과 트랜지스터가 된다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
한편, 그래핀 채널층(330)의 폭(W)을 대략 100 nm 이상으로 형성하는 경우, 그래핀 채널층(330)은 도전체로서 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높다. 이러한 그래핀 채널층(330)을 가진 그래핀 전자소자는 RF 트랜지스터로 될 수 있다.
이어서, 그래핀 채널층(330)의 양단에 소스 전극(342) 및 드레인 전극(344)을 형성한다.
도 3c를 참조하면, 전술한 결과물을 진공상태에서 열처리한다. 진공 조건은 대략 10-5~10-7 torr 이며, 대략 150~250℃에서 2시간 이상 어닐링한다. 진공 열처리는 그래핀 채널층(330) 상에 흡차된 수분과 화학물질들을 증발시키며, 따라서 그래핀 채널층(330)이 고유 특성을 가지게 한다.
이어서, 그래핀 채널층(330) 상에 패시베이션층(350)을 증착한다. 패시베이션층(350)은 실리콘 옥사이드로 대략 10 nm ~ 100 nm 두께로 형성할 수 있다. 패시베이션층(350)이 10 nm 이하로 형성되는 경우 그래핀 채널층(330)이 외부 물질에 의해 도핑되어 고유 특성이 손상될 수 있다. 패시베이션층(350)이 100 nm 이상인 경우 소자 크기가 커질 수 있다.
상술한 실시예에 따르면, 소수성 폴리머층은 그 위에 그래핀층의 전사를 용이하게 하며, 그래핀층에 수분 등의 휘발물질이 흡착되는 것을 억제한다.
패터닝된 그래핀 채널층을 진공 열처리하여 그래핀 채널층에 포함된 수분 등을 제거할 수 있으며, 또한, 패시베이션층을 그래핀 채널층 상에 형성하므로, 그래핀 채널의 고유특성을 유지할 수 있게 된다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 그래핀 전자소자(400)의 제조방법을 단계별로 보여주는 측면도이다.
도 4a를 참조하면, 기판(410) 상에 소수성 폴리머층(420)을 형성한다. 기판(410)은 절연성 기판 또는 도전성 기판이 사용될 수 있다. 소수성 폴리머층(420)은 HMDS (hexamethyldisilazane)를 화학기상증착방법으로 기판(420) 상에 증착할 수 있다.
소수성 폴리머층(420) 상에 그래핀층(432)을 전사한다. 그래핀층(432)은 CVD 그래핀을 사용할 수 있다. 그래핀층(422)은 단층 또는 2층의 그래핀으로 이루어진다.
도 4b를 참조하면, 그래핀층(432)을 패터닝하여 그래핀 채널층(430)을 형성한다. 그래핀 채널층(430)의 폭을 대략 1 nm ~ 20 nm 정도로 형성하는 경우, 그래핀 채널층(430)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 그래핀 전자소자는 전계효과 트랜지스터가 된다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
한편, 그래핀 채널층(430)의 폭(W)을 대략 100 nm이상으로 형성하는 경우, 그래핀 채널층(430)은 도전체로서 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높다. 이러한 그래핀 채널층(430)을 가진 그래핀 전자소자는 RF 트랜지스터로 될 수 있다.
전술한 결과물을 진공상태에서 열처리한다. 진공 조건은 대략 10-5~10-7 torr 이며, 대략 150~250℃에서 2시간 이상 어닐링한다. 진공 열처리는 그래핀 채널층(430) 상에 흡차된 수분과 화학물질들을 증발시키며, 따라서 그래핀 채널층(430)이 고유 특성을 가지게 한다.
소수성 폴리머층(420) 상에 그래핀층(432)을 덮는 게이트 옥사이드층(450)을 형성한다. 게이트 옥사이드층(450)은 실리콘 옥사이드로 형성할 수 있다. 게이트 옥사이드층(450)은 진공 열처리된 그래핀 채널층(430)을 보호하는 역할을 한다.
도 4c를 참조하면, 게이트 옥사이드층(450)을 패터닝하여 그래핀 채널층(430)의 양단을 노출시킨 다음, 노출된 그래핀 채널층(430)에 각각 소스 전극(442) 및 드레인 전극(444)을 형성한다. 그리고, 소스 전극(442) 및 드레인 전극(444) 사이의 그래핀 채널층(430) 위로 게이트 전극(460)을 형성한다. 소스 전극(442), 드레인 전극(444) 및 게이트 전극(460)을 함께 형성할 수도 있다.
상술한 실시예에 따르면, 소수성 폴리머층 위에 그래핀층이 전사되므로, 그래핀층의 전사가 용이하게 이루어지며, 그래핀에 수분 등의 휘발물질이 흡착되는 것을 억제한다.
패터닝된 그래핀 채널층을 진공 열처리하여 그래핀 채널층에 포함된 수분 등을 제거할 수 있으며, 또한, 게이트 옥사이드층을 그래핀 채널층을 보호하는 패시베이션층으로 사용할 수 잇다.
도 5는 종래의 그래핀 채널층을 구비한 트랜지스터의 전기적 특성을 도시한 그래프이며, 도 6은 본 발명에 따른 트랜지스터의 전기적 특성을 도시한 그래프이다.
도 5를 참조하면, 종래의 트랜지스터는 그래핀 채널층에 불순물이 흡착되어서 저항이 크며, 따라서 캐리어 이동도(mobility)가 낮다. 또한, Dirac point가 60 V 이상으로 높아서 게이트 전압이 높아진다.
반면에, 본 발명의 트랜지스터는 도 6에서 보듯이, 상대적으로 저항이 낮아서 캐리어 이동도(mobility)가 높다. 또한, Dirac point가 0 V 에 근접하여 ON/OFF 제어가 용이해진다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

Claims (23)

  1. 게이트 전극으로 작용하는 도전성 기판;
    상기 기판 상에 배치된 게이트 옥사이드;
    상기 게이트 옥사이드 상의 소수성 폴리머;
    상기 소수성 폴리머 상의 그래핀 채널층;
    상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극; 및
    상기 소스 전극 및 드레인 전극에 노출된 상기 그래핀 채널층을 덮는 패시베이션층;을 구비한 그래핀 전자소자.
  2. 제 1 항에 있어서,
    상기 소수성 폴리머는 HMDS (hexamethyldisilazane)인 그래핀 전자소자.
  3. 제 1 항에 있어서,
    상기 소수성 폴리머는 10 nm - 100 nm 두께로 형성된 그래핀 전자소자.
  4. 제 1 항에 있어서,
    상기 패시베이션층은 실리콘 옥사이드로 형성된 그래핀 전자소자.
  5. 제 1 항에 있어서,
    상기 패시베이션층은 10 nm ~ 100 nm 두께를 가지는 그래핀 전자소자.
  6. 제 1 항에 있어서,
    상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어진 그래핀 전자소자.
  7. 기판;
    상기 기판의 소수성 폴리머;
    상기 소수성 폴리머 상의 그래핀 채널층;
    상기 그래핀 채널층의 양단에 각각 배치된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극에 노출된 상기 그래핀 채널층을 덮는 게이트 옥사이드; 및
    상기 소스 전극 및 상기 드레인 전극 사이에서 상기 채널층 위로 형성된 게이트 전극;을 구비한 그래핀 전자소자.
  8. 제 7 항에 있어서,
    상기 소수성 폴리머는 HMDS (hexamethyldisilazane)인 그래핀 전자소자.
  9. 제 7 항에 있어서,
    상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어진 그래핀 전자소자.
  10. 게이트 전극인 실리콘 기판 상에 게이트 옥사이드를 형성하는 단계;
    상기 게이트 옥사이드 상에 소수성 폴리머를 형성하는 단계;
    상기 소수성 폴리머 상에 그래핀층을 형성하는 단계;
    상기 그래핀 상에 소스 전극 및 드레인 전극을 이격되게 형성하는 단계;
    상기 그래핀층을 패터닝하여 상기 소스 전극 및 소스 드레인이 그 양단에 형성되게 그래핀 채널층을 형성하는 단계;
    상기 결과물을 진공 상태에서 열처리하는 단계; 및
    상기 그래핀 채널층을 덮는 패시베이션층을 형성하는 단계;를 포함하는 그래핀 전자소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 소수성 폴리머 형성단계는, HMDS (hexamethyldisilazane)를 증착하는 그래핀 전자소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 소수성 폴리머 형성단계는, 상기 소수성 폴리머를 10 nm -100 nm 두께로 형성하는 그래핀 전자소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 그래핀 채널층 형성단계는, 상기 소수성 폴리머 상으로 그래핀층을 전사하는 단계를 포함하는 그래핀 전자소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 열처리 단계는 대략 10-5~10-7 torr 진공상태로 대략 150~250℃ 에서 열처리하는 그래핀 전자소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 패시베이션층은 실리콘 옥사이드로 형성된 그래핀 전자소자의 제조방법.
  16. 제 10 항에 있어서,
    상기 패시베이션층은 10 nm ~ 100 nm 두께로 형성되는 그래핀 전자소자의 제조방법.
  17. 제 10 항에 있어서,
    상기 그래핀층은 단층 또는 이층(bi-layer)으로 이루어진 그래핀 전자소자의 제조방법.
  18. 기판 상에 소수성 폴리머를 형성하는 단계;
    상기 소수성 폴리머 상에 그래핀 채널층을 형성하는 단계;
    상기 기판을 진공 상태에서 열처리하는 단계;
    상기 그래핀 채널층을 덮는 게이트 옥사이드를 형성하는 단계;
    상기 그래핀 채널층의 양단 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극 사이에서 상기 채널층 위로 게이트 전극을 형성하는 단계를 구비하는 그래핀 전자소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 소수성 폴리머 형성단계는, HMDS (hexamethyldisilazane)를 증착하는 그래핀 전자소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 소수성 폴리머 형성단계는, 상기 소수성 폴리머를 10 nm ~ 100 nm 두께로 형성하는 그래핀 전자소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 그래핀 채널층 형성단계는, 상기 소수성 폴리머 상으로 그래핀층을 전사한 후, 상기 그래핀층을 패터닝하는 단계를 포함하는 그래핀 전자소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 열처리 단계는 대략 10-5~10-7 torr 진공상태로 대략 150~250℃ 에서 열처리하는 그래핀 전자소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 그래핀층은 단층 또는 이층(bi-layer)으로 이루어진 그래핀 전자소자의 제조방법.
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