KR101424603B1 - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR101424603B1
KR101424603B1 KR20130108576A KR20130108576A KR101424603B1 KR 101424603 B1 KR101424603 B1 KR 101424603B1 KR 20130108576 A KR20130108576 A KR 20130108576A KR 20130108576 A KR20130108576 A KR 20130108576A KR 101424603 B1 KR101424603 B1 KR 101424603B1
Authority
KR
South Korea
Prior art keywords
graphene oxide
ink
combination
pattern
solvent
Prior art date
Application number
KR20130108576A
Other languages
English (en)
Inventor
임정아
송용원
홍재민
최원국
엄대성
Original Assignee
한국과학기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술연구원 filed Critical 한국과학기술연구원
Priority to KR20130108576A priority Critical patent/KR101424603B1/ko
Priority to US14/259,674 priority patent/US9064778B2/en
Application granted granted Critical
Publication of KR101424603B1 publication Critical patent/KR101424603B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/15—Nano-sized carbon materials
    • C01B32/182—Graphene
    • C01B32/184—Preparation
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/20—Graphite
    • C01B32/21—After-treatment
    • C01B32/23—Oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Life Sciences & Earth Sciences (AREA)
  • Geology (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막 트랜지스터의 제조 방법에 관한 것으로, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액을 포함하는 잉크를 준비하는 단계; 상기 잉크를 기판 상에 패턴 형태로 형성시키는 단계; 및 상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;를 포함하는 단공정 박막 트랜지스터의 제조 방법을 제공할 수 있다.

Description

박막 트랜지스터의 제조 방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR}
박막 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 표시소자, 발광다이오드, 태양 전지 등과 같은 다양한 전자 소자는 광을 투과시켜 화상을 형성하거나 전력을 생성하므로, 광을 투과시킬 수 있는 투명 도전막이 필수적이다. 이와 같은 투명 도전막으로는 인듐 주석 산화물(indium tin oxide, ITO)이 폭넓게 사용되고 있다.
그러나 인듐 주석 산화물은 인듐의 소비량이 많아짐에 따라 가격이 높아져 경제성이 저하될 수 있으며, 특히 인듐을 포함하는 투명 도전막의 화학적, 전기적 결함이 존재하여 이를 대체할 수 있는 투명 도전 물질이 필요하다.
이러한 투명 도전 물질로 그래핀(graphene)이 주목받고 있다. 그래핀은 원자 하나 두께의 벌집 모양의 탄소 격자로 이루어진 물질로, 높은 전기 전도도와 투명도로 반도체 소자, 태양 전지, 슈퍼 캐패시터, 플렉서블 디스플레이 등 다양한 미래형 소자에 응용 가능한 핵심 소재로 주목받고 있다.
이에 효과적인 그래핀 또는 산화 그래핀의 제조 및 활용 방법이 필요하며, 이와 함께 이러한 그래핀 또는 산화 그래핀을 다양한 전자 소자에 적용하기 위한 연구가 필요한 실정이다.
단공정의 박막 트랜지스터 제조 방법을 제공할 수 있다.
본 발명의 일 구현예에서는, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액을 포함하는 잉크를 준비하는 단계; 상기 잉크를 기판 상에 패턴 형태로 형성시키는 단계; 및 상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;를 포함하는 단공정 박막 트랜지스터의 제조 방법을 제공할 수 있다.
상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계; 이후에, 상기 형성된 소스 전극, 드레인 전극 및 반도체 채널 내 산화 그래핀을 환원시키는 단계;를 더 포함할 수 있다.
상기 형성된 소스 전극, 드레인 전극 및 반도체 채널 내 산화 그래핀을 환원시키는 단계;는, 백색 펄스광(intense pulsed light)을 이용할 수 있다.
상기 형성된 소스 전극, 드레인 전극 및 반도체 채널에서, 상기 소스 전극과 드레인 전극을 분리 절단하는 단계;를 더 포함할 수 있다.
상기 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액을 포함하는 잉크를 준비하는 단계;에서, 상기 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액은, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 유기 용매, 물 또는 이들의 혼합으로 이루어질 수 있다.
상기 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액은 0.01 내지 3 중량%의 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합을 포함할 수 있다.
상기 유기 용매는 n-메틸피롤리돈(NMP), 디메틸피롤리돈, 에틸렌글리콜, 아세톤, 테트라하이드로퓨란, 아세톤니트릴, 디메틸포름아미드, 메탄올, 에탄올, 프로판올, 다이메틸셀폭시화물, 클로로포름, 싸이클로펜타논, 또는 이들의 조합일 수 있다.
상기 유기 용매, 물 또는 이들의 혼합인 용매는 제1 용매 및 제2 용매를 포함하는 혼합 용매이고, 이때, 제2 용매는 제1 용매에 비해 비점이 낮고 표면 장력이 낮거나, 제2 용매는 제1 용매에 비해 비점이 높고 표면 장력이 높은 것일 수 있다.
상기 잉크를 기판 상에 패턴 형태로 형성시키는 단계;는, 용액의 젖음성을 선택적으로 제어하는 방식, 잉크젯 프린팅 방식, 또는 디스펜서를 이용한 방식을 이용할 수 있다.
상기 잉크젯 프린팅 방식에서, 토출되는 잉크의 부피는 1 ㎕ 이하일 수 있다.
상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;에서, 상기 형성된 소스 전극 및 드레인 전극은 5 내지 50nm의 두께이며, 상기 형성된 반도체 채널은 10nm 이하의 두께일 수 있다.
상기 소스 전극 및 드레인 전극과 상기 반도체 채널의 두께 차이는 2nm 이상일 수 있다.
상기 소스 전극으로부터 상기 드레인 전극까지의 거리는 20 내지 200 ㎛ 일 수 있다.
상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계; 이후, 상기 잉크 내 잔여 용매를 제거하는 단계를 더 포함할 수 있다.
상기 백색 펄스광(intense pulsed light)은, 1 msec 내지 500 msec 의 펄스 지속 시간을 가질 수 있다.
상기 백색 펄스광(intense pulsed light)은, 0.1 msec 내지 500 msec 의 펄스 휴지 시간을 가질 수 있다.
상기 백색 펄스광(intense pulsed light)은, 5 내지 200 J/㎠의 에너지를 가질 수 있다.
상기 기판은 실리콘, 유리, 산화물, 질화물, 플라스틱 또는 이들의 조합을 포함할 수 있다.
상기 잉크젯 프린팅 방식에서, 토출 속도는 100 내지 200㎛/s 일 수 있다.
상기 잉크젯 프린팅 방식에서, 토출 부피는 1 μL 이하, 토출 속도는 1 내지 1000 Hz, 기판의 온도는 25 내지 90 ℃ 일 수 있다.
상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;는, 상기 패턴이 형성된 기판을 가열하여, 잉크 내 용매를 증발 속도를 향상시켜 커피링 효과를 증대시키는 단계를 포함할 수 있다.
상기 용액의 젖음성을 선택적으로 제어하는 방식은, 상기 기판 상의 표면 에너지를 일정한 패턴 형태로 선택적으로 제어하여, 상기 표면 에너지가 제어된 패턴 상에 잉크가 젖게 되어 패턴이 형성되는 방식일 수 있다.
공정의 단순화에 의한 공정 시간, 공간적 이점 및 저가화 가능한 박막 트랜지스터의 제조 방법을 제공할 수 있다. 보다 구체적으로, 포토리소그래피, 마스크 공정 등을 생략할 수 있다.
또한, 상기 제조 방법은 친환경적인 공정으로서, 감광액 및 에칭액 등을 사용하지 않을 수 있다.
또한, 기존 스핀코팅과는 달리 재료의 효율성이 우수하다.
도 1은 본 발명의 일 구현예에 따른 박막 트랜지스터의 제조 방법의 개략도이다.
도 2은 커피링 효과를 이용한 단공정 그래핀 트랜지스터의 모습이다.
도 3는 실시예 1에 따른 산화 그래핀 커피링 패턴의 백색 펄스광 처리 전후 C1s의 XPS 분석 결과이다.
도 4는 실시예 1에 따른 산화 그래핀 단공성 트랜지스터의 백색 펄스광 처리 조건에 따른 전계 효과 이동도를 나타내는 그래프이다.
도 5는 실시예 1에 따른 박막 트랜지스터의 output 특성(IDS-VDS)을 보여주는 그래프이다.
도 6는 실시예 1에서 제조한 박막 트랜지스터의 transfer 특성(IDS-VGS) 성능을 나타낸 그래프이다.
도 7은 실시예 1에 따른 잉크젯 인쇄를 이용한 단공정 그래핀 트랜지스터의 모습 (안)과 transfer 특성 (IDS-VGS)을 나타낸 그래프이다.
도 8은 실시예 2에 따른 커피링 효과를 이용한 환원된 산화 그래핀(RGO)의 단공정 트랜지스터의 모습이다.
도 9은 실시예 2에서 제조한 박막 트랜지스터의 전류 특성(IDS-VDS)을 보여주는 그래프이다.
도 10은 실시예 2에서 제조한 박막 트랜지스터의 transfer 특성(IDS-VGS) 성능을 나타낸 그래프이다.
도 11은 라인 패턴 이외의 다양한 형태의 패턴을 젖음성을 선택적으로 제어하는 방식을 통해 형성한 사진 및 이에 대한 두께 분석 데이터이다.
이하, 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 본 발명의 일 구현예에 따른 박막 트랜지스터의 제조 방법에 대하여 도면을 참고하여 설명한다.
본 발명의 일 구현예에서는, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액을 포함하는 잉크를 준비하는 단계; 상기 잉크를 잉크젯 인쇄 방식을 이용하여 기판 상에 토출시켜 패턴을 형성시키는 단계; 및 상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;를 포함하는 단공정 박막 트랜지스터의 제조 방법을 제공한다.
또한, 상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계; 이후에, 상기 형성된 소스 전극, 드레인 전극 및 반도체 채널 내 산화 그래핀을 환원시키는 단계;를 더 포함할 수 있다.
이 때, 상기 형성된 소스 전극, 드레인 전극 및 반도체 채널 내 산화 그래핀을 환원시키는 단계;는, 백색 펄스광(intense pulsed light)을 이용할 수 있다. 다만, 이러한 방법에 한정되는 것이 아니라,
또한, 상기 형성된 소스 전극, 드레인 전극 및 반도체 채널에서, 상기 소스 전극과 드레인 전극을 분리 절단하는 단계;를 더 포함할 수 있다.
이는, 인쇄 공정 또는 패턴 형성 공정과 쉽게 연동 가능하며, 원하는 채널 폭 또는 모양을 효과적으로 얻을 수 있는 방법이다.
보다 구체적인 설명을 위하여, 도 1에 본 발명의 일 구현예에 따른 박막 트랜지스터의 제조 방법의 개략도를 첨부하였다.
본 발명의 일 구현예에 따른 박막 트랜지스터의 제조 방법은 환원된 산화 그래핀의 전기적 특성 및 인쇄 패턴 공정에 발생하는 커피링 효과를 극대화 함으로써 단공정에 의해 효과적으로 박막 트랜지스터를 제조할 수 있는 방법이다.
도 1의 (b)는 커피링 효과에 대해 간략하게 도시하고 있다.
인쇄 또는 다양한 방법으로 이용해 일정한 패턴으로 만들어진 용액의 용매가 용액 표면에서의 용매의 불균일한 증발 속도에 의해 용액의 가운데에서 가장 자리로 향하는 유체흐름이 발생하며, 이로 인해 용액 속 용질이 액적의 가장자리에 두껍게 쌓여 링 모양을 형성하는 것을 커피링 효과 (coffee ring effect)라 한다.
이러한 현상을 점성이 낮은 용액이 기판 위에서 빠르게 증발이 일어날 때 일반적으로 나타나는 현상이며, 커피링 효과에 의한 용질의 분포는 용매의 흐름을 조절하여 제어할 수 있다. 용매의 흐름은 특히 용매의 증발 속도, 기판에 대한 젖음성 (wettability), 혼합 용매를 이용하여 조절이 가능하다.
그래핀은 원자 하나 두께의 벌집모양의 탄소 격자로 이루어진 물질로 높은 전기 전도도와 우수한 물성을 가져 고성능 반도체소자, 태양전지, 슈퍼 캐패시터, 플렉서블 디스플레이, 종이와 같이 얇은 형태의 메모리 및 컴퓨터 소자, 나노-바이오 소자 등 다양한 미래형 소자에 응용이 가능한 핵심 소재로 주목 받고 있다. 그래핀은 단층의 경우 투명도가 97% 이상으로 매우 높고 기계적 강도가 높아 변형에 의한 성능 손실이 작아 향후 플렉서블 소자로의 응용 가능성이 매우 크다.
용액 공정에 어려움을 가지는 그래핀을 대체하기 위하여, 환원된 산화 그래핀(reduced graphene oxide)을 이용할 수 있다. 환원된 산화 그래핀은 산화 그래핀(graphene oxide)의 환원으로부터 제조될 수 있다. 상기 산화 그래핀은 물에도 손쉽게 분산이 가능하여 용액 공정에 적합하다.
이러한, 환원된 산화 그래핀을 이용하는 경우, 기계적 안정성, 높은 투명도를 가진 전도성 박막의 제조가 가능하지만, 산화 그래핀을 환원하는 과정에서 완벽한 환원이 불가능 하기 때문에 일반적인 성장에 의해 제작된 그래핀과 비교했을 때 낮은 전도도 및 전하 이동도를 가진다.
또한, 환원된 산화 그래핀은 박막의 두께 및 산화 그래핀을 환원시키는 정도에 따라 고전도도의 금속성에서 전기장에 의해 변화하는 반도체적 특성을 가질 수 있다. 박막의 두께가 얇은 경우(예로 10중층 이하), 탄소 원자가 가지는 전기적 상호 작용의 대칭성이 붕괴(A-B stacking)되면서 전기장에 의해 변화하는 반도체적 특성이 발생한다. 또한 두께가 두꺼운 경우(예 10중층 이상), 높은 전도율에 의해 금속성의 전기적인 성질을 띠게 된다.
상기 본 발명의 일 구현예에 따른 박막 트랜지스터의 제조 방법은, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합을 이용하여 용액 공정을 통해 트랜지스터를 제조하고, 선택적으로, 이를 환원시키는 단공정으로, 공정의 단순화에 의한 공정 시간, 공간적 이점 및 저가화가 가능하다. 보다 구체적으로, 기존의 포토리소그래피, 마스크 공정 등을 생략할 수 있다. 만약, 환원된 산화 그래핀만을 이용하여 트랜지스터를 제조하게 되면, 환원 공정도 생략할 수 있어 공정을 보다 단순화할 수 있다.
이로 인해, 감광액 및 에칭액 등을 사용하지 않아, 친환경적인 공정 가능하다. 이와 함께 기존에 주로 사용되는 스핀 코팅과는 달리 재료의 효율성이 개선될 수 있다.
또한, 백색 펄스광을 이용한 산화 그래핀을 환원시키는 경우, 산화 그래핀의 환원 정도를 제어할 수 있으며, 계면에 영향을 주지 않고 트랜지스터를 제조할 수 있다.
보다 구체적으로, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액을 포함하는 잉크를 준비하는 단계;에서, 상기 잉크 용액은, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 유기 용매, 물 또는 이들의 혼합으로 이루어질 수 있다.
상기 유기 용매는 n-메틸피롤리돈(NMP), 디메틸피롤리돈, 에틸렌글리콜, 아세톤, 테트라하이드로퓨란, 아세톤니트릴, 디메틸포름아미드, 메탄올, 에탄올, 프로판올, 다이메틸셀폭시화물, 클로로포름, 싸이클로펜타논, 또는 이들의 조합일 수 있다.
일반적으로 단일 용매를 사용할 경우(예로 물) 용매의 증발속도가 빠른 경우 커피링 효과를 극대화 할 수 있다. 이를 위해 비점이 낮거나 휘발성이 높은 용매를 사용하거나, 용매의 증발속도를 빠르게 하기 위해 기판을 가열해 줄 수 있으며, 기판의 젖음성을 향상시키는 것 또한 같은 효과를 나타낼 수 있다.
상기 잉크의 예로써, 환원된 산화 그래핀이 n-메틸피롤리돈(NMP)에 분산된 잉크는 환원된 산화 그래핀을 0.01 내지 3 중량% 포함할 수 있다. 보다 구체적으로, 이 경우 60 ℃ 이상 기판의 온도를 가열하여 효과적으로, 커피링 효과를 나타낼 수 있다.
또한, 상기 산화 그래핀이 분산된 물은 0.01 내지 3 중량%의 산화 그래핀을 포함할 수 있다. 이러한 경우, 농도가 묽을수록 커피링 효과가 증대될 수 있다.
혼합 용매를 사용하여 커피링 효과를 제어할 경우, 제1 용매에 비해 비점이 낮고 표면 장력은 낮은 제2 용매를 첨가하거나, 제1 용매에 비해 비점이 높고 표면 장력이 높은 제2 용매를 첨가할 경우 커피링 효과를 극대화시킬 수 있다. 이는 패턴된 용액 속에 표면 장력 차이로 인해 유도되는 용매의 흐름 (marangoni flow) 을 액적의 가운데에서 가장 자리로 향하도록 제어해 주는 원리이다.
보다 구체적으로, 상기 잉크를 기판 상에 패턴 형태로 형성시키는 단계; 는, 용액의 젖음성을 선택적으로 제어하는 방식, 잉크젯 프린팅 방식, 또는 디스펜서를 이용한 패턴 방식 등을 이용할 수 있다. 다만, 이에 제한되는 것은 아니다.
상기 용액의 젖음성을 선택적으로 제어하는 방식의 예로써 낮은 표면에너지 (또는 소수성)을 가지는 표면에 마스크를 통해 UV-OZONE 을 처리하면, UV-OZONE에 노출된 부분만 선택적으로 높은 표면에너지 (또는 친수성)을 가질 수 있다. 이와 같이 처리된 기판을 상기 잉크에 담궜다 빼면 상기 잉크는 높은 표면에너지 (또는 친수성) 을 가지는 부분에 선택적으로 젖으며, 이로부터 목적하는 커피링 효과를 나타낼 수 있다.
상기 잉크젯 프린팅 방식은 상기 잉크를 토출시키는 단계에서, 잉크 방울의 부피는 1 ㎕ 이하 일 수 있다. 이러한 잉크 방울의 부피로부터, 목적하는 커피링 효과를 얻을 수 있다. 또한, 상기 잉크젯 프린팅 방식에서, 토출 속도는 100 내지 200㎛/s 일 수 있으나, 이에 제한되는 것은 아니다.
상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;에서, 상기 형성된 소스 전극 및 드레인 전극은 5 내지 50nm의 두께이며, 상기 형성된 반도체 채널은 10nm 이하의 두께일 수 있다. 다만, 전극과 채널 영역 사이의 두께 차이는 2 nm 이상일 수 있다. 이는 목적하는 트랜지스터의 구성에 따라 조절될 수 있으며, 상기 두께의 조절은 커피링 효과를 조절하는 것으로 달성될 수 있다.
이와 함께 상기 소스 전극으로부터 상기 드레인 전극까지의 20 내지 200 ㎛ 일 수 있으나, 이에 제한되는 것은 아니며, 상기 두께와 같이 커피링 효과의 조절에 의해 상기 범위는 조절될 수 있다.
상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계; 이후, 상기 잉크 내 잔여 용매를 제거하는 단계를 더 포함할 수 있다.
상기 잉크 내 잔여 용매를 제거하는 단계는, 열처리 방법, 진공건조 방법 또는 이들의 조합을 이용할 수 있다. 상기 잔여 용매를 제거하는 단계에 의해, 이후의 백색 펄스광에 의한 환원 단계의 효율을 높일 수 있다. 구체적인 예를 들어, 열처리 단계의 온도는 25 내지 150 ℃ 가 될 수 있다. 이에 제한되는 것은 아니다.
구체적인 예를 들어, 상기 백색 펄스광(intense pulsed light)은, 1 msec 내지 500 msec 의 펄스 지속 시간을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
또 다른 예를 들어, 상기 백색 펄스광(intense pulsed light)은, 0.1 msec 내지 500 msec 의 펄스 휴지 시간을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
또 다른 예를 들어, 상기 백색 펄스광(intense pulsed light)은, 5 내지 200 J/㎠의 에너지를 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
다만, 상기 백색 펄스광의 조건은 일 예일 뿐이며, 목적하는 효과에 따라 조절될 수 있다.
상기 기판은 예컨대 실리콘, 유리, 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 상기 기판은 예컨대 실리콘 웨이퍼일 수 있다. 다만, 이에 제한되는 것은 아니다.
상기 백색 펄스광은 예컨대 제논 플래쉬 램프, 트리거링/제어 회로, 축전기, 반사경 및 광 파장 필터 등으로 이루어질 수 있다.
제논 플래쉬 램프를 위한 램프 하우징에는 석영 튜브가 구비되어 있으며 수냉을 통한 램프의 냉각을 위한 수냉 공급 통로가 별도의 냉각 장치와 함께 구비될 수 있다.
광 파장 필터는 소정의 파장 영역을 선택적으로 걸러낼 수 있으며, 입자의 종류 및 크기와 기판의 종류 및 크기에 따라 달라질 수 있다.
추가적으로, 수직 거리 조절기, 컨베이어 벨트와 같은 수평 기판 이송기기, 보조가열판, 보조냉각판, 빔가이드 등도 구비될 수 있다.
상기 수직 거리 조절기는 제논 플래쉬 램프와 기판의 거리를 조절할 수 있고, 상기 컨베이어 벨트와 같은 수평 기판 이송기기는 실시간 공정을 가능하게 할 수 있다. 상기 보조 가열판 및/또는 보조 냉각판이 컨베이어 벨트 내부에 구비되어 소결 공정의 효율 및 품질을 향상시켜줄 수 있다. 상기 빔 가이드는 빛의 경로에 대한 정확한 제어를 할 수 있고 예컨대 쿼츠(quartz)로 만들어질 수 있다.
백색 펄스광은 광 펄스의 필요한 조건에 따라 제어될 수 있으며, 예컨대 펄스의 지속 시간 (pulse duration), 펄스의 휴지 시간 (pulse off-time), 펄스 수 (pulse number), 펄스 피크 강도 (pulse peak intensity), 평균 펄스 에너지 (average pulse energy) 등을 임의로 조절할 수 있다.
백색 펄스광은 1회 또는 복수 회 조사될 수 있으며, 조사 횟수(number of shots)에 따라 전도도를 제어할 수 있다. 예컨대 백색 펄스광의 조사 횟수는 1 내지 99회일 수 있고, 상기 범위 내에서 3 내지 20회일 수 있다.
상기 백색 펄스광의 조사에 의해 산화 그래핀에 존재하는 산소 원자 및/또는 수산화기(hydroxyl group)가 탈리되면서 환원된 산화 그래핀을 얻을 수 있다.
전술한 바와 같이, 상기 백색 펄스광은 단시간 내에 산화 그래핀을 환원시킬 수 있다. 이로 인해, 환원 시 환원제와 같은 화학액이 사용되지 않아 하부막 또는 인접한 패턴에 영향을 미치지 않으며 박막 트랜지스터의 전극으로 사용시 채널(channel)에 영향을 미치지 않아 양호한 트랜지스터 특성을 구현할 수 있다. 또한 백색광 펄스의 에너지를 제어함에 따라 산화 그래핀의 환원 정도를 제어할 수 있다.
상기 환원 산화 그래핀은 그래핀과 유사한 높은 전기전도성, 전하 이동성 및 투명도를 가질 수 있다. 예컨대 상기 환원 산화 그래핀은 약 투명도 약 70 내지 90% 에서 약 10 내지 100 ㏀의 면저항, 약 0.1 내지 15 S/cm의 전기 전도도를 가질 수 있다.
이하 본 기재의 실시예 및 비교예를 기재한다. 그러나 하기 실시예는 본 기재의 일 실시예일뿐이며, 본 기재가 하기 실시예에 의해 한정되는 것은 아니다.
실시예 1
산화 그래핀 용액의 준비
그래파이트 분말(Sigma Aldrich) 1g을 과망간산칼륨(KMnO4) 5g으로 산화하여 산화 그래핀 25mg 을 얻었다. 이어서 물 3 ㎖에 상기 산화 그래핀 2.1 mg을 첨가한 후 초음파 처리하여 산화 그래핀 분산액을 준비한다.
커피링 효과를 통한 박막 트랜지스터의 제조
이어서 실리콘 웨이퍼 위에 용액의 젖음성을 선택적으로 제어하는 방식, 또는 잉크젯 프린팅을 사용하여 상기 산화 그래핀 용액을 적하하여 50 내지 200 ㎛의 폭을 가진 패턴을 형성한다.
상기 용액의 젖음성을 선택적으로 제어하는 방식에 있어서, 젖음성을 선택적으로 제어하기 위하여 먼저 300 nm 산화실리콘이 적층되어 있는 실리콘 웨이퍼 표면에 옥타데실트리클로로실란 (octadecyltrichlorosilane)을 이용하여 자기조립 단분자막 (self-assembled monolayers)를 처리하여 소수성 표면을 형성한다.
상기 옥타데실트리클로실란이 형성된 표면에 원하는 패턴을 마스크를 이용해 UV-Ozone 처리하면, UV-Ozone에 노출된 패턴부분은 카르복실 (carboxyl, -COOH), 또는 하이드록실 (hydroxyl, -OH) 또는 에폭시 (epoxide, C-O-C)와 같은 관능기가 형성되면서 친수성을 가지게 된다. 상기 기판을 상기 산화 그래핀 용액에 담궜다 빼면 친수성 패턴 부분에만 상기 잉크가 맺히게 되며, 용매가 증발되면서 커피링이 형성된 패턴을 얻을 수 있다.
일 실시예에서는 선폭이 50 내지 200 ㎛, 길이는 7500 ㎛ 을 가지는 패턴을 형성하였으며, 패턴의 모양은 실시예에 한정되지 않는다. 구체적인 예를 들어, 도 11은 라인 패턴 이외의 다양한 형태의 패턴을 젖음성을 선택적으로 제어하는 방식을 통해 형성한 사진 및 이에 대한 두께 분석 데이터이다.
상기 잉크젯 프린팅에 있어서, 일 실시예의 경우 토출 부피는 10 내지 30pL, 토출속도는 500 Hz, 기판의 온도는 25 ℃인 상태에서 패턴을 형성하였다.
상기 패턴 내에 커피링 효과로 인해 산화 그래핀은 전극 및 채널층을 형성하게 된다. 형성된 전극의 두께는 7 내지 10 nm 였으며, 채널층의 두께는 1 내지 3 nm 였다.
백색 펄스광을 통한 환원
이어서 글로브 박스 내에 상기 실리콘 웨이퍼를 배치한 후, 산화 그래핀 패턴 위에 백색 펄스광를 온-타임(on-time) 2 msec, 오프-타임(off-time) 35 msec으로 71 J/㎠의 에너지량으로 30펄스 조사하여 환원된 산화 그래핀 박막 트랜지스터를 제조하였다.
이후, 자체 제작된 절단용 팁을 이용하여 채널 폭을 조절하여 연결된 소스와 드레인 전극의 연결부를 절단하였다.
도 2는 웨이퍼 위에 용액의 젖음성을 선택적으로 제어하여 커피링 효과를 유도한 후 백색 펄스광을 이용하여 환원시킨 단공정 그래핀 트랜지스터의 모습이다.
평가 1
실시예 1에 따른 환원된 산화 그래핀 패턴을 X선 분광기(x-ray photoelectron spectroscopy, XPS)를 사용하여 분석하였다.
도 3는 산화 그래핀의 백색 펄스광 처리 전후 C1s의 XPS 분석 결과이다. C-O, C=O, C(O)O 관련 피크가 크게 감소함을 확인였으며, 이는 산화 그래핀이 환원되었음을 의미한다.
도 4는 실시예 1에 따른 산화 그래핀 단공성 트랜지스터의 백색 펄스광 처리 조건에 따른 전계 효과 이동도를 나타내는 그래프이다. 백색 펄스광을 이용하여 산화 그래핀의 환원 정도를 제어할 수 있음을 보여준다.
평가 2
실시예 1에 따른 박막 트랜지스터의 전류 특성을 평가하였다.
도 5은 실시예 1에 따른 박막 트랜지스터의 전류 특성(IDS-VDS)을 보여주는 그래프이다.
도 6은 실시예 1에서 제조한 박막 트랜지스터의 transfer 특성(IDS-VGS) 성능을 나타낸 그래프이다.
이를 통해, 제조된 박막 트랜지스터가 게이트 전압에 대한 전형적인 그래핀의 transfer 특성 (ambipolar transport)을 보이며 트랜지스터로 작동함을 확인할 수 있다. (정공 전계효과 이동도 0.01 cm2V-1s-1, 전자 전계효과이동도 0.001 cm2V-1s-1, 점멸비 3.8)
평가 3
도 7은 실시예 1에 따른 잉크젯 인쇄를 이용한 단공정 그래핀 트랜지스터의 모습 (안)과 transfer 특성 (IDS-VGS)을 나타낸 그래프이다.
실시예 1에 따라 제조된 박막 트랜지스터가 게이트 전압에 대한 전형적인 그래핀 transfer 특성 (ambipolar transport)을 보이며 트랜지스터로 작동함을 보여준다.
실시예 2
환원된 산화 그래핀 용액을 이용하여 커피링 효과를 이용해 단공정 트랜지스터를 제조하였다.
환원된 산화 그래핀 용액의 준비
산화 그래핀 분산액에 하이드라진 (hydrazine) 환원제를 처리하여 산화 그래핀을 환원시킨다. 환원된 산화 그래핀을 n-메틸피롤리돈(NMP) 에 0.1 중량% 로 분산시킨 용액을 준비한다.
커피링 효과를 통한 박막 트랜지스터의 제조
이어서 실리콘 웨이퍼 위에 용액의 젖음성을 선택적으로 제어하는 방식(실시예 1과 동일함)을 사용하여 상기 환원된 산화 그래핀 용액을 이용해 200 ㎛의 폭을 가진 패턴을 형성한다. 이때 기판을 가열하여 용매의 증발속도를 빠르게 하여 커피링 효과를 극대화 할 수 있다.
평가 4
실시예 2에 있어 패턴된 용액의 기판의 온도에 따른 커피링 효과를 살펴보았다.
도 8은 실시예 2에 따른 커피링 효과를 이용한 환원된 산화 그래핀(RGO)의 단공정 트랜지스터의 모습이다. 기판의 온도를 증가시킬수록 커피링 효과가 극대화 되는 것을 보여준다.
평가 5
실시예 2에 따른 박막 트랜지스터의 전류 특성을 평가하였다.
도 9은 실시예 2에서 제조한 박막 트랜지스터의 전류 특성(IDS-VDS)을 보여주는 그래프이다.
도 10은 실시예 2에서 제조한 박막 트랜지스터의 transfer 특성(IDS-VGS) 성능을 나타낸 그래프이다.
이를 통해, 제조된 박막 트랜지스터가 게이트 전압에 대한 하이드라진으로 환원된 산화 그래핀의 p 타입 transfer 특성을 보이며 트랜지스터로 작동함을 확인할 수 있다. (정공 전계효과 이동도 0.05 cm2V-1s-1, 점멸비 2.5)
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

Claims (21)

  1. 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액을 포함하는 잉크를 준비하는 단계;
    상기 잉크를 기판 상에 패턴 형태로 형성시키는 단계; 및
    상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;
    를 포함하는 단공정 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계; 이후에,
    상기 형성된 소스 전극, 드레인 전극 및 반도체 채널 내 산화 그래핀을 환원시키는 단계;를 더 포함하는 것인 박막 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 형성된 소스 전극, 드레인 전극 및 반도체 채널 내 산화 그래핀을 환원시키는 단계;는, 백색 펄스광(intense pulsed light)을 이용하는 것인 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 형성된 소스 전극, 드레인 전극 및 반도체 채널에서,
    상기 소스 전극과 드레인 전극을 분리 절단하는 단계;를 더 포함하는 것인 박막 트랜지스터의 제조 방법.
  5. 제1항에서,
    상기 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액을 포함하는 잉크를 준비하는 단계;에서,
    상기 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액은, 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 유기 용매, 물 또는 이들의 혼합으로 이루어진 것인 박막 트랜지스터의 제조 방법.
  6. 제5항에서,
    상기 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이 분산된 용액은 0.01 내지 3 중량%의 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합을 포함하는 것인 박막 트랜지스터의 제조 방법.
  7. 제5항에서,
    상기 유기 용매는 n-메틸피롤리돈(NMP), 디메틸피롤리돈, 에틸렌글리콜, 아세톤, 테트라하이드로퓨란, 아세톤니트릴, 디메틸포름아미드, 메탄올, 에탄올, 프로판올, 다이메틸셀폭시화물, 클로로포름, 싸이클로펜타논, 또는 이들의 조합인 것인 박막 트랜지스터의 제조 방법.
  8. 제5항에서,
    상기 유기 용매, 물 또는 이들의 혼합인 용매는 제1 용매 및 제2 용매를 포함하는 혼합 용매이고,
    이때, 제2 용매는 제1 용매에 비해 비점이 낮고 표면 장력이 낮거나, 제2 용매는 제1 용매에 비해 비점이 높고 표면 장력이 높은 것인 박막 트랜지스터의 제조 방법.
  9. 제1항에서,
    상기 잉크를 기판 상에 패턴 형태로 형성시키는 단계;는, 용액의 젖음성을 선택적으로 제어하는 방식, 잉크젯 프린팅 방식, 또는 디스펜서를 이용한 방식을 이용하는 것인 박막 트랜지스터의 제조 방법.
  10. 제9항에서,
    상기 잉크젯 프린팅 방식에서, 토출되는 잉크의 부피는 1 ㎕ 이하인 것인 박막 트랜지스터의 제조 방법.
  11. 제1항에서,
    상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;에서,
    상기 형성된 소스 전극 및 드레인 전극은 5 내지 50nm의 두께이며,
    상기 형성된 반도체 채널은 10nm 이하의 두께인 것인 박막 트랜지스터의 제조 방법.
  12. 제1항에서,
    상기 소스 전극 및 드레인 전극과 상기 반도체 채널의 두께 차이는 2nm 이상인 것인 박막 트랜지스터의 제조 방법.
  13. 제1항에서,
    상기 소스 전극으로부터 상기 드레인 전극까지의 거리는 20 내지 200 ㎛ 인 것인 박막 트랜지스터의 제조 방법.
  14. 제1항에서,
    상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계; 이후,
    상기 잉크 내 잔여 용매를 제거하는 단계를 더 포함하는 것인 박막 트랜지스터의 제조 방법.
  15. 제3항에서,
    상기 백색 펄스광(intense pulsed light)은,
    1 msec 내지 500 msec 의 펄스 지속 시간을 가지는 것인 박막 트랜지스터의 제조 방법.
  16. 제3항에서,
    상기 백색 펄스광(intense pulsed light)은,
    0.1 msec 내지 500 msec 의 펄스 휴지 시간을 가지는 것인 박막 트랜지스터의 제조 방법.
  17. 제3항에서,
    상기 백색 펄스광(intense pulsed light)은,
    5 내지 200 J/㎠의 에너지를 가지는 것인 박막 트랜지스터의 제조 방법.
  18. 제1항에서,
    상기 기판은 실리콘, 유리, 산화물, 질화물, 플라스틱 또는 이들의 조합을 포함하는 것인 박막 트랜지스터의 제조 방법.
  19. 제10항에서,
    상기 잉크젯 프린팅 방식에서, 토출 부피는 1 μL 이하, 토출 속도는 1 내지 1000 Hz, 기판의 온도는 25 내지 90 ℃ 인 것인 박막 트랜지스터의 제조 방법.
  20. 제1항에서,
    상기 형성된 패턴 내 산화 그래핀(graphene oxide), 환원된 산화 그래핀(reduced graphene oxide) 또는 이들의 조합이, 잉크 내 커피링 효과(coffee ring effect)에 의해, 상기 패턴의 가장 자리에 위치하는 소스 전극 및 드레인 전극; 및 이들의 사이에 위치하는 반도체 채널;을 형성하는 단계;는,
    상기 패턴이 형성된 기판을 가열하여, 잉크 내 용매를 증발 속도를 향상시켜 커피링 효과를 증대시키는 단계를 포함하는 것인 박막 트랜지스터의 제조 방법.
  21. 제9항에서,
    상기 용액의 젖음성을 선택적으로 제어하는 방식은,
    상기 기판 상의 표면 에너지를 일정한 패턴 형태로 선택적으로 제어하여, 상기 표면 에너지가 제어된 패턴 상에 잉크가 젖게 되어 패턴이 형성되는 방식인 것인 박막 트랜지스터의 제조 방법.
KR20130108576A 2013-09-10 2013-09-10 박막 트랜지스터의 제조 방법 KR101424603B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130108576A KR101424603B1 (ko) 2013-09-10 2013-09-10 박막 트랜지스터의 제조 방법
US14/259,674 US9064778B2 (en) 2013-09-10 2014-04-23 Method of manufacturing thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130108576A KR101424603B1 (ko) 2013-09-10 2013-09-10 박막 트랜지스터의 제조 방법

Publications (1)

Publication Number Publication Date
KR101424603B1 true KR101424603B1 (ko) 2014-08-04

Family

ID=51748987

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130108576A KR101424603B1 (ko) 2013-09-10 2013-09-10 박막 트랜지스터의 제조 방법

Country Status (2)

Country Link
US (1) US9064778B2 (ko)
KR (1) KR101424603B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016076563A1 (ko) * 2014-11-11 2016-05-19 한국전기연구원 그래핀 나노 패턴 인쇄 방법，그에 사용되는 장치 및 잉크
US9674951B2 (en) 2015-04-30 2017-06-06 Samsung Display Co., Ltd. Method of forming fine electrode for flat panel display
US10061447B2 (en) 2014-07-31 2018-08-28 Samsung Display Co., Ltd. Flexible transparent conductive coating and method of making thereof
KR20210007876A (ko) * 2019-07-11 2021-01-20 한양대학교 산학협력단 전자 소자 제조 방법 및 이를 통해 제조된 전자 소자
CN113140676A (zh) * 2020-01-20 2021-07-20 复旦大学 一种基于液滴的有机分子薄膜及其微纳器件阵列的制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017013497A2 (en) 2015-07-17 2017-01-26 King Abdullah University Of Science And Technology Compositions of graphene materials with metal nanostructures and microstructures and methods of making and using including pressure sensors
CN113844022B (zh) * 2020-06-28 2023-07-14 上海大学 一种pmma光学微型谐振腔的制备方法与应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160122A (ja) * 2006-12-22 2008-07-10 Palo Alto Research Center Inc 液滴付着による高性能電子デバイス形成方法
JP5098159B2 (ja) * 2005-11-29 2012-12-12 凸版印刷株式会社 薄膜トランジスタの製造方法
KR20130012642A (ko) * 2011-07-26 2013-02-05 연세대학교 산학협력단 그래핀 조성물, 그래핀 소스 제조방법, 이 방법으로 제조된 그래핀 소스, 그래핀 박막 제조방법
KR20130027195A (ko) * 2011-09-07 2013-03-15 한국과학기술원 그라핀 필름 및 패턴 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445320B2 (en) 2010-05-20 2013-05-21 International Business Machines Corporation Graphene channel-based devices and methods for fabrication thereof
KR101736971B1 (ko) * 2010-10-01 2017-05-30 삼성전자주식회사 그래핀 전자 소자 및 제조방법
KR101190219B1 (ko) 2011-01-26 2012-10-16 성균관대학교산학협력단 바닥 접촉식 그래핀옥사이드를 이용한 환원그래핀옥사이드 전계효과 트랜지스터 제조방법
KR101428015B1 (ko) 2011-07-22 2014-08-11 동국대학교 산학협력단 그라핀 옥사이드를 이용한 전계효과 트랜지스터 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5098159B2 (ja) * 2005-11-29 2012-12-12 凸版印刷株式会社 薄膜トランジスタの製造方法
JP2008160122A (ja) * 2006-12-22 2008-07-10 Palo Alto Research Center Inc 液滴付着による高性能電子デバイス形成方法
KR20130012642A (ko) * 2011-07-26 2013-02-05 연세대학교 산학협력단 그래핀 조성물, 그래핀 소스 제조방법, 이 방법으로 제조된 그래핀 소스, 그래핀 박막 제조방법
KR20130027195A (ko) * 2011-09-07 2013-03-15 한국과학기술원 그라핀 필름 및 패턴 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10061447B2 (en) 2014-07-31 2018-08-28 Samsung Display Co., Ltd. Flexible transparent conductive coating and method of making thereof
WO2016076563A1 (ko) * 2014-11-11 2016-05-19 한국전기연구원 그래핀 나노 패턴 인쇄 방법，그에 사용되는 장치 및 잉크
US9674951B2 (en) 2015-04-30 2017-06-06 Samsung Display Co., Ltd. Method of forming fine electrode for flat panel display
KR20210007876A (ko) * 2019-07-11 2021-01-20 한양대학교 산학협력단 전자 소자 제조 방법 및 이를 통해 제조된 전자 소자
KR102387519B1 (ko) * 2019-07-11 2022-04-18 한양대학교 산학협력단 전자 소자 제조 방법 및 이를 통해 제조된 전자 소자
CN113140676A (zh) * 2020-01-20 2021-07-20 复旦大学 一种基于液滴的有机分子薄膜及其微纳器件阵列的制备方法

Also Published As

Publication number Publication date
US9064778B2 (en) 2015-06-23
US20150072482A1 (en) 2015-03-12

Similar Documents

Publication Publication Date Title
KR101424603B1 (ko) 박막 트랜지스터의 제조 방법
US8968587B2 (en) Graphene nano ribbons and methods of preparing the same
US8679951B2 (en) Graphene-layered structure, method of preparing the same, and transparent electrode and transistor including graphene-layered structure
CN108987449B (zh) 像素界定层及其制造方法、显示基板
JP4502382B2 (ja) 有機トランジスタ
US20140284718A1 (en) Method of reducion graphene oxide and reduced graphene oxide obtained by the method, and thin film transistor including the reduced graphene oxide
JP2010080689A (ja) 半導体薄膜の形成方法及び電子デバイスの製造方法
TWI285800B (en) Method for forming photoresist pattern, method for forming wiring pattern, method for making semiconductor devices, electro-optical device and electronic apparatus
KR20200005583A (ko) 단극성 n형 또는 p형 탄소나노튜브 트랜지스터 및 그 제조 방법
US20150108429A1 (en) Carbon nanotube printed electronics devices
CN107735865B (zh) 公共衬底上的垂直和平面薄膜晶体管
JP4652866B2 (ja) 有機トランジスタ
CN111384243A (zh) 钙钛矿太阳能电池及其制造方法
JP5017338B2 (ja) 有機トランジスタの製造方法
Bae et al. Acid–Base Reaction-Assisted Quantum Dot Patterning via Ligand Engineering and Photolithography
US20210184143A1 (en) Transistor production method
JP2010087118A (ja) 薄膜パターンの形成方法、並びに、圧電素子および表示素子の製造方法
JP2007152514A (ja) ナノワイヤ配向配列基板の製造方法及びこれを用いた電気素子の製造方法
KR20180079496A (ko) 금속 나노입자-산화그래핀 복합소재 기반 플래시 어닐링을 통한 그래핀 환원제어방법
Tang et al. Inkjet printing narrow fine Ag lines on surface modified polymeric films
JP5017339B2 (ja) 有機トランジスタの製造方法
JP2005277204A (ja) 有機電界効果トランジスタ
JP2006019673A (ja) 半導体材料の改質方法，薄膜および半導体素子
JP6620556B2 (ja) 機能材料の積層方法及び機能材料積層体
KR102525763B1 (ko) 잉크 리소그래피를 통한 나노 입자의 물성제어 및 패터닝 방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180703

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190717

Year of fee payment: 6