JP6130104B2 - 複層のゲート絶縁層を備えたグラフェン電子素子 - Google Patents

複層のゲート絶縁層を備えたグラフェン電子素子 Download PDF

Info

Publication number
JP6130104B2
JP6130104B2 JP2012130540A JP2012130540A JP6130104B2 JP 6130104 B2 JP6130104 B2 JP 6130104B2 JP 2012130540 A JP2012130540 A JP 2012130540A JP 2012130540 A JP2012130540 A JP 2012130540A JP 6130104 B2 JP6130104 B2 JP 6130104B2
Authority
JP
Japan
Prior art keywords
graphene
insulating layer
electronic device
layer
organic insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012130540A
Other languages
English (en)
Other versions
JP2013004972A (ja
Inventor
俔在 宋
俔在 宋
炳珍 趙
炳珍 趙
徐 順愛
順愛 徐
宇哲 申
宇哲 申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Korea Advanced Institute of Science and Technology KAIST
Original Assignee
Samsung Electronics Co Ltd
Korea Advanced Institute of Science and Technology KAIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd, Korea Advanced Institute of Science and Technology KAIST filed Critical Samsung Electronics Co Ltd
Publication of JP2013004972A publication Critical patent/JP2013004972A/ja
Application granted granted Critical
Publication of JP6130104B2 publication Critical patent/JP6130104B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606Graphene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、グラフェンチャネル層とゲート電極との間に複層のゲート絶縁層が形成されて、グラフェンの電気的特性が向上した複層のゲート絶縁層を備えたグラフェン電子素子に関する。
2次元の6角形炭素構造(2−dimensional hexagonal carbon structure)を有するグラフェンは、半導体を代替可能な新たな物質である。グラフェンは、ゼロギャップ半導体である。また、キャリア移動度が常温で100,000cm−1−1であって、既存のシリコンに比べて約100倍高く、高速動作素子、例えば、RF素子(radio frequency device)に適用される。
グラフェンは、チャネル幅を10nm以下に狭くして、グラフェンナノリボン(graphene nano−ribbon:GNR)を形成する場合、サイズ効果によってバンドギャップが形成される。かかるGNRを利用して、常温で作動が可能な電界効果トランジスタを製作できる。
グラフェン電子素子は、グラフェンを利用した電子素子であって、電界効果トランジスタ、RFトランジスタなどをいう。
グラフェンは、他の物質と接触しないフローティング状態では高い移動度を示すが、酸化シリコンのような無機物絶縁層と接触するか、または水分を吸収すると移動度が低下しうる。したがって、かかるグラフェンを備えた電子素子は、所望の特性を得がたい。
本発明の目的は、グラフェンチャネル層とゲート絶縁層との間に疎水性の有機物絶縁層を形成したグラフェン電子素子を提供するところにある。
本発明の一実施形態によるグラフェン電子素子は、ゲート電極として作用する導電性基板と、前記基板上に配置されたゲート絶縁層と、前記ゲート絶縁層上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、を備え、前記ゲート絶縁層は、無機物絶縁層と、前記無機物絶縁層上の有機物絶縁層とを備える。
前記有機物絶縁層は、前記無機物絶縁層と前記グラフェンチャネル層との間に配置されてもよい。
前記有機物絶縁層は、フッ素系高分子を含んでもよい。
前記有機物絶縁層は、ポリフッ化ビニル、ポリフッ化ビニリデン、ポリパーフルオロブテニルビニルエーテル、ポリテトラフルオロエチレン、及び非晶質フッ素高分子からなるグループから選択された一つからなってもよい。
前記有機物絶縁層は、前記無機物絶縁層より薄くてもよい。
前記有機物絶縁層は、1nmないし20nmの厚さを有してもよい。
前記無機物絶縁層は、酸化シリコン、酸化アルミニウム、及び酸化ハフニウムからなるグループから選択された一つを含んでもよい。
前記グラフェンチャネル層は、単層または二層のグラフェンからなってもよい。
前記グラフェンチャネル層は、ナノリボングラフェンであり、前記グラフェン電子素子は、電界効果トランジスタであってもよい。
前記グラフェンチャネル層を覆うパッシベーション層をさらに備えてもよい。
本発明の他の実施形態によるグラフェン電子素子は、基板と、前記基板上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極に露出された前記グラフェンチャネル層を覆うゲート絶縁層と、前記ソース電極と前記ドレイン電極との間で、前記ゲート絶縁層上に形成されたゲート電極と、を備え、前記絶縁層は、有機物絶縁層と、前記有機物絶縁層上の無機物絶縁層とを備える。
本発明による複層のゲート絶縁層を備えたグラフェン電子素子は、有機物絶縁層をグラフェンチャネル層と無機物絶縁層との間に配置することで、グラフェンチャネル層が空気中の酸素及び水分により吸着されて、キャリア移動度が低くなることを防止する。また、ディラック電圧に経時的な変化が少ない。
一実施形態によるグラフェン電子素子の構造を概略的に示す断面図である。 図1の構造において、ゲート絶縁層が無機物絶縁層のみで形成された電界効果トランジスタのゲート電圧によるドレイン電流特性を示すグラフである。 図1の構造を有した電界効果トランジスタのゲート電圧によるドレイン電流特性を示すグラフである。 従来のグラフェンFETと、本発明のグラフェンFETとの空気中に露出された時間の増加によるホール移動度の変化を示すグラフである。 他の実施形態によるグラフェン電子素子の構造を概略的に示す断面図である。 さらに他の実施形態によるグラフェン電子素子の構造を概略的に示す断面図である。
以下、添付された図面を参照して、本発明の実施形態を詳細に説明する。この過程で、図面に示した層や領域の厚さは、明細書の明確性のために誇張されて示したものである。明細書を通じて、実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
図1は、一実施形態によるグラフェン電子素子100の構造を概略的に示す断面図である。
図1を参照すれば、基板110上に複層のゲート絶縁層120が形成されている。ゲート絶縁層120上には、グラフェンチャネル層130が形成される。グラフェンチャネル層130の両端には、それぞれソース電極141及びドレイン電極142が形成される。
基板110は、ボトムゲート電極として作用する。基板110は、高濃度にドーピングされたシリコン、窒化タンタル、金、アルミニウム、インジウムスズオキサイド(ITO)などで形成される。
ゲート絶縁層120は、基板110上の無機物絶縁層121と、無機物絶縁層121上の有機物絶縁層122とを備える。無機物絶縁層121は、約100nmないし300nmの厚さに形成される。無機物絶縁層121は、酸化シリコン、酸化アルミニウム、酸化ハフニウムなどで形成される。
有機物絶縁層122は、無機物絶縁層121とグラフェンチャネル層130との界面に不純物が存在することを抑制し、グラフェンチャネル層130にホールドーピングを形成させる水分子の吸収を防止するために、強い疎水性を有した高分子絶縁層で形成される。有機物絶縁層122は、無機物絶縁層121より薄く形成される。有機物絶縁層122は、約1nmないし20nmの厚さに形成される。有機物絶縁層122は、スピンコーティングまたは蒸着されて形成される。有機物絶縁層122が1nmより薄く形成されれば、グラフェンチャネル層130の全面をカバーするのが困難であり、有機物絶縁層122が20nmより厚ければ、ゲート電圧が上昇する。
有機物絶縁層122は、フッ素系高分子または自己組立単分子膜で形成される。
フッ素系高分子としては、ポリフッ化ビニル(PVF)、ポリフッ化ビニリデン(PVDF)、ポリパーフルオロブテニルビニルエーテル、ポリテトラフルオロエチレン(PTFE)、デュポン社製のナフィオン(登録商標)、旭硝子社製のCYTOP(登録商標)のような非晶質フッ素高分子などが使われる。
グラフェンチャネル層130は、黒鉛から剥離されたグラフェン、またはCVD(Chemical Vapor Deposition)法で製造されたグラフェンを有機物絶縁層122上に転写した後、パターニングして形成される。グラフェンチャネル層130は、単層または二層のグラフェンで形成される。
ソース電極141及びドレイン電極142は、グラフェンチャネル層130とのオーミック接触が可能な金属で形成される。ソース電極141及びドレイン電極142は、Cr/Au、Ti/Au、Pd/Auのような複層の金属層で形成される。
図1のグラフェン電子素子は、ボトムゲートタイプのトランジスタである。
グラフェンチャネル層130の幅を約1nmないし20nmに形成する場合、グラフェンチャネル層130は、サイズ効果によってバンドギャップが形成された半導体としての性質を有する。したがって、図1のグラフェン電子素子は、電界効果トランジスタ(Field Effect Transistor:FET)となる。グラフェンをチャネルとして使用するFETは、常温で作動が可能である。
一方、グラフェンチャネル層130の幅Wを約100nm以上に形成する場合、グラフェンチャネル層130は導電体であり、キャリア移動度が常温で100,000cm−1−1であって、既存のシリコンに比べて約100倍高い。かかるグラフェンチャネル層130を有したグラフェン電子素子は、RFトランジスタとなる。
図2は、図1の構造において、ゲート絶縁層120が無機物絶縁層121のみで形成されたFET(以下、従来のグラフェンFETと称する)のゲート電圧によるドレイン電流特性を示すグラフであり、図3は、図1の構造を有したFET(以下、本発明のグラフェンFETと称する)のゲート電圧によるドレイン電流特性を示すグラフである。
図2及び図3のグラフェンFETは、Si基板上に形成された100nm厚のSiO無機物絶縁層121を使用し、図3の有機物絶縁層122は、7nm厚のフッ素系高分子であるポリパーフルオロブテニルビニルエーテルを形成した。グラフェンチャネル層は、黒鉛から剥離されたグラフェンを利用し、ソース電極及びドレイン電極は、Cr/Auをそれぞれ5nm厚及び100nm厚に蒸着した。製作されたグラフェンFET素子を空気中に露出させて、空気に存在する水分子がグラフェンに吸着して形成するホールドーピングによるグラフェンFETの電気的特性変化を把握した。空気は、相対湿度45%に維持した。
図2を参照すれば、従来のグラフェンFETは、製造された直後にディラック(Dirac)電圧VDiracが約26.7Vであり、経時的に水分子のホールドーピングによりディラック電圧が大きく変わるということが分かる。ディラック電圧とは、グラフェンの伝導度が最小となる点であって、グラフェンが電荷中立性を有する点を意味し、ドーピングされていないグラフェンの場合、ディラック電圧が0Vに位置する。
図3を参照すれば、本発明のグラフェンFETは、製造された直後に0V近辺でディラック電圧を有することを確認できる。したがって、本発明のグラフェンFET素子は、フッ素系高分子により、グラフェンにホールドーピングをもたらす化学的な不純物が非常に抑制されて、グラフェンの電荷中立性が安定的に維持されることを確認できる。
本発明のFETは、空気中に露出された時間が増加しても、ディラック電圧の変化が非常に小さいことを確認できる。これは、グラフェンを強い疎水性及び低い水分透過性を有するフッ素系高分子上に形成させれば、グラフェンにホールドーピングをもたらすHO分子の吸収を非常に抑制できるということを意味する。
図4は、従来のグラフェンFETと、本発明のグラフェンFETとの空気中に露出された時間の増加によるホール移動度の変化を示すグラフである。従来のグラフェンFET(G1で示されたグラフ)は、経時的に持続的にホールドーピングの濃度が増加するのに対し、本発明のグラフェンFET(G2で示されたグラフ)のホール移動度は、3週間空気に露出されたにもかかわらず、4%未満の微小な減少を示す。これは、フッ素系高分子をグラフェンと接触させた構造の本発明のグラフェンFETが、水分によるホールドーピングを抑制して、グラフェンの電荷中立性を維持させると共に、ホール移動度も安定して維持させることを意味する。
図5は、他の実施形態によるグラフェン電子素子200の構造を概略的に示す断面図である。図1のグラフェン電子素子100と実質的に同じ構成には、同じ参照番号を使用し、詳細な説明は省略する。
図5を参照すれば、グラフェンチャネル層130上には、パッシベーション層150が形成される。パッシベーション層150は、空気中の酸素、水分子がグラフェンチャネル層と接触することを防止する。パッシベーション層150は、酸化シリコンで形成される。パッシベーション層150は、約5nmないし30nm厚に形成される。
図6は、さらに他の実施形態によるグラフェン電子素子300の構造を概略的に示す断面図である。
図6を参照すれば、基板310上に絶縁層312が形成されている。基板310が絶縁性基板である場合、絶縁層312は省略してもよい。絶縁層312上には、グラフェンチャネル層330が形成され、グラフェンチャネル層330の両端には、それぞれソース電極341及びドレイン電極342が形成される。グラフェンチャネル層330上には、複層のゲート絶縁層360が形成されている。ゲート絶縁層360上には、ゲート電極370が形成される。
ゲート絶縁層360は、グラフェンチャネル層330上の有機物絶縁層362と、有機物絶縁層362上の無機物絶縁層361とを備える。無機物絶縁層361は、約100nmないし300nmの厚さに形成される。無機物絶縁層361は、酸化シリコン、酸化アルミニウム、酸化ハフニウムなどで形成される。
有機物絶縁層362は、無機物絶縁層361とグラフェンチャネル層330との界面に不純物が存在することを抑制し、グラフェンチャネル層330にホールドーピングを形成させる水分子の吸収を防止するために、強い疎水性を有した高分子絶縁層で形成される。有機物絶縁層362は、無機物絶縁層361より薄く形成される。有機物絶縁層362は、約1nmないし20nm厚に形成される。有機物絶縁層362は、スピンコーティングまたは蒸着されて形成される。有機物絶縁層362が1nmより薄く形成されれば、グラフェンチャネル層330の全面をカバーするのが困難であり、有機物絶縁層362が20nmより厚ければ、ゲート電圧が上昇する。
有機物絶縁層362は、フッ素系高分子や自己組立単分子膜で形成される。
フッ素系高分子としては、ポリフッ化ビニル(PVF)、ポリフッ化ビニリデン(PVDF)、ポリパーフルオロブテニルビニルエーテル、ポリテトラフルオロエチレン(PTFE)、デュポン社製のナフィオン(登録商標)、旭硝子社製のCYTOP(登録商標)のような非晶質フッ素高分子などが使われる。
グラフェンチャネル層330は、黒鉛から剥離されたグラフェン、またはCVD法で製造されたグラフェンを絶縁層312上に転写した後、パターニングして形成される。グラフェンチャネル層330は、単層または二層のグラフェンで形成される。
ソース電極341及びドレイン電極342は、グラフェンチャネル層330とのオーミック接触が可能な金属で形成される。ソース電極341及びドレイン電極342は、Cr/Au、Ti/Au、Pd/Auのような複層の金属層で形成される。
ゲート電極370は、ポリシリコンまたはアルミニウムのような一般の金属で形成される。
図6のトランジスタは、トップゲートタイプのトランジスタである。
グラフェンチャネル層330の幅を約1nmないし20nmに形成する場合、グラフェンチャネル層330は、サイズ効果によってバンドギャップが形成された半導体としての性質を有する。したがって、図6のグラフェン電子素子は、FETとなる。グラフェンをチャネルとして使用するFETは、常温で作動が可能である。
一方、グラフェンチャネル層330の幅を約100nm以上に形成する場合、グラフェンチャネル層330は導電体であり、キャリア移動度が常温で100,000cm−1−1であって、既存のシリコンに比べて約100倍高い。かかるグラフェンチャネル層330を有するグラフェン電子素子は、RFトランジスタとなる。図6のグラフェン電子素子300の作用は、図1ないし図5のグラフェン電子素子と実質的に同一であるので、詳細な説明は省略する。
以上、添付された図面を参照して説明された本発明の実施形態は、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は、特許請求の範囲により決まらねばならない。
本発明は、電子素子関連の技術分野に適用可能である。
100 グラフェン電子素子
110 基板
120 ゲート絶縁層
121 無機物絶縁層
122 有機物絶縁層
130 グラフェンチャネル層
141 ソース電極
142 ドレイン電極

Claims (17)

  1. ゲート電極として作用する導電性基板と、
    前記基板上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上のグラフェンチャネル層と、
    前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、を備え、
    前記ゲート絶縁層は、無機物絶縁層と、前記無機物絶縁層上の有機物絶縁層とを備え、
    前記グラフェンチャネル層は、1nmないし20nmの幅、又は、100nm以上の幅を有し、
    前記有機物絶縁層は、フッ素系高分子を含むことを特徴とするグラフェン電子素子。
  2. 前記有機物絶縁層は、前記無機物絶縁層と前記グラフェンチャネル層との間に配置されたことを特徴とする請求項1に記載のグラフェン電子素子。
  3. 前記有機物絶縁層は、ポリフッ化ビニル、ポリフッ化ビニリデン、ポリパーフルオロブテニルビニルエーテル、ポリテトラフルオロエチレン、及び非晶質フッ素高分子からなるグループから選択された少なくとも一つからなることを特徴とする請求項に記載のグラフェン電子素子。
  4. 前記有機物絶縁層は、前記無機物絶縁層より薄いことを特徴とする請求項1に記載のグラフェン電子素子。
  5. 前記有機物絶縁層は、1nmないし20nmの厚さを有することを特徴とする請求項1に記載のグラフェン電子素子。
  6. 前記無機物絶縁層は、酸化シリコン、酸化アルミニウム、及び酸化ハフニウムからなるグループから選択された一つを含むことを特徴とする請求項1に記載のグラフェン電子素子。
  7. 前記グラフェンチャネル層は、単層または二層のグラフェンからなることを特徴とする請求項1に記載のグラフェン電子素子。
  8. 前記グラフェンチャネル層は、ナノリボングラフェンであり、前記グラフェン電子素子は、電界効果トランジスタであることを特徴とする請求項1に記載のグラフェン電子素子。
  9. 前記グラフェンチャネル層を覆うパッシベーション層をさらに備えることを特徴とする請求項1に記載のグラフェン電子素子。
  10. 基板と、
    前記基板上のグラフェンチャネル層と、
    前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極に露出された前記グラフェンチャネル層を覆うゲート絶縁層と、
    前記ソース電極と前記ドレイン電極との間で、前記ゲート絶縁層上に形成されたゲート電極と、を備え、
    前記ゲート絶縁層は、有機物絶縁層と、前記有機物絶縁層上の無機物絶縁層とを備え、
    前記グラフェンチャネル層は、1nmないし20nmの幅、又は、100nm以上の幅を有し、
    前記有機物絶縁層は、フッ素系高分子を含むことを特徴とするグラフェン電子素子。
  11. 前記有機物絶縁層は、前記無機物絶縁層と前記グラフェンチャネル層との間に配置されたことを特徴とする請求項10に記載のグラフェン電子素子。
  12. 前記有機物絶縁層は、ポリフッ化ビニル、ポリフッ化ビニリデン、ポリパーフルオロブテニルビニルエーテル、ポリテトラフルオロエチレン、及び非晶質フッ素高分子からなるグループから選択された少なくとも一つからなることを特徴とする請求項10に記載のグラフェン電子素子。
  13. 前記有機物絶縁層は、前記無機物絶縁層より薄いことを特徴とする請求項10に記載のグラフェン電子素子。
  14. 前記有機物絶縁層は、1nmないし20nmの厚さを有することを特徴とする請求項10に記載のグラフェン電子素子。
  15. 前記無機物絶縁層は、酸化シリコン、酸化アルミニウム、及び酸化ハフニウムからなるグループから選択された一つを含むことを特徴とする請求項10に記載のグラフェン電子素子。
  16. 前記グラフェンチャネル層は、単層または二層のグラフェンからなることを特徴とする請求項10に記載のグラフェン電子素子。
  17. 前記グラフェンチャネル層は、ナノリボングラフェンであり、前記グラフェン電子素子は、電界効果トランジスタであることを特徴とする請求項10に記載のグラフェン電子素子。
JP2012130540A 2011-06-10 2012-06-08 複層のゲート絶縁層を備えたグラフェン電子素子 Active JP6130104B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0056341 2011-06-10
KR1020110056341A KR101813179B1 (ko) 2011-06-10 2011-06-10 복층의 게이트 절연층을 구비한 그래핀 전자 소자

Publications (2)

Publication Number Publication Date
JP2013004972A JP2013004972A (ja) 2013-01-07
JP6130104B2 true JP6130104B2 (ja) 2017-05-17

Family

ID=47292382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012130540A Active JP6130104B2 (ja) 2011-06-10 2012-06-08 複層のゲート絶縁層を備えたグラフェン電子素子

Country Status (4)

Country Link
US (1) US8994079B2 (ja)
JP (1) JP6130104B2 (ja)
KR (1) KR101813179B1 (ja)
CN (1) CN102820324B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076873B2 (en) * 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
TWI467767B (zh) * 2012-12-07 2015-01-01 Univ Nat Taiwan 石墨烯電晶體
CN103117316B (zh) * 2013-01-30 2015-08-05 中国科学院苏州纳米技术与纳米仿生研究所 基于超材料结构的石墨烯晶体管、光探测器及其应用
CN103325836B (zh) * 2013-06-08 2016-02-10 中国科学院微电子研究所 一种石墨烯场效应晶体管及其制备方法
US20150060768A1 (en) * 2013-08-13 2015-03-05 The Board Of Regents Of The University Of Texas System Method to improve performance characteristics of transistors comprising graphene and other two-dimensional materials
KR102144995B1 (ko) 2013-09-12 2020-08-14 삼성전자주식회사 그래핀 나노포어를 포함하는 나노포어 소자 및 그 제조 방법
US9318323B2 (en) 2013-10-18 2016-04-19 Globalfoundries Inc. Semiconductor devices with graphene nanoribbons
US9558929B2 (en) * 2013-11-25 2017-01-31 Nutech Ventures Polymer on graphene
WO2015126139A1 (en) * 2014-02-19 2015-08-27 Samsung Electronics Co., Ltd. Wiring structure and electronic device employing the same
WO2015164749A1 (en) * 2014-04-24 2015-10-29 The University Of Florida Research Foundation, Inc. Tunable barrier transistors for high power electronics
WO2016057179A1 (en) * 2014-10-06 2016-04-14 Applied Materials, Inc. Fluoro polymer contact layer to carbon nanotube chuck
KR102518392B1 (ko) * 2014-12-16 2023-04-06 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판
WO2016099150A1 (ko) * 2014-12-16 2016-06-23 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판
CN104485363A (zh) * 2014-12-30 2015-04-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
KR102421600B1 (ko) * 2015-11-20 2022-07-18 삼성디스플레이 주식회사 터치 센싱 유닛, 표시 장치 및 터치 센싱 유닛의 제조 방법
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
TW201827120A (zh) * 2017-01-27 2018-08-01 國立大學法人信州大學 碳被膜之製造方法及被膜之製造方法
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
WO2019054993A1 (en) * 2017-09-12 2019-03-21 Intel Corporation FERROELECTRIC FIELD EFFECT TRANSISTORS (FEFET) WITH AMBIPOLAR CHANNELS
JP7189364B2 (ja) * 2019-08-30 2022-12-13 太陽誘電株式会社 ガス判定装置、ガス判定方法及びガス判定システム
CN111463289B (zh) * 2020-04-13 2023-09-29 国家纳米科学中心 一种场效应晶体管及其制备方法和应用
WO2024105004A1 (en) * 2022-11-16 2024-05-23 Friedrich-Schiller-Universität Jena Electronic and optoelectronic devices

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001119029A (ja) 1999-10-18 2001-04-27 Fujitsu Ltd 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置
US7115916B2 (en) * 2002-09-26 2006-10-03 International Business Machines Corporation System and method for molecular optical emission
WO2004093180A1 (en) 2003-04-15 2004-10-28 California Institute Of Technology Flexible carbon-based ohmic contacts for organic transistors
JP2005045188A (ja) * 2003-07-25 2005-02-17 Fuji Xerox Co Ltd 電子素子、集積回路およびその製造方法
JP2006008454A (ja) 2004-06-25 2006-01-12 Fuji Xerox Co Ltd 炭素微粒子構造体とその製造方法、およびこれを製造するための炭素微粒子転写体と炭素微粒子構造体製造用溶液、並びに炭素微粒子構造体を用いた炭素微粒子構造体電子素子とその製造方法、そして集積回路
EP2098527B1 (en) 2006-10-25 2016-03-30 Nippon Kayaku Kabushiki Kaisha Novel fused-ring aromatic compound, process for producing the same, and use thereof
JP5135825B2 (ja) 2007-02-21 2013-02-06 富士通株式会社 グラフェントランジスタ及びその製造方法
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法
US8659009B2 (en) 2007-11-02 2014-02-25 The Trustees Of Columbia University In The City Of New York Locally gated graphene nanostructures and methods of making and using
JP2009117619A (ja) * 2007-11-06 2009-05-28 Idemitsu Kosan Co Ltd 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ
JP5353009B2 (ja) 2008-01-08 2013-11-27 富士通株式会社 半導体装置の製造方法および半導体装置
GB0802912D0 (en) 2008-02-15 2008-03-26 Carben Semicon Ltd Thin-film transistor, carbon-based layer and method of production thereof
JP2009224595A (ja) 2008-03-17 2009-10-01 Fujifilm Corp 有機電界発光表示装置及びその製造方法
JP5471000B2 (ja) * 2008-04-24 2014-04-16 東レ株式会社 電界効果型トランジスタ
JP2009277803A (ja) 2008-05-13 2009-11-26 Fujitsu Ltd 半導体装置、半導体装置の製造方法およびトランジスタ
KR20090132874A (ko) 2008-06-23 2009-12-31 삼성전자주식회사 강유전체 메모리 소자
JPWO2010010766A1 (ja) * 2008-07-25 2012-01-05 日本電気株式会社 電界効果型トランジスタおよび回路装置
JP5473616B2 (ja) 2009-02-09 2014-04-16 独立行政法人理化学研究所 テラヘルツ電磁波検出装置とその検出方法
US8841650B2 (en) 2009-02-23 2014-09-23 Cornell University Electronic-structure modulation transistor
KR101156620B1 (ko) 2009-04-08 2012-06-14 한국전자통신연구원 그라핀 채널층을 가지는 전계 효과 트랜지스터
US8445893B2 (en) 2009-07-21 2013-05-21 Trustees Of Columbia University In The City Of New York High-performance gate oxides such as for graphene field-effect transistors or carbon nanotubes
GB2474827A (en) * 2009-08-04 2011-05-04 Cambridge Display Tech Ltd Surface modification
JP5544796B2 (ja) * 2009-09-10 2014-07-09 ソニー株式会社 3端子型電子デバイス及び2端子型電子デバイス
US8227842B2 (en) * 2009-09-21 2012-07-24 Hitachi Global Storage Technologies Netherlands B.V. Quantum well graphene structure
CN102598277B (zh) * 2009-11-13 2015-07-08 富士通株式会社 半导体装置及其制造方法
JP4527194B1 (ja) 2009-12-11 2010-08-18 エンパイア テクノロジー ディベロップメント エルエルシー グラフェン構造体、グラフェン構造体の製造方法、及び電子デバイス
CN101777583B (zh) * 2010-02-05 2011-09-14 电子科技大学 一种石墨烯场效应晶体管
JP2012015481A (ja) * 2010-06-01 2012-01-19 Sony Corp 電界効果トランジスタの製造方法、電界効果トランジスタおよび半導体酸化グラフェンの製造方法
KR101736971B1 (ko) * 2010-10-01 2017-05-30 삼성전자주식회사 그래핀 전자 소자 및 제조방법
CN102593169B (zh) * 2011-01-07 2015-10-28 中国科学院微电子研究所 一种碳基场效应晶体管及其制备方法

Also Published As

Publication number Publication date
CN102820324A (zh) 2012-12-12
KR20120137053A (ko) 2012-12-20
CN102820324B (zh) 2017-04-12
US8994079B2 (en) 2015-03-31
KR101813179B1 (ko) 2017-12-29
US20120313079A1 (en) 2012-12-13
JP2013004972A (ja) 2013-01-07

Similar Documents

Publication Publication Date Title
JP6130104B2 (ja) 複層のゲート絶縁層を備えたグラフェン電子素子
KR101736971B1 (ko) 그래핀 전자 소자 및 제조방법
KR101922115B1 (ko) 이중 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터
US8063451B2 (en) Self-aligned nano field-effect transistor and its fabrication
KR102216543B1 (ko) 그래핀-금속 접합 구조체 및 그 제조방법, 그래핀-금속 접합 구조체를 구비하는 반도체 소자
TWI397184B (zh) 氧化物半導體薄膜電晶體
US9040364B2 (en) Carbon nanotube devices with unzipped low-resistance contacts
TWI472038B (zh) 電子裝置、其製造方法以及顯示裝置
US20150060768A1 (en) Method to improve performance characteristics of transistors comprising graphene and other two-dimensional materials
TWI632679B (zh) Electronic device and method of manufacturing same
KR20140072789A (ko) 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터 및 그 제조방법
Kim et al. In-situ metallic oxide capping for high mobility solution-processed metal-oxide TFTs
KR102023111B1 (ko) 용액 공정 처리된 탄소/불소중합체 전계 효과 트랜지스터와 그 전하 전이 개선 방법
US20140158988A1 (en) Graphene transistor
TWI460856B (zh) 電子元件及其製造方法
Sharma et al. Two-dimensional van der Waals hafnium disulfide and zirconium oxide-based micro-interdigitated electrodes transistors
KR101900045B1 (ko) 고유전율 유전체를 이용한 전이금속 칼코게나이드 채널을 포함하는 트랜지스의 제조방법 및 그 제조방법에 따라 제조된 트랜지스터
JP2010118445A (ja) 薄膜トランジスタ及びその製造方法
Karteri et al. Photosensing properties of pentacene thin film transistor with solution-processed silicon dioxide/graphene oxide bilayer insulators
TWI398952B (zh) 電晶體
KR102581497B1 (ko) 반도체성 2차원 물질 기반 트랜지스터 제조방법
Yang et al. Solution-processable low-voltage carbon nanotube field-effect transistors with high-k relaxor ferroelectric polymer gate insulator
WO2015081416A1 (en) Buried source schottky barrier thin film transistor and method of manufacture
CN113644109B (zh) 晶体管及其制备方法
CN110190122B (zh) 晶体管及其形成方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160427

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161114

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170413

R150 Certificate of patent or registration of utility model

Ref document number: 6130104

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250