KR20140072789A - 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터 및 그 제조방법이 개시된다. 개시된 전계효과 트랜지스터는, 게이트 전극, 상기 게이트 전극을 덮는 게이트 절연층, 상기 게이트 절연층 상에서 서로 이격된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극과 그 양단이 접촉되는 전이금속 다이칼코지나이드 채널을 포함한다.
상기 게이트 절연층에는 상기 채널의 하부에 형성되어 상기 채널이 상기 게이트 절연층과 이격되게 하는 오목부가 형성된다.
상기 게이트 절연층에는 상기 채널의 하부에 형성되어 상기 채널이 상기 게이트 절연층과 이격되게 하는 오목부가 형성된다.
Description
캐리어 이동도가 향상된 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
전계효과 트랜지스터의 특성은 채널층의 물질에 따라 달라질 수 있다. 채널층의 물질은 박막 트랜지스터의 특성을 결정하는 중요한 요인일 수 있다. 예컨대 전계효과 트랜지스터의 캐리어 이동도, on/off ratio은 채널의 특성에 좌우된다. 최근 실리콘 채널 대신에 2차원 반도체 채널로 그래핀이 각광을 받고 있다. 그래핀의 캐리어 이동도는 매우 높으나, on/off 특성이 나쁘다. 이에 따라 그래핀의 on/off 특성을 향상시키는 연구가 진행되고 있다.
한편, 2차원 반도체로서 전이금속 다이칼코지나이드를 채널로 사용하는 경우, on/off ratio 특성은 매우 우수하나, 캐리어 이동도는 낮다.
캐리어 이동도 특성을 개선한 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터가 요구된다.
캐리어 이동도를 개선한 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터를 제공한다.
상기 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 제조방법을 제공한다.
본 발명의 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터는:
게이트 전극;
상기 게이트 전극을 덮는 게이트 절연층;
상기 게이트 절연층 상에서 서로 이격된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극과 그 양단이 접촉되는 전이금속 다이칼코지나이드 채널;을 구비하며,
상기 게이트 절연층에서 상기 채널의 하부에 형성되어 상기 채널이 상기 게이트 절연층과 이격되게 하는 오목부가 형성된다.
상기 오목부는 대략 5~200nm 깊이를 가진다.
상기 게이트 절연층은 상기 오목부에 의해 돌출된 돌출부를 포함하며, 상기 돌출부는 상기 소스 전극 및 상기 드레인 전극의 하부에 형성될 수 있다.
상기 채널을 덮는 고유전체층을 더 구비할 수 있다.
상기 채널은 단층 또는 복수층 구조로 이루어진다.
상기 채널은 복수층 구조이며, 상기 복수층 사이에 형성된 고유전체층을 더 포함할 수 있다.
상기 고유전체층은 하프늄 옥사이드 또는 알루미나로 이루어질 수 있다.
상기 채널은 전이금속과 두 개의 칼코겐으로 이루어진 화합물이며, 상기 칼코겐은 S, Se, Te 중 선택된 어느 하나일 수 있다.
상기 채널은 MoS2, MoSe2, WS2, WSe2, MoTe2 중 어느 하나를 포함할 수 있다.
다른 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 제조방법은:
게이트 전극 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 전이금속 다이칼코지나이드 채널을 형성하는 단계;
상기 게이트 절연층 상에서 상기 채널의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 게이트 절연층에서 상기 채널의 하부에 상기 채널이 상기 게이트 절연층과 이격되게 하는 오목부를 형성하는 단계;를 포함한다.
상기 오목부 형성단계는, 결과물을 BOE 용액에 디핑하여 상기 소스 전극 및 상기 드레인 전극의 하부에 있는 상기 게이트 절연층을 제외한 상기 게이트 절연층의 표면을 식각하는 단계일 수 있다.
상기 결과물을 알코올 용액에 디핑한 후, 상기 결과물을 건조시키는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 게이트 절연층의 상면에 오목부가 형성되어서 채널이 게이트 절연층과 이격되므로, 게이트 절연층의 표면의 오염과 상기 표면과의 접촉에 의한 영향으로 전이금속 다이칼코지나이드 채널의 고유 전기적 특성이 열화되는 것이 방지되므로, 상대적으로 캐리어 이동도가 향상된다.
또한, 채널층을 복수의 전이금속 다이칼코지나이드로 형성하므로, 캐리어 이동경로가 증가한다.
복수의 채널층 사이에 고유전체층의 형성으로 캐리어의 스캐터링이 감소되므로 캐리어 이동도가 향상될 수 있다.
도 1은 일 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터를 개략적으로 보여주는 단면도이다.
도 2는 전이금속 다이칼코지나이드 채널을 단층의 전이금속 다이칼코지나이드로 형성할 때의 구조를 개략적으로 보여주는 도면이다.
도 3은 전이금속 다이칼코지나이드 채널을 복수층의 전이금속 다이칼코지나이드로 형성할 때의 구조를 개략적으로 보여주는 도면이다.
도 4는 일 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 트랜지스터의 I-V 특성을 보여주는 그래프다.
도 5는 다른 실시예에 따른 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 구조의 일부를 보여주는 단면도다.
도 6a ~ 도 6d는 다른 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 제조방법을 설명하는 도면이다.
도 2는 전이금속 다이칼코지나이드 채널을 단층의 전이금속 다이칼코지나이드로 형성할 때의 구조를 개략적으로 보여주는 도면이다.
도 3은 전이금속 다이칼코지나이드 채널을 복수층의 전이금속 다이칼코지나이드로 형성할 때의 구조를 개략적으로 보여주는 도면이다.
도 4는 일 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 트랜지스터의 I-V 특성을 보여주는 그래프다.
도 5는 다른 실시예에 따른 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 구조의 일부를 보여주는 단면도다.
도 6a ~ 도 6d는 다른 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 제조방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터(100)를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터(100)는, 기판(110) 상에 형성된 게이트 전극(120)과, 게이트 전극(120)을 덮는 게이트 절연층(130)을 포함한다. 게이트 절연층(130)에서 게이트 전극(120)의 상방에 전이금속 다이칼코지나이드 채널(140)이 형성되어 있다. 상기 채널(140) 상에는 고유전체층(150)이 형성되어 있다. 게이트 절연층(130) 상에서 채널(140)의 양단을 덮는 소스 전극(161) 및 드레인 전극(162)이 형성되어 있다.
기판(110)은, 일반적인 반도체 소자를 제조하는데 사용되는 기판을 사용할 수 있다. 예를 들어, 기판(110)은 유리 기판, 플라스틱 기판, 실리콘 기판 중 어느 하나를 사용할 수 있다. 기판(110)이 도전성 기판, 예컨대 실리콘 기판인 경우, 게이트 전극(120)과의 절연을 위해서 기판(110)의 표면에는 산화층, 예를 들어 실리콘 기판을 열산화하여 형성된 SiO2층이 더 형성될 수 있다.
게이트 전극(120)은 채널(140)의 전기적 특성을 제어하기 위한 것으로, 도전성 물질, 예를 들어, 일반적인 전극 물질인 금속이나 도전성 산화물 등을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극(120)은, Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 도전성 산화물을 사용하여 형성될 수 있다.
기판(110)이 도전성 기판으로 형성되는 경우, 게이트 전극(120)을 사용하지 않고 기판(110)을 게이트 전극으로 사용할 수도 있다.
게이트 절연층(130)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(130)은 SiO2이나 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3 등을 사용하여 형성될 수 있다.
게이트 절연층(130)에는 오목부(152)가 형성되어 있다. 게이트 절연층(130)에서 오목부(152)에 의해 돌출된 돌출부(154)는 소스 전극(161) 및 드레인 전극(162)의 하부에 형성된다. 또한, 오목부(152)는 돌출부(154)를 감싸도록 형성된다. 오목부(152)의 깊이(D)는 대략 5~200nm 일 수 있다. 오목부(152)의 깊이(D)가 5nm 보다 작으면, 채널(140)이 오목부(152)의 바닥인 게이트 절연층(130)에 접촉하게 될 수 있다. 오목부(152)의 깊이(D)가 200nm 보다 크면 게이트 전극(120)에 인가되는 구동전압이 증가할 수 있다.
도 2는 전이금속 다이칼코지나이드 채널(140)을 단층의 전이금속 다이칼코지나이드로 형성할 때의 구조를 개략적으로 보여준다. 도 3은 전이금속 다이칼코지나이드 채널(140)을 복수층의 전이금속 다이칼코지나이드로 형성할 때의 구조를 개략적으로 보여준다.
도 2 및 도 3을 참조하면, 전이금속 다이칼코지나이드(transition metal dichalcogenide, TMD)는 전이금속(transition metal: 140a)과 두 개의 칼코겐(Chalcogen: 140b, 140c)으로 이루어진 화합물로서, 층내(in-plane)에는 강한 원자간 공유 결합으로 이루어져 있다. 복수층의 전이금속 다이칼코지나이드는 층간(interlayer)에 약한 반데르발스 힘으로 연결된 층상구조(layered structure)를 가진다. 이러한 전이금속 다이칼코지나이드는 밴드갭(band gap)을 갖는 반도체 특성을 보인다.
전이금속 다이칼코지나이드 채널(140)은, 이러한 전이금속 다이칼코지나이드 로 형성되며, 도 2에서와 같은 단층 구조 또는 도 3에서와 같은 복수층 구조로 형성될 수 있다. 복수의 층으로 이루어진 전이금속 다이칼코지나이드 채널(140)은 캐리어의 이동경로가 증가하므로, 캐리어의 이동도가 향상된다.
전이금속 다이칼코지나이드 채널(140)은, 전이금속, 예컨대 Mo, W, Nb 중 어느 하나에 두 개의 칼코겐이 결합된 2차원 판상 구조다. 칼코겐으로는 S, Se, Te 등이 사용될 수 있다. 전이금속 다이칼코지나이드 채널(140)은 MoS2, MoSe2, WS2, WSe2, MoTe2 중 어느 하나를 포함할 수 있다.
채널(140)은 양단이 각각 소스 전극(161) 및 드레인 전극(162)에 의해 지지된 서스펜디드 채널이다.
고유전체층(150)은 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3 등을 사용하여 형성될 수 있다. 고유전체층(150)은 이동하는 캐리어의 스캐터링(scattering)을 감소시키므로 이동도(mobility)를 향상시킨다.
소스 전극(161) 및 드레인 전극(162)은 Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등을 사용하여 형성될 수 있다. 소스 전극(161) 및 드레인 전극(162)은 단일층 또는 다중층일 수 있다.
도 4는 전이금속 다이칼코지나이드 채널로 MoS2 싱글층을 사용하고, 오목부 깊이를 150nm, 게이트 절연층으로 300nm 두께의 실리콘 옥사이드를 사용하여 제작한 트랜지스터의 I-V 특성을 보여주는 그래프다. 커브(C1)는 오목부 형성전 트랜지스터의 특성을 보여주며, 커브(C2)는 오목부가 형성된 트랜지스터의 특성을 보여준다. 소스-드레인 전압은 10mV를 유지하였다.
도 4를 참조하면, 오목부가 형성된 본 개시에 따른 트랜지스터의 이동도가 향상되며, 온/오프 특성도 향상되는 것을 볼 수 있다. 즉, 이동도 및 온/오프 비가 대략 2-10배 향상되었다. 예컨대, 이동도는 0.1 cm2V-1S- 1 에서 0.9 cm2V-1S- 1 로 증가되었으며, 온/오프 비는 105로 향상되었다.
상기 실시예에 따르면, 게이트 절연층의 상면에 오목부가 형성되어서 채널이 게이트 절연층과 이격되어 있다. 이에 따라 게이트 절연층의 표면의 오염과 상기 표면과의 접촉에 의한 영향으로 전이금속 다이칼코지나이드 채널의 고유 전기적 특성이 열화되는 것이 방지되므로, 상대적으로 캐리어 이동도가 향상된다. 또한, 트랜지스터(100)의 소스 전극(161) 및 드레인 전극(162) 사이의 전압 인가로 채널(140)이 히팅되며, 어닐링 효과로 채널(140)의 표면의 유기 잔재(organic resides) 및 흡착 개스(adsorbed gas)를 셀프-클리닝하며, 이에 따라 트랜지스터 특성이 향상된다.
도 5는 다른 실시예에 따른 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 구조를 보여주는 단면도다. 채널의 단면 구조를 제외한 다른 구조는 도 1의 구조와 실질적으로 동일하므로, 도 5에는 채널의 단면 구조만을 도시하였다.
도 5를 참조하면, 채널(240)은 교번적으로 적층된 전이금속 다이칼코지나이드층(241)과 절연층(242)을 포함한다. 채널(240)은 도 1의 전이금속 다이칼코지나이드 채널(140) 대신에 적용될 수 있다. 전이금속 다이칼코지나이드층(241)은 상기 실시예의 전이금속 다이칼코지나이드 채널(140)과 실질적으로 동일한 물질로 형성될 수 있으며 상세한 설명은 생략한다.
절연층(242)은 유전율이 높은 High-K 물질인 HfO2, Al2O3 등을 사용하여 형성될 수 있다. 절연층(242)은 이동하는 캐리어의 스캐터링(scattering)을 감소시키므로 이동도(mobility)를 향상시킨다.
도 5에서는 3층의 전이금속 다이칼코지나이드층(241)과 그 사이의 절연층(242)을 도시하였지만 본 발명은 이에 한정되지 않는다. 예컨대, 2층 또는 4층 이상의 전이금속 다이칼코지나이드층(241)과 그 사이의 절연층(242)를 포함할 수도 있다.
상기 다른 실시예에 따르면, 상술한 오목부에 의한 캐리어 이동도 향상 효과와 더불어, 고유전체의 사용으로 이동하는 캐리어의 스캐터링을 감소시킬 수 있으며, 또한, 복수의 전이금속 다이칼코지나이드 채널을 포함하므로 캐리어의 이동경로가 증가하므로, 결과적으로 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 이동도가 증가된다.
도 6a ~도 6d는 다른 실시예에 따른 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 제조방법을 설명하는 도면이다. 도 1-4의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 6a를 참조하면, 기판(110) 상에 전극물질을 증착한 다음, 상기 전극물질을 패터닝하여 게이트 전극(120)을 형성한다. 기판(110)은 일반적인 반도체 소자를 제조하는데 사용되는 기판을 사용할 수 있다. 예를 들어, 기판(110)은 유리 기판, 플라스틱 기판, 실리콘 기판 중 어느 하나를 사용할 수 있다. 기판(110)이 도전성 기판, 예컨대 실리콘 기판인 경우, 기판(110)의 표면에는 산화층, 예를 들어 실리콘 기판을 열산화하여 형성된 SiO2층이 더 형성될 수 있다.
게이트 전극(120)은 일반적인 전극 물질인 금속이나 도전성 산화물 등을 사용하여 형성될 수 있다.
한편, 기판(110)을 도전성 기판으로 형성하는 경우, 게이트 전극(120)을 형성하지 않고 도전성 기판을 백게이트 기판으로 사용할 수도 있으며, 상세한 설명은 생략한다.
기판(110) 상에 게이트 전극(120)을 덮는 게이트 절연층(130)을 형성한다. 게이트 절연층(130)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(130)은 SiO2 나 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3 등을 사용하여 형성될 수 있다.
게이트 절연층(130)은 대략 250nm - 500nm 두께로 형성될 수 있다. 게이트 절연층(130)의 두께는 그 상면에 형성되는 오목부의 깊이에 따라 달라질 수 있다.
도 6b를 참조하면, 게이트 절연층(130) 상으로 게이트 전극(120)의 상방에 전이금속 다이칼코지나이드(140)를 전사한다. 상기 전사는 다이칼코지나이드 물질이 적층된 광물, 예컨대 몰리브데나이트(molybdenite)를 기계적으로 벗겨서(mechanical exfoliation) 전사할 수 있다. 또한, 대면적으로 합성된 다이칼코지나이드 물질층을 사용하여 전사할 수 있다. 또한, 상기 전사 대신에 직접 게이트 절연층(130) 상으로 다이칼코지나이드를 증착할 수도 있다.
필요시, 게이트 절연층(130) 상에 형성된 다이칼코지나이드(140)를 패터닝하여 다이칼고지나이드 채널을 만들 수도 있다. 다이칼코지나이드는 이하에서 다이칼코지나이드 채널(140)로도 칭한다.
다이칼코지나이드 채널(140)은 단층 또는 복층으로 형성될 수 있다.
다이칼코지나이드 채널(140) 상에 고유전체층(150)을 형성한다. 고유전체층(150)은 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3 등을 사용하여 형성될 수 있다.
본 실시예에서는 하나의 다이칼코지나이드 채널(140) 상에 고유전체층(150)을 형성하는 것을 개시하였지만, 본 개시는 이에 한정되지 않는다. 예컨대, 도 5를 참조하면, 게이트 절연층(130) 상에 다이칼코지나이드(140)와 고유전체층(150)을 교번적으로 형성하여 복수의 다이칼코지나이드와 그 사이의 고유전체층을 형성할 수 있다.
도 6c를 참조하면, 다이칼코지나이드 채널(140)의 양단에 통상의 반도체 공정을 사용하여 소스 전극(161) 및 드레인 전극(162)을 형성한다.
도 6d를 참조하면, 게이트 절연층(130)에서 소스 전극(161) 및 드레인 전극(162)이 형성된 영역 이외의 게이트 절연층의 표면 영역을 습식 에칭 공정으로 제거한다. 예를 들어 도 6c의 결과 구조물을 BOE 용액에 디핑한다. BOE 용액은 40% NH4F 용액과 49% HF 용액을 대략 6:1로 혼합한 용액일 수 있다. 이에 따라, 소스 전극(161) 및 드레인 전극(162)의 하부에 돌출부(154)가 형성될 수 있다. 디핑 시간에 따라 오목부(152)의 깊이가 증가한다. 오목부(152) 깊이(D)는 대략 5nm 200nm 일 수 있다.
이어서, 결과 구조물을 건조한다. 다이칼코지나이드 채널(140)이 오목부(152) 바닥에 점착되는 것을 방지하기 위해 건조 전에 게이트 절연층(130) 상에 알코올, 예컨대 메타놀 또는 에타놀 용액을 주입한다. 예컨대 결과 구조물을 알코올 용액에 디핑한 후 건조시킨다. 이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 전계효과 트랜지스터 110: 기판
120: 게이트 전극 130: 게이트 절연층
140: 전이금속 다이칼코지나이드 채널 150: 고유전체층
152: 오목부 154: 돌출부
161: 소스 전극 162: 드레이 전극
120: 게이트 전극 130: 게이트 절연층
140: 전이금속 다이칼코지나이드 채널 150: 고유전체층
152: 오목부 154: 돌출부
161: 소스 전극 162: 드레이 전극
Claims (19)
- 게이트 전극;
상기 게이트 전극을 덮는 게이트 절연층;
상기 게이트 절연층 상에서 서로 이격된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극과 그 양단이 접촉되는 전이금속 다이칼코지나이드 채널;을 구비하며,
상기 게이트 절연층에서 상기 채널의 하부에 형성되어 상기 채널이 상기 게이트 절연층과 이격되게 하는 오목부가 형성된 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터. - 제 1 항에 있어서,
상기 오목부는 대략 5~200nm 깊이를 가진 전계효과 트랜지스터. - 제 1 항에 있어서,
상기 게이트 절연층은 상기 오목부에 의해 돌출된 돌출부를 포함하며, 상기 돌출부는 상기 소스 전극 및 상기 드레인 전극의 하부에 형성된 전계효과 트랜지스터. - 제 1 항에 있어서,
상기 채널을 덮는 고유전체층을 더 구비한 전계효과 트랜지스터. - 제 4 항에 있어서,
상기 고유전체층은 하프늄 옥사이드 또는 알루미나로 이루어진 전계효과 트랜지스터. - 제 1 항에 있어서,
상기 채널은 단층 또는 복수층 구조로 이루어진 전계효과 트랜지스터. - 제 6 항에 있어서,
상기 채널은 복수층 구조이며, 상기 복수층 사이에 형성된 고유전체층을 더 포함하는 전계효과 트랜지스터. - 제 7 항에 있어서,
상기 고유전체층은 하프늄 옥사이드 또는 알루미나로 이루어진 전계효과 트랜지스터. - 제 1 항에 있어서,
상기 채널은 전이금속과 두 개의 칼코겐으로 이루어진 화합물이며, 상기 칼코겐은 S, Se, Te 중 선택된 어느 하나를 포함하는 전계효과 트랜지스터. - 제 9 항에 있어서,
상기 채널은 MoS2, MoSe2, WS2, WSe2, MoTe2 중 어느 하나를 포함하는 전계효과 트랜지스터. - 게이트 전극 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 전이금속 다이칼코지나이드 채널을 형성하는 단계;
상기 게이트 절연층 상에서 상기 채널의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 게이트 절연층에서 상기 채널의 하부에 상기 채널이 상기 게이트 절연층과 이격되게 하는 오목부를 형성하는 단계;를 포함하는 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터의 제조방법. - 제 11 항에 있어서,
상기 오목부 형성단계는 대략 5nm~200nm 깊이를 가진 오목부를 형성하는 단계인 제조방법. - 제 11 항에 있어서,
상기 오목부 형성단계는, 결과물을 BOE 용액에 디핑하여 상기 소스 전극 및 상기 드레인 전극의 하부에 있는 상기 게이트 절연층을 제외한 상기 게이트 절연층의 표면을 식각하는 단계인 제조방법. - 제 11 항에 있어서,
상기 결과물을 알코올 용액에 디핑한 후, 상기 결과물을 건조시키는 단계를 더 포함하는 제조방법. - 제 11 항에 있어서,
상기 채널 상에 고유전체층을 형성하는 단계를 더 포함하는 제조방법. - 제 11 항에 있어서,
상기 채널 형성단계는 상기 게이트 절연층 상에 전이금속 다이칼코지나이드층과 고유전체층을 교번적으로 형성하는 단계인 제조방법. - 제 11 항에 있어서,
상기 채널 형성단계는 단층 또는 복수층 구조로 상기 채널을 형성하는 단계인 제조방법. - 제 11 항에 있어서,
상기 채널은 전이금속과 두 개의 칼코겐으로 이루어진 화합물이며, 상기 칼코겐은 S, Se, Te 중 선택된 어느 하나를 포함하는 제조방법. - 제 18 항에 있어서,
상기 채널은 MoS2, MoSe2, WS2, WSe2, MoTe2 중 어느 하나를 포함하는 제조방법.
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