CN111009570B - 晶体管结构 - Google Patents

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Abstract

一种晶体管结构包含衬底及在所述衬底上的鳍结构。所述鳍结构包含未经掺杂部分、第一经掺杂部分及第二经掺杂部分。所述晶体管结构包含在所述鳍结构上介于所述第一经掺杂部分与所述第二经掺杂部分之间的电极及在所述鳍结构上的绝缘层。所述晶体管结构包含在所述绝缘层中位于所述鳍结构的第一侧处且在所述电极与所述第二经掺杂部分之间的第一沟槽，及在所述绝缘层中位于所述鳍结构的第二侧处且在所述电极与所述第二经掺杂部分之间的第二沟槽。所述第一沟槽包含第一导电材料，且所述第二沟槽包含第二导电材料。

Description

晶体管结构
技术领域
实例性实施例一般来说针对于晶体管结构，且更特定来说针对于鳍式场效应晶体管(FinFET)结构。
背景技术
晶体管在电子器件中具有各种应用。在利用功率放大器的应用中，可与FinFET结构一起采用横向扩散金属氧化物半导体(LDMOS)晶体管配置。常规LDMOS晶体管具有关于最小接通电阻、最大驱动电流及/或可靠性特性的限制。
发明内容
在一个方面中，本申请案提供一种晶体管结构，其包括：衬底；鳍结构，其在所述衬底上且包含未经掺杂部分、第一经掺杂部分及第二经掺杂部分，所述第二经掺杂部分通过所述未经掺杂部分与所述第一经掺杂部分分隔开；电极，其在所述鳍结构上介于所述第一经掺杂部分与所述第二经掺杂部分之间；绝缘层，其在所述鳍结构上；第一沟槽，其在所述绝缘层中位于所述鳍结构的第一侧处且在所述电极与所述第二经掺杂部分之间，所述第一沟槽包含第一导电材料；及第二沟槽，其在所述绝缘层中位于所述鳍结构的第二侧处且在所述电极与所述第二经掺杂部分之间，所述第二侧与所述第一侧相对，所述第二沟槽包含第二导电材料。
在另一方面中，本申请案提供一种鳍式场效应晶体管(FinFET)，其包括：衬底；鳍结构，其在所述衬底上且包含源极、漏极及将所述源极与所述漏极分隔开的部分；栅极电极，其在所述鳍结构上且在所述源极与所述漏极之间；绝缘层，其在所述鳍结构上；第一沟槽，其在所述绝缘层中位于所述鳍结构的第一侧处且在所述栅极电极与所述漏极之间，所述第一沟槽包含第一金属；及第二沟槽，其在所述绝缘层中位于所述鳍结构的第二侧处且在所述栅极电极与所述漏极之间，所述第二侧与所述第一侧相对，所述第二沟槽包含第二金属。
在另一方面中，本申请案提供一种晶体管，其包括：衬底；至少一个外延结构，其在所述衬底上且包含源极、漏极及将所述源极与所述漏极分隔开的部分，所述至少一个外延结构为线性的且在第一方向上延伸；栅极电极，其在所述至少一个外延结构上且在所述源极与所述漏极之间；绝缘层，其在所述至少一个外延结构上；及导电结构，其电连接到所述栅极电极且在所述栅极电极与所述漏极之间的一位置处横跨所述至少一个外延结构。
附图说明
连同未必按比例绘制的附图来描述发明性概念：
图1图解说明根据至少一个实例性实施例的晶体管结构；
图2图解说明根据至少一个实例性实施例的沿着图1中的线AA-AA’的晶体管结构的横截面视图；
图3图解说明根据至少一个实例性实施例的沿着图1中的线BB-BB’的晶体管结构的横截面视图；及
图4图解说明根据至少一个实例性实施例的形成图1到3中的晶体管结构的方法。
具体实施方式
至少一个实例性实施例涉及一种基于LDMOS的晶体管，其允许对晶体管的接通电阻进行动态调谐同时改进驱动电流且维持可靠性。举例来说，深金属沟槽沿着晶体管的电流路径插入到浅沟槽隔离(STI)区域中，此有助于在电压施加到金属沟槽时在电流路径中积累载子。
随后说明仅提供实例性实施例，且并不打算限制权利要求书的范围、适用性或配置。确切来说，随后说明将给所属领域的技术人员提供用于实施所描述实施例的授权说明。应理解，可在不背离所附权利要求书的精神及范围的情况下在元件的功能及布置方面做出各种改变。
将在本文中参考为理想化配置的示意性图解说明的图式来描述实例性实施例的各种方面。如此，预期会因(举例来说)制造技术及/或公差产生图解说明的形状的变化。因此，此文件通篇所呈现的实例性实施例的各种方面不应解释为限于本文中所图解说明且描述的元件(例如，区域、层、区段、衬底等)的特定形状，而是将包含由(举例来说)制造引起的形状偏差。通过实例方式，经图解说明或描述为矩形的元件可具有在其边缘处的修圆或弯曲特征及/或梯度浓度而非从一个元件到另一元件的不连续改变。因此，图式中所图解说明的元件本质上为示意性的且其形状不打算图解说明元件的精确形状且不打算限制实例性实施例的范围。
将理解，当例如区域、层、区段、衬底等等的元件称为“在另一元件上”时，其可直接在所述另一元件上，或还可存在介入元件。相比之下，当元件称为“直接在另一元件上”时，不存在介入元件。将进一步理解，当元件称为“形成”或“建立”于另一元件上时，其可生长、沉积、蚀刻、附接、连接、耦合或以其它方式制备或制作于所述另一元件或介入元件上。
此外，例如“下部”或“底部”及“上部”或“顶部”的相对术语可在本文中用于描述一个元件与另一元件的关系，如图式中所图解说明。将理解，除图式中所描绘的定向以外，相对术语还打算涵盖设备的不同定向。通过实例方式，如果翻转图式中的设备，那么经描述为在其它元件的“下部”侧上的元件将定向于其它元件的“上部”侧上。因此，术语“下部”可取决于设备的特定定向而涵盖“下部”及“上部”的定向两者。类似地，如果翻转图式中的设备，那么描述为在其它元件“下面”或“下方”的元件将定向于其它元件“上面”。术语“下面”或“下方”因此可涵盖上面及下面的定向两者。
短语“至少一个”、“一或多个”、“或”及“及/或”为开放式表达，其在操作中既为连接词又为反意连接词。举例来说，表达“A、B及C中的至少一者”、“A、B或C中的至少一者”、“A、B及C中的一或多者”、“A、B或C中的一或多者”、“A、B及/或C”及“A、B或C”中的每一者意指单独A、单独B、单独C、A与B一起、A与C一起、B与C一起或A、B与C一起。
除非另有定义，否则本文中所使用的所有术语(包含技术及科学术语)具有与本发明所属技术领域的人员通常所理解的相同的含义。将进一步理解，术语(例如常用字典中所定义的那些术语)应解释为具有与其在相关技术的上下文及本发明中的含义一致的含义。
如本文中所使用，单数形式“一(a、an)”及“所述(the)”也打算包含复数形式，除非上下文另有明确指示。将进一步理解，术语“包含(include)”、“包含(includes)”、“包含(including)”、“包括(comprise)”、“包括(comprises)”及/或“包括(comprising)”在于本说明书中使用时指定存在所陈述特征、整数、步骤、操作、元件及/或组件，但并不排除存在或添加一或多个其它特征、整数、步骤、操作、元件、组件及/或其群组。术语“及/或”包含相关联所列物项中的一或多者的任何及所有组合。
图1图解说明根据至少一个实例性实施例的晶体管结构100。图2图解说明沿着图1中的线AA-AA’的晶体管结构100的横截面视图。图3图解说明沿着图1中的线BB-BB’的晶体管结构100的横截面视图。在此处，应了解，可为了图解说明方便而从各图的各种视图省略晶体管结构100的各种元件。举例来说，图1未展示衬底105的元件以避免与晶体管结构100的其它元件混淆。
参考图1到3，晶体管结构100包含衬底105及在衬底105上的鳍结构110。举例来说，鳍结构110包括具有线性形状的外延结构。在至少一个实例性实施例中，鳍结构110包括多个鳍110A到110D。鳍110A到110D可包括外延生长的半导体材料，例如硅。每一鳍110A到110D可包含部分(例如，未经掺杂部分)117、第一经掺杂部分(或源极或源极区域)115及第二经掺杂部分(或漏极或漏极区域)120。如图2中所展示，第二经掺杂部分120通过未经掺杂部分117与第一经掺杂部分115分隔开。第一经掺杂部分115及第二经掺杂部分120可为掺杂有p型杂质或n型杂质(例如，1E19到1E20/cm3)(根据涉及偏好做出的决定)的经高度掺杂区域。如图2中所展示，第一经掺杂部分115及第二经掺杂部分120各自包含在鳍结构110上的凸起部分115A及120A。尽管在图1到3中图解说明四个鳍110A到110D，但应理解，可取决于设计偏好而包含更多或更少鳍。
晶体管结构100进一步包含在鳍结构110上介于第一经掺杂部分115与第二经掺杂部分120之间的电极(或栅极电极)125。如图1及2中所展示，电极125距第一经掺杂部分115比距第二经掺杂部分120更近。还如所展示，电极125可在鳍结构110的未经掺杂部分117上。
晶体管结构100可进一步包含电极116、122及127。电极116可为用于源极115的源极电极且电极122可为用于漏极120的漏极电极。电极127可为在鳍结构110上且在电极125与漏极120之间的虚设电极。电极116、122、125及127中的每一者可包含金属，例如铜、钨等等，且可包含形成于每一电极116、122、125及127的两侧上的相应绝缘间隔件180。间隔件180可包含绝缘材料，例如氧化物。
如图2中所展示，衬底105可包含阱区域170及175。在至少一个实例性实施例中，阱区域170为p阱区域且阱区域175为n阱区域。然而，实例性实施例不限于此且区域170及175的导电类型可根据设计偏好而变化。衬底105可进一步包含隔离区域(例如，STI区域)160及165以隔离晶体管结构100与周围结构(未展示)。
晶体管结构100进一步包含在鳍结构110及电极125上的绝缘层130。绝缘层130可包含绝缘材料，例如氧化物。
如图1及3中所展示，晶体管结构100包含在绝缘层130中位于鳍结构110的第一侧处且在电极125与第二经掺杂部分120之间的第一沟槽135。第一沟槽135包含第一导电材料。晶体管结构100进一步包含在绝缘层130中位于鳍结构110的第二侧处且在电极125与第二经掺杂部分120之间的第二沟槽140。鳍结构110的第二侧与第一侧相对，且第二沟槽140包含第二导电材料。在其中鳍结构110为包含第一外鳍110D及第二外鳍110A的多个鳍110A到110D的实施例中，第一沟槽135在第一外鳍110D的外侧处，且第二沟槽140在第二外鳍110A的外侧处。
根据至少一个实例性实施例，第一沟槽135中的第一导电材料及第二沟槽140中的第二导电材料电连接到电极125。举例来说，晶体管结构100包含第一导电层(或布线或金属布线)145(例如，在绝缘层130上)以将第一导电材料电连接到第二导电材料。在至少一个实例性实施例中，晶体管结构100包含将电极125电连接到第一导电层145的至少一个第二导电层。举例来说，所述至少一个第二导电层可包含将电极125电连接到沟槽135中的导电材料的布线147、150及/或155。
实例性实施例不限于包含导电层145的情形。举例来说，可视需要省略导电层145。在此情形中，沟槽135/140中的第一导电材料及第二导电材料可通过某些其它构件(举例来说，通过将相应导电材料电连接到电极125的相应端的相应布线)电连接到电极125。举例来说，经展示为连接沟槽135中的导电材料的布线147、150及155可经复制(及镜像化)以将沟槽140中的导电材料电连接到电极125的端。
在至少一个实例性实施例中，沟槽135中的第一导电材料、沟槽140中的第二导电材料、第一导电层145及至少一个第二导电层包含金属，例如铜、钨等等。
如图3中所展示，衬底105可进一步包括第一隔离区域185及第二隔离区域190。第一隔离区域185及第二隔离区域190可为STI区域。在至少一个实例性实施例中，第一沟槽135插入第一隔离区域185，且第二沟槽140插入第二隔离区域190。
如图3中所展示，第一沟槽135及第二沟槽140包含距鳍110D及110A为距离D1的部分。根据至少一个实例性实施例，距离D1为大约30nm。还如所展示，第一沟槽135及第二沟槽140包含距STI区域185及190的底部为距离D2的部分。根据至少一个实例性实施例，距离D2为大约50nm。在此处，应理解，根据设计偏好(例如，根据沟槽135/140中的导电材料对晶体管结构100的电流路径的所要影响)，距离D1及D2可不同于前述值。
鉴于上文，应了解，至少一个实例性实施例针对于包含衬底105及鳍结构110的FinFET 100，鳍结构110在衬底105上且包含源极115、漏极120及将源极115与漏极120分隔开的部分117。FinFET 100包含在鳍结构110上且在源极115与漏极120之间的栅极电极125。FinFET 100包含在鳍结构110及栅极电极125上的绝缘层130。FinFET 100包含在绝缘层130中位于鳍结构110的第一侧处且在栅极电极125与漏极120之间的第一沟槽135。第一沟槽135包含第一金属。FinFET 100包含在绝缘层130中位于鳍结构110的第二侧处且在栅极电极125与漏极120之间的第二沟槽140。所述第二侧与所述第一侧相对，且第二沟槽140包含第二金属。
FinFET 100进一步包含在绝缘层130上的金属布线145。金属布线145将第一沟槽135中的第一金属电连接到第二沟槽140中的第二金属。如图1中所展示，鳍结构110在第一方向上延伸，且金属布线145在垂直于所述第一方向的第二方向上延伸。在其中鳍结构110为包含第一外鳍110D及第二外鳍110A的多个鳍110A到110D的情形中，第一沟槽135在第一外鳍110D的外侧处且第二沟槽140在第二外鳍110A的外侧处。衬底105可进一步包含第一隔离区域185及第二隔离区域190。包含第一金属的第一沟槽135插入第一隔离区域185，且包含第二金属的第二沟槽140插入第二隔离区域190。
FinFET 100进一步包括形成于鳍110A到110D上且在栅极电极125与漏极120之间的虚设电极127。在此处，栅极电极125距源极115比距漏极120更近。
鉴于前文，应理解，至少一个实例性实施例针对于包含衬底105及在衬底105上的至少一个外延结构110的晶体管100。至少一个外延结构110包含源极115、漏极120及将源极115与漏极120分隔开的部分117。如图1中所展示，至少一个外延结构110为线性的且在第一方向上延伸。晶体管100包含在至少一个外延结构110上且在源极115与漏极120之间的栅极电极125。晶体管100包含在至少一个外延结构110及栅极电极125上的绝缘层130。晶体管100包含电连接到栅极电极125且在栅极电极125与漏极120之间的一位置处横跨至少一个外延结构110的导电结构。根据至少一个实例性实施例，所述导电结构包含在至少一个外延结构110的第一侧处的第一导电沟槽135及在至少一个外延结构110的第二侧处的第二导电沟槽140，其中所述第二侧与所述第一侧相对。在至少一个实例性实施例中，所述导电结构进一步包含将第一导电沟槽135电连接到第二导电沟槽140的导电布线145。导电布线145在垂直于所述第一方向的第二方向上延伸。
在晶体管结构100的操作中，可将电压施加到电极125以接通晶体管结构100。如在图2及3中关于电子所图解说明，当电压为正电压时，电子被吸引到鳍110A到110D的外表面/边缘且被吸引到阱区域175与隔离区域185/190之间的界面。晶体管结构100的电流路径中的额外电子降低晶体管结构100的接通电阻且提高驱动电流。举例来说，如在图2中由虚线箭头所图解说明，驱动电流具有从漏极到源极流动的较宽且较低电阻路径。因此，实例性实施例使晶体管具备低接通电阻及经改进驱动电流同时维持可靠性。另外，当电压未施加到电极125时，对泄漏电流没有影响，因为金属结构135、140及/或145也不将电压施加到其。
在此处，应了解，图1到3图解说明N-LDMOS结构。然而，实例性实施例不限于此且可应用于例如P-LDMOS结构、其它FinFET晶体管等的其它结构。
图4图解说明根据至少一个实例性实施例的形成图1到3中的晶体管结构的方法400。
虽然在图4中展示方法400的步骤的一般次序，但方法400可包含更多或更少步骤或可以不同于图4中所展示的那些的方式布置所述步骤的次序。一般来说，方法400在操作405处开始且在操作430处结束。在下文中，应参考图1到3阐释图4。
在操作405中，方法400包含在衬底105上形成鳍结构110。在此处，应理解，衬底105可已经包含全部使用已知蚀刻、沉积及/或植入技术来形成的隔离区域160/165及阱区域170/175。
在操作410中，方法400包含形成源极/漏极区域及栅极电极125。举例来说，形成所述源极及漏极区域可包含形成区域115及120(例如，经由所要杂质类型的离子植入)以及其相应电极116及122(及间隔件180)。
在操作415中，方法400包含在鳍结构110上形成绝缘层130。
在操作420中，方法400包含在绝缘层130中形成第一导电沟槽135及第二导电沟槽140(例如，根据图3)。
在操作425中，方法400包含形成布线145以将第一导电沟槽135及第二导电沟槽140电连接到彼此。布线145可形成于绝缘层130上。在此处，应了解，可视需要省略操作425。换句话说，在至少一个实例性实施例中，晶体管结构100不包含布线145。
在操作430中，方法400包含形成一或多个布线(147/150/155)以将第一导电沟槽135及第二导电沟槽140电连接到栅极电极125。
另外，应理解，在说明中给出具体细节以提供对实施例的透彻理解。然而，所属领域的技术人员将理解，可在不具有这些具体细节的情况下实践实施例。在其它实例中，可在无非必需细节的情况下展示众多周知的电路、过程、算法、结构及技术以避免使实例性实施例模糊。
虽然已在本文中详细描述说明性实施例，但应理解，可另外不同地体现及采用发明性概念，且所附权利要求书打算被解释为包含此类变化形式，惟受现有技术限制除外。

Claims (19)

1.一种晶体管结构，其包括：
衬底；
鳍结构，其在所述衬底上且包含未经掺杂部分、第一经掺杂部分及第二经掺杂部分，所述第二经掺杂部分通过所述未经掺杂部分与所述第一经掺杂部分分隔开；
电极，其在所述鳍结构上介于所述第一经掺杂部分与所述第二经掺杂部分之间；
绝缘层，其在所述鳍结构上；
第一沟槽，其在所述绝缘层中位于所述鳍结构的第一侧处且在所述电极与所述第二经掺杂部分之间，所述第一沟槽包含第一导电材料；及
第二沟槽，其在所述绝缘层中位于所述鳍结构的第二侧处且在所述电极与所述第二经掺杂部分之间，所述第二侧与所述第一侧相对，所述第二沟槽包含第二导电材料，其中所述第一导电材料及所述第二导电材料电连接到所述电极。
2.根据权利要求1所述的晶体管结构，其进一步包括：
第一导电层，所述第一导电层将所述第一导电材料电连接到所述第二导电材料。
3.根据权利要求2所述的晶体管结构，其进一步包括：
至少一个第二导电层，其将所述电极电连接到所述第一导电层。
4.根据权利要求3所述的晶体管结构，其中所述第一导电材料、所述第二导电材料、所述第一导电层及所述至少一个第二导电层包含金属。
5.根据权利要求1所述的晶体管结构，其中所述衬底进一步包括：
第一隔离区域；及
第二隔离区域，其中所述第一沟槽插入所述第一隔离区域，且其中所述第二沟槽插入所述第二隔离区域。
6.根据权利要求1所述的晶体管结构，其中所述电极距所述第一经掺杂部分比距所述第二经掺杂部分更近。
7.根据权利要求6所述的晶体管结构，其中所述电极在所述鳍结构的所述未经掺杂部分上。
8.根据权利要求1所述的晶体管结构，其中所述第一经掺杂部分及所述第二经掺杂部分各自包含在所述鳍结构上的凸起部分。
9.根据权利要求1所述的晶体管结构，其中所述鳍结构为包含第一外鳍及第二外鳍的多个鳍，且其中所述第一沟槽在所述第一外鳍的外侧处，且其中所述第二沟槽在所述第二外鳍的外侧处。
10.一种鳍式场效应晶体管FinFET，其包括：
衬底；
鳍结构，其在所述衬底上且包含源极、漏极及将所述源极与所述漏极分隔开的部分；
栅极电极，其在所述鳍结构上且在所述源极与所述漏极之间；
绝缘层，其在所述鳍结构上；
第一沟槽，其在所述绝缘层中位于所述鳍结构的第一侧处且在所述栅极电极与所述漏极之间，所述第一沟槽包含第一金属；及
第二沟槽，其在所述绝缘层中位于所述鳍结构的第二侧处且在所述栅极电极与所述漏极之间，所述第二侧与所述第一侧相对，所述第二沟槽包含第二金属，其中所述第一金属及所述第二金属电连接到所述栅极电极。
11.根据权利要求10所述的FinFET，其进一步包括：
金属布线，所述金属布线将所述第一金属电连接到所述第二金属。
12.根据权利要求11所述的FinFET，其中所述鳍结构为包含第一外鳍及第二外鳍的多个鳍，且其中所述第一沟槽在所述第一外鳍的外侧处，且其中所述第二沟槽在所述第二外鳍的外侧处。
13.根据权利要求11所述的FinFET，其中所述鳍结构在第一方向上延伸，且其中所述金属布线在垂直于所述第一方向的第二方向上延伸。
14.根据权利要求13所述的FinFET，其中所述衬底进一步包括：
第一隔离区域；及
第二隔离区域，其中包含所述第一金属的所述第一沟槽插入所述第一隔离区域，且其中包含所述第二金属的所述第二沟槽插入所述第二隔离区域。
15.根据权利要求10所述的FinFET，其进一步包括：
虚设电极，其在所述鳍结构上且在所述栅极电极与所述漏极之间。
16.根据权利要求15所述的FinFET，其中所述栅极电极距所述源极比距所述漏极更近。
17.一种晶体管，其包括：
衬底；
至少一个外延结构，其在所述衬底上且包含源极、漏极及将所述源极与所述漏极分隔开的部分，所述至少一个外延结构为线性的且在第一方向上延伸；
栅极电极，其在所述至少一个外延结构上且在所述源极与所述漏极之间；
绝缘层，其在所述至少一个外延结构上；及
导电结构，其电连接到所述栅极电极且在所述栅极电极与所述漏极之间的一位置处横跨所述至少一个外延结构。
18.根据权利要求17所述的晶体管，其中所述导电结构包含：
第一导电沟槽，其在所述至少一个外延结构的第一侧处；及
第二导电沟槽，其在所述至少一个外延结构的第二侧处，所述第二侧与所述第一侧相对。
19.根据权利要求18所述的晶体管，其中所述导电结构包含将所述第一导电沟槽电连接到所述第二导电沟槽的导电布线，所述导电布线在垂直于所述第一方向的第二方向上延伸。
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