WO2022106953A1 - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

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保坂泰靖
中澤安孝
白石孝
荻野清文
岡崎健一
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    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Definitions

  • One aspect of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One aspect of the present invention relates to a transistor and a method for manufacturing the transistor.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, display devices, light emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices, input / output devices, and driving methods thereof. Or those manufacturing methods can be mentioned as an example.
  • Semiconductor devices refer to all devices that can function by utilizing semiconductor characteristics.
  • Oxide semiconductors using metal oxides are attracting attention as semiconductor materials applicable to transistors.
  • a plurality of oxide semiconductor layers are laminated, and among the plurality of oxide semiconductor layers, the oxide semiconductor layer serving as a channel contains indium and gallium, and the ratio of indium is the ratio of gallium.
  • a semiconductor device having an increased electric field effect mobility (sometimes referred to simply as mobility or ⁇ FE) is disclosed.
  • the metal oxide that can be used for the semiconductor layer can be formed by using a sputtering method or the like, it can be used for the semiconductor layer of a transistor constituting a large display device.
  • the metal oxide that can be used for the semiconductor layer can be formed by using a sputtering method or the like, it can be used for the semiconductor layer of a transistor constituting a large display device.
  • the transistor using the metal oxide has higher field effect mobility than the case using amorphous silicon, it is possible to realize a high-performance display device provided with a drive circuit.
  • Patent Document 2 describes an oxide having a low resistance region containing at least one of the group consisting of aluminum, boron, gallium, indium, titanium, silicon, germanium, tin, and lead as a dopant in the source region and drain region.
  • a thin film to which a semiconductor film is applied is disclosed.
  • increasing the on-current of the transistor of the semiconductor device can be mentioned.
  • increasing the on-current of the transistor for example, miniaturization of the transistor, specifically, reduction of the channel length of the transistor can be mentioned.
  • a BGTC (Bottom Gate Top Contact) type transistor For example, a BGTC (Bottom Gate Top Contact) type transistor, a BGBC (Bottom Gate Bottom Contact) type transistor, a TGTC (Top Gate Top Contact) type transistor, and a TGBC (Top Gate) type transistor, and a TGBC (Top Gate) type transistor.
  • a TGBC (Top Gate) type transistor To reduce the length, it is necessary to shorten the distance between the source electrode and the drain electrode.
  • One aspect of the present invention is to provide a semiconductor device having a transistor having a high on-current and a method for manufacturing the same.
  • one aspect of the present invention is to provide a semiconductor device having good electrical characteristics and a method for manufacturing the same.
  • one aspect of the present invention is to provide a method for manufacturing a highly productive semiconductor device.
  • one aspect of the present invention is to provide a novel semiconductor device and a method for manufacturing the same.
  • One aspect of the present invention is a semiconductor device having a substrate, an island-shaped insulating layer on the substrate, and a transistor on the substrate and the insulating layer.
  • the transistor has a gate electrode, a gate insulating layer, a semiconductor layer, and a pair of conductive layers.
  • One of the pair of conductive layers has a region that overlaps with the insulating layer, and the other of the pair of conductive layers has a region that does not overlap with the insulating layer.
  • the height of the other end face of the pair of conductive layers is lower than the height of one end face of the pair of conductive layers.
  • Each of the pair of conductive layers is in contact with the semiconductor layer.
  • the semiconductor layer has a region overlapping the gate electrode via the gate insulating layer.
  • the conductive layer is in contact with the upper surface and the side surface of the insulating layer, and the pair of conductive layers are in contact with the upper surface of the semiconductor layer, respectively.
  • the conductive layer is in contact with the upper surface and the side surface of the insulating layer, and the pair of conductive layers are in contact with the lower surface of the semiconductor layer, respectively.
  • the semiconductor layer is in contact with the upper surface and the side surface of the insulating layer, and the pair of conductive layers are in contact with the upper surface of the semiconductor layer, respectively.
  • one of the pair of conductive layers is in contact with the upper surface of the insulating layer and the other of the pair of conductive layers is in contact with the side surface of the insulating layer. Further, it is preferable that each of the pair of conductive layers is in contact with the lower surface of the semiconductor layer.
  • the taper angle of the insulating layer is preferably 45 degrees or more and less than 90 degrees.
  • the semiconductor layer has a first layer and a second layer in order from the gate insulating layer side. Further, it is preferable that the second layer has a region having higher crystallinity than the first layer.
  • the semiconductor layer preferably has a first layer, a second layer, and a third layer in order from the gate insulating layer side. Further, it is preferable that the first layer has a region having higher crystallinity than the second layer, and the third layer has a region having higher crystallinity than the second layer.
  • One aspect of the present invention is a step of forming an island-shaped first insulating layer and an island-shaped second insulating layer on a substrate, and a gate electrode in contact with the upper surface and side surfaces of the first insulating layer.
  • a step of forming a first resist mask and a second resist mask, and a step of processing a conductive film using the first resist mask and the second resist mask as masks to form a pair of conductive layers It is a method of manufacturing a semiconductor device having.
  • the pair of conductive layers are preferably provided apart on the semiconductor layer.
  • a semiconductor device having a transistor having a high on-current and a method for manufacturing the same it is possible to provide a semiconductor device having good electrical characteristics and a method for manufacturing the same.
  • one aspect of the present invention can provide a method for manufacturing a highly productive semiconductor device.
  • a novel semiconductor device and a method for manufacturing the same can be provided.
  • FIG. 1A and 1B are cross-sectional views showing a configuration example of a transistor.
  • 2A and 2B are cross-sectional views showing a configuration example of a transistor.
  • 3A and 3B are cross-sectional views showing a configuration example of a transistor.
  • 4A and 4B are cross-sectional views showing a configuration example of a transistor.
  • 5A and 5B are cross-sectional views showing a configuration example of a transistor.
  • 6A and 6B are cross-sectional views showing a configuration example of a transistor.
  • FIG. 7 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 8 is a cross-sectional view showing a configuration example of the transistor.
  • FIG. 9 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 10 is a cross-sectional view showing a configuration example of a semiconductor device.
  • 11A, 11B and 11C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 12A and 12B are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 13A and 13B are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • FIG. 15 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • FIG. 16 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • FIG. 17 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • FIG. 18 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 19A and 19B are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 20A, 20B and 20C are top views of the display device.
  • FIG. 21 is a cross-sectional view of the display device.
  • FIG. 22 is a cross-sectional view of the display device.
  • FIG. 23 is a cross-sectional view of the display device.
  • FIG. 24 is a cross-sectional view of the display device.
  • FIG. 25 is a cross-sectional view of the display device.
  • FIG. 26A is a block diagram of the display device.
  • 26B and 26C are circuit diagrams of the display device.
  • 27A, 27C and 27D are circuit diagrams of the display device.
  • 27B is a timing chart of the display device.
  • 28A and 28B are configuration examples of the display module.
  • 29A and 29B are configuration examples of electronic devices.
  • 30A, 30B, 30C and 30D are configuration examples of electronic devices.
  • 31A and 31B are STEM images according to the embodiment.
  • 32A and 32B are STEM images according to the embodiment.
  • 33A and 33B are STEM images according to the embodiment.
  • source and drain functions of a transistor may be interchanged when transistors having different polarities are used or when the direction of current changes in circuit operation. Therefore, the terms source and drain can be used interchangeably.
  • “electrically connected” includes the case of being connected via "something having some kind of electrical action”.
  • the “thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes and wirings, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer may be interchangeable with the term “conductive layer”.
  • insulating layer may be interchangeable with the term “insulating film”.
  • the off current means a drain current when the transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • the off state is a state in which the voltage V gs between the gate and the source is lower than the threshold voltage V th in the n-channel transistor (higher than V th in the p-channel transistor) unless otherwise specified. To say.
  • the display panel which is one aspect of the display device, has a function of displaying (outputting) an image or the like on the display surface. Therefore, the display panel is an aspect of the output device.
  • an IC is mounted on a display panel board, for example, a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package) is attached, or an IC is mounted on the board by a COG (Chip On Glass) method or the like. It may be referred to as a display panel module, a display module, or simply a display panel.
  • a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package) is attached, or an IC is mounted on the board by a COG (Chip On Glass) method or the like.
  • COG Chip On Glass
  • the touch panel which is one aspect of the display device, has a function of displaying an image or the like on the display surface, and the display surface is touched, pressed, or approached by a detected object such as a finger or a stylus. It has a function as a touch sensor for detection. Therefore, the touch panel is one aspect of the input / output device.
  • the touch panel can also be referred to as, for example, a display panel with a touch sensor (or a display device) or a display panel with a touch sensor function (or a display device).
  • the touch panel may be configured to have a display panel and a touch sensor panel. Alternatively, it may be configured to have a function as a touch sensor inside or on the surface of the display panel.
  • a touch panel board on which a connector or an IC is mounted may be referred to as a touch panel module, a display module, or simply a touch panel.
  • One aspect of the present invention is a semiconductor device having a substrate, an island-shaped first insulating layer on the substrate, and a transistor on the substrate and the first insulating layer.
  • the transistor has a gate electrode, a gate insulating layer, a semiconductor layer, and a pair of conductive layers.
  • One of the pair of conductive layers functions as one of the source electrode or the drain electrode, and the other of the pair of conductive layers functions as the other of the source electrode or the drain electrode.
  • One of the pair of conductive layers is provided on the first insulating layer and has a region overlapping with the first insulating layer.
  • the other of the pair of conductive layers has a region that does not overlap with the first insulating layer.
  • the height of the other end face of the pair of conductive layers is lower than the height of one end face of the pair of conductive layers.
  • an island-shaped first insulating layer and an island-shaped second insulating layer are provided on a substrate, and a transistor is provided on the substrate and the first insulating layer.
  • a transistor is provided on the substrate and the first insulating layer.
  • the pair of conductive layers possessed by the transistor forms a resist on the conductive film to be the pair of conductive layers, and the resist is exposed and developed using a photomask having a light-shielding portion to form a resist mask.
  • a photomask having a light-shielding portion to form a resist mask.
  • the thickness of the resist is thin on the first insulating layer and thicker between the first insulating layer and the second insulating layer.
  • a first unexposed region that is shielded by the light-shielding portion of the photomask is formed on the first insulating layer.
  • a second insulating layer is provided between the first insulating layer and the second insulating layer. Form an unexposed area.
  • a first resist mask and a second resist mask can be formed in the first unexposed region and the second unexposed region, respectively.
  • a pair of conductive layers can be formed by processing a conductive film using the first resist mask and the second resist mask as masks.
  • one of the pair of conductive layers and the pair of conductive layers are formed.
  • the distance between the layer and the other can be made smaller than the exposure limit of the exposure apparatus.
  • the transistor 100 has a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b.
  • the conductive layer 104 functions as a gate electrode.
  • a part of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 112a functions as one of the source electrode and the drain electrode, and the conductive layer 112b functions as the other.
  • the region of the semiconductor layer 108 that overlaps with the conductive layer 104 functions as a channel forming region.
  • the transistor 100 is a so-called bottom gate type transistor having a gate electrode below the semiconductor layer 108. Further, since the source electrode and the drain electrode are provided above the semiconductor layer 108, it can be said to be a BGTC type transistor. Here, the surface of the semiconductor layer 108 opposite to the conductive layer 104 side may be referred to as a back channel side surface.
  • the transistor 100 is a transistor having a so-called channel etch structure, which does not have a protective layer between the back channel side of the semiconductor layer 108 and the source electrode and the drain electrode.
  • the transistor 100 is provided on the insulating layer 110.
  • the insulating layer 110 has an island-like shape and is provided on the substrate 102.
  • the conductive layer 104 is provided on the insulating layer 110 and is in contact with the upper surface and the side surface of the insulating layer 110.
  • the conductive layer 104 has a curved shape along the shape of the upper surface and the side surface of the insulating layer 110. Further, the conductive layer 104 may be further in contact with the substrate 102. One end of the conductive layer 104 may be in contact with the insulating layer 110, and the other end may be in contact with the substrate 102.
  • the step between the end portion of the conductive layer 104 and the substrate 102 becomes small. Therefore, the step covering property of the layer (for example, the insulating layer 106) formed on the conductive layer 104 is improved, and it is possible to suppress the occurrence of problems such as step breakage or voids in the layer.
  • the insulating layer 106 is provided on the insulating layer 110, the conductive layer 104, and the substrate 102, and is in contact with the upper surface of the insulating layer 110, the upper surface and side surfaces of the conductive layer 104, and the substrate 102.
  • the insulating layer 106 may be provided on the island-shaped insulating layer 110A adjacent to the insulating layer 110 and may be in contact with the upper surface and the side surface of the insulating layer 110A.
  • the semiconductor layer 108 has an island-like shape and is in contact with the upper surface of the insulating layer 106.
  • the semiconductor layer 108 has a region that overlaps with the conductive layer 104 via the insulating layer 106.
  • the conductive layer 112a and the conductive layer 112b are each provided on the semiconductor layer 108 and are in contact with the upper surface of the semiconductor layer 108. Further, the conductive layer 112a and the conductive layer 112b may be in contact with the side surface of the semiconductor layer 108 and the upper surface of the insulating layer 106, respectively.
  • the conductive layer 112a has a region overlapping with the insulating layer 110 and is provided on the insulating layer 110.
  • the conductive layer 112b is provided in the groove 111 between the insulating layer 110 and the island-shaped insulating layer 110A adjacent to the insulating layer 110.
  • the conductive layer 112b has a region that does not overlap with the insulating layer 110.
  • the conductive layer 112b has a U-shaped shape in a cross-sectional view. Therefore, the height of the side surface of the conductive layer 112b may be higher than the height of the upper surface of the conductive layer 112b.
  • the height of the upper surface of the conductive layer 112b located in the groove 111 is lower than the height of the upper surface of the conductive layer 112a located on the insulating layer 110.
  • the height of the side surface of the conductive layer 112b is lower than the height of the side surface of the conductive layer 112a.
  • the height of the end face of the conductive layer 112b is lower than the height of the end face of the conductive layer 112a.
  • the end surface of the layer includes the upper surface and the side surface when the surface in contact with the surface to be formed of the layer is the lower surface.
  • the height from the substrate to the highest portion of the upper surface of the layer is used.
  • the height from the substrate to the highest part of the sides of the layer is used.
  • the height from the substrate to the highest portion of the end faces (top and side surfaces) of the layer is used.
  • FIG. 1A shows an example in which the height of one end of the conductive layer 112b and the height of the other end are the same or substantially the same, but one aspect of the present invention is not limited to this.
  • the height of one end of the conductive layer 112b and the height of the other end may be different.
  • the same material for the conductive layer 112a and the conductive layer 112b it is preferable to use the same material for the conductive layer 112a and the conductive layer 112b.
  • the resistivity of the conductive layer 112a and the conductive layer 112b can be the same or substantially the same.
  • the end of the insulating layer 110 is preferably tapered.
  • the taper angle ⁇ at the end of the insulating layer 110 is preferably less than 90 degrees.
  • the taper angle ⁇ at the end of the insulating layer 110 is preferably 45 degrees or more and less than 90 degrees, more preferably 50 degrees or more and 85 degrees or less, further preferably 55 degrees or more and 85 degrees or less, and further preferably 60 degrees or more and 85 degrees.
  • the following is preferable, more preferably 60 degrees or more and 80 degrees or less, further preferably 65 degrees or more and 80 degrees or less, and further preferably 70 degrees or more and 80 degrees or less.
  • the step covering property of the layer (for example, the conductive layer 104) formed on the insulating layer 110 is improved, and the layer has problems such as step breakage or voids. It can be suppressed from occurring.
  • the distance between the conductive layer 112a and the conductive layer 112b can be made smaller than the exposure limit of the exposure apparatus.
  • the end portion of the insulating layer 110A has a tapered shape.
  • the taper angle of the insulating layer 110A the description of the insulating layer 110 can be referred to, and detailed description thereof will be omitted.
  • the taper angle ⁇ of the insulating layer 110 and the taper angle of the insulating layer 110A may be the same or different.
  • the taper angle refers to the angle formed by the end surface of the layer and the formed surface of the layer.
  • FIG. 1A shows an example in which the insulating layer 110 and the insulating layer 110A have the same thickness.
  • the insulating layer 110 and the insulating layer 110A can be formed in the same process.
  • the insulating layer 110 and the insulating layer 110A may be formed in different steps. Further, the thicknesses of the insulating layer 110 and the insulating layer 110A may be different.
  • FIG. 1A shows an example in which the insulating layer 110 and the insulating layer 110A are provided in contact with the substrate 102, but one aspect of the present invention is not limited to this.
  • Another insulating layer may be provided on the substrate 102, and the insulating layer 110 and the insulating layer 110A may be provided on the insulating layer.
  • the insulating layer may be provided between the conductive layer 104 and the substrate 102, and between the insulating layer 106 and the substrate 102.
  • Another insulating layer may be provided on the substrate 102, the insulating layer 110, and the insulating layer 110A, and the conductive layer 104 may be provided on the insulating layer.
  • the insulating layer may be provided between the insulating layer 106 and the substrate 102, between the insulating layer 106 and the insulating layer 110, and between the insulating layer 106 and the insulating layer 110A.
  • FIG. 1B An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 1A is shown in FIG. 1B.
  • the channel length L100 can be the length of the semiconductor layer 108 between the conductive layer 112a and the conductive layer 112b. Further, the channel length L100 can be said to be the length of the semiconductor layer 108 in the region between the conductive layer 112a and the conductive layer 112b, which is in contact with neither the conductive layer 112a nor the conductive layer 112b.
  • the semiconductor layer 108 has a curved region between the conductive layer 112a and the conductive layer 112b. It can be said that the transistor 100 has a channel forming region having a curved shape. Further, the interval SP100 and the channel length L100 are different values, and the channel length L100 is a value larger than the interval SP100.
  • the channel length L100 can be set to a value smaller than the exposure limit of the exposure apparatus.
  • the channel length L100 is preferably 0.2 ⁇ m or more and less than 1.5 ⁇ m, more preferably 0.3 ⁇ m or more and 1.3 ⁇ m or less, further preferably 0.4 ⁇ m or less and 1.2 ⁇ m, and further preferably 0.5 ⁇ m or less 1. .1 ⁇ m is preferable, and more preferably 0.6 ⁇ m or less and 1.0 ⁇ m.
  • the transistor 100 can have a channel length L100 smaller than the exposure limit of the exposure apparatus by providing the conductive layer 112a on the insulating layer 110 and providing the conductive layer 112b in the groove 111. For example, when the exposure limit of the exposure apparatus is 1.5 ⁇ m, the channel length L100 can be set to less than 1.5 ⁇ m.
  • the on-current of the transistor 100 can be increased.
  • the transistor 100 it is possible to manufacture a circuit capable of high-speed operation.
  • An insulating layer 114, an insulating layer 116, and an insulating layer 118 are provided so as to cover the conductive layer 112a, the conductive layer 112b, and the semiconductor layer 108.
  • the insulating layer 114, the insulating layer 116, and the insulating layer 118 each function as a protective layer for the transistor 100.
  • the conductive layer 104 is preferable because the electric resistance can be lowered by using a conductive film containing a metal or an alloy. In particular, it is preferable to use a conductive material containing copper as the conductive layer 104. An oxide film may be used for the conductive layer 104.
  • an oxide film for the insulating layer 106 It is preferable to use an oxide film for the insulating layer 106. In particular, it is preferable to use an oxide film for the portion in contact with the semiconductor layer 108.
  • the insulating layer 106 preferably has a high dielectric strength. Due to the high dielectric strength of the insulating layer 106, a highly reliable transistor can be obtained.
  • the insulating layer 106 has a small absolute value of stress. Since the absolute value of the stress of the insulating layer 106 is small, it is possible to suppress the occurrence of problems during the process due to stress such as warping of the substrate.
  • the insulating layer 106 preferably functions as a barrier membrane that prevents impurities such as water, hydrogen, and sodium from diffusing from the substrate 102 side to the transistor 100. Further, it is preferable that the insulating layer 106 functions as a barrier film for suppressing the diffusion of the components of the conductive layer 104 to the transistor 100. Since the insulating layer 106 functions as a barrier membrane that suppresses the diffusion of impurities and the like, it is possible to obtain a transistor that exhibits good electrical characteristics and has high reliability.
  • the insulating layer 106 emits less impurities such as water and hydrogen from itself. Since the emission of impurities from the insulating layer 106 is small, it is possible to suppress the diffusion of impurities to the transistor 100 side, and it is possible to obtain a transistor having good electrical characteristics and high reliability.
  • the insulating layer 106 functions as a barrier membrane that suppresses the diffusion of oxygen. Since the insulating layer 106 has a function of suppressing the diffusion of oxygen, it is possible to suppress the diffusion of oxygen from above the insulating layer 106 to the conductive layer 104 and to suppress the oxidation of the conductive layer 104. As a result, a transistor exhibiting good electrical characteristics and having high reliability can be obtained.
  • the insulating layer 106 may have a laminated structure.
  • FIG. 1A shows a configuration in which the insulating layer 106 has a two-layer structure of the insulating layer 106a and the insulating layer 106b on the insulating layer 106a.
  • a nitride film can be used for the insulating layer 106a located on the substrate 102 side, and an oxide film can be used for the insulating layer 106b in contact with the semiconductor layer 108.
  • the insulating layer 106a preferably has a high dielectric strength. Due to the high dielectric strength of the insulating layer 106, a highly reliable transistor can be obtained.
  • the insulating layer 106a preferably has a small absolute value of stress. Since the absolute value of the stress of the insulating layer 106 is small, it is possible to suppress the occurrence of problems during the process due to stress such as warping of the substrate.
  • the insulating layer 106a preferably functions as a barrier membrane that prevents impurities such as water, hydrogen, and sodium from diffusing from the substrate 102 side to the transistor 100. Further, it is preferable that the insulating layer 106a functions as a barrier membrane for suppressing the diffusion of the components of the conductive layer 104 to the transistor 100. Since the insulating layer 106a has a function of suppressing the diffusion of impurities and the like, it is possible to obtain a transistor exhibiting good electrical characteristics and having high reliability.
  • the insulating layer 106a emits less impurities such as water and hydrogen from itself. Since the emission of impurities from the insulating layer 106a is small, it is possible to suppress the diffusion of impurities to the transistor 100 side, and it is possible to obtain a transistor having good electrical characteristics and high reliability.
  • the insulating layer 106a functions as a barrier membrane that suppresses the diffusion of oxygen. Since the insulating layer 106a has a function of suppressing the diffusion of oxygen, it is possible to suppress the diffusion of oxygen from above the insulating layer 106a to the conductive layer 104 and to suppress the oxidation of the conductive layer 104. As a result, a transistor exhibiting good electrical characteristics and having high reliability can be obtained.
  • Examples of the insulating layer 106a include oxide films such as aluminum oxide, aluminum nitride, hafnium oxide, hafnium oxide, gallium oxide, gallium nitride, yttrium oxide, and yttrium oxide, silicon nitride, silicon nitride, and aluminum nitride.
  • a nitride film such as aluminum nitride can be used.
  • Silicon nitride can be particularly preferably used as the insulating layer 106a.
  • the insulating layer 106b has a region in contact with the channel forming region of the semiconductor layer 108.
  • the insulating layer 106b preferably has a low defect density. Further, it is preferable that the insulating layer 106b emits less impurities having hydrogen such as water and hydrogen from itself.
  • an oxide film such as silicon oxide or silicon nitride can be preferably used.
  • the insulating layer 106 in a laminated structure, it is possible to obtain a transistor exhibiting good electrical characteristics and having high reliability.
  • a nitride film may be formed as the insulating layer 106a, and then oxygen may be added to the upper portion of the insulating layer 106a to form a region containing oxygen, and the region containing oxygen may be used as the insulating layer 106b.
  • the treatment for adding oxygen includes, for example, heat treatment or plasma treatment in an atmosphere containing oxygen, and ion doping treatment.
  • the oxidative nitride refers to a substance having a higher oxygen content than nitrogen as its composition, and the oxidative nitride is contained in the oxide.
  • the nitride oxide refers to a substance having a higher nitrogen content than oxygen as its composition, and the nitride oxide is contained in the nitride.
  • FIG. 1A shows a two-layer structure of the insulating layer 106a and the insulating layer 106b as the insulating layer 106, but one aspect of the present invention is not limited to this.
  • the insulating layer 106 may have a single-layer structure or a laminated structure of three or more layers. Further, each of the insulating layer 106a and the insulating layer 106b may have a laminated structure of two or more layers.
  • the semiconductor layer 108 is configured to contain a metal oxide exhibiting semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor).
  • Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • Non-single crystal oxide semiconductors include, for example, CAAC-OS, polycrystalline oxide semiconductors, nc-OS, pseudoamorphous oxide semiconductors (a-like OS: amorphous-like oxide semiconductor), and amorphous oxides. There are semiconductors and so on.
  • the semiconductor layer 108 preferably contains at least indium and oxygen. Since the semiconductor layer 108 contains an oxide of indium, carrier mobility can be increased, and for example, a transistor capable of passing a larger current than amorphous silicon can be realized.
  • the semiconductor layer 108 preferably contains at least a metal oxide containing indium and oxygen. Further, the semiconductor layer 108 may contain zinc in addition to these. Further, the semiconductor layer 108 may contain gallium.
  • indium oxide indium zinc oxide (In-Zn oxide), indium gallium zinc oxide (also referred to as In-Ga-Zn oxide, IGZO) and the like can be typically used. .. Further, indium tin oxide (In—Sn oxide), indium tin oxide containing silicon, or the like can also be used.
  • the semiconductor layer 108 includes indium and element M (element M is gallium, aluminum, silicon, boron, ittrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium). , One or more selected from neodyllium, hafnium, tantalum, tungsten, or magnesium) and zinc.
  • element M is preferably one or more selected from aluminum, gallium, yttrium, or tin.
  • the semiconductor layer 108 it is preferable to use an oxide containing indium, gallium, and zinc as the semiconductor layer 108.
  • the atomic number ratio of In is equal to or higher than the atomic number ratio of Ga.
  • the vicinity of can be used.
  • the semiconductor layer 108a and the semiconductor layer 108b may have the same composition or substantially the same composition.
  • the semiconductor layer 108a and the semiconductor layer 108b can be formed by using the same sputtering target, so that the manufacturing cost can be reduced.
  • a metal oxide film having crystallinity for the semiconductor layer 108.
  • a metal oxide film having a CAAC (c-axis aligned crystal) structure, a polycrystal structure, a microcrystal (nc: nano-crystal) structure, which will be described later, can be used.
  • CAAC c-axis aligned crystal
  • nc nano-crystal
  • the thickness of the semiconductor layer 108 is preferably 10 nm or more and 100 nm or less, more preferably 15 nm or more and 70 nm or less, further preferably 20 nm or more and 50 nm or less, and further preferably 25 nm or more and 40 nm or less.
  • the substrate temperature at the time of forming the semiconductor layer 108 is preferably room temperature (25 ° C.) or higher and 200 ° C. or lower, and more preferably room temperature or higher and 130 ° C. or lower. By setting the substrate temperature within the above range, bending or distortion of the substrate can be suppressed when a glass substrate having a large area is used.
  • the semiconductor layer 108 contains an oxide semiconductor
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, and oxygen deficiency (VO: Oxygen Vacuumy ) is formed in the oxide semiconductor.
  • VO oxygen deficiency
  • a defect containing hydrogen in an oxygen deficiency (hereinafter referred to as VOH) may function as a donor and generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat and electric field, if a large amount of hydrogen is contained in the oxide semiconductor, the reliability of the transistor may be deteriorated.
  • VOH can function as a donor of oxide semiconductors.
  • the carrier concentration may be used for evaluation instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the oxide semiconductor, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as a "donor concentration".
  • the VOH in the semiconductor layer 108 when an oxide semiconductor is used for the semiconductor layer 108, it is preferable to reduce the VOH in the semiconductor layer 108 as much as possible to achieve high-purity intrinsicity or substantially high-purity intrinsicity.
  • impurities such as water and hydrogen in the oxide semiconductor must be removed (may be described as dehydration or dehydrogenation treatment). It is important to supply oxygen to the oxide semiconductor to compensate for the oxygen deficiency (sometimes referred to as oxygenation treatment).
  • oxygenation treatment oxygenation treatment
  • the carrier concentration of the oxide semiconductor in the region functioning as a channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, and less than 1 ⁇ 10 17 cm -3 . It is more preferably less than 1 ⁇ 10 16 cm -3 , even more preferably less than 1 ⁇ 10 13 cm -3 , still more preferably less than 1 ⁇ 10 12 cm -3 . ..
  • the lower limit of the carrier concentration of the oxide semiconductor in the region that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the insulating layer 114 and the insulating layer 116 have a function as a protective film for the transistor 100. Further, the insulating layer 114 and the insulating layer 116 have a function of supplying oxygen to the semiconductor layer 108.
  • VO and VOH in the semiconductor layer 108 can be reduced, and the reliability is high.
  • a transistor can be realized.
  • Other processes for supplying oxygen to the semiconductor layer 108 include heat treatment in an atmosphere containing oxygen, plasma treatment in an atmosphere containing oxygen, and the like.
  • the conductive layer 112a and the conductive layer 112b are preferable because the electric resistance can be lowered by using a conductive film containing a metal or an alloy.
  • a conductive material containing copper for the conductive layer 112a and the conductive layer 112b.
  • An oxide film may be used for the conductive layer 112a and the conductive layer 112b.
  • the insulating layer 114 in contact with the semiconductor layer 108 preferably emits less nitrogen oxides (NO x , x is greater than 0 and 2 or less).
  • Nitrogen oxides include, for example, NO 2 or NO. Further, it is preferable that the insulating layer 114 releases a large amount of ammonia.
  • Nitrogen oxide forms a level on the insulating layer 114 and the like.
  • the level is located within the energy gap of the semiconductor layer 108. Therefore, when nitrogen oxides diffuse to the interface between the insulating layer 114 and the semiconductor layer 108, the level may trap electrons on the insulating layer 114 side. As a result, the trapped electrons stay in the vicinity of the interface between the insulating layer 114 and the semiconductor layer 108, so that the threshold voltage of the transistor fluctuates in the positive direction.
  • Nitrogen oxide reacts with ammonia and oxygen when heat is applied. Since the nitrogen oxides contained in the insulating layer 114 react with ammonia contained in the insulating layer 114 and the insulating layer 116 when heat is applied, the nitrogen oxides contained in the insulating layer 114 are reduced. Therefore, it is difficult for electrons to be trapped at the interface between the insulating layer 114 and the semiconductor layer 108.
  • the insulating layer 114 preferably forms an oxide film such as a silicon oxide film or a silicon nitride nitride film using a plasma chemical vapor deposition apparatus (PECVD apparatus, or simply plasma CVD apparatus).
  • PECVD apparatus plasma chemical vapor deposition apparatus
  • a mixed gas containing silicon-containing sedimentary gas, oxidizing gas and ammonia gas as the raw material gas.
  • the sedimentary gas having silicon for example, any one or more of silane, disilane, trisilane, and fluorinated silane can be used.
  • a gas containing oxygen can be preferably used.
  • oxygen O 2
  • ozone O 3
  • nitrous oxide N 2 O
  • NO nitric oxide
  • NO 2 nitrogen dioxide
  • the flow rate of the oxidizing gas is preferably more than 20 times and preferably 200 times or less, more preferably 30 times or more and 150 times or less, and further preferably 40 times or more and 100 times or less with respect to the flow rate of the sedimentary gas. Further, it is preferably 40 times or more and 80 times or less.
  • the flow rate of ammonia gas is preferably equal to or less than the flow rate of oxidizing gas.
  • the flow rate of ammonia gas is preferably 0.01 times or more and 1 times or less, more preferably 0.02 times or more and 0.9 times or less, and further 0.03 times or more and 0.8 times or less. It is preferable, more preferably 0.04 times or more and 0.6 times or less, and further preferably 0.05 times or more and 0.5 times or less.
  • the insulating layer 114 having few defects can be formed even when the pressure in the processing chamber is relatively high.
  • the preferable flow rate of ammonia gas with respect to the flow rate of the oxidizing gas may differ depending on the conditions at the time of forming the insulating layer 114, for example, pressure or power.
  • the pressure in the treatment chamber at the time of forming the insulating layer 114 is preferably 200 Pa or less, more preferably 150 Pa or less, further preferably 120 Pa or less, and further preferably 100 Pa or less. By setting the pressure within the above-mentioned range, it is possible to form the insulating layer 114 having a small amount of nitrogen oxides and a small amount of defects.
  • the insulating layer that releases a large amount of ammonia and a small amount of nitrogen oxides is a film that releases more ammonia than the amount of nitrogen oxides released in the thermal desorption gas analysis method (TDS: Thermal Desorption Gascopy).
  • TDS Thermal Desorption Gascopy
  • the amount of ammonia released is 1 ⁇ 10 18 / cm 3 or more and 5 ⁇ 10 19 / cm 3 or less.
  • the amount of ammonia released is such that the surface temperature of the film is in the range of 50 ° C. or higher and 650 ° C. or lower, preferably 50 ° C. or higher and 550 ° C. or lower.
  • the insulating layer 114 is a film formed under conditions that cause less damage to the semiconductor layer 108.
  • it can be formed under a condition that the film forming speed (also referred to as a film forming rate) is sufficiently slow.
  • the damage given to the semiconductor layer 108 can be extremely reduced by forming the insulating layer 114 under low power conditions.
  • the insulating layer 116 has an insulating film capable of releasing oxygen.
  • forming the insulating layer 116 in an oxygen atmosphere heat-treating the formed insulating layer 116 in an oxygen atmosphere, or performing a second plasma treatment, or performing an oxide film on the insulating layer 116 in an oxygen atmosphere. It is also possible to supply oxygen into the insulating layer 116 by forming the insulating layer 116.
  • the insulating layer 116 has a region in which the amount of oxygen molecules released in TDS is 1.0 ⁇ 10 19 molecules / cm 3 or more, preferably 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the amount of oxygen released is the total amount in the range where the temperature of the heat treatment in TDS is 50 ° C. or higher and 650 ° C. or lower, or 50 ° C. or higher and 550 ° C. or lower.
  • Examples of the insulating layer 114 and the insulating layer 116 include a silicon oxide film, a silicon nitride film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, an yttrium oxide film, a zirconium oxide film, a gallium oxide film, a tantalum oxide film, and oxidation.
  • An insulating layer containing one or more magnesium film, lanthanum oxide film, cerium oxide film and neodymium oxide film can be used.
  • the insulating film 114 and the insulating layer 116 can use an insulating film made of the same material, the interface between the insulating layer 114 and the insulating layer 116 may not be clearly confirmed. Therefore, in the present embodiment, the boundary (interface) between the insulating layer 114 and the insulating layer 116 may not be clearly confirmed. Therefore, in the drawings illustrating one embodiment of the present invention, these boundaries are shown by broken lines. Although the two-layer structure of the insulating layer 114 and the insulating layer 116 has been described in the present embodiment, one aspect of the present invention is not limited to this. For example, a single-layer structure of the insulating layer 114 or a laminated structure of three or more layers may be used.
  • the insulating layer 114 After forming the insulating layer 114, it is preferable to continuously form the insulating layer 116 without exposing the surface of the insulating layer 114 to the atmosphere. By forming the insulating layer 116 continuously with the formation of the insulating layer 114, it is possible to suppress the adhesion of impurities to the interface between the insulating layer 114 and the insulating layer 116.
  • the insulating layer 118 has a function as a protective film for the transistor 100.
  • the insulating layer 118 suppresses impurities such as water and hydrogen from diffusing from the outside of the transistor 100 to the transistor 100. That is, the reliability and moisture resistance of the transistor 100 can be improved, and the semiconductor device with improved reliability can be obtained.
  • the insulating layer 118 preferably functions as a barrier membrane that prevents impurities such as water and hydrogen from diffusing from the outside of the transistor 100 to the transistor 100. Further, it is preferable that the insulating layer 118 emits less impurities having hydrogen such as water and hydrogen from itself. Further, the insulating layer 118 preferably functions as a barrier membrane that suppresses the diffusion of oxygen. Examples of the insulating layer 118 include oxide films such as aluminum oxide, aluminum nitride, hafnium oxide, hafnium oxide, gallium oxide, gallium oxide, yttrium oxide, and yttrium oxide, silicon nitride, silicon nitride, and aluminum nitride. , A nitride film such as aluminum nitride can be used. Silicon nitride can be particularly preferably used as the insulating layer 118.
  • the oxygen contained in the insulating layer 114 and the insulating layer 116 may be desorbed to the outside.
  • the amount of oxygen contained in the insulating layer 114 and the insulating layer 116 may decrease, and the amount of oxygen supplied to the semiconductor layer 108 may decrease. .. Therefore, at least the temperature at which the insulating layer 118 starts to be formed is preferably a temperature at which the oxygen contained in the insulating layer 114 and the insulating layer 116 does not desorb outward.
  • the insulating layer 118 has a function of suppressing the diffusion of oxygen, and further, by forming the insulating layer 118 at a temperature at which the oxygen contained in the insulating layer 114 and the insulating layer 116 does not desorb to the outside, oxygen is formed in the semiconductor layer 108. Can be supplied, and oxygen deficiency in the semiconductor layer 108 can be efficiently compensated.
  • the insulating layer 118 having a function of suppressing the diffusion of impurities such as water and hydrogen and a function of suppressing the diffusion of oxygen is preferably a dense film. For example, by raising the substrate temperature at the time of forming the insulating layer 118, a dense film can be obtained.
  • the substrate temperature at the time of forming the insulating layer 118 is preferably 180 ° C. or higher and 400 ° C. or lower, more preferably 200 ° C. or higher and 380 ° C. or lower, further preferably 220 ° C. or higher and 360 ° C. or lower, and further preferably 240 ° C. or higher and 350 ° C. or lower. Is preferable.
  • the substrate temperature By setting the substrate temperature within the above range, it is possible to suppress the oxygen contained in the insulating layer 114 and the insulating layer 116 from desorbing outward, and the insulating layer 118 can be made into a dense film.
  • FIG. 1A shows an example in which the conductive layer 112a and the conductive layer 112b have a laminated structure in which the conductive layer 113a, the conductive layer 113b, and the conductive layer 113c are laminated in order from the surface to be formed, respectively.
  • the conductive layer 113a and the conductive layer 113c can independently use a conductive material different from that of the conductive layer 113b.
  • sandwiching the conductive layer 113b between the conductive layer 113a and the conductive layer 113c it is possible to prevent the surface of the conductive layer 113b from being oxidized and the components of the conductive layer 113b from diffusing into the surrounding layers.
  • the conductive layer 112a and the conductive layer 112b can have extremely low resistance.
  • the conductive layer 113c located at the uppermost portion contains a material that is less likely to bond with oxygen than a conductive film containing copper, aluminum, or the like, or a material whose conductivity is not easily impaired even when oxidized. Is preferable. Further, for the conductive layer 113a in contact with the semiconductor layer 108, it is preferable to use a material in which oxygen in the semiconductor layer 108 does not easily diffuse.
  • the conductive layer 113c located at the uppermost portion and the conductive layer 113a in contact with the semiconductor layer use, for example, a conductive material containing one or more of titanium, tungsten, molybdenum, chromium, tantalum, zinc, indium, platinum, or ruthenium. be able to.
  • a conductive material containing one or more of titanium, tungsten, molybdenum, chromium, tantalum, zinc, indium, platinum, or ruthenium be able to.
  • the same conductive material can be used for the conductive layer 113a and the conductive layer 113c.
  • different conductive materials may be used for the conductive layer 113a and the conductive layer 113c.
  • the conductive layer 113b preferably contains one or more of copper, silver, gold, or aluminum. In particular, it is preferable that the conductive layer 113b contains one or more of copper or aluminum.
  • the conductive layer 113b it is preferable to use a conductive material having a lower resistance than the conductive layer 113a and the conductive layer 113c. As a result, the conductive layer 112a and the conductive layer 112b can have extremely low resistance.
  • the insulating layer 114 is provided in contact with the end portion of the conductive layer 113b. According to one aspect of the present invention, even when an insulating layer 114 containing an oxide film is formed on the conductive layer 113b using a conductive material which is easily oxidized, before the insulating layer 114 is formed.
  • plasma treatment hereinafter, also referred to as first plasma treatment
  • the structure of the conductive layer 112a and the conductive layer 112b is not limited to the three-layer structure, and may be a two-layer structure including a conductive layer containing copper, silver, gold, or aluminum, or a four-layer structure.
  • the conductive layer 112a and the conductive layer 112b may have a two-layer structure in which the conductive layer 113a and the conductive layer 113b are laminated, or a two-layer structure in which the conductive layer 113b and the conductive layer 113c are laminated.
  • the surface of the semiconductor layer 108 may be damaged. Since VO is formed on the damaged semiconductor layer 108 and hydrogen in the semiconductor layer 108 may enter VO and form VO H , the damaged layer is removed. May be good. By removing the damaged layer, a transistor exhibiting good electrical characteristics and having high reliability can be obtained. In this case, the film thickness of the region of the semiconductor layer 108 that does not overlap with either the conductive layer 112a or the conductive layer 112b is thinner than the film thickness of the region that overlaps with either the conductive layer 112a or the conductive layer 112b.
  • FIG. 1A and 1B show examples in which the ends of the conductive layer 113a, the conductive layer 113b, and the conductive layer 113c all match or substantially match, but one aspect of the present invention is not limited to this. Any of the ends of the conductive layer 113a, the conductive layer 113b, and the conductive layer 113c may not match or may not substantially match.
  • the ends of the conductive layer 113b and the conductive layer 113c may be located inside the ends of the conductive layer 113a.
  • the step covering property of the layer (for example, the insulating layer 114) formed on the conductive layer 113a, the conductive layer 113b, the conductive layer 113c, and the semiconductor layer 108 is improved, and the step is cut into the layers.
  • the ends of the conductive layer 113b and the conductive layer 113c do not match or do not roughly match.
  • the step coating of the layer for example, the insulating layer 118
  • the properties may deteriorate, and problems such as step breaks or voids may occur in the layer. Therefore, it is preferable that the end portion of the conductive layer 113c is located inside the end portion of the conductive layer 113b.
  • the above-mentioned conductive material that can be used for the conductive layer 113a and the conductive layer 113b can be appropriately used.
  • an insulating material containing an oxide for the insulating layer 106 and the insulating layer 114 in contact with the semiconductor layer 108.
  • an insulating material containing an oxide is used for the layer in contact with the semiconductor layer 108.
  • a nitride film such as silicon nitride or aluminum nitride may be used for the insulating layer 106.
  • a treatment of adding oxygen includes, for example, heat treatment or plasma treatment in an atmosphere containing oxygen, and ion doping treatment.
  • the insulating layer 116 functions as a protective layer that protects the transistor 100.
  • an inorganic insulating material such as silicon nitride, silicon nitride oxide, silicon oxide, silicon oxide, aluminum oxide, or aluminum nitride can be used.
  • silicon nitride or aluminum oxide that does not easily diffuse oxygen as the insulating layer 116, the semiconductor layer 108 or the insulating layer 114 can be removed from the semiconductor layer 108 or the insulating layer 114 to the outside via the insulating layer 116 due to heat applied during the manufacturing process. It is preferable because it can prevent oxygen from being desorbed.
  • An organic insulating material that functions as a flattening film may be used as the insulating layer 116.
  • a film containing an inorganic insulating material and a laminated film containing an organic insulating material may be used as the insulating layer 116.
  • the semiconductor layer 108 may be located in or near a portion in contact with the conductive layer 112a and the conductive layer 112b, and a pair of low resistance regions functioning as a source region and a drain region may be formed.
  • This region is a part of the semiconductor layer 108 and has a lower resistance than the channel formation region.
  • the low resistance region can be rephrased as a region having a high carrier concentration, a region having an n-type, or the like.
  • a region sandwiched between a pair of low resistance regions and overlapping with the conductive layer 104 functions as a channel forming region.
  • FIG. 2A shows a schematic cross-sectional view of the transistor 100A applicable to the semiconductor device according to the present invention in the channel length direction.
  • An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 2A is shown in FIG. 2B.
  • the transistor 100A is mainly different from the above-mentioned transistor 100 in that the semiconductor layer 108 has a laminated structure of the semiconductor layer 108a and the semiconductor layer 108b on the semiconductor layer 108a.
  • the semiconductor layer 108a and the semiconductor layer 108b each contain a metal oxide.
  • the boundary (interface) between the semiconductor layer 108a and the semiconductor layer 108b cannot be clearly confirmed. Therefore, in the drawings illustrating one embodiment of the present invention, these boundaries are shown by broken lines.
  • the semiconductor layer 108b located on the back channel side has a region having higher crystallinity than the semiconductor layer 108a located on the conductive layer 104 side. Since the semiconductor layer 108b has a highly crystalline region, it is possible to prevent a part of the semiconductor layer 108 from being etched and disappearing when the conductive layer 112a and the conductive layer 112b are formed. Further, it is possible to prevent the semiconductor layer 108 from being damaged when the surface of the semiconductor layer 108 is cleaned.
  • the semiconductor layer 108a and the semiconductor layer 108b can be made separately, for example, by different formation conditions.
  • the flow rates of oxygen gas in the film-forming gas can be made different between the semiconductor layer 108a and the semiconductor layer 108b.
  • the ratio of the oxygen gas flow rate (also referred to as the oxygen flow rate ratio or the oxygen partial pressure) to the total gas flow rate is preferably 0% or more and less than 50%, and further 5% or more and 30% or less. Is preferable, and more preferably 5% or more and 20% or less.
  • the oxygen flow rate ratio at the time of forming the semiconductor layer 108b is preferably higher than the oxygen flow rate ratio at the time of forming the semiconductor layer 108a. Further, as a condition for forming the semiconductor layer 108b, the oxygen flow rate ratio is preferably 50% or more and 100% or less, more preferably 60% or more and 100% or less, further preferably 70% or more and 100% or less, and further preferably 80% or more. 100% or less is preferable. By setting the oxygen flow rate ratio as described above, the crystallinity of the semiconductor layer 108b can be increased.
  • the semiconductor layer 108 has a laminated structure, it is preferable to continuously form the semiconductor layer 108 in the same processing chamber using the same sputtering target because the interface can be improved.
  • the formation conditions of each metal oxide film conditions such as pressure, temperature, and electric power at the time of formation may be different, but by making the conditions other than the oxygen flow rate ratio the same, the time required for the formation step can be reduced. It is preferable because it can be shortened.
  • a laminated structure of metal oxide films having different compositions may be used as the semiconductor layer 108. When laminating metal oxide films having different compositions, it is preferable to form them continuously without exposing them to the atmosphere.
  • productivity can be improved by setting the substrate temperature at the time of formation of the semiconductor layer 108a and the semiconductor layer 108b to the same temperature.
  • the substrate temperature at the time of forming the semiconductor layer 108b is higher than the substrate temperature at the time of forming the semiconductor layer 108a.
  • the semiconductor layer 108b preferably has a region having higher crystallinity than the semiconductor layer 108a.
  • a CAC-OS Cloud-Aligned Composite oxide semiconductor
  • CAAC-OS c-axis-aligned crystalline oxide semiconductor
  • the crystallinity of the semiconductor layer 108a and the semiconductor layer 108b can be analyzed by, for example, X-ray diffraction (XRD: X-Ray Diffraction), transmission electron microscope (TEM: Transmission Electron Microscope), electron diffraction (Electron Diffraction), or the like.
  • the thickness of the semiconductor layer 108a is preferably 1 nm or more and 50 nm or less, more preferably 5 nm or more and 30 nm or less, and further preferably 5 nm or more and 20 nm or less.
  • the thickness of the semiconductor layer 108b is preferably 1 nm or more and 50 nm or less, more preferably 5 nm or more and 30 nm or less, and further preferably 5 nm or more and 20 nm or less.
  • the semiconductor layer 108a and the semiconductor layer 108b layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations may be used. Further, the semiconductor layer 108 may have a laminated structure of three or more layers.
  • FIG. 3A shows a schematic cross-sectional view of the transistor 100B applicable to the semiconductor device according to the present invention in the channel length direction.
  • An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 3A is shown in FIG. 3B.
  • the transistor 100B is mainly different from the above-mentioned transistor 100 in that the semiconductor layer 108 has a laminated structure of the semiconductor layer 108c, the semiconductor layer 108a on the semiconductor layer 108c, and the semiconductor layer 108b on the semiconductor layer 108a. ..
  • the semiconductor layer 108a and the semiconductor layer 108b since the above description can be referred to, detailed description thereof will be omitted.
  • the semiconductor layer 108a, the semiconductor layer 108b, and the semiconductor layer 108c each contain a metal oxide.
  • the boundary (interface) between the semiconductor layer 108a and the semiconductor layer 108b the boundary (interface) between the semiconductor layer 108c and the semiconductor layer 108a may not be clearly confirmed. Therefore, in the drawings illustrating one embodiment of the present invention, these boundaries are shown by broken lines.
  • the semiconductor layer 108c located on the insulating layer 106 side preferably has a region having higher crystallinity than the semiconductor layer 108a.
  • the semiconductor layer 108a, the semiconductor layer 108b, and the semiconductor layer 108c can be made separately, for example, by different formation conditions.
  • the flow rates of oxygen gas in the film-forming gas can be made different in the semiconductor layer 108a, the semiconductor layer 108b, and the semiconductor layer 108c.
  • the oxygen flow rate ratio at the time of forming the semiconductor layer 108c is preferably higher than the oxygen flow rate ratio at the time of forming the semiconductor layer 108a. Further, as a condition for forming the semiconductor layer 108c, the oxygen flow rate ratio is preferably 50% or more and 100% or less, more preferably 60% or more and 100% or less, further preferably 70% or more and 100% or less, and further preferably 80% or more. 100% or less is preferable.
  • oxygen flow rate ratio as described above, oxygen can be suitably supplied to the insulating layer 106 when the film to be the semiconductor layer 108c is formed.
  • oxygen deficiency VOH and VOH in the semiconductor layer 108 can be reduced.
  • the crystallinity of the semiconductor layer 108c can be increased.
  • the semiconductor layer 108c preferably has a region having higher crystallinity than the semiconductor layer 108a. Further, the semiconductor layer 108b preferably has a region having higher crystallinity than the semiconductor layer 108a.
  • the crystallinity of the semiconductor layer 108c can be analyzed by the same method as that of the semiconductor layer 108a and the semiconductor layer 108b.
  • the thickness of the semiconductor layer 108c is preferably 1 nm or more and 50 nm or less, more preferably 5 nm or more and 30 nm or less, and further preferably 5 nm or more and 20 nm or less.
  • the thickness of the semiconductor layer 108a is preferably 1 nm or more and 50 nm or less, more preferably 5 nm or more and 30 nm or less, and further preferably 5 nm or more and 20 nm or less.
  • the thickness of the semiconductor layer 108b is preferably 1 nm or more and 50 nm or less, more preferably 5 nm or more and 30 nm or less, and further preferably 5 nm or more and 20 nm or less.
  • the semiconductor layer 108c, the semiconductor layer 108a, and the semiconductor layer 108b layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations may be used. Further, the semiconductor layer 108 may have a laminated structure of four or more layers.
  • FIG. 4A shows a schematic cross-sectional view of the transistor 100C applicable to the semiconductor device according to the present invention in the channel length direction.
  • the transistor 100C is mainly different from the above-mentioned transistor 100 in that the semiconductor layer 108 is provided on the conductive layer 112a and the conductive layer 112b.
  • the transistor 100C is a so-called bottom gate type transistor having a gate electrode below the semiconductor layer 108. Further, since the source electrode and the drain electrode are provided below the semiconductor layer 108, it can be said to be a BGBC type transistor.
  • the conductive layer 112a and the conductive layer 112b are each provided on the insulating layer 106 and are in contact with the upper surface of the insulating layer 106.
  • the conductive layer 112a and the conductive layer 112b are in contact with the lower surface of the semiconductor layer 108, respectively.
  • the semiconductor layer 108 is provided on the conductive layer 112a, the conductive layer 112b, and the insulating layer 106.
  • the semiconductor layer 108 is in contact with the upper surface and side surfaces of the conductive layer 112a, the upper surface and side surfaces of the conductive layer 112b, and the upper surface of the insulating layer 106.
  • FIG. 4B An enlarged view of the region Q surrounded by the alternate long and short dash line in FIG. 4A is shown in FIG. 4B.
  • the semiconductor layer 108 has a curved region between the conductive layer 112a and the conductive layer 112b. It can be said that the transistor 100C has a channel forming region having a curved shape. Further, the interval SP100 and the channel length L100 are different values, and the channel length L100 is a value larger than the interval SP100.
  • the channel length L100 can be set to a value smaller than the exposure limit of the exposure apparatus.
  • the transistor 100C can have a channel length L100 smaller than the exposure limit of the exposure apparatus by providing the conductive layer 112a on the insulating layer 110 and providing the conductive layer 112b in the groove 111.
  • FIG. 5A shows a schematic cross-sectional view of the transistor 100D applicable to the semiconductor device according to the present invention in the channel length direction.
  • the transistor 100D is mainly different from the above-mentioned transistor 100 in that the conductive layer 104 is provided on the semiconductor layer 108.
  • the transistor 100D is a so-called top gate type transistor having a gate electrode above the semiconductor layer 108. Further, since the source electrode and the drain electrode are provided above the semiconductor layer 108, it can be said to be a TGTC type transistor.
  • the semiconductor layer 108, the conductive layer 112a, and the conductive layer 112b can refer to the description of the above-mentioned configuration example 1-1, detailed description thereof will be omitted.
  • the insulating layer 106 is provided on the semiconductor layer 108, the conductive layer 112a, and the conductive layer 112b. The insulating layer 106 is in contact with the upper surface and side surfaces of the conductive layer 112a, the upper surface and side surfaces of the conductive layer 112b, and the upper surface of the semiconductor layer 108.
  • the insulating layer 106 has a laminated structure, it is preferable to provide the insulating layer 106a on the semiconductor layer 108 side so that the semiconductor layer 108 and the insulating layer 106a are in contact with each other.
  • the conductive layer 104 is provided on the insulating layer 106 and is in contact with the upper surface of the insulating layer 106.
  • FIG. 5B An enlarged view of the region R surrounded by the alternate long and short dash line in FIG. 5A is shown in FIG. 5B.
  • the semiconductor layer 108 has a curved region between the conductive layer 112a and the conductive layer 112b. It can be said that the transistor 100D has a channel forming region having a curved shape. Further, the interval SP100 and the channel length L100 are different values, and the channel length L100 is a value larger than the interval SP100.
  • the channel length L100 can be set to a value smaller than the exposure limit of the exposure apparatus.
  • the transistor 100D can have a channel length L100 smaller than the exposure limit of the exposure apparatus by providing the conductive layer 112a on the insulating layer 110 and providing the conductive layer 112b in the groove 111.
  • FIG. 6A shows a schematic cross-sectional view of the transistor 100E applicable to the semiconductor device according to the present invention in the channel length direction.
  • the transistor 100E is mainly different from the above-mentioned transistor 100 in that the semiconductor layer 108 is provided on the conductive layer 112a and the conductive layer 112b and the conductive layer 104 is provided on the semiconductor layer 108.
  • the transistor 100E is a so-called top gate type transistor having a gate electrode above the semiconductor layer 108. Further, since the source electrode and the drain electrode are provided below the semiconductor layer 108, it can be said to be a TGBC type transistor.
  • the conductive layer 112a, the conductive layer 112b, the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 can refer to the above description, detailed description thereof will be omitted.
  • FIG. 6B An enlarged view of the region S surrounded by the alternate long and short dash line in FIG. 6A is shown in FIG. 6B.
  • the semiconductor layer 108 has a curved region between the conductive layer 112a and the conductive layer 112b. It can be said that the transistor 100E has a channel forming region having a curved shape. Further, the interval SP100 and the channel length L100 are different values, and the channel length L100 is a value larger than the interval SP100.
  • the channel length L100 can be set to a value smaller than the exposure limit of the exposure apparatus.
  • the transistor 100D can have a channel length L100 smaller than the exposure limit of the exposure apparatus by providing the conductive layer 112a on the insulating layer 110 and providing the conductive layer 112b in the groove 111.
  • FIG. 7 shows a configuration example of the semiconductor device 10 which is one aspect of the present invention.
  • a semiconductor device having a transistor 100A will be described as an example.
  • the semiconductor device 10 has a transistor 100A on the insulating layer 110 and a transistor 101 on the insulating layer 110A. Since the above description can be referred to for the transistor 100A, detailed description thereof will be omitted.
  • the transistor 101 has a conductive layer 104A, an insulating layer 106, a semiconductor layer 108A, a conductive layer 112Aa, and a conductive layer 112Ab.
  • the conductive layer 104A functions as a gate electrode.
  • a part of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 112Aa functions as one of the source electrode and the drain electrode, and the conductive layer 112Ab functions as the other.
  • the region overlapping the conductive layer 104A of the semiconductor layer 108A functions as a channel forming region.
  • the transistor 101 is a so-called BGTC type transistor having a gate electrode below the semiconductor layer 108A and a source electrode and a drain electrode above the semiconductor layer 108A. Further, the transistor 101 is a transistor having a so-called channel etch structure having no protective layer between the back channel side of the semiconductor layer 108A and the source electrode and the drain electrode.
  • the transistor 101 is provided on the insulating layer 110A.
  • the insulating layer 110A has an island-like shape and is provided on the substrate 102.
  • the conductive layer 104A is provided on the insulating layer 110A and is in contact with the upper surface of the insulating layer 110A.
  • the conductive layer 104A has a flat shape along the shape of the upper surface of the insulating layer 110A.
  • the semiconductor layer 108A has an island-like shape and is in contact with the upper surface of the insulating layer 106. Further, the semiconductor layer 108A has a region overlapping with the conductive layer 104A via the insulating layer 106.
  • the conductive layer 112Aa and the conductive layer 112Ab are each provided on the semiconductor layer 108A and are in contact with the upper surface of the semiconductor layer 108A. Further, the conductive layer 112Aa and the conductive layer 112Ab may be in contact with the side surface of the semiconductor layer 108A and the upper surface of the insulating layer 106, respectively.
  • the conductive layer 112Aa and the conductive layer 112b are each provided on the insulating layer 110A.
  • the heights of the upper surface of the conductive layer 112Aa and the upper surface of the conductive layer 112Ab are the same or substantially the same. Further, in the region that does not overlap with the conductive layer 104A, the heights of the upper surface of the conductive layer 112Aa and the upper surface of the conductive layer 112Ab are the same or substantially the same.
  • FIG. 7 shows the side surface of the conductive layer 112Aa in the region where the heights of the side surface of the conductive layer 112Aa and the side surface of the conductive layer 112Ab are the same or substantially the same in the region overlapping with the conductive layer 104A and do not overlap with the conductive layer 104A.
  • the height of the side surface of the conductive layer 112Ab and the height of the side surface of the conductive layer 112Ab are the same or substantially the same, one aspect of the present invention is not limited to this.
  • the heights of the side surfaces of the conductive layer 112Aa and the side surfaces of the conductive layer 112Ab may be different.
  • FIG. 7 shows an example in which the conductive layer 112Aa and the conductive layer 112Ab have a laminated structure in which the conductive layer 113Aa, the conductive layer 113Ab, and the conductive layer 113Ac are laminated in order from the surface to be formed, respectively.
  • a material that can be used for the conductive layer 113a can be used.
  • a material that can be used for the conductive layer 113b can be used.
  • the conductive layer 113Ac a material that can be used for the conductive layer 113c can be used.
  • the conductive layer 112Aa and the conductive layer 112Ab can be formed in the same process as the conductive layer 112a and the conductive layer 112b.
  • FIG. 8 An enlarged view of the region T surrounded by the alternate long and short dash line in FIG. 7 is shown in FIG.
  • the distance SP101 between the conductive layer 112Aa and the conductive layer 112Ab and the channel length L101 of the transistor 101 are indicated by arrows, respectively.
  • the semiconductor layer 108 has a flat shape between the conductive layer 112Aa and the conductive layer 112Ab. It can be said that the transistor 101 has a channel forming region having a flat shape. Further, the interval SP101 and the channel length L101 have the same value or substantially the same value.
  • the channel length L101 of the transistor 101 can be a value larger than the channel length L100 of the transistor 100A.
  • the channel length L101 can be set to a value larger than the exposure limit of the exposure apparatus.
  • the transistor 101 having a long channel length can exhibit good saturation characteristics in the saturation region.
  • the conductive layer 104A can be formed in the same process as the conductive layer 104.
  • the semiconductor layer 108A can be formed in the same process as the semiconductor layer 108.
  • the conductive layer 112Aa and the conductive layer 112Ab can be formed in the same process as the conductive layer 112a and the conductive layer 112b. That is, the transistor 101 can be formed on the same substrate as the transistor 100A through the same steps.
  • the semiconductor layer 108A preferably has a laminated structure of the semiconductor layer 108Aa and the semiconductor layer 108Ab on the semiconductor layer 108Aa.
  • the semiconductor layer 108Aa can be formed in the same process as the semiconductor layer 108a.
  • the semiconductor layer 108Ab can be formed in the same process as the semiconductor layer 108b.
  • FIG. 7 shows an example in which both the semiconductor layer 108 and the semiconductor layer 108A have a laminated structure, but one aspect of the present invention is not limited to this.
  • One of the semiconductor layer 108 and the semiconductor layer 108A may have a single layer structure, and the other may have a laminated structure.
  • a transistor 100A having a short channel length and a high on-current and a transistor 101 having a long channel length and good saturation characteristics are formed on the same substrate in the same process. Can be done. With such a configuration, it is possible to obtain a high-performance semiconductor device 10 that takes advantage of each transistor. In addition, the manufacturing cost of the semiconductor device 10 can be reduced.
  • FIG. 7 shows a configuration in which the transistor 101 is provided on the insulating layer 110A adjacent to the insulating layer 110, but one aspect of the present invention is not limited to this. It is not necessary to provide the transistor 101 on the insulating layer. Further, the transistor 101 may be provided on an insulating layer that is not adjacent to the insulating layer 110.
  • FIG. 7 shows an example in which the semiconductor device 10 is provided with a BGTC type transistor 100A on the insulating layer 110 and a BGTC type transistor 101 is provided on the insulating layer 110A.
  • the transistor on the insulating layer 110 the transistor shown in Configuration Example 1 can be applied.
  • the structure of the transistor on the insulating layer 110 and the structure of the transistor on the insulating layer 110A may be different.
  • a BGTC type transistor can be provided on the insulating layer 110
  • a TGTC type transistor can be provided on the insulating layer 110A.
  • the structure of the transistor on the insulating layer 110A is not particularly limited.
  • a TGTC type transistor may be provided on the insulating layer 110
  • a TGSA (TGSA: Top Gate Self Align) type transistor may be provided on the insulating layer 110A.
  • the semiconductor device 10 of one aspect of the present invention can be applied to, for example, a display device. Further, it can be applied not only to a display device but also to various circuits or devices. For example, various circuits in IC chips mounted on electronic devices such as arithmetic circuits, memory circuits, drive circuits, and interface circuits, or display devices, touch sensors, optics to which liquid crystal elements or organic EL elements are applied. It can be suitably used for a drive circuit in various sensor devices such as a sensor or a biological sensor.
  • FIG. 9 shows a configuration example of the semiconductor device 10A, which is one aspect of the present invention.
  • the semiconductor device 10A includes a transistor 100F and a transistor 101A.
  • the transistor 100F is mainly different from the above-mentioned transistor 100 in that the conductive layer 120 is provided on the insulating layer 118.
  • the transistor 101A is mainly different from the above-mentioned transistor 101 in that the conductive layer 120a and the conductive layer 120b are provided on the insulating layer 118.
  • the conductive layer 120 has a region that overlaps with the semiconductor layer 108 via the insulating layer 114, the insulating layer 116, and the insulating layer 118.
  • the semiconductor layer 108 is located between the conductive layer 104 and the conductive layer 120, and the conductive layer 104, the semiconductor layer 108, and the conductive layer 120 have a region where they overlap each other.
  • the transistor 100F is a dual gate type transistor having a conductive layer 104 functioning as a gate electrode and a conductive layer 120 functioning as a back gate electrode above and below the semiconductor layer 108.
  • a part of the insulating layer 106 functions as a first gate insulating layer
  • a part of the insulating layer 114, the insulating layer 116, and the insulating layer 118 functions as a second gate insulating layer.
  • the conductive layer 120 may be electrically connected to the conductive layer 104 via openings (not shown) provided in the insulating layer 106, the insulating layer 114, the insulating layer 116, and the insulating layer 118. As a result, the same potential can be applied to the conductive layer 120 and the conductive layer 104, and the transistor 100F having a high on-current can be obtained.
  • the conductive layer 104 and the conductive layer 120 may not be connected to each other. At this time, a constant potential may be given to one of the gate electrode and the back gate electrode, and a signal for driving the transistor 100F may be given to the other. At this time, the threshold voltage when driving the transistor 100F on the other side can be controlled by the potential given to one of the gate electrode and the back gate electrode. Further, by applying the same potential to the conductive layer 104 and the conductive layer 120, the current that can be passed in the ON state can be increased.
  • the conductive layer 120a has a region that overlaps with the semiconductor layer 108A via the insulating layer 114, the insulating layer 116, and the insulating layer 118.
  • the semiconductor layer 108A is located between the conductive layer 104A and the conductive layer 120a, and the conductive layer 104A, the semiconductor layer 108A, and the conductive layer 120a have a region where they overlap each other.
  • the transistor 101A is a dual gate type transistor having a conductive layer 104A functioning as a gate electrode and a conductive layer 120a functioning as a back gate electrode above and below the semiconductor layer 108A.
  • a part of the insulating layer 106 functions as a first gate insulating layer
  • a part of the insulating layer 114, the insulating layer 116, and the insulating layer 118 functions as a second gate insulating layer.
  • the conductive layer 120a may be electrically connected to the conductive layer 104A via openings (not shown) provided in the insulating layer 106, the insulating layer 114, the insulating layer 116, and the insulating layer 118. As a result, the same potential can be applied to the conductive layer 120a and the conductive layer 104A, and the transistor 101A having a high on-current can be obtained.
  • the conductive layer 104A and the conductive layer 120a may not be connected to each other. At this time, a constant potential may be given to one of the gate electrode and the back gate electrode, and a signal for driving the transistor 101A may be given to the other. At this time, the threshold voltage when the transistor 101A is driven by the other electrode can be controlled by the potential applied to one electrode. Further, by applying the same potential to the conductive layer 104A and the conductive layer 120a, the current that can be passed in the ON state can be increased.
  • the conductive layer 120b is electrically connected to the conductive layer 112Ab via openings provided in the insulating layer 114, the insulating layer 116, and the insulating layer 118.
  • the conductive layer 120b can be used as wiring or an electrode.
  • the conductive layer 120b can function as a pixel electrode or wiring for connecting to the pixel electrode.
  • FIG. 9 shows an example in which both the transistor 100F and the transistor 101A have a back gate electrode, but one aspect of the present invention is not limited to this.
  • the transistor 100F may have the conductive layer 120, and the transistor 101A may not have the conductive layer 120a.
  • the transistor 100F may not have the conductive layer 120, and the transistor 101A may have the conductive layer 120a.
  • neither the transistor 100F nor the transistor 101A may have a back gate electrode.
  • FIG. 10 shows a configuration example of the semiconductor device 10B which is one aspect of the present invention.
  • the semiconductor device 10B includes a transistor 100G and a transistor 101B.
  • the transistor 100G is mainly different from the above-mentioned transistor 100C in that the conductive layer 120 is provided between the insulating layer 116 and the insulating layer 118.
  • the transistor 101B is mainly different from the above-mentioned transistor 101A in that the conductive layer 120a and the conductive layer 120b are provided between the insulating layer 116 and the insulating layer 118.
  • the conductive layer 120b is electrically connected to the conductive layer 112Ab via the openings provided in the insulating layer 114 and the insulating layer 116.
  • the distance between the conductive layer 120 and the semiconductor layer 108 can be shortened, and the electrical characteristics of the transistor 100G can be improved.
  • the distance between the conductive layer 120a and the semiconductor layer 108A is shortened, and the electrical characteristics of the transistor 101B can be improved.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) constituting the semiconductor device include a sputtering method, a chemical vapor deposition (CVD) method, a vacuum vapor deposition method, and a pulsed laser deposition (PLD: Pulsed Laser Deposition).
  • CVD chemical vapor deposition
  • ALD Atomic Layer Deposition
  • CVD method examples include a plasma chemical vapor deposition (PECVD: Plasma Enhanced CVD) method and a thermal CVD method.
  • PECVD plasma chemical vapor deposition
  • thermal CVD there is an organometallic chemical vapor deposition (MOCVD: Metalorganic CVD) method.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) that make up a semiconductor device are spin coated, dip, spray coated, inkjet, dispense, screen printing, offset printing, doctor knife, slit coat, roll coat, curtain coat, knife. It can be formed by a method such as coating.
  • a thin film constituting a semiconductor device When processing a thin film constituting a semiconductor device, it can be processed by using a photolithography method or the like. Alternatively, the thin film may be processed by a nanoimprint method, a sandblast method, a lift-off method, or the like. Further, an island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • the photolithography method is typically the following two methods. One is a method of forming a resist mask on a thin film to be processed, processing the thin film by etching or the like, and removing the resist mask. The other is a method of forming a photosensitive thin film and then exposing and developing the thin film to process the thin film into a desired shape.
  • the light used for exposure for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these can be used.
  • ultraviolet rays, KrF laser light, ArF laser light, or the like can also be used.
  • the exposure may be performed by the immersion exposure technique.
  • extreme ultraviolet light EUV: Extreme Ultra-violet
  • X-rays may be used as the light used for exposure.
  • an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays or an electron beam because extremely fine processing is possible.
  • extreme ultraviolet light, X-rays or an electron beam because extremely fine processing is possible.
  • a dry etching method, a wet etching method, a sandblasting method, etc. can be used for etching the thin film.
  • FIGS. 11 to 17 are diagram illustrating a method for manufacturing the transistor 100 and the transistor 101. In each figure, a cross section in the channel length direction is shown.
  • Insulating Layer 110 and Insulating Layer 110A An insulating film is formed on the substrate 102.
  • the insulating film can be formed by, for example, a PECVD method or the like.
  • a resist mask is formed on the insulating film by a lithography process, and then the insulation is processed to form an island-shaped insulating layer 110 and an insulating layer 110A (FIG. 11A).
  • the wet etching method and the dry etching method may be used.
  • a conductive film 104 that functions as a gate electrode by forming a conductive film on the insulating layer 110, the insulating layer 110A, and the substrate 102, forming a resist mask on the conductive film by a lithography process, and then processing the conductive film. And the conductive layer 104A is formed (FIG. 11B). For the processing, one or both of the wet etching method and the dry etching method may be used.
  • the conductive layer 104 is provided on the insulating layer 110 and is in contact with the upper surface and the side surface of the insulating layer 110.
  • the conductive layer 104A is provided on the insulating layer 110A and is in contact with the upper surface of the insulating layer 110A.
  • the insulating layer 106 that covers the insulating layer 110, the insulating layer 110A, the conductive layer 104, the conductive layer 104A, and the substrate 102 is formed (FIG. 11C).
  • the insulating layer 106 can be formed by, for example, a PECVD method or the like.
  • heat treatment may be performed. By performing the heat treatment, water and hydrogen can be desorbed from the surface and the film of the insulating layer 106.
  • the temperature of the heat treatment is preferably 150 ° C. or higher and lower than the strain point of the substrate, more preferably 250 ° C. or higher and 450 ° C. or lower, and further preferably 300 ° C. or higher and 450 ° C. or lower.
  • the heat treatment can be performed in an atmosphere containing one or more of noble gases, nitrogen or oxygen. Dry air (CDA: Clean Dry Air) may be used as an atmosphere containing nitrogen or an atmosphere containing oxygen. It is preferable that the atmosphere contains as little hydrogen, water, etc. as possible.
  • a high-purity gas having a dew point of ⁇ 60 ° C. or lower, preferably ⁇ 100 ° C. or lower.
  • an atmosphere in which the content of hydrogen, water, etc. is as low as possible it is possible to prevent hydrogen, water, etc. from being taken into the insulating layer 106 as much as possible.
  • an oven, a rapid heating (RTA: Rapid Thermal Annealing) device, or the like can be used for the heat treatment.
  • RTA Rapid Thermal Annealing
  • a process of supplying oxygen to the insulating layer 106 may be performed.
  • oxygen radicals, oxygen atoms, oxygen atom ions, oxygen molecule ions and the like are supplied to the insulating layer 106 by an ion doping method, an ion injection method, a plasma treatment and the like.
  • oxygen may be added to the insulating layer 106 via the film.
  • the membrane is preferably removed after the addition of oxygen.
  • a conductive film or a semiconductor film having one or more of indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, or tungsten is used. be able to.
  • a metal oxide film 108f is formed on the insulating layer 106.
  • the metal oxide film 108f is formed by laminating the metal oxide film 108af and the metal oxide film 108bf on the metal oxide film 108af (FIGS. 12A and 12B).
  • the metal oxide film 108af and the metal oxide film 108bf are preferably formed by a sputtering method using a metal oxide target, respectively. It is preferable to use oxygen gas when forming the metal oxide film 108af and the metal oxide film 108bf.
  • FIG. 12A shows a schematic cross-sectional view of the inside of the sputtering apparatus when the metal oxide film 108af is formed on the insulating layer 106. Further, the target 193 installed inside the sputtering apparatus and the plasma 194 formed below the target 193 are schematically shown.
  • oxygen gas when oxygen gas is used when forming the metal oxide film 108af, oxygen can be suitably supplied to the insulating layer 106.
  • oxygen supplied to the insulating layer 106 is represented by an arrow.
  • oxygen deficiency VOH and VOH in the semiconductor layer 108 can be reduced.
  • an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • the ratio of oxygen gas to the total film-forming gas when forming the metal oxide film 108af and the metal oxide film 108bf shall be in the range of 0% or more and 100% or less, respectively. be able to.
  • Reliability is achieved by using the metal oxide film 108af located on the conductive layer 104 side that functions as a gate electrode as a film with low crystallinity and the metal oxide film 108bf located on the back channel side as a film with high crystallinity. It is possible to realize a transistor having high electric field effect mobility.
  • the oxygen flow rate ratio at the time of forming the metal oxide film 108af is preferably 0% or more and less than 50%, more preferably 5% or more and 30% or less, and further preferably 5% or more and 20% or less. , Typically 10%.
  • the oxygen flow rate ratio at the time of forming the metal oxide film 108bf is preferably higher than the oxygen flow rate ratio at the time of forming the metal oxide film 108af.
  • the oxygen flow rate ratio at the time of forming the metal oxide film 108bf is preferably 50% or more and 100% or less, more preferably 60% or more and 100% or less, further preferably 70% or more and 100% or less, and further preferably 80. % Or more and 100% or less are preferable, and 100% is typically used.
  • the substrate temperature for forming the metal oxide film 108af and the metal oxide film 108bf is preferably room temperature or higher and 200 ° C. or lower, and the substrate temperature is preferably room temperature or higher and 140 ° C. or lower. It is preferable that the substrate temperature at the time of forming the metal oxide film 108af and the metal oxide film 108bf is, for example, room temperature or higher and lower than 140 ° C., because productivity is high.
  • the metal oxide film 108af and the metal oxide film 108bf can be films having the same or substantially the same composition. Since the metal oxide film 108af and the metal oxide film 108bf can be formed using the same sputtering target, the manufacturing cost can be reduced. Further, when the same sputtering target is used, the metal oxide film 108af and the metal oxide film 108bf can be continuously formed in vacuum by the same film forming apparatus, so that the metal oxide film 108a and the semiconductor layer 108b can be continuously formed at the interface between the semiconductor layer 108a and the semiconductor layer 108b. It is possible to suppress the uptake of impurities.
  • the conditions such as pressure, temperature, and electric power at the time of formation may be different between the metal oxide film 108af and the metal oxide film 108bf, but by making the conditions other than the oxygen flow rate ratio the same, the forming step It is preferable because the time required for the operation can be shortened.
  • the metal oxide film 108af and the metal oxide film 108bf may have different compositions.
  • In-Ga-Zn oxide is used for both the metal oxide film 108af and the metal oxide film 108bf
  • the content ratio of In in the metal oxide film 108bf is higher than that of the metal oxide film 108af. It is preferable to use an oxide target.
  • a resist mask is formed on the metal oxide film 108bf, the metal oxide film 108af and the metal oxide film 108bf are processed by etching, and then the resist mask is removed. By doing so, it is possible to form an island-shaped semiconductor layer 108 in which the semiconductor layer 108a and the semiconductor layer 108b are laminated, and an island-shaped semiconductor layer 108A in which the semiconductor layer 108Aa and the semiconductor layer 108Ab are laminated. (FIG. 13A).
  • one or both of the wet etching method and the dry etching method may be used.
  • the film thickness of the insulating layer 106 in the region overlapping the semiconductor layer 108 or the semiconductor layer 108A increases the insulating layer in the region not overlapping the semiconductor layer 108 or the semiconductor layer 108A.
  • the film thickness of 106 may be reduced.
  • the heat treatment may be performed.
  • hydrogen and water in the surface and the film of the metal oxide film 108af and the metal oxide film 108bf, or the semiconductor layer 108 and the semiconductor layer 108A can be removed.
  • the etching rate of the metal oxide film 108af and the metal oxide film 108bf, or the semiconductor layer 108 and the semiconductor layer 108A becomes slow, and the subsequent steps (for example, the conductive layer 112a and the conductive layer 112b)
  • the subsequent steps for example, the conductive layer 112a and the conductive layer 112b
  • the disappearance of the semiconductor layer 108 and the semiconductor layer 108A can be suppressed by the formation).
  • the temperature of the heat treatment is preferably 150 ° C. or higher and lower than the strain point of the substrate, more preferably 250 ° C. or higher and 450 ° C. or lower, and further preferably 300 ° C. or higher and 450 ° C. or lower.
  • the heat treatment can be performed in an atmosphere containing one or more of noble gases or nitrogen. Alternatively, after heating in the atmosphere, it may be further heated in an atmosphere containing oxygen. Dry air (CDA) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. It is preferable that the atmosphere contains as little hydrogen, water, etc. as possible.
  • a high-purity gas having a dew point of ⁇ 60 ° C. or lower, preferably ⁇ 100 ° C.
  • the conductive film 113bf is a film that later becomes the conductive layer 113b, and preferably contains copper, silver, gold, or aluminum. Further, the conductive film 113af and the conductive film 113cf are films that will later become the conductive layer 113a and the conductive layer 113b, respectively, and are independently one of titanium, tungsten, molybdenum, chromium, tantalum, zinc, indium, platinum, and ruthenium, respectively. It is preferable to include a plurality.
  • the conductive film 113af, the conductive film 113bf, and the conductive film 113cf are preferably formed by a forming method such as a sputtering method, a vapor deposition method, or a plating method.
  • the resist 141 is applied onto the conductive film 113 cf (FIG. 13B).
  • the thickness of the resist 141 in the region (on the groove 111) that does not overlap with either the insulating layer 110 or the insulating layer 110A is thicker than the thickness of the resist 141 on the insulating layer 110 or the insulating layer 110A.
  • a negative type resist material or a positive type resist material can be used as the resist 141.
  • a negative type resist material can be preferably used. In this embodiment, an example in which a negative type resist material is used for the resist 141 will be described.
  • FIG. 14 shows the light-shielding portion 138a, the light-shielding portion 138b, and the light-shielding portion 138c of the photomask. Further, the light 139 incident on the resist 141 is shown with the light-shielding portion 138a, the light-shielding portion 138b, and the light-shielding portion 138c as masks.
  • the light-shielding portion 138a corresponds to the pattern of the conductive layer 112a
  • the light-shielding portion 138b corresponds to the pattern of the conductive layer 112Aa
  • the light-shielding portion 138c corresponds to the pattern of the conductive layer 112Ab.
  • the light-shielding portion corresponding to the conductive layer 112b provided in the groove 111 is not provided.
  • the resist 141 is not exposed by being shielded from light, and an unexposed region (hereinafter, also referred to as an unexposed region) is formed.
  • an unexposed region hereinafter, also referred to as an unexposed region
  • the entire resist 141 is not exposed, and an unexposed region is partially formed. Specifically, the resist 141 in the thick region is exposed, and the resist 141 in the thin region is not exposed to the resist 141 in the groove 111 by adjusting the exposure time so that a part of the resist 141 is unexposed. Form an exposed area.
  • the exposure time may be set so that the distance SP100 between the desired conductive layer 112a and the conductive layer 112b is set.
  • the thicknesses of the resist 141, the insulating layer 110, and the insulating layer 110A may be appropriately set in consideration of the exposure time.
  • the thickness of the insulating layer 110 and the insulating layer 110A is preferably 200 nm or more and 3000 nm or less, more preferably 400 nm or more and 2500 nm or less, further preferably 600 nm or more and 2000 nm or less, and further preferably 800 nm or more and 1600 nm or less.
  • the unexposed area separated from the unexposed area formed by shading by the light-shielding portion 138a can be formed in the groove 111. At the same time, it is possible not to deteriorate the tact of the film forming process of the insulating film to be the insulating layer 110 and the insulating layer 110A.
  • a resist mask 140a, a resist mask 140b, a resist mask 140Aa, and a resist mask 140Ab can be formed in the unexposed region (FIG. 15).
  • the resist mask 140a is formed by the light-shielding portion 138a of the photomask
  • the resist mask 140Aa is formed by the light-shielding portion 138b
  • the resist mask 140Ab is formed by the light-shielding portion 138b.
  • the resist mask 140b is formed without using the light-shielding portion of the photomask. By doing so, it is possible to form the resist mask 140a and the resist mask 140b having a distance smaller than the exposure limit of the exposure apparatus by using a photomask having a larger distance between the light-shielding portions than the exposure limit of the exposure apparatus. ..
  • FIGS. 14 and 15 show an example of equal-magnification exposure in which the light-shielding portion 138a, the light-shielding portion 138b, or the light-shielding portion 138c, and the resist mask 140a, the resist mask 140Aa, and the resist mask 140Ab have the same size.
  • Reduced exposure may be used to form the resist mask 140a, the resist mask 140Aa, and the resist mask 140Ab.
  • the resist mask 140a, the resist mask 140Aa and the resist mask 140Ab may be formed by irradiating the resist with an electron beam or an ion beam without using a photo mask. By not using a photomask, a fine resist mask 140a, a resist mask 140Aa and a resist mask 140Ab can be formed.
  • the conductive layer 113a, the conductive layer 113b, and the conductive layer 113b are processed by processing the conductive film 113cf, the conductive film 113bf, and the conductive film 113af using the resist mask 140a, the resist mask 140b, the resist mask 140Aa, and the resist mask 140Ab as masks. It is possible to form a conductive layer 112a, a conductive layer 112b, a conductive layer 112Aa, and a conductive layer 112Ab having a structure in which the conductive layers 113c are laminated (FIG. 16).
  • the wet etching method and the dry etching method may be used. In particular, the dry etching method can be suitably used for microfabrication.
  • the conductive film 113cf, the conductive film 113bf, and the conductive film 113af can be etched by wet etching, dry etching, or the like, respectively. Further, the three layers may be etched at once in one step, or each of them may be etched in order in different steps.
  • the conductive layer 112a and the conductive layer 112b are preferably processed so as to be separated from each other on the channel forming region of the semiconductor layer 108.
  • the facing ends of the conductive layer 112a and the conductive layer 112b are processed so as to overlap with both the conductive layer 104 and the semiconductor layer 108. This makes it possible to increase the on-current of the transistor.
  • the facing ends of the conductive layer 112Aa and the conductive layer 112Ab are processed so as to overlap with both the conductive layer 104A and the semiconductor layer 108A.
  • the conductive layer 112a or the conductive layer 112b is formed from the film thickness of the semiconductor layer 108 in the region overlapping the conductive layer 112a or the conductive layer 112b.
  • the film thickness of the semiconductor layer 108 in the region that does not overlap with each other may be reduced.
  • the film thickness of the semiconductor layer 108A in the region that does not overlap with either the conductive layer 112Aa or the conductive layer 112Ab may be thinner than the film thickness of the semiconductor layer 108A in the region overlapping the conductive layer 112Aa or the conductive layer 112Ab.
  • the film thickness of the insulating layer 106 in the region overlapping the conductive layer 112a, the conductive layer 112b, the conductive layer 112Aa, or the conductive layer 112Ab is increased.
  • the film thickness of the insulating layer 106 in a region that does not overlap with any of 112a, the conductive layer 112b, the conductive layer 112Aa, or the conductive layer 112Ab may be reduced.
  • a cleaning treatment (hereinafter referred to as a first cleaning treatment) may be performed.
  • the first cleaning treatment includes wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above-mentioned cleaning may be appropriately combined.
  • the surface of the semiconductor layer 108 may be damaged during the formation of the conductive film 113cf, the conductive film 113bf, and the conductive film 113af, and during the formation of the conductive layer 112a and the conductive layer 112b.
  • VO may be formed on the damaged semiconductor layer 108, and hydrogen in the semiconductor layer 108 may enter VO to form VO H.
  • the damaged layer can be removed. Further, by performing the first cleaning treatment, it is possible to remove metals, organic substances and the like adhering to the surface of the semiconductor layer 108 when the conductive layer 112a and the conductive layer 112b are formed.
  • wet cleaning can be preferably used as the first cleaning treatment.
  • the first cleaning treatment it is preferable to use, for example, a cleaning solution containing any one or more of phosphoric acid, oxalic acid, and hydrochloric acid.
  • a cleaning liquid containing phosphoric acid can be preferably used as the first cleaning treatment.
  • the concentration of the cleaning liquid is preferably determined in consideration of the etching rate with respect to the semiconductor layer 108.
  • the phosphoric acid concentration is preferably 0.01 weight% or more and 5 weight% or less, more preferably 0.02 weight% or more and 4 weight% or less, and further 0. It is preferably 05 weight% or more and 3 weight% or less, more preferably 0.1 weight% or more and 2 weight% or less, and further preferably 0.15 weight% or more and 1 weight% or less.
  • the concentration within the above-mentioned range, it is possible to suppress the disappearance of the semiconductor layer 108, and it is possible to efficiently remove the damaged layer of the semiconductor layer 108 and the metals, organic substances and the like adhering to the semiconductor layer 108.
  • the first surface of the conductive layer 112a, the conductive layer 112b, the conductive layer 112Aa, and the conductive layer 112Ab is covered with the resist mask 140a, the resist mask 140b, the resist mask 140Aa, and the resist mask 140Ab, respectively. It is preferable to carry out the cleaning treatment of.
  • the first cleaning treatment By performing the first cleaning treatment with the upper surfaces of the conductive layer 112a, the conductive layer 112b, the conductive layer 112Aa, and the conductive layer 112Ab covered with a resist mask, for example, it is possible to prevent the conductive layer 113c from disappearing. ..
  • the conductive layer exposed at the time of the first cleaning treatment is performed. Since the areas of the conductive layer 112a, the conductive layer 112b, the conductive layer 112Aa, and the conductive layer 112Ab can be reduced, the components of the conductive layer 112a, the conductive layer 112b, the conductive layer 112Aa, and the conductive layer 112Ab adhere to the semiconductor layer 108 and the semiconductor layer 108A. Can be suppressed.
  • the resist mask 140a, the resist mask 140b, the resist mask 140Aa, and the resist mask 140Ab are removed.
  • the first cleaning treatment may be performed after removing the resist mask 140a, the resist mask 140b, the resist mask 140Aa, and the resist mask 140Ab.
  • FIG. 17 schematically shows how the surfaces of the semiconductor layer 108, the semiconductor layer 108A, the conductive layer 112a, the conductive layer 112b, the conductive layer 112Aa, the conductive layer 112Ab, and the insulating layer 106 are exposed to the plasma 130. There is.
  • the first plasma treatment is performed as the second cleaning treatment
  • an oxidizing gas and a reducing gas for the first plasma treatment By using an oxidizing gas and a reducing gas for the first plasma treatment, the conductive layer 112a and the conductive layer 112b are suppressed from being oxidized, and water, hydrogen, which are effectively adsorbed on the surface of the semiconductor layer 108, are used. And organic components can be removed.
  • the oxidizing gas the above-mentioned gas can be used.
  • the reducing gas the above-mentioned gas can be used.
  • the ratio of the flow rates of the oxidizing gas and the reducing gas in the first plasma treatment can be set according to the ease of oxidation of the conductive layer 113a, the conductive layer 113b, and the conductive layer 113c, but at least the reducing property. It is preferable that the flow rate of the gas is equal to or less than the flow rate of the oxidizing gas. If the flow rate of the reducing gas is too small with respect to the flow rate of the oxidizing gas, the oxidation reaction on the surface of the conductive layer 113b or the like becomes dominant, and oxides are likely to be formed on the surface.
  • the surface of the semiconductor layer 108 may be reduced, and a component of the reducing gas (for example, hydrogen) is supplied into the semiconductor layer 108. There is a risk that it will end up.
  • a component of the reducing gas for example, hydrogen
  • the flow rate of the reducing gas with respect to the flow rate of the oxidizing gas is preferably in the above range.
  • the surfaces of the conductive layer 113c, the conductive layer 113b, and the conductive layer 113a are also exposed to the plasma 130, but since the gas used for the first plasma treatment contains a reducing gas, the reducing gas is contained. Even if the surface is oxidized, it is immediately reduced, and as a result, the formation of oxides is suppressed.
  • the conductive layer 113b is suppressed from being oxidized and effectively adsorbed on the surface of the semiconductor layer 108. Water, hydrogen, and organic components can be removed.
  • the gas used for the first plasma treatment does not contain a reducing gas
  • an oxide may be formed on a part of the conductive layer 113b.
  • an oxide is also formed on the surface thereof. If any one or more of the conductive layer 113a, the conductive layer 113b, and the conductive layer 113c is oxidized, the resistance becomes high, which may adversely affect the electrical characteristics and reliability of the transistor.
  • a part of the oxide formed on the surface of the conductive layer 113a, the conductive layer 113b or the conductive layer 113c is scattered during the first plasma treatment or when the insulating layer 114 is formed later, and the semiconductor layer is formed. It may contaminate the surface of 108b. Since the oxide attached to the semiconductor layer 108b can function as a donor or an acceptor, it may adversely affect the electrical characteristics and reliability of the transistor. For example, when the copper element is diffused in the semiconductor layer 108, the copper element functions as a carrier trap, and the electrical characteristics and reliability of the transistor may be impaired.
  • the gas used for the first plasma treatment contains a reducing gas
  • the surface thereof is oxidized. It can be suppressed. Therefore, it is possible to suppress the oxidation of the conductive layer 112a and the conductive layer 112b and effectively remove the water, hydrogen, and organic components adsorbed on the surface of the semiconductor layer 108, so that the transistor can be made highly reliable. can.
  • the processing time of the first plasma processing it is preferable to adjust the processing time of the first plasma processing. If the treatment time of the first plasma treatment is long, the oxidation reaction by the oxidizing gas may proceed, and the surfaces of the conductive layer 113a, the conductive layer 113b, and the conductive layer 113c may be oxidized. Further, when the processing time of the first plasma treatment is long, the reduction reaction by the second gas may proceed and the surface of the semiconductor layer 108 may be reduced. Therefore, it is possible to adjust the processing time of the first plasma treatment to prevent the surfaces of the conductive layer 113a, the conductive layer 113b, and the conductive layer 113c from being oxidized and the surface of the semiconductor layer 108 from being reduced. preferable.
  • the processing time of the first plasma treatment is, for example, preferably 5 sec or more and 180 sec or less, more preferably 10 sec or more and 120 sec or less, and further preferably 15 sec or more and 60 sec or less.
  • the pressure in the treatment chamber during the first plasma treatment is preferably 50 Pa or more, more preferably 100 Pa or more, further preferably 150 Pa or more, further preferably 200 Pa or more, further preferably 250 Pa or more, and further preferably 250 Pa or more. 300 Pa or more is preferable.
  • the upper limit of the pressure in the processing chamber at the time of the first plasma processing is a pressure at which plasma is stably generated.
  • the pressure is preferably 2000 Pa or less, more preferably 1500 Pa or less, further preferably 1300 Pa or less, further preferably 1000 Pa or less, further preferably 700 Pa or less, and further preferably 500 Pa or less.
  • a gas containing oxygen For the first plasma treatment, it is preferable to use a gas containing oxygen.
  • oxygen By using a gas containing oxygen, oxygen can be supplied to the semiconductor layer 108. Then, the oxygen can reduce oxygen deficiency (VO) and VOH in the semiconductor layer 108 (oxygenation).
  • the insulating layer 114 is formed so as to cover the conductive layer 112a, the conductive layer 112b, the semiconductor layer 108, and the insulating layer 106.
  • the insulating layer 114 is preferably formed in an atmosphere containing oxygen, for example. In particular, it is preferably formed by the plasma CVD method in an atmosphere containing oxygen. As a result, the insulating layer 114 with few defects can be obtained. Further, it is preferable that the insulating layer 114 releases a large amount of ammonia and a small amount of nitrogen oxides. By using the insulating layer 114 that emits a large amount of ammonia and a small amount of nitrogen oxides, it is possible to suppress fluctuations in the threshold voltage of the transistor and reduce fluctuations in the electrical characteristics of the transistor. can.
  • the insulating layer 114 is formed by forming an oxide film such as a silicon oxide film or a silicon oxide nitride film by using a plasma chemical vapor deposition apparatus (PECVD apparatus, or simply plasma CVD apparatus).
  • PECVD apparatus plasma chemical vapor deposition apparatus
  • the raw material gas contains ammonia.
  • the insulating layer 114 can be made to emit a large amount of ammonia.
  • the depositary gas having silicon the above-mentioned gas can be used.
  • the oxidizing gas the above-mentioned gas can be used.
  • the insulating layer 114 can be formed with a mixed gas containing, for example, monosilane, nitrous oxide and ammonia.
  • the flow rate of the oxidizing gas with respect to the flow rate of the sedimentary gas is preferably in the above range.
  • the flow rate of ammonia gas with respect to the flow rate of oxidizing gas is preferably in the above range.
  • the pressure in the treatment chamber at the time of forming the insulating layer 114 is preferably in the above range. By setting the pressure within the above-mentioned range, it is possible to form the insulating layer 114 having a small amount of nitrogen oxides and a small amount of defects.
  • the substrate temperature at the time of forming the insulating layer 114 is preferably 150 ° C. or higher and 400 ° C. or lower, more preferably 160 ° C. or higher and 350 ° C. or lower, further preferably 180 ° C. or higher and 300 ° C. or lower, and further preferably 200 ° C. or higher and 250 ° C. or lower. Is preferable.
  • the insulating layer 114 may be formed by using a PECVD method using microwaves.
  • Microwave refers to the frequency range of 300 MHz to 300 GHz. Microwaves have a low electron temperature and low electron energy. Further, in the supplied electric power, the ratio used for accelerating electrons is small, it can be used for dissociation and ionization of more molecules, and it is possible to excite a high-density plasma (high-density plasma). .. Therefore, it is possible to form the insulating layer 114 with less plasma damage to the surface to be formed and deposits and less defects.
  • the insulating layer 114 is continuously formed without exposing the surface of the semiconductor layer 108 to the atmosphere after performing the above-mentioned first plasma treatment.
  • the first plasma treatment is performed by the film forming apparatus of the insulating layer 114.
  • the first plasma treatment is performed in the treatment chamber where the insulating layer 114 is formed.
  • the plasma treatment may be carried out to the treatment chamber of the insulating layer 114 under reduced pressure without being exposed to the atmosphere. good.
  • the first plasma treatment and the formation of the insulating layer 114 are continuously performed in the same processing chamber in the same apparatus, it is preferable to perform the first plasma treatment and the formation of the insulating layer 114 at the same temperature.
  • the insulating layer 114 is made of silicon oxide.
  • a mixed gas containing nitrous oxide ( N2O), which is an oxidizing gas, and ammonia, which is a reducing gas, is used, and in the formation of the insulating layer 114, monosilane, which is a depositary gas, is used.
  • a mixed gas containing nitrous oxide ( N2O), which is an oxidizing gas, and ammonia can be used.
  • nitrous oxide ( N2O) and ammonia can be commonly used in the first plasma treatment and the formation of the insulating layer 114. That is, the insulating layer 114 can be formed by performing the first plasma treatment using nitrous oxide ( N2O) and ammonia, and then supplying monosilane gas.
  • a process of supplying oxygen to the insulating layer 114 may be performed.
  • the same method as that of the insulating layer 106 can be used.
  • the insulating layer 116 is formed so as to cover the insulating layer 114.
  • the insulating layer 116 it is preferable to use an insulating film in which oxygen, hydrogen, and water are less likely to diffuse than the insulating layer 114. Since the insulating layer 116 does not easily diffuse oxygen, it is possible to prevent oxygen in the semiconductor layer 108 from desorbing to the outside via the insulating layer 114. Further, since the insulating layer 116 does not easily diffuse hydrogen, it is possible to prevent hydrogen, water and the like from diffusing from the outside into the semiconductor layer 108 and the like.
  • the substrate temperature at the time of forming the insulating layer 116 is preferably 150 ° C. or higher and 400 ° C. or lower, more preferably 160 ° C. or higher and 350 ° C. or lower, further preferably 180 ° C. or higher and 300 ° C. or lower, and further preferably 200 ° C. or higher and 250 ° C. or lower. Is preferable.
  • an insulating film in which oxygen, hydrogen, and water do not easily diffuse can be obtained.
  • a process of supplying oxygen to the insulating layer 116 may be performed.
  • the same method as that of the insulating layer 106 can be used.
  • plasma treatment may be performed on the surface of the insulating layer 116 in an atmosphere containing nitrogen after the insulating layer 116 is formed.
  • the surface or the vicinity of the surface of the insulating layer 116 can be nitrided, and impurities such as water can be suppressed from being adsorbed on the surface of the insulating layer 116.
  • impurities such as water are adsorbed on the surface of the insulating layer 116, the impurities may reach the semiconductor layer 108, and oxygen deficiency (VO), VOH , and the like may be formed in the semiconductor layer 108.
  • a highly reliable transistor By suppressing the adsorption of impurities such as water on the surface of the insulating layer 116, a highly reliable transistor can be obtained. In particular, it is suitable when the surface of the insulating layer 116 is exposed to the atmosphere between the formation of the insulating layer 116 and the formation of the insulating layer 118.
  • the oxygen contained in the insulating layer 114 and the insulating layer 116 is diffused into the semiconductor layer 108, and the oxygen can reduce oxygen deficiency (VO) and VOH in the semiconductor layer 108 (. Oxygenation). Specifically, the oxygen diffused in the semiconductor layer 108 compensates for the oxygen deficiency (VO). Further, oxygen diffused in the semiconductor layer 108 deprives VO H of hydrogen and is desorbed as water molecules (H 2 O ), and VO H deprived of hydrogen becomes oxygen deficiency ( VO ).
  • oxygen deficiency ( VO ) generated by the deprivation of hydrogen from VOH is supplemented by another oxygen that has reached the semiconductor layer 108.
  • oxygen deficiency (VO) and VOH in the semiconductor layer 108 By reducing oxygen deficiency (VO) and VOH in the semiconductor layer 108, a highly reliable transistor can be obtained.
  • Oxygen diffused in the semiconductor layer 108 reacts with hydrogen remaining in the semiconductor layer 108 and is desorbed as water molecules ( H2O ). That is, hydrogen can be removed from the semiconductor layer 108 (dehydration, dehydrogenation). As a result, it is possible to suppress the hydrogen remaining in the semiconductor layer 108 from binding to oxygen deficiency (VO) to generate VOH .
  • VO oxygen deficiency
  • the heat treatment By performing heat treatment, hydrogen and water contained in the insulating layer 116 and the insulating layer 114 can be removed. Further, the heat treatment can reduce the defects contained in the insulating layer 116 and the insulating layer 114.
  • the nitrogen oxides contained in the insulating layer 114 and the insulating layer 116 react with the ammonia contained in the insulating layer 114, and the nitrogen oxides contained in the insulating layer 114 and the insulating layer 116 are reduced. do.
  • the amount of nitrogen oxides it is possible to suppress fluctuations in the threshold voltage of the transistor, and it is possible to reduce fluctuations in the electrical characteristics of the transistor.
  • the temperature of the heat treatment is preferably 150 ° C. or higher and lower than the strain point of the substrate, more preferably 250 ° C. or higher and 450 ° C. or lower, and further preferably 300 ° C. or higher and 450 ° C. or lower.
  • the heat treatment can be performed in an atmosphere containing one or more of noble gases, nitrogen or oxygen. Dry air (CDA) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. It is preferable that the atmosphere contains as little hydrogen, water, etc. as possible.
  • a high-purity gas having a dew point of ⁇ 60 ° C. or lower, preferably ⁇ 100 ° C. or lower.
  • the heat treatment is as low as possible, it is possible to prevent hydrogen, water, etc. from being taken into the insulating layer 116 or the like as much as possible.
  • an oven, a rapid heating (RTA) device, or the like can be used for the heat treatment. By using the RTA device, the heat treatment time can be shortened.
  • the insulating layer 118 is formed so as to cover the insulating layer 116 (FIG. 7).
  • the insulating layer 118 it is preferable to use an insulating film in which oxygen, hydrogen, and water are less likely to diffuse than the insulating layer 114 and the insulating layer 116. Since the insulating layer 118 does not easily diffuse oxygen, it is possible to suppress the desorption of oxygen in the insulating layer 116, the insulating layer 114, and the semiconductor layer 108 to the outside. Further, since the insulating layer 118 is difficult to diffuse hydrogen, it is possible to suppress the diffusion of hydrogen and water from the outside to the semiconductor layer 108 and the like. Silicon nitride can be particularly preferably used as the insulating layer 118.
  • the semiconductor device 10 can be manufactured by the above steps.
  • ⁇ Production method example 2> A manufacturing method different from the manufacturing method of the semiconductor device 10 shown in the above-mentioned ⁇ Manufacturing method example 1> will be described. The parts that overlap with the above will be omitted, and the parts that differ will be described.
  • the insulating layer 116 is formed. Since the above description can be referred to until the formation of the insulating layer 116, detailed description thereof will be omitted. Further, it is preferable to perform heat treatment after forming the insulating layer 116. As for the heat treatment, the description of ⁇ Production Method Example 1> described above can be referred to, and detailed description thereof will be omitted.
  • the insulating layer 116 is covered to form the metal oxide layer 150 (FIGS. 18 and 19A).
  • the metal oxide layer 150 is preferably formed by a sputtering method using a metal oxide target. It is preferable to use oxygen gas when forming the metal oxide layer 150.
  • FIG. 18 shows a schematic cross-sectional view of the inside of the sputtering apparatus when the metal oxide layer 150 is formed on the insulating layer 116. Further, the target 191 installed inside the sputtering apparatus and the plasma 192 formed below the target 191 are schematically shown.
  • oxygen gas when oxygen gas is used when forming the metal oxide layer 150, oxygen can be suitably supplied to the insulating layer 116.
  • the oxygen supplied to the insulating layer 116 is represented by an arrow.
  • the metal oxide layer 150 is formed of a material that does not easily allow oxygen and hydrogen to permeate.
  • the metal oxide layer 150 has a function of suppressing the diffusion of oxygen contained in the insulating layer 114 and the insulating layer 116 to the side opposite to the semiconductor layer 108. Further, the metal oxide layer 150 has a function of suppressing the diffusion of hydrogen and water from the outside to the insulating layer 114 and the insulating layer 116 side.
  • the metal oxide layer 150 may be an insulating layer or a conductive layer.
  • the metal oxide layer 150 it is preferable to use an insulating material having a higher dielectric constant than silicon oxide.
  • an aluminum oxide film, a hafnium oxide film, a hafnium aluminate film, or the like can be used.
  • a conductive oxide such as indium oxide, indium tin oxide (ITO), or indium tin oxide containing silicon (ITSO) can also be used.
  • ITO indium tin oxide
  • ITSO indium tin oxide containing silicon
  • the metal oxide layer 150 it is preferable to use an oxide material containing one or more of the same elements as the semiconductor layer 108. In particular, it is preferable to use an oxide semiconductor material applicable to the semiconductor layer 108.
  • the atomic number ratio of In is equal to or higher than the atomic number ratio of the element M.
  • In-Ga-Zn oxide in which the element M is Ga can be preferably used.
  • the sputtering target used to form the In-Ga-Zn oxide preferably has an In atom number ratio of more than or equal to the Ga atom number ratio.
  • a metal oxide film formed by using a sputtering target having the same composition as the semiconductor layer 108 can be applied. It is preferable to use a sputtering target having the same composition because the manufacturing apparatus and the sputtering target can be shared.
  • a material having a higher gallium composition (content ratio) than the semiconductor layer 108 should be used for the metal oxide layer 150. Can be done. It is preferable to use a material having a high gallium composition (content ratio) for the metal oxide layer 150 because the blocking property against oxygen can be further enhanced. At this time, by using a material having a higher indium composition than the metal oxide layer 150 for the semiconductor layer 108, the electric field effect mobility of the transistor 100 can be increased.
  • the metal oxide layer 150 is preferably formed by using a sputtering device.
  • oxygen can be suitably supplied to the insulating layer 116, the insulating layer 114, or the semiconductor layer 108 by forming the oxide film in an atmosphere containing oxygen gas.
  • the metal oxide layer 150 is preferably formed in an atmosphere containing oxygen, for example. In particular, it is preferably formed by the sputtering method in an atmosphere containing oxygen. As a result, oxygen can be supplied to the insulating layer 116, the insulating layer 114, or the semiconductor layer 108 when the metal oxide layer 150 is formed.
  • the metal oxide layer 150 is formed by a sputtering method using an oxide target containing a metal oxide similar to that of the semiconductor layer 108, the above description can be incorporated.
  • the metal oxide layer 150 may be formed by a reactive sputtering method using oxygen as the film forming gas and using a metal target.
  • a reactive sputtering method using oxygen as the film forming gas and using a metal target.
  • an aluminum oxide film can be formed.
  • the oxygen supplied can be increased.
  • the oxygen flow rate ratio or oxygen partial pressure is, for example, 50% or more and 100% or less, preferably 65% or more and 100% or less, more preferably 80% or more and 100% or less, and further preferably 90% or more and 100% or less. In particular, it is preferable that the oxygen flow rate ratio is 100% and the oxygen partial pressure is as close as possible to 100%.
  • the heat treatment can be performed at a temperature of 200 ° C. or higher and 400 ° C. or lower in an atmosphere containing one or more of nitrogen, oxygen and a rare gas.
  • oxygen can be effectively supplied from the metal oxide layer 150 to the semiconductor layer 108.
  • the metal oxide layer 150 is removed (FIG. 19B).
  • the steps after removing the metal oxide layer 150 are preferably performed at a temperature equal to or lower than the temperature of the heat treatment. As a result, it is possible to suppress the desorption of oxygen in the semiconductor layer 108, and it is possible to suppress the formation of oxygen deficiency in the semiconductor layer 108. Therefore, the reliability of the transistor can be improved.
  • the method for removing the metal oxide layer 150 is not particularly limited, but wet etching can be preferably used. By using wet etching, it is possible to suppress etching of the insulating layer 116 at the same time as the metal oxide layer 150. As a result, it is possible to prevent the film thickness of the insulating layer 116 from becoming thin, and it is possible to make the film thickness of the insulating layer 116 uniform.
  • the insulating layer 118 is formed (FIG. 7).
  • the description of ⁇ Manufacturing Method Example 1> described above can be referred to, detailed description thereof will be omitted.
  • the semiconductor device 10 can be manufactured by the above steps.
  • the insulating layer 118 is formed in the same manner as in the above-mentioned production method example 1 or production method example 2. Since the above description can be referred to until the formation of the insulating layer 118, detailed description thereof will be omitted.
  • an opening reaching the conductive layer 104A is formed by etching a part of the insulating layer 106, the insulating layer 114, the insulating layer 116, and the insulating layer 118. ..
  • the conductive film is processed to form the conductive layer 120, the conductive layer 120a, and the conductive layer 120b (FIG. 9).
  • the semiconductor device 10A can be manufactured by the above steps.
  • the insulating layer 116 is formed in the same manner as in the above-mentioned production method example 1 or production method example 2. Since the above description can be referred to until the formation of the insulating layer 116, detailed description thereof will be omitted.
  • the conductive film is processed to form the conductive layer 120, the conductive layer 120a, and the conductive layer 120b.
  • the insulating layer 118 is formed (FIG. 10).
  • the description of ⁇ Manufacturing Method Example 1> described above can be referred to, detailed description thereof will be omitted.
  • the semiconductor device 10B can be manufactured by the above steps.
  • ⁇ substrate ⁇ There are no major restrictions on the material of the substrate 102, but at least it must have heat resistance sufficient to withstand the subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like is used as the substrate 102. May be good. Further, those in which semiconductor elements are provided on these substrates may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 or the like may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate 102 and the transistor 100 or the like. The release layer can be used to separate a part or all of the semiconductor device from the substrate 102 and transfer it to another substrate. At that time, the transistor 100 and the like can be reprinted on a substrate having inferior heat resistance or a flexible substrate.
  • the insulating layer 106 can be formed, for example, by forming an oxide insulating film or a nitride insulating film as a single layer or by laminating them. In order to improve the interface characteristics with the semiconductor layer 108, it is preferable that at least the region of the insulating layer 106 in contact with the semiconductor layer 108 is formed of an oxide insulating film. Further, it is preferable to use a film that releases oxygen by heating for the insulating layer 106.
  • the insulating layer 106 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga-Zn oxide, or the like may be used, and the insulating layer 106 may be provided as a single layer or laminated.
  • a pretreatment such as oxygen plasma treatment is performed on the surface in contact with the semiconductor layer 108, and the surface or the surface is subjected to pretreatment such as oxygen plasma treatment. It is preferable to oxidize the vicinity of the surface.
  • the conductive film constituting the semiconductor device such as the layer 112Ab is a metal selected from chromium, copper, aluminum, gold, silver, zinc, molybdenum, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, molybdenum, or niobium.
  • An alloy containing one or more of the above-mentioned metals, an alloy containing one or more of the above-mentioned metals, and the like can be used, respectively.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 112Aa, and the conductive layer 112Ab which serve as source or drain electrodes, are low resistance conductive materials comprising one or more of copper, silver, gold, or aluminum. It is preferable to use it. In particular, copper or aluminum is preferable because it is excellent in mass productivity.
  • Oxide conductors such as In-Sn-Si oxide and In-Ga-Zn oxide or metal oxide films can also be applied.
  • an oxide conductor (OC: Oxide Conductor)
  • OC Oxide Conductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide becomes highly conductive and becomes a conductor.
  • a metal oxide that has been made into a conductor can be called an oxide conductor.
  • the conductive film constituting the semiconductor device may be a laminated structure of a conductive film containing the oxide conductor (metal oxide) and a conductive film containing a metal or an alloy. Wiring resistance can be reduced by using a conductive film containing a metal or an alloy. At this time, it is preferable to apply a conductive film containing an oxide conductor to the side in contact with the insulating layer that functions as the gate insulating layer.
  • a Cu—X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be applied to the conductive layer 104, the conductive layer 112a, and the conductive layer 112b.
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti
  • the conductive layer 104A can refer to the description of the conductive layer 104, detailed description thereof will be omitted.
  • the conductive layer 112Aa and the conductive layer 112Ab since the description of the conductive layer 112a and the conductive layer 112b can be referred to, detailed description thereof will be omitted.
  • the insulating layer 110 is formed by a PECVD method, a sputtering method, an ALD method, or the like, and is formed of a silicon oxide film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, an yttrium oxide film, a zirconium oxide film, a gallium oxide film, and tantalum oxide.
  • inorganic insulating materials such as a film, a magnesium oxide film, a lanthanum oxide film, a cerium oxide film, a neodymium oxide film, silicon nitride, silicon nitride, silicon oxide, silicon oxide nitride, aluminum oxide, and aluminum nitride can be used. .. In particular, it is preferable to use a silicon oxide film or a silicon nitride nitride film formed by the plasma CVD method.
  • the insulating layer 110 may have a laminated structure of two or more layers.
  • insulating layer 110A can refer to the description of the insulating layer 110, detailed description thereof will be omitted.
  • the insulating layer 114 provided on the semiconductor layer 108 is a silicon oxide film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, an yttrium oxide film, or a zirconium oxide film formed by a PECVD method, a sputtering method, an ALD method, or the like.
  • a gallium oxide film, a tantalum oxide film, a magnesium oxide film, a lanthanum oxide film, a cerium oxide film, a neodymium oxide film and the like can be used.
  • the insulating layer 114 may have a laminated structure of two or more layers.
  • an insulating layer formed by a PECVD method, a sputtering method, an ALD method, or the like and containing one or more of a silicon nitride film, a silicon nitride film, an aluminum nitride film, an aluminum nitride film, and the like is used. be able to.
  • the insulating layer 116 may have a laminated structure of two or more layers.
  • the sputtering target used to form the In—M—Zn oxide preferably has an atomic number ratio of In equal to or higher than the atomic number ratio of the element M.
  • In-Ga-Zn oxide in which the element M is Ga can be preferably used as the semiconductor layer 108.
  • the sputtering target used to form the In-Ga-Zn oxide preferably has an In atom number ratio of more than or equal to the Ga atom number ratio.
  • the atomic number ratio of the formed semiconductor layer 108 includes a variation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the composition (atomic number ratio) of the semiconductor layer 108 to be formed is In :.
  • the atomic number ratio of In is 4
  • the atomic number ratio of Ga is 1 or more and 3 or less
  • Zn includes the case where the atomic number ratio of is 2 or more and 4 or less.
  • the atomic number ratio of Ga is larger than 0.1 when the atomic number ratio of In is 5. This includes cases where the number of atoms is 2 or less and the atomic number ratio of Zn is 5 or more and 7 or less.
  • the atomic number ratio of Ga is larger than 0.1 when the atomic number ratio of In is 1. This includes the case where the number of atoms of Zn is 2 or less and the atomic number ratio of Zn is larger than 0.1 and 2 or less.
  • the semiconductor layer 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a wider energy gap than silicon, the off-current of the transistor can be reduced.
  • the semiconductor layer 108 preferably has a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC structure, a polycrystalline structure, a microcrystal structure, or an amorphous structure described later.
  • the amorphous structure has the highest defect level density
  • the CAAC structure has the lowest defect level density.
  • semiconductor layer 108A can refer to the description of the semiconductor layer 108, detailed description thereof will be omitted.
  • CAAC c-axis aligned critical
  • the CAAC structure is one of crystal structures such as a thin film having a plurality of nanocrystals (crystal regions having a maximum diameter of less than 10 nm), and each nanocrystal has a c-axis oriented in a specific direction and an a-axis.
  • the b-axis is a crystal structure having no orientation and having a feature that nanocrystals are continuously connected without forming grain boundaries.
  • the thin film having a CAAC structure has a feature that the c-axis of each nanocrystal is easily oriented in the thickness direction of the thin film, the normal direction of the surface to be formed, or the normal direction of the surface of the thin film.
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS since a clear crystal grain boundary cannot be confirmed, it can be said that the decrease in electron mobility due to the crystal grain boundary is unlikely to occur. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability.
  • crystallography it is common to take a unit cell with a specific axis as the c axis for the three axes (crystal axis) of the a-axis, b-axis, and c-axis that compose the unit cell. ..
  • a crystal having a layered structure it is common that two axes parallel to the plane direction of the layer are the a-axis and the b-axis, and the axes intersecting the layers are the c-axis.
  • a typical example of a crystal having such a layered structure is graphite classified into a hexagonal system.
  • the a-axis and b-axis of the unit cell are parallel to the cleavage plane, and the c-axis is orthogonal to the cleavage plane. do.
  • the crystal of InGaZnO 4 having a layered structure of YbFe 2 O 4 type can be classified into a hexagonal system, and the a-axis and b-axis of the unit cell are parallel to the plane direction of the layer and the c-axis. Is orthogonal to the layer (ie, a-axis and b-axis).
  • the metal oxide formed by the sputtering method using the above target at a substrate temperature of 100 ° C. or higher and 130 ° C. or lower has a crystal structure of either an nc (nano crystal) structure or a CAAC structure, or a structure in which these are mixed. Easy to take.
  • the metal oxide formed by the sputtering method with the substrate temperature at room temperature tends to have an nc crystal structure.
  • the room temperature here includes the temperature when the substrate is not heated.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • FIG. 20A shows a top view of the display device 700.
  • the display device 700 has a first substrate 701 and a second substrate 705 attached by the sealing material 712. Further, in the region sealed by the first substrate 701, the second substrate 705, and the sealing material 712, the pixel unit 702, the source driver circuit unit 704, and the gate driver circuit unit 706 are provided on the first substrate 701. Be done. Further, the pixel unit 702 is provided with a plurality of display elements.
  • An FPC terminal portion 708 to which an FPC 716 (FPC: Flexible printed circuit board) is connected is provided in a portion of the first substrate 701 that does not overlap with the second substrate 705.
  • FPC 716 Flexible printed circuit board
  • Various signals and the like are supplied by the FPC 716 to each of the pixel unit 702, the source driver circuit unit 704, and the gate driver circuit unit 706 via the FPC terminal unit 708 and the signal line 710.
  • a plurality of gate driver circuit units 706 may be provided. Further, the gate driver circuit unit 706 and the source driver circuit unit 704 may be in the form of an IC chip separately formed and packaged on a semiconductor substrate or the like. The IC chip can be mounted on the first substrate 701 or on the FPC 716.
  • a transistor which is a semiconductor device of one aspect of the present invention can be applied to the transistor included in the pixel unit 702, the source driver circuit unit 704, and the gate driver circuit unit 706.
  • Examples of the display element provided in the pixel unit 702 include a liquid crystal element and a light emitting element.
  • a liquid crystal element a transmissive liquid crystal element, a reflective liquid crystal element, a semi-transmissive liquid crystal element, or the like can be used.
  • the light emitting element include self-luminous light emitting elements such as LED (Light Emitting Diode), OLED (Organic LED), QLED (Quantum-dot LED), and semiconductor laser.
  • use a shutter type or optical interference type MEMS (Micro Electroelectric Mechanical Systems) element a display element to which a microcapsule method, an electrophoresis method, an electrowetting method, an electronic powder fluid (registered trademark) method, or the like is applied. You can also.
  • the display device 700A shown in FIG. 20B is an example of a display device to which a flexible resin layer 743 is applied instead of the first substrate 701 and can be used as a flexible display.
  • the pixel portion 702 does not have a rectangular shape, but the corner portion has an arc shape. Further, as shown in the region P1 in FIG. 20B, it has a pixel portion 702 and a notch portion in which a part of the resin layer 743 is cut off.
  • the pair of gate driver circuit units 706 are provided on both sides of the pixel unit 702. Further, the gate driver circuit unit 706 is provided along the arcuate contour at the corner portion of the pixel unit 702.
  • the resin layer 743 has a shape in which the portion where the FPC terminal portion 708 is provided protrudes. Further, a part of the resin layer 743 including the FPC terminal portion 708 can be folded back in the region P2 in FIG. 20B. By folding back a part of the resin layer 743, the display device 700A can be mounted on an electronic device in a state where the FPC 716 is overlapped on the back side of the pixel portion 702, and the space of the electronic device can be saved. ..
  • the IC717 is mounted on the FPC716 connected to the display device 700A.
  • the IC717 has a function as, for example, a source driver circuit.
  • the source driver circuit unit 704 in the display device 700B can be configured to include at least one of a protection circuit, a buffer circuit, a demultiplexer circuit, and the like.
  • the display device 700B shown in FIG. 20C is a display device that can be suitably used for an electronic device having a large screen.
  • it can be suitably used for a television device, a monitoring device, a personal computer (including a notebook type or a desktop type), a tablet terminal, a digital signage, and the like.
  • the display device 700B has a plurality of source driver IC721s and a pair of gate driver circuit units 722.
  • a plurality of source drivers IC721 are attached to FPC723, respectively. Further, in the plurality of FPC723s, one terminal is connected to the first board 701 and the other terminal is connected to the printed circuit board 724. By folding the FPC 723, the printed circuit board 724 can be arranged on the back side of the pixel portion 702 and mounted on an electronic device, so that the space of the electronic device can be saved.
  • the gate driver circuit unit 722 is formed on the first substrate 701. This makes it possible to realize an electronic device having a narrow frame.
  • a large-sized and high-resolution display device can be realized.
  • an extremely high resolution display device having a resolution of 4K2K, 8K4K, or the like can be realized.
  • FIGS. 21 to 25 are cross-sectional views taken along the alternate long and short dash line QR shown in FIG. 20A, respectively.
  • FIG. 25 is a cross-sectional view taken along the alternate long and short dash line ST shown in FIG. 20B.
  • 21 to 23 are configurations using a liquid crystal element as a display element
  • FIGS. 24 and 25 are configurations using an EL element.
  • the display device shown in FIGS. 21 to 25 includes a routing wiring unit 711, a pixel unit 702, a source driver circuit unit 704, and an FPC terminal unit 708.
  • the routing wiring portion 711 has a signal line 710.
  • the pixel unit 702 includes a transistor 750 and a capacitive element 790.
  • the source driver circuit unit 704 has a transistor 752.
  • FIG. 22 shows a case where the capacitance element 790 is not provided.
  • the transistor exemplified in the first embodiment can be applied.
  • the source driver circuit unit 704 may be configured to include one or more of the transistors 100 to 100E having a high on-current.
  • the pixel unit 702 may have one or a plurality of transistors 101 to 101B having good saturation characteristics.
  • the source driver circuit unit 704 may have one or more of the transistors 100 to 100E and one or more of the transistors 101 to 101B.
  • the pixel unit 702 may have any one or more of the transistors 100 to 100E and one or more of the transistors 101 to 101B.
  • the transistor used in this embodiment has an oxide semiconductor film that is highly purified and suppresses the formation of oxygen deficiency.
  • the transistor can reduce the off current. Therefore, the holding time of an electric signal such as an image signal can be lengthened, and the writing interval of the electric signal can be set long. Therefore, the frequency of refresh operations can be reduced, which has the effect of reducing power consumption.
  • the transistor used in this embodiment can obtain relatively high field effect mobility, it can be driven at high speed.
  • a switching transistor in a pixel portion and a driver transistor used in a driving circuit portion can be formed on the same substrate. That is, a configuration that does not apply a drive circuit formed of a silicon wafer or the like is possible, and the number of parts of the semiconductor device can be reduced. Further, even in the pixel portion, by using a transistor capable of high-speed driving, it is possible to provide a high-quality image.
  • the capacitive element 790 shown in FIGS. 21, 24, and 25 is formed by processing a lower electrode formed by processing the same film as the gate electrode of the transistor 750, and processing the same conductive film as the source electrode or drain electrode. With an upper electrode formed in. Further, a part of an insulating film that functions as a gate insulating layer of the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitive element 790 has a laminated structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes.
  • a flattening insulating film 770 is provided on the transistor 750, the transistor 752, and the capacitive element 790.
  • a transistor having a different structure from the transistor 750 of the pixel unit 702 and the transistor 752 of the source driver circuit unit 704 may be used.
  • a top gate type transistor may be applied to either one, and a bottom gate type transistor may be applied to the other.
  • the gate driver circuit unit 706 is the same as the source driver circuit unit 704.
  • the signal line 710 is formed of the same conductive film as the source electrode and drain electrode of the transistors 750 and 752. At this time, it is preferable to use a low resistance material such as a material containing a copper element because signal delay due to wiring resistance and the like can be reduced and display on a large screen becomes possible.
  • the FPC terminal portion 708 has a connection electrode 760, an anisotropic conductive film 780, and an FPC 716.
  • the connection electrode 760 is electrically connected to the terminal of the FPC 716 via the anisotropic conductive film 780.
  • the connection electrode 760 is formed of the same conductive film as the source electrode and drain electrode of the transistors 750 and 752.
  • a flexible substrate such as a glass substrate or a plastic substrate can be used.
  • a flexible substrate it is preferable to provide an insulating layer having a barrier property against water and hydrogen between the first substrate 701 and the transistor 750 and the like.
  • a light-shielding layer 738, a colored layer 736, and an insulating layer 734 in contact with these are provided.
  • the display device 700 shown in FIG. 21 has a liquid crystal element 775.
  • the liquid crystal element 775 has a conductive layer 772, a conductive layer 774, and a liquid crystal layer 776 between them.
  • the conductive layer 774 is provided on the second substrate 705 side and has a function as a common electrode. Further, the conductive layer 772 is electrically connected to the source electrode or the drain electrode of the transistor 750.
  • the conductive layer 772 is formed on the flattening insulating film 770 and functions as a pixel electrode.
  • a material that is transparent to visible light or a material that is reflective can be used.
  • the translucent material for example, an oxide material containing indium, zinc, tin and the like may be used.
  • the reflective material for example, a material containing aluminum, silver and the like may be used.
  • the display device 700 becomes a reflective liquid crystal display device.
  • a translucent material is used for the conductive layer 772, a transmissive liquid crystal display device is obtained.
  • a polarizing plate is provided on the visual recognition side.
  • a transmissive liquid crystal display device a pair of polarizing plates are provided so as to sandwich the liquid crystal element.
  • a structure 778 is provided between the first substrate 701 and the second substrate 705.
  • the structure 778 is a columnar spacer, and is provided to control the distance (cell gap) between the first substrate 701 and the second substrate 705.
  • a spherical spacer may be used as the structure 778.
  • the display device 700 shown in FIG. 22 shows an example in which a liquid crystal element 775 of a transverse electric field method (for example, FFS mode) is used.
  • a conductive layer 774 that functions as a common electrode is provided on the conductive layer 772 via the insulating layer 773.
  • the orientation state of the liquid crystal layer 776 can be controlled by the electric field generated between the conductive layer 772 and the conductive layer 774.
  • the holding capacity can be configured by the laminated structure of the conductive layer 774, the insulating layer 773, and the conductive layer 772. Therefore, it is not necessary to separately provide a capacitance element, and the aperture ratio can be increased.
  • an alignment film in contact with the liquid crystal layer 776 may be provided.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a retardation member, and an antireflection member
  • a light source such as a backlight and a side light
  • the liquid crystal layer 776 includes a thermotropic liquid crystal, a low molecular weight liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal (PDLC: Polymer Dispersed Liquid Crystal), a polymer network type liquid crystal (PNLC: Polymer Network Liquid Crystal), and a strong dielectric liquid crystal. , Anti-strong dielectric liquid crystal and the like can be used. Further, when the transverse electric field method is adopted, a liquid crystal showing a blue phase without using an alignment film may be used.
  • the modes of the liquid crystal element are TN (Twisted Nematic) mode, VA (Vertical Birefringence) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, ASM (Axially symmetric) mode, (Optically Compensated Birefringence) mode, ECB (Electrically Controlled Birefringence) mode, guest host mode and the like can be used.
  • a scattering type liquid crystal using a polymer dispersion type liquid crystal or a polymer network type liquid crystal for the liquid crystal layer 776 can also be used. At this time, a black-and-white display may be performed without providing the colored layer 736, or a color display may be performed using the colored layer 736.
  • a time-divided display method (also referred to as a field sequential drive method) in which color display is performed based on the time-addition color mixing method may be applied.
  • the structure may be such that the colored layer 736 is not provided.
  • the time division display method for example, it is not necessary to provide sub-pixels exhibiting the respective colors of R (red), G (green), and B (blue), so that the aperture ratio of the pixels can be improved or fine. There are advantages such as increasing the degree.
  • FIG. 23 shows an example of using a liquid crystal element 775 of a lateral electric field method (for example, FFS mode) different from the display device 700 shown in FIG. 22.
  • a lateral electric field method for example, FFS mode
  • the display device 700 shown in FIG. 23 has a transistor 750, a transistor 752, a liquid crystal element 775, and the like between the first substrate 701 and the second substrate 705.
  • the first substrate 701 and the second substrate 705 are bonded to each other by a sealing layer 732.
  • the liquid crystal element 775 has a conductive layer 714, a liquid crystal layer 776, and a conductive layer 713.
  • the conductive layer 713 is provided on the first substrate 701.
  • One or more insulating layers are provided on the conductive layer 713, and the conductive layer 714 is provided on the insulating layer.
  • the liquid crystal layer 776 is located between the conductive layer 714 and the second substrate 705.
  • the conductive layer 713 is electrically connected to the wiring 728 and functions as a common electrode.
  • the conductive layer 714 is electrically connected to the transistor 750 and functions as a pixel electrode. A common potential is given to the wiring 728.
  • the conductive layer 714 has a comb-like shape or an upper surface shape having slits.
  • the orientation state of the liquid crystal layer 776 is controlled by the electric field generated between the conductive layer 714 and the conductive layer 713.
  • a capacitive element 790 that functions as a holding capacity is formed by a laminated structure of a conductive layer 714, a conductive layer 713, and one or more insulating layers sandwiched between them. Therefore, it is not necessary to separately provide a capacitance element, and the aperture ratio can be increased.
  • a material that is transparent to visible light or a material that is reflective can be used, respectively.
  • a translucent material for example, an oxide material containing indium, zinc, tin and the like may be used.
  • the reflective material for example, a material containing aluminum, silver and the like may be used.
  • the display device 700 When a reflective material is used for either or both of the conductive layer 714 and the conductive layer 713, the display device 700 becomes a reflective liquid crystal display device. On the other hand, if a translucent material is used for both the conductive layer 714 and the conductive layer 713, the display device 700 becomes a transmissive liquid crystal display device. In the case of a reflective liquid crystal display device, a polarizing plate is provided on the visual recognition side. On the other hand, in the case of a transmissive liquid crystal display device, a pair of polarizing plates are provided so as to sandwich the liquid crystal element.
  • FIG. 23 shows an example of a transmissive liquid crystal display device.
  • a polarizing plate 755 and a light source 757 are provided outside the first substrate 701, and a polarizing plate 756 is provided outside the second substrate 705.
  • the light source 757 functions as a backlight.
  • a light-shielding layer 738 and a colored layer 736 are provided on the surface of the second substrate 705 on the side of the first substrate 701. Further, an insulating layer 734 that functions as a flattening layer is provided so as to cover the light-shielding layer 738 and the colored layer 736. A spacer 727 is provided on the surface of the insulating layer 734 on the first substrate 701 side.
  • the liquid crystal layer 776 is located between the alignment film 725 covering the conductive layer 714 and the alignment film 726 covering the insulating layer 734.
  • the alignment film 725 and the alignment film 726 may not be provided if unnecessary.
  • an optical member such as a retardation film and an antireflection film, a protective film, an antifouling film, and the like can be appropriately provided outside the second substrate 705.
  • Antireflection films include AG (Anti Glare) films and AR (Anti Reflection) films.
  • the display device 700 shown in FIG. 23 has a configuration in which the conductive layer 714 functioning as a pixel electrode and the organic insulating film functioning as a flattening layer are not provided on the formed surface side of the conductive layer 713 functioning as a common electrode. Further, as a transistor 750 or the like included in the display device 700, a bottom gate type transistor that can make the manufacturing process relatively short is applied. With such a configuration, the manufacturing cost can be reduced, the manufacturing yield can be increased, and a highly reliable display device can be provided at low cost.
  • the display device 700 shown in FIG. 24 has a light emitting element 782.
  • the light emitting element 782 has a conductive layer 772, an EL layer 786, and a conductive film 788.
  • the EL layer 786 has an organic compound or an inorganic compound such as a quantum dot.
  • Examples of materials that can be used for organic compounds include fluorescent materials and phosphorescent materials.
  • a material which can be used for a quantum dot a colloidal quantum dot material, an alloy type quantum dot material, a core-shell type quantum dot material, a core type quantum dot material, and the like can be mentioned.
  • the display device 700 shown in FIG. 24 is provided with an insulating film 730 that covers a part of the conductive layer 772 on the flattening insulating film 770.
  • the light emitting element 782 has a translucent conductive film 788 and is a top emission type light emitting element.
  • the light emitting element 782 may have a bottom emission structure that emits light to the conductive layer 772 side, or a dual emission structure that emits light to both the conductive layer 772 side and the conductive film 788 side.
  • the colored layer 736 is provided at a position where it overlaps with the light emitting element 782, and the light shielding layer 738 is provided at a position where it overlaps with the insulating film 730, the routing wiring portion 711, and the source driver circuit portion 704. Further, the colored layer 736 and the light-shielding layer 738 are covered with the insulating layer 734. Further, the space between the light emitting element 782 and the insulating layer 734 is filled with the sealing layer 732.
  • the EL layer 786 is formed in an island shape for each pixel or in a striped shape for each pixel row, that is, when the EL layer 786 is formed by painting separately, the colored layer 736 may not be provided.
  • FIG. 25 shows a configuration of a display device that can be suitably applied to a flexible display.
  • FIG. 25 is a cross-sectional view taken along the alternate long and short dash line ST in the display device 700A shown in FIG. 20B.
  • the display device 700A shown in FIG. 25 has a configuration in which a support substrate 745, an adhesive layer 742, a resin layer 743, and an insulating layer 744 are laminated in place of the first substrate 701 shown in FIG. 24.
  • the transistor 750 and the like are provided on the insulating layer 744 provided on the resin layer 743.
  • the support substrate 745 is a substrate that contains organic resin, glass, or the like and is thin enough to have flexibility.
  • the resin layer 743 is a layer containing an organic resin such as polyimide or acrylic.
  • the insulating layer 744 includes an inorganic insulating film such as silicon oxide, silicon nitride nitride, and silicon nitride.
  • the resin layer 743 and the support substrate 745 are attached to each other by the adhesive layer 742.
  • the resin layer 743 is preferably thinner than the support substrate 745.
  • the display device 700 shown in FIG. 25 has a protective layer 740 instead of the second substrate 705 shown in FIG. 24.
  • the protective layer 740 is attached to the sealing layer 732.
  • a glass substrate, a resin film, or the like can be used as the protective layer 740.
  • an optical member such as a polarizing plate and a scattering plate, an input device such as a touch sensor panel, or a configuration in which two or more of these are laminated may be applied.
  • the EL layer 786 of the light emitting element 782 is provided in an island shape on the insulating film 730 and the conductive layer 772. By separately forming the EL layer 786 so that the emission color is different for each sub-pixel, color display can be realized without using the coloring layer 736. Further, a protective layer 741 is provided so as to cover the light emitting element 782.
  • the protective layer 741 has a function of preventing impurities such as water from diffusing into the light emitting element 782. It is preferable to use an inorganic insulating film for the protective layer 741. Further, it is more preferable to have a laminated structure including one or more inorganic insulating films and one or more organic insulating films.
  • FIG. 25 shows a bendable region P2.
  • the region P2 has a support substrate 745, an adhesive layer 742, and a portion not provided with an inorganic insulating film such as an insulating layer 744. Further, in the region P2, a resin layer 746 is provided so as to cover the connection electrode 760.
  • an inorganic insulating film in the bendable region P2 and laminating only a conductive layer containing a metal or an alloy and a layer containing an organic material, it is possible to prevent cracks from occurring when bent. Can be done. Further, by not providing the support substrate 745 in the region P2, a part of the display device 700A can be bent with an extremely small radius of curvature.
  • An input device may be provided in the display device shown in FIGS. 21 to 25.
  • Examples of the input device include a touch sensor and the like.
  • various methods such as a capacitance method, a resistance film method, a surface acoustic wave method, an infrared method, an optical method, and a pressure sensitive method can be used. Alternatively, two or more of these may be used in combination.
  • the touch panel is configured by attaching to a so-called in-cell type touch panel in which an input device is formed between a pair of substrates, a so-called on-cell type touch panel in which an input device is formed on a display device, or a display device.
  • in-cell type touch panel in which an input device is formed between a pair of substrates
  • on-cell type touch panel in which an input device is formed on a display device
  • display device a display device.
  • out-cell type touch panels There are so-called out-cell type touch panels.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the display device shown in FIG. 26A has a pixel unit 502, a drive circuit unit 504, a protection circuit 506, and a terminal unit 507.
  • the protection circuit 506 may not be provided.
  • the transistor of one aspect of the present invention can be applied to the transistor included in the pixel unit 502 and the drive circuit unit 504. Further, the transistor of one aspect of the present invention may be applied to the protection circuit 506.
  • the pixel unit 502 has a plurality of pixel circuits 501 for driving a plurality of display elements arranged in X rows and Y columns (X and Y are independently two or more natural numbers).
  • the drive circuit unit 504 has a drive circuit such as a gate driver 504a that outputs a scanning signal to the scanning lines GL_1 to GL_X, and a source driver 504b that supplies a data signal to the data lines DL_1 to the data line DL_Y.
  • the gate driver 504a may be configured to have at least a shift register.
  • the source driver 504b is configured by using, for example, a plurality of analog switches. Further, the source driver 504b may be configured by using a shift register or the like.
  • the terminal portion 507 refers to a portion provided with a terminal for inputting a power supply, a control signal, an image signal, etc. from an external circuit to the display device.
  • the protection circuit 506 is a circuit that makes the wiring and another wiring conductive when a potential outside a certain range is applied to the wiring to which the protection circuit 506 is connected.
  • the protection circuit 506 shown in FIG. 26A is, for example, the scanning line GL_1 to the scanning line GL_X, which is the wiring between the gate driver 504a and the pixel circuit 501, or the data line DL_1 to the wiring between the source driver 504b and the pixel circuit 501. It is connected to various wiring such as data line DL_Y.
  • the gate driver 504a and the source driver 504b may be provided on the same substrate as the pixel portion 502, respectively, or a substrate on which a gate driver circuit or a source driver circuit is separately formed (for example, a single crystal semiconductor film or a polycrystal semiconductor).
  • a drive circuit board formed of a film may be mounted on the board by COG or TAB (Tape Automated Bonding).
  • the plurality of pixel circuits 501 shown in FIG. 26A can have, for example, the configurations shown in FIGS. 26B and 26C.
  • the pixel circuit 501 shown in FIG. 26B includes a liquid crystal element 570, a transistor 550, and a capacitive element 560. Further, a data line DL_n, a scanning line GL_m, a potential supply line VL, and the like are connected to the pixel circuit 501.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specifications of the pixel circuit 501.
  • the orientation state of the liquid crystal element 570 is set according to the written data.
  • a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 of each of the plurality of pixel circuits 501. Further, different potentials may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 of each row.
  • the pixel circuit 501 shown in FIG. 26C has transistors 552, 554, a capacitive element 562, and a light emitting element 57 2. Further, a data line DL_n, a scanning line GL_m, a potential supply line VL_a, a potential supply line VL_b, and the like are connected to the pixel circuit 501.
  • a high power supply potential VDD is given to one of the potential supply line VL_a and the potential supply line VL_b, and a low power supply potential VSS is given to the other.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • FIG. 27A shows a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitance C1, and a circuit 401. Further, wiring S1, wiring S2, wiring G1 and wiring G2 are connected to the pixel circuit 400.
  • the gate is connected to the wiring G1
  • one of the source and drain is connected to the wiring S1
  • the other is connected to one electrode of the capacitance C1.
  • the transistor M2 connects the gate to the wiring G2, one of the source and the drain to the wiring S2, the other to the other electrode of the capacitance C1, and the circuit 401, respectively.
  • Circuit 401 is a circuit including at least one display element.
  • Various elements can be used as the display element, and typically, a light emitting element such as an organic EL element or an LED element, a liquid crystal element, a MEMS (Micro Electro Mechanical Systems) element, or the like can be applied.
  • a light emitting element such as an organic EL element or an LED element
  • a liquid crystal element such as an organic EL element or an LED element
  • MEMS Micro Electro Mechanical Systems
  • the node connecting the transistor M1 and the capacitance C1 is referred to as a node N1
  • the node connecting the transistor M2 and the circuit 401 is referred to as a node N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, by turning off the transistor M2, the potential of the node N2 can be maintained. Further, by writing a predetermined potential to the node N1 via the transistor M1 with the transistor M2 turned off, the potential of the node N2 is corresponding to the displacement of the potential of the node N1 by the capacitive coupling via the capacitance C1. Can be changed.
  • a transistor to which an oxide semiconductor, which is exemplified in the first embodiment, can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 and the node N2 can be maintained for a long period of time due to the extremely low off current.
  • a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 27B is a timing chart relating to the operation of the pixel circuit 400.
  • the effects of various resistances such as wiring resistance, parasitic capacitance of transistors and wiring, and the threshold voltage of transistors are not considered here.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing the potential to the node N2
  • the period T2 is a period for writing the potential to the node N1.
  • the potential V ref is given to the node N1 from the wiring S1 via the transistor M1. Further, the node N2 is given a first data potential V w from the wiring S2 via the transistor M2. Therefore, the potential difference V w ⁇ V ref is held in the capacitance C1.
  • the wiring G1 is given a potential for turning on the transistor M1, and the wiring G2 is given a potential for turning off the transistor M2. Further, a second data potential V data is supplied to the wiring S1.
  • a predetermined constant potential may be applied to the wiring S2, or the wiring S2 may be floating.
  • a second data potential V data is given to the node N1 from the wiring S1 via the transistor M1.
  • the potential of the node N2 changes by the potential dV according to the second data potential V data . That is, the potential obtained by adding the first data potential Vw and the potential dV is input to the circuit 401.
  • FIG. 27B shows that the potential dV is a positive value, it may be a negative value. That is, the second data potential V data may be lower than the potential V ref .
  • the potential dV is generally determined by the capacitance value of the capacitance C1 and the capacitance value of the circuit 401.
  • the potential dV becomes a potential close to the second data potential V data .
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including the display element by combining two types of data signals, it is possible to correct the gradation in the pixel circuit 400. Become.
  • the pixel circuit 400 can also generate a potential exceeding the maximum potential that can be supplied to the wiring S1 and the wiring S2. For example, when a light emitting element is used, high dynamic range (HDR) display and the like can be performed. Further, when a liquid crystal element is used, overdrive drive and the like can be realized.
  • HDR high dynamic range
  • the pixel circuit 400LC shown in FIG. 27C has a circuit 401LC.
  • the circuit 401LC has a liquid crystal element LC and a capacitance C2.
  • one electrode is connected to one electrode of the node N2 and the capacitance C2, and the other electrode is connected to the wiring to which the potential V com2 is given.
  • the capacitance C2 is connected to a wiring in which the other electrode is given the potential V com1 .
  • Capacity C2 functions as a holding capacity.
  • the capacity C2 can be omitted if it is unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, for example, it is possible to realize a high-speed display by overdrive driving, or to apply a liquid crystal material having a high driving voltage. Further, by supplying the correction signal to the wiring S1 or the wiring S2, the gradation can be corrected according to the operating temperature, the deterioration state of the liquid crystal element LC, or the like.
  • the pixel circuit 400EL shown in FIG. 27D has a circuit 401EL.
  • the circuit 401EL has a light emitting element EL, a transistor M3, and a capacitance C2.
  • the gate is connected to one electrode of the node N2 and the capacitance C2, one of the source and the drain is connected to the wiring to which the potential VH is given, and the other is connected to one electrode of the light emitting element EL.
  • the capacitance C2 connects the other electrode to a wiring to which the potential V com is given.
  • the light emitting element EL is connected to a wiring in which the other electrode is given the potential VL .
  • the transistor M3 has a function of controlling the current supplied to the light emitting element EL.
  • the capacity C2 functions as a holding capacity. The capacity C2 can be omitted if it is unnecessary.
  • the transistor M3 may be connected to the cathode side. At that time, the values of the potential V H and the potential VL can be changed as appropriate.
  • the pixel circuit 400EL can pass a large current through the light emitting element EL by applying a high potential to the gate of the transistor M3, for example, HDR display can be realized. Further, by supplying the correction signal to the wiring S1 or the wiring S2, it is possible to correct the variation in the electrical characteristics of the transistor M3 or the light emitting element EL.
  • the circuit is not limited to the circuit illustrated in FIGS. 27C and 27D, and a transistor or a capacitance may be added separately.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the display module 6000 shown in FIG. 28A has a display device 6006, a frame 6009, a printed circuit board 6010, and a battery 6011 to which an FPC 6005 is connected between the upper cover 6001 and the lower cover 6002.
  • a display device manufactured by using one aspect of the present invention can be used for the display device 6006.
  • the display device 6006 it is possible to realize a display module having extremely low power consumption.
  • the shape or dimensions of the upper cover 6001 and the lower cover 6002 can be appropriately changed according to the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a protective function of the display device 6006, a function of blocking electromagnetic waves generated by the operation of the printed circuit board 6010, a function of a heat sink, and the like.
  • the printed circuit board 6010 has a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • FIG. 28B is a schematic cross-sectional view of a display module 6000 including an optical touch sensor.
  • the display module 6000 has a light emitting unit 6015 and a light receiving unit 6016 provided on the printed circuit board 6010. Further, the area surrounded by the upper cover 6001 and the lower cover 6002 has a pair of light guides (light guide 6017a, light guide 6017b).
  • the display device 6006 is provided so as to overlap the printed circuit board 6010 and the battery 6011 with the frame 6009 in between.
  • the display device 6006 and the frame 6009 are fixed to the light guide unit 6017a and the light guide unit 6017b.
  • the light 6018 emitted from the light emitting unit 6015 passes through the upper part of the display device 6006 by the light guide unit 6017a, passes through the light guide unit 6017b, and reaches the light receiving unit 6016.
  • the touch operation can be detected by blocking the light 6018 by a detected object such as a finger or a stylus.
  • a plurality of light emitting units 6015 are provided, for example, along two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting unit 6015. As a result, it is possible to acquire information on the position where the touch operation has been performed.
  • the light emitting unit 6015 can use a light source such as an LED element, and it is particularly preferable to use a light source that emits infrared rays.
  • a light source such as an LED element
  • a photoelectric element that receives the light emitted by the light emitting unit 6015 and converts it into an electric signal can be used.
  • a photodiode capable of receiving infrared rays can be used.
  • the light emitting unit 6015 and the light receiving unit 6016 can be arranged under the display device 6006 by the light guide unit 6017a and the light receiving unit 6017b that transmit the light 6018, and the external light reaches the light receiving unit 6016 and the touch sensor. Can be suppressed from malfunctioning. In particular, if a resin that absorbs visible light and transmits infrared rays is used, the malfunction of the touch sensor can be suppressed more effectively.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the electronic device 6500 shown in FIG. 29A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 has a housing 6501, a display unit 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display unit 6502 has a touch panel function.
  • a display device can be applied to the display unit 6502.
  • FIG. 29B is a schematic cross-sectional view including the end portion of the housing 6501 on the microphone 6506 side.
  • a translucent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, an optical member 6512, a touch sensor panel 6513, and a print are provided in a space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are arranged.
  • the display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back in the area outside the display unit 6502. Further, the FPC 6515 is connected to the folded portion.
  • the IC6516 is mounted on the FPC6515. Further, the FPC 6515 is connected to a terminal provided on the printed circuit board 6517.
  • a flexible display panel according to one aspect of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, it is possible to mount a large-capacity battery 6518 while suppressing the thickness of the electronic device. Further, by folding back a part of the display panel 6511 and arranging the connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device having a narrow frame can be realized.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the electronic device exemplified below is provided with a display device according to one aspect of the present invention in the display unit. Therefore, it is an electronic device that realizes high resolution. In addition, it is possible to make an electronic device that has both high resolution and a large screen.
  • An image having a resolution of, for example, full high-definition, 4K2K, 8K4K, 16K8K, or higher can be displayed on the display unit of the electronic device of one aspect of the present invention.
  • Electronic devices include, for example, television devices, notebook personal computers, monitor devices, digital signage, pachinko machines, game machines, and other electronic devices with relatively large screens, as well as digital cameras, digital video cameras, and digital photo frames. , Mobile phones, portable game machines, mobile information terminals, sound reproduction devices, and the like.
  • An electronic device to which one aspect of the present invention is applied can be incorporated along a flat surface or a curved surface of an inner wall or an outer wall of a house or a building, an interior or an exterior of an automobile or the like.
  • FIG. 30A shows an example of a television device.
  • the display unit 7500 is incorporated in the housing 7101.
  • a configuration in which the housing 7101 is supported by the stand 7103 is shown.
  • the television device 7100 shown in FIG. 30A can be operated by an operation switch included in the housing 7101 or a separate remote control operation machine 7111.
  • a touch panel may be applied to the display unit 7500, and the television device 7100 may be operated by touching the touch panel.
  • the remote controller 7111 may have a display unit in addition to the operation buttons.
  • the television device 7100 may have a receiver for television broadcasting or a communication device for network connection.
  • FIG. 30B shows a notebook personal computer 7200.
  • the notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display unit 7500 is incorporated in the housing 7211.
  • FIGS. 30C and 30D show an example of digital signage (electronic signage).
  • the digital signage 7300 shown in FIG. 30C has a housing 7301, a display unit 7500, a speaker 7303, and the like. Further, it may have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
  • FIG. 30D is a digital signage 7400 attached to a columnar pillar 7401.
  • the digital signage 7400 has a display unit 7500 provided along the curved surface of the pillar 7401.
  • a touch panel to the display unit 7500 so that the user can operate it.
  • it can be used not only for advertising purposes but also for providing information requested by users such as route information, traffic information, and guidance information for commercial facilities.
  • the digital signage 7300 or the digital signage 7400 can be linked with the information terminal 7311 such as a smartphone owned by the user by wireless communication.
  • the display of the display unit 7500 can be switched by displaying the information of the advertisement displayed on the display unit 7500 on the screen of the information terminal unit 7311 or by operating the information terminal unit 7311.
  • the digital signage 7300 or the digital signage 7400 execute a game using the information terminal 7311 as an operating means (controller). As a result, an unspecified number of users can participate in and enjoy the game at the same time.
  • the display device of one aspect of the present invention can be applied to the display unit 7500 in FIGS. 30A to 30D.
  • the electronic device of the present embodiment is configured to have a display unit
  • one aspect of the present invention can be applied to an electronic device having no display unit.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • a sample corresponding to the shape of the transistor 100D shown in FIG. 5A was prepared and the cross-sectional shape was evaluated.
  • a silicon oxide film having a thickness of 1000 nm was formed on the glass substrate 202 using a PECVD apparatus. Subsequently, the silicon oxide film was selectively etched to form an island-shaped silicon oxide layer 210.
  • a base film was formed on the glass substrate 202 and the silicon oxide layer 210 using a PECVD apparatus.
  • a silicon nitride film 260 having a thickness of 50 nm and a silicon oxide film 270 having a thickness of 100 nm were formed in this order.
  • a metal oxide film having a thickness of 40 nm was formed on the silicon oxide film.
  • the pressure at the time of film formation was 0.6 Pa
  • the power supply power was 2.5 kW
  • the substrate temperature was 130 ° C.
  • a mixed gas of oxygen gas and argon gas was used as the film forming gas, and the ratio of the flow rate of the oxygen gas to the total flow rate of the film forming gas (oxygen flow rate ratio) was set to 50%.
  • the metal oxide film was processed into an island shape to form the metal oxide layer 208.
  • a tungsten film having a thickness of 100 nm was formed on the silicon oxide film 270 and the metal oxide layer 208.
  • the tungsten film was formed by a sputtering method.
  • the resist was exposed using a photomask.
  • a first unexposed region was formed on the first silicon nitride by the light-shielding portion of the photomask.
  • a second unexposed region was formed between the silicon oxide layer 210 and the island-shaped silicon oxide film adjacent to the silicon oxide layer 210.
  • an exposure apparatus having an exposure limit of 1.5 ⁇ m was used for the exposure.
  • the resist was developed to form a first photomask in the first unexposed area and a second photomask in the second unexposed area.
  • the tungsten film was etched using the first photomask and the second photomask as masks to form the conductive layer 212a and the conductive layer 212b.
  • a dry etching method was used to form the conductive layer 212a and the conductive layer 212b.
  • a first silicon nitride nitride layer having a thickness of 10 nm and a silicon nitride layer having a thickness of 150 nm were formed in this order.
  • the gate insulating layer 206 was formed into a film using a PECVD apparatus.
  • a metal oxide film having a thickness of 100 nm to be the gate electrode 204 was formed by a sputtering method.
  • the substrate temperature at the time of film formation was room temperature, and the oxygen flow rate ratio was 0%.
  • the metal oxide film was processed into an island shape to form the gate electrode 204.
  • an acrylic resin film having a thickness of about 1.5 ⁇ m was formed as the flattening film 280.
  • an acrylic photosensitive resin was used as the acrylic resin film.
  • firing was performed at 250 ° C. for 1 hour in a nitrogen atmosphere.
  • FIGS. 31A, 31B, 32A, 32B, 33A, and 33B The STEM images of the cross section are shown in FIGS. 31A, 31B, 32A, 32B, 33A, and 33B.
  • FIG. 31A is a transmitted electron (TE) image having a magnification of 15,000 times.
  • FIG. 31A is a Z-contrast (ZC: Z-Contrast) image at the same position as in FIG. 31B. In the Z-contrast image, a substance having a larger atomic number is observed brighter.
  • TE transmitted electron
  • ZC Z-Contrast
  • FIG. 32A is a transmitted electron (TE) image having a magnification of 50,000 times.
  • FIG. 32B the image shown in FIG. 32A is provided with an arrow indicating the distance SP100 between the conductive layer 212a and the conductive layer 212b and the channel length L100.
  • FIG. 32A is a Z-contrast (ZC) image at the same position as FIG. 31A.
  • FIG. 32B the image shown in FIG. 32A is provided with an arrow indicating the interval SP100 and the channel length L100.
  • the interval SP100 was about 0.77 ⁇ m
  • the channel length L100 was about 1.2 ⁇ m
  • the taper angle ⁇ of the silicon oxide layer 210 was about 77 degrees.

Abstract

オン電流の高いトランジスタを有する半導体装置、及びその作製方法を提供する。電気特性の良好な半導体装置、及びその作製方法を提供する。 基板と、基板上の島状の絶縁層と、基板及び絶縁層上のトランジスタと、を有する半導体装置とする。トランジスタは、ゲート電極と、ゲート絶縁層と、半導体層と、一対の導電層と、を有する。一対の導電層の一方は、絶縁層と重なる領域を有し、一対の導電層の他方は、絶縁層と重ならない領域を有する。一対の導電層の他方の上面の高さは、一対の導電層の一方の上面の高さより低い。一対の導電層はそれぞれ、半導体層と接する。半導体層は、ゲート絶縁層を介してゲート電極と重なる領域を有する。

Description

半導体装置、及び半導体装置の作製方法
　本発明の一態様は、半導体装置、及び半導体装置の作製方法に関する。本発明の一態様は、トランジスタ、及びトランジスタの作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥと言う場合がある）を高めた半導体装置が開示されている。
　半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高機能の表示装置を実現できる。
　特許文献２には、ソース領域およびドレイン領域に、アルミニウム、ホウ素、ガリウム、インジウム、チタン、シリコン、ゲルマニウム、スズ、および鉛からなる群のうちの少なくとも一種をドーパントとして含む低抵抗領域を有する酸化物半導体膜が適用された薄膜トランジスタが開示されている。
特開２０１４−７３９９号公報 特開２０１１−２２８６２２号公報
　半導体装置の性能を高める方法として、半導体装置が有するトランジスタのオン電流を高めることが挙げられる。そして、トランジスタのオン電流を高める方法として、例えば、トランジスタの微細化、具体的にはトランジスタのチャネル長を小さくすることが挙げられる。
　例えば、ＢＧＴＣ（Ｂｏｔｔｏｍ　Ｇａｔｅ　Ｔｏｐ　Ｃｏｎｔａｃｔ）型のトランジスタ、ＢＧＢＣ（Ｂｏｔｔｏｍ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタ、ＴＧＴＣ（Ｔｏｐ　Ｇａｔｅ　Ｔｏｐ　Ｃｏｎｔａｃｔ）型のトランジスタ、及びＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタにおいては、チャネル長を小さくするには、ソース電極とドレイン電極との距離を短くする必要がある。しかしながら、フォトリソグラフィ法を用いたパターン形成では、露光装置の露光限界よりも微細なパターンを形成することは難しく、ソース電極とドレイン電極との距離を短くすることに限界がある。
　本発明の一態様は、オン電流の高いトランジスタを有する半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、電気特性の良好な半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、生産性の高い半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置、およびその作製方法を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、基板と、基板上の島状の絶縁層と、基板及び絶縁層上のトランジスタと、を有する半導体装置である。トランジスタは、ゲート電極と、ゲート絶縁層と、半導体層と、一対の導電層と、を有する。一対の導電層の一方は、絶縁層と重なる領域を有し、一対の導電層の他方は、絶縁層と重ならない領域を有する。一対の導電層の他方の端面の高さは、一対の導電層の一方の端面の高さより低い。一対の導電層はそれぞれ、半導体層と接する。半導体層は、ゲート絶縁層を介してゲート電極と重なる領域を有する。
　前述の半導体装置において、導電層は、絶縁層の上面及び側面と接し、一対の導電層はそれぞれ、半導体層の上面と接することが好ましい。
　前述の半導体装置において、導電層は、絶縁層の上面及び側面と接し、一対の導電層はそれぞれ、半導体層の下面と接することが好ましい。
　前述の半導体装置において、半導体層は、絶縁層の上面及び側面と接し、一対の導電層はそれぞれ、半導体層の上面と接することが好ましい。
　前述の半導体装置において、一対の導電層の一方は、絶縁層の上面と接し、一対の導電層の他方は、絶縁層の側面と接することが好ましい。また、一対の導電層はそれぞれ、半導体層の下面と接することが好ましい。
　前述の半導体装置において、絶縁層のテーパー角は、４５度以上９０度未満であることが好ましい。
　前述の半導体装置において、半導体層は、ゲート絶縁層側から順に第１の層と、第２の層と、を有することが好ましい。また、第２の層は、第１の層より結晶性が高い領域を有することが好ましい。
　前述の半導体装置において、半導体層は、ゲート絶縁層側から順に第１の層と、第２の層と、第３の層と、を有することが好ましい。また、第１の層は、第２の層より結晶性が高い領域を有し、第３の層は、第２の層より結晶性が高い領域を有することが好ましい。
　本発明の一態様は、基板上に、島状の第１の絶縁層と、島状の第２の絶縁層と、を形成する工程と、第１の絶縁層の上面及び側面と接するゲート電極を形成する工程と、ゲート電極上に、ゲート絶縁層を形成する工程と、ゲート絶縁層上に、ゲート電極と重なる領域を有する半導体層を形成する工程と、半導体層上に、導電膜を形成する工程と、導電膜上に、レジストを形成する工程と、レジストを、遮光部を有するフォトマスクを用いて露光し、遮光部で遮光される第１の絶縁層上の第１の未露光領域と、第１の絶縁層と第２の絶縁層の間の第２の未露光領域と、を形成する工程と、レジストを現像し、第１の未露光領域及び第２の未露光領域にそれぞれ、第１のレジストマスクと、第２のレジストマスクと、を形成する工程と、第１のレジストマスク及び第２のレジストマスクをマスクに、導電膜を加工し、一対の導電層を形成する工程と、を有する半導体装置の作製方法である。一対の導電層は、半導体層上で離間して設けられることが好ましい。
　本発明の一態様により、オン電流の高いトランジスタを有する半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、電気特性の良好な半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、生産性の高い半導体装置の作製方法を提供できる。または、本発明の一態様により、新規な半導体装置、およびその作製方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ及び図１Ｂは、トランジスタの構成例を示す断面図である。
図２Ａ及び図２Ｂは、トランジスタの構成例を示す断面図である。
図３Ａ及び図３Ｂは、トランジスタの構成例を示す断面図である。
図４Ａ及び図４Ｂは、トランジスタの構成例を示す断面図である。
図５Ａ及び図５Ｂは、トランジスタの構成例を示す断面図である。
図６Ａ及び図６Ｂは、トランジスタの構成例を示す断面図である。
図７は、半導体装置の構成例を示す断面図である。
図８は、トランジスタの構成例を示す断面図である。
図９は、半導体装置の構成例を示す断面図である。
図１０は、半導体装置の構成例を示す断面図である。
図１１Ａ、図１１Ｂ及び図１１Ｃは、半導体装置の作製方法を説明する断面図である。
図１２Ａ及び図１２Ｂは、半導体装置の作製方法を説明する断面図である。
図１３Ａ及び図１３Ｂは、半導体装置の作製方法を説明する断面図である。
図１４は、半導体装置の作製方法を説明する断面図である。
図１５は、半導体装置の作製方法を説明する断面図である。
図１６は、半導体装置の作製方法を説明する断面図である。
図１７は、半導体装置の作製方法を説明する断面図である。
図１８は、半導体装置の作製方法を説明する断面図である。
図１９Ａ及び図１９Ｂは、半導体装置の作製方法を説明する断面図である。
図２０Ａ、図２０Ｂ及び図２０Ｃは、表示装置の上面図である。
図２１は、表示装置の断面図である。
図２２は、表示装置の断面図である。
図２３は、表示装置の断面図である。
図２４は、表示装置の断面図である。
図２５は、表示装置の断面図である。
図２６Ａは、表示装置のブロック図である。図２６Ｂ及び図２６Ｃは、表示装置の回路図である。
図２７Ａ、図２７Ｃ及び図２７Ｄは、表示装置の回路図である。図２７Ｂは、表示装置のタイミングチャートである。
図２８Ａ及び図２８Ｂは、表示モジュールの構成例である。
図２９Ａ及び図２９Ｂは、電子機器の構成例である。
図３０Ａ、図３０Ｂ、図３０Ｃ及び図３０Ｄは、電子機器の構成例である。
図３１Ａ及び図３１Ｂは、実施例に係るＳＴＥＭ像である。
図３２Ａ及び図３２Ｂは、実施例に係るＳＴＥＭ像である。
図３３Ａ及び図３３Ｂは、実施例に係るＳＴＥＭ像である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。
　本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
　本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタが有するソースとドレインの機能は、異なる極性のトランジスタを用いる場合、または回路動作において電流の方向が変化する場合に入れ替わることがある。このため、ソース及びドレインの用語は、入れ替えて用いることができるものとする。
　本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極及び配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語は、「導電膜」という用語に相互に交換することが可能な場合がある。同様に、「絶縁層」という用語は、「絶縁膜」という用語に相互に交換することが可能な場合がある。
　本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
　本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
　なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示する機能と、表示面に指またはスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
　タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
　本明細書等では、タッチパネルの基板に、コネクターまたはＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及びその作製方法等について説明する。
　本発明の一態様は、基板と、基板上の島状の第１の絶縁層と、基板及び第１の絶縁層上のトランジスタと、を有する半導体装置である。トランジスタは、ゲート電極と、ゲート絶縁層と、半導体層と、一対の導電層と、を有する。一対の導電層の一方は、ソース電極またはドレイン電極の一方として機能し、一対の導電層の他方は、ソース電極またはドレイン電極の他方として機能する。
　一対の導電層の一方は、第１の絶縁層上に設けられ、第１の絶縁層と重なる領域を有する。一方、一対の導電層の他方は、第１の絶縁層と重ならない領域を有する。また、一対の導電層の他方の端面の高さは、一対の導電層の一方の端面の高さより低い。このような構成とすることにより、一対の導電層の一方と、一対の導電層の他方との間隔を、露光装置の露光限界より小さくすることができる。つまり、ソース電極とドレイン電極との間隔を小さくすることができ、オン電流の高いトランジスタとすることができる。
　本発明の一態様である半導体装置は、基板上に、島状の第１の絶縁層と、島状の第２の絶縁層と、設け、基板及び第１の絶縁層上にトランジスタを設けることにより、形成できる。
　当該トランジスタが有する一対の導電層は、一対の導電層となる導電膜上にレジストを形成し、遮光部を有するフォトマスクを用いてレジストを露光、現像することでレジストマスクを形成し、レジストマスクをマスクに導電膜を加工することにより形成できる。
　このとき、当該レジストの厚さは、第１の絶縁層上は薄く、第１の絶縁層と第２の絶縁層との間は厚くなる。露光の際は、第１の絶縁層上に、フォトマスクの遮光部で遮光される第１の未露光領域を形成する。また、第１の絶縁層と第２の絶縁層の間のレジストの一部が未露光となるように露光することにより、第１の絶縁層と第２の絶縁層の間に、第２の未露光領域を形成する。さらに、レジストを現像することで、第１の未露光領域及び第２の未露光領域にそれぞれ、第１のレジストマスクと、第２のレジストマスクと、を形成することができる。第１のレジストマスク及び第２のレジストマスクをマスクに導電膜を加工することにより、一対の導電層を形成できる。
　一対の導電層の一方をフォトマスクの遮光部を用いて形成し、一対の導電層の他方をフォトマスクの遮光部を用いずに形成することにより、一対の導電層の一方と、一対の導電層の他方との間隔を、露光装置の露光限界より小さくすることができる。
　以下では、本発明の一態様の半導体装置、及びその作製方法について、説明する。
＜構成例１＞
〔構成例１−１〕
　本発明の一態様である半導体装置に適用できるトランジスタについて、説明する。トランジスタ１００のチャネル長方向の断面概略図を、図１Ａに示す。
　トランジスタ１００は、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。導電層１０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａは、ソース電極またはドレイン電極の一方として機能し、導電層１１２ｂは他方として機能する。半導体層１０８の導電層１０４と重畳する領域はチャネル形成領域として機能する。
　トランジスタ１００は、半導体層１０８よりも下方にゲート電極を有する、いわゆるボトムゲート型のトランジスタである。さらに、半導体層１０８よりも上方にソース電極及びドレイン電極を有することから、ＢＧＴＣ型のトランジスタということができる。ここで、半導体層１０８の導電層１０４側とは反対側の面を、バックチャネル側の面と呼ぶことがある。トランジスタ１００は、半導体層１０８のバックチャネル側と、ソース電極及びドレイン電極との間に保護層を有さない、いわゆるチャネルエッチ構造のトランジスタである。
　トランジスタ１００は、絶縁層１１０上に設けられる。絶縁層１１０は島状の形状を有し、基板１０２上に設けられる。
　導電層１０４は、絶縁層１１０上に設けられ、絶縁層１１０の上面及び側面に接する。導電層１０４は絶縁層１１０の上面及び側面の形状に沿った、湾曲した形状を有する。また、導電層１０４は、さらに基板１０２と接してもよい。導電層１０４の一方の端部は、絶縁層１１０と接し、他方の端部は、基板１０２と接する構成とすることができる。導電層１０４が基板１０２と接する構成とすることにより、導電層１０４の端部と基板１０２との段差が小さくなる。したがって、導電層１０４上に形成される層（例えば、絶縁層１０６）の段差被覆性が向上し、該層に段切れまたは鬆といった不具合が発生することを抑制できる。
　絶縁層１０６は、絶縁層１１０、導電層１０４及び基板１０２上に設けられ、絶縁層１１０の上面、導電層１０４の上面及び側面、基板１０２と接する。絶縁層１０６は、絶縁層１１０に隣接する島状の絶縁層１１０Ａ上に設けられ、絶縁層１１０Ａの上面及び側面と接してもよい。
　半導体層１０８は島状の形状を有し、絶縁層１０６の上面と接する。半導体層１０８は、絶縁層１０６を介して導電層１０４と重なる領域を有する。
　導電層１１２ａ及び導電層１１２ｂはそれぞれ、半導体層１０８上に設けられ、半導体層１０８の上面と接する。また、導電層１１２ａ及び導電層１１２ｂはそれぞれ、半導体層１０８の側面、及び絶縁層１０６の上面と接してもよい。
　導電層１１２ａは、絶縁層１１０と重なる領域を有し、絶縁層１１０上に設けられる。導電層１１２ｂは、絶縁層１１０と、絶縁層１１０に隣接する島状の絶縁層１１０Ａとの間の溝１１１に設けられる。導電層１１２ｂは、絶縁層１１０と重ならない領域を有する。溝１１１に導電層１１２ｂを設けることにより、断面視において、導電層１１２ｂはＵ字型の形状を有する。したがって、導電層１１２ｂの側面の高さは、導電層１１２ｂの上面の高さより高くなる場合がある。また、溝１１１に位置する導電層１１２ｂの上面の高さは、絶縁層１１０上に位置する導電層１１２ａの上面の高さより低くなる。導電層１１２ｂの側面の高さは、導電層１１２ａの側面の高さより低くなる。導電層１１２ｂの端面の高さは、導電層１１２ａの端面の高さより低くなる。
　なお、本明細書等において、層の端面とは、該層の被形成面と接する面を下面とした場合における上面及び側面を含む。
　なお、本明細書等において、層の上面の高さを比較する際は、基板から該層の上面の最も高い部分までの高さを用いる。同様に、層の側面の高さを比較する際は、基板から該層の側面の最も高い部分までの高さを用いる。同様に、層の端面（上面及び側面）の高さを比較する際は、基板から該層の端面（上面及び側面）の最も高い部分までの高さを用いる。
　図１Ａは、導電層１１２ｂの一方の端部の高さと、他方の端部の高さが一致、または概略一致する例を示しているが、本発明の一態様はこれに限られない。導電層１１２ｂの一方の端部の高さと、他方の端部の高さが異なってもよい。
　導電層１１２ａと導電層１１２ｂは、同じ材料を用いることが好ましい。同じ材料を用いることにより、導電層１１２ａと導電層１１２ｂの抵抗率を同じ、または概略同じとすることができる。さらに、導電層１１２ａと導電層１１２ｂを同じ工程で形成することが好ましい。導電層１１２ａと導電層１１２ｂを同じ工程で形成することにより、製造コストを低くできる上に、生産歩留まりを高めることができる。
　絶縁層１１０の端部は、テーパー形状であることが好ましい。絶縁層１１０の端部のテーパー角θは、９０度未満が好ましい。絶縁層１１０の端部のテーパー角θは、４５度以上９０度未満が好ましく、さらには５０度以上８５度以下が好ましく、さらには５５度以上８５度以下が好ましく、さらには６０度以上８５度以下が好ましく、さらには６０度以上８０度以下が好ましく、さらには６５度以上８０度以下が好ましく、さらには７０度以上８０度以下が好ましい。絶縁層１１０のテーパー角θを前述の範囲とすることで、絶縁層１１０上に形成される層（例えば、導電層１０４）の段差被覆性が向上し、該層に段切れまたは鬆といった不具合が発生することを抑制できる。また、それとともに、導電層１１２ａと導電層１１２ｂの間隔を、露光装置の露光限界より小さくすることができる。
　同様に、絶縁層１１０Ａの端部は、テーパー形状であることが好ましい。絶縁層１１０Ａのテーパー角については、絶縁層１１０の記載を参照できるため、詳細な説明は省略する。なお、絶縁層１１０のテーパー角θと絶縁層１１０Ａのテーパー角は同じでもよく、異なってもよい。
　なお、本明細書等において、テーパー角とは、層の端面と、層の被形成面の成す角を指す。
　図１Ａは、絶縁層１１０と絶縁層１１０Ａが同じ厚さである例を示している。絶縁層１１０と絶縁層１１０Ａを同じ工程で形成することができる。なお、絶縁層１１０と絶縁層１１０Ａを異なる工程で形成してもよい。また、絶縁層１１０と絶縁層１１０Ａの厚さが異なってもよい。
　なお、図１Ａは、基板１０２に接して絶縁層１１０及び絶縁層１１０Ａが設けられる例を示しているが、本発明の一態様はこれに限られない。基板１０２上に別の絶縁層を設け、当該絶縁層上に絶縁層１１０及び絶縁層１１０Ａを設けてもよい。この場合、導電層１０４と基板１０２の間、及び絶縁層１０６と基板１０２の間に当該絶縁層を有してもよい。
　基板１０２、絶縁層１１０及び絶縁層１１０Ａ上に別の絶縁層を設け、当該絶縁層上に導電層１０４を設けてもよい。この場合、絶縁層１０６と基板１０２の間、絶縁層１０６と絶縁層１１０の間、及び絶縁層１０６と絶縁層１１０Ａの間に当該絶縁層を有してもよい。
　図１Ａ中の一点鎖線で囲った領域Ｐの拡大図を、図１Ｂに示す。図１Ｂにおいて、導電層１１２ａと導電層１１２ｂの間隔ＳＰ１００と、トランジスタ１００のチャネル長Ｌ１００をそれぞれ矢印で示している。チャネル長Ｌ１００は、導電層１１２ａと導電層１１２ｂの間の半導体層１０８の長さとすることができる。また、チャネル長Ｌ１００は、導電層１１２ａと導電層１１２ｂの間において、導電層１１２ａと導電層１１２ｂのいずれとも接しない領域の半導体層１０８の長さということができる。
　導電層１１２ａと導電層１１２ｂの間において、半導体層１０８は湾曲した領域を有する。トランジスタ１００は、湾曲した形状のチャネル形成領域を有するともいえる。また、間隔ＳＰ１００とチャネル長Ｌ１００は異なる値であり、チャネル長Ｌ１００は間隔ＳＰ１００より大きい値となる。
　チャネル長Ｌ１００は、露光装置の露光限界よりも小さな値とすることができる。例えば、チャネル長Ｌ１００は、０．２μｍ以上１．５μｍ未満が好ましく、さらには０．３μｍ以上１．３μｍ以下が好ましく、さらには０．４μｍ以下１．２μｍが好ましく、さらには０．５μｍ以下１．１μｍが好ましく、さらには０．６μｍ以下１．０μｍが好ましい。トランジスタ１００は、絶縁層１１０上に導電層１１２ａを設け、溝１１１に導電層１１２ｂを設けることにより、露光装置の露光限界よりも小さなチャネル長Ｌ１００を有することができる。例えば、露光装置の露光限界が１．５μｍである場合、チャネル長Ｌ１００を１．５μｍ未満とすることができる。
　チャネル長Ｌ１００を小さくすることにより、トランジスタ１００のオン電流を高くすることができる。トランジスタ１００を用いることにより、高速動作が可能な回路を作製することができる。さらには回路部の占有面積を縮小することが可能となる。例えば、トランジスタ１００を表示装置に適用することで、表示装置を大型化、または高精細化して配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することが可能である。また、回路部の占有面積を縮小できるため、表示装置の狭額縁化が可能である。
　導電層１１２ａ、導電層１１２ｂ及び半導体層１０８を覆って絶縁層１１４、絶縁層１１６及び絶縁層１１８が設けられている。絶縁層１１４、絶縁層１１６及び絶縁層１１８は、それぞれトランジスタ１００の保護層として機能する。
　導電層１０４は、金属または合金を含む導電膜を用いることにより、電気抵抗を低くすることができるため好ましい。特に、導電層１０４として銅を含む導電性材料を用いることが好ましい。なお、導電層１０４に酸化物膜を用いてもよい。
　絶縁層１０６は、酸化物膜を用いることが好ましい。特に半導体層１０８と接する部分には、酸化物膜を用いることが好ましい。
　絶縁層１０６は、絶縁耐圧が高いことが好ましい。絶縁層１０６の絶縁耐圧が高いことにより、信頼性の高いトランジスタとすることができる。
　絶縁層１０６は、応力の絶対値が小さいことが好ましい。絶縁層１０６の応力の絶対値が小さいことにより、基板の反りなどの応力に起因する工程中の問題の発生を抑制できる。
　絶縁層１０６は、水、水素、ナトリウムなどの不純物が、基板１０２側からトランジスタ１００に拡散することを抑制するバリア膜として機能することが好ましい。また、絶縁層１０６は、導電層１０４の成分がトランジスタ１００に拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が不純物などの拡散を抑制するバリア膜として機能することにより、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　さらに、絶縁層１０６は、自身からの水、水素などの不純物の放出が少ないことが好ましい。絶縁層１０６からの不純物の放出が少ないことにより、不純物がトランジスタ１００側に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　さらに、絶縁層１０６は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が酸素の拡散を抑制する機能を有することにより、酸素が絶縁層１０６より上側から導電層１０４へ拡散することが抑制され、導電層１０４が酸化されることを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１０６は、積層構造を有してもよい。図１Ａは、絶縁層１０６が、絶縁層１０６ａと、絶縁層１０６ａ上の絶縁層１０６ｂとの２層構造である構成を示している。例えば、基板１０２側に位置する絶縁層１０６ａに窒化物膜を用い、半導体層１０８と接する絶縁層１０６ｂに酸化物膜を用いることができる。
　絶縁層１０６ａは、絶縁耐圧が高いことが好ましい。絶縁層１０６の絶縁耐圧が高いことにより、信頼性の高いトランジスタとすることができる。
　絶縁層１０６ａは、応力の絶対値が小さいことが好ましい。絶縁層１０６の応力の絶対値が小さいことにより、基板の反りなどの応力に起因する工程中の問題の発生を抑制できる。
　絶縁層１０６ａは、水、水素、ナトリウムなどの不純物が、基板１０２側からトランジスタ１００に拡散することを抑制するバリア膜として機能することが好ましい。また、絶縁層１０６ａは、導電層１０４の成分がトランジスタ１００に拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６ａが不純物などの拡散を抑制する機能を有することにより、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　さらに、絶縁層１０６ａは、自身からの水、水素などの不純物の放出が少ないことが好ましい。絶縁層１０６ａからの不純物の放出が少ないことにより、不純物がトランジスタ１００側に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　さらに、絶縁層１０６ａは、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６ａが酸素の拡散を抑制する機能を有することにより、酸素が絶縁層１０６ａより上側から導電層１０４へ拡散することが抑制され、導電層１０４が酸化されることを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１０６ａとして、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、などの酸化物膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物膜を用いることができる。絶縁層１０６ａとして、特に窒化シリコンを好適に用いることができる。
　絶縁層１０６ｂは、半導体層１０８のチャネル形成領域と接する領域を有する。絶縁層１０６ｂは欠陥密度が低いことが好ましい。さらに、絶縁層１０６ｂは、自身からの水、水素などの水素を有する不純物の放出が少ないことが好ましい。絶縁層１０６ｂとして、酸化シリコン、酸化窒化シリコンなどの酸化物膜を好適に用いることができる。
　図１Ａに示すように、絶縁層１０６を積層構造とすることにより、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１０６ａとして窒化物膜を形成し、その後に絶縁層１０６ａの上部に酸素を添加することで酸素を含む領域を形成し、該酸素を含む領域を絶縁層１０６ｂとしてもよい。酸素を添加する処理は、例えば、酸素を含む雰囲気下における加熱処理またはプラズマ処理、及びイオンドーピング処理がある。
　なお、本明細書等において、酸化窒化物とはその組成として窒素よりも酸素の含有量が多い物質を指し、酸化窒化物は酸化物に含まれる。窒化酸化物とはその組成として酸素よりも窒素の含有量が多い物質を指し、窒化酸化物は窒化物に含まれる。
　なお、図１Ａは、絶縁層１０６として絶縁層１０６ａ及び絶縁層１０６ｂの２層構造を示したが、本発明の一態様はこれに限られない。絶縁層１０６は単層構造であってもよいし、３層以上の積層構造であってもよい。また、絶縁層１０６ａ及び絶縁層１０６ｂのそれぞれが２層以上の積層構造を有してもよい。
　半導体層１０８は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含んで構成される。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体は、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　半導体層１０８には、結晶性を有する金属酸化物膜を用いることが好ましい。また、半導体層１０８は、少なくともインジウムと酸素とを含むことが好ましい。半導体層１０８がインジウムの酸化物を含むことで、キャリア移動度を高めることができ、例えばアモルファスシリコンよりも大きな電流を流すことのできるトランジスタを実現できる。
　ここで、半導体層１０８の組成について説明する。半導体層１０８は、少なくともインジウムと酸素を含む金属酸化物を含むことが好ましい。また、半導体層１０８は、これらに加えて亜鉛を含んでいてもよい。また、半導体層１０８は、ガリウムを含んでいてもよい。
　半導体層１０８は、代表的には、酸化インジウム、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも表記する）などを用いることができる。また、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、またはシリコンを含むインジウムスズ酸化物などを用いることもできる。
　例えば、半導体層１０８は、インジウムと、元素Ｍ（元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズから選ばれた一種または複数種とすることが好ましい。
　特に、半導体層１０８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。半導体層１０８として、Ｉｎの原子数比がＧａの原子数比以上であることが好ましい。例えば、半導体層１０８の金属元素の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８、またはこれらの近傍を用いることができる。
　半導体層１０８として、Ｉｎの原子数比をＧａの原子数比より高くすることにより、半導体層１０８のキャリア移動度が高くなり、オン電流の高いトランジスタ１００とすることができる。例えば、半導体層１０８の金属元素の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８、またはこれらの近傍を好適に用いることができる。
　半導体層１０８ａ及び半導体層１０８ｂを、組成が同じ、または概略同じとしてもよい。半導体層１０８ａ及び半導体層１０８ｂの組成を同じ、または概略同じとすることで、同じスパッタリングターゲットを用いて半導体層１０８ａ及び半導体層１０８ｂを形成できるため、製造コストを削減できる。
　半導体層１０８は、結晶性を有する金属酸化物膜を用いることが好ましい。例えば、後述するＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物膜を用いることができる。結晶性を有する金属酸化物膜を半導体層１０８に用いることにより、半導体層１０８中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体層１０８として、結晶性が高いほど、膜中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物膜を用いることで、大きな電流を流すことのできるトランジスタを実現することができる。
　金属酸化物膜をスパッタリング法により形成する場合、形成時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物膜を形成することができる。また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物膜を形成することができる。
　半導体層１０８の厚さは、１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２５ｎｍ以上４０ｎｍ以下が好ましい。
　半導体層１０８の形成時の基板温度は、室温（２５℃）以上２００℃以下が好ましく、室温以上１３０℃以下がより好ましい。基板温度を前述の範囲とすることで、大面積のガラス基板を用いる場合に、基板の撓みまたは歪みを抑制できる。
　ここで、半導体層１０８中に形成されうる酸素欠損について、説明する。
　半導体層１０８が酸化物半導体を含む場合、酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ：Ｏｘｙｇｅｎ　Ｖａｃａｎｃｙ）が形成する場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと記す）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　以上より、半導体層１０８に酸化物半導体を用いる場合、半導体層１０８中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　半導体層１０８に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　絶縁層１１４及び絶縁層１１６は、トランジスタ１００の保護膜としての機能を有する。また、絶縁層１１４及び絶縁層１１６は、半導体層１０８に酸素を供給する機能を有する。
　絶縁層１１４及び絶縁層１１６から半導体層１０８、特に半導体層１０８のバックチャネル側に酸素を供給することで、半導体層１０８中のＶＯ及びＶＯＨを低減することができ、信頼性の高いトランジスタを実現することができる。半導体層１０８に酸素を供給する処理は、他に、酸素を含む雰囲気での加熱処理、または酸素を含む雰囲気下におけるプラズマ処理などがある。
　導電層１１２ａ及び導電層１１２ｂは、金属または合金を含む導電膜を用いることにより、電気抵抗を低くすることができるため好ましい。特に、導電層１１２ａ及び導電層１１２ｂは、銅を含む導電性材料を用いることが好ましい。なお、導電層１１２ａ及び導電層１１２ｂに酸化物膜を用いてもよい。
　半導体層１０８と接する絶縁層１１４は、窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下）の放出が少ないことが好ましい。窒素酸化物は、例えば、ＮＯ２またはＮＯなどがある。また、絶縁層１１４は、アンモニアの放出が多いことが好ましい。
　窒素酸化物は、絶縁層１１４などに準位を形成する。当該準位は、半導体層１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁層１１４と半導体層１０８の界面に拡散すると、当該準位が絶縁層１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層１１４及び半導体層１０８界面近傍に留まるため、トランジスタのしきい値電圧がプラス方向に変動してしまう。
　窒素酸化物は、熱が加わることによりアンモニア及び酸素と反応する。絶縁層１１４に含まれる窒素酸化物は、熱が加わることにより絶縁層１１４及び絶縁層１１６に含まれるアンモニアと反応するため、絶縁層１１４に含まれる窒素酸化物が低減される。このため、絶縁層１１４と半導体層１０８の界面において、電子がトラップされにくい。
　絶縁層１１４として、アンモニアの放出が多く、かつ窒素酸化物の放出が少ない膜を用いることで、トランジスタのしきい値電圧の変動を抑制でき、トランジスタの電気特性の変動を低減することができる。
　絶縁層１１４は、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することが好ましい。この場合、原料ガスは、シリコンを有する堆積性ガス、酸化性ガス及びアンモニアガスを含む混合ガスを用いることが好ましい。アンモニアガスを含む混合ガスを用いて絶縁層１１４を形成することにより、アンモニアの放出が多い絶縁層１１４とすることができる。シリコンを有する堆積性ガスとして、例えば、シラン、ジシラン、トリシラン、またはフッ化シランのいずれか一または複数を用いることができる。酸化性ガスとして、酸素を含むガスを好適に用いることができる。酸化性ガスとして、例えば、酸素（Ｏ２）、オゾン（Ｏ３）、一酸化二窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、または二酸化窒素（ＮＯ２）のいずれか一または複数を用いることができる。
　絶縁層１１４の形成において、堆積性ガスの流量に対する酸化性ガスの流量は２０倍より大きく２００倍以下が好ましく、さらには３０倍以上１５０倍以下が好ましく、さらには４０倍以上１００倍以下が好ましく、さらには４０倍以上８０倍以下が好ましい。
　絶縁層１１４の形成において、アンモニアガスの流量は、酸化性ガスの流量以下であることが好ましい。酸化性ガスの流量に対するアンモニアガスの流量は０．０１倍以上１倍以下が好ましく、さらには０．０２倍以上０．９倍以下が好ましく、さらには０．０３倍以上０．８倍以下が好ましく、さらには０．０４倍以上０．６倍以下が好ましく、さらには０．０５倍以上０．５倍以下が好ましい。前述のガス流量とすることで、アンモニアの放出が多い絶縁層１１４とすることができ、絶縁層１１４からの窒素酸化物の放出が少なくなることで、しきい値電圧の変動が小さいトランジスタとすることができる。また、前述のガス流量とすることで、処理室内の圧力が比較的高い場合においても、欠陥の少ない絶縁層１１４を形成することができる。なお、絶縁層１１４の形成時の条件、例えば圧力またはパワーにより、酸化性ガスの流量に対するアンモニアガスの好ましい流量が異なってくる場合がある。
　絶縁層１１４の形成時の処理室内の圧力は２００Ｐａ以下が好ましく、さらには１５０Ｐａ以下が好ましく、さらには１２０Ｐａ以下が好ましく、さらには１００Ｐａ以下が好ましい。前述の圧力の範囲とすることで、窒素酸化物の放出が少なく、かつ欠陥量の少ない絶縁層１１４を形成することができる。
　なお、アンモニアの放出が多く、かつ窒素酸化物の放出が少ない絶縁層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の範囲における放出量とする。
　絶縁層１１４は、欠陥密度が低いことが好ましい。絶縁層１１４に含まれる欠陥密度が高いと、該欠陥に酸素が結合してしまい、絶縁層１１４における酸素の透過性が減少してしまう。欠陥密度が低い絶縁層１１４を用いることにより、しきい値電圧の変動が小さく、優れた電気特性を有するトランジスタとすることができる。例えば、絶縁層１１４としてシリコンを含む絶縁膜を用いる場合、ＥＳＲ測定において、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
　絶縁層１１４は半導体層１０８上に形成されるため、半導体層１０８へのダメージが少ない条件で形成された膜であることが好ましい。例えば、成膜速度（成膜レートともいう）が十分に遅い条件で形成することができる。例えば、プラズマＣＶＤ法により絶縁層１１４を形成する場合、低電力の条件で形成することにより、半導体層１０８に与えるダメージを極めて小さくすることができる。
　絶縁層１１６は、酸化物膜を用いることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１６は、酸素を放出することが可能な絶縁膜を有する。例えば、酸素雰囲気で絶縁層１１６を形成すること、形成後の絶縁層１１６に対して酸素雰囲気で熱処理、または第２のプラズマ処理を行うこと、または、絶縁層１１６上に酸素雰囲気で酸化物膜を形成することにより、絶縁層１１６中に酸素を供給することもできる。なお、絶縁層１１６は、ＴＤＳにおいて酸素分子の放出量が１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上の領域を有する。また、前述の酸素の放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
　絶縁層１１６は、欠陥密度が低いことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁層１１６は、絶縁層１１４と比較して半導体層１０８から離れているため、絶縁層１１４より欠陥密度が高くともよい。
　絶縁層１１４及び絶縁層１１６として、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。
　絶縁層１１４及び絶縁層１１６は、同種の材料の絶縁膜を用いることができるため、絶縁層１１４と絶縁層１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁層１１４と絶縁層１１６の境界（界面）を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、これらの境界を破線で示している。なお、本実施の形態においては、絶縁層１１４と絶縁層１１６の２層構造について説明したが、本発明の一態様はこれに限られない。例えば、絶縁層１１４の単層構造、あるいは３層以上の積層構造としてもよい。
　絶縁層１１４を形成した後、絶縁層１１４の表面を大気に暴露することなく、連続して絶縁層１１６を形成することが好ましい。絶縁層１１４の形成に連続して絶縁層１１６を形成することにより、絶縁層１１４と絶縁層１１６の界面に不純物が付着することを抑制できる。
　絶縁層１１８は、トランジスタ１００の保護膜としての機能を有する。絶縁層１１８は、水、水素などの不純物が、トランジスタ１００の外部からトランジスタ１００に拡散することを抑制する。すなわち、トランジスタ１００の信頼性及び耐湿性を向上させることができ、信頼性を高めた半導体装置とすることができる。
　絶縁層１１８は、水、水素などの不純物が、トランジスタ１００の外部からトランジスタ１００に拡散することを抑制するバリア膜として機能することが好ましい。また、絶縁層１１８は、自身からの水、水素などの水素を有する不純物の放出が少ないことが好ましい。さらに、絶縁層１１８は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１１８として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、などの酸化物膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物膜を用いることができる。絶縁層１１８として、特に窒化シリコンを好適に用いることができる。
　ここで、絶縁層１１６が露出した状態で熱が加わると、絶縁層１１４及び絶縁層１１６が有する酸素が外方へ脱離してしまう場合がある。絶縁層１１４及び絶縁層１１６が有する酸素が外方へ脱離すると、絶縁層１１４及び絶縁層１１６が有する酸素量が減少し、半導体層１０８に供給される酸素量が減少してしまう場合がある。したがって、少なくとも絶縁層１１８を形成し始める際の温度は、絶縁層１１４及び絶縁層１１６が有する酸素が外方へ脱離しない温度であることが好ましい。絶縁層１１８が酸素の拡散を抑制する機能を有し、さらに、絶縁層１１４及び絶縁層１１６が有する酸素が外方へ脱離しない温度で絶縁層１１８を形成することで、半導体層１０８に酸素を供給でき、半導体層１０８中の酸素欠損を効率良く補填することができる。
　水、水素などの不純物が拡散することを抑制する機能、及び酸素が拡散することを抑制する機能を有する絶縁層１１８は、緻密な膜であることが好ましい。例えば、絶縁層１１８の形成時の基板温度を高くすることで、緻密な膜とすることができる。
　絶縁層１１８形成の際の基板温度は、１８０℃以上４００℃以下が好ましく、さらには２００℃以上３８０℃以下が好ましく、さらには２２０℃以上３６０℃以下が好ましく、さらには２４０℃以上３５０℃以下が好ましい。基板温度を前述の範囲とすることで、絶縁層１１４及び絶縁層１１６が有する酸素が外方へ脱離することを抑制でき、かつ絶縁層１１８を緻密な膜とすることができる。
　このような構成とすることで、電気特性が良好で、且つ極めて信頼性の高いトランジスタを実現することができる。
　図１Ａでは、導電層１１２ａ及び導電層１１２ｂが、それぞれ被形成面側から順に、導電層１１３ａ、導電層１１３ｂ、及び導電層１１３ｃが積層された積層構造を有する例を示している。
　導電層１１３ｂは、低抵抗な導電性材料を用いることが好ましい。導電層１１３ａ及び導電層１１３ｃは、それぞれ独立に導電層１１３ｂとは異なる導電性材料を用いることができる。導電層１１３ｂを、導電層１１３ａと導電層１１３ｃとで挟むことにより、導電層１１３ｂの表面が酸化され、導電層１１３ｂの成分が周辺の層に拡散することを抑制できる。このような構成とすることにより、導電層１１２ａ及び導電層１１２ｂを極めて低抵抗なものとすることができる。
　導電層１１２ａ及び導電層１１２ｂにおいて、最も上部に位置する導電層１１３ｃは、銅またはアルミニウム等を含む導電膜よりも酸素と結合しにくい材料、または酸化しても導電性が損なわれにくい材料を含むことが好ましい。また、半導体層１０８と接する導電層１１３ａには、半導体層１０８中の酸素が拡散しにくい材料を用いることが好ましい。最も上部に位置する導電層１１３ｃ、及び半導体層と接する導電層１１３ａは、例えば、チタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、またはルテニウムの一または複数を含む導電性材料を用いることができる。導電層１１３ａ及び導電層１１３ｃは、同じ導電性材料を用いることができる。また、導電層１１３ａ及び導電層１１３ｃは、異なる導電性材料を用いてもよい。
　導電層１１３ｂは、銅、銀、金、またはアルミニウムの一または複数を含むことが好ましい。特に、導電層１１３ｂが銅またはアルミニウムの一または複数を含むことが好ましい。導電層１１３ｂは、導電層１１３ａ及び導電層１１３ｃよりも低抵抗な導電性材料を用いることが好ましい。これにより、導電層１１２ａ及び導電層１１２ｂを極めて低抵抗なものとすることができる。
　銅またはアルミニウムを含む導電層１１３ｂを、導電層１１３ａと導電層１１３ｃとで挟むことにより、導電層１１３ｂの表面が酸化されること、及び導電層１１３ｂの元素が周辺の層に拡散することを抑制できる。特に半導体層１０８と導電層１１３ｂとの間に導電層１１３ａを設けることで、導電層１１３ａに含まれる金属元素が半導体層１０８中に拡散することを防ぐことができ、信頼性の高いトランジスタ１００を実現できる。
　ここで、導電層１１３ｂの端部に接して、絶縁層１１４が設けられている。本発明の一態様によれば、導電層１１３ｂに酸化しやすい導電性材料を用い、その上に酸化物膜を含む絶縁層１１４を形成した場合であっても、絶縁層１１４を形成する前に、酸化性ガス及び還元性ガスを含む雰囲気でプラズマ処理（以下、第１のプラズマ処理とも記す）を行うことにより、導電層１１３ｂの表面が酸化されることを抑制できる。そのため、導電層１１３ｂと絶縁層１１４の界面には、酸化物を含む異層などは観測されないことが、本発明の一態様である半導体装置の特徴の一つである。
　なお、導電層１１２ａ及び導電層１１２ｂの構成は３層構造に限られず、銅、銀、金、またはアルミニウムを含む導電層を含む２層構造、または４層構造としてもよい。例えば、導電層１１２ａ及び導電層１１２ｂとして、導電層１１３ａと導電層１１３ｂとを積層した２層構造としてもよいし、導電層１１３ｂと導電層１１３ｃとを積層した２層構造としてもよい。
　導電層１１２ａ及び導電層１１２ｂの形成の際、半導体層１０８の表面がダメージを受ける場合がある。ダメージを受けた半導体層１０８にＶＯが形成され、さらに半導体層１０８中の水素がＶＯに入り、ＶＯＨが形成されてしまう場合があることから、ダメージを受けた層を除去してもよい。ダメージを受けた層を除去することにより、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。この場合、半導体層１０８は、導電層１１２ａ及び導電層１１２ｂのいずれとも重ならない領域の膜厚が、導電層１１２ａ及び導電層１１２ｂのいずれかと重なる領域の膜厚より薄くなる。
　図１Ａ及び図１Ｂには、導電層１１３ａ、導電層１１３ｂ及び導電層１１３ｃの端部のいずれも一致、または概略一致する例を示しているが、本発明の一態様はこれに限られない。導電層１１３ａ、導電層１１３ｂ及び導電層１１３ｃの端部のいずれかが一致しない、または概略一致しなくてもよい。
　導電層１１３ｂ及び導電層１１３ｃの端部は、導電層１１３ａの端部より内側に位置してもよい。このような構成とすることにより、導電層１１３ａ、導電層１１３ｂ、導電層１１３ｃ及び半導体層１０８上に形成される層（例えば、絶縁層１１４）の段差被覆性が向上し、該層に段切れまたは鬆といった不具合が発生することを抑制できる。
　なお、導電層１１３ｂ及び導電層１１３ｃの端部が一致しない、または概略一致しなくてもよい。なお、導電層１１３ｂの端部が、導電層１１３ｃの端部より内側に位置する場合、導電層１１２ａ、導電層１１２ｂ及び半導体層１０８上に形成される層（例えば、絶縁層１１８）の段差被覆性が悪くなり、該層に段切れまたは鬆といった不具合が発生する場合がある。したがって、導電層１１３ｃの端部が導電層１１３ｂの端部より内側に位置することが好ましい。
　導電層１０４は、導電層１１３ａ、導電層１１３ｂに用いることのできる上述の導電性材料を適宜用いることができる。特に、銅を含む導電性材料を用いることが好ましい。
　半導体層１０８と接する絶縁層１０６及び絶縁層１１４には、酸化物を含む絶縁性材料を用いることが好ましい。また、絶縁層１０６または絶縁層１１４を積層構造とする場合には、半導体層１０８と接する層に、酸化物を含む絶縁性材料を用いる。
　絶縁層１０６には窒化シリコン、または窒化アルミニウムなどの窒化物膜を用いてもよい。酸化物を含まない絶縁性材料を用いる場合には、絶縁層１０６の上部に酸素を添加する処理を施し、酸素を含む領域を形成することが好ましい。酸素を添加する処理は、例えば、酸素を含む雰囲気下における加熱処理またはプラズマ処理、及びイオンドーピング処理がある。
　絶縁層１１６は、トランジスタ１００を保護する保護層として機能する。絶縁層１１６は、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、または窒化アルミニウムなどの無機絶縁材料を用いることができる。特に、絶縁層１１６として、窒化シリコン、または酸化アルミニウムなどの酸素を拡散しにくい材料を用いることで、作製工程中に加わる熱などにより半導体層１０８または絶縁層１１４から絶縁層１１６を介して外部に酸素が脱離してしまうことを防ぐことができるため好ましい。
　絶縁層１１６として平坦化膜として機能する有機絶縁性材料を用いてもよい。または、絶縁層１１６として無機絶縁材料を含む膜と、有機絶縁材料を含む膜の積層膜を用いてもよい。
　半導体層１０８は、導電層１１２ａ及び導電層１１２ｂと接する部分及びその近傍に位置し、ソース領域及びドレイン領域として機能する一対の低抵抗領域が形成されていてもよい。当該領域は、半導体層１０８の一部であり、チャネル形成領域よりも低抵抗な領域である。また低抵抗領域は、キャリア濃度が高い領域、またはｎ型である領域などと言い換えることができる。また半導体層１０８において、一対の低抵抗領域に挟まれ、且つ、導電層１０４と重なる領域が、チャネル形成領域として機能する。
　以上が構成例１−１についての説明である。
　以下では、前述の構成例１−１と一部の構成が異なるトランジスタの構成例について、説明する。なお、以下では、前述の構成例１−１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述の構成例１−１と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
〔構成例１−２〕
　本発明の一態様である半導体装置に適用できるトランジスタ１００Ａのチャネル長方向の断面概略図を、図２Ａに示す。図２Ａ中の一点鎖線で囲った領域Ｐの拡大図を、図２Ｂに示す。トランジスタ１００Ａは、半導体層１０８が半導体層１０８ａと、半導体層１０８ａ上の半導体層１０８ｂの積層構造を有する点で、前述のトランジスタ１００と主に相違している。
　半導体層１０８ａ及び半導体層１０８ｂはそれぞれ、金属酸化物を含むことが好ましい。なお、半導体層１０８ａと半導体層１０８ｂの境界（界面）を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、これらの境界を破線で示している。
　バックチャネル側に位置する半導体層１０８ｂは、導電層１０４側に位置する半導体層１０８ａよりも結晶性の高い領域を有することが好ましい。半導体層１０８ｂが結晶性の高い領域を有することにより、導電層１１２ａ及び導電層１１２ｂの形成の際に、半導体層１０８の一部がエッチングされ、消失してしまうことを抑制できる。さらに、半導体層１０８表面に洗浄処理を行う際に、半導体層１０８がダメージをうけることを抑制できる。
　半導体層１０８ａと半導体層１０８ｂとは、例えば、形成条件を異ならせることで作り分けることができる。例えば、半導体層１０８ａと半導体層１０８ｂとで、成膜ガス中の酸素ガスの流量を異ならせることができる。
　このとき、半導体層１０８ａの形成条件として、ガス流量全体に占める酸素ガス流量の割合（酸素流量比又は酸素分圧ともいう）は０％以上５０％未満が好ましく、さらには５％以上３０％以下が好ましく、さらには５％以上２０％以下が好ましい。前述の酸素流量比とすることで、半導体層１０８ａの結晶性を低くすることができる。
　半導体層１０８ｂの形成時の酸素流量比は、半導体層１０８ａの形成時の酸素流量比より高いことが好ましい。また、半導体層１０８ｂの形成条件として、酸素流量比は５０％以上１００％以下が好ましく、さらには６０％以上１００％以下が好ましく、さらには７０％以上１００％以下が好ましく、さらには８０％以上１００％以下が好ましい。前述の酸素流量比とすることで、半導体層１０８ｂの結晶性を高くすることができる。
　半導体層１０８を積層構造とする場合、同じスパッタリングターゲットを用いて同じ処理室で連続して形成することで、界面を良好にすることができるため好ましい。特に、各金属酸化物膜の形成条件として、形成時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、形成工程にかかる時間を短縮できるため好ましい。また、半導体層１０８として、異なる組成の金属酸化物膜の積層構造を用いてもよい。異なる組成の金属酸化物膜を積層する場合には、大気に暴露することなく、連続して形成することが好ましい。
　半導体層１０８を積層構造とする場合、半導体層１０８ａと半導体層１０８ｂで、形成時の基板温度を同じ温度とすると、生産性を高めることができる。また、半導体層１０８ａと半導体層１０８ｂとで基板温度を異ならせる場合は、半導体層１０８ａ形成時の基板温度より半導体層１０８ｂ形成時の基板温度を高くすることが好ましい。半導体層１０８ｂ形成時の基板温度を高くすることで、半導体層１０８ａの結晶性より半導体層１０８ｂの結晶性を高めることができる。
　半導体層１０８ｂは、半導体層１０８ａより結晶性が高い領域を有することが好ましい。例えば、半導体層１０８ａにＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用い、半導体層１０８ｂにＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることが好ましい。
　半導体層１０８ａ及び半導体層１０８ｂの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、電子線回折（Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）等により解析できる。
　半導体層１０８ａの厚さは、１ｎｍ以上５０ｎｍ以下が好ましく、さらには５ｎｍ以上３０ｎｍ以下が好ましく、さらには５ｎｍ以上２０ｎｍ以下が好ましい。半導体層１０８ｂの厚さは、１ｎｍ以上５０ｎｍ以下が好ましく、さらには５ｎｍ以上３０ｎｍ以下が好ましく、さらには５ｎｍ以上２０ｎｍ以下が好ましい。
　なお、半導体層１０８ａ及び半導体層１０８ｂは、互いに組成の異なる層、結晶性の異なる層、または不純物濃度の異なる層を用いてもよい。また、半導体層１０８を３層以上の積層構造としてもよい。
〔構成例１−３〕
　本発明の一態様である半導体装置に適用できるトランジスタ１００Ｂのチャネル長方向の断面概略図を、図３Ａに示す。図３Ａ中の一点鎖線で囲った領域Ｐの拡大図を、図３Ｂに示す。トランジスタ１００Ｂは、半導体層１０８が半導体層１０８ｃと、半導体層１０８ｃ上の半導体層１０８ａと、半導体層１０８ａ上の半導体層１０８ｂの積層構造を有する点で、前述のトランジスタ１００と主に相違している。半導体層１０８ａ及び半導体層１０８ｂについては、前述の記載を参照できるため、詳細な説明は省略する。
　半導体層１０８ａ、半導体層１０８ｂ及び半導体層１０８ｃはそれぞれ、金属酸化物を含むことが好ましい。なお、半導体層１０８ａと半導体層１０８ｂの境界（界面）と同様に、半導体層１０８ｃと半導体層１０８ａの境界（界面）を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、これらの境界を破線で示している。
　絶縁層１０６側に位置する半導体層１０８ｃは、半導体層１０８ａよりも結晶性の高い領域を有することが好ましい。半導体層１０８ａ、半導体層１０８ｂ及び半導体層１０８ｃは、例えば、形成条件を異ならせることで作り分けることができる。例えば、半導体層１０８ａ、半導体層１０８ｂ、半導体層１０８ｃで、成膜ガス中の酸素ガスの流量を異ならせることができる。
　半導体層１０８ｃの形成時の酸素流量比は、半導体層１０８ａの形成時の酸素流量比より高いことが好ましい。また、半導体層１０８ｃの形成条件として、酸素流量比は５０％以上１００％以下が好ましく、さらには６０％以上１００％以下が好ましく、さらには７０％以上１００％以下が好ましく、さらには８０％以上１００％以下が好ましい。前述の酸素流量比とすることで、半導体層１０８ｃとなる膜の形成時に、絶縁層１０６中に好適に酸素を供給することができる。絶縁層１０６に酸素を供給することにより、後の工程で半導体層１０８に酸素が供給され、半導体層１０８中の酸素欠損ＶＯＨ、及びＶＯＨを低減できる。また、半導体層１０８ｃの結晶性を高くすることができる。半導体層１０８ａ及び半導体層１０８ｂの形成における酸素流量比については、前述の記載を参照できるため、詳細な説明は省略する。
　半導体層１０８ｃは、半導体層１０８ａより結晶性が高い領域を有することが好ましい。さらに、半導体層１０８ｂは、半導体層１０８ａより結晶性が高い領域を有することが好ましい。例えば、半導体層１０８ｃにＣＡＡＣ−ＯＳ膜を用い、半導体層１０８ａにＣＡＣ−ＯＳ膜を用い、半導体層１０８ｂにＣＡＡＣ−ＯＳ膜を用いることが好ましい。半導体層１０８ｃの結晶性は、半導体層１０８ａ及び半導体層１０８ｂと同様の方法で解析できる。
　半導体層１０８ｃの厚さは、１ｎｍ以上５０ｎｍ以下が好ましく、さらには５ｎｍ以上３０ｎｍ以下が好ましく、さらには５ｎｍ以上２０ｎｍ以下が好ましい。半導体層１０８ａの厚さは、１ｎｍ以上５０ｎｍ以下が好ましく、さらには５ｎｍ以上３０ｎｍ以下が好ましく、さらには５ｎｍ以上２０ｎｍ以下が好ましい。半導体層１０８ｂの厚さは、１ｎｍ以上５０ｎｍ以下が好ましく、さらには５ｎｍ以上３０ｎｍ以下が好ましく、さらには５ｎｍ以上２０ｎｍ以下が好ましい。
　なお、半導体層１０８ｃ、半導体層１０８ａ及び半導体層１０８ｂは、互いに組成の異なる層、結晶性の異なる層、または不純物濃度の異なる層を用いてもよい。また、半導体層１０８を４層以上の積層構造としてもよい。
〔構成例１−４〕
　本発明の一態様である半導体装置に適用できるトランジスタ１００Ｃのチャネル長方向の断面概略図を、図４Ａに示す。トランジスタ１００Ｃは、導電層１１２ａ及び導電層１１２ｂ上に半導体層１０８を有する点で、前述のトランジスタ１００と主に相違している。
　トランジスタ１００Ｃは、半導体層１０８よりも下方にゲート電極を有する、いわゆるボトムゲート型のトランジスタである。さらに、半導体層１０８よりも下方にソース電極及びドレイン電極を有することから、ＢＧＢＣ型のトランジスタということができる。
　導電層１０４、及び絶縁層１０６は、前述の構成例１−１の記載を参照できるため、詳細な説明は省略する。導電層１１２ａ及び導電層１１２ｂはそれぞれ、絶縁層１０６上に設けられ、絶縁層１０６の上面と接する。導電層１１２ａ及び導電層１１２ｂはそれぞれ、半導体層１０８の下面と接する。半導体層１０８は、導電層１１２ａ、導電層１１２ｂ及び絶縁層１０６上に設けられる。半導体層１０８は、導電層１１２ａの上面及び側面、導電層１１２ｂの上面及び側面、並びに絶縁層１０６の上面と接する。
　図４Ａ中の一点鎖線で囲った領域Ｑの拡大図を、図４Ｂに示す。導電層１１２ａと導電層１１２ｂの間において、半導体層１０８は湾曲した領域を有する。トランジスタ１００Ｃは、湾曲した形状のチャネル形成領域を有するともいえる。また、間隔ＳＰ１００とチャネル長Ｌ１００は異なる値であり、チャネル長Ｌ１００は間隔ＳＰ１００より大きい値となる。
　例えば、チャネル長Ｌ１００は、露光装置の露光限界よりも小さな値とすることができる。トランジスタ１００Ｃは、絶縁層１１０上に導電層１１２ａを設け、溝１１１に導電層１１２ｂを設けることにより、露光装置の露光限界よりも小さなチャネル長Ｌ１００を有することができる。
〔構成例１−５〕
　本発明の一態様である半導体装置に適用できるトランジスタ１００Ｄのチャネル長方向の断面概略図を、図５Ａに示す。トランジスタ１００Ｄは、半導体層１０８上に導電層１０４を有する点で、前述のトランジスタ１００と主に相違している。
　トランジスタ１００Ｄは、半導体層１０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、半導体層１０８よりも上方にソース電極及びドレイン電極を有することから、ＴＧＴＣ型のトランジスタということができる。
　半導体層１０８、導電層１１２ａ、及び導電層１１２ｂは、前述の構成例１−１の記載を参照できるため、詳細な説明は省略する。絶縁層１０６は、半導体層１０８、導電層１１２ａ及び導電層１１２ｂ上に設けられる。絶縁層１０６は、導電層１１２ａの上面及び側面、導電層１１２ｂの上面及び側面、並びに半導体層１０８の上面と接する。絶縁層１０６を積層構造とする場合は、半導体層１０８側に絶縁層１０６ａを設け、半導体層１０８と絶縁層１０６ａが接する構成とすることが好ましい。導電層１０４は絶縁層１０６上に設けられ、絶縁層１０６の上面と接する。絶縁層１０６を積層構造とする場合は、導電層１０４側に絶縁層１０６ｂを設け、導電層１０４と絶縁層１０６ｂが接する構成とすることが好ましい。
　図５Ａ中の一点鎖線で囲った領域Ｒの拡大図を、図５Ｂに示す。導電層１１２ａと導電層１１２ｂの間において、半導体層１０８は湾曲した領域を有する。トランジスタ１００Ｄは、湾曲した形状のチャネル形成領域を有するともいえる。また、間隔ＳＰ１００とチャネル長Ｌ１００は異なる値であり、チャネル長Ｌ１００は間隔ＳＰ１００より大きい値となる。
　例えば、チャネル長Ｌ１００は、露光装置の露光限界よりも小さな値とすることができる。トランジスタ１００Ｄは、絶縁層１１０上に導電層１１２ａを設け、溝１１１に導電層１１２ｂを設けることにより、露光装置の露光限界よりも小さなチャネル長Ｌ１００を有することができる。
〔構成例１−６〕
　本発明の一態様である半導体装置に適用できるトランジスタ１００Ｅのチャネル長方向の断面概略図を、図６Ａに示す。トランジスタ１００Ｅは、導電層１１２ａ及び導電層１１２ｂ上に半導体層１０８を有し、半導体層１０８上に導電層１０４を有する点で、前述のトランジスタ１００と主に相違している。
　トランジスタ１００Ｅは、半導体層１０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、半導体層１０８よりも下方にソース電極及びドレイン電極を有することから、ＴＧＢＣ型のトランジスタということができる。
　導電層１１２ａ、導電層１１２ｂ、半導体層１０８、絶縁層１０６、及び導電層１０４は、前述の記載を参照できるため、詳細な説明は省略する。
　図６Ａ中の一点鎖線で囲った領域Ｓの拡大図を、図６Ｂに示す。導電層１１２ａと導電層１１２ｂの間において、半導体層１０８は湾曲した領域を有する。トランジスタ１００Ｅは、湾曲した形状のチャネル形成領域を有するともいえる。また、間隔ＳＰ１００とチャネル長Ｌ１００は異なる値であり、チャネル長Ｌ１００は間隔ＳＰ１００より大きい値となる。
　例えば、チャネル長Ｌ１００は、露光装置の露光限界よりも小さな値とすることができる。トランジスタ１００Ｄは、絶縁層１１０上に導電層１１２ａを設け、溝１１１に導電層１１２ｂを設けることにより、露光装置の露光限界よりも小さなチャネル長Ｌ１００を有することができる。
＜構成例２＞
　以下では、前述の構成例１に示したトランジスタを有する半導体装置の構成について、図面を参照して説明する。
〔構成例２−１〕
　本発明の一態様である半導体装置１０の構成例を、図７に示す。ここでは、トランジスタ１００Ａを有する半導体装置を例に挙げて、説明する。半導体装置１０は、絶縁層１１０上のトランジスタ１００Ａと、絶縁層１１０Ａ上のトランジスタ１０１と、を有する。トランジスタ１００Ａについては前述の記載を参照できるため、詳細な説明は省略する。
　トランジスタ１０１は、導電層１０４Ａと、絶縁層１０６と、半導体層１０８Ａと、導電層１１２Ａａと、導電層１１２Ａｂと、を有する。導電層１０４Ａは、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２Ａａは、ソース電極またはドレイン電極の一方として機能し、導電層１１２Ａｂは他方として機能する。半導体層１０８Ａの導電層１０４Ａと重畳する領域はチャネル形成領域として機能する。
　トランジスタ１０１は、半導体層１０８Ａよりも下方にゲート電極を有し、半導体層１０８Ａよりも上方にソース電極及びドレイン電極を有する、いわゆるＢＧＴＣ型のトランジスタである。また、トランジスタ１０１は、半導体層１０８Ａのバックチャネル側と、ソース電極及びドレイン電極との間に保護層を有さない、いわゆるチャネルエッチ構造のトランジスタである。
　トランジスタ１０１は、絶縁層１１０Ａ上に設けられる。絶縁層１１０Ａは島状の形状を有し、基板１０２上に設けられる。
　導電層１０４Ａは、絶縁層１１０Ａ上に設けられ、絶縁層１１０Ａの上面に接する。導電層１０４Ａは絶縁層１１０Ａの上面の形状に沿った、平坦な形状を有する。
　半導体層１０８Ａは島状の形状を有し、絶縁層１０６の上面と接する。また、半導体層１０８Ａは、絶縁層１０６を介して導電層１０４Ａと重なる領域を有する。導電層１１２Ａａ及び導電層１１２Ａｂはそれぞれ、半導体層１０８Ａ上に設けられ、半導体層１０８Ａの上面と接する。また、導電層１１２Ａａ及び導電層１１２Ａｂはそれぞれ、半導体層１０８Ａの側面、及び絶縁層１０６の上面と接してもよい。
　導電層１１２Ａａ、及び導電層１１２ｂはそれぞれ、絶縁層１１０Ａ上に設けられる。導電層１０４Ａと重なる領域において、導電層１１２Ａａの上面と導電層１１２Ａｂの上面の高さは一致、または概略一致する。また、導電層１０４Ａと重ならない領域において、導電層１１２Ａａの上面と導電層１１２Ａｂの上面の高さは一致、または概略一致する。
　なお、図７は、導電層１０４Ａと重なる領域において、導電層１１２Ａａの側面と導電層１１２Ａｂの側面の高さが一致、または概略一致し、導電層１０４Ａと重ならない領域において、導電層１１２Ａａの側面と導電層１１２Ａｂの側面の高さが一致、または概略一致する例を示しているが、本発明の一態様はこれに限られない。導電層１１２Ａａの側面と導電層１１２Ａｂの側面の高さが異なってもよい。
　図７では、導電層１１２Ａａ及び導電層１１２Ａｂが、それぞれ被形成面側から順に、導電層１１３Ａａ、導電層１１３Ａｂ、及び導電層１１３Ａｃが積層された積層構造を有する例を示している。導電層１１３Ａａは、導電層１１３ａに用いることができる材料を用いることができる。導電層１１３Ａｂは、導電層１１３ｂに用いることができる材料を用いることができる。導電層１１３Ａｃは、導電層１１３ｃに用いることができる材料を用いることができる。また、導電層１１２Ａａ及び導電層１１２Ａｂは、導電層１１２ａ及び導電層１１２ｂと同じ工程で形成することができる。
　図７中の一点鎖線で囲った領域Ｔの拡大図を、図８に示す。図８において、導電層１１２Ａａと導電層１１２Ａｂの間隔ＳＰ１０１と、トランジスタ１０１のチャネル長Ｌ１０１をそれぞれ矢印で示している。導電層１１２Ａａと導電層１１２Ａｂの間において、半導体層１０８は平坦な形状を有する。トランジスタ１０１は、平坦な形状のチャネル形成領域を有するともいえる。また、間隔ＳＰ１０１とチャネル長Ｌ１０１は同じ値、または概略同じ値となる。
　トランジスタ１０１のチャネル長Ｌ１０１は、トランジスタ１００Ａのチャネル長Ｌ１００より大きい値とすることができる。例えば、チャネル長Ｌ１０１は、露光装置の露光限界よりも大きな値とすることができる。チャネル長が長いトランジスタ１０１は、飽和領域において良好な飽和特性を示すことができる。
　導電層１０４Ａは、導電層１０４と同じ工程で形成することができる。半導体層１０８Ａは、半導体層１０８と同じ工程で形成することができる。導電層１１２Ａａ及び導電層１１２Ａｂは、導電層１１２ａ及び導電層１１２ｂと同じ工程で形成することができる。つまり、トランジスタ１０１は、トランジスタ１００Ａと同じ基板上に、同じ工程を経て形成することができる。
　半導体層１０８Ａは、半導体層１０８Ａａと、半導体層１０８Ａａ上の半導体層１０８Ａｂの積層構造を有することが好ましい。半導体層１０８Ａａは、半導体層１０８ａと同じ工程で形成することができる。半導体層１０８Ａｂは、半導体層１０８ｂと同じ工程で形成することができる。なお、図７は、半導体層１０８と半導体層１０８Ａのいずれも積層構造を有する例を示したが、本発明の一態様はこれに限られない。半導体層１０８と半導体層１０８Ａの一方を単層構造とし、他方を積層構造としてもよい。
　本発明の一態様である半導体装置１０は、チャネル長が短く、オン電流が高いトランジスタ１００Ａと、チャネル長が長く、飽和特性が良いトランジスタ１０１と、を同じ基板上に、同じ工程で形成することができる。このような構成とすることにより、それぞれのトランジスタの利点を生かした高性能の半導体装置１０とすることができる。また、半導体装置１０の製造コストを低くすることができる。
　なお、図７は、絶縁層１１０と隣接する絶縁層１１０Ａ上にトランジスタ１０１を設ける構成を示したが、本発明の一態様はこれに限られない。絶縁層上にトランジスタ１０１を設けなくてもよい。また、絶縁層１１０と隣接しない絶縁層上にトランジスタ１０１を設けてもよい。
　なお、図７は、半導体装置１０が、絶縁層１１０上にＢＧＴＣ型のトランジスタ１００Ａを設け、絶縁層１１０Ａ上にＢＧＴＣ型のトランジスタ１０１を設ける例を示したが、本発明の一態様はこれに限られない。絶縁層１１０上のトランジスタは、構成例１に示したトランジスタを適用することができる。また、絶縁層１１０上のトランジスタの構造と、絶縁層１１０Ａ上のトランジスタの構造が異なってもよい。例えば、絶縁層１１０上にＢＧＴＣ型のトランジスタを設け、絶縁層１１０Ａ上にＴＧＴＣ型のトランジスタを設けることができる。なお、絶縁層１１０Ａ上のトランジスタの構造は、特に限定されない。例えば、絶縁層１１０上にＴＧＴＣ型のトランジスタを設け、絶縁層１１０Ａ上にＴＧＳＡ（ＴＧＳＡ：Ｔｏｐ　Ｇａｔｅ　Ｓｅｌｆ　Ａｌｉｇｎ）型のトランジスタを設けてもよい。
　本発明の一態様の半導体装置１０は、例えば、表示装置に適用することができる。また、表示装置だけでなく、様々な回路または装置に適用することができる。例えば、演算回路、メモリ回路、駆動回路、及びインターフェース回路など、電子機器等に実装されるＩＣチップ内の各種回路、または、液晶素子または有機ＥＬ素子などが適用されたディスプレイデバイス、タッチセンサ、光学センサ、または生体センサ等の各種センサデバイスにおける駆動回路などに好適に用いることができる。
〔構成例２−２〕
　以下では、前述の構成例２−１と一部の構成が異なる半導体装置の構成例について、説明する。なお、以下では、前述の構成例２−１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述の構成例２と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
　本発明の一態様である半導体装置１０Ａの構成例を、図９に示す。半導体装置１０Ａは、トランジスタ１００Ｆと、トランジスタ１０１Ａと、を有する。トランジスタ１００Ｆは、絶縁層１１８上に導電層１２０を有する点で、前述のトランジスタ１００と主に相違している。トランジスタ１０１Ａは、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂを有する点で、前述のトランジスタ１０１と主に相違している。
　導電層１２０は、絶縁層１１４、絶縁層１１６及び絶縁層１１８を介して半導体層１０８と重畳する領域を有する。半導体層１０８は、導電層１０４と導電層１２０の間に位置し、導電層１０４、半導体層１０８及び導電層１２０は互いに重なる領域を有する。トランジスタ１００Ｆは、半導体層１０８の上下に、ゲート電極として機能する導電層１０４、及びバックゲート電極として機能する導電層１２０を有するデュアルゲート型のトランジスタである。ここで、トランジスタ１００Ｆにおいて、絶縁層１０６の一部は第１のゲート絶縁層として機能し、絶縁層１１４、絶縁層１１６及び絶縁層１１８の一部は第２のゲート絶縁層として機能する。
　導電層１２０は、絶縁層１０６、絶縁層１１４、絶縁層１１６、及び絶縁層１１８に設けられた開口（図示せず）を介して、導電層１０４と電気的に接続されてもよい。これにより、導電層１２０と導電層１０４に同じ電位を与えることができ、オン電流の高いトランジスタ１００Ｆとすることができる。
　導電層１０４と導電層１２０とを接続しない構成としてもよい。このとき、ゲート電極とバックゲート電極の一方には定電位を与え、他方にトランジスタ１００Ｆを駆動するための信号を与えてもよい。このとき、ゲート電極とバックゲート電極の一方に与える電位により、トランジスタ１００Ｆを他方で駆動する際のしきい値電圧を制御することができる。また、導電層１０４と導電層１２０に同じ電位を与えることにより、オン状態のときに流すことのできる電流を大きくすることができる。
　このような構成とすることで、電気特性が良好で、且つ極めて信頼性の高いトランジスタ１００Ｆとすることができる。
　導電層１２０ａは、絶縁層１１４、絶縁層１１６及び絶縁層１１８を介して半導体層１０８Ａと重畳する領域を有する。半導体層１０８Ａは、導電層１０４Ａと導電層１２０ａの間に位置し、導電層１０４Ａ、半導体層１０８Ａ及び導電層１２０ａは互いに重なる領域を有する。トランジスタ１０１Ａは、半導体層１０８Ａの上下に、ゲート電極として機能する導電層１０４Ａ、及びバックゲート電極として機能する導電層１２０ａを有するデュアルゲート型のトランジスタである。ここで、トランジスタ１０１Ａにおいて、絶縁層１０６の一部は第１のゲート絶縁層として機能し、絶縁層１１４、絶縁層１１６及び絶縁層１１８の一部は第２のゲート絶縁層として機能する。
　導電層１２０ａは、絶縁層１０６、絶縁層１１４、絶縁層１１６、及び絶縁層１１８に設けられた開口（図示せず）を介して、導電層１０４Ａと電気的に接続されてもよい。これにより、導電層１２０ａと導電層１０４Ａに同じ電位を与えることができ、オン電流の高いトランジスタ１０１Ａとすることができる。
　導電層１０４Ａと導電層１２０ａとを接続しない構成としてもよい。このとき、ゲート電極とバックゲート電極の一方には定電位を与え、他方にトランジスタ１０１Ａを駆動するための信号を与えてもよい。このとき、一方の電極に与える電位により、トランジスタ１０１Ａを他方の電極で駆動する際のしきい値電圧を制御することができる。また、導電層１０４Ａと導電層１２０ａに同じ電位を与えることにより、オン状態のときに流すことのできる電流を大きくすることができる。
　このような構成とすることで、電気特性が良好で、且つ極めて信頼性の高いトランジスタ１０１Ａとすることができる。
　導電層１２０ｂは、絶縁層１１４、絶縁層１１６、及び絶縁層１１８に設けられた開口を介して、導電層１１２Ａｂと電気的に接続されている。導電層１２０ｂは、配線または電極として用いることができる。例えば、半導体装置１０Ａを表示装置に適用した場合、導電層１２０ｂを画素電極、または画素電極と接続するための配線として機能させることができる。
　なお、図９は、トランジスタ１００Ｆとトランジスタ１０１Ａの双方がバックゲート電極を有する例を示したが、本発明の一態様はこれに限られない。例えば、トランジスタ１００Ｆが導電層１２０を有し、トランジスタ１０１Ａが導電層１２０ａを有さない構成としてもよい。また、トランジスタ１００Ｆが導電層１２０を有さず、トランジスタ１０１Ａが導電層１２０ａを有する構成としてもよい。また、トランジスタ１００Ｆとトランジスタ１０１Ａのいずれもバックゲート電極を有さない構成としてもよい。
　以上が構成例２−２についての説明である。
〔構成例２−３〕
　以下では、前述の構成例２−１と一部の構成が異なる半導体装置の構成例について、説明する。なお、以下では、前述の構成例３と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述の構成例３と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
　本発明の一態様である半導体装置１０Ｂの構成例を、図１０に示す。半導体装置１０Ｂは、トランジスタ１００Ｇと、トランジスタ１０１Ｂと、を有する。トランジスタ１００Ｇは、絶縁層１１６と絶縁層１１８の間に導電層１２０を有する点で、前述のトランジスタ１００Ｃと主に相違している。トランジスタ１０１Ｂは、絶縁層１１６と絶縁層１１８の間に導電層１２０ａ及び導電層１２０ｂを有する点で、前述のトランジスタ１０１Ａと主に相違している。
　導電層１２０ｂは、絶縁層１１４及び絶縁層１１６に設けられた開口を介して、導電層１１２Ａｂと電気的に接続される。
　このような構成とすることで、導電層１２０と半導体層１０８の距離が短くなり、トランジスタ１００Ｇの電気特性を向上させることができる。同様に、導電層１２０ａと半導体層１０８Ａの距離が短くなり、トランジスタ１０１Ｂの電気特性を向上させることができる。
＜作製方法例１＞
　以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは、前述の半導体装置１０を例に挙げて、説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法は、例えば、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、及び熱ＣＶＤ法がある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法は、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を形成した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えば、ｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
　図１１乃至図１７に示す各図は、トランジスタ１００及びトランジスタ１０１の作製方法を説明する図である。各図において、チャネル長方向の断面を示している。
〔絶縁層１１０、絶縁層１１０Ａの形成〕
　基板１０２上に絶縁膜を形成する。当該絶縁膜は、例えばＰＥＣＶＤ法等により形成することができる。当該絶縁膜上にリソグラフィ工程によりレジストマスクを形成した後、絶縁を加工することにより、島状の絶縁層１１０及び絶縁層１１０Ａを形成する（図１１Ａ）。当該加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。
〔導電層１０４、導電層１０４Ａの形成〕
　絶縁層１１０、絶縁層１１０Ａ及び基板１０２上に導電膜を形成し、当該導電膜上にリソグラフィ工程によりレジストマスクを形成した後、導電膜を加工することにより、ゲート電極として機能する導電層１０４、及び導電層１０４Ａを形成する（図１１Ｂ）。当該加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。導電層１０４は、絶縁層１１０上に設けられ、絶縁層１１０の上面及び側面と接する。導電層１０４Ａは、絶縁層１１０Ａ上に設けられ、絶縁層１１０Ａの上面と接する。
〔絶縁層１０６の形成〕
　続いて、絶縁層１１０、絶縁層１１０Ａ、導電層１０４、導電層１０４Ａ及び基板１０２を覆う絶縁層１０６を形成する（図１１Ｃ）。絶縁層１０６は、例えばＰＥＣＶＤ法等により形成することができる。
　絶縁層１０６を形成した後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁層１０６の表面及び膜中から水及び水素を脱離させることができる。
　加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましい。加熱処理は、希ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、当該雰囲気に水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁層１０６に水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
　続いて、絶縁層１０６に対して酸素を供給する処理を行ってもよい。酸素の供給処理は、絶縁層１０６に対してイオンドーピング法、イオン注入法、プラズマ処理等により、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等を供給する。また、絶縁層１０６上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁層１０６に酸素を添加してもよい。該膜は、酸素を添加した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
〔半導体層１０８、半導体層１０８Ａの形成〕
　続いて、絶縁層１０６上に金属酸化物膜１０８ｆを形成する。ここでは、金属酸化物膜１０８ｆとして、金属酸化物膜１０８ａｆと、金属酸化物膜１０８ａｆ上の金属酸化物膜１０８ｂｆを積層して形成する（図１２Ａ、図１２Ｂ）。
　金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆは、それぞれ金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆを形成する際に、酸素ガスを用いることが好ましい。絶縁層１０６上に金属酸化物膜１０８ａｆを形成する際のスパッタリング装置内部の断面模式図を、図１２Ａに示している。また、スパッタリング装置内部に設置されたターゲット１９３と、ターゲット１９３の下方に形成されるプラズマ１９４とを、模式的に示している。例えば、金属酸化物膜１０８ａｆの形成時に酸素ガスを用いる場合、絶縁層１０６中に好適に酸素を供給することができる。例えば、絶縁層１０６ａに酸化物を用いる場合、絶縁層１０６ａ中に好適に酸素を供給することができる。なお、図１２Ａでは、絶縁層１０６に供給される酸素を矢印で表している。
　絶縁層１０６に酸素を供給することにより、後の工程で半導体層１０８に酸素が供給され、半導体層１０８中の酸素欠損ＶＯＨ、及びＶＯＨを低減できる。
　金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆを形成する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆを形成する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）はそれぞれ、０％以上１００％以下の範囲とすることができる。
　酸素流量比を低くし、結晶性が比較的低い金属酸化物膜とすることで、導電性の高い金属酸化物膜を得ることができる。一方、酸素流量比を高くし、結晶性が比較的高い金属酸化物膜とすることで、エッチング耐性が高く、電気的に安定した金属酸化物膜を得ることができる。
　ゲート電極として機能する導電層１０４側に位置する金属酸化物膜１０８ａｆを結晶性の低い膜とし、バックチャネル側に位置する金属酸化物膜１０８ｂｆを結晶性の高い膜とすることで、信頼性が高く、且つ電界効果移動度の高いトランジスタを実現できる。
　より具体的には、金属酸化物膜１０８ａｆの形成時の酸素流量比は、０％以上５０％未満が好ましく、さらには５％以上３０％以下が好ましく、さらには５％以上２０％以下が好ましく、代表的には１０％とする。金属酸化物膜１０８ｂｆの形成時の酸素流量比は、金属酸化物膜１０８ａｆの形成時の酸素流量比より高いことが好ましい。また、金属酸化物膜１０８ｂｆの形成時の酸素流量比は、５０％以上１００％以下が好ましく、さらには６０％以上１００％以下が好ましく、さらには７０％以上１００％以下が好ましく、さらには８０％以上１００％以下が好ましく、代表的には１００％とする。
　金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆの形成の基板温度は、室温以上２００℃以下が好ましく、さらには基板温度を室温以上１４０℃以下が好ましい。金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆの形成時の基板温度を、例えば、室温以上１４０℃未満とすると、生産性が高くなり好ましい。
　金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆとは、同じまたは概略同じ組成の膜とすることができる。金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆを、同じスパッタリングターゲットを用いて形成できるため、製造コストを低くできる。また、同じスパッタリングターゲットを用いる場合、同じ成膜装置にて真空中で連続して金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆを形成することができるため、半導体層１０８ａと半導体層１０８ｂの界面に不純物が取り込まれることを抑制できる。また、金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆとで、形成時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、形成工程にかかる時間を短縮することができるため好ましい。
　なお、金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆとは、それぞれ異なる組成の膜であってもよい。このとき、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆの両方に、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いた場合、金属酸化物膜１０８ｂｆに、金属酸化物膜１０８ａｆよりもＩｎの含有割合の高い酸化物ターゲットを用いることが好ましい。
　金属酸化物膜１０８ａｆと金属酸化物膜１０８ｂｆの形成後、金属酸化物膜１０８ｂｆ上にレジストマスクを形成し、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆをエッチングにより加工した後、レジストマスクを除去することで、半導体層１０８ａと半導体層１０８ｂとが積層された、島状の半導体層１０８、及び半導体層１０８Ａａと半導体層１０８Ａｂとが積層された、島状の半導体層１０８Ａを形成することができる（図１３Ａ）。
　金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆの加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。
　なお、半導体層１０８及び半導体層１０８Ａの形成の際に、半導体層１０８または半導体層１０８Ａと重なる領域の絶縁層１０６の膜厚より、半導体層１０８または半導体層１０８Ａのいずれとも重ならない領域の絶縁層１０６の膜厚が薄くなる場合がある。
　金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆを形成した後、または半導体層１０８及び半導体層１０８Ａに加工した後、加熱処理を行ってもよい。加熱処理を行うことにより、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆ、または半導体層１０８及び半導体層１０８Ａの表面及び膜中の水素及び水を除去できる。また、加熱処理を行うことにより、金属酸化物膜１０８ａｆ及び金属酸化物膜１０８ｂｆ、または半導体層１０８及び半導体層１０８Ａのエッチング速度が遅くなり、後の工程（例えば、導電層１１２ａ及び導電層１１２ｂの形成）で半導体層１０８及び半導体層１０８Ａが消失することを抑制できる。
　加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましい。加熱処理は、希ガスまたは窒素の一以上を含む雰囲気で行うことができる。または、当該雰囲気で加熱した後、さらに酸素を含む雰囲気で加熱してもよい。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ）を用いてもよい。なお、当該雰囲気に水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、半導体層１０８及び半導体層１０８Ａに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、急速加熱（ＲＴＡ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
〔導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの形成〕
　続いて、絶縁層１０６、半導体層１０８及び半導体層１０８Ａを覆って、導電膜１１３ａｆ、導電膜１１３ｂｆ、及び導電膜１１３ｃｆを積層して形成する。
　導電膜１１３ｂｆは、後に導電層１１３ｂとなる膜であり、銅、銀、金、またはアルミニウムを含むことが好ましい。また、導電膜１１３ａｆ及び導電膜１１３ｃｆはそれぞれ、後に導電層１１３ａ、導電層１１３ｂとなる膜であり、それぞれ独立にチタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、及びルテニウムの一または複数を含むことが好ましい。
　導電膜１１３ａｆ、導電膜１１３ｂｆ、及び導電膜１１３ｃｆは、スパッタリング法、蒸着法、またはめっき法等の形成方法を用いて形成することが好ましい。
　続いて、導電膜１１３ｃｆ上にレジスト１４１を塗布する（図１３Ｂ）。ここで、絶縁層１１０及び絶縁層１１０Ａのいずれとも重ならない領域（溝１１１上）のレジスト１４１の厚さは、絶縁層１１０または絶縁層１１０Ａ上のレジスト１４１の厚さより厚くなる。レジスト１４１として、ネガ型のレジスト材料、またはポジ型のレジスト材料を用いることができる。レジスト１４１として、ネガ型のレジスト材料を好適に用いることができる。本実施の形態では、レジスト１４１にネガ型のレジスト材料を用いる例を挙げて、説明する。
　続いて、フォトマスクを介してレジスト１４１を露光する（図１４）。図１４は、当該フォトマスクが有する遮光部１３８ａ、遮光部１３８ｂ及び遮光部１３８ｃを示している。また、遮光部１３８ａ、遮光部１３８ｂ及び遮光部１３８ｃをマスクに、レジスト１４１に入射する光１３９を示している。遮光部１３８ａは導電層１１２ａのパターンに相当し、遮光部１３８ｂは導電層１１２Ａａのパターンに相当し、遮光部１３８ｃは導電層１１２Ａｂのパターンに相当する。なお、溝１１１に設けられる導電層１１２ｂに相当する遮光部は、設けない。
　ここで、遮光部１３８ａ、遮光部１３８ｂまたは遮光部１３８ｃと重なる領域において、レジスト１４１は遮光されることにより露光されず、未露光の領域（以下、未露光領域とも記す）が形成される。遮光部１３８ａ、遮光部１３８ｂまたは遮光部１３８ｃのいずれとも重ならない領域において、レジスト１４１の全体は露光されず、一部に未露光領域が形成される。具体的には、厚さが厚い領域のレジスト１４１は露光し、厚さが薄い領域のレジスト１４１は一部が未露光となるように露光時間を調整することにより、溝１１１のレジスト１４１に未露光領域を形成する。
　露光時間は、所望の導電層１１２ａと導電層１１２ｂの間隔ＳＰ１００となるように設定すればよい。露光時間を考慮して、レジスト１４１、絶縁層１１０、及び絶縁層１１０Ａの厚さを適宜設定すればよい。
　ここで、絶縁層１１０、及び絶縁層１１０Ａの厚さが薄いと、溝１１１上のレジスト１４１の厚さが薄くなり、溝１１１に未露光領域を形成することが難しくなる。また、遮光部１３８ａにより遮光されることにより形成される未露光領域と、溝１１１に形成される未露光領域を離間させることが難しくなる。例えば、絶縁層１１０、及び絶縁層１１０Ａの厚さはそれぞれ、２００ｎｍ以３０００ｎｍ以下が好ましく、さらには４００ｎｍ以上２５００ｎｍ以下が好ましく、さらには６００ｎｍ以上２０００ｎｍ以下が好ましく、さらには８００ｎｍ以上１６００ｎｍ以下が好ましく、さらには８００ｎｍ以上１４００ｎｍ以下が好ましく、さらには８００ｎｍ以上１２００ｎｍ以下が好ましい。前述の範囲とすることで、遮光部１３８ａにより遮光されることにより形成される未露光領域と離間する未露光領域を、溝１１１に形成できる。また、それとともに、絶縁層１１０及び絶縁層１１０Ａとなる絶縁膜の成膜工程のタクトを悪化させないことが可能となる。
　続いて、現像液を用いて現像し、露光された領域のレジスト１４１を除去する。その結果、未露光領域に、レジストマスク１４０ａ、レジストマスク１４０ｂ、レジストマスク１４０Ａａ及びレジストマスク１４０Ａｂを形成できる（図１５）。
　ここで、レジストマスク１４０ａはフォトマスクの遮光部１３８ａによって形成され、レジストマスク１４０Ａａは遮光部１３８ｂによって形成され、レジストマスク１４０Ａｂは遮光部１３８ｂによって形成される。また、レジストマスク１４０ｂは、フォトマスクの遮光部を用いずに形成される。このようにすることにより、露光装置の露光限界よりも遮光部間の間隔が大きいフォトマスクを用いて、露光装置の露光限界よりも間隔が小さいレジストマスク１４０ａ及びレジストマスク１４０ｂを形成することができる。
　なお、便宜上、図１４及び図１５は、遮光部１３８ａ、遮光部１３８ｂまたは遮光部１３８ｃと、レジストマスク１４０ａ、レジストマスク１４０Ａａ及びレジストマスク１４０Ａｂがそれぞれ同じ大きさとなる等倍露光の例を示しているが、本発明の一態様はこれに限られない。レジストマスク１４０ａ、レジストマスク１４０Ａａ及びレジストマスク１４０Ａｂの形成は、縮小露光を用いてよい。また、フォトマスクを用いずに、レジストに電子ビームまたはイオンビームを照射して、レジストマスク１４０ａ、レジストマスク１４０Ａａ及びレジストマスク１４０Ａｂを形成してもよい。フォトマスクを用いないことにより、微細なレジストマスク１４０ａ、レジストマスク１４０Ａａ及びレジストマスク１４０Ａｂを形成できる。
　続いて、レジストマスク１４０ａ、レジストマスク１４０ｂ、レジストマスク１４０Ａａ、及びレジストマスク１４０Ａｂをマスクとして、導電膜１１３ｃｆ、導電膜１１３ｂｆ、及び導電膜１１３ａｆを加工することで、導電層１１３ａ、導電層１１３ｂ、及び導電層１１３ｃが積層された構成を有する導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂを形成することができる（図１６）。当該加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。特に、ドライエッチング法は微細加工に好適に用いることができる。
　導電膜１１３ｃｆ、導電膜１１３ｂｆ、及び導電膜１１３ａｆは、それぞれウェットエッチングまたはドライエッチング等でエッチングすることができる。また、一度の工程で３層を一括でエッチングしてもよいし、それぞれを異なる工程で、順にエッチングしてもよい。
　導電層１１２ａ及び導電層１１２ｂは、図１６に示すように、半導体層１０８のチャネル形成領域上で離間するように加工されることが好ましい。言い換えると、導電層１１２ａ及び導電層１１２ｂの対向する端部が、導電層１０４及び半導体層１０８の両方と重畳するように、加工されることが好ましい。これにより、トランジスタのオン電流を高めることができる。同様に、導電層１１２Ａａ及び導電層１１２Ａｂの対向する端部が、導電層１０４Ａ及び半導体層１０８Ａの両方と重畳するように、加工されることが好ましい。
　なお、導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの形成の際に、導電層１１２ａまたは導電層１１２ｂと重なる領域の半導体層１０８の膜厚より、導電層１１２ａまたは導電層１１２ｂのいずれとも重ならない領域の半導体層１０８の膜厚が薄くなる場合がある。同様に、導電層１１２Ａａまたは導電層１１２Ａｂと重なる領域の半導体層１０８Ａの膜厚より、導電層１１２Ａａまたは導電層１１２Ａｂのいずれとも重ならない領域の半導体層１０８Ａの膜厚が薄くなる場合がある。
　導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの形成の際に、導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａまたは導電層１１２Ａｂと重なる領域の絶縁層１０６の膜厚より、導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａまたは導電層１１２Ａｂのいずれとも重ならない領域の絶縁層１０６の膜厚が薄くなる場合がある。
〔第１の洗浄処理〕
　続いて、洗浄処理（以下、第１の洗浄処理と記す）を行ってもよい。第１の洗浄処理として、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、前述の洗浄を適宜組み合わせて行ってもよい。
　導電膜１１３ｃｆ、導電膜１１３ｂｆ、及び導電膜１１３ａｆの形成の際、及び導電層１１２ａ及び導電層１１２ｂの形成の際に、半導体層１０８の表面がダメージを受ける場合がある。ダメージを受けた半導体層１０８にＶＯが形成され、さらに半導体層１０８中の水素がＶＯに入り、ＶＯＨが形成されてしまう場合がある。導電層１１２ａ及び導電層１１２ｂの形成の後に第１の洗浄処理を行うことで、ダメージを受けた層を除去することができる。また、第１の洗浄処理を行うことで、導電層１１２ａ及び導電層１１２ｂの形成の際に半導体層１０８の表面に付着した金属、有機物等を除去することができる。
　第１の洗浄処理として、ウェット洗浄を好適に用いることができる。第１の洗浄処理として、例えば、リン酸、シュウ酸、及び塩酸のいずれか一以上を含む洗浄液を用いることが好ましい。
　第１の洗浄処理として、特にリン酸を含む洗浄液を好適に用いることができる。洗浄液の濃度は、半導体層１０８に対するエッチング速度を考慮して決定することが好ましい。例えば、第１の洗浄処理として、リン酸を含む洗浄液を用いる場合、リン酸濃度は０．０１ｗｅｉｇｈｔ％以上５ｗｅｉｇｈｔ％以下が好ましく、さらには０．０２ｗｅｉｇｈｔ％以上４ｗｅｉｇｈｔ％以下が好ましく、さらには０．０５ｗｅｉｇｈｔ％以上３ｗｅｉｇｈｔ％以下が好ましく、さらには０．１ｗｅｉｇｈｔ％以上２ｗｅｉｇｈｔ％以下が好ましく、さらには０．１５ｗｅｉｇｈｔ％以上１ｗｅｉｇｈｔ％以下が好ましい。前述の濃度の範囲とすることで、半導体層１０８が消失することを抑制でき、かつ半導体層１０８のダメージを受けた層、及び半導体層１０８に付着した金属、有機物等を効率よく除去できる。
　図１６に示すように、導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの上面がそれぞれ、レジストマスク１４０ａ、レジストマスク１４０ｂ、レジストマスク１４０Ａａ及びレジストマスク１４０Ａｂで覆われた状態で第１の洗浄処理を行うことが好ましい。導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの上面がレジストマスクで覆われた状態で第１の洗浄処理を行うことにより、例えば、導電層１１３ｃが消失してしまうことを抑制できる。また、導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの上面がレジストマスクで覆われた状態で第１の洗浄処理を行うことにより、第１の洗浄処理時に露出している導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの面積を小さくできるため、導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ及び導電層１１２Ａｂの成分が半導体層１０８及び半導体層１０８Ａに付着してしまうことを抑制できる。
　続いて、レジストマスク１４０ａ、レジストマスク１４０ｂ、レジストマスク１４０Ａａ、及びレジストマスク１４０Ａｂを除去する。
　なお、第１の洗浄処理は、レジストマスク１４０ａ、レジストマスク１４０ｂ、レジストマスク１４０Ａａ、及びレジストマスク１４０Ａｂを除去した後に行ってもよい。
〔第２の洗浄処理〕
　続いて、洗浄処理（以下、第２の洗浄処理と記す）を行うことが好ましい。第２の洗浄処理として、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理（第１のプラズマ処理）、または熱処理による洗浄などがあり、前述の洗浄を適宜組み合わせて行ってもよい。第２の洗浄処理として、プラズマ処理を好適に用いることができる。図１７では、半導体層１０８、半導体層１０８Ａ、導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ、導電層１１２Ａｂ、及び絶縁層１０６の表面が、プラズマ１３０に曝されている様子を模式的に示している。
　第２の洗浄処理として第１のプラズマ処理を行う場合、第１のプラズマ処理は、特に、酸化性ガス及び還元性ガスを含む混合ガスを用いることが好ましい。第１のプラズマ処理に酸化性ガス及び還元性ガスを用いることにより、導電層１１２ａ及び導電層１１２ｂが酸化されることを抑制するとともに、効果的に半導体層１０８の表面に吸着した水、水素、及び有機物成分を除去できる。酸化性ガスとして、前述のガスを用いることができる。還元性ガスとして、前述のガスを用いることができる。
　第１のプラズマ処理における酸化性ガスと還元性ガスの流量の割合は、導電層１１３ａ、導電層１１３ｂ、及び導電層１１３ｃの酸化のしやすさに応じて設定することができるが、少なくとも還元性ガスの流量を、酸化性ガスの流量以下とすることが好ましい。酸化性ガスの流量に対する還元性ガスの流量が少なすぎると、導電層１１３ｂ等の表面の酸化反応が優位となり、表面に酸化物が形成されやすくなる。一方、酸化性ガスの流量に対する還元性ガスの流量が多すぎると、半導体層１０８の表面が還元されてしまう恐れ、及び半導体層１０８中に還元性ガスの成分（例えば、水素）が供給されてしまう恐れがある。
　第１のプラズマ処理において、酸化性ガスの流量に対する還元性ガスの流量は前述の範囲とすることが好ましい。第１のプラズマ処理の際、導電層１１３ｃ、導電層１１３ｂ、及び導電層１１３ａの表面もプラズマ１３０に曝されるが、第１のプラズマ処理に用いるガスに還元性ガスが含まれているため、表面が酸化されたとしても直ちに還元され、結果として酸化物が形成されることが抑制される。これにより、例えば、導電層１１３ｂに銅またはアルミニウムなどの酸化されやすい材料を用いた場合であっても、導電層１１３ｂが酸化されることを抑制するとともに、効果的に半導体層１０８の表面に吸着した水、水素、及び有機物成分を除去できる。
　ここで、第１のプラズマ処理に用いるガスに還元性ガスを含まない場合について、説明する。還元性ガスを含まない場合、導電層１１３ｂがプラズマに曝されると、導電層１１３ｂの一部に酸化物が形成される場合がある。導電層１１３ａまたは導電層１１３ｃにも酸化されやすい材料を用いた場合には、その表面にも酸化物が形成されることになる。導電層１１３ａ、導電層１１３ｂまたは導電層１１３ｃのいずれか一以上が酸化されると抵抗が高くなり、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。また、導電層１１３ａ、導電層１１３ｂまたは導電層１１３ｃの表面に形成された酸化物は、第１のプラズマ処理の最中、または、後の絶縁層１１４の形成時に一部が飛散し、半導体層１０８ｂの表面を汚染してしまう場合がある。半導体層１０８ｂに付着した酸化物は、ドナーまたはアクセプタとして機能しうるため、トランジスタの電気特性及び信頼性に悪影響を及ぼす恐れがある。例えば半導体層１０８中に銅元素が拡散した場合、銅元素がキャリアトラップとして機能し、トランジスタの電気特性及び信頼性が損なわれる場合がある。
　一方、第１のプラズマ処理に用いるガスに還元性ガスを含む場合、導電層１１３ｃ、導電層１１３ｂ、及び導電層１１３ａの表面、特に導電層１１３ｂの側面が露出していても、その表面が酸化されることを抑制できる。そのため、導電層１１２ａ及び導電層１１２ｂが酸化されることを抑制するとともに、効果的に半導体層１０８の表面に吸着した水、水素、及び有機物成分を除去でき、信頼性の高いトランジスタとすることができる。
　さらに、第１のプラズマ処理の処理時間を調整することが好ましい。第１のプラズマ処理の処理時間が長い場合、酸化性ガスによる酸化反応が進み、導電層１１３ａ、導電層１１３ｂ、及び導電層１１３ｃの表面が酸化されてしまう場合がある。また、第１のプラズマ処理の処理時間が長い場合、第２のガスによる還元反応が進み、半導体層１０８の表面が還元されてしまう場合がある。そこで、第１のプラズマ処理の処理時間を調整し、導電層１１３ａ、導電層１１３ｂ、及び導電層１１３ｃの表面が酸化されること、および半導体層１０８の表面が還元されることを抑制することが好ましい。第１のプラズマ処理の処理時間は、例えば、５ｓｅｃ以上１８０ｓｅｃ以下が好ましく、さらには１０ｓｅｃ以上１２０ｓｅｃ以下が好ましく、さらには１５ｓｅｃ以上６０ｓｅｃ以下が好ましい。前述の処理時間とすることで、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　第１のプラズマ処理の処理時の処理室内の圧力は、５０Ｐａ以上が好ましく、さらには１００Ｐａ以上が好ましく、さらには１５０Ｐａ以上が好ましく、さらには２００Ｐａ以上が好ましく、さらには２５０Ｐａ以上が好ましく、さらには３００Ｐａ以上が好ましい。前述の圧力の範囲とすることで、半導体層１０８へのダメージを抑制できる。また、第１のプラズマ処理の処理時の処理室内の圧力の上限は、プラズマが安定して発生する圧力とすることが好ましい。例えば、圧力は、２０００Ｐａ以下が好ましく、さらには１５００Ｐａ以下が好ましく、さらには１３００Ｐａ以下が好ましく、さらには１０００Ｐａ以下が好ましく、さらには７００Ｐａ以下が好ましく、さらには５００Ｐａ以下が好ましい。
　第１のプラズマ処理は、酸素を含むガスを用いることが好ましい。酸素を含むガスを用いることにより、半導体層１０８に酸素を供給できる。そして、当該酸素により半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる（加酸素化）。
〔絶縁層１１４の形成〕
　続いて、導電層１１２ａ、導電層１１２ｂ、半導体層１０８、及び絶縁層１０６を覆うように、絶縁層１１４を形成する。
　絶縁層１１４は、例えば酸素を含む雰囲気で形成することが好ましい。特に、酸素を含む雰囲気でプラズマＣＶＤ法により形成することが好ましい。これにより、欠陥の少ない絶縁層１１４とすることができる。また、絶縁層１１４は、アンモニアの放出が多く、かつ窒素酸化物の放出が少ないことが好ましい。アンモニアの放出が多く、かつ窒素酸化物の放出が少ない絶縁層１１４を用いることで、トランジスタのしきい値電圧の変動を抑制することが可能であり、トランジスタの電気特性の変動を低減することができる。
　絶縁層１１４は、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することが好ましい。この場合、原料ガスは、シリコンを有する堆積性ガス及び酸化性ガスを含む混合ガスを用いることが好ましい。さらに、原料ガスがアンモニアを含むことが好ましい。アンモニアを含む混合ガスを用いて絶縁層１１４を形成することにより、アンモニアの放出が多い絶縁層１１４とすることができる。シリコンを有する堆積性ガスとして、前述のガスを用いることができる。酸化性ガスとして、前述のガスを用いることができる。
　例えば、絶縁層１１４として酸化窒化シリコンを用いる場合は、例えば、モノシラン、一酸化二窒素及びアンモニアを含む混合ガスで絶縁層１１４を形成することができる。
　絶縁層１１４の形成において、堆積性ガスの流量に対する酸化性ガスの流量は前述の範囲とすることが好ましい。また、酸化性ガスの流量に対するアンモニアガスの流量は前述の範囲とすることが好ましい。前述の流量の範囲とすることで、アンモニアの放出が多い絶縁層１１４とすることができ、絶縁層１１４からの窒素酸化物の放出が少なくなることで、しきい値電圧の変動が小さいトランジスタとすることができる。また、前述のガス流量とすることで、処理室内の圧力が比較的高い場合においても、欠陥の少ない絶縁層１１４を形成することができる。
　絶縁層１１４の形成時の処理室内の圧力は前述の範囲とすることが好ましい。前述の圧力の範囲とすることで、窒素酸化物の放出が少なく、かつ欠陥量の少ない絶縁層１１４を形成することができる。
　絶縁層１１４形成の際の基板温度は、１５０℃以上４００℃以下が好ましく、さらには１６０℃以上３５０℃以下が好ましく、さらには１８０℃以上３００℃以下が好ましく、さらには２００℃以上２５０℃以下が好ましい。基板温度を前述の範囲とすることで、被形成面である半導体層１０８へのダメージを少なくすることができる。
　絶縁層１１４を、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被形成面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁層１１４を形成することができる。
　絶縁層１１４の形成は、前述の第１のプラズマ処理を行った後、半導体層１０８の表面を大気に曝すことなく連続して行うことが好ましい。例えば、第１のプラズマ処理は、絶縁層１１４の成膜装置で行うことが好ましい。このとき、第１のプラズマ処理は、絶縁層１１４を形成する処理室で行うことが好ましい。または、ゲートバルブ等を介して当該処理室と接続された処理室で第１のプラズマ処理を行った後、大気に曝すことなく減圧下にて、絶縁層１１４の処理室に搬送する構成としてもよい。また、第１のプラズマ処理と絶縁層１１４の形成を、同じ装置内の同じ処理室で連続して行う場合、第１のプラズマ処理と絶縁層１１４の形成を、同じ温度で行うことが好ましい。
　プラズマ化学気相堆積装置を用いて第１のプラズマ処理、及び絶縁層１１４の形成を行う場合を例に挙げて、説明する。ここで絶縁層１１４は酸化窒化シリコンとする。
　第１のプラズマ処理において、酸化性ガスである一酸化二窒素（Ｎ２Ｏ）と、還元性ガスであるアンモニアを含む混合ガスを用い、絶縁層１１４の形成において、堆積性ガスであるモノシラン、酸化性ガスである一酸化二窒素（Ｎ２Ｏ）、及びアンモニアを含む混合ガスを用いることができる。ここで、第１のプラズマ処理と絶縁層１１４の形成で、一酸化二窒素（Ｎ２Ｏ）及びアンモニアを共通して用いることができる。つまり、一酸化二窒素（Ｎ２Ｏ）及びアンモニアを用いて第１のプラズマ処理を行い、その後にモノシランガスを供給することにより絶縁層１１４を形成できる。このように、同じ処理室で連続して第１のプラズマ処理及び絶縁層１１４の形成を行うことができるため、半導体層１０８と絶縁層１１４の界面の不純物を少なくすることができ、良好な界面とすることができる。
　絶縁層１１４の形成後に、絶縁層１１４に酸素を供給する処理を行ってもよい。酸素を供給する処理は、上記絶縁層１０６と同様の方法を用いることができる。
〔絶縁層１１６の形成〕
　続いて、絶縁層１１４を覆うように絶縁層１１６を形成する。
　絶縁層１１６は、絶縁層１１４よりも酸素、水素、及び水が拡散しにくい絶縁膜を用いることが好ましい。絶縁層１１６が酸素を拡散しにくいことで、半導体層１０８中の酸素が絶縁層１１４を介して外部に脱離することを防ぐことができる。また、絶縁層１１６が水素を拡散しにくいことで、外部から水素及び水等が半導体層１０８等に拡散することを防ぐことができる。
　絶縁層１１６形成の際の基板温度は、１５０℃以上４００℃以下が好ましく、さらには１６０℃以上３５０℃以下が好ましく、さらには１８０℃以上３００℃以下が好ましく、さらには２００℃以上２５０℃以下が好ましい。基板温度を前述の範囲とすることで、酸素、水素、及び水が拡散しにくい絶縁膜とすることができる。
　絶縁層１１６の形成後に、絶縁層１１６に酸素を供給する処理を行ってもよい。酸素を供給する処理は、上記絶縁層１０６と同様の方法を用いることができる。
　絶縁層１１６に酸化物膜を用いた場合、絶縁層１１６の形成後に、絶縁層１１６の表面に対して窒素を含む雰囲気でプラズマ処理を行ってもよい。窒素を含む雰囲気でプラズマ処理を行うことにより、絶縁層１１６の表面または表面近傍を窒化させ、絶縁層１１６の表面に水などの不純物が吸着することを抑制できる。絶縁層１１６の表面に水などの不純物が吸着した場合、該不純物が半導体層１０８に達し、半導体層１０８中に酸素欠損（ＶＯ）及びＶＯＨなどが形成されてしまう場合がある。絶縁層１１６の表面に水などの不純物が吸着することを抑制することにより、信頼性の高いトランジスタとすることができる。特に、絶縁層１１６の形成から、絶縁層１１８の形成までの間に絶縁層１１６の表面が大気に曝される場合には好適である。
　絶縁層１１６の形成後に、加熱処理を行うことが好ましい。加熱処理を行うことにより、絶縁層１１４及び絶縁層１１６が有する酸素が半導体層１０８へ拡散し、当該酸素により半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる（加酸素化）。具体的には、半導体層１０８に拡散した酸素は、酸素欠損（ＶＯ）を補填する。また、半導体層１０８に拡散した酸素は、ＶＯＨから水素を奪って水分子（Ｈ２Ｏ）として脱離し、水素が奪われたＶＯＨは酸素欠損（ＶＯ）となる。さらに、ＶＯＨから水素が奪われたことにより生成した酸素欠損（ＶＯ）は、半導体層１０８に達した別の酸素により補填される。半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨが低減することで、信頼性の高いトランジスタとすることができる。
　半導体層１０８に拡散した酸素は、半導体層１０８中に残存する水素と反応し、水分子（Ｈ２Ｏ）として脱離する。つまり、半導体層１０８から水素を除去することができる（脱水化、脱水素化）。これにより、半導体層１０８中に残存する水素が酸素欠損（ＶＯ）に結合してＶＯＨが生成することを抑制できる。
　加熱処理を行うことで、絶縁層１１６及び絶縁層１１４に含まれる水素及び水を除去できる。また、加熱処理により、絶縁層１１６及び絶縁層１１４に含まれる欠陥を低減できる。
　さらに、加熱処理を行うことで、絶縁層１１４及び絶縁層１１６に含まれる窒素酸化物が、絶縁層１１４に含まれるアンモニアと反応し、絶縁層１１４及び絶縁層１１６に含まれる窒素酸化物が低減する。窒素酸化物が低減することにより、トランジスタのしきい値電圧の変動を抑制することが可能であり、トランジスタの電気特性の変動を低減することができる。
　加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましい。加熱処理は、希ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ）を用いてもよい。なお、当該雰囲気に水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁層１１６等に水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、急速加熱（ＲＴＡ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
〔絶縁層１１８の形成〕
　続いて、絶縁層１１６を覆うように絶縁層１１８を形成する（図７）。
　絶縁層１１８は、絶縁層１１４及び絶縁層１１６よりも酸素、水素、及び水が拡散しにくい絶縁膜を用いることが好ましい。絶縁層１１８が酸素を拡散しにくいことで、絶縁層１１６、絶縁層１１４、及び半導体層１０８中の酸素が外部に脱離することを抑制できる。また、絶縁層１１８が水素を拡散しにくいことで、外部から水素及び水が半導体層１０８等に拡散することを抑制できる。絶縁層１１８として、特に窒化シリコンを好適に用いることができる。
　以上の工程により、半導体装置１０を作製することができる。
＜作製方法例２＞
　前述の＜作製方法例１＞に示す半導体装置１０の作製方法とは異なる作製方法について、説明する。なお、前述と重複する部分については説明を省略し、相違する部分について説明する。
　まず、＜作製方法例１＞と同様に、絶縁層１１６まで形成する。絶縁層１１６の形成までは、前述の記載を参照できるため、詳細な説明は省略する。また、絶縁層１１６の形成後に、加熱処理を行うことが好ましい。該加熱処理については、前述の＜作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
　続いて、絶縁層１１６を覆って、金属酸化物層１５０を形成する（図１８、図１９Ａ）。
　金属酸化物層１５０は、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。金属酸化物層１５０を形成する際に、酸素ガスを用いることが好ましい。絶縁層１１６上に金属酸化物層１５０を形成する際のスパッタリング装置内部の断面模式図を、図１８に示している。また、スパッタリング装置内部に設置されたターゲット１９１と、ターゲット１９１の下方に形成されるプラズマ１９２とを、模式的に示している。例えば、金属酸化物層１５０の形成時に酸素ガスを用いる場合、絶縁層１１６中に好適に酸素を供給することができる。なお、図１８では、絶縁層１１６に供給される酸素を矢印で表している。
　金属酸化物層１５０は、酸素及び水素を透過しにくい材料で形成される。金属酸化物層１５０は、絶縁層１１４及び絶縁層１１６に含まれる酸素が半導体層１０８とは反対側に拡散することを抑制する機能を有する。また、金属酸化物層１５０は、外部から水素及び水が絶縁層１１４及び絶縁層１１６側に拡散することを抑制する機能を有する。金属酸化物層１５０は、少なくとも絶縁層１１４及び絶縁層１１６よりも酸素及び水素を透過しにくい材料を用いることが好ましい。
　金属酸化物層１５０は、絶縁層でもよく、また導電層であってもよい。
　金属酸化物層１５０として、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。例えば、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いることができる。
　金属酸化物層１５０として、例えば、インジウム酸化物、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）などの、導電性酸化物を用いることもできる。
　金属酸化物層１５０として、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。金属酸化物層１５０を形成するために用いるスパッタリングターゲットは、Ｉｎの原子数比が元素Ｍの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８等が挙げられる。
　金属酸化物層１５０として、特に元素ＭがＧａであるＩｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯ）を好適に用いることができる。半導体層１０８がＩｎ−Ｇａ−Ｚｎ酸化物の場合、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＧａの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８等が挙げられる。
　金属酸化物層１５０として、半導体層１０８と同じ組成のスパッタリングターゲットを用いて形成した金属酸化物膜を適用することができる。同じ組成のスパッタリングターゲットを用いることで、製造装置及びスパッタリングターゲットを共通化できるため、好ましい。
　半導体層１０８と金属酸化物層１５０の両方に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層１０８よりもガリウムの組成（含有割合）が高い材料を金属酸化物層１５０に用いることができる。ガリウムの組成（含有割合）が高い材料を金属酸化物層１５０に用いることにより、酸素に対するブロッキング性をより高めることができるため、好ましい。このとき、半導体層１０８には、金属酸化物層１５０よりもインジウムの組成が高い材料を用いることで、トランジスタ１００の電界効果移動度を高めることができる。
　金属酸化物層１５０は、スパッタリング装置を用いて形成することが好ましい。例えば、スパッタリング装置を用いて酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、絶縁層１１６、絶縁層１１４または半導体層１０８中に好適に酸素を供給することができる。
　金属酸化物層１５０は、例えば、酸素を含む雰囲気で形成することが好ましい。特に、酸素を含む雰囲気でスパッタリング法により形成することが好ましい。これにより、金属酸化物層１５０の形成時に絶縁層１１６、絶縁層１１４または半導体層１０８に酸素を供給することができる。
　金属酸化物層１５０を、半導体層１０８の場合と同様の金属酸化物を含む酸化物ターゲットを用いたスパッタリング法により形成する場合には、上記記載を援用することができる。
　例えば、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物層１５０を形成してもよい。例えば、金属ターゲットとしてアルミニウムを用いた場合には、酸化アルミニウム膜を形成することができる。
　金属酸化物層１５０の形成時に、成膜装置の処理室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）または処理室内の酸素分圧が高いほど、絶縁層１１６中に供給される酸素を増やすことができる。酸素流量比または酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気でスパッタリング法により金属酸化物層１５０を形成することにより、金属酸化物層１５０の形成時に、絶縁層１１６へ酸素を供給するとともに、絶縁層１１６から酸素が脱離することを防ぐことができる。その結果、絶縁層１１６に極めて多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
　次に、加熱処理を行うことで、絶縁層１１６から半導体層１０８に酸素を供給することが好ましい。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、２００℃以上４００℃以下の温度で行うことができる。
　金属酸化物層１５０を形成した後に加熱処理を行うことで、金属酸化物層１５０から半導体層１０８に効果的に酸素を供給することができる。
　次に、金属酸化物層１５０を除去する（図１９Ｂ）。なお、金属酸化物層１５０を除去した後の工程は、それぞれ、上記加熱処理の温度以下の温度で行うことが好ましい。これにより、半導体層１０８中の酸素が脱離することを抑制でき、半導体層１０８中に酸素欠損が形成されることを抑制できる。したがって、トランジスタの信頼性を高めることができる。
　金属酸化物層１５０の除去方法に特に限定は無いが、ウェットエッチングを好適に用いることができる。ウェットエッチングを用いることで、金属酸化物層１５０と同時に、絶縁層１１６がエッチングされることを抑制できる。これにより、絶縁層１１６の膜厚が薄くなることを抑制でき、絶縁層１１６の膜厚を均一にすることができる。
　続いて、絶縁層１１８を形成する（図７）。絶縁層１１８の形成は、前述の＜作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
　以上の工程により、半導体装置１０を作製することができる。
＜作製方法例３＞
　図９に示す半導体装置１０Ａの作製方法について、説明する。なお、前述と重複する部分については説明を省略し、相違する部分について説明する。
　まず、前述の作製方法例１、または作製方法例２と同様に、絶縁層１１８まで形成する。絶縁層１１８の形成までは、前述の記載を参照できるため、詳細な説明は省略する。
〔導電層１２０、導電層１２０ａ、及び導電層１２０ｂの形成〕
　続いて、絶縁層１１４、絶縁層１１６、及び絶縁層１１８の一部をエッチングすることで、導電層１１２Ａｂに達する開口を形成する。なお、導電層１２０と導電層１０４を接続する場合は、絶縁層１０６、絶縁層１１４、絶縁層１１６、及び絶縁層１１８の一部をエッチングすることで、導電層１０４に達する開口を形成する。同様に、導電層１２０ａと導電層１０４Ａを接続する場合は、絶縁層１０６、絶縁層１１４、絶縁層１１６、及び絶縁層１１８の一部をエッチングすることで、導電層１０４Ａに達する開口を形成する。
　続いて、当該開口を覆うように、導電膜を形成した後に、該導電膜を加工することにより、導電層１２０、導電層１２０ａ、及び導電層１２０ｂを形成する（図９）。
　以上の工程により、半導体装置１０Ａを作製することができる。
＜作製方法例４＞
　図１０に示す半導体装置１０Ｂの作製方法について、説明する。なお、前述と重複する部分については説明を省略し、相違する部分について説明する。
　まず、前述の作製方法例１、または作製方法例２と同様に、絶縁層１１６まで形成する。絶縁層１１６の形成までは、前述の記載を参照できるため、詳細な説明は省略する。
〔導電層１２０、導電層１２０ａ、及び導電層１２０ｂの形成〕
　続いて、絶縁層１１４、及び絶縁層１１６の一部をエッチングすることで、導電層１１２Ａｂに達する開口を形成する。なお、導電層１２０と導電層１０４を接続する場合は、絶縁層１０６、絶縁層１１４、及び絶縁層１１６の一部をエッチングすることで、導電層１０４に達する開口を形成する。同様に、導電層１２０ａと導電層１０４Ａを接続する場合は、絶縁層１０６、絶縁層１１４、及び絶縁層１１６の一部をエッチングすることで、導電層１０４Ａに達する開口を形成する。
　続いて、当該開口を覆うように、導電膜を形成した後に、該導電膜を加工することにより、導電層１２０、導電層１２０ａ、及び導電層１２０ｂを形成する。
〔絶縁層１１８の形成〕
　続いて、絶縁層１１８を形成する（図１０）。絶縁層１１８の形成は、前述の＜作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
　以上の工程により、半導体装置１０Ｂを作製することができる。
＜半導体装置の構成要素＞
　以下では、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〔基板〕
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンまたは炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００等は耐熱性の劣る基板または可撓性の基板にも転載できる。
〔絶縁層１０６〕
　絶縁層１０６は、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、半導体層１０８との界面特性を向上させるため、絶縁層１０６において少なくとも半導体層１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁層１０６には、加熱により酸素を放出する膜を用いることが好ましい。
　絶縁層１０６として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
　絶縁層１０６の半導体層１０８に接する側に窒化シリコン膜などの酸化物膜以外の膜を用いた場合、半導体層１０８と接する表面に対して酸素プラズマ処理などの前処理を行い、当該表面、または表面近傍を酸化することが好ましい。
〔導電膜〕
　ゲート電極として機能する導電層１０４、導電層１０４Ａ、導電層１２０、及び導電層１２０ａ、配線として機能する１２０ｂ、ソース電極またはドレイン電極として機能する導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ、及び導電層１１２Ａｂなど、半導体装置を構成する導電膜は、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、またはニオブから選ばれた金属、上述した金属の一または複数を成分とする合金、並びに上述した金属の一または複数を組み合わせた合金等を用いてそれぞれ形成することができる。
　特に、ソース電極またはドレイン電極として機能する導電層１１２ａ、導電層１１２ｂ、導電層１１２Ａａ、及び導電層１１２Ａｂは、銅、銀、金、またはアルミニウムの一または複数を含む、低抵抗な導電性材料を用いることが好ましい。特に、銅またはアルミニウムは量産性に優れるため好ましい。
　半導体装置を構成する上記導電膜として、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体または金属酸化物膜を適用することもできる。
　ここで、酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　半導体装置を構成する上記導電膜として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁層として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
　導電層１０４、導電層１１２ａ、導電層１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
　導電層１０４Ａは、導電層１０４の記載を参照できるため、詳細な説明は省略する。導電層１１２Ａａ及び導電層１１２Ａｂは、導電層１１２ａ及び導電層１１２ｂの記載を参照できるため、詳細な説明は省略する。
〔絶縁層１１０、絶縁層１１０Ａ、絶縁層１１４、絶縁層１１６〕
　絶縁層１１０は、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ法などにより形成された、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜、酸化ネオジム膜、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウムなどの無機絶縁材料の一以上を用いることができる。特に、プラズマＣＶＤ法により形成された酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。なお、絶縁層１１０を２層以上の積層構造としてもよい。
　絶縁層１１０Ａは、絶縁層１１０の記載を参照できるため、詳細な説明は省略する。
　半導体層１０８上に設けられる絶縁層１１４は、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ法などにより形成された、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜等を一種以上含む絶縁層を用いることができる。特に、プラズマＣＶＤ法により形成された酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。なお、絶縁層１１４を２層以上の積層構造としてもよい。
　保護層として機能する絶縁層１１６は、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ法等により形成された、窒化酸化シリコン膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等を一種以上含む絶縁層を用いることができる。なお、絶縁層１１６を、２層以上の積層構造としてもよい。
〔半導体層１０８、半導体層１０８Ａ〕
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を形成するために用いるスパッタリングターゲットは、Ｉｎの原子数比が元素Ｍの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８等が挙げられる。
　半導体層１０８として、特に、元素ＭがＧａであるＩｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯ）を好適に用いることができる。半導体層１０８がＩｎ−Ｇａ−Ｚｎ酸化物の場合、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＧａの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８等が挙げられる。
　スパッタリングターゲットは、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、形成される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成（原子数比）がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の場合、形成される半導体層１０８の組成（原子数比）は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍となる場合がある。
　なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
　半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　半導体層１０８は、非単結晶構造であることが好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
　半導体層１０８Ａは、半導体層１０８の記載を参照できるため、詳細な説明は省略する。
　以下では、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
　ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
　ＣＡＡＣ−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入または欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
　金属酸化物の結晶構造の一例について説明する。なお、ここでは、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１＜原子数比＞）を用いて、スパッタリング法にて形成された金属酸化物を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温として、スパッタリング法により形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温とは、基板を加熱しない場合の温度を含む。
　以上が構成要素についての説明である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明する。
＜構成例＞
　図２０Ａに、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼りあわされた第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
　第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
　ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装することができる。
　画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタに、本発明の一態様の半導体装置であるトランジスタを適用することができる。
　画素部７０２に設けられる表示素子として、液晶素子、発光素子などが挙げられる。液晶素子は、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子として、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
　図２０Ｂに示す表示装置７００Ａは、第１の基板７０１に換えて、可撓性を有する樹脂層７４３が適用され、フレキシブルディスプレイとして用いることのできる表示装置の例である。
　表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。また、図２０Ｂ中の領域Ｐ１に示すように、画素部７０２、及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ回路部７０６は、画素部７０２を挟んで両側に設けられる。またゲートドライバ回路部７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
　樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図２０Ｂ中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバ回路としての機能を有する。このとき、表示装置７００Ｂにおけるソースドライバ回路部７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
　図２０Ｃに示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
　表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
　複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が第１の基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　一方、ゲートドライバ回路部７２２は、第１の基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
　このような構成とすることで、大型で且つ高解像度の表示装置を実現できる。例えば、画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置を実現することができる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
＜断面構成例＞
　以下では、表示素子として液晶素子及びＥＬ素子を用いる構成について、図２１乃至図２５を用いて説明する。なお、図２１乃至図２４は、それぞれ図２０Ａに示す一点鎖線Ｑ−Ｒにおける断面図である。図２５は、図２０Ｂに示す一点鎖線Ｓ−Ｔにおける断面図である。図２１乃至図２３は、表示素子として液晶素子を用いた構成であり、図２４及び図２５は、ＥＬ素子を用いた構成である。
〔表示装置の共通部分に関する説明〕
　図２１乃至図２５に示す表示装置は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。図２２では、容量素子７９０が無い場合を示している。
　トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用できる。例えば、ソースドライバ回路部７０４は、オン電流が高いトランジスタ１００乃至トランジスタ１００Ｅのいずれか一または複数を有する構成とすることができる。例えば、画素部７０２は、飽和特性が良いトランジスタ１０１乃至トランジスタ１０１Ｂのいずれか一または複数を有する構成とすることができる。なお、ソースドライバ回路部７０４が、トランジスタ１００乃至トランジスタ１００Ｅのいずれか一または複数と、トランジスタ１０１乃至トランジスタ１０１Ｂのいずれか一または複数と、を有する構成としてもよい。画素部７０２が、トランジスタ１００乃至トランジスタ１００Ｅのいずれか一または複数と、トランジスタ１０１乃至トランジスタ１０１Ｂのいずれか一または複数と、を有する構成としてもよい。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、電気信号の書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
　本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、シリコンウェハ等により形成された駆動回路を適用しない構成も可能であり、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
　図２１、図２４、及び図２５に示す容量素子７９０は、トランジスタ７５０が有するゲート電極と同一の膜を加工して形成される下部電極と、ソース電極またはドレイン電極と同一の導電膜を加工して形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
　トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
　画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。例えば、いずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用した構成としてもよい。なお、上記ゲートドライバ回路部７０６についてもソースドライバ回路部７０４と同様である。
　信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いることにより、配線抵抗に起因する信号遅延等が少なくなり、大画面での表示が可能となるため好ましい。
　ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して電気的に接続される。ここでは、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
　第１の基板７０１及び第２の基板７０５は、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。第１の基板７０１に可撓性を有する基板を用いる場合には、第１の基板７０１とトランジスタ７５０等との間に、水及び水素に対するバリア性を有する絶縁層を設けることが好ましい。
　第２の基板７０５側には、遮光層７３８と、着色層７３６と、これらに接する絶縁層７３４と、が設けられる。
〔液晶素子を用いる表示装置の構成例〕
　図２１に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電層７７２、導電層７７４、及びこれらの間に液晶層７７６を有する。導電層７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。また、導電層７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電層７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
　導電層７７２には、可視光に対して透光性の材料、または反射性の材料を用いることができる。透光性の材料は、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。反射性の材料は、例えば、アルミニウム、銀等を含む材料を用いるとよい。
　導電層７７２に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７７２に透光性の材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
　第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていてもよい。
　図２２に示す表示装置７００は、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を示す。導電層７７２上に絶縁層７７３を介して、共通電極として機能する導電層７７４が設けられる。導電層７７２と導電層７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
　図２２において、導電層７７４、絶縁層７７３、導電層７７２の積層構造により保持容量を構成することができる。そのため、別途容量素子を設ける必要がなく、開口率を高めることができる。
　図２１及び図２２には図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
　液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
　液晶素子のモードは、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモードなどを用いることができる。
　液晶層７７６に高分子分散型液晶、または高分子ネットワーク型液晶などを用いた、散乱型の液晶を用いることもできる。このとき、着色層７３６を設けずに白黒表示を行う構成としてもよいし、着色層７３６を用いてカラー表示を行う構成としてもよい。
　液晶素子の駆動方法として、継時加法混色法に基づいてカラー表示を行う、時間分割表示方式（フィールドシーケンシャル駆動方式ともいう）を適用してもよい。その場合、着色層７３６を設けない構成とすることができる。時間分割表示方式を用いた場合、例えばＲ（赤色）、Ｇ（緑色）、Ｂ（青色）のそれぞれの色を呈する副画素を設ける必要がないため、画素の開口率を向上させること、または精細度を高められるなどの利点がある。
　図２２に示す表示装置７００と異なる、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を図２３に示す。
　図２３に示す表示装置７００は、第１の基板７０１と第２の基板７０５との間に、トランジスタ７５０、トランジスタ７５２、液晶素子７７５等を有する。第１の基板７０１と第２の基板７０５とは、封止層７３２によって貼り合されている。
　液晶素子７７５は、導電層７１４、液晶層７７６、及び導電層７１３を有する。導電層７１３は第１の基板７０１上に設けられる。導電層７１３上に一以上の絶縁層が設けられ、当該絶縁層上に、導電層７１４が設けられる。また、液晶層７７６は、導電層７１４と第２の基板７０５の間に位置する。導電層７１３は、配線７２８と電気的に接続され、共通電極として機能する。導電層７１４は、トランジスタ７５０と電気的に接続され、画素電極として機能する。配線７２８には、共通電位が与えられる。
　導電層７１４は、櫛歯状、またはスリットを有する上面形状を有する。液晶素子７７５は、導電層７１４と導電層７１３との間に生じる電界によって、液晶層７７６の配向状態が制御される。
　導電層７１４、導電層７１３、及びこれらに挟持された一以上の絶縁層の積層構造により、保持容量として機能する容量素子７９０が形成されている。そのため、別途容量素子を設ける必要がなく、開口率を高めることができる。
　導電層７１４及び導電層７１３には、それぞれ可視光に対して透光性の材料、または反射性の材料を用いることができる。透光性の材料は、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。反射性の材料は、例えば、アルミニウム、銀等を含む材料を用いるとよい。
　導電層７１４または導電層７１３のいずれか一方、または両方に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７１４または導電層７１３の両方に透光性の材料を用いると、表示装置７００は透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように、一対の偏光板を設ける。
　図２３では、透過型の液晶表示装置の例を示している。第１の基板７０１よりも外側に、偏光板７５５と、光源７５７が設けられ、第２の基板７０５よりも外側に、偏光板７５６が設けられている。光源７５７は、バックライトとして機能する。
　第２の基板７０５の、第１の基板７０１側の面には、遮光層７３８及び着色層７３６が設けられている。また遮光層７３８及び着色層７３６を覆って、平坦化層として機能する絶縁層７３４が設けられている。絶縁層７３４の第１の基板７０１側の面には、スペーサ７２７が設けられている。
　液晶層７７６は、導電層７１４を覆う配向膜７２５と、絶縁層７３４を覆う配向膜７２６との間に位置している。なお、配向膜７２５及び配向膜７２６は、不要であれば設けなくてもよい。
　図２３には図示しないが、第２の基板７０５よりも外側に、位相差フィルム、反射防止フィルムなどの光学部材（光学フィルム）、保護フィルム、防汚フィルム等を適宜設けることができる。反射防止フィルムは、ＡＧ（Ａｎｔｉ　Ｇｌａｒｅ）フィルム、ＡＲ（Ａｎｔｉ　Ｒｅｆｌｅｃｔｉｏｎ）フィルムなどがある。
　図２３に示す表示装置７００は、画素電極として機能する導電層７１４、及び共通電極として機能する導電層７１３の被形成面側に、平坦化層として機能する有機絶縁膜を設けない構成を有する。また、表示装置７００が有するトランジスタ７５０等として、作製工程を比較的短くできる、ボトムゲート型のトランジスタが適用されている。このような構成とすることで、製造コストを低減でき、且つ、製造歩留りを高めることができ、信頼性の高い表示装置を安価で提供することが可能となる。
〔発光素子を用いる表示装置の構成例〕
　図２４に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電層７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることのできる材料として、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料として、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。
　図２４に示す表示装置７００には、平坦化絶縁膜７７０上に導電層７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は透光性の導電膜７８８を有し、トップエミッション型の発光素子である。なお、発光素子７８２は、導電層７７２側に光を射出するボトムエミッション構造、または導電層７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
　着色層７３６は発光素子７８２と重なる位置に設けられ、遮光層７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、着色層７３６及び遮光層７３８は、絶縁層７３４で覆われている。また、発光素子７８２と絶縁層７３４の間は封止層７３２で充填されている。なお、ＥＬ層７８６を画素毎に島状または画素列毎に縞状に形成する、すなわち塗り分けにより形成する場合においては、着色層７３６を設けない構成としてもよい。
　図２５には、フレキシブルディスプレイに好適に適用できる表示装置の構成を示している。図２５は、図２０Ｂに示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。
　図２５に示す表示装置７００Ａは、図２４で示した第１の基板７０１に換えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０等は、樹脂層７４３上に設けられた絶縁層７４４上に設けられている。
　支持基板７４５は、有機樹脂またはガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミドまたはアクリルなどの有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼りあわされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
　図２５に示す表示装置７００は、図２４で示した第２の基板７０５に換えて保護層７４０を有する。保護層７４０は、封止層７３２と貼りあわされている。保護層７４０は、ガラス基板または樹脂フィルムなどを用いることができる。また、保護層７４０として、偏光板、散乱板などの光学部材、タッチセンサパネルなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
　発光素子７８２が有するＥＬ層７８６は、絶縁膜７３０及び導電層７７２上に島状に設けられている。ＥＬ層７８６を、副画素毎に発光色が異なるように作り分けることで、着色層７３６を用いずにカラー表示を実現することができる。また、発光素子７８２を覆って、保護層７４１が設けられている。保護層７４１は発光素子７８２に水などの不純物が拡散することを防ぐ機能を有する。保護層７４１は、無機絶縁膜を用いることが好ましい。また、無機絶縁膜と有機絶縁膜をそれぞれ一以上含む積層構造とすることがより好ましい。
　図２５では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２では、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、接続電極７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜を設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。
〔表示装置に入力装置を設ける構成例〕
　図２１乃至図２５に示す表示装置に入力装置を設けてもよい。当該入力装置として、例えば、タッチセンサ等が挙げられる。
　例えばセンサの方式は、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
　なお、タッチパネルの構成は、入力装置を一対の基板の間に形成する、所謂インセル型のタッチパネル、入力装置を表示装置上に形成する、所謂オンセル型のタッチパネル、または表示装置に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２６Ａ乃至図２６Ｃを用いて説明を行う。
　図２６Ａに示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２及び駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
　駆動回路部５０４は、走査線ＧＬ＿１乃至走査線ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至データ線ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図２６Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ＿１乃至走査線ＧＬ＿Ｘ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ＿１乃至データ線ＤＬ＿Ｙ等の各種配線に接続される。
　ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）をＣＯＧまたはＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
　図２６Ａに示す複数の画素回路５０１は、例えば、図２６Ｂ及び図２６Ｃに示す構成とすることができる。
　図２６Ｂに示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　図２６Ｃに示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電位供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
＜回路構成＞
　図２７Ａに、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子は様々な素子を用いることができるが、代表的には有機ＥＬ素子またはＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用することができる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをノードＮ１、トランジスタＭ２と回路４０１とを接続するノードをノードＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
＜駆動方法例＞
　続いて、図２７Ｂを用いて、画素回路４００の動作方法の一例を説明する。図２７Ｂは、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗、トランジスタ並びに配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
　図２７Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して配線Ｓ２から第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティングとしてもよい。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図２７Ｂでは電位ｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、第２データ電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
　画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
＜適用例＞
〔液晶素子を用いた例〕
　図２７Ｃに示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極がノードＮ２及び容量Ｃ２の一方の電極と、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度または液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
　図２７Ｄに示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３または発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
　なお、図２７Ｃ及び図２７Ｄで例示した回路に限られず、別途トランジスタまたは容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、本発明の一態様を用いて作製することができる表示モジュールについて説明する。
　図２８Ａに示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
　例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現することができる。
　上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状または寸法を適宜変更することができる。
　表示装置６００６はタッチパネルとしての機能を有していてもよい。
　フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
　プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。
　図２８Ｂは、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
　表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
　表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０及びバッテリー６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
　発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば、指またはスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
　発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
　発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
　光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
　図２９Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用することができる。
　図２９Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリー６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイパネルを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリー６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
　電子機器として、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様が適用された電子機器は、家屋またはビルの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
　図３０Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　図３０Ａに示すテレビジョン装置７１００は、筐体７１０１が備える操作スイッチ、または別体のリモコン操作機７１１１により操作することができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
　なお、テレビジョン装置７１００は、テレビ放送の受信機、またはネットワーク接続のための通信装置を有していてもよい。
　図３０Ｂに、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
　図３０Ｃ及び図３０Ｄに、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
　図３０Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　図３０Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
　表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
　表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすることが好ましい。これにより、広告用途だけでなく、路線情報、交通情報、または商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
　図３０Ｃ及び図３０Ｄに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させること、または情報端末機７３１１を操作することで表示部７５００の表示を切り替えることができる。
　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図３０Ａ乃至図３０Ｄにおける表示部７５００に、本発明の一態様の表示装置を適用することができる。
　本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、図５Ａに示すトランジスタ１００Ｄの形状に相当する試料を作製し、断面形状を評価した。
＜試料の作製＞
　まず、ガラス基板２０２上に、ＰＥＣＶＤ装置を用いて、厚さ１０００ｎｍの酸化窒化シリコン膜を成膜した。続いて、酸化窒化シリコン膜を選択的にエッチングし、島状の酸化窒化シリコン層２１０を形成した。
　次に、ガラス基板２０２上及び酸化窒化シリコン層２１０上に、ＰＥＣＶＤ装置を用いて、下地膜を成膜した。下地膜として、厚さ５０ｎｍの窒化シリコン膜２６０と、厚さ１００ｎｍの酸化窒化シリコン膜２７０をこの順に形成した。
　次に、酸化窒化シリコン膜上に、厚さ４０ｎｍの金属酸化物膜を成膜した。金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：１：４．１、原子数比）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を１３０℃とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、成膜ガスの総流量に対する酸素ガスの流量の割合（酸素流量比）を５０％とした。続いて、金属酸化物膜を島状に加工し、金属酸化物層２０８を形成した。
　次に、窒素雰囲気下、３８０℃で３０分の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３８０℃で３０分の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　次に、酸化窒化シリコン膜２７０上及び金属酸化物層２０８上に、厚さ１００ｎｍのタングステン膜を成膜した。タングステン膜は、スパッタリング法により成膜した。
　次に、タングステン膜上にレジストを形成した。
　次に、フォトマスクを用いてレジストを露光した。このとき、フォトマスクの遮光部により、第１の窒化シリコン上に第１の未露光領域を形成した。また、酸化窒化シリコン層２１０と、酸化窒化シリコン層２１０に隣接する島状の酸化窒化シリコン膜との間に、第２の未露光領域を形成した。なお、露光には、露光限界が１．５μｍの露光装置を用いた。
　次に、レジストを現像し、第１の未露光領域に第１のフォトマスクを形成し、第２の未露光領域に第２のフォトマスクを形成した。
　次に、第１のフォトマスク及び第２のフォトマスクをマスクに、タングステン膜をエッチングし、導電層２１２ａと、導電層２１２ｂを形成した。導電層２１２ａ、及び導電層２１２ｂの形成にはドライエッチング法を用いた。
　次に、ゲート絶縁層２０６として、厚さ１０ｎｍの第１の酸化窒化シリコン層と、厚さ１５０ｎｍの窒化シリコン層とをこの順に成膜した。ゲート絶縁層２０６は、ＰＥＣＶＤ装置を用いて成膜した。
　次に、ゲート電極２０４となる厚さ１００ｎｍの金属酸化物膜をスパッタリング法により成膜した。金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、原子数比）を用いたスパッタリング法により成膜した。成膜時の基板温度を室温、酸素流量比を０％とした。続いて、金属酸化物膜を島状に加工し、ゲート電極２０４を形成した。
　次に、平坦化膜２８０として、厚さ約１．５μｍのアクリル樹脂膜を形成した。アクリル樹脂膜は、アクリル系の感光性樹脂を用いた。続いて、窒素雰囲気下、２５０℃で１時間の焼成を行った。
　以上の工程により、試料を得た。
＜断面観察＞
　次に、試料を集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）により薄片化し、断面を走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）で観察した。
　断面のＳＴＥＭ像を図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３３Ａ、及び図３３Ｂに示す。図３１Ａは、倍率１５，０００倍の透過電子（ＴＥ：Ｔｒａｎｓｍｉｔｔｅｄ　Ｅｌｅｃｔｒｏｎ）像である。図３１Ａは、図３１Ｂと同じ位置のＺコントラスト（ＺＣ：Ｚ　Ｃｏｎｔｒａｓｔ）像である。Ｚコントラスト像では、原子番号が大きい物質ほど明るく観察される。
　図３２Ａは、倍率５０，０００倍の透過電子（ＴＥ）像である。図３２Ｂは、図３２Ａに示した像に、導電層２１２ａと導電層２１２ｂの間隔ＳＰ１００と、チャネル長Ｌ１００を示す矢印を付している。図３２Ａは、図３１Ａと同じ位置のＺコントラスト（ＺＣ）像である。図３２Ｂは、図３２Ａに示した像に、間隔ＳＰ１００と、チャネル長Ｌ１００を示す矢印を付している。
　図３１Ａ乃至図３３Ｂに示すように、試料は良好な形状であることを確認できた。また、間隔ＳＰ１００は約０．７７μｍ、チャネル長Ｌ１００は約１．２μｍ、酸化窒化シリコン層２１０のテーパー角θは約７７度であった。
　本実施例に示すように、本発明の一態様により、露光装置の露光限界よりもチャネル長Ｌ１００が小さいトランジスタを作製できることを確認できた。
ＤＬ＿１：データ線、ＤＬ＿ｎ：データ線、ＤＬ＿Ｙ：データ線、ＧＬ＿１：走査線、ＧＬ＿ｍ：走査線、ＧＬ＿Ｘ：走査線、Ｌ１００：チャネル長、Ｌ１０１：チャネル長、ＬＣ：液晶素子、ＳＰ１００：間隔、ＳＰ１０１：間隔、ＶＬ＿ａ：電位供給線、ＶＬ＿ｂ：電位供給線、ＶＬ：電位供給線、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０：半導体装置、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１００Ｃ：トランジスタ、１００Ｄ：トランジスタ、１００Ｅ：トランジスタ、１００Ｆ：トランジスタ、１００Ｇ：トランジスタ、１００：トランジスタ、１０１Ａ：トランジスタ、１０１Ｂ：トランジスタ、１０１：トランジスタ、１０２：基板、１０４Ａ：導電層、１０４：導電層、１０６ａ：絶縁層、１０６ｂ：絶縁層、１０６：絶縁層、１０８Ａ：半導体層、１０８ａ：半導体層、１０８Ａａ：半導体層、１０８Ａｂ：半導体層、１０８ａｆ：金属酸化物膜、１０８ｂ：半導体層、１０８ｂｆ：金属酸化物膜、１０８ｃ：半導体層、１０８ｆ：金属酸化物膜、１０８：半導体層、１１０Ａ：絶縁層、１１０：絶縁層、１１１：溝、１１２ａ：導電層、１１２Ａａ：導電層、１１２Ａｂ：導電層、１１２ｂ：導電層、１１３ａ：導電層、１１３Ａａ：導電層、１１３Ａｂ：導電層、１１３Ａｃ：導電層、１１３ａｆ：導電膜、１１３ｂ：導電層、１１３ｂｆ：導電膜、１１３ｃ：導電層、１１３ｃｆ：導電膜、１１４：絶縁層、１１６：絶縁層、１１８：絶縁層、１２０ａ：導電層、１２０ｂ：導電層、１２０：導電層、１３０：プラズマ、１３８ａ：遮光部、１３８ｂ：遮光部、１３８ｃ：遮光部、１３９：光、１４０ａ：レジストマスク、１４０Ａａ：レジストマスク、１４０Ａｂ：レジストマスク、１４０ｂ：レジストマスク、１４１：レジスト、１５０：金属酸化物層、１９１：ターゲット、１９２：プラズマ、１９３：ターゲット、１９４：プラズマ、２０２：ガラス基板、２０４：ゲート電極、２０６：ゲート絶縁層、２０８：金属酸化物層、２１０：酸化窒化シリコン層、２１２ａ：導電層、２１２ｂ：導電層、２６０：窒化シリコン膜、２７０：酸化窒化シリコン膜、２８０：平坦化膜、４００ＥＬ：画素回路、４００ＬＣ：画素回路、４００：画素回路、４０１ＥＬ：回路、４０１ＬＣ：回路、４０１：回路、５０１：画素回路、５０２：画素部、５０４ａ：ゲートドライバ、５０４ｂ：ソースドライバ、５０４：駆動回路部、５０６：保護回路、５０７：端子部、５５０：トランジスタ、５５２：トランジスタ、５５４：トランジスタ、５６０：容量素子、５６２：容量素子、５７０：液晶素子、５７２：発光素子、７００Ａ：表示装置、７００Ｂ：表示装置、７００：表示装置、７０１：第１の基板、７０２：画素部、７０４：ソースドライバ回路部、７０５：第２の基板、７０６：ゲートドライバ回路部、７０８：ＦＰＣ端子部、７１０：信号線、７１１：引き回し配線部、７１２：シール材、７１３：導電層、７１４：導電層、７１６：ＦＰＣ、７１７：ＩＣ、７２１：ソースドライバＩＣ、７２２：ゲートドライバ回路部、７２３：ＦＰＣ、７２４：プリント基板、７２５：配向膜、７２６：配向膜、７２７：スペーサ、７２８：配線、７３０：絶縁膜、７３２：封止層、７３４：絶縁層、７３６：着色層、７３８：遮光層、７４０：保護層、７４１：保護層、７４２：接着層、７４３：樹脂層、７４４：絶縁層、７４５：支持基板、７４６：樹脂層、７５０：トランジスタ、７５２：トランジスタ、７５５：偏光板、７５６：偏光板、７５７：光源、７６０：接続電極、７７０：平坦化絶縁膜、７７２：導電層、７７３：絶縁層、７７４：導電層、７７５：液晶素子、７７６：液晶層、７７８：構造体、７８０：異方性導電膜、７８２：発光素子、７８６：ＥＬ層、７８８：導電膜、７９０：容量素子、６０００：表示モジュール、６００１：上部カバー、６００２：下部カバー、６００５：ＦＰＣ、６００６：表示装置、６００９：フレーム、６０１０：プリント基板、６０１１：バッテリー、６０１５：発光部、６０１６：受光部、６０１７ａ：導光部、６０１７ｂ：導光部、６０１８：光、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリー、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７５００：表示部

Claims (9)

  1. 　基板と、前記基板上の島状の絶縁層と、前記基板及び前記絶縁層上のトランジスタと、を有し、
    　前記トランジスタは、ゲート電極と、ゲート絶縁層と、半導体層と、一対の導電層と、を有し、
    　前記一対の導電層の一方は、前記絶縁層と重なる領域を有し、
    　前記一対の導電層の他方は、前記絶縁層と重ならない領域を有し、
    　前記一対の導電層の他方の端面の高さは、前記一対の導電層の一方の端面の高さより低く、
    　前記一対の導電層はそれぞれ、前記半導体層と接し、
    　前記半導体層は、前記ゲート絶縁層を介して前記ゲート電極と重なる領域を有する、半導体装置。
  2. 　請求項１において、
    　前記導電層は、前記絶縁層の上面及び側面と接し、
    　前記一対の導電層はそれぞれ、前記半導体層の上面と接する、半導体装置。
  3. 　請求項１において、
    　前記導電層は、前記絶縁層の上面及び側面と接し、
    　前記一対の導電層はそれぞれ、前記半導体層の下面と接する、半導体装置。
  4. 　請求項１において、
    　前記半導体層は、前記絶縁層の上面及び側面と接し、
    　前記一対の導電層はそれぞれ、前記半導体層の上面と接する、半導体装置。
  5. 　請求項１において、
    　前記一対の導電層の一方は、前記絶縁層の上面と接し、
    　前記一対の導電層の他方は、前記絶縁層の側面と接し、
    　前記一対の導電層はそれぞれ、前記半導体層の下面と接する、半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記絶縁層のテーパー角は、４５度以上９０度未満である、半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記半導体層は、前記ゲート絶縁層側から順に第１の層と、第２の層と、を有し、
    　前記第２の層は、前記第１の層より結晶性が高い領域を有する、半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記半導体層は、前記ゲート絶縁層側から順に第１の層と、第２の層と、第３の層と、を有し、
    　前記第１の層は、前記第２の層より結晶性が高い領域を有し、
    　前記第３の層は、前記第２の層より結晶性が高い領域を有する、半導体装置。
  9. 　基板上に、島状の第１の絶縁層と、島状の第２の絶縁層と、を形成する工程と、
    　前記第１の絶縁層の上面及び側面と接するゲート電極を形成する工程と、
    　前記ゲート電極上に、ゲート絶縁層を形成する工程と、
    　前記ゲート絶縁層上に、前記ゲート電極と重なる領域を有する半導体層を形成する工程と、
    　前記半導体層上に、導電膜を形成する工程と、
    　前記導電膜上に、レジストを形成する工程と、
    　前記レジストを、遮光部を有するフォトマスクを用いて露光し、前記遮光部で遮光される前記第１の絶縁層上の第１の未露光領域と、前記第１の絶縁層と前記第２の絶縁層の間の第２の未露光領域と、を形成する工程と、
    　前記レジストを現像し、前記第１の未露光領域及び前記第２の未露光領域にそれぞれ、第１のレジストマスクと、第２のレジストマスクと、を形成する工程と、
    　前記第１のレジストマスク及び前記第２のレジストマスクをマスクに、前記導電膜を加工し、一対の導電層を形成する工程と、を有し、
    　前記一対の導電層は、前記半導体層上で離間して設けられる、半導体装置の作製方法。
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