WO2021028750A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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insulating layer
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film
transistor
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後藤尚人
池澤直樹
中田昌孝
佐藤亜美
三澤千恵子
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株式会社半導体エネルギー研究所
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    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • One aspect of the present invention relates to a display device.
  • One aspect of the present invention relates to a method for manufacturing a semiconductor device or a display device.
  • one aspect of the present invention is not limited to the above technical fields.
  • a method for producing them can be given as an example.
  • a semiconductor device refers to a device in general that can function by utilizing semiconductor characteristics.
  • Oxide semiconductors using metal oxides are attracting attention as semiconductor materials applicable to transistors.
  • a plurality of oxide semiconductor layers are laminated, and among the plurality of oxide semiconductor layers, the oxide semiconductor layer serving as a channel contains indium and gallium, and the ratio of indium is the ratio of gallium.
  • the electric field effect mobility (sometimes referred to simply as mobility or ⁇ FE) is increased by making it larger than the above.
  • the metal oxide that can be used for the semiconductor layer can be formed by using a sputtering method or the like, it can be used for the semiconductor layer of a transistor that constitutes a large display device.
  • the transistor using the metal oxide has a higher field effect mobility than the case using amorphous silicon, it is possible to realize a high-performance display device provided with a drive circuit.
  • the screen size tends to increase, and development is being carried out with a screen size of 60 inches or more diagonally and 120 inches or more diagonally in view.
  • the screen resolution is also full high-definition (also referred to as 1920 ⁇ 1080 pixels or “2K”), ultra high-definition (also referred to as 3840 ⁇ 2160 pixels or “4K”), super high-definition (also referred to as “4K”).
  • the number of pixels is 7680 ⁇ 4320, or it is also called “8K”), and there is a tendency for higher definition.
  • Patent Document 2 discloses a technique for forming a low-resistance wiring layer using copper (Cu) in a liquid crystal display device using an amorphous silicon transistor in order to suppress an increase in wiring resistance.
  • One aspect of the present invention is to provide a semiconductor device having good electrical characteristics. Alternatively, one aspect of the present invention is to provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a novel semiconductor device. Alternatively, one aspect of the present invention is to provide a method for manufacturing a semiconductor device having good electrical characteristics. Alternatively, one aspect of the present invention is to provide a method for manufacturing a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a method for manufacturing a novel semiconductor device.
  • One aspect of the present invention is a semiconductor device having a semiconductor layer, a first insulating layer on the semiconductor layer, and a conductive layer on the first insulating layer.
  • the semiconductor layer has a first region, a pair of second regions, a pair of third regions, and a pair of fourth regions.
  • the second region sandwiches the first region
  • the third region sandwiches the first region and the second region
  • the fourth region is the first region, the second region and the third region. Sandwich the area.
  • the first region has a region overlapping the first insulating layer and the conductive layer
  • each of the second region and the third region has a region overlapping the first insulating layer and overlaps with the conductive layer.
  • the fourth region does not overlap with either the first insulating layer or the conductive layer.
  • the film thickness of the first insulating layer in the region overlapping the second region is approximately equal to the film thickness of the first insulating layer in the region overlapping the first region.
  • the film thickness of the first insulating layer in the region overlapping the third region is thinner than the film thickness of the first insulating layer in the region overlapping the second region.
  • the semiconductor device further has a second insulating layer, and the second insulating layer is in contact with the upper surface and the side surface of the first insulating layer and the upper surface of the fourth region.
  • the first insulating layer has an oxide or an oxide nitride and the second insulating layer has an oxide or an oxide nitride.
  • the first insulating layer has an oxide or an oxide nitride
  • the second insulating layer has a nitride or a nitride oxide
  • each of the third region and the fourth region has a first element.
  • the concentration of the first element in the third region is higher than the concentration of the first element in the second region, and the concentration of the first element in the fourth region is that of the first element in the third region. It is preferably higher than the concentration.
  • the first element is preferably any one or more of hydrogen, boron, nitrogen and phosphorus.
  • the resistance in the second region is lower than the resistance in the first region
  • the resistance in the third region is lower than the resistance in the second region
  • the resistance in the fourth region is the third. It is preferably lower than the resistance in the region of.
  • the resistance in the third region is preferably 2 times or more and 1 ⁇ 10 3 times or less the resistance in the second region.
  • the film thickness of the first insulating layer in the portion overlapping the third region is 0.2 times or more and 0.9 times the film thickness of the first insulating layer in the portion overlapping the second region. The following is preferable.
  • the width of the second region and the width of the third region are preferably 50 nm or more and 1 ⁇ m or less, respectively.
  • the semiconductor layer preferably has indium, element M, and zinc, and the element M is one or more of aluminum, gallium, yttrium, and tin.
  • One aspect of the present invention includes a step of forming an island-shaped semiconductor layer, a step of forming an insulating film on the semiconductor layer, a step of forming a conductive film on the insulating film, and an edge on the conductive film.
  • the step of forming the first resist mask whose portion is located inside the end portion of the semiconductor layer and the step of etching the conductive film using the first resist mask, the end portion is from the end portion of the first resist mask.
  • the step of forming the second resist mask located outside the end of the conductive layer and the second resist mask are used to etch a part of the upper part of the first insulating layer to form the second insulating layer.
  • a step of forming, a step of removing the second resist mask, a step of forming a third insulating layer on the conductive layer, the second insulating layer, and the semiconductor layer, and a second insulating layer and a third This is a method for manufacturing a semiconductor device, which comprises a step of supplying a first element to a semiconductor layer via an insulating layer of the above.
  • the first element is one or more of hydrogen, boron, nitrogen, and phosphorus.
  • the step of supplying the first element is continuously performed after the step of forming the third insulating layer without being exposed to the atmosphere.
  • a wet etching method is used for the step of forming the conductive layer, and a dry etching method is used for each of the steps of forming the first insulating layer and the second insulating layer. Is preferable.
  • a semiconductor device having good electrical characteristics it is possible to provide a semiconductor device having good electrical characteristics.
  • a highly reliable semiconductor device can be provided.
  • a new semiconductor device can be provided.
  • a method for manufacturing a highly reliable semiconductor device can be provided.
  • a method for manufacturing a novel semiconductor device can be provided.
  • FIG. 1A, 1B, and 1C are diagrams showing a configuration example of a semiconductor device.
  • 2A, 2B, and 2C are diagrams showing a configuration example of a semiconductor device.
  • 3A and 3B are diagrams showing a configuration example of a semiconductor device.
  • 4A and 4B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 5A is a top view of the semiconductor device.
  • 5B and 5C are cross-sectional views of the semiconductor device.
  • 6A and 6B are cross-sectional views of the semiconductor device.
  • FIG. 7A is a top view of the semiconductor device.
  • 7B and 7C are cross-sectional views of the semiconductor device.
  • 8A, 8B, and 8C are cross-sectional views of the semiconductor device.
  • 9A is a top view of the semiconductor device.
  • 9B and 9C are cross-sectional views of the semiconductor device.
  • 10A and 10B are cross-sectional views of the semiconductor device.
  • 11A, 11B, and 11C are cross-sectional views of the semiconductor device.
  • FIG. 12 is a cross-sectional view of the semiconductor device.
  • FIG. 13A is a top view of the semiconductor device.
  • 13B and 13C are cross-sectional views of the semiconductor device.
  • FIG. 14 is a cross-sectional view of the semiconductor device.
  • 15A, 15B, 15C, and 15D are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 16A, 16B, and 16C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 17A, 17B, and 17C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 18A, 18B, and 18C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 19A, 19B, 19C, and 19D are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 20A, 20B, and 20C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 21 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 22A, 22B, and 22C are top views of the display device.
  • FIG. 23 is a cross-sectional view of the display device.
  • FIG. 24 is a cross-sectional view of the display device.
  • FIG. 25 is a cross-sectional view of the display device.
  • FIG. 26 is a cross-sectional view of the display device.
  • FIG. 27A is a block diagram of the display device.
  • 27B and 27C are circuit diagrams of the display device.
  • 28A, 28C, and 28D are circuit diagrams of the display device.
  • FIG. 28B is a timing chart of the display device.
  • FIG. 29A is a diagram showing a configuration example of the display module.
  • FIG. 29B is a schematic cross-sectional view of the display module.
  • FIG. 30A is a diagram showing a configuration example of an electronic device.
  • FIG. 30B is a schematic cross-sectional view of the electronic device.
  • 31A, 31B, 31C, 31D, and 31E are diagrams showing configuration examples of electronic devices.
  • 32A, 32B, 32C, 32D, 32E, 32F, and 32G are diagrams showing configuration examples of electronic devices.
  • 33A, 33B, 33C, and 33D are diagrams showing configuration examples of electronic devices.
  • 34A and 34B are cross-sectional STEM images.
  • 35A and 35B are cross-sectional STEM images.
  • 36A and 36B are cross-sectional STEM images.
  • 37A and 37B are diagrams showing the resistance of the metal oxide film.
  • 38A and 38B are diagrams showing the resistance of the metal oxide film.
  • 39A and 39B are diagrams showing the resistance of the metal oxide film.
  • the source and drain functions of the transistors may be interchanged when transistors having different polarities are adopted or when the direction of the current changes in the circuit operation. Therefore, the terms source and drain can be interchanged.
  • the channel length direction of the transistor means one of the directions parallel to the straight line connecting the source region and the drain region at the shortest distance. That is, the channel length direction corresponds to one of the directions of the current flowing through the semiconductor layer when the transistor is on. Further, the channel width direction means a direction orthogonal to the channel length direction. Depending on the structure and shape of the transistor, the channel length direction and the channel width direction may not be fixed to one.
  • “electrically connected” includes the case of being connected via "something having some electrical action”.
  • the “thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer and “insulating layer” may be interchangeable with the terms “conductive film” and “insulating film”.
  • the top surface shapes are substantially the same.
  • the contours do not overlap, and the end of the upper layer may be located inside the end of the lower layer, or the end of the upper layer may be located outside the end of the lower layer.
  • the top surface shape is roughly the same.
  • the off current means a drain current when the transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • the off state is a state in which the voltage V gs between the gate and the source is lower than the threshold voltage V th in the n-channel transistor (higher than V th in the p-channel transistor) unless otherwise specified. To say.
  • the display panel which is one aspect of the display device, has a function of displaying (outputting) an image or the like on the display surface. Therefore, the display panel is one aspect of the output device.
  • an IC is mounted on a display panel board with a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package) attached, or on the board by a COG (Chip On Glass) method or the like. It may be referred to as a display panel module, a display module, or simply a display panel.
  • a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package) attached, or on the board by a COG (Chip On Glass) method or the like.
  • COG Chip On Glass
  • the touch panel which is one aspect of the display device, has a function of displaying an image or the like on a display surface, and a touched object such as a finger or a stylus touches, presses, or approaches the display surface. It has a function as a touch sensor for detecting. Therefore, the touch panel is one aspect of the input / output device.
  • the touch panel can also be called, for example, a display panel with a touch sensor (or a display device) or a display panel with a touch sensor function (or a display device).
  • the touch panel may also have a configuration including a display panel and a touch sensor panel. Alternatively, it may be configured to have a function as a touch sensor inside or on the surface of the display panel.
  • a touch panel board on which a connector or an IC is mounted may be referred to as a touch panel module, a display module, or simply a touch panel.
  • the transistor 10 has a semiconductor layer 108, an insulating layer 110, and a conductive layer 112.
  • the insulating layer 110 functions as a gate insulating layer.
  • the conductive layer 112 functions as a gate electrode.
  • the transistor 10 is a so-called top gate type transistor in which a gate electrode is provided on the semiconductor layer 108.
  • the semiconductor layer 108 has a region 108C, a pair of regions 108L1, a pair of regions 108L2, and a pair of regions 108N.
  • the region 108C has a region overlapping the conductive layer 112 and the insulating layer 110, and functions as a channel forming region.
  • the pair of regions 108L1 are provided so as to sandwich the region 108C.
  • the pair of regions 108L2 are provided so as to sandwich the region 108C and the pair of regions 108L1.
  • the region 108L1 and the region 108L2 have a region that does not overlap with the conductive layer 112 and overlaps with the insulating layer 110.
  • the pair of regions 108N are provided with the region 108C, the pair of regions 108L1 and the pair of regions 108L2 interposed therebetween.
  • the region 108N does not overlap with either the conductive layer 112 or the insulating layer 110.
  • the region 108N has a lower resistance than the region 108C and functions as a source region and a drain region. It is preferable that the regions 108L1 and 108L2 each have a lower resistance than the region 108C and a higher resistance than the region 108N, respectively.
  • the region 108L1 and the region 108L2 have a function as a buffer region for relaxing the drain electric field.
  • the region 108L1 and the region 108L2 function as a so-called LDD (Lightly Doped Drain) region.
  • the electric field in the drain region can be relaxed. , It is possible to reduce the fluctuation of the threshold voltage of the transistor due to the electric field in the drain region.
  • the value of the sheet resistance of the region 108N is preferably 1 ⁇ / ⁇ or more and less than 1 ⁇ 10 3 ⁇ / ⁇ , and further preferably 1 ⁇ / ⁇ or more and 8 ⁇ 10 2 ⁇ / ⁇ or less. preferable.
  • the value of the sheet resistance in the region 108C is preferably 1 ⁇ 10 7 ⁇ / ⁇ or more, more preferably 1 ⁇ 10 8 ⁇ / ⁇ or more, and further preferably 1 ⁇ 10 9 ⁇ / ⁇ or more.
  • the sheet resistance values of the region 108L1 and the region 108L2 are preferably, for example, 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 9 ⁇ / ⁇ or less, and further 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 8 ⁇ / ⁇ or less is preferable, 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 7 ⁇ / ⁇ or less are preferable, and 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 6 ⁇ / ⁇ or less are preferable, and further 1 It is preferably ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 5 ⁇ / ⁇ or less.
  • the sheet resistance can be calculated from the resistance value.
  • the electric resistance of the region 108C in the state where the channel is not formed is preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 12 times or less, and further 1 ⁇ 10 6 times or more and 1 ⁇ 10 11 times or less of the electric resistance of the region 108N. Is preferable, and more preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 10 times or less.
  • the electrical resistance of the region 108C in a state that is not a channel is formed, 1 ⁇ 10 9 times or less are preferred 1 ⁇ 10 0 times the electrical resistance of each region 108L1 and the region 108L2, more 1 ⁇ 10 1 ⁇ to 1 ⁇ preferably 10 8 times or less, more preferably 1 ⁇ 10 2 times or more 1 ⁇ 10 7 times or less.
  • Each resistance region 108L1 and region 108L2 preferably 1 ⁇ 10 0 times or more 1 ⁇ 10 9 times the electrical resistance of the region 108N, more preferably 1 ⁇ 10 1 times or more 1 ⁇ 10 8 times or less, further Is preferably 1 ⁇ 10 1 times or more and 1 ⁇ 10 7 times or less.
  • the carrier concentration in the semiconductor layer 108 is preferably the lowest in the region 108C and the highest in the region 108N.
  • the carrier concentration of the region 108C can be kept extremely low even when impurities such as hydrogen diffuse from the region 108N during the manufacturing process, for example. Can be done.
  • the lower the carrier concentration in the region 108C that functions as the channel forming region the more preferably, 1 ⁇ 10 18 cm -3 or less, more preferably 1 ⁇ 10 17 cm -3 or less, and 1 ⁇ 10 16 cm. It is more preferably -3 or less, further preferably 1 ⁇ 10 13 cm -3 or less, and even more preferably 1 ⁇ 10 12 cm -3 or less.
  • the lower limit of the carrier concentration in the region 108C is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration in the region 108N can be, for example, 5 ⁇ 10 18 cm -3 or more, preferably 1 ⁇ 10 19 cm -3 or more, and more preferably 5 ⁇ 10 19 cm -3 or more.
  • the upper limit of the carrier concentration in the region 108N is not particularly limited, but may be, for example, 5 ⁇ 10 21 cm -3 , 1 ⁇ 10 22 cm -3 , or the like.
  • the carrier concentrations in regions 108L1 and 108L2 can be values between regions 108C and 108N, respectively.
  • the value may be in the range of 1 ⁇ 10 14 cm -3 or more and less than 1 ⁇ 10 20 cm -3 .
  • the carrier concentrations in the regions 108L1 and 108L2 do not have to be uniform, and may have a gradient such that the carrier concentrations decrease from the region 108N side to the region 108C side. Further, the hydrogen concentration in the region 108L1 and the region 108L2 may have a gradient such that the hydrogen concentration decreases from the region 108N side to the region 108C side.
  • the region 108L2 has a lower resistance than the region 108L1. That is, it is preferable that the resistance of the semiconductor layer 108 gradually decreases from the region 108C side toward the region 108N side.
  • the value of the sheet resistance of the region 108L1 is, for example, preferably 1 ⁇ 10 4 ⁇ / ⁇ or more and 1 ⁇ 10 9 ⁇ / ⁇ or less, and further 1 ⁇ 10 4 ⁇ / ⁇ or more and 1 ⁇ 10 8 ⁇ / ⁇ or less are preferable, and 1 ⁇ 10 4 ⁇ / ⁇ or more and 1 ⁇ 10 7 ⁇ / ⁇ or less are preferable, and further, 1 ⁇ 10 4 ⁇ / ⁇ or more and 1 ⁇ 10 6 It is preferably ⁇ / ⁇ or less, and more preferably 1 ⁇ 10 4 ⁇ / ⁇ or more and 1 ⁇ 10 5 ⁇ / ⁇ or less.
  • the value of the sheet resistance in the region 108L2 is, for example, preferably 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 8 ⁇ / ⁇ or less, and further preferably 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 7 ⁇ / ⁇ or less.
  • the resistance of the region 108L1 with respect to the resistance of the region 108L2 is preferably 2 times or more and 1 ⁇ 10 3 times or less, further preferably 3 times or more and 1 ⁇ 10 2 times or less, and further preferably 4 times or more and 10 times or less.
  • Region 108L1, region 108L2, and region 108N are regions containing the first element, respectively.
  • the first element for example, one or more of hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, helium, neon, argon, krypton, and xenon can be used.
  • the first element one or more of hydrogen, boron, nitrogen and phosphorus can be preferably used.
  • the region 108L1, the region 108L2, and the region 108N may each have a plurality of first elements.
  • the concentration of the first element in the semiconductor layer 108 is preferably higher in the order of region 108C, region 108L1, region 108L2, and region 108N.
  • the concentration of the first element in the semiconductor layer 108 is determined by, for example, an analytical method such as secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy). Can be analyzed.
  • an analytical method such as secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • SIMS Secondary Ion Mass Spectrometry
  • XPS X-ray Photoelectron Spectroscopy
  • the first element may not be detected in the analysis, or it may be below the lower limit of detection. In particular, since the concentration of the first element is low in the region 108C, the first element may not be detected in the analysis or may be below the lower limit of detection. Similarly, in the region 108L1, the first element may not be detected in the analysis or may be below the detection lower limit.
  • the film thickness of the insulating layer 110 in the region overlapping the region 108L1 is substantially equal to the film thickness of the insulating layer 110 in the region overlapping the region 108C.
  • the film thickness of the insulating layer 110 in the region overlapping the region 108L2 is preferably thinner than the film thickness of the insulating layer 110 in the region overlapping the region 108L1. That is, the film thickness of the insulating layer 110 is preferably a shape having a step (hereinafter, also referred to as a stepped shape) in which the film thickness gradually decreases from the region 108C side toward the region 108N side.
  • the insulating layer 110 has a stepped shape, the amount of the first element added to the region 108C, the region 108L1, the region 108L2, and the region 108N can be controlled, and the resistance of the semiconductor layer 108 can be controlled by the region 108C, the region 108L1, and the region 108N. It can be lowered in the order of 108L2 and region 108N. Further, since the insulating layer 110 has a stepped shape, the covering property of the layer (for example, the insulating layer 118) formed on the insulating layer 110 is improved, and problems such as step breakage and voids occur in the layer. Can be suppressed.
  • the fact that the film thickness of A is substantially equal to the film thickness of B means that the ratio of the film thickness of B to the film thickness of A is 0.8 or more and 1.2 or less.
  • the end portion of the insulating layer 110 is located inside the end portion of the semiconductor layer 108.
  • the insulating layer 110 has a first side surface 110S1 and a second side surface 110S2.
  • the first side surface 110S1 and the second side surface 110S2 are located on the semiconductor layer 108, respectively.
  • the first side surface 110S1 is located outside the end portion of the conductive layer 112, and the second side surface 110S2 is located outside the first side surface 110S1.
  • the insulating layer 110 in contact with the semiconductor layer 108 preferably has an oxide or an oxide nitride. Further, it is more preferable that the insulating layer 110 has a region containing oxygen in excess of the stoichiometric composition. In other words, the insulating layer 110 has an insulating film capable of releasing oxygen. For example, forming the insulating layer 110 in an oxygen atmosphere, performing heat treatment in an oxygen atmosphere after forming the insulating layer 110, performing plasma treatment in an oxygen atmosphere after forming the insulating layer 110, and the like. Alternatively, oxygen can be supplied into the insulating layer 110 by forming an oxide film or an oxide nitride film on the insulating layer 110 in an oxygen atmosphere. In each treatment for supplying oxygen, an oxidizing gas (for example, nitrous oxide, ozone, etc.) may be used instead of or in addition to oxygen.
  • an oxidizing gas for example, nitrous oxide, ozone, etc.
  • the insulating layer 110 includes, for example, a sputtering method, a chemical vapor deposition (CVD) method, a vacuum vapor deposition method, a pulsed laser deposition (PLD) method, an atomic layer deposition (ALD) method, and an atomic layer deposition (ALD) method. Etc. can be formed. Further, the CVD method includes a plasma chemical vapor deposition (PECVD: Plasma Enhanced CVD) method, a thermal CVD method, and the like.
  • PECVD plasma chemical vapor deposition
  • the insulating layer 110 is preferably formed by the PECVD (plasma CVD) method.
  • the semiconductor layer 108 contains a metal oxide exhibiting semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor).
  • the semiconductor layer 108 preferably contains at least indium and oxygen.
  • the carrier mobility can be increased. For example, it is possible to realize a transistor capable of passing a larger current than when amorphous silicon is used.
  • the crystallinity of the semiconductor material used for the semiconductor layer 108 is not particularly limited, and is an amorphous semiconductor, a single crystal semiconductor, or a semiconductor having a crystallinity other than a single crystal (microcrystalline semiconductor, polycrystalline semiconductor, or partially crystallized). Any of the semiconductors having a region) may be used. It is preferable to use a single crystal semiconductor or a semiconductor having crystallinity because deterioration of transistor characteristics can be suppressed.
  • the semiconductor layer 108 preferably has a metal oxide.
  • the semiconductor layer 108 may have silicon. Examples of silicon include amorphous silicon and crystalline silicon (low temperature polysilicon, single crystal silicon, etc.).
  • the semiconductor layer 108 When a metal oxide is used as the semiconductor layer 108, for example, indium and the element M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium). , Molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and one or more of gallium) and zinc.
  • the element M is preferably one or more of aluminum, gallium, yttrium, and tin. Further, it is more preferable that the element M has either one or both of gallium and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) (hereinafter, also referred to as IGZO) can be preferably used.
  • the semiconductor layer 108 in addition to indium, gallium, and zinc, aluminum, silicon, boron, ittrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, and hafnium. , Tantalum, tungsten, or magnesium, and oxides containing one or more of them can also be used. In particular, it is preferable to use an oxide containing tin, aluminum, or silicon in addition to indium, gallium, and zinc as the semiconductor layer because a transistor having high field-effect mobility can be obtained.
  • the sputtering target used for forming the In-M-Zn oxide preferably has an atomic number ratio of In to the element M of 1 or more.
  • the atomic number ratio of the semiconductor layer to be formed includes a fluctuation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the semiconductor layer 108 preferably contains a metal oxide containing at least indium and oxygen. Further, the semiconductor layer 108 may contain zinc in addition to these. Further, the semiconductor layer 108 may contain gallium.
  • the composition of the semiconductor layer 108 greatly affects the electrical characteristics and reliability of the transistor 10. For example, by increasing the content of indium in the semiconductor layer 108, the carrier mobility is improved, and a transistor having a high field effect mobility can be realized.
  • GBT Gate Bias Stress Test
  • PBTS Positive Bias Temperature Stress
  • the PBTS test and the NBTS test conducted in a state of being irradiated with light such as white LED light are called PBTIS (Positive Bias Temperature Temperature) test and NBTIS (Negative Bias Temperature Temperature) test, respectively.
  • the composition of the semiconductor layer 108 preferably has a gallium content smaller than that of indium. As a result, a highly reliable transistor can be realized.
  • One factor of the fluctuation of the threshold voltage in the PBTS test is the defect level at or near the interface between the semiconductor layer and the gate insulating layer.
  • the higher the defect level density the more remarkable the deterioration in the PBTS test.
  • the gallium content in the portion of the semiconductor layer in contact with the gate insulating layer the formation of the defect level can be suppressed.
  • Gallium contained in the semiconductor layer 108 has a property of easily attracting oxygen as compared with other metal elements (for example, indium and zinc). Therefore, at the interface between the metal oxide film containing a large amount of gallium and the insulating layer 110 containing oxide, gallium combines with excess oxygen in the insulating layer 110 to generate carrier (here, electron) trap sites. It is inferred that it will be easier. Therefore, when a positive potential is applied to the gate, the carrier may be trapped at the interface between the semiconductor layer and the gate insulating layer, so that the threshold voltage may fluctuate.
  • carrier here, electron
  • a metal oxide film in which the atomic number ratio of In is higher than the atomic number ratio of Ga is applied to the semiconductor layer 108.
  • the ratio of the number of gallium atoms (atomic number ratio) to the number of atoms of the metal element contained in the metal oxide is greater than 0 and 50%. It can be less than, preferably 0.05% or more and 30% or less, more preferably 0.1% or more and 15% or less, and more preferably 0.1% or more and 5% or less. Note that by the inclusion of gallium in the semiconductor layer 108, oxygen deficiency (hereinafter, referred to as V O) achieves the effect that is less likely to occur.
  • V O oxygen deficiency
  • a metal oxide film containing no gallium may be applied to the semiconductor layer 108.
  • In—Zn oxide can be applied to the semiconductor layer 108.
  • the electric field effect mobility of the transistor can be increased by increasing the atomic number ratio of In to the atomic number of the metal element contained in the metal oxide film.
  • a highly crystalline metal oxide film is obtained, so that fluctuations in the electrical characteristics of the transistor are suppressed and reliability is improved.
  • a metal oxide film containing no gallium and zinc such as indium oxide may be applied to the semiconductor layer 108.
  • an oxide containing indium and zinc can be used for the semiconductor layer 108.
  • a metal oxide film having an atomic number ratio of In higher than that of the element M it is preferable to apply a metal oxide film having an atomic number ratio of In higher than that of the element M to the semiconductor layer 108. Further, it is preferable to apply a metal oxide film in which the atomic number ratio of Zn is higher than the atomic number ratio of the element M.
  • a crystalline metal oxide film for the semiconductor layer 108 It is preferable to use a crystalline metal oxide film for the semiconductor layer 108.
  • a metal oxide film having a CAAC (c-axis aligned crystal) structure, an nc (nano crystal) structure, a polycrystalline structure, a microcrystal structure, etc., which will be described later, can be used.
  • CAAC c-axis aligned crystal
  • nc nano crystal
  • the semiconductor layer 108 may have a laminated structure in which layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations are laminated.
  • the parasitic resistance can be reduced, a transistor having a high on-current can be obtained, and a semiconductor device having a high on-current can be obtained.
  • a conductive film containing a metal or an alloy as the conductive layer 112 because the electric resistance can be suppressed.
  • a conductive film containing an oxide in the conductive layer 112 may be used.
  • signal delay is suppressed by reducing the wiring resistance, and high-speed driving becomes possible.
  • Copper, silver, gold, aluminum, or the like can be used as the conductive layer 112. In particular, copper is preferable because it has low resistance and excellent mass productivity.
  • the conductive layer 112 may have a laminated structure.
  • the second conductive layer is provided on the upper part, the lower part, or both of the low resistance first conductive layer.
  • the second conductive layer it is preferable to use a conductive material that is less likely to be oxidized (has oxidation resistance) than the first conductive layer. Further, as the second conductive layer, it is preferable to use a material that suppresses the diffusion of the components of the first conductive layer.
  • indium oxide indium zinc oxide, indium tin oxide (ITO), silicon-containing indium tin oxide (ITSO), metal oxide such as zinc oxide, or titanium nitride, nitride.
  • Metal nitrides such as tantalum, molybdenum nitride, and tungsten nitride can be preferably used.
  • the transistor 10 preferably further has an insulating layer 118.
  • the insulating layer 118 functions as a protective layer that protects the transistor 10.
  • an inorganic insulating material such as an oxide, an oxide nitride, a nitride oxide or a nitride can be used. More specifically, inorganic insulating materials such as silicon oxide, silicon oxide nitride, silicon nitride, silicon nitride oxide, aluminum oxide, aluminum nitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used. Further, the insulating layer 118 may have a laminated structure of two or more layers.
  • the oxidative nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • the nitride oxide refers to a material whose composition has a higher nitrogen content than oxygen.
  • the description of silicon oxide nitride refers to a material having a higher oxygen content than nitrogen as its composition
  • the description of silicon nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • oxide nitride and a nitride oxide containing the same element when an oxide nitride and a nitride oxide containing the same element are described, the oxide nitride has a higher oxygen content than the nitride oxide, and Materials that satisfy either or both of the low nitrogen contents are included.
  • nitride oxides include materials that satisfy either or both of lower oxygen content and higher nitrogen content than oxide nitrides.
  • silicon oxide and silicon nitride silicon oxide contains a material having a higher oxygen content and a lower nitrogen content than silicon nitride.
  • silicon nitride contains a material having a lower oxygen content and a higher nitrogen content than silicon oxide.
  • the insulating layer 118 may function as a source of the first element for the regions 108L1, the region 108L2, and the region 108N.
  • the insulating layer 118 can function as a source of hydrogen for the regions 108L1, the region 108L2, and the region 108N. Since the regions 108L1, the region 108L2, and the region 108N have different distances from the insulating layer 118, the amount of hydrogen supplied from the insulating layer 118 can be different. Specifically, the distance from the insulating layer 118 is shortened in the order of region 108L1, region 108L2, and region 108N, and the amount of hydrogen added can be increased in this order.
  • the resistance can be reduced in the order of region 108L1, region 108L2, and region 108N.
  • the insulating layer 118 is in contact with the region 108N of the semiconductor layer 108.
  • the resistance of the region 108N can be particularly reduced. Since the region 108C has the conductive layer 112 and the insulating layer 110 between the region 108C and the insulating layer 118, it is difficult for hydrogen to be added and the resistance of the region 108C can be suppressed from being lowered.
  • the insulating layer 118 may be formed by using a mixed gas having a gas containing hydrogen.
  • a gas containing hydrogen for example, hydrogen (H 2 ), ammonia (NH 3 ), silane (SiH 4 ) and the like can be used.
  • the transistor 10 which is one aspect of the present invention, has a region 108L1 and a region 108L2 between the region 108C and the region 108N, so that the transistor 10 has a high drain withstand voltage and a high on-current, and is a highly reliable transistor. Can be done.
  • FIG. 1B is a schematic cross-sectional view of the transistor 10A in the channel length direction.
  • the transistor 10A is mainly different from the transistor 10 in that it has a conductive layer 106.
  • the conductive layer 106 has a region that overlaps with the semiconductor layer 108, the insulating layer 110, and the conductive layer 112 via the insulating layer 103.
  • the conductive layer 106 functions as a first gate electrode (also referred to as a back gate electrode).
  • the insulating layer 103 functions as a first gate insulating layer.
  • the conductive layer 112 functions as a second gate electrode (also referred to as a top gate electrode), and the insulating layer 110 functions as a second gate insulating layer.
  • the transistor 10A can increase the current that can be passed when it is in the ON state by applying the same potential to the conductive layer 112 and the conductive layer 106. Further, the transistor 10A can give one of the conductive layer 112 and the conductive layer 106 a potential for controlling the threshold voltage, and give the other a potential for controlling the on state and the off state of the transistor 10A. Further, the electrical characteristics of the transistor 10A can be stabilized by electrically connecting one of the conductive layer 112 and the conductive layer 106 to the source.
  • the insulating layer 103 that functions as the second gate insulating layer preferably functions as a barrier layer that suppresses the diffusion of impurities from the formed surface side of the insulating layer 103 to the semiconductor layer 108 or the like.
  • the impurity for example, there is a metal component contained in the conductive layer 106.
  • the insulating layer 103 satisfies one or more of high pressure resistance, low stress of the film, difficulty in releasing hydrogen and water, difficulty in diffusing hydrogen and water, and few defects. It is preferable, and it is more preferable to satisfy all of these.
  • an insulating film that can be used for the insulating layer 110 can be used.
  • a conductive film that can be used for the conductive layer 112 can be used.
  • FIG. 1B shows an example in which the end portion of the conductive layer 106 substantially coincides with the end portion of the conductive layer 112, but one aspect of the present invention is not limited to this.
  • the end portion of the conductive layer 106 may be located outside the end portion of the conductive layer 112. Further, the end portion of the conductive layer 106 may be located inside the end portion of the conductive layer 112.
  • “the end part roughly coincides” means that at least a part of the contour overlaps between the laminated layers. For example, the case where the upper layer and the lower layer are processed by the same mask pattern or a part of the same mask pattern is included. However, strictly speaking, the contours do not overlap, and the end of the upper layer may be located inside the end of the lower layer, or the end of the upper layer may be located outside the end of the lower layer. The ends are roughly the same. "
  • FIG. 1C is a schematic cross-sectional view of the transistor 10B in the channel length direction.
  • the transistor 10B is mainly different from the transistor 10A in that the insulating layer 103 has a laminated structure.
  • FIG. 1C shows a configuration example in which the insulating layer 103 has a three-layer structure in which the insulating layer 103a, the insulating layer 103b, and the insulating layer 103c are laminated in this order from the conductive layer 106 side.
  • the insulating layer 103a is in contact with the conductive layer 106. Further, the insulating layer 103c is in contact with the semiconductor layer 108.
  • the three insulating films of the insulating layer 103 it is preferable to use a nitrogen-containing insulating film for the insulating layer 103a located on the surface to be formed side of the insulating layer 103.
  • the three insulating films included in the insulating layer 103 are continuously formed by using a plasma CVD apparatus without being exposed to the atmosphere.
  • the insulating layer 103a is preferably a dense film capable of preventing the diffusion of impurities from below this.
  • the insulating layer 103a is preferably a film capable of blocking metal elements, hydrogen, water, etc. contained in a member (for example, a substrate) on the surface to be formed side of the insulating layer 103a. Therefore, an insulating film formed under conditions having a lower film forming speed than the insulating layer 103b can be applied to the insulating layer 103a.
  • an insulating film containing nitrogen such as a silicon nitride film, a silicon oxide film, an aluminum nitride film, or a hafnium nitride film can be used.
  • a dense silicon nitride film formed by using a plasma CVD apparatus By using such an insulating film containing nitrogen, it is possible to suitably suppress the diffusion of impurities from the surface to be formed side even when the thickness is thin.
  • the insulating layer 103c in contact with the semiconductor layer 108 is preferably formed of an insulating film containing an oxide or an oxide nitride.
  • an oxide film or an oxide nitride film for the insulating layer 103c.
  • a dense insulating film for the insulating layer 103c which does not easily adsorb impurities such as water on its surface.
  • the insulating layer 103c has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 103c is preferably an insulating film capable of releasing oxygen by heating.
  • Oxygen can also be supplied into the insulating layer 103c by performing this or by forming an oxide film or an oxide nitride film on the insulating layer 103c in an oxygen atmosphere.
  • an oxidizing gas for example, nitrous oxide, ozone, etc.
  • oxygen may be supplied from the insulating film into the insulating layer 103c by forming an insulating film capable of releasing oxygen by heating on the insulating layer 103c and then performing a heat treatment.
  • oxygen can be supplied into the insulating layer 103c. Then, after forming the metal oxide film to be the semiconductor layer, heat treatment is performed to supply oxygen in the insulating layer 103c to the metal oxide film, resulting in oxygen deficiency ( VO ) in the metal oxide film. Can be reduced.
  • the insulating layer 103c for example, silicon oxide film, silicon nitride film, silicon nitride film, aluminum oxide film, hafnium oxide film, yttrium oxide film, zirconium oxide film, gallium oxide film, tantalum oxide film, magnesium oxide film, oxidation.
  • An insulating layer containing at least one lanthanum film, cerium oxide film, and neodymium oxide film can be used.
  • the insulating layer 103b located between the insulating layer 103a and the insulating layer 103c it is preferable to use an insulating film formed under conditions of low stress and high film forming speed.
  • the insulating layer 103b is preferably a film having less stress than the insulating layer 103a and the insulating layer 103c.
  • the insulating layer 103b is preferably a film formed under conditions having a higher film forming speed than the insulating layer 103a and the insulating layer 103c.
  • an insulating film for the insulating layer 103b that does not release hydrogen or water as much as possible.
  • an insulating film it is possible to prevent hydrogen and water from diffusing from the insulating layer 103b to the semiconductor layer 108 via the insulating layer 103c due to heat treatment or heat applied during the process, and the carrier concentration in the region 108C. Can be lowered.
  • an insulating film for the insulating layer 103b which does not easily suck oxygen.
  • an insulating film in which oxygen does not easily diffuse As a result, when the heat treatment for supplying oxygen from the insulating layer 103c to the semiconductor layer 108 (or the metal oxide film to be the semiconductor layer 108) is performed, oxygen diffuses from the insulating layer 103c to the insulating layer 103b side. It is possible to prevent the amount of oxygen supplied to the semiconductor layer 108 from being reduced.
  • an insulating layer containing at least one silicon nitride film, silicon nitride film, aluminum oxide film, hafnium oxide film, aluminum nitride film, and hafnium nitride film can be used.
  • the thickness of the insulating layer 103b is the thickest.
  • the thickness (total thickness) of the insulating layer 103 is the relative permittivity of each insulating film in consideration of the value of the relative permittivity required for the insulating layer 103 and the dielectric strength performance required for the insulating layer 103. It can be determined based on the value of the rate and the thickness of each insulating film. That is, the thickness of each insulating film can be adjusted to each other within a range satisfying the above requirements.
  • the insulating layer 103b is preferably thicker than the insulating layer 103a.
  • the insulating layer 103b thicker than the insulating layer 103a, it is possible to reduce the amount of hydrogen that can reach the insulating layer 103c even when a film that easily releases hydrogen by heating is used as the insulating layer 103a. it can.
  • the insulating layer 103a thinner than the insulating layer 103b, the volume of the insulating layer 103a can be made relatively small, so that the amount of hydrogen that can be released by the insulating layer 103a itself can be reduced.
  • the insulating layer 103b is preferably thicker than the insulating layer 103c.
  • the insulating layer 103c is too thick, when the treatment of supplying oxygen into the insulating layer 103c is performed, the amount of oxygen remaining without being released from the insulating layer 103c due to heating increases, and as a result, the semiconductor layer 108 ( Alternatively, the amount of oxygen that can be supplied to the metal oxide film (the metal oxide film that becomes the semiconductor layer 108) may decrease. Therefore, by making the insulating layer 103c thinner (reducing the volume) than the insulating layer 103b, the amount of oxygen remaining in the insulating layer 103c after heating can be reduced. As a result, the proportion of oxygen supplied to the semiconductor layer 108 can be increased from the oxygen supplied to the insulating layer 103c, so that the amount of oxygen supplied to the semiconductor layer 108 can be effectively increased.
  • the thickest insulating layer 103b is formed under the condition of high film forming speed, and the thinner insulating layer 103a and the insulating layer 103c are formed so as to be a dense film under the condition of low film forming rate.
  • the film formation time of the insulating layer 103 can be shortened and the productivity can be improved without impairing the reliability.
  • an insulating film containing at least silicon and nitrogen typically a silicon nitride film, or a silicon nitride oxide film
  • an insulating film containing at least silicon, nitrogen, and oxygen typically a silicon nitride oxide film or a silicon nitride nitride film
  • an insulating film containing at least silicon and oxygen typically a silicon oxide film or a silicon nitride nitride film.
  • the amount of oxygen contained in the insulating layer 103b is preferably larger than that of the insulating layer 103a and smaller than that of the insulating layer 103c. Further, the amount of nitrogen contained in the insulating layer 103b is preferably less than that of the insulating layer 103a and larger than that of the insulating layer 103c.
  • the contents of oxygen and nitrogen contained in the insulating layer 103a, the insulating layer 103b, and the insulating layer 103c shall be analyzed by an analytical method such as secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectroscopy (XPS). Can be done.
  • XPS is suitable when the content of the target element in the membrane is high (for example, 0.5 atoms / cm 3 or more, or 1 atoms / cm 3 or more).
  • SIMS is suitable when the content of the target element in the membrane is low (for example, 0.5 atoms / cm 3 or less, or 1 atoms / cm 3 or less).
  • SIMS When comparing the content of elements in the membrane, it is more preferable to perform a composite analysis using both SIMS and XPS analysis methods.
  • the film densities of the insulating layer 103a, the insulating layer 103b, and the insulating layer 103c are different, they are observed as a difference in contrast in a transmission electron microscope (TEM: Transmission Electron Microscope) image in the cross section of the insulating layer 103, and these are distinguished. It may be possible. In addition, when the composition and the film density are close to each other, these boundaries may become unclear.
  • TEM Transmission Electron Microscope
  • the insulating layer 103 may be two layers or four or more layers.
  • the insulating layer 103 can have a two-layer structure of the insulating layer 103a and the insulating layer 103c.
  • FIG. 2A is a schematic cross-sectional view of the transistor 10C in the channel length direction.
  • the transistor 10C is mainly different from the transistor 10 in that the insulating layer 110 has a laminated structure.
  • FIG. 2A shows an example in which the insulating layer 110 has a three-layer structure in which the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c are laminated in this order from the semiconductor layer 108 side.
  • the insulating layer 110a has a region in contact with the region 108C, the region 108L1 and the region 108L2.
  • the insulating layer 110c has a region in contact with the conductive layer 112.
  • the insulating layer 110b is located between the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c are preferably insulating films containing oxides or oxide nitrides, respectively. Further, it is preferable that the insulating layer 110a, the insulating layer 110b and the insulating layer 110c are continuously formed by using the same film forming apparatus without being exposed to the atmosphere. By continuously forming the film, it is possible to prevent impurities such as water from adhering to the interfaces of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c for example, a silicon oxide film, a silicon nitride film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, an yttrium oxide film, a zirconium oxide film, a gallium oxide film, An insulating layer containing at least one tantalum oxide film, magnesium oxide film, lanthanum oxide film, cerium oxide film, and neodymium oxide film can be used.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c can be formed by using, for example, a sputtering method, a CVD method, a vacuum deposition method, a PLD method, an ALD method, or the like. Further, the CVD method includes a plasma CVD method, a thermal CVD method and the like.
  • the insulating layer 110a, the insulating layer 110b and the insulating layer 110c are preferably formed by the plasma CVD method.
  • the insulating layer 110a is formed on the semiconductor layer 108, it is preferable that the insulating layer 110a is formed under conditions that do not damage the semiconductor layer 108 as much as possible.
  • the film can be formed under a condition where the film formation rate (also referred to as the film formation rate) is sufficiently low.
  • the damage given to the semiconductor layer 108 can be extremely reduced by forming the silicon oxide film under low power conditions.
  • the film forming gas used for forming the silicon oxide film is a raw material containing, for example, a sedimentary gas containing silicon such as silane and disilane, and an oxidizing gas such as oxygen, ozone, nitrous oxide and nitrogen dioxide. Gas can be used. Further, in addition to the raw material gas, a diluting gas such as argon, helium, or nitrogen may be contained.
  • the film-forming rate can be lowered, and a dense film with few defects can be formed. it can.
  • the insulating layer 110b is preferably a film formed under conditions having a higher film forming speed than the insulating layer 110a. As a result, productivity can be improved.
  • the insulating layer 110b can be formed under the condition that the film forming rate is increased by setting the flow rate ratio of the sedimentary gas to be larger than that of the insulating layer 110a.
  • the insulating layer 110c is preferably an extremely dense film in which defects on its surface are reduced and impurities contained in the atmosphere such as water are not easily adsorbed.
  • the film can be formed under a condition that the film forming rate is sufficiently low.
  • the insulating layer 110c is formed on the insulating layer 110b, the influence on the semiconductor layer 108 when the insulating layer 110c is formed is smaller than that of the insulating layer 110a. Therefore, the insulating layer 110c can be formed under conditions of higher power than the insulating layer 110a. By reducing the flow rate ratio of the sedimentary gas and forming a film with a relatively high electric power, it is possible to obtain a film having a high density and reduced surface defects.
  • a laminated film formed under the condition that the film forming rate of the insulating layer 110b is the fastest and the insulating layer 110a and the insulating layer 110c are slowed down in this order can be used for the insulating layer 110.
  • the etching rate under the same conditions in wet etching or dry etching is highest in the insulating layer 110b, and decreases in the order of the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110b is formed thicker than the insulating layer 110a and the insulating layer 110c. By forming the insulating layer 110b having the fastest film forming speed thickly, the time required for the film forming process of the insulating layer 110 can be shortened.
  • the boundary between the insulating layer 110a and the insulating layer 110b and the boundary between the insulating layer 110b and the insulating layer 110c are clarified. It may not be possible to confirm. Therefore, in FIG. 2A and the like, these boundaries are clearly indicated by broken lines. Since the insulating layer 110a and the insulating layer 110b have different film densities, the boundary between them can be observed as a difference in contrast in a transmission electron microscope (TEM: Transmission Electron Microscope) image in the cross section of the insulating layer 110. It may be possible. Similarly, the boundary between the insulating layer 110b and the insulating layer 110c may be observed as a difference in contrast.
  • TEM Transmission Electron Microscope
  • the insulating layer 110 in the region in contact with the region 108C and the insulating layer 110 in the region in contact with the region 108L1 each have a laminated structure of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c, and the region 108L2
  • the insulating layer 110 in the overlapping region has a structure in which the insulating layer 110a and the insulating layer 110b are laminated, one aspect of the present invention is not limited to this.
  • the insulating layer 110 in the region overlapping the region 108L2 may have a laminated structure of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c.
  • the insulating layer 110 in the region overlapping the region 108L2 may have a single-layer structure of the insulating layer 110a.
  • the insulating layer 110 may have a two-layer structure consisting of an insulating layer 110a and an insulating layer 110c on the insulating layer 110a. Alternatively, the insulating layer 110 may have a single-layer structure. As the insulating layer 110, any of the above-mentioned insulating layer 110a, insulating layer 110b, or insulating layer 110c can be appropriately selected depending on the purpose.
  • FIG. 3A is a schematic cross-sectional view of the transistor 10F in the channel length direction.
  • the transistor 10F is mainly different from the transistor 10 in that the metal oxide layer 114 is provided between the insulating layer 110 and the conductive layer 112.
  • the metal oxide layer 114 has a function of supplying oxygen into the insulating layer 110. Further, when a conductive film containing a metal or alloy easily oxidized is used for the conductive layer 112, the metal oxide layer 114 functions as a barrier layer for preventing the conductive layer 112 from being oxidized by oxygen in the insulating layer 110. ..
  • the metal oxide layer 114 also functions as a barrier film that prevents hydrogen and water contained in the conductive layer 112 from diffusing toward the insulating layer 110.
  • a material that is less permeable to oxygen and hydrogen than the insulating layer 110 can be used.
  • the metal oxide layer 114 can prevent oxygen from diffusing from the insulating layer 110 to the conductive layer 112 even when a metal material such as aluminum or copper that easily absorbs oxygen is used for the conductive layer 112. .. Further, even when the conductive layer 112 contains hydrogen, it is possible to prevent hydrogen from diffusing from the conductive layer 112 to the semiconductor layer 108 via the insulating layer 110. As a result, the carrier concentration in the region 108C can be made extremely low.
  • An insulating material or a conductive material can be used for the metal oxide layer 114.
  • the metal oxide layer 114 has an insulating property, the metal oxide layer 114 functions as a part of the gate insulating layer.
  • the metal oxide layer 114 has conductivity, the metal oxide layer 114 functions as a part of the gate electrode.
  • the metal oxide layer 114 it is preferable to use an insulating material having a higher dielectric constant than silicon oxide.
  • an aluminum oxide film, a hafnium oxide film, a hafnium aluminate film, or the like because the driving voltage can be reduced.
  • a metal oxide can be used as the metal oxide layer 114.
  • oxides having indium such as indium oxide, indium zinc oxide, indium tin oxide (ITO), and silicon-containing indium tin oxide (ITSO) can be used.
  • Conductive oxides containing indium are preferable because they have high conductivity.
  • ITSO contains silicon, it is difficult to crystallize and has high flatness, so that the adhesion to the film formed on ITSO is high.
  • a metal oxide such as zinc oxide or zinc oxide containing gallium can be used. Further, as the metal oxide layer 114, a structure in which these are laminated may be used.
  • the metal oxide layer 114 it is preferable to use an oxide material containing one or more of the same elements as the semiconductor layer 108. In particular, it is preferable to use an oxide semiconductor material applicable to the semiconductor layer 108. At this time, it is preferable to apply a metal oxide film formed by using the same sputtering target as the semiconductor layer 108 as the metal oxide layer 114 because the apparatus can be shared.
  • the electric field effect mobility of the transistor 100 can be increased by using a material having a higher indium composition than the metal oxide layer 114 for the semiconductor layer 108.
  • the metal oxide layer 114 is preferably formed by using a sputtering apparatus.
  • oxygen can be suitably added to the insulating layer 110 and the semiconductor layer 108 by forming the oxide film in an atmosphere containing oxygen gas.
  • the metal oxide layer 114 When the metal oxide layer 114 is formed for the purpose of supplying oxygen to the insulating layer 110, it may be removed after forming the metal oxide film to be the metal oxide layer 114. Further, the metal oxide layer 114 may not be provided if it is unnecessary.
  • FIG. 3B is a schematic cross-sectional view of the transistor 10G in the channel length direction.
  • the transistor 10G is mainly different from the transistor 10 in that the region 108L3 is provided between the region 108N and the region 108L2.
  • the semiconductor layer 108 has a region 108C, a pair of regions 108L1, a pair of regions 108L2, a pair of regions 108L3, and a pair of regions 108N.
  • the region 108L3 is provided with the region 108C, the pair of regions 108L1 and the pair of regions 108L2 interposed therebetween. Further, the region 108L3 has a region that does not overlap with the conductive layer 112 and overlaps with the insulating layer 110. Since the above description can be referred to for the area 108C, the area 108L1, and the area 108L2, detailed description thereof will be omitted.
  • the regions 108L1, the region 108L2, and the region 108L3 each have a lower resistance than the region 108C and a higher resistance than the region 108N, respectively.
  • the area 108L1, the area 108L2 and the area 108L3 function as an LDD area.
  • the region 108L3 has a lower resistance than the region 108L2.
  • the film thickness of the insulating layer 110 in the region overlapping the region 108L3 is preferably thinner than the film thickness of the insulating layer 110 in the region overlapping the region 108L2. That is, the insulating layer 110 preferably has a stepped shape in which the film thickness gradually decreases from the region 108C side toward the region 108N side. Since the insulating layer 110 has a stepped shape, the resistance of the semiconductor layer 108 can be reduced in the order of region 108C, region 108L1, region 108L2, region 108L3, and region 108N.
  • the insulating layer 110 has a first side surface 110S1, a second side surface 110S2, and a third side surface 110S3.
  • the first side surface 110S1, the second side surface 110S2, and the third side surface 110S3 are located on the semiconductor layer 108, respectively.
  • the first side surface 110S1 is located outside the end of the conductive layer 112
  • the second side surface 110S2 is located outside the first side surface 110S1, and the third side surface 110S3. Is located outside the second side surface 110S2.
  • FIG. 1A to 1C, 2A to 2C, and 3A have a configuration having two LDD regions (regions 108L1 and 108L2) between regions 108C and 108N, and FIG. 3B has three LDD regions (regions 108L1 and 108L2).
  • FIG. 3B has three LDD regions (regions 108L1 and 108L2).
  • a configuration may be configured in which p (2 or more p) LDD regions are provided between the regions 108C and 108N.
  • FIG. 4A is a schematic cross-sectional view of the transistor 10H in the channel length direction.
  • the transistor 10H shows a configuration having a region 108L1 to a region 108Lp between the region 108C and the region 108N.
  • the insulating layer 110 has a first side surface 110S1 to a first side surface 110Sp.
  • the first side surface 110S1 to the first side surface 110Sp are located on the semiconductor layer 108, respectively.
  • the first side surface 110S1 is located outside the end of the conductive layer 112
  • the second side surface 110S2 is located outside the first side surface 110S1, and the first side surface 110Sp. Is located outside the side surface 110Sp-1 of the first p-1.
  • FIG. 4B is a schematic cross-sectional view of the transistor 101 in the channel length direction. As shown in FIG. 4B, the side surface 110S of the insulating layer 110 may have a slope-like shape. Further, the transistor 101 shows a configuration in which the film thickness of the insulating layer 110 is continuously reduced from the region 108C side to the region 108N side, and the resistance is continuously reduced from the region 108L1 to the region 108Lp. There is.
  • FIG. 5A is a top view of the transistor 100
  • FIG. 5B corresponds to a cross-sectional view of a cut surface at the alternate long and short dash line A1-A2 shown in FIG. 5A
  • FIG. 5C is a sectional view taken along the alternate long and short dash line B1-B2 shown in FIG. 5A.
  • a part (protective layer and the like) of the constituent elements of the transistor 100 is omitted.
  • the alternate long and short dash line A1-A2 direction corresponds to the channel length direction
  • the alternate long and short dash line B1-B2 direction corresponds to the channel width direction.
  • the top view of the transistor will be shown in the following drawings by omitting some of the components as in FIG. 5A.
  • FIG. 6A An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 5B is shown in FIG. 6A.
  • FIG. 6B An enlarged view of the region R surrounded by the alternate long and short dash line in FIG. 5C is shown in FIG. 6B.
  • the transistor 100 is provided on the substrate 102 and has a semiconductor layer 108, an insulating layer 110, a conductive layer 112, an insulating layer 118, and the like.
  • the island-shaped semiconductor layer 108 is provided on the substrate 102.
  • the insulating layer 110 is provided so as to cover a part of the upper surface of the substrate 102, the side surface of the semiconductor layer 108, and a part of the upper surface of the semiconductor layer 108.
  • the conductive layer 112 is provided on the insulating layer 110 and has a portion that overlaps with the semiconductor layer 108.
  • the end of the conductive layer 112 is located inside the end of the insulating layer 110.
  • the insulating layer 110 has a portion protruding outward from the end portion of the conductive layer 112, at least on the semiconductor layer 108.
  • the insulating layer 110 has a portion that overlaps with the conductive layer 112 and functions as a gate insulating layer, and a portion that does not overlap with the conductive layer 112 (that is, a portion that overlaps with the region 108L1 or the region 108L2).
  • the semiconductor layer 108 has a region 108C, a pair of regions 108L1, a pair of regions 108L2, and a pair of regions 108N.
  • the region 108C has a region overlapping the conductive layer 112 and the insulating layer 110, and functions as a channel forming region.
  • the area 108L1 is provided so as to sandwich the area 108C.
  • the region 108L2 is provided with the region 108C and the pair of regions 108L1 interposed therebetween. Further, the region 108L1 and the region 108L2 have a region that does not overlap with the conductive layer 112 and overlaps with the insulating layer 110.
  • the region 108N is provided with the region 108C, the pair of regions 108L1 and the pair of regions 108L2 interposed therebetween. The region 108N does not overlap with either the conductive layer 112 or the insulating layer 110.
  • the region 108L1 and the region 108L2 are regions of the semiconductor layer 108 that overlap with the insulating layer 110 and do not overlap with the conductive layer 112.
  • the width of the region 108C in the channel length direction of the transistor 100 is shown by the width L0
  • the width of the region 108L1 is shown by the width L1
  • the width of the region 108L2 is shown by the width L2.
  • the film thickness of the insulating layer 110 in the region overlapping the region 108C is the film thickness TN0
  • the film thickness of the insulating layer 110 in the region overlapping the region 108L1 is the film thickness TN1
  • the film thickness of the insulating layer 110 in the region overlapping the region 108L2 is the film thickness. It is indicated by the thickness TN2.
  • the film thickness TN1 is substantially equal to the film thickness TN0.
  • the film thickness TN2 is preferably 0.2 times or more and 0.9 times or less, more preferably 0.3 times or more and 0.8 times or less, and further 0.4 times or more and 0.7 times or less with respect to the film thickness TN1. preferable.
  • the region 108L1 and the region 108L2 can be formed in a self-aligned manner, a photomask for forming the region 108L1 and the region 108L2 is not required, and the production cost can be reduced. Further, by forming the region 108L1 and the region 108L2 in a self-aligned manner, the relative misalignment of the region 108L1, the region 108L2 and the conductive layer 112 does not occur, so that the region 108L1 and the region 108L2 in the semiconductor layer 108 The widths can be roughly matched.
  • the region 108C that functions as the channel formation region and the region 108N with low resistance the region 108L1 and the region 108L2 that function as offset regions where the gate electric field is not applied (or is less likely to be applied than the region 108C) are stably formed without variation. it can.
  • the source-drain withstand voltage of the transistor can be improved, and a highly reliable transistor can be realized.
  • the current density at the boundary between the region 108C and the region 108N can be relaxed, heat generation at the boundary between the channel and the source or drain is suppressed, and a highly reliable transistor or semiconductor device can be obtained.
  • the width L1 of the region 108L1 and the width L2 of the region 108L2 are preferably 50 nm or more and 1 ⁇ m or less, more preferably 70 nm or more and 700 nm or less, and further preferably 100 nm or more and 500 nm or less.
  • the width L1 and the width L2 can be determined according to the thickness of the semiconductor layer 108, the thickness of the insulating layer 110, and the magnitude of the voltage applied between the source and the drain when driving the transistor 100, respectively. ..
  • the first side surface 110S1 and the second side surface 110S2 of the insulating layer 110 each have a tapered shape. Since the first side surface 110S1 and the second side surface 110S2 have a tapered shape, the coverage of the layer (for example, the insulating layer 118) formed on the insulating layer 110 is improved, and the layer is cut off or voided. It is possible to suppress the occurrence of such a problem.
  • the end portion of the insulating layer 110, the first side surface 110S1, and the second side surface 110S2 are shown by broken lines.
  • the angle ⁇ 1 and the angle ⁇ 2 shown in FIGS. 6A and 6B will be described.
  • the angle ⁇ 1 is an angle formed by the surface extending the upper surface of the insulating layer 110 in contact with the lower end of the first side surface 110S1 into the inside of the insulating layer 110 and the first side surface 110S1.
  • the angle ⁇ 2 is an angle formed by the bottom surface of the insulating layer 110 and the second side surface 110S2.
  • the angle ⁇ 1 and the angle ⁇ 2 are preferably 30 degrees or more and less than 90 degrees, more preferably 35 degrees or more and 85 degrees or less, further preferably 40 degrees or more and 80 degrees or less, further preferably 45 degrees or more and 80 degrees or less, and further. Is preferably 50 degrees or more and 80 degrees or less.
  • the taper angle is the inclination angle formed by the side surface and the bottom surface of the target layer when the target layer is observed from a direction perpendicular to the cross section (for example, a surface orthogonal to the surface of the substrate).
  • the concentration of the first element in the region 108N has a concentration gradient such that the concentration becomes higher as it is closer to the insulating layer 118.
  • the total amount of the first element in the region 108N can be reduced as compared with the case where the concentration is uniform over the entire region 108N, so that the concentration can be diffused into the region 108C due to the influence of heat during the manufacturing process.
  • the amount of one element can be kept low. Further, since the resistance becomes lower toward the upper part of the region 108N, the contact resistance with the conductive layer 120a (or the conductive layer 120b) can be reduced more effectively.
  • the process of adding the first element to the region 108L1, the region 108L2, and the region 108N can be performed using the conductive layer 112 and the insulating layer 110 as masks. As a result, the region 108L1, the region 108L2, and the region 108N can be formed in a self-aligned manner.
  • the concentration of the first element is 1 ⁇ 10 19 atoms / cm 3 or more, 1 ⁇ 10 23 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or more, 5 ⁇ 10 22 atoms / cm. It preferably includes a region of cm 3 or less, more preferably 1 ⁇ 10 20 atoms / cm 3 or more, and 1 ⁇ 10 22 atoms / cm 3 or less.
  • the first element exists in an oxidized state in each of the region 108L1, the region 108L2, and the region 108N. Is preferable. Since such an easily oxidizable element can stably exist in an oxidized state by being combined with oxygen in the semiconductor layer 108, it can be stably present at a high temperature (for example, 400 ° C. or higher, 600 ° C. or higher, or 800 ° C. or higher) in a later step. ) Is applied, the detachment is suppressed.
  • a high temperature for example, 400 ° C. or higher, 600 ° C. or higher, or 800 ° C. or higher
  • the first element by depriving of oxygen in the semiconductor layer 108, region 108L1, oxygen deficiency in the region 108L2, and the region 108N (V O) is produced.
  • the oxygen vacancy (V O) containing hydrogen in the film defects (hereinafter, referred to as V O H) becomes a carrier source region 108L1, resistance regions 108L2, and the region 108N is lowered.
  • Oxygen deficiency formed in the channel formation region of the semiconductor layer 108 affects the transistor characteristics, which is a problem. For example, when an oxygen deficiency is formed in the semiconductor layer 108, hydrogen is bonded to the oxygen deficiency and can serve as a carrier supply source. When a carrier supply source is generated in the channel formation region, fluctuations in the electrical characteristics of the transistor 100, typically a shift in the threshold voltage, occur. Therefore, in the channel formation region, it is preferable that there is less oxygen deficiency.
  • the insulating film near the channel forming region of the semiconductor layer 108 specifically, the insulating layer 110 located above the channel forming region and the insulating layer 103 located below the channel forming region are oxidized. It is a structure including a material film or an oxide nitride film.
  • the semiconductor layer 108 preferably has a region in which the atomic number ratio of In to the element M is larger than 1. The higher the In content, the higher the field effect mobility of the transistor.
  • the binding force between In and oxygen is weaker than the binding force between Ga and oxygen. Therefore, when the content of In is high, the metal oxide film contains Oxygen deficiency is likely to be formed. Further, there is a similar tendency even when the element M is used instead of Ga. When a large amount of oxygen deficiency is present in the metal oxide film, the electrical characteristics of the transistor are deteriorated and the reliability is lowered.
  • the present invention since an extremely large amount of oxygen can be supplied into the channel forming region of the semiconductor layer 108 containing the metal oxide, it is possible to use a metal oxide material having a high In content. As a result, it is possible to realize a transistor having extremely high field effect mobility, stable electrical characteristics, and high reliability.
  • a metal oxide having an atomic number ratio of In to element M of 1.5 or more, 2 or more, 3 or more, 3.5 or more, or 4 or more can be preferably used.
  • the above-mentioned transistor having high field effect mobility for a gate driver that generates a gate signal it is possible to provide a display device having a narrow frame width (also referred to as a narrow frame). Further, by using the above-mentioned transistor having high field effect mobility for the source driver (particularly, the demultiplexer connected to the output terminal of the shift register of the source driver), a display in which the number of wires connected to the display device is small is displayed. Equipment can be provided.
  • the semiconductor layer 108 has a region in which the atomic number ratio of In to the element M is larger than 1, if the crystallinity of the semiconductor layer 108 is high, the electric field effect mobility may be low.
  • the crystallinity of the semiconductor layer 108 can be analyzed by, for example, analysis using X-ray diffraction (XRD: X-Ray Diffraction) or analysis using a transmission electron microscope (TEM).
  • the impurity concentration is low, and the carrier concentration in the film can be lowered by lowering the defect level density (less oxygen deficiency).
  • a transistor using such a metal oxide film in the channel forming region of the semiconductor layer rarely has electrical characteristics (also referred to as normal on) in which the threshold voltage becomes negative. Further, a transistor using such a metal oxide film can obtain a characteristic that the off-current is remarkably small.
  • the semiconductor layer 108 is a metal oxide film having a CAAC (c-axis aligned crystal) structure, which will be described later, a metal oxide film having an nc (nano crystal) structure, or a metal oxide film in which a CAAC structure and an nc structure are mixed. It is preferable to use.
  • the semiconductor layer 108 may have a laminated structure of two or more layers.
  • a semiconductor layer 108 in which two or more metal oxide films having different compositions are laminated can be used.
  • a semiconductor layer 108 in which two or more metal oxide films having different crystallinities are laminated can be used. In that case, it is preferable that the same oxide target is used and the film formation conditions are different so that the oxide targets are continuously formed without being exposed to the atmosphere.
  • the semiconductor layer 108 can have a laminated structure of a metal oxide film having an nc structure and a metal oxide film having a CAAC structure.
  • a metal oxide film having an nc structure and a metal oxide film having an nc structure may be laminated.
  • CAC Cloud-Aligned Composite
  • the oxygen flow rate ratio at the time of film formation of the first metal oxide film formed first is made smaller than the oxygen flow rate ratio at the time of film formation of the second metal oxide film formed later.
  • the condition is such that oxygen does not flow when the first metal oxide film is formed.
  • oxygen can be effectively supplied when the second metal oxide film is formed.
  • the first metal oxide film has lower crystallinity than the second metal oxide film, and can be a film having high electrical conductivity.
  • the second metal oxide film provided on the upper part a film having a higher crystallinity than the first metal oxide film, damage is caused during processing of the semiconductor layer 108 or film formation of the insulating layer 110. Can be suppressed.
  • the oxygen flow rate ratio at the time of forming the first metal oxide film is 0% or more and less than 50%, preferably 0% or more and 30% or less, more preferably 0% or more and 20% or less.
  • the target is 10%.
  • the oxygen flow rate ratio at the time of film formation of the second metal oxide film is 50% or more and 100% or less, preferably 60% or more and 100% or less, more preferably 80% or more and 100% or less, and further preferably 90% or more. 100% or less, typically 100%.
  • the conditions such as pressure, temperature, and electric power at the time of film formation may be different between the first metal oxide film and the second metal oxide film, but the conditions other than the oxygen flow rate ratio are the same. This is preferable because the time required for the film forming process can be shortened.
  • the transistor 100 may have the conductive layer 120a and the conductive layer 120b on the insulating layer 118.
  • the conductive layer 120a and the conductive layer 120b function as a source electrode or a drain electrode.
  • the conductive layer 120a and the conductive layer 120b are electrically connected to the region 108N via an opening 141a or an opening 141b provided in the insulating layer 118, respectively.
  • FIG. 7A is a top view of the transistor 100A
  • FIG. 7B is a cross-sectional view of the transistor 100A in the channel length direction
  • FIG. 7C is a cross-sectional view of the transistor 100A in the channel width direction.
  • An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 7B is shown in FIG. 8A
  • an enlarged view of the region Q is shown in FIG. 8B.
  • FIG. 8C An enlarged view of the region R surrounded by the alternate long and short dash line in FIG. 7C is shown in FIG. 8C.
  • the transistor 100A is mainly different from the transistor 100 in that the insulating layer 103 and the conductive layer 106 are provided between the substrate 102 and the semiconductor layer 108.
  • the conductive layer 106 has a region that overlaps with the region 108C.
  • the conductive layer 106 has a function as a first gate electrode (also referred to as a bottom gate electrode), and the conductive layer 112 has a function as a second gate electrode (also referred to as a top gate electrode). .. Further, a part of the insulating layer 103 functions as a first gate insulating layer, and a part of the insulating layer 110 functions as a second gate insulating layer.
  • the portion of the semiconductor layer 108 that overlaps with at least one of the conductive layer 112 and the conductive layer 106 functions as a channel forming region.
  • the portion of the semiconductor layer 108 that overlaps with the conductive layer 112 may be referred to as a channel forming region, but in reality, it does not overlap with the conductive layer 112 but overlaps with the conductive layer 106. Channels can also be formed in the parts.
  • the conductive layer 106 may be electrically connected to the conductive layer 112 via the insulating layer 110 and the openings 142 provided in the insulating layer 103. As a result, the same potential can be applied to the conductive layer 106 and the conductive layer 112.
  • the conductive layer 106 a material that can be used for the conductive layer 112, the conductive layer 120a, or the conductive layer 120b can be used. In particular, it is preferable to use a material containing copper for the conductive layer 106 because the wiring resistance can be reduced. Further, if a material containing a refractory metal such as tungsten or molybdenum is used for the conductive layer 106, the treatment can be performed at a high temperature in a later step.
  • a material containing a refractory metal such as tungsten or molybdenum
  • the conductive layer 112 and the conductive layer 106 project outward from the end portion of the semiconductor layer 108 in the channel width direction.
  • the entire semiconductor layer 108 in the channel width direction is covered with the conductive layer 112 and the conductive layer 106 via the insulating layer 110 and the insulating layer 103.
  • the semiconductor layer 108 can be electrically surrounded by the electric field generated by the pair of gate electrodes. At this time, it is particularly preferable to give the same potential to the conductive layer 106 and the conductive layer 112. As a result, an electric field for inducing a channel can be effectively applied to the semiconductor layer 108, so that the on-current of the transistor 100A can be increased. Therefore, the transistor 100A can be miniaturized.
  • the conductive layer 112 and the conductive layer 106 may not be connected to each other. At this time, a constant potential may be given to one of the pair of gate electrodes, and a signal for driving the transistor 100A may be given to the other. At this time, the threshold voltage when the transistor 100A is driven by the other gate electrode can be controlled by the potential given to one gate electrode.
  • the insulating layer 103 can have a laminated structure.
  • 7B and 7C show an example in which the insulating layer 103 has a three-layer structure in which the insulating layer 103a, the insulating layer 103b, and the insulating layer 103c are laminated in this order from the conductive layer 106 side.
  • the insulating layer 103a is in contact with the conductive layer 106.
  • the insulating layer 103c is in contact with the semiconductor layer 108. Since the above description can be referred to for the insulating layer 103, detailed description thereof will be omitted.
  • the insulating layer 103a and the insulating layer 103b may not be provided and the insulating layer 103c may have a single layer configuration.
  • the transistor 100A has a region where the insulating layer 103c and the insulating layer 118 are in contact with each other.
  • the oxygen contained in the insulating layer 118 is diffused to the semiconductor layer 108 via the insulating layer 103c, and oxygen defects in the semiconductor layer 108 can be reduced.
  • FIGS. 9A to 9C The configuration different from that of the transistor 100A is shown in FIGS. 9A to 9C.
  • 9A is a top view of the transistor 100B
  • FIG. 9B is a cross-sectional view of the transistor 100B in the channel length direction
  • FIG. 9C is a cross-sectional view of the transistor 100B in the channel width direction.
  • An enlarged view of the region Q surrounded by the alternate long and short dash line in FIG. 9B is shown in FIG. 10A.
  • An enlarged view of the region R surrounded by the alternate long and short dash line in FIG. 9C is shown in FIG. 10B.
  • An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 9B can be referred to FIG. 8A.
  • the transistor 100B is mainly different from the transistor 100A in that it has a region where the insulating layer 118 and the insulating layer 103b are in contact with each other.
  • the insulating layer 118 in a region that does not overlap with the semiconductor layer 108 is provided in contact with the insulating layer 103c. Further, the end portion of the insulating layer 103c substantially coincides with the end portion of the semiconductor layer 108.
  • the insulating layer 110 when the insulating layer 110 is formed, a part of the insulating film to be the insulating layer 103c is removed to form the insulating layer 103c, so that the end portion of the insulating layer 103c and the end portion of the semiconductor layer 108 are substantially matched. be able to.
  • FIG. 11A is a cross-sectional view of the transistor 100C.
  • the cross section in the channel length direction is shown side by side on the left side of the alternate long and short dash line, and the cross section in the channel width direction is shown on the right side.
  • the transistor 100C is mainly different from the transistor 100B in that the insulating layer 118 has a laminated structure.
  • the insulating layer 118 can have a laminated structure of two or more layers. When the insulating layer 118 has a laminated structure, it is not limited to the laminated structure made of the same material, and may be a laminated structure made of different materials.
  • FIG. 11A shows an example in which the insulating layer 118 has a two-layer structure of an insulating layer 118a and an insulating layer 118b on the insulating layer 118a.
  • the insulating layer 118a and 118b materials that can be used for the insulating layer 118 can be used. The same material may be used for the insulating layer 118a and the insulating layer 118b, or different materials may be used. Since an insulating film made of the same material can be used for the insulating layer 118a and the insulating layer 118b, the interface between the insulating layer 118a and the insulating layer 118b may not be clearly confirmed. Therefore, in FIG. 11A, the interface between the insulating layer 118a and the insulating layer 118b is shown by a broken line.
  • FIGS. 11B and 11C The configuration different from that of the transistor 100C is shown in FIGS. 11B and 11C.
  • FIG. 11B is a cross-sectional view of the transistor 100D.
  • FIG. 11C is a cross-sectional view of the transistor 100E.
  • the cross section in the channel length direction is shown side by side on the left side of the alternate long and short dash line, and the cross section in the channel width direction is shown on the right side, respectively.
  • the transistor 100D and the transistor 100E show a configuration in which different materials are used for the insulating layer 118a and the insulating layer 118b.
  • the transistor 100D shows a configuration in which the barrier property of the insulating layer 118a against oxygen is higher than that of the insulating layer 118b.
  • a nitride or a nitride oxide can be used for the insulating layer 118a, and an oxide or an oxide nitride can be used for the insulating layer 118b.
  • the transistor 100E shows a configuration in which the barrier property of the insulating layer 118b against oxygen is higher than that of the insulating layer 118a.
  • an oxide or an oxide nitride can be used for the insulating layer 118a, and a nitride or a nitride oxide can be used for the insulating layer 118b.
  • a large amount of oxygen may be supplied to the region 108N from the outside of the transistor or a film in the vicinity of the region 108N, and the resistance of the region 108N may increase. .. Therefore, when performing a treatment at a high temperature, it is preferable to cover the semiconductor layer 108 with an insulating layer having a high barrier property against oxygen.
  • FIG. 12 is a cross-sectional view of the transistor 100F.
  • the cross section in the channel length direction is shown side by side on the left side of the alternate long and short dash line, and the cross section in the channel width direction is shown on the right side.
  • the transistor 100F is mainly different from the transistor 100C in that the metal oxide layer 114 is provided between the insulating layer 110 and the conductive layer 112.
  • the metal oxide layer 114 As for the material that can be used as the metal oxide layer 114, the above description can be referred to, and detailed description thereof will be omitted.
  • FIG. 12 shows an example in which the end portion of the conductive layer 112 and the end portion of the metal oxide layer 114 substantially coincide with each other.
  • the end portion of the conductive layer 112 and the end portion of the metal oxide layer 114 can be substantially aligned with each other. It is not necessary that the end portion of the conductive layer 112 and the end portion of the metal oxide layer 114 substantially coincide with each other.
  • the end of the conductive layer 112 may be located inside the end of the metal oxide layer 114.
  • FIGS. 13A to 13C The configuration different from that of the transistor 100B is shown in FIGS. 13A to 13C.
  • 13A is a top view of the transistor 100G
  • FIG. 13B is a cross-sectional view of the transistor 100G in the channel length direction
  • FIG. 13C is a cross-sectional view of the transistor 100G in the channel width direction.
  • An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 13B is shown in FIG.
  • the transistor 100B is mainly different from the transistor 100B in that the region 108L3 is provided between the region 108N and the region 108L2.
  • the width of the region 108C in the channel length direction of the transistor 100G is shown by the width L0
  • the width of the region 108L1 is shown by the width L1
  • the width of the region 108L2 is shown by the width L2
  • the width of the region 108L3 is shown by the width L3.
  • the film thickness of the insulating layer 110 in the region overlapping the region 108C is the film thickness TN0
  • the film thickness of the insulating layer 110 in the region overlapping the region 108L1 is the film thickness TN1
  • the film thickness of the insulating layer 110 in the region overlapping the region 108L2 is the film thickness.
  • the film thickness of the insulating layer 110 in the region overlapping the thickness TN2 and the region 108L3 is indicated by the film thickness TN3.
  • the film thickness TN0 is substantially equal to the film thickness TN1.
  • the film thickness TN2 is preferably 0.2 times or more and 0.9 times or less, more preferably 0.3 times or more and 0.8 times or less, and further 0.4 times or more and 0.7 times the film thickness TN1.
  • the film thickness TN3 is preferably 0.1 times or more and 0.6 times or less, more preferably 0.15 times or more and 0.5 times or less, and further 0.2 times or more and 0.4 times or less with respect to the film thickness TN1. preferable.
  • the width L1, width L2 and width L3 are preferably 50 nm or more and 1 ⁇ m or less, more preferably 70 nm or more and 700 nm or less, and further preferably 100 nm or more and 500 nm or less.
  • the total width of the width L1, the width L2, and the width L3 is longer than 2 ⁇ m, the source-drain resistance may increase and the driving speed of the transistor may slow down.
  • the width L1, the width L2, and the width L3 are determined according to the thickness of the semiconductor layer 108, the thickness of the insulating layer 110, and the magnitude of the voltage applied between the source and the drain when driving the transistor 100, respectively. be able to.
  • the first side surface 110S1, the second side surface 110S2, and the third side surface 110S3 of the insulating layer 110 each have a tapered shape. Since the first side surface 110S1, the second side surface 110S2, and the third side surface 110S3 have a tapered shape, the coverage of the layer (for example, the insulating layer 118) formed on the insulating layer 110 is improved. It is possible to suppress the occurrence of defects such as step breaks and voids in the layers.
  • FIG. 14 shows an angle ⁇ 1 formed by the lower end of the first side surface 110S1 and the first side surface 110S1, a surface contacted by the lower end of the second side surface 110S2, an angle ⁇ 2 formed by the second side surface 110S2, and a second surface.
  • the angle ⁇ 3 formed by the surface in contact with the lower end of the side surface 110S3 of 3 and the third side surface 110S3 is shown.
  • the angles ⁇ 1, angle ⁇ 2, and angle ⁇ 3 are preferably 30 degrees or more and less than 90 degrees, more preferably 35 degrees or more and 85 degrees or less, further preferably 40 degrees or more and 80 degrees or less, and further 45 degrees or more and 75 degrees or less. Is preferable.
  • the covering property of the insulating layer 118 provided on the insulating layer 110 can be improved.
  • the angle ⁇ 1, the angle ⁇ 2, and the angle ⁇ 3 shown in FIG. 14 will be described.
  • the angle ⁇ 1 is an angle formed by the surface extending the upper surface of the insulating layer 110 in contact with the lower end of the first side surface 110S1 into the inside of the insulating layer 110 and the first side surface 110S1.
  • the angle ⁇ 2 is an angle formed by the surface extending the upper surface of the insulating layer 110 in contact with the lower end of the second side surface 110S2 into the inside of the insulating layer 110 and the second side surface 110S2.
  • the angle ⁇ 3 is an angle formed by the bottom surface of the insulating layer 110 and the third side surface 110S3.
  • angles ⁇ 1, angle ⁇ 2, and angle ⁇ 3 are preferably 30 degrees or more and less than 90 degrees, more preferably 35 degrees or more and 85 degrees or less, further preferably 40 degrees or more and 80 degrees or less, and further 45 degrees or more and 75 degrees or less. Is preferable.
  • the angle in the above range the covering property of the insulating layer 118 provided on the insulating layer 110 can be improved.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) constituting the semiconductor device include a sputtering method, a chemical vapor deposition (CVD) method, a vacuum vapor deposition method, a pulse laser deposition (PLD) method, and an atomic layer deposition (ALD). ) Can be formed using the method or the like.
  • the CVD method includes a plasma chemical vapor deposition (PECVD) method, a thermal CVD method, and the like. Further, one of the thermal CVD methods is an organometallic chemical vapor deposition (MOCVD: Metalorganic CVD) method.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) that make up a semiconductor device are spin-coated, dip, spray-coated, inkjet, dispense, screen-printed, offset-printed, doctor knife, slit coat, roll coat, curtain coat, knife. It can be formed by a method such as coating.
  • the thin film When processing a thin film that constitutes a semiconductor device, it can be processed using a photolithography method or the like.
  • the thin film may be processed by a nanoimprint method, a sandblast method, a lift-off method, or the like.
  • the island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • the photolithography method is typically the following two methods. One is a method of forming a resist mask on a thin film to be processed, processing the thin film by etching or the like, and removing the resist mask. The other is a method in which a photosensitive thin film is formed and then exposed and developed to process the thin film into a desired shape.
  • the light used for exposure for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these can be used.
  • ultraviolet rays, KrF laser light, ArF laser light, or the like can also be used.
  • the exposure may be performed by the immersion exposure technique.
  • extreme ultraviolet (EUV: Extreme Ultra-violet) light or X-rays may be used.
  • an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or an electron beam because extremely fine processing is possible.
  • a photomask is not required when exposure is performed by scanning a beam such as an electron beam.
  • a dry etching method, a wet etching method, a sandblasting method, etc. can be used for etching the thin film.
  • 15A to 15D, 16A to 16C, 17A to 17C, and 18A to 18C show cross sections at each stage of the manufacturing process of the transistor 100C.
  • the cross sections in the channel length direction are shown side by side on the left side of the broken line in the center, and the cross sections in the channel width direction are shown side by side on the right side.
  • a conductive film is formed on the substrate 102 and processed by etching to form a conductive layer 106 that functions as a first gate electrode. At this time, it is preferable to process the conductive layer 106 so that the end portion has a tapered shape. Thereby, the step covering property of the insulating layer 103 to be formed next can be improved.
  • the wiring resistance can be reduced by using a conductive film containing copper as the conductive film to be the conductive layer 106.
  • a conductive film containing copper As the conductive film to be the conductive layer 106, it is preferable to use a conductive film containing copper.
  • the insulating layer 103 suppresses the diffusion of copper toward the semiconductor layer 108, so that a highly reliable transistor can be realized.
  • the insulating layer 103 is formed by covering the substrate 102 and the conductive layer 106 (FIG. 15A).
  • the insulating layer 103 can be formed by using a PECVD method, an ALD method, a sputtering method, or the like.
  • each insulating layer constituting the insulating layer 103 is preferably formed by the PECVD method. Since the description of the above-mentioned configuration example 1 can be referred to for the formation of the insulating layer 103, detailed description thereof will be omitted.
  • a process of supplying oxygen to the insulating layer 103 may be performed.
  • plasma treatment or heat treatment in an oxygen atmosphere can be performed.
  • oxygen may be supplied to the insulating layer 103 by a plasma ion doping method or an ion implantation method.
  • the metal oxide film 108f is preferably formed by a sputtering method using a metal oxide target.
  • the metal oxide film 108f is preferably a dense film with as few defects as possible. Further, the metal oxide film 108f is preferably a high-purity film in which impurities such as hydrogen and water are reduced as much as possible. In particular, it is preferable to use a crystalline metal oxide film as the metal oxide film 108f.
  • oxygen gas and an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • oxygen flow rate ratio the ratio of oxygen gas to the entire film formation gas
  • a high-quality transistor can be realized.
  • the lower the oxygen flow rate ratio the lower the crystallinity of the metal oxide film, and the transistor can be made with an increased on-current.
  • the semiconductor layer 108 has a laminated structure, it is preferable to continuously form a film in the same film forming chamber using the same sputtering target because the interface can be improved.
  • the film forming conditions for each metal oxide film conditions such as pressure, temperature, and electric power at the time of film forming may be different, but by making the conditions other than the oxygen flow rate ratio the same, the film forming process This is preferable because the time required can be shortened.
  • the film forming conditions are set so that the metal oxide film 108f is a metal oxide film having a CAAC structure, a metal oxide film having an nc structure, or a metal oxide film in which a CAAC structure and an nc structure are mixed. Is preferable. Since the film forming conditions in which the metal oxide film to be formed has a CAAC structure and the film forming conditions in which the nc structure is formed differ depending on the composition of the sputtering target used, the substrate temperature and oxygen are used according to the composition. In addition to the flow rate ratio, pressure, power, etc. may be set as appropriate.
  • the substrate temperature of the metal oxide film 108f at the time of film formation is preferably room temperature or higher and 450 ° C. or lower, more preferably room temperature or higher and 300 ° C. or lower, further preferably room temperature or higher and 200 ° C. or lower, and further preferably room temperature or higher and 140 ° C. or lower. preferable.
  • the substrate temperature is room temperature or higher and lower than 140 ° C. because the productivity is high.
  • the crystallinity can be lowered by forming a metal oxide film with the substrate temperature at room temperature or without heating.
  • the metal oxide film 108f Before forming the metal oxide film 108f, it is preferable to perform a treatment for desorbing water, hydrogen, organic substances, etc. adsorbed on the surface of the insulating layer 103, or a treatment for supplying oxygen into the insulating layer 103. ..
  • the heat treatment can be performed at a temperature of 70 ° C. or higher and 200 ° C. or lower in a reduced pressure atmosphere.
  • the plasma treatment may be performed in an atmosphere containing oxygen.
  • Oxygen can be supplied to the insulating layer 103 by performing the plasma treatment in an atmosphere containing oxygen, for example, an atmosphere containing nitrous oxide gas.
  • the metal oxide film 108f is processed to form an island-shaped semiconductor layer 108 (FIG. 15C).
  • either one or both of the wet etching method and the dry etching method may be used.
  • a part of the insulating layer 103c that does not overlap with the semiconductor layer 108 may be etched and removed.
  • the semiconductor layer 108 and the insulating layer 103c have substantially the same upper surface shapes.
  • the insulating layer 118 and the insulating layer 103b formed later can be in contact with each other.
  • heat treatment may be performed to remove hydrogen or water in the metal oxide film or the semiconductor layer 108. ..
  • heat treatment hydrogen or water contained in or adsorbed on the surface of the metal oxide film 108f or the semiconductor layer 108 can be removed. Further, the heat treatment may improve the film quality of the metal oxide film 108f or the semiconductor layer 108 (for example, reduction of defects, improvement of crystallinity, etc.).
  • Oxygen can also be supplied from the insulating layer 103 to the metal oxide film 108f or the semiconductor layer 108 by heat treatment.
  • oxygen is supplied from the insulating layer 103, it is more preferable to perform heat treatment before processing the semiconductor layer 108.
  • the temperature of the heat treatment can be typically 150 ° C. or higher and lower than the strain point of the substrate, 250 ° C. or higher and 450 ° C. or lower, or 300 ° C. or higher and 450 ° C. or lower. It is not necessary to perform the heat treatment after the metal oxide film 108f is formed or the metal oxide film 108f is processed into the semiconductor layer 108. Further, the heat treatment may be performed at any stage as long as it is after the metal oxide film is formed. Further, it may also serve as a subsequent heat treatment or a step of applying heat.
  • the heat treatment can be performed in an atmosphere containing rare gas or nitrogen. Alternatively, after heating in the atmosphere, heating may be performed in an atmosphere containing oxygen. Ultra-dry air (CDA: Clean Dry Air) may be used as an atmosphere containing nitrogen or an atmosphere containing oxygen. It is preferable that the atmosphere of the heat treatment does not contain hydrogen, water or the like. By using a gas whose dew point is -60 ° C. or lower, preferably -100 ° C. or lower, it is possible to prevent hydrogen, water, etc. from being taken into the semiconductor layer 108 as much as possible. For the heat treatment, an electric furnace, a rapid heating (RTA: Rapid Thermal Annealing) device, or the like can be used. By using the RTA device, the heat treatment time can be shortened.
  • RTA Rapid Thermal Annealing
  • the insulating film 110f it is preferable to form the insulating film 110f immediately after the semiconductor layer 108 is formed.
  • water may be adsorbed on the surface of the semiconductor layer 108.
  • V O H is formed. Since V O H is capable of being a carrier generation source, water adsorbed semiconductor layer 108 is preferably small.
  • the insulating film 110f is a film that will later become the insulating layer 110.
  • the insulating film 110f is preferably formed by forming an oxide film or a nitride film such as a silicon oxide film or a silicon nitride film using a plasma chemical vapor deposition apparatus (referred to as a PECVD apparatus or a plasma CVD apparatus). .. Further, it may be formed by using a PECVD method using microwaves.
  • heat treatment may be performed.
  • impurities in the insulating film 110f and adsorbed water on the surface of the insulating film 110f can be removed.
  • the heat treatment can be performed at a temperature of 200 ° C. or higher and 400 ° C. or lower in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas. It is not necessary to perform the heat treatment after the insulating film 110f is formed. Further, the heat treatment may be performed at any stage after the insulating film 110f is formed. Further, it may also serve as a subsequent heat treatment or a step of applying heat.
  • the plasma treatment can be performed on the surface of the semiconductor layer 108 before forming the insulating film 110f.
  • impurities such as water adsorbed on the surface of the semiconductor layer 108 can be reduced. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating film 110f can be reduced, so that a highly reliable transistor can be realized.
  • the plasma treatment can be performed in an atmosphere such as oxygen, ozone, nitrogen, nitrous oxide, or argon. Further, it is preferable that the plasma treatment and the film formation of the insulating film 110f are continuously performed without being exposed to the atmosphere.
  • heat treatment it is preferable to perform heat treatment after forming the insulating film 110f.
  • heat treatment hydrogen or water contained in the insulating film 110f or adsorbed on the surface can be removed.
  • defects in the insulating film 110f can be reduced.
  • the above can be used as the conditions for heat treatment.
  • the insulating film 110f may be subjected to a treatment of supplying oxygen.
  • a treatment of supplying oxygen for example, plasma treatment or heat treatment can be performed in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating film 110f by a plasma ion doping method, an ion implantation method, or the like.
  • a PECVD apparatus can be preferably used.
  • the plasma treatment is continuously performed in a vacuum after the forming of the insulating film 110f.
  • Productivity can be improved by continuously forming the insulating film 110f and performing plasma treatment in a vacuum.
  • the heat treatment is performed after the treatment of supplying oxygen to the insulating film 110f
  • the heat treatment after the film (for example, the metal oxide film 114f) is formed on the insulating film 110f, it is possible to prevent the oxygen supplied to the insulating film 110f from desorbing from the insulating film 110f.
  • opening 142 a part of the insulating layer 110 and the insulating layer 103 is removed to form an opening 142 that reaches the conductive layer 106 (FIG. 16A). As a result, the conductive layer 106 and the conductive layer 112 to be formed later can be electrically connected via the opening 142.
  • a conductive film 112f to be a conductive layer 112 is formed (FIG. 16B).
  • the conductive film 112f is preferably formed by a sputtering method using a metal or alloy sputtering target.
  • the wet etching method can be preferably used for forming the conductive layer 112.
  • an etchant having hydrogen peroxide can be used.
  • an etchant having one or more of phosphoric acid, acetic acid, nitric acid, hydrochloric acid or sulfuric acid can be used.
  • an etchant having phosphoric acid, acetic acid and nitric acid can be preferably used.
  • the end portion of the conductive layer 112 is processed so as to be located inside the contour of the resist mask 115. It is preferable to use a wet etching method for forming the conductive layer 112. By adjusting the etching time, the width L0 of the region 108C can be controlled.
  • the conductive layer 112 may be formed by etching at least twice using different etching conditions or methods. For example, after etching the conductive film 112f using an anisotropic etching method, the side surface of the conductive film 112f may be etched using an isotropic etching method to retract the end face (also referred to as side etching). ). As a result, the conductive layer 112 located inside the insulating layer 110 can be formed in a plan view.
  • the insulating film 110f is removed in the region not covered by the resist mask 115 to form the insulating layer 110A (FIG. 17A).
  • Anisotropic etching is preferably used to form the insulating layer 110A.
  • the dry etching method can be preferably used. By using the dry etching method, the end portion of the resist mask 115 and the end portion of the insulating layer 110A can be substantially aligned.
  • the resist mask 115 is reduced to form the resist mask 115a (FIG. 17B).
  • the resist mask 115a after reduction and the resist mask 115 before reduction are shown by broken lines.
  • the end portion of the resist mask 115a is preferably located outside the end portion of the conductive layer 112. That is, the end portion of the resist mask 115a is preferably located between the end portion of the conductive layer 112 and the end portion of the insulating layer 110A.
  • the ashing method can be preferably used for forming the resist mask 115a.
  • a plasma ashing method may be used in which a gas such as oxygen or ozone is turned into plasma at a high frequency or the like and the plasma is used to react with a resist mask.
  • photoexcited ashing may be used in which a gas such as oxygen or ozone is irradiated with light such as ultraviolet rays to promote the reaction between the gas and the resist mask.
  • a part of the insulating layer 110A is removed to form the insulating layer 110 (FIG. 17C).
  • Anisotropic etching is preferably used to form the insulating layer 110.
  • the dry etching method can be preferably used.
  • the film thickness is reduced by removing a part of the upper part of the insulating layer 110A in the region (hereinafter, also referred to as half etching) without removing all the exposed region of the insulating layer 110A. It is preferable to do so.
  • the resist mask used for processing the insulating layer is reduced, and the insulating layer is processed again using the reduced resist mask, whereby the insulating layer 110 having a stepped shape can be formed.
  • the width L2 of the region 108L2 can be controlled by adjusting the amount of reducing the resist mask.
  • half etching is used to form the insulating layer 110, it is preferable to confirm the etching rate of the film to be the insulating layer 110A in advance and calculate the etching time until the desired film thickness TN2 is reached. By performing half etching with the calculated etching time, the insulating layer 110 can be formed with high accuracy. Further, by using the dry etching method for forming the insulating layer 110, the film thickness TN2 can be finely adjusted, so that a transistor having good electrical characteristics and high reliability can be obtained.
  • the resist mask 115 is removed.
  • cleaning may be performed to remove impurities.
  • impurities include, for example, an etching gas or etchant component, a conductive film 112f component, a metal oxide film 114f component, and the like that adhere to the insulating film 110f during etching.
  • wet cleaning using a cleaning solution or plasma treatment can be used. Moreover, you may perform these washings in combination as appropriate.
  • a cleaning solution containing oxalic acid, phosphoric acid, aqueous ammonia, hydrofluoric acid, or the like can be used.
  • insulating layer 118 [Formation of insulating layer 118] Subsequently, the insulating layer 103, the semiconductor layer 108, the insulating layer 110, and the conductive layer 112 are covered to form the insulating layer 118.
  • the insulating layer 118 has a laminated structure of the insulating layer 118a and the insulating layer 118b will be described.
  • the insulating layer 103, the semiconductor layer 108, the insulating layer 110, and the conductive layer 112 are covered to form the insulating layer 118a (FIG. 18A).
  • the insulating layer 118a is preferably formed by a plasma CVD method using a film-forming gas containing hydrogen.
  • a silicon nitride film is formed by using a film-forming gas containing silane gas and ammonia gas.
  • ammonia gas in addition to silane gas, a large amount of hydrogen can be contained in the membrane.
  • hydrogen can be supplied to the exposed portion of the semiconductor layer 108. By supplying hydrogen, an extremely low resistance region 108N can be formed in the semiconductor layer 108.
  • the first element 140 is supplied (also referred to as addition or injection) to the semiconductor layer 108 via the insulating layer 110 and the insulating layer 118a (FIG. 18B).
  • the resistance of the semiconductor layer 108 in the region not covered by the conductive layer 112 is reduced, and the region 108L1, the region 108L2 and the region 108N can be formed.
  • the total film thickness of the insulating layer 118a and the insulating layer 110 provided on the region 108L1, the region 108L2, and the region 108N becomes thinner in the order of the region 108L1, the region 108L2, and the region 108N.
  • the amount of the first element 140 supplied increases in the order of region 108L1, region 108L2, and region 108N, and the resistance can be reduced in this order.
  • the film thickness of the insulating layer 110, the film thickness of the insulating layer 118a, and the conditions for supplying the first element 140, the resistance of each of the regions 108L1, the region 108L2, and the region 108N can be controlled.
  • the conditions for supplying the first element 140 are determined in consideration of the material and thickness of the conductive layer 112 so that the first element 140 is not supplied to the region 108C overlapping the conductive layer 112 of the semiconductor layer 108 as much as possible. Is preferable. As a result, the region 108C in which the impurity concentration is sufficiently reduced can be formed in the region overlapping the conductive layer 112 of the semiconductor layer 108.
  • the above description can be referred to, so detailed description thereof will be omitted.
  • Plasma treatment can be preferably used for the supply of the first element 140.
  • the first element 140 can be added by generating plasma in a gas atmosphere containing the first element 140 to be added and performing the plasma treatment.
  • an apparatus for generating plasma a dry etching apparatus, an ashing apparatus, a plasma CVD apparatus, a high-density plasma CVD apparatus, and the like can be used.
  • the supply of the first element 140 may be continuously performed without exposing to the atmosphere after forming the insulating layer 118a.
  • the first element 140 can be continuously supplied without being exposed to the atmosphere after the insulating layer 118a is formed. By performing this continuously, the productivity of the semiconductor device can be increased.
  • a gas containing the first element can be used as the gas for supplying the first element 140.
  • a gas containing hydrogen it is preferable to use a gas containing hydrogen, and the resistance of each can be controlled by adding hydrogen to the regions 108L1, the region 108L2, and the region 108N.
  • the gas containing the first element 140 for example, hydrogen (H 2 ), ammonia (NH 3 ), and silane (SiH 4 ) can be preferably used.
  • the substrate temperature during plasma treatment is preferably room temperature or higher and 450 ° C. or lower, more preferably 150 ° C. or higher and 400 ° C. or lower, and further preferably 200 ° C. or higher and 350 ° C. or lower.
  • the pressure in the processing chamber during plasma treatment is preferably 50 Pa or more and 1500 Pa or less, more preferably 100 Pa or more and 1000 Pa or less, further preferably 120 Pa or more and 500 Pa or less, and further preferably 150 Pa or more and 300 Pa or less. By setting the pressure in the above range, plasma can be stably generated.
  • the amount of the first element 140 added to the semiconductor layer 108 can be adjusted and the resistance value can be controlled. Further, since the first element 140 is added to the semiconductor layer 108 via the insulating layer 118a and the insulating layer 110, the thickness of the insulating layer 118a and the thickness of the insulating layer 110 are obtained so as to obtain a desired resistance. It is preferable to adjust.
  • the supply of the first element 140 may use a treatment utilizing heat diffusion by heating with a gas containing the first element 140.
  • the plasma ion doping method or the ion implantation method may be used to supply the first element 140.
  • the concentration profile in the depth direction can be controlled with high accuracy by the accelerating voltage of ions, the dose amount, and the like.
  • Productivity can be increased by using the plasma ion doping method.
  • the ion implantation method using mass separation the purity of the supplied first element can be increased.
  • the first element 140 one or more of boron, phosphorus, aluminum, magnesium, or silicon can be preferably used as the first element 140.
  • the highest concentration is obtained at the interface between the semiconductor layer 108 and the insulating layer 110, or the portion of the semiconductor layer 108 near the interface, or the portion of the insulating layer 110 near the interface. It is preferable to control the processing conditions so as to be. As a result, the first element 140 having the optimum concentration can be supplied to both the semiconductor layer 108 and the insulating layer 110 in one treatment.
  • a gas containing the above-mentioned first element can be used as the gas for supplying the first element 140.
  • boron B 2 H 6 gas, BF 3 gas, or the like can be typically used.
  • PH 3 gas when supplying phosphorus, PH 3 gas can be typically used.
  • a mixed gas obtained by diluting these raw material gases with a rare gas may be used.
  • the gas that supplies the first element 140 CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2 , (C 5 H 5 ). 2 Mg, rare gas and the like can be used.
  • the ion source is not limited to gas, and a solid or liquid may be heated and vaporized.
  • the addition of the first element 140 can be controlled by setting conditions such as the acceleration voltage and the dose amount in consideration of the composition, density, thickness and the like of the insulating layer 110 and the semiconductor layer 108.
  • the acceleration voltage can be, for example, in the range of 5 kV or more and 100 kV or less, preferably 7 kV or more and 70 kV or less, and more preferably 10 kV or more and 50 kV or less.
  • the dose amount is, for example, 1 ⁇ 10 13 ions / cm 2 or more and 1 ⁇ 10 17 ions / cm 2 or less, preferably 1 ⁇ 10 14 ions / cm 2 or more and 5 ⁇ 10 16 ions / cm 2 or less, more preferably 1. It can be in the range of ⁇ 10 15 ions / cm 2 or more and 3 ⁇ 10 16 ions / cm 2 or less.
  • the acceleration voltage can be, for example, in the range of 10 kV or more and 100 kV or less, preferably 30 kV or more and 90 kV or less, and more preferably 40 kV or more and 80 kV or less.
  • the dose amount is, for example, 1 ⁇ 10 13 ions / cm 2 or more and 1 ⁇ 10 17 ions / cm 2 or less, preferably 1 ⁇ 10 14 ions / cm 2 or more and 5 ⁇ 10 16 ions / cm 2 or less, more preferably 1. It can be in the range of ⁇ 10 15 ions / cm 2 or more and 3 ⁇ 10 16 ions / cm 2 or less.
  • the first element 140 can be supplied to the semiconductor layer 108 via the insulating layer 110 and the insulating layer 118a. Therefore, even when the semiconductor layer 108 has crystallinity, the damage received by the semiconductor layer 108 when the first element 140 is supplied can be reduced, and the crystallinity can be suppressed from being impaired. Therefore, it is suitable when the electrical resistance increases due to the decrease in crystallinity.
  • the first element 140 may be supplied to the semiconductor layer 108 before forming the insulating layer 118a. Further, the first element 140 may be supplied to the semiconductor layer 108 after the insulating layer 118b is formed.
  • the insulating layer 118a is covered to form the insulating layer 118b (FIG. 18C).
  • the film formation temperature of the insulating layer 118 is, for example, preferably 150 ° C. or higher and 400 ° C. or lower, more preferably 180 ° C. or higher and 360 ° C. or lower, and further preferably 200 ° C. or higher and 250 ° C. or lower.
  • Heat treatment may be performed after the insulating layer 118 is formed.
  • Transistor 100C can be manufactured by the above steps.
  • the process is the same as in ⁇ Manufacturing Method Example 1> described above up to the point where the insulating film 110f is formed (see FIGS. 15A to 15D).
  • the metal oxide film 114f is a film that will later become the metal oxide layer 114.
  • the metal oxide film 114f is preferably formed by a sputtering method in an atmosphere containing oxygen, for example. As a result, oxygen can be supplied to the insulating film 110f when the metal oxide film 114f is formed.
  • the above can be incorporated when the metal oxide film 114f is formed by a sputtering method using an oxide target containing a metal oxide similar to that of the semiconductor layer 108.
  • the metal oxide film 114f may be formed by a reactive sputtering method using oxygen as a film forming gas and a metal target.
  • oxygen as a film forming gas
  • metal target aluminum oxide film can be formed.
  • the oxygen flow rate ratio or oxygen partial pressure is, for example, higher than 0% and 100% or less, preferably 10% or more and 100% or less, more preferably 20% or more and 100% or less, still more preferably 30% or more and 100% or less, still more preferably. Is 40% or more and 100% or less. In particular, it is preferable that the oxygen flow rate ratio is 100% and the oxygen partial pressure is as close as possible to 100%.
  • the metal oxide film 114f By forming the metal oxide film 114f by the sputtering method in an atmosphere containing oxygen in this way, oxygen is supplied to the insulating film 110f and oxygen is released from the insulating film 110f when the metal oxide film 114f is formed. It can be prevented from detaching. As a result, an extremely large amount of oxygen can be trapped in the insulating film 110f. Then, by the subsequent heat treatment, a large amount of oxygen is supplied to the channel forming region of the semiconductor layer 108, oxygen deficiency in the channel forming region can be reduced, and a highly reliable transistor can be realized.
  • the substrate temperature at the time of film formation of the metal oxide film 114f is preferably room temperature or higher and 450 ° C. or lower, more preferably room temperature or higher and 300 ° C. or lower, further preferably room temperature or higher and 200 ° C. or lower, and further preferably room temperature or higher and 140 ° C. or lower. preferable.
  • the substrate temperature is room temperature or higher and lower than 140 ° C. because the productivity is high.
  • the substrate temperature at the time of forming the metal oxide film 114f is high, the crystallinity of the metal oxide film 114f becomes high, and the etching rate may become slow.
  • the etching rate may be high.
  • the film formation temperature of the metal oxide film 114f may be appropriately selected so as to obtain a desirable etching rate for the etchant used when processing the metal oxide film 114f.
  • Oxygen may be supplied from the insulating film 110f to the semiconductor layer 108 by performing a heat treatment after the formation of the metal oxide film 114f.
  • the heat treatment can be performed at a temperature of 200 ° C. or higher and 400 ° C. or lower in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas. It is not necessary to perform the heat treatment after the formation of the metal oxide film 114f. Further, the heat treatment may be performed at any stage after the formation of the metal oxide film 114f. Further, it may also serve as a subsequent heat treatment or a step of applying heat.
  • opening 142 a part of the metal oxide film 114f, the insulating layer 110f, and the insulating layer 103 is removed to form an opening 142 that reaches the conductive layer 106.
  • the conductive layer 106 and the conductive layer 112 to be formed later can be electrically connected via the opening 142.
  • a conductive film 112f to be a conductive layer 112 is formed (FIG. 19B). Since the above description can be referred to for the conductive film 112f, detailed description thereof will be omitted.
  • the wet etching method can be preferably used for forming the conductive layer 112 and the metal oxide layer 114. Since the above description can be referred to for the wet etching method, detailed description thereof will be omitted.
  • the conductive layer 112 and the metal oxide layer 114 may be formed by etching at least twice using different etching conditions or methods. For example, after etching the conductive film 112f and the metal oxide film 114f using an anisotropic etching method, the side surfaces of the conductive film 112f and the metal oxide film 114f are etched using an isotropic etching method. The end face may be retracted (also referred to as side etching). As a result, the conductive layer 112 and the metal oxide film 114 located inside the insulating layer 110 can be formed in a plan view.
  • the insulating film 110f is removed to form the insulating layer 110 in the region not covered by the resist mask (FIG. 19D). Since the above description can be referred to for the formation of the insulating layer 110, detailed description thereof will be omitted.
  • the resist mask is removed.
  • cleaning may be performed to remove impurities. Since the above description can be referred to for cleaning, detailed description thereof will be omitted.
  • the steps after the formation of the insulating layer 118 can refer to the description of ⁇ Manufacturing Method Example 1>, and thus the details will be omitted.
  • Transistor 100F can be manufactured by the above steps.
  • the process is the same as in ⁇ Manufacturing Method Example 1> described above up to the point where the insulating layer 110A is formed (see FIGS. 15A to 15D, FIGS. 16A to 16C, and FIG. 17A).
  • the resist mask 115 is reduced in size to form the resist mask 115a (FIG. 20A).
  • the resist mask 115a after reduction and the resist mask 115 before reduction are shown by broken lines.
  • the end portion of the resist mask 115a is preferably located outside the end portion of the conductive layer 112. That is, the end portion of the resist mask 115a is preferably located between the end portion of the conductive layer 112 and the end portion of the insulating layer 110A.
  • the ashing method can be preferably used for forming the resist mask 115a.
  • the area of the resist mask 115 in a plan view may be reduced, and the film thickness of the resist mask 115 may be reduced.
  • a part of the upper part of the insulating layer 110A is removed to form the insulating layer 110B (FIG. 20B).
  • Anisotropic etching is preferably used to form the insulating layer 110B.
  • the dry etching method can be preferably used.
  • the resist mask 115a is reduced to form the resist mask 115b (FIG. 20C).
  • FIG. 20C the resist mask 115b after reduction and the resist mask 115a before reduction are shown by broken lines.
  • the end of the resist mask 115b is preferably located outside the end of the conductive layer 112. That is, the end of the resist mask 115b is preferably located between the end of the conductive layer 112 and the end of the insulating layer 110B.
  • the ashing method can be preferably used for forming the resist mask 115b.
  • the area of the resist mask 115a in a plan view may be reduced, and the film thickness of the resist mask 115a may be reduced.
  • a part of the upper part of the insulating layer 110B is removed to form the insulating layer 110 (FIG. 21).
  • Anisotropic etching is preferably used to form the insulating layer 110.
  • the dry etching method can be preferably used.
  • the width L1 of the region 108L1, the width L2 of the region 108L2, and the width L3 of the region 108L3 can be controlled.
  • the resist mask 115b is removed.
  • cleaning may be performed to remove impurities. Since the above description can be referred to for cleaning, detailed description thereof will be omitted.
  • the steps after the formation of the insulating layer 118 can refer to the description of ⁇ Manufacturing Method Example 1>, and thus the details will be omitted.
  • Transistor 100G can be manufactured by the above steps.
  • ⁇ substrate ⁇ There are no major restrictions on the material of the substrate 102, but at least it must have heat resistance sufficient to withstand the subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like is used as the substrate 102. May be good. Further, those in which semiconductor elements are provided on these substrates may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 or the like may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate 102 and the transistor 100 or the like. The release layer can be used for separating from the substrate 102 and reprinting it on another substrate after partially or completely completing the semiconductor device on the release layer. At that time, the transistor 100 and the like can be reprinted on a substrate having poor heat resistance or a flexible substrate.
  • the insulating layer 103 can be formed by appropriately using a sputtering method, a CVD method, a vapor deposition method, a pulse laser deposition (PLD) method, or the like. Further, the insulating layer 103 can be formed, for example, by forming a single layer or a laminated oxide insulating film, an oxide nitride insulating film, a nitride insulating film or a nitride insulating film. In order to improve the interface characteristics with the semiconductor layer 108, it is preferable that at least the region of the insulating layer 103 in contact with the semiconductor layer 108 is formed of an oxide insulating film or an oxide nitride film. Further, it is preferable to use a film that releases oxygen by heating for the insulating layer 103.
  • the insulating layer 103 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga-Zn oxide, or the like may be used, and the insulating layer 103 may be provided as a single layer or laminated.
  • an oxide film such as a silicon nitride film or a film other than an oxide nitride film is used on the side of the insulating layer 103 in contact with the semiconductor layer 108
  • a pretreatment such as oxygen plasma treatment is performed on the surface in contact with the semiconductor layer 108.
  • the surface, or the vicinity of the surface is preferably oxidized.
  • the conductive layer 106 which functions as one of the source electrode or the drain electrode, and the conductive layer 120b, which functions as the other of the source electrode or the drain electrode, are composed of chromium, copper, aluminum, gold, silver, zinc, molybdenum, tantalum, and the like. It can be formed by using a metal element selected from titanium, tungsten, manganese, nickel, iron, and cobalt, an alloy containing the above-mentioned metal element as a component, an alloy combining the above-mentioned metal elements, and the like.
  • the conductive layer 106, the conductive layer 120a, and the conductive layer 120b have In-Sn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, and In.
  • Oxide conductors such as ⁇ Zn oxide, In—Sn—Si oxide, and In—Ga—Zn oxide or metal oxide films can also be applied.
  • an oxide conductor (OC: OxideConductor)
  • OC OxideConductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide becomes highly conductive and becomes a conductor.
  • a metal oxide that has been made into a conductor can be called an oxide conductor.
  • the conductive layer 106 or the like may have a laminated structure of a conductive film containing the oxide conductor (metal oxide) and a conductive film containing a metal or alloy. Wiring resistance can be reduced by using a conductive film containing a metal or alloy. At this time, it is preferable to apply a conductive film containing an oxide conductor to the side in contact with the insulating layer that functions as a gate insulating film.
  • the conductive layer 106, the conductive layer 120a, and the conductive layer 120b have one or more of the above-mentioned metal elements, particularly selected from titanium, tungsten, tantalum, and molybdenum.
  • metal elements particularly selected from titanium, tungsten, tantalum, and molybdenum.
  • the insulating layer 110 that functions as a gate insulating film of the transistor 100 or the like can be formed by a PECVD method, a sputtering method, or the like.
  • the insulating layer 110 includes a silicon oxide film, a silicon nitride film, a silicon nitride film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, an yttrium oxide film, a zirconium oxide film, a gallium oxide film, a tantalum oxide film, and a magnesium oxide film.
  • An insulating layer containing at least one lanthanum oxide film, cerium oxide film and neodymium oxide film can be used.
  • the insulating layer 110 may have a laminated structure of two layers or a laminated structure of three or more layers.
  • the insulating layer 110 in contact with the semiconductor layer 108 is preferably an oxide insulating film or an oxide nitride film, and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 110 is an insulating film capable of releasing oxygen.
  • forming the insulating layer 110 in an oxygen atmosphere performing heat treatment on the insulating layer 110 after film formation in an oxygen atmosphere, plasma treatment in an oxygen atmosphere after forming the insulating layer 110, etc.
  • oxygen can be supplied into the insulating layer 110.
  • an oxidizing gas for example, nitrous oxide, ozone, etc.
  • an oxidizing gas for example, nitrous oxide, ozone, etc.
  • the insulating layer 110 a material such as hafnium oxide having a higher relative permittivity than silicon oxide or silicon oxide can also be used. As a result, the film thickness of the insulating layer 110 can be increased and the leakage current due to the tunnel current can be suppressed.
  • crystalline hafnium oxide is preferable because it has a higher relative permittivity than amorphous hafnium oxide.
  • the sputtering target used for forming the In—M—Zn oxide preferably has an atomic number ratio of In to element M of 1 or more.
  • the atomic number ratio of the semiconductor layer 108 to be formed includes a variation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the semiconductor layer 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more. In this way, by using a metal oxide having a wider energy gap than silicon, the off-current of the transistor can be reduced.
  • a metal oxide having a low carrier concentration for the semiconductor layer 108 it is preferable to use a metal oxide having a low carrier concentration for the semiconductor layer 108.
  • the impurity concentration in the metal oxide may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • Impurities in the metal oxide include, for example, hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide. If the channel formation region in the metal oxide contains oxygen deficiency, the transistor may have normally-on characteristics. Furthermore, a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of a metal oxide.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the metal oxide, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably. Is less than 5 ⁇ 10 18 atoms / cm 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be imparted by using a metal oxide in which impurities such as hydrogen are sufficiently reduced in the channel formation region of the transistor.
  • the carrier concentration of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3, and less than 1 ⁇ 10 16 cm -3 . It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm - 3 .
  • the semiconductor layer 108 preferably has a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC structure, a polycrystalline structure, a microcrystal structure, or an amorphous structure described later.
  • the amorphous structure has the highest defect level density
  • the CAAC structure has the lowest defect level density.
  • CAAC c-axis aligned critical
  • the CAAC structure is one of crystal structures such as a thin film having a plurality of nanocrystals (crystal regions having a maximum diameter of less than 10 nm), and each nanocrystal has a c-axis oriented in a specific direction and an a-axis.
  • the b-axis has a crystal structure having no orientation and having a feature that nanocrystals are continuously connected to each other without forming grain boundaries.
  • a thin film having a CAAC structure has a feature that the c-axis of each nanocrystal tends to be oriented in the thickness direction of the thin film, the normal direction of the surface to be formed, or the normal direction of the surface of the thin film.
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS since a clear crystal grain boundary cannot be confirmed, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability.
  • crystallography it is common to take a unit cell with a specific axis as the c axis for the three axes (crystal axes) of the a-axis, b-axis, and c-axis that compose the unit cell. ..
  • crystal axes the three axes
  • b-axis the axis
  • c-axis the axis intersecting the layers.
  • a typical example of a crystal having such a layered structure is graphite classified into a hexagonal system, in which the a-axis and b-axis of the unit cell are parallel to the cleavage plane and the c-axis is orthogonal to the cleavage plane.
  • the crystal of InGaZnO 4 having a layered structure of YbFe 2 O 4 type can be classified into a hexagonal system, and the a-axis and b-axis of the unit cell are parallel to the plane direction of the layer and the c-axis. Is orthogonal to the layers (ie, a-axis and b-axis).
  • the crystal part may not be clearly confirmed in the observation image by TEM.
  • the crystal portion contained in the microcrystalline oxide semiconductor film often has a size of 1 nm or more and 100 nm or less, or 1 nm or more and 10 nm or less.
  • an oxide semiconductor film having nanocrystals nc: nanocrystal
  • nc-OS nanocrystalline Oxide Semiconductor
  • the crystal grain boundary may not be clearly confirmed in the observation image by TEM.
  • the nc-OS film has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • the nc-OS film does not show regularity in crystal orientation between different crystal portions. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS film may be indistinguishable from the amorphous oxide semiconductor film depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD apparatus using an X-ray having a diameter larger than that of the crystal portion, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • a probe diameter for example, 1 nm or more and 30 nm or less
  • the nc-OS film has a lower defect level density than the amorphous oxide semiconductor film.
  • the nc-OS film there is no regularity in crystal orientation between different crystal portions. Therefore, the nc-OS film has a higher defect level density than the CAAC-OS film. Therefore, the nc-OS film may have a higher carrier concentration and higher electron mobility than the CAAC-OS film. Therefore, a transistor using an nc-OS film may exhibit high field effect mobility.
  • the nc-OS film can be formed by reducing the oxygen flow rate ratio at the time of film formation as compared with the CAAC-OS film.
  • the nc-OS film can also be formed by lowering the substrate temperature at the time of film formation as compared with the CAAC-OS film.
  • the nc-OS film can be formed even when the substrate temperature is relatively low (for example, a temperature of 130 ° C. or lower) or the substrate is not heated. Therefore, when a large glass substrate or a resin substrate is used. It is suitable for and can increase productivity.
  • the metal oxide formed by the sputtering method using the above target at a substrate temperature of 100 ° C. or higher and 130 ° C. or lower has a crystal structure of either an nc (nano crystal) structure or a CAAC structure, or a structure in which these are mixed. Easy to take.
  • the metal oxide formed by the sputtering method with the substrate temperature at room temperature (RT) tends to have an nc crystal structure.
  • the room temperature (RT) referred to here includes the temperature when the substrate is not heated.
  • CAAC c-axis aligned composite
  • CAC Cloud-Aligned Composite
  • the CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material.
  • the conductive function is the function of flowing electrons (or holes) that serve as carriers
  • the insulating function is the function of flowing electrons (or holes) that serve as carriers. It is a function that does not shed.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region may be dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. ..
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region.
  • the carriers when the carriers flow, the carriers mainly flow in the components having a narrow gap.
  • the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the ON state of the transistor.
  • CAC-OS or the CAC-metal composite can also be referred to as a matrix composite material (matrix composite) or a metal matrix composite material (metal matrix composite).
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • FIG. 22A shows a top view of the display device 700.
  • the display device 700 has a first substrate 701 and a second substrate 705 bonded by the sealing material 712. Further, in the region sealed by the first substrate 701, the second substrate 705, and the sealing material 712, the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are provided on the first substrate 701. Be done. Further, the pixel unit 702 is provided with a plurality of display elements.
  • An FPC terminal portion 708 to which an FPC 716 (FPC: Flexible printed circuit board) is connected is provided in a portion of the first substrate 701 that does not overlap with the second substrate 705.
  • FPC 716 Flexible printed circuit board
  • Various signals and the like are supplied by the FPC 716 to the pixel unit 702, the source driver circuit unit 704, and the gate driver circuit unit 706 via the FPC terminal unit 708 and the signal line 710.
  • a plurality of gate driver circuit units 706 may be provided. Further, the gate driver circuit unit 706 and the source driver circuit unit 704 may be in the form of an IC chip separately formed and packaged on a semiconductor substrate or the like. The IC chip can be mounted on the first substrate 701 or on the FPC 716.
  • the transistor which is the semiconductor device of one aspect of the present invention can be applied to the transistor included in the pixel unit 702, the source driver circuit unit 704, and the gate driver circuit unit 706.
  • Examples of the display element provided in the pixel unit 702 include a liquid crystal element and a light emitting element.
  • a liquid crystal element a transmissive type liquid crystal element, a reflective type liquid crystal element, a semi-transmissive type liquid crystal element, or the like can be used.
  • the light emitting element include self-luminous light emitting elements such as LED (Light Emitting Diode), OLED (Organic LED), QLED (Quantum-dot LED), and semiconductor laser.
  • a shutter type or optical interference type MEMS (Micro Electro Electro Mechanical Systems) element a display element to which a microcapsule method, an electrophoresis method, an electrowetting method, an electronic powder fluid (registered trademark) method, or the like is applied is used. You can also do it.
  • MEMS Micro Electro Electro Mechanical Systems
  • the display device 700A shown in FIG. 22B is an example of a display device to which a flexible resin layer 743 is applied instead of the first substrate 701 and can be used as a flexible display.
  • the pixel portion 702 is not rectangular, but the corners are arcuate. Further, as shown in the region P1 in FIG. 22B, it has a pixel portion 702 and a notch portion in which a part of the resin layer 743 is cut off.
  • the pair of gate driver circuit units 706 are provided on both sides of the pixel unit 702. Further, the gate driver circuit unit 706 is provided along the arcuate contour at the corner portion of the pixel unit 702.
  • the resin layer 743 has a shape in which the portion where the FPC terminal portion 708 is provided protrudes. Further, a part of the resin layer 743 including the FPC terminal portion 708 can be folded back in the region P2 in FIG. 22B. By folding back a part of the resin layer 743, the display device 700A can be mounted on an electronic device in a state where the FPC 716 is placed on the back side of the pixel portion 702, and the space of the electronic device can be saved. ..
  • the IC717 is mounted on the FPC716 connected to the display device 700A.
  • the IC717 has a function as, for example, a source driver circuit.
  • the source driver circuit unit 704 in the display device 700A can be configured to include at least one of a protection circuit, a buffer circuit, a demultiplexer circuit, and the like.
  • the display device 700B shown in FIG. 22C is a display device that can be suitably used for an electronic device having a large screen.
  • the display device 700B can be suitably used for, for example, a television device, a monitor device, a personal computer (including a notebook type or a desktop type), a tablet terminal, a digital signage, and the like.
  • the display device 700B has a plurality of source driver ICs 721 and a pair of gate driver circuit units 722.
  • a plurality of source drivers IC721 are attached to FPC723, respectively. Further, in the plurality of FPC723s, one terminal is connected to the first board 701 and the other terminal is connected to the printed circuit board 724. By bending the FPC 723, the printed circuit board 724 can be arranged on the back side of the pixel portion 702 and mounted on an electronic device, so that the space of the electronic device can be saved.
  • the gate driver circuit unit 722 is formed on the first substrate 701. As a result, an electronic device having a narrow frame can be realized.
  • a large-sized and high-resolution display device can be realized.
  • an extremely high resolution display device having a resolution of 4K2K or 8K4K it is possible to realize an extremely high resolution display device having a resolution of 4K2K or 8K4K.
  • FIGS. 23 to 26 are cross-sectional views taken along the alternate long and short dash line QR shown in FIG. 22A, respectively.
  • FIG. 26 is a cross-sectional view taken along the alternate long and short dash line ST in the display device 700A shown in FIG. 22B.
  • 23 and 24 are configurations using a liquid crystal element as a display element
  • FIGS. 25 and 26 are configurations using an EL element.
  • the display device shown in FIGS. 23 to 26 includes a routing wiring unit 711, a pixel unit 702, a source driver circuit unit 704, and an FPC terminal unit 708.
  • the routing wiring unit 711 has a signal line 710.
  • the pixel unit 702 includes a transistor 750 and a capacitive element 790.
  • the source driver circuit unit 704 has a transistor 752.
  • FIG. 24 shows a case where the capacitance element 790 is not provided.
  • the transistor illustrated in the first embodiment can be applied.
  • the transistor used in this embodiment has an oxide semiconductor film that is highly purified and suppresses the formation of oxygen deficiency.
  • the transistor can reduce the off-current. Therefore, the holding time of the electric signal such as the image signal can be lengthened, and the writing interval of the image signal or the like can be set long. Therefore, the frequency of refresh operations can be reduced, which has the effect of reducing power consumption.
  • the transistor used in this embodiment can obtain a relatively high field effect mobility, it can be driven at high speed.
  • a switching transistor in a pixel portion and a driver transistor used in a drive circuit portion can be formed on the same substrate. That is, a configuration in which a drive circuit formed of a silicon wafer or the like is not applied is also possible, and the number of parts of the display device can be reduced. Further, even in the pixel portion, a high-quality image can be provided by using a transistor capable of high-speed driving.
  • the capacitive element 790 shown in FIGS. 23, 25, and 26 is formed by processing a lower electrode formed by processing the same film as the first gate electrode of the transistor 750 and processing the same metal oxide as the semiconductor layer. It has an upper electrode formed in the above.
  • the upper electrode has a low resistance as in the source region and drain region of the transistor 750. Further, a part of an insulating film that functions as a first gate insulating layer of the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitive element 790 has a laminated structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes. Further, wiring obtained by processing the same film as the source electrode and drain electrode of the transistor is connected to the upper electrode.
  • a flattening insulating film 770 is provided on the transistor 750, the transistor 752, and the capacitive element 790.
  • the transistor 750 included in the pixel unit 702 and the transistor 752 included in the source driver circuit unit 704 may use transistors having different structures. For example, a top gate type transistor may be applied to either one, and a bottom gate type transistor may be applied to the other.
  • the gate driver circuit unit 706 is the same as the source driver circuit unit 704.
  • the signal line 710 is formed of the same conductive film as the source electrode and drain electrode of the transistors 750 and 752. At this time, it is preferable to use a material having a low resistance such as a material containing a copper element because the signal delay due to the wiring resistance is small and the display on a large screen becomes possible.
  • the FPC terminal portion 708 has a wiring 760, an anisotropic conductive film 780, and an FPC 716, part of which functions as a connection electrode.
  • the wiring 760 is electrically connected to the terminal of the FPC 716 via the anisotropic conductive film 780.
  • the wiring 760 is formed of the same conductive film as the source electrodes and drain electrodes of the transistors 750 and 752.
  • a flexible substrate such as a glass substrate or a plastic substrate can be used.
  • a flexible substrate it is preferable to provide an insulating layer having a barrier property against water and hydrogen between the first substrate 701 and the transistor 750 and the like.
  • a light-shielding film 738, a colored film 736, and an insulating film 734 in contact with these are provided.
  • the display device 700 shown in FIG. 23 has a liquid crystal element 775 and a spacer 778.
  • the liquid crystal element 775 has a conductive layer 772, a conductive layer 774, and a liquid crystal layer 776 between them.
  • the conductive layer 774 is provided on the side of the second substrate 705 and has a function as a common electrode. Further, the conductive layer 772 is electrically connected to the source electrode or the drain electrode of the transistor 750.
  • the conductive layer 772 is formed on the flattening insulating film 770 and functions as a pixel electrode.
  • a material that is transparent to visible light or a material that is reflective can be used.
  • the translucent material for example, an oxide material containing indium, zinc, tin and the like may be used.
  • the reflective material for example, a material containing aluminum, silver, or the like may be used.
  • the display device 700 becomes a reflective liquid crystal display device.
  • a translucent material is used for the conductive layer 772, a transmissive liquid crystal display device is obtained.
  • a polarizing plate is provided on the viewing side.
  • a pair of polarizing plates are provided so as to sandwich the liquid crystal element.
  • the display device 700 shown in FIG. 24 shows an example in which a liquid crystal element 775 of a transverse electric field method (for example, FFS mode) is used.
  • a conductive layer 774 that functions as a common electrode is provided on the conductive layer 772 via an insulating layer 773.
  • the orientation state of the liquid crystal layer 776 can be controlled by the electric field generated between the conductive layer 772 and the conductive layer 774.
  • the holding capacity can be configured by the laminated structure of the conductive layer 774, the insulating layer 773, and the conductive layer 772. Therefore, it is not necessary to separately provide a capacitance element, and the aperture ratio can be increased.
  • an alignment film in contact with the liquid crystal layer 776 may be provided.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a retardation member, and an antireflection member
  • a light source such as a backlight and a side light
  • the liquid crystal layer 776 includes a thermotropic liquid crystal, a low molecular weight liquid crystal, a high molecular weight liquid crystal, a high molecular weight dispersed liquid crystal (PDLC: Polymer Dispersed Liquid Crystal), a high molecular weight network type liquid crystal (PNLC: Polymer Network Liquid Crystal), and a strong dielectric liquid crystal. , Anti-strong dielectric liquid crystal and the like can be used. Further, when the transverse electric field method is adopted, a liquid crystal showing a blue phase without using an alignment film may be used.
  • the modes of the liquid crystal element are TN (Twisted Nematic) mode, VA (Vertical Birefringence) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, ASM (Axially symmetric) mode, ASM (Axially symmetric) (Optically Compensated Birefringence) mode, ECB (Electrically Controlled Birefringence) mode, guest host mode and the like can be used.
  • TN Transmission Nematic
  • VA Very Birefringence
  • IPS In-Plane-Switching
  • FFS Frringe Field Switching
  • ASM Axially symmetric
  • ASM Axially symmetric
  • ECB Electrically Controlled Birefringence
  • a scattering type liquid crystal in which a polymer dispersion type liquid crystal or a polymer network type liquid crystal is used for the liquid crystal layer 776.
  • a black-and-white display may be performed without providing the colored film 736, or a color display may be performed using the colored film 736.
  • a time division display method (also referred to as a field sequential driving method) in which color display is performed based on the time-addition color mixing method may be applied.
  • the structure may be such that the colored film 736 is not provided.
  • the time division display method it is not necessary to provide sub-pixels exhibiting the respective colors of R (red), G (green), and B (blue), so that the aperture ratio of the pixels can be improved and the definition can be improved. There are advantages such as increasing the degree.
  • the display device 700 shown in FIG. 25 has a light emitting element 782.
  • the light emitting element 782 has a conductive layer 772, an EL layer 786, and a conductive film 788.
  • the EL layer 786 has an organic compound or an inorganic compound such as a quantum dot.
  • Examples of materials that can be used for organic compounds include fluorescent materials and phosphorescent materials.
  • Examples of materials that can be used for quantum dots include colloidal quantum dot materials, alloy-type quantum dot materials, core-shell type quantum dot materials, and core-type quantum dot materials.
  • the display device 700 shown in FIG. 25 is provided with an insulating film 730 that covers a part of the conductive layer 772 on the flattening insulating film 770.
  • the light emitting element 782 has a translucent conductive film 788 and is a top emission type light emitting element.
  • the light emitting element 782 may have a bottom emission structure that emits light to the conductive layer 772 side or a dual emission structure that emits light to both the conductive layer 772 side and the conductive film 788 side.
  • the colored film 736 is provided at a position where it overlaps with the light emitting element 782, and the light shielding film 738 is provided at a position where it overlaps with the insulating film 730, the routing wiring portion 711, and the source driver circuit portion 704.
  • the colored film 736 and the light-shielding film 738 are covered with an insulating film 734. Further, the space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732.
  • the EL layer 786 is formed in an island shape for each pixel or in a striped shape for each pixel row, that is, it is formed by painting separately, the colored film 736 may not be provided.
  • FIG. 26 shows a configuration of a display device that can be suitably applied to a flexible display.
  • FIG. 26 is a cross-sectional view taken along the alternate long and short dash line ST in the display device 700A shown in FIG. 22B.
  • the display device 700A shown in FIG. 26 has a configuration in which a support substrate 745, an adhesive layer 742, a resin layer 743, and an insulating layer 744 are laminated in place of the first substrate 701 shown in FIG. 25.
  • the transistor 750, the capacitive element 790, and the like are provided on the insulating layer 744 provided on the resin layer 743.
  • the support substrate 745 is a substrate that contains organic resin, glass, etc., and is thin enough to have flexibility.
  • the resin layer 743 is a layer containing an organic resin such as polyimide or acrylic.
  • the insulating layer 744 includes an inorganic insulating film such as silicon oxide, silicon nitriding, and silicon nitride.
  • the resin layer 743 and the support substrate 745 are attached to each other by the adhesive layer 742.
  • the resin layer 743 is preferably thinner than the support substrate 745.
  • the display device 700 shown in FIG. 26 has a protective layer 740 in place of the second substrate 705 shown in FIG. 25.
  • the protective layer 740 is attached to the sealing film 732.
  • a glass substrate, a resin film, or the like can be used as the protective layer 740.
  • an optical member such as a polarizing plate or a scattering plate, an input device such as a touch sensor panel, or a configuration in which two or more of these are laminated may be applied.
  • the EL layer 786 of the light emitting element 782 is provided in an island shape on the insulating film 730 and the conductive layer 772. By forming the EL layer 786 so that the emission color is different for each sub-pixel, color display can be realized without using the coloring film 736. Further, a protective layer 741 is provided so as to cover the light emitting element 782.
  • the protective layer 741 has a function of preventing impurities such as water from diffusing into the light emitting element 782. It is preferable to use an inorganic insulating film for the protective layer 741. Further, it is more preferable to have a laminated structure including one or more inorganic insulating films and one or more organic insulating films.
  • FIG. 26 shows a bendable region P2.
  • the region P2 has a support substrate 745, an adhesive layer 742, and a portion in which an inorganic insulating film such as an insulating layer 744 is not provided. Further, in the region P2, a resin layer 746 is provided so as to cover the wiring 760.
  • An input device may be provided in the display device shown in FIGS. 23 to 26.
  • Examples of the input device include a touch sensor and the like.
  • various methods such as a capacitance method, a resistance film method, a surface acoustic wave method, an infrared method, an optical method, and a pressure sensitive method can be used. Alternatively, two or more of these may be used in combination.
  • the touch panel configuration is a so-called in-cell type touch panel in which an input device is formed between a pair of substrates, a so-called on-cell type touch panel in which an input device is formed on a display device, or a display device.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the display device shown in FIG. 27A has a pixel unit 502, a drive circuit unit 504, a protection circuit 506, and a terminal unit 507.
  • the protection circuit 506 may not be provided.
  • the transistor of one aspect of the present invention can be applied to the transistor included in the pixel unit 502 and the drive circuit unit 504. Further, the transistor of one aspect of the present invention may be applied to the protection circuit 506.
  • the pixel unit 502 has a plurality of pixel circuits 501 for driving a plurality of display elements arranged in X rows and Y columns (X and Y are independently two or more natural numbers).
  • the drive circuit unit 504 has a drive circuit such as a gate driver 504a that outputs a scanning signal to the gate lines GL_1 to GL_X and a source driver 504b that supplies a data signal to the data lines DL_1 to DL_Y.
  • the gate driver 504a may be configured to have at least a shift register.
  • the source driver 504b is configured by using, for example, a plurality of analog switches. Further, the source driver 504b may be configured by using a shift register or the like.
  • the terminal portion 507 refers to a portion provided with a terminal for inputting a power supply, a control signal, an image signal, etc. from an external circuit to the display device.
  • the protection circuit 506 is a circuit that makes the wiring connected to itself in a conductive state when a potential outside a certain range is applied to the wiring and another wiring.
  • the protection circuit 506 shown in FIG. 27A is, for example, the gate lines GL_1 to GL_X which are the wirings between the gate driver 504a and the pixel circuit 501, or the data lines DL_1 to DL_Y which are the wirings between the source driver 504b and the pixel circuit 501. It is connected to various wirings.
  • the gate driver 504a and the source driver 504b may be provided on the same substrate as the pixel portion 502, respectively, or may be a substrate on which a gate driver circuit or a source driver circuit is separately formed (for example, a single crystal semiconductor or a polycrystalline semiconductor).
  • the formed drive circuit board may be mounted on the board by COG or TAB (Tape Automated Bonding).
  • the plurality of pixel circuits 501 shown in FIG. 27A can have, for example, the configurations shown in FIGS. 27B and 27C.
  • the pixel circuit 501 shown in FIG. 27B includes a liquid crystal element 570, a transistor 550, and a capacitance element 560. Further, a data line DL_n, a gate line GL_m, a potential supply line VL, and the like are connected to the pixel circuit 501.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specifications of the pixel circuit 501.
  • the orientation state of the liquid crystal element 570 is set according to the written data.
  • a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 of each of the plurality of pixel circuits 501. Further, different potentials may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 of each row.
  • the pixel circuit 501 shown in FIG. 27C has a transistor 552, a transistor 554, a capacitance element 562, and a light emitting element 57 2. Further, a data line DL_n, a gate line GL_m, a potential supply line VL_a, a potential supply line VL_b, and the like are connected to the pixel circuit 501.
  • one of the potential supply line VL_a and the potential supply line VL_b is given a high power supply potential (VDD), and the other is given a low power supply potential (VSS).
  • VDD high power supply potential
  • VSS low power supply potential
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • FIG. 28A shows a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitance C1, and a circuit 401. Further, wiring S1, wiring S2, wiring G1 and wiring G2 are connected to the pixel circuit 400.
  • the gate is connected to the wiring G1
  • one of the source and drain is connected to the wiring S1
  • the other of the source and drain is connected to one electrode of the capacitance C1.
  • the transistor M2 connects the gate to the wiring G2, one of the source and the drain to the wiring S2, the other of the source and the drain to the other electrode of the capacitance C1, and the circuit 401, respectively.
  • the circuit 401 is a circuit including at least one display element.
  • Various elements can be used as the display element, and typically, a light emitting element such as an organic EL element or an LED element, a liquid crystal element, a MEMS (Micro Electro Mechanical Systems) element or the like can be applied.
  • node N1 The node connecting the transistor M1 and the capacitance C1 is referred to as node N1, and the node connecting the transistor M2 and the circuit 401 is referred to as node N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, by turning off the transistor M2, the potential of the node N2 can be maintained. Further, by writing a predetermined potential to the node N1 via the transistor M1 with the transistor M2 turned off, the potential of the node N2 is changed according to the displacement of the potential of the node N1 by the capacitive coupling via the capacitance C1. Can be changed.
  • the transistor to which the oxide semiconductor illustrated in the first embodiment is applied can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 and the node N2 can be maintained for a long period of time due to the extremely low off current.
  • a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 28B is a timing chart relating to the operation of the pixel circuit 400.
  • the effects of various resistors such as wiring resistance, parasitic capacitance of transistors and wiring, and the threshold voltage of transistors are not considered here.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing the potential to the node N2
  • the period T2 is a period for writing the potential to the node N1.
  • Period T1 During the period T1, both the wiring G1 and the wiring G2 are given a potential to turn on the transistor. Further, the potential V ref , which is a fixed potential, is supplied to the wiring S1, and the first data potential V w is supplied to the wiring S2.
  • the potential V ref is given to the node N1 from the wiring S1 via the transistor M1. Further, the node N2 is given a first data potential V w from the wiring S2 via the transistor M2. Therefore, the capacitance C1 is in a state where the potential difference V w ⁇ V ref is held.
  • the wiring G1 is given a potential for turning on the transistor M1, and the wiring G2 is given a potential for turning off the transistor M2. Further, a second data potential V data is supplied to the wiring S1.
  • a predetermined constant potential may be applied to the wiring S2, or the wiring S2 may be in a floating state.
  • a second data potential V data is given to the node N1 from the wiring S1 via the transistor M1.
  • the potential of the node N2 changes by the potential dV according to the second data potential V data due to the capacitive coupling by the capacitance C1. That is, the potential obtained by adding the first data potential V w and the potential dV is input to the circuit 401.
  • FIG. 28B shows that the potential dV is a positive value, it may be a negative value. That is, the second data potential V data may be lower than the potential V ref .
  • the potential dV is roughly determined by the capacitance value of the capacitance C1 and the capacitance value of the circuit 401.
  • the potential dV becomes a potential close to the second data potential V data .
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including the display element by combining two types of data signals, it is possible to correct the gradation in the pixel circuit 400.
  • the pixel circuit 400 can also generate a potential that exceeds the maximum potential that can be supplied to the wiring S1 and the wiring S2. For example, when a light emitting element is used, high dynamic range (HDR) display and the like can be performed. Further, when a liquid crystal element is used, overdrive drive and the like can be realized.
  • HDR high dynamic range
  • the pixel circuit 400LC shown in FIG. 28C has a circuit 401LC.
  • the circuit 401LC has a liquid crystal element LC and a capacitance C2.
  • the liquid crystal element LC has a wiring in which one electrode is connected to the other electrode of the capacitance C1, the other electrode of the source and drain of the transistor M2, and one electrode of the capacitance C2, and the other electrode is given the potential V com2. Connecting.
  • the capacitance C2 is connected to a wiring in which the other electrode is provided with the potential V com1 .
  • Capacity C2 functions as a holding capacity.
  • the capacity C2 can be omitted if it is unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, for example, it is possible to realize a high-speed display by overdrive driving, or to apply a liquid crystal material having a high driving voltage. Further, by supplying the correction signal to the wiring S1 or the wiring S2, the gradation can be corrected according to the operating temperature, the deterioration state of the liquid crystal element LC, and the like.
  • the pixel circuit 400EL shown in FIG. 28D has a circuit 401EL.
  • the circuit 401EL has a light emitting element EL, a transistor M3, and a capacitance C2.
  • the gate is connected to one electrode of the capacitance C2, one of the source and the drain is connected to the wiring to which the potential VH is given, and the other is connected to one electrode of the light emitting element EL.
  • the capacitance C2 connects the other electrode to a wiring to which the potential V com is given.
  • the light emitting element EL is connected to a wiring in which the other electrode is given the potential VL .
  • the transistor M3 has a function of controlling the current supplied to the light emitting element EL.
  • the capacity C2 functions as a holding capacity. The capacity C2 can be omitted if it is unnecessary.
  • the transistor M3 may be connected to the cathode side. At that time, the values of the potential V H and the potential VL can be changed as appropriate.
  • the pixel circuit 400EL can pass a large current through the light emitting element EL by giving a high potential to the gate of the transistor M3, for example, HDR display can be realized. Further, by supplying the correction signal to the wiring S1 or the wiring S2, it is possible to correct the variation in the electrical characteristics of the transistor M3 and the light emitting element EL.
  • circuit is not limited to the circuit illustrated in FIGS. 28C and 28D, and a transistor or capacitance may be added separately.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the display module 6000 shown in FIG. 29A has a display device 6006, a frame 6009, a printed circuit board 6010, and a battery 6011 to which an FPC 6005 is connected between the upper cover 6001 and the lower cover 6002.
  • a display device manufactured using one aspect of the present invention can be used for the display device 6006.
  • the display device 6006 can realize a display module having extremely low power consumption.
  • the shape and dimensions of the upper cover 6001 and the lower cover 6002 can be appropriately changed according to the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a protective function of the display device 6006, a function of blocking electromagnetic waves generated by the operation of the printed circuit board 6010, a function of a heat radiating plate, and the like.
  • the printed circuit board 6010 has a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • FIG. 29B is a schematic cross-sectional view of the display module 6000 including an optical touch sensor.
  • the display module 6000 has a light emitting unit 6015 and a light receiving unit 6016 provided on the printed circuit board 6010. Further, a pair of light guide portions (light guide portion 6017a, light guide portion 6017b) are provided in a region surrounded by the upper cover 6001 and the lower cover 6002.
  • the display device 6006 is provided so as to be overlapped with the printed circuit board 6010 and the battery 6011 with the frame 6009 in between.
  • the display device 6006 and the frame 6009 are fixed to the light guide unit 6017a and the light guide unit 6017b.
  • the light 6018 emitted from the light emitting unit 6015 reaches the light receiving unit 6016 through the light guide unit 6017b via the upper part of the display device 6006 by the light guide unit 6017a.
  • the touch operation can be detected by blocking the light 6018 by a detected object such as a finger or a stylus.
  • a plurality of light emitting units 6015 are provided, for example, along two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting unit 6015. As a result, the information on the position where the touch operation is performed can be acquired.
  • the light emitting unit 6015 can use a light source such as an LED element, and it is particularly preferable to use a light source that emits infrared rays.
  • a light source such as an LED element
  • a photoelectric element that receives the light emitted by the light emitting unit 6015 and converts it into an electric signal can be used.
  • a photodiode capable of receiving infrared rays can be used.
  • the light emitting unit 6015 and the light receiving unit 6016 can be arranged under the display device 6006 by the light guide unit 6017a and the light guide unit 6017b that transmit the light 6018, and the external light reaches the light receiving unit 6016 and the touch sensor. Can be suppressed from malfunctioning. In particular, if a resin that absorbs visible light and transmits infrared rays is used, the malfunction of the touch sensor can be suppressed more effectively.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the electronic device 6500 shown in FIG. 30A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display unit 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display unit 6502 has a touch panel function.
  • a display device can be applied to the display unit 6502.
  • FIG. 30B is a schematic cross-sectional view including the end of the housing 6501 on the microphone 6506 side.
  • a translucent protective member 6510 is provided on the display surface side of the housing 6501, and the display panel 6511, the optical member 6512, the touch sensor panel 6513, and the printed circuit board are provided in the space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are arranged.
  • the display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back in the area outside the display unit 6502.
  • FPC6515 is connected to the folded portion.
  • IC6516 is mounted on FPC6515.
  • the FPC 6515 is connected to a terminal provided on the printed circuit board 6517.
  • a flexible display panel according to one aspect of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, it is possible to mount a large-capacity battery 6518 while suppressing the thickness of the electronic device. Further, by folding back a part of the display panel 6511 and arranging the connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device having a narrow frame can be realized.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the electronic device illustrated below is provided with a display device according to an aspect of the present invention in the display unit. Therefore, it is an electronic device in which high resolution is realized. In addition, it can be an electronic device that has both high resolution and a large screen.
  • An image having a resolution of, for example, full high-definition, 4K2K, 8K4K, 16K8K, or higher can be displayed on the display unit of the electronic device of one aspect of the present invention.
  • Electronic devices include, for example, television devices, notebook personal computers, monitor devices, digital signage, pachinko machines, game machines, and other electronic devices with relatively large screens, as well as digital cameras, digital video cameras, and digital photo frames. , Mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
  • An electronic device to which one aspect of the present invention is applied can be incorporated along a flat surface or a curved surface of an inner wall or an outer wall of a house or a building, an interior or an exterior of an automobile or the like.
  • FIG. 31A is a diagram showing the appearance of the camera 8000 with the finder 8100 attached.
  • the camera 8000 has a housing 8001, a display unit 8002, an operation button 8003, a shutter button 8004, and the like.
  • a removable lens 8006 is attached to the camera 8000.
  • the lens 8006 and the housing may be integrated.
  • the camera 8000 can take an image by pressing the shutter button 8004 or touching the display unit 8002 that functions as a touch panel.
  • the housing 8001 has a mount having electrodes, and a strobe device or the like can be connected in addition to the finder 8100.
  • the finder 8100 has a housing 8101, a display unit 8102, a button 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the finder 8100 can display an image or the like received from the camera 8000 on the display unit 8102.
  • Button 8103 has a function as a power button or the like.
  • the display device of one aspect of the present invention can be applied to the display unit 8002 of the camera 8000 and the display unit 8102 of the finder 8100.
  • the camera 8000 with a built-in finder may be used.
  • FIG. 31B is a diagram showing the appearance of the head-mounted display 8200.
  • the head-mounted display 8200 has a mounting unit 8201, a lens 8202, a main body 8203, a display unit 8204, a cable 8205, and the like. Further, the mounting portion 8201 has a built-in battery 8206.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 is provided with a wireless receiver or the like, and the received video information can be displayed on the display unit 8204. Further, the main body 8203 is provided with a camera, and information on the movements of the user's eyeballs and eyelids can be used as input means.
  • the mounting unit 8201 may be provided with a plurality of electrodes capable of detecting the current flowing with the movement of the user's eyeball at a position where it touches the user, and may have a function of recognizing the line of sight. Further, it may have a function of monitoring the pulse of the user by the current flowing through the electrode. Further, the mounting unit 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and has a function of displaying the biometric information of the user on the display unit 8204 and the movement of the head of the user. It may have a function of changing the image displayed on the display unit 8204 according to the above.
  • a display device can be applied to the display unit 8204.
  • the head-mounted display 8300 includes a housing 8301, a display unit 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually recognize the display of the display unit 8302 through the lens 8305. It is preferable that the display unit 8302 is arranged in a curved shape because the user can feel a high sense of presence. Further, by visually recognizing another image displayed in a different area of the display unit 8302 through the lens 8305, a three-dimensional display using parallax or the like can be performed.
  • the configuration is not limited to the configuration in which one display unit 8302 is provided, and two display units 8302 may be provided and one display unit may be arranged for one eye of the user.
  • the display device of one aspect of the present invention can be applied to the display unit 8302. Since the display device having the semiconductor device of one aspect of the present invention has extremely high definition, even if the display device is enlarged by using the lens 8305 as shown in FIG. 31E, the pixels are not visually recognized by the user, and the display device has a more realistic feeling. Can display high-quality images.
  • the electronic devices shown in FIGS. 32A to 32G include a housing 9000, a display unit 9001, a speaker 9003, an operation key 9005 (including a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed). , Acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared (Including the function of), microphone 9008, and the like.
  • the electronic devices shown in FIGS. 32A to 32G have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing by various software (programs), It can have a wireless communication function, a function of reading and processing a program or data recorded on a recording medium, and the like.
  • the functions of the electronic device are not limited to these, and can have various functions.
  • the electronic device may have a plurality of display units.
  • the electronic device even if the electronic device is provided with a camera or the like, it has a function of shooting a still image or a moving image and saving it on a recording medium (external or built in the camera), a function of displaying the shot image on a display unit, and the like. Good.
  • FIGS. 32A to 32G The details of the electronic devices shown in FIGS. 32A to 32G will be described below.
  • FIG. 32A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate a large screen, for example, a display unit 9001 having a size of 50 inches or more, or 100 inches or more.
  • FIG. 32B is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as, for example, a smartphone.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like. Further, the mobile information terminal 9101 can display character and image information on a plurality of surfaces thereof.
  • FIG. 32B shows an example in which three icons 9050 are displayed. Further, the information 9051 indicated by the broken line rectangle can be displayed on another surface of the display unit 9001. Examples of information 9051 include notification of incoming calls such as e-mail, SNS, and telephone, titles such as e-mail and SNS, sender name, date and time, time, remaining battery level, and antenna reception strength. Alternatively, an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 32C is a perspective view showing a mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more surfaces of the display unit 9001.
  • information 9052, information 9053, and information 9054 are displayed on different surfaces.
  • the user can check the information 9053 displayed at a position that can be observed from above the mobile information terminal 9102 with the mobile information terminal 9102 stored in the chest pocket of the clothes. The user can check the display without taking out the mobile information terminal 9102 from the pocket, and can determine, for example, whether or not to receive a call.
  • FIG. 32D is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the mobile information terminal 9200 can be used as, for example, a smart watch (registered trademark).
  • the display unit 9001 is provided with a curved display surface, and can display along the curved display surface.
  • the mobile information terminal 9200 can also make a hands-free call by communicating with a headset capable of wireless communication, for example.
  • the mobile information terminal 9200 can also perform data transmission and charge with other information terminals by means of the connection terminal 9006.
  • the charging operation may be performed by wireless power supply.
  • 32E, 32F and 32G are perspective views showing a foldable mobile information terminal 9201.
  • 32E is a perspective view of the mobile information terminal 9201 in an unfolded state
  • FIG. 32G is a folded state
  • FIG. 32F is a perspective view of a state in which one of FIGS. 32E and 32G is in the process of changing to the other.
  • the mobile information terminal 9201 is excellent in portability in the folded state, and is excellent in display listability due to a wide seamless display area in the unfolded state.
  • the display unit 9001 included in the personal digital assistant terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the display unit 9001 can be bent with a radius of curvature of 1 mm or more and 150 mm or less.
  • FIG. 33A shows an example of a television device.
  • the display unit 7500 is incorporated in the housing 7101.
  • a configuration in which the housing 7101 is supported by the stand 7103 is shown.
  • the operation of the television device 7100 shown in FIG. 33A can be performed by an operation switch provided in the housing 7101 or a separate remote control operation machine 7111.
  • a touch panel may be applied to the display unit 7500, and the television device 7100 may be operated by touching the touch panel.
  • the remote controller 7111 may have a display unit in addition to the operation buttons.
  • the television device 7100 may have a receiver for television broadcasting and a communication device for network connection.
  • FIG. 33B shows a notebook personal computer 7200.
  • the notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display unit 7500 is incorporated in the housing 7211.
  • FIGS. 33C and 33D show an example of digital signage (electronic signage).
  • the digital signage 7300 shown in FIG. 33C has a housing 7301, a display unit 7500, a speaker 7303, and the like. Further, it may have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
  • FIG. 33D is a digital signage 7400 attached to a columnar pillar 7401.
  • the digital signage 7400 has a display unit 7500 provided along the curved surface of the pillar 7401.
  • a touch panel to the display unit 7500 so that the user can operate it.
  • it can be used not only for advertising purposes but also for providing information required by users such as route information, traffic information, and guidance information for commercial facilities.
  • the digital signage 7300 or the digital signage 7400 can be linked with the information terminal 7311 such as a smartphone owned by the user by wireless communication.
  • the display of the display unit 7500 can be switched by displaying the information of the advertisement displayed on the display unit 7500 on the screen of the information terminal unit 7311 or by operating the information terminal unit 7311.
  • the display device of one aspect of the present invention can be applied to the display unit 7500 in FIGS. 33A to 33D.
  • the electronic device of the present embodiment has a configuration having a display unit
  • one aspect of the present invention can be applied to an electronic device having no display unit.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • sample A imitating the shape of the transistor 100A shown in FIG. 7
  • sample (sample B) imitating the shape of the transistor 100G shown in FIG. 13 were prepared, and the cross-sectional shape was evaluated.
  • a titanium film having a thickness of 30 nm and a copper film having a thickness of 100 nm were formed on a glass substrate in this order by a sputtering method, and this was processed to obtain a first gate electrode (bottom gate).
  • a silicon nitride layer having a thickness of 300 nm and a first silicon oxide layer having a thickness of 100 nm were formed in this order.
  • the first gate insulating layer was formed by using a PECVD apparatus.
  • a metal oxide film having a thickness of 25 nm was formed on the first silicon oxide nitride layer.
  • the pressure at the time of film formation was 0.6 Pa
  • the power supply power was 2.5 kW
  • the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as the film forming gas, and the ratio of the flow rate of the oxygen gas to the total flow rate of the film forming gas (oxygen flow rate ratio) was set to 30%.
  • the metal oxide film was processed into an island shape to form a metal oxide layer.
  • a second silicon oxide nitride film having a thickness of 130 nm was formed as a second gate insulating layer.
  • the second gate insulating layer was formed by using a PECVD apparatus.
  • a molybdenum film having a thickness of 100 nm was formed on the second silicon oxide film.
  • the molybdenum film was formed by a sputtering method.
  • a first resist mask was formed on the molybdenum film to form a molybdenum layer.
  • a wet etching method was used to form the molybdenum layer.
  • a mixed acid Al etching solution was used as the etchant. At this time, the etching time was adjusted so that the end portion of the molybdenum layer was inside the end portion of the first resist mask.
  • the second silicon oxide film was processed using the first resist mask as a mask.
  • the first resist mask was reduced to form the second resist mask.
  • An ashing method was used to reduce the first resist mask.
  • sample A The sample prepared in the steps up to this point was designated as sample A.
  • sample B reduced the second resist mask to form the third resist mask.
  • An ashing method was used to reduce the second resist mask.
  • sample B processed the second silicon oxide nitride film using the third resist mask as a mask to obtain a second silicon oxide nitride layer.
  • sample A and sample B were obtained.
  • sample A and sample B were sliced by a focused ion beam (FIB: Focused Ion Beam), and the cross section was observed by STEM.
  • FIB Focused Ion Beam
  • FIG. 34A A STEM image of a cross section of sample A is shown in FIG. 34A, and a STEM image of a cross section of sample B is shown in FIG. 34B.
  • 34A and 34B are transmission electron (TE) images at a magnification of 1800, respectively.
  • FIGS. 35A and 35B An enlarged STEM image near the end of the second silicon oxide nitride layer of sample A is shown in FIGS. 35A and 35B.
  • the enlarged STEM images near the end of the second silicon oxide nitride layer of sample B are shown in FIGS. 36A and 36B.
  • 35A, 35B, 36A and 36B are transmission electron (TE) images at a magnification of 100,000, respectively.
  • FIG. 35B shows the same STEM image as in FIG. 35A
  • FIG. 36B shows the same STEM image as in FIG. 36A
  • 35B and 36B show the width L1 of the region 108L1, the width L2 of the region 108L2, the width L3 of the region 108L3, the film thickness TN1 of the second silicon oxide layer overlapping the region 108L1, and the region overlapping the region 108L2, respectively.
  • the film thickness TN2 of the second silicon oxide nitride layer and the film thickness TN3 of the second silicon oxide nitride layer in the region overlapping the region 108L3 are shown.
  • the glass substrate is Glass
  • the copper layer is Cu
  • the silicon nitride layer is SiN
  • the first silicon oxide nitride layer is SiON-1
  • the metal oxide is described as OS
  • the second silicon oxide nitride layer is described as SiON-2
  • the molybdenum layer is described as Mo
  • the photoresist is described as PR.
  • Table 1 shows the film thickness TN2 of the silicon oxide layer of 2 and the film thickness TN3 of the second silicon oxide layer in the region overlapping the region 108L3. In Table 1, since sample A does not provide the region 108L3, the values of the width L3 and the film thickness TN3 are not shown.
  • the shape of the transistor having the region 108L3 could be confirmed.
  • the ratio of the film thickness TN1 to the film thickness TN0 was 0.97, and it was confirmed that the film thickness TN0 and the film thickness TN1 were substantially equal.
  • the ratio of the film thickness TN1 to the film thickness TN0 was 0.99, and it was confirmed that the film thickness TN0 and the film thickness TN1 were substantially equal.
  • samples corresponding to the region 108C, the region 108L1, the region 108L2, the region 108L3, and the region 108N were prepared, and their resistances were evaluated.
  • a first silicon nitride film having a thickness of 240 nm, a second silicon nitride film having a thickness of 60 nm, and a first silicon oxide film having a thickness of 100 nm were formed on a glass substrate in this order.
  • a metal oxide film having a thickness of 25 nm was formed on the first silicon oxide film.
  • the pressure at the time of film formation was 0.6 Pa, the power supply power was 2.5 kW, and the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as the film forming gas, and the oxygen flow rate ratio was set to 30%.
  • a second silicon oxide nitride film was formed on the metal oxide film.
  • the film thickness of the second silicon oxide nitride film was made different between the samples.
  • the film thickness of the second silicon oxide nitride was 20 nm, 40 nm, 60 nm, 80 nm, 100 nm, and 140 nm.
  • a sample that does not form a second silicon oxide nitride film was also prepared.
  • the second silicon oxide nitriding film corresponds to an insulating layer provided on the semiconductor layer 108 when the first element 140 shown in the first embodiment is supplied.
  • the second silicon oxide nitride film corresponds to, for example, the insulating layer 110 and the insulating layer 118a shown in FIG. 18B.
  • plasma treatment was performed using ammonia gas.
  • the substrate temperature during the plasma treatment was 240 ° C. and 350 ° C.
  • the processing time of the plasma treatment was 15 sec, 30 sec, 60 sec, and 90 sec.
  • a sample not subjected to plasma treatment was also prepared.
  • heat treatment was performed for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • the temperature of the heat treatment was made different between the samples.
  • the temperature of the heat treatment was 250 ° C., 300 ° C., and 350 ° C.
  • a sample not subjected to heat treatment was also prepared.
  • the sheet resistance values of the metal oxide film of each sample are shown in FIGS. 37A, 37B, 38A, 38B, 39A, and 39B.
  • FIGS. 37A, 37B, 38A, and 38B the horizontal axis represents the processing time of the plasma treatment, and the vertical axis represents the sheet resistance Rs of the metal oxide film.
  • FIG. 37A shows an excerpt of the results of a sample in which the substrate temperature during plasma treatment was 350 ° C. and the heat treatment after plasma treatment was not performed.
  • FIG. 37B shows an excerpt of the results of a sample in which the substrate temperature during plasma treatment was 240 ° C. and the heat treatment after plasma treatment was not performed.
  • FIG. 38A shows an excerpt of the results of a sample in which the substrate temperature during the plasma treatment was 350 ° C. and the temperature of the heat treatment after the plasma treatment was 250 ° C.
  • FIG. 38B shows an excerpt of the results of a sample in which the substrate temperature during plasma treatment was 240 ° C. and the temperature of heat treatment after plasma treatment was 250 ° C.
  • FIGS. 39A and 39B the horizontal axis represents the film thickness (SiON film thickness) of the second silicon oxide film, and the vertical axis represents the sheet resistance Rs of the metal oxide film.
  • FIG. 39A shows an excerpt of the results of a sample in which the substrate temperature during plasma treatment was 350 ° C. and the processing time for plasma treatment was 60 sec.
  • FIG. 39B shows an excerpt of the results of a sample in which the substrate temperature during plasma treatment was 240 ° C. and the processing time for plasma treatment was 60 sec.
  • FIGS. 37A, 37B, 38A and 38B it was confirmed that the longer the plasma treatment time, the lower the resistance of the metal oxide film. Further, it was found that the resistance of the metal oxide film was lower in the sample at 350 ° C. than in the sample in which the substrate temperature during the plasma treatment was 240 ° C. As shown in FIGS. 39A and 39B, it was confirmed that the resistance of the metal oxide film was increased by performing the heat treatment after the plasma treatment, and the resistance of the metal oxide film was increased when the temperature of the heat treatment was high. .. It was also confirmed that the thinner the film thickness of the second silicon oxide nitriding film, the lower the resistance of the metal oxide film.
  • the resistance of the metal oxide film tended to be high. It is probable that the sample that did not form the second silicon oxide film was subjected to plasma treatment with the metal oxide film exposed, and the resistance increased due to the damage to the metal oxide film.
  • the resistance of the metal oxide film can be controlled by adjusting the film thickness of the second silicon oxide film and the processing conditions of the plasma treatment.
  • the heat treatment is performed after the plasma treatment, but the heat treatment can be replaced with a heat-added treatment.
  • the resistance of the metal oxide film differs depending on the temperature of the heat treatment after the plasma treatment. Therefore, the temperature of the treatment to which heat is applied after the plasma treatment is taken into consideration, and the second silicon oxide film is used. It was found that the resistance of the metal oxide film can be controlled by adjusting the film thickness and the processing conditions of the plasma treatment.

Abstract

電気特性の良好な半導体装置を提供する。信頼性の高い半導体装置を提供する。 半導体層と、半導体層上の第１の絶縁層と、第１の絶縁層上の導電層と、を有する半導体装置とする。半導体層は、第１の領域と、一対の第２の領域と、一対の第３の領域と、一対の第４の領域と、を有する。第２の領域は、第１の領域を挟み、第３の領域は、第１の領域及び第２の領域を挟み、第４の領域は、第１の領域、第２の領域及び第３の領域を挟む。第１の領域は、第１の絶縁層及び導電層と重なる領域を有し、第２の領域及び第３の領域はそれぞれ、第１の絶縁層と重なる領域を有し、かつ導電層と重ならず、第４の領域は、第１の絶縁層及び導電層のいずれとも重ならない。第２の領域と重なる領域の第１の絶縁層の膜厚は、第１の領域と重なる領域の第１の絶縁層の膜厚と概略等しい。第３の領域と重なる領域の第１の絶縁層の膜厚は、第２の領域と重なる領域の第１の絶縁層の膜厚より薄い。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置に関する。本発明の一態様は、表示装置に関する。本発明の一態様は、半導体装置、または表示装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
　半導体層に用いることができる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能なため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高性能の表示装置を実現できる。
　表示装置においては、画面サイズが大型化する傾向にあり、対角６０インチ以上さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて、画面の解像度もフルハイビジョン（画素数１９２０×１０８０、または「２Ｋ」などとも言われる。）、ウルトラハイビジョン（画素数３８４０×２１６０、または「４Ｋ」などとも言われる。）、スーパーハイビジョン（画素数７６８０×４３２０、または「８Ｋ」などとも言われる。）と高精細化の傾向にある。
　画面サイズの大型化や高精細化は、表示部内の配線抵抗を増大させる傾向にある。特許文献２では、非晶質シリコントランジスタを用いた液晶表示装置において、配線抵抗の増大を抑えるために、銅（Ｃｕ）を使用して低抵抗の配線層を形成する技術が開示されている。
特開２０１４−７３９９号公報 特開２００４−１６３９０１号公報
　本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。または、本発明の一態様は、電気特性の良好な半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置の作製方法を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、半導体層と、半導体層上の第１の絶縁層と、第１の絶縁層上の導電層と、を有する半導体装置である。半導体層は、第１の領域と、一対の第２の領域と、一対の第３の領域と、一対の第４の領域と、を有する。第２の領域は、第１の領域を挟み、第３の領域は、第１の領域及び第２の領域を挟み、第４の領域は、第１の領域、第２の領域及び第３の領域を挟む。第１の領域は、第１の絶縁層及び導電層と重なる領域を有し、第２の領域及び第３の領域はそれぞれ、第１の絶縁層と重なる領域を有し、かつ導電層と重ならず、第４の領域は、第１の絶縁層及び導電層のいずれとも重ならない。第２の領域と重なる領域の第１の絶縁層の膜厚は、第１の領域と重なる領域の第１の絶縁層の膜厚と概略等しい。第３の領域と重なる領域の第１の絶縁層の膜厚は、第２の領域と重なる領域の第１の絶縁層の膜厚より薄い。
　前述の半導体装置において、さらに第２の絶縁層を有し、第２の絶縁層は、第１の絶縁層の上面及び側面、並びに第４の領域の上面と接することが好ましい。
　前述の半導体装置において、第１の絶縁層は、酸化物または酸化窒化物を有し、第２の絶縁層は、酸化物または酸化窒化物を有することが好ましい。
　前述の半導体装置において、第１の絶縁層は、酸化物または酸化窒化物を有し、第２の絶縁層は、窒化物または窒化酸化物を有することが好ましい。
　前述の半導体装置において、第３の領域及び第４の領域はそれぞれ、第１の元素を有することが好ましい。第３の領域の第１の元素の濃度は、第２の領域の第１の元素の濃度より高く、第４の領域の第１の元素の濃度は、第３の領域の第１の元素の濃度より高いことが好ましい。また、第１の元素は、水素、ホウ素、窒素、リンのいずれか一以上であることが好ましい。
　前述の半導体装置において、第２の領域の抵抗は、第１の領域の抵抗より低く、第３の領域の抵抗は、第２の領域の抵抗より低く、第４の領域の抵抗は、第３の領域の抵抗より低いことが好ましい。
　前述の半導体装置において、第３の領域の抵抗は、第２の領域の抵抗の２倍以上１×１０３倍以下であることが好ましい。
　前述の半導体装置において、第３の領域と重なる部分の第１の絶縁層の膜厚は、第２の領域と重なる部分の第１の絶縁層の膜厚の０．２倍以上０．９倍以下であることが好ましい。
　前述の半導体装置において、第２の領域の幅及び第３の領域の幅はそれぞれ、５０ｎｍ以上１μｍ以下であることが好ましい。
　前述の半導体装置において、半導体層は、インジウムと、元素Ｍと、亜鉛と、を有し、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズの一以上であることが好ましい。
　本発明の一態様は、島状の半導体層を形成する工程と、半導体層上に、絶縁膜を形成する工程と、絶縁膜上に、導電膜を形成する工程と、導電膜上に、端部が半導体層の端部より内側に位置する第１のレジストマスクを形成する工程と、第１のレジストマスクを用いて、導電膜をエッチングし、端部が第１のレジストマスクの端部より内側に位置する導電層を形成する工程と、第１のレジストマスクを用いて、絶縁膜をエッチングし、第１の絶縁層を形成する工程と、第１のレジストマスクを縮小させ、端部が導電層の端部より外側に位置する第２のレジストマスクを形成する工程と、第２のレジストマスクを用いて、第１の絶縁層の上部の一部をエッチングし、第２の絶縁層を形成する工程と、第２のレジストマスクを除去する工程と、導電層、第２の絶縁層、及び半導体層上に、第３の絶縁層を形成する工程と、第２の絶縁層及び第３の絶縁層を介して、半導体層に第１の元素を供給する工程と、を有する半導体装置の作製方法である。ここで、第１の元素は、水素、ホウ素、窒素、リンの一以上である。
　前述の半導体装置の作製方法において、第１の元素を供給する工程は、第３の絶縁層を形成する工程の後に大気暴露することなく連続して行われることが好ましい。
　前述の半導体装置の作製方法において、導電層を形成する工程は、ウェットエッチング法を用い、第１の絶縁層を形成する工程及び第２の絶縁層を形成する工程はそれぞれ、ドライエッチング法を用いることが好ましい。
　本発明の一態様によれば、電気特性の良好な半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、新規な半導体装置を提供できる。または、電気特性の良好な半導体装置の作製方法を提供できる。または、信頼性の高い半導体装置の作製方法を提供できる。または、新規な半導体装置の作製方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ、図１Ｂ、図１Ｃは半導体装置の構成例を示す図である。
図２Ａ、図２Ｂ、図２Ｃは半導体装置の構成例を示す図である。
図３Ａ、図３Ｂは半導体装置の構成例を示す図である。
図４Ａ、図４Ｂは半導体装置の構成例を示す図である。
図５Ａは半導体装置の上面図である。図５Ｂ、図５Ｃは半導体装置の断面図である。
図６Ａ、図６Ｂは半導体装置の断面図である。
図７Ａは半導体装置の上面図である。図７Ｂ、図７Ｃは半導体装置の断面図である。
図８Ａ、図８Ｂ、図８Ｃは半導体装置の断面図である。
図９Ａは半導体装置の上面図である。図９Ｂ、図９Ｃは半導体装置の断面図である。
図１０Ａ、図１０Ｂは半導体装置の断面図である。
図１１Ａ、図１１Ｂ、図１１Ｃは半導体装置の断面図である。
図１２は半導体装置の断面図である。
図１３Ａは半導体装置の上面図である。図１３Ｂ、図１３Ｃは半導体装置の断面図である。
図１４は半導体装置の断面図である。
図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄは半導体装置の作製方法を説明する断面図である。
図１６Ａ、図１６Ｂ、図１６Ｃは半導体装置の作製方法を説明する断面図である。
図１７Ａ、図１７Ｂ、図１７Ｃは半導体装置の作製方法を説明する断面図である。
図１８Ａ、図１８Ｂ、図１８Ｃは半導体装置の作製方法を説明する断面図である。
図１９Ａ、図１９Ｂ、図１９Ｃ、図１９Ｄは半導体装置の作製方法を説明する断面図である。
図２０Ａ、図２０Ｂ、図２０Ｃは半導体装置の作製方法を説明する断面図である。
図２１は半導体装置の作製方法を説明する断面図である。
図２２Ａ、図２２Ｂ、図２２Ｃは表示装置の上面図である。
図２３は表示装置の断面図である。
図２４は表示装置の断面図である。
図２５は表示装置の断面図である。
図２６は表示装置の断面図である。
図２７Ａは表示装置のブロック図である。図２７Ｂ、図２７Ｃは表示装置の回路図である。
図２８Ａ、図２８Ｃ、図２８Ｄは表示装置の回路図である。図２８Ｂは表示装置のタイミングチャートである。
図２９Ａは表示モジュールの構成例を示す図である。図２９Ｂは表示モジュールの断面概略図である。
図３０Ａは電子機器の構成例を示す図である。図３０Ｂは電子機器の断面概略図である。
図３１Ａ、図３１Ｂ、図３１Ｃ、図３１Ｄ、図３１Ｅは電子機器の構成例を示す図である。
図３２Ａ、図３２Ｂ、図３２Ｃ、図３２Ｄ、図３２Ｅ、図３２Ｆ、図３２Ｇは電子機器の構成例を示す図である。
図３３Ａ、図３３Ｂ、図３３Ｃ、図３３Ｄは電子機器の構成例を示す図である。
図３４Ａ、図３４Ｂは断面ＳＴＥＭ像である。
図３５Ａ、図３５Ｂは断面ＳＴＥＭ像である。
図３６Ａ、図３６Ｂは断面ＳＴＥＭ像である。
図３７Ａ、図３７Ｂは金属酸化物膜の抵抗を示す図である。
図３８Ａ、図３８Ｂは金属酸化物膜の抵抗を示す図である。
図３９Ａ、図３９Ｂは金属酸化物膜の抵抗を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。
　本明細書等で用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
　本明細書等において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタが有するソースとドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
　本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」や「絶縁層」という用語は、「導電膜」や「絶縁膜」という用語に相互に交換することが可能な場合がある。
　本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層の端部が下層の端部より内側に位置することや、上層の端部が下層の端部より外側に位置することもあり、この場合も「上面形状が概略一致」という。
　本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
　本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
　なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
　タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
　本明細書等では、タッチパネルの基板に、コネクターやＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及びその作製方法について説明する。以下では半導体装置の一例として、チャネル形成領域に酸化物半導体を用いたトランジスタの構成例及びその作製方法例について説明する。
＜構成例１＞
〔構成例１−１〕
　トランジスタ１０のチャネル長方向の断面概略図を、図１Ａに示す。
　トランジスタ１０は、半導体層１０８と、絶縁層１１０と、導電層１１２を有する。絶縁層１１０は、ゲート絶縁層として機能する。導電層１１２は、ゲート電極として機能する。トランジスタ１０は、半導体層１０８上にゲート電極が設けられる、いわゆるトップゲート型のトランジスタである。
　半導体層１０８は、領域１０８Ｃと、一対の領域１０８Ｌ１と、一対の領域１０８Ｌ２と、一対の領域１０８Ｎと、を有する。領域１０８Ｃは、導電層１１２及び絶縁層１１０と重なる領域を有し、チャネル形成領域として機能する。一対の領域１０８Ｌ１は、領域１０８Ｃを挟んで設けられる。一対の領域１０８Ｌ２は、領域１０８Ｃ及び一対の領域１０８Ｌ１を挟んで設けられる。また、領域１０８Ｌ１及び領域１０８Ｌ２は、導電層１１２と重ならず、かつ絶縁層１１０と重なる領域を有する。一対の領域１０８Ｎは、領域１０８Ｃ、一対の領域１０８Ｌ１及び一対の領域１０８Ｌ２を挟んで設けられる。領域１０８Ｎは、導電層１１２及び絶縁層１１０のいずれとも重ならない。
　領域１０８Ｎは、領域１０８Ｃよりも抵抗が低く、ソース領域及びドレイン領域として機能する。領域１０８Ｌ１及び領域１０８Ｌ２はそれぞれ、領域１０８Ｃよりも抵抗が低く、かつ領域１０８Ｎよりも抵抗が高いことが好ましい。領域１０８Ｌ１及び領域１０８Ｌ２は、ドレイン電界を緩和するためのバッファ領域としての機能を有する。領域１０８Ｌ１及び領域１０８Ｌ２は、所謂、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能する。
　チャネル形成領域として機能する領域１０８Ｃと、ソース領域またはドレイン領域として機能する領域１０８Ｎの間に、ＬＤＤ領域として機能する領域１０８Ｌ１及び領域１０８Ｌ２を設けることにより、ドレイン領域の電界を緩和することができるため、ドレイン領域の電界に起因したトランジスタのしきい値電圧の変動を低減することができる。
　領域１０８Ｎの電気抵抗は低いほど好ましく、例えば領域１０８Ｎのシート抵抗の値は、１Ω／□以上１×１０３Ω／□未満が好ましく、さらには１Ω／□以上８×１０２Ω／□以下が好ましい。
　チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は高いほど好ましい。例えば領域１０８Ｃのシート抵抗の値は、１×１０７Ω／□以上が好ましく、さらには１×１０８Ω／□以上が好ましく、さらには１×１０９Ω／□以上が好ましい。
　領域１０８Ｌ１及び領域１０８Ｌ２のシート抵抗の値はそれぞれ、例えば、１×１０３Ω／□以上１×１０９Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０８Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０７Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０６Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０５Ω／□以下が好ましい。前述の範囲の抵抗とすることで、電気特性が良好でかつ信頼性の高いトランジスタとすることができる。なお、シート抵抗は、抵抗の値から算出できる。前述の範囲の抵抗を有する領域１０８Ｌ１及び領域１０８Ｌ２を、領域１０８Ｎと領域１０８Ｃの間に設けることで、トランジスタ１００のソース−ドレイン耐圧を高めることができる。
　チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は、領域１０８Ｎの電気抵抗の１×１０６倍以上１×１０１２倍以下が好ましく、さらには１×１０６倍以上１×１０１１倍以下が好ましく、さらには１×１０６倍以上１×１０１０倍以下が好ましい。
　チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は、領域１０８Ｌ１及び領域１０８Ｌ２それぞれの電気抵抗の１×１００倍以上１×１０９倍以下が好ましく、さらには１×１０１倍以上１×１０８倍以下が好ましく、さらには１×１０２倍以上１×１０７倍以下が好ましい。
　領域１０８Ｌ１及び領域１０８Ｌ２の電気抵抗はそれぞれ、領域１０８Ｎの電気抵抗の１×１００倍以上１×１０９倍以下が好ましく、さらには１×１０１倍以上１×１０８倍以下が好ましく、さらには１×１０１倍以上１×１０７倍以下が好ましい。
　半導体層１０８におけるキャリア濃度は、領域１０８Ｃが最も低く、領域１０８Ｎが最も高いことが好ましい。領域１０８Ｃと領域１０８Ｎの間に、領域１０８Ｌ１及び領域１０８Ｌ２を設けることで、例えば作製工程中に領域１０８Ｎから水素などの不純物が拡散する場合であっても、領域１０８Ｃのキャリア濃度を極めて低く保つことができる。
　チャネル形成領域として機能する領域１０８Ｃにおけるキャリア濃度は低いほど好ましく、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３以下であることがより好ましく、１×１０１６ｃｍ−３以下であることがさらに好ましく、１×１０１３ｃｍ−３以下であることがさらに好ましく、１×１０１２ｃｍ−３以下であることがさらに好ましい。なお、領域１０８Ｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　一方、領域１０８Ｎにおけるキャリア濃度は、例えば５×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上、より好ましくは５×１０１９ｃｍ−３以上とすることができる。領域１０８Ｎにおけるキャリア濃度の上限値については、特に限定は無いが、例えば５×１０２１ｃｍ−３、または１×１０２２ｃｍ−３等とすることができる。
　領域１０８Ｌ１及び領域１０８Ｌ２におけるキャリア濃度はそれぞれ、領域１０８Ｃと領域１０８Ｎの間の値とすることができる。例えば、１×１０１４ｃｍ−３以上１×１０２０ｃｍ−３未満の範囲の値とすればよい。
　なお、領域１０８Ｌ１及び領域１０８Ｌ２中のキャリア濃度はそれぞれ均一でなくてもよく、領域１０８Ｎ側から領域１０８Ｃ側にかけてキャリア濃度が低くなるような勾配を有する場合がある。また、領域１０８Ｌ１及び領域１０８Ｌ２中の水素濃度が、領域１０８Ｎ側から領域１０８Ｃ側にかけて低くなるような勾配を有していてもよい。
　領域１０８Ｌ２は、領域１０８Ｌ１より抵抗が低いことがさらに好ましい。つまり、半導体層１０８の抵抗は、領域１０８Ｃ側から領域１０８Ｎ側に向かって段階的に低くなることが好ましい。領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に抵抗が低くなることにより、ドレイン領域の電界を効果的に緩和することができ、トランジスタのしきい値電圧の変動をより低減することができる。
　領域１０８Ｌ１は領域１０８Ｌ２より抵抗が高いことに加えて、領域１０８Ｌ１のシート抵抗の値は、例えば、１×１０４Ω／□以上１×１０９Ω／□以下が好ましく、さらには１×１０４Ω／□以上１×１０８Ω／□以下が好ましく、さらには１×１０４Ω／□以上１×１０７Ω／□以下が好ましく、さらには１×１０４Ω／□以上１×１０６Ω／□以下が好ましく、さらには１×１０４Ω／□以上１×１０５Ω／□以下が好ましい。また、領域１０８Ｌ２のシート抵抗の値は、例えば、１×１０３Ω／□以上１×１０８Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０７Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０６Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０５Ω／□以下が好ましく、さらには１×１０３Ω／□以上１×１０４Ω／□以下が好ましい。
　領域１０８Ｌ２の抵抗に対する領域１０８Ｌ１の抵抗は、２倍以上１×１０３倍以下が好ましく、さらには３倍以上１×１０２倍以下が好ましく、さらには４倍以上１０倍以下が好ましい。前述の範囲の抵抗を有する領域１０８Ｌ１及び領域１０８Ｌ２を、領域１０８Ｎと領域１０８Ｃの間に設けることで、トランジスタ１００のソース−ドレイン耐圧を高めることができる。
　領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎはそれぞれ、第１の元素を含む領域である。第１の元素として、例えば水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上を用いることができる。第１の元素として、特に水素、ホウ素、窒素、リンの一以上を好適に用いることができる。なお、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎはそれぞれ、第１の元素を複数有してもよい。
　半導体層１０８中の第１の元素の濃度は、領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に高いことが好ましい。半導体層１０８中の第１の元素の濃度は、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法により分析できる。ＸＰＳ分析を用いる場合には、表面側または裏面側からのイオンスパッタリングとＸＰＳ分析を組み合わせることで、深さ方向の濃度分布を知ることができる。なお、第１の元素の濃度が低い場合は、分析で第１の元素が検出されない、または検出下限以下となる場合がある。特に、領域１０８Ｃは第１の元素の濃度が低いことから、分析で第１の元素が検出されない、または検出下限以下となる場合がある。同様に、領域１０８Ｌ１においても、分析で第１の元素が検出されない、または検出下限以下となる場合がある。
　領域１０８Ｌ１と重なる領域の絶縁層１１０の膜厚は、領域１０８Ｃと重なる領域の絶縁層１１０の膜厚と概略等しいことが好ましい。また、領域１０８Ｌ２と重なる領域の絶縁層１１０の膜厚は、領域１０８Ｌ１と重なる領域の絶縁層１１０の膜厚より薄いことが好ましい。つまり、絶縁層１１０の膜厚は、領域１０８Ｃ側から領域１０８Ｎ側に向かって段階的に薄くなる、段差を有する形状（以下、階段状とも記す）であることが好ましい。
　絶縁層１１０が階段状の形状を有することで、領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎに添加する第１の元素の量を制御でき、半導体層１０８の抵抗を領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に低くすることができる。また、絶縁層１１０が階段状の形状を有することで、絶縁層１１０上に形成される層（例えば、絶縁層１１８）の被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　なお、本明細書等において、Ａの膜厚がＢの膜厚と概略等しいとは、Ａの膜厚に対するＢの膜厚の比が、０．８以上１．２以下を指す。
　図１Ａに示すように、絶縁層１１０の端部は、半導体層１０８の端部よりも内側に位置する。また、絶縁層１１０は、第１の側面１１０Ｓ１と、第２の側面１１０Ｓ２とを有する。チャネル長方向の断面視において、第１の側面１１０Ｓ１及び第２の側面１１０Ｓ２はそれぞれ、半導体層１０８上に位置する。また、チャネル長方向の断面視において、第１の側面１１０Ｓ１は導電層１１２の端部より外側に位置し、第２の側面１１０Ｓ２は第１の側面１１０Ｓ１より外側に位置する。
　半導体層１０８と接する絶縁層１１０は、酸化物または酸化窒化物を有することが好ましい。また、絶縁層１１０は、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜を有する。例えば、酸素雰囲気下にて絶縁層１１０を形成すること、絶縁層１１０の成膜後に酸素雰囲気下での熱処理を行うこと、絶縁層１１０の成膜後に酸素雰囲気下でプラズマ処理等を行うこと、または、絶縁層１１０上に酸素雰囲気下で酸化物膜または酸化窒化物膜を成膜することなどにより、絶縁層１１０中に酸素を供給することもできる。なお、上記酸素を供給する各処理において、酸素に代えて、または酸素に加えて、酸化性ガス（例えば一酸化二窒素や、オゾンなど）を用いてもよい。
　絶縁層１１０は、例えば、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。また、ＣＶＤ法は、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法や、熱ＣＶＤ法などがある。
　特に、絶縁層１１０は、ＰＥＣＶＤ（プラズマＣＶＤ）法により形成することが好ましい。
　半導体層１０８は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含む。半導体層１０８は、少なくともインジウムと酸素とを含むことが好ましい。半導体層１０８がインジウムの酸化物を含むことで、キャリア移動度を高めることができる。例えばアモルファスシリコンを用いた場合よりも大きな電流を流すことのできるトランジスタを実現できる。
　半導体層１０８に用いる半導体材料の結晶性については特に限定されず、非晶質半導体、単結晶半導体、または単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体または結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
　半導体層１０８は、金属酸化物を有することが好ましい。または、半導体層１０８は、シリコンを有していてもよい。シリコンとして、アモルファスシリコン、結晶性のシリコン（低温ポリシリコン、単結晶シリコンなど）などが挙げられる。
　半導体層１０８として、金属酸化物を用いる場合、例えば、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムの一以上）と、亜鉛と、を有することが好ましい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズの一以上であることが好ましい。また、元素Ｍは、ガリウム及びスズのいずれか一方または双方を有することがさらに好ましい。
　半導体層１０８として、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（以下、ＩＧＺＯとも記す）を好適に用いることができる。半導体層１０８として、例えば、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍の酸化物を好適に用いることができる。
　半導体層１０８として、インジウム、ガリウム、及び亜鉛に加えて、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムのうち、一つ以上を含む酸化物を用いることもできる。特に、半導体層として、インジウム、ガリウム、及び亜鉛に加えて、スズ、アルミニウム、またはシリコンを含む酸化物を用いると、高い電界効果移動度が実現されたトランジスタとすることができるため好ましい。
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、元素Ｍに対するＩｎの原子数比が１以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。なお、上記において、元素Ｍとして２種類以上の元素を含む場合、上記原子数比における元素Ｍの割合は、当該２以上の金属元素の原子数の和に対応するものとする。
　スパッタリングターゲットは、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層を形成しやすくなるため好ましい。なお、成膜される半導体層の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層に用いるスパッタリングターゲットの組成がＩｎ：Ｍ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層の組成は、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
　なお、原子数比がＩｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎを４としたとき、元素Ｍが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎを５としたときに、Ｍが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎを１としたときに、元素Ｍが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
　ここで、半導体層１０８の組成について説明する。半導体層１０８は、少なくともインジウムと酸素を含む金属酸化物を含むことが好ましい。また、半導体層１０８は、これらに加えて亜鉛を含んでいてもよい。また、半導体層１０８は、ガリウムを含んでいてもよい。
　半導体層１０８の組成は、トランジスタ１０の電気的特性や、信頼性に大きく影響する。例えば、半導体層１０８中のインジウムの含有量を多くすることで、キャリア移動度が向上し、電界効果移動度の高いトランジスタを実現することができる。
　ここで、トランジスタの信頼性を評価する指標の１つとして、ゲートに電界を印加した状態で保持する、ゲートバイアスストレス試験（ＧＢＴ：Ｇａｔｅ　Ｂｉａｓ　Ｓｔｒｅｓｓ　Ｔｅｓｔ）がある。その中でも、ソース電位及びドレイン電位に対して、ゲートに正の電位を与えた状態で、高温下で保持する試験をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験、ゲートに負の電位を与えた状態で、高温下で保持する試験をＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験と呼ぶ。また、白色ＬＥＤ光などの光を照射した状態で行うＰＢＴＳ試験及びＮＢＴＳ試験を、それぞれＰＢＴＩＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験と呼ぶ。
　特に、酸化物半導体を用いたｎ型のトランジスタにおいては、トランジスタをオン状態（電流を流す状態）とする際にゲートに正の電位が与えられるため、ＰＢＴＳ試験でのしきい値電圧の変動量が、トランジスタの信頼性の指標として着目すべき重要な項目の１つとなる。
　ここで、半導体層１０８の組成として、ガリウムを含まない、またはガリウムの含有率の低い金属酸化物膜を用いることで、ＰＢＴＳ試験でのしきい値電圧の変動量を小さくすることができる。また、ガリウムを含む場合には、半導体層１０８の組成として、インジウムの含有量よりも、ガリウムの含有量を小さくすることが好ましい。これにより、信頼性の高いトランジスタを実現することができる。
　ＰＢＴＳ試験でのしきい値電圧の変動の１つの要因として、半導体層とゲート絶縁層の界面、または界面近傍における欠陥準位が挙げられる。欠陥準位密度が大きいほど、ＰＢＴＳ試験での劣化が顕著になる。半導体層の、ゲート絶縁層と接する部分におけるガリウムの含有量を小さくすることで、当該欠陥準位の生成を抑制することができる。
　ガリウムを含まない、またはガリウムの含有量を小さくすることでＰＢＴＳ劣化を抑制できる理由として、例えば以下のようなことが考えられる。半導体層１０８に含まれるガリウムは、他の金属元素（例えばインジウムや亜鉛）と比較して、酸素を誘引しやすい性質を有する。そのため、ガリウムを多く含む金属酸化物膜と、酸化物を含む絶縁層１１０との界面において、ガリウムが絶縁層１１０中の余剰酸素と結合することで、キャリア（ここでは電子）トラップサイトを生じさせやすくなることが推察される。そのため、ゲートに正の電位を与えた際に、半導体層とゲート絶縁層との界面にキャリアがトラップされることで、しきい値電圧が変動することが考えられる。
　より具体的には、半導体層１０８にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、Ｉｎの原子数比が、Ｇａの原子数比よりも高い金属酸化物膜を、半導体層１０８に適用することができる。また、Ｚｎの原子数比が、Ｇａの原子数比よりも高い金属酸化物膜を用いることが、より好ましい。言い換えると、金属元素の原子数比が、Ｉｎ＞Ｇａ、且つＺｎ＞Ｇａを満たす金属酸化物膜を、半導体層１０８に適用することが好ましい。
　例えば、半導体層１０８として、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、またはこれらの近傍である、金属酸化物膜を用いることができる。
　半導体層１０８として、インジウム及びガリウムを含む金属酸化物膜を用いた場合、金属酸化物に含まれる金属元素の原子数に対する、ガリウムの原子数の割合（原子数比）を、０より大きく５０％未満、好ましくは０．０５％以上３０％以下、より好ましくは０．１％以上１５％以下、より好ましくは０．１％以上５％以下とすることができる。なお、半導体層１０８にガリウムを含有させることで、酸素欠損（以下、ＶＯとも記す）が生じにくくなるといった効果を奏する。
　半導体層１０８に、ガリウムを含まない金属酸化物膜を適用してもよい。例えば、Ｉｎ−Ｚｎ酸化物を半導体層１０８に適用することができる。このとき、金属酸化物膜に含まれる金属元素の原子数に対するＩｎの原子数比を高くすることで、トランジスタの電界効果移動度を高めることができる。一方、金属酸化物に含まれる金属元素の原子数に対するＺｎの原子数比を高くすることで、結晶性の高い金属酸化物膜となるため、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。また、半導体層１０８には、酸化インジウムなどの、ガリウム及び亜鉛を含まない金属酸化物膜を適用してもよい。ガリウムを全く含まない金属酸化物膜を用いることで、特にＰＢＴＳ試験におけるしきい値電圧の変動を極めて小さなものとすることができる。
　例えば、半導体層１０８に、インジウムと亜鉛を含む酸化物を用いることができる。このとき、金属元素の原子数比が、例えばＩｎ：Ｚｎ＝２：３、Ｉｎ：Ｚｎ＝４：１、またはこれらの近傍の金属酸化物膜を用いることができる。
　特に、半導体層１０８には、Ｉｎの原子数比が元素Ｍの原子数比よりも高い金属酸化物膜を適用することが好ましい。また、Ｚｎの原子数比が元素Ｍの原子数比よりも高い金属酸化物膜を適用することが好ましい。
　半導体層１０８には、結晶性を有する金属酸化物膜を用いることが好ましい。例えば、後述するＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶構造等を有する金属酸化物膜を用いることができる。結晶性を有する金属酸化物膜を半導体層１０８に用いることにより、半導体層１０８中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体層１０８として、結晶性が高いほど、膜中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物膜を用いることで、大きな電流を流すことのできるトランジスタを実現することができる。
　半導体層１０８は、組成の異なる層、または結晶性の異なる層、または不純物濃度の異なる層を積層した積層構造としてもよい。
　金属酸化物膜をスパッタリング法により成膜する場合、成膜時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物膜を成膜することができる。また、成膜時に用いる成膜ガス全体に対する酸素ガスの流量の割合（酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物膜を成膜することができる。このように、成膜される金属酸化物膜の結晶性は、基板温度と成膜ガスにおける酸素流量比によって制御することができる。
　導電層１１２は、低抵抗な材料を用いることが好ましい。導電層１１２に低抵抗な材料を用いることにより寄生抵抗を低減し、高いオン電流を有するトランジスタとすることができ、オン電流が高い半導体装置とすることができる。例えば、導電層１１２として、金属または合金を含む導電膜を用いると、電気抵抗が抑制できるため好ましい。なお、導電層１１２に酸化物を含む導電膜を用いてもよい。また、大型の表示装置、高精細の表示装置において配線抵抗を低減することにより信号遅延を抑制し、高速駆動が可能となる。導電層１１２として、銅、銀、金、またはアルミニウム等を用いることができる。特に、銅は低抵抗であることに加え、量産性に優れるため好ましい。
　導電層１１２は積層構造としてもよい。導電層１１２を積層構造とする場合には、低抵抗な第１導電層の上部または下部、またはその両方に、第２の導電層を設ける。第２の導電層として、第１の導電層よりも酸化されにくい（耐酸化性を有する）導電性材料を用いることが好ましい。また、第２の導電層として、第１の導電層の成分の拡散を抑制する材料を用いることが好ましい。第２の導電層として、例えば、酸化インジウム、インジウム亜鉛酸化物、インジウムスズ酸化物（ＩＴＯ）、シリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）、酸化亜鉛等の金属酸化物、または窒化チタン、窒化タンタル、窒化モリブデン、窒化タングステン等の金属窒化物を好適に用いることができる。
　トランジスタ１０は、さらに絶縁層１１８を有することが好ましい。絶縁層１１８は、トランジスタ１０を保護する保護層として機能する。絶縁層１１８は、例えば酸化物、酸化窒化物、窒化酸化物または窒化物などの無機絶縁材料を用いることができる。より具体的には、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどの無機絶縁材料を用いることができる。また、絶縁層１１８を２層以上の積層構造としてもよい。
　なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　また、本明細書中において、それぞれ同じ元素を含む酸化窒化物と窒化酸化物とが記載された場合に、酸化窒化物には、窒化酸化物よりも、酸素の含有量が多いこと、及び、窒素の含有量が少ないことのうち、いずれか一方または両方を満たす材料が含まれる。同様に、窒化酸化物には、酸化窒化物よりも酸素の含有量が少ないこと、及び、窒素の含有量が多いことのうち、いずれか一方または両方を満たす材料が含まれる。例えば、酸化窒化シリコンと窒化酸化シリコンとが記載された場合に、酸化窒化シリコンには、窒化酸化シリコンよりも酸素の含有量が多く、且つ、窒素の含有量が少ない材料が含まれる。同様に、窒化酸化シリコンには、酸化窒化シリコンよりも酸素の含有量が少なく、且つ、窒素の含有量が多い材料が含まれる。
　絶縁層１１８は、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎに対する第１の元素の供給源として機能してもよい。例えば、絶縁層１１８は、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎに対する水素の供給源として機能することができる。領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎはそれぞれ絶縁層１１８との距離が異なることにより、絶縁層１１８から供給される水素の量を異ならせることができる。具体的には、絶縁層１１８との距離は、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に短くなり、添加される水素の量をこの順に多くすることができる。つまり、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に、その抵抗を低くすることができる。また、絶縁層１１８は、半導体層１０８の領域１０８Ｎに接する。絶縁層１１８を領域１０８Ｎに接して設けることにより、特に領域１０８Ｎの抵抗を低くすることができる。なお、領域１０８Ｃは、絶縁層１１８との間に導電層１１２及び絶縁層１１０を有することから、水素が添加されづらく、領域１０８Ｃの抵抗が低くなることを抑制できる。
　第１の元素として水素を用いる場合、絶縁層１１８は水素を含むガスを有する混合ガスを用いて形成してもよい。これにより、絶縁層１１８の形成時に露出している領域１０８Ｎに水素を効果的に供給でき、領域１０８Ｎの抵抗をより低くすることができる。水素を含むガスとして、例えば、水素（Ｈ２）、アンモニア（ＮＨ３）、シラン（ＳｉＨ４）などを用いることができる。
　本発明の一態様であるトランジスタ１０は、領域１０８Ｃと領域１０８Ｎの間に領域１０８Ｌ１及び領域１０８Ｌ２を有することで、高いドレイン耐圧と、高いオン電流とを兼ね備えるとともに、信頼性の高いトランジスタとすることができる。
〔構成例１−２〕
　前述のトランジスタ１０と異なる構成例を、図１Ｂに示す。図１Ｂは、トランジスタ１０Ａのチャネル長方向の断面概略図である。トランジスタ１０Ａは、導電層１０６を有する点で、トランジスタ１０と主に相違している。
　導電層１０６は、絶縁層１０３を介して半導体層１０８、絶縁層１１０及び導電層１１２と重畳する領域を有する。導電層１０６は、第１のゲート電極（バックゲート電極ともいう）として機能する。また絶縁層１０３は、第１のゲート絶縁層として機能する。このとき、導電層１１２が第２のゲート電極（トップゲート電極ともいう）、絶縁層１１０が第２のゲート絶縁層として機能する。
　例えば、トランジスタ１０Ａは、導電層１１２及び導電層１０６に同じ電位を与えることにより、オン状態のときに流すことのできる電流を大きくすることができる。また、トランジスタ１０Ａは、導電層１１２及び導電層１０６の一方に、しきい値電圧を制御するための電位を与え、他方にトランジスタ１０Ａのオン状態及びオフ状態を制御する電位を与えることもできる。また、導電層１１２及び導電層１０６の一方と、ソースとを電気的に接続することにより、トランジスタ１０Ａの電気特性を安定させることもできる。
　第２のゲート絶縁層として機能する絶縁層１０３は、絶縁層１０３の被形成面側から半導体層１０８等に不純物が拡散することを抑制するバリア層として機能することが好ましい。当該不純物として、例えば、導電層１０６に含まれる金属成分がある。また、絶縁層１０３は、耐圧が高いこと、膜の応力が小さいこと、水素や水を放出しにくいこと、水素や水を拡散しにくいこと、欠陥が少ないこと、のうち、１つ以上を満たすことが好ましく、これら全てを満たすことがさらに好ましい。絶縁層１０３には、絶縁層１１０に用いることができる絶縁膜を用いることができる。
　導電層１０６には、導電層１１２に用いることができる導電膜を用いることができる。
　なお、図１（Ｂ）では、導電層１０６の端部が、導電層１１２の端部と概略一致する例を示しているが、本発明の一態様はこれに限られない。導電層１０６の端部が、導電層１１２の端部より外側に位置してもよい。また、導電層１０６の端部が、導電層１１２の端部より内側に位置してもよい。なお、本明細書等において、「端部が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層の端部が下層の端部より内側に位置することや、上層の端部が下層の端部より外側に位置することもあり、この場合も「端部が概略一致」という。
〔構成例１−３〕
　前述のトランジスタ１０Ａと異なる構成例を、図１Ｃに示す。図１Ｃは、トランジスタ１０Ｂのチャネル長方向の断面概略図である。トランジスタ１０Ｂは、絶縁層１０３が積層構造を有する点で、トランジスタ１０Ａと主に相違している。
　図１Ｃでは、絶縁層１０３が、導電層１０６側から、絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃがこの順に積層された３層構造を有する構成例を示している。絶縁層１０３ａは導電層１０６と接する。また、絶縁層１０３ｃは半導体層１０８と接する。
　絶縁層１０３が有する３つの絶縁膜のうち、絶縁層１０３の被形成面側に位置する絶縁層１０３ａには、窒素を含む絶縁膜を用いることが好ましい。一方、半導体層１０８と接する絶縁層１０３ｃには、酸素を含む絶縁膜を用いることが好ましい。また、絶縁層１０３が有する３つの絶縁膜は、それぞれプラズマＣＶＤ装置を用いて、大気に触れることなく連続して成膜することが好ましい。
　絶縁層１０３ａは、これよりも下側からの不純物の拡散を防止できる、緻密な膜であることが好ましい。絶縁層１０３ａは、絶縁層１０３ａの被形成面側の部材（例えば基板など）に含まれる金属元素、水素、水などを、ブロックできる膜であることが好ましい。そのため、絶縁層１０３ａには、絶縁層１０３ｂよりも成膜速度の低い条件で成膜した絶縁膜を適用することができる。
　絶縁層１０３ａには、例えば窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化ハフニウム膜などの窒素を含む絶縁膜を用いることができる。特に、絶縁層１０３ａとして、プラズマＣＶＤ装置を用いて成膜した、緻密な窒化シリコン膜を用いることが好ましい。このような窒素を含む絶縁膜を用いることで、厚さが薄い場合であっても、被形成面側から不純物が拡散することを好適に抑制することができる。
　半導体層１０８と接する絶縁層１０３ｃは、酸化物または酸化窒化物を含む絶縁膜により形成されていることが好ましい。特に絶縁層１０３ｃには、酸化物膜または酸化窒化物膜を用いることが好ましい。また、絶縁層１０３ｃは、その表面に水などの不純物が吸着しにくい、緻密な絶縁膜を用いることが好ましい。また、可能な限り欠陥が少なく、水や水素などの不純物が低減された絶縁膜を用いることが好ましい。
　絶縁層１０３ｃは、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１０３ｃは、加熱により酸素を放出することが可能な絶縁膜とすることが好ましい。例えば、酸素雰囲気下にて絶縁層１０３ｃを形成すること、成膜後の絶縁層１０３ｃに対して酸素雰囲気下での熱処理を行うこと、絶縁層１０３ｃの成膜後に酸素雰囲気下でプラズマ処理等を行うこと、または、絶縁層１０３ｃ上に酸素雰囲気下で酸化物膜または酸化窒化物膜を成膜することなどにより、絶縁層１０３ｃ中に酸素を供給することもできる。なお、上記酸素を供給する各処理において、酸素に代えて、または酸素に加えて、酸化性ガス（例えば一酸化二窒素や、オゾンなど）を用いてもよい。または、絶縁層１０３ｃ上に加熱により酸素を放出することが可能な絶縁膜を成膜した後に加熱処理を行うことで、当該絶縁膜から絶縁層１０３ｃ中に酸素を供給してもよい。
　また、半導体層１０８となる金属酸化物膜を、酸素を含む雰囲気下でスパッタリング法により形成する際に、絶縁層１０３ｃ中に酸素を供給することができる。そして、半導体層となる金属酸化物膜を形成した後に、加熱処理を行うことで、絶縁層１０３ｃ中の酸素を当該金属酸化物膜に供給し、金属酸化物膜中の酸素欠損（ＶＯ）を低減することができる。
　絶縁層１０３ｃとして、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。特に、絶縁層１０３ｃとして、酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。
　絶縁層１０３ａと、絶縁層１０３ｃの間に位置する絶縁層１０３ｂは、応力が小さく、成膜速度の高い条件で成膜された絶縁膜を用いることが好ましい。例えば、絶縁層１０３ｂは、絶縁層１０３ａ及び絶縁層１０３ｃよりも応力が小さい膜であることが好ましい。また、絶縁層１０３ｂは、絶縁層１０３ａ及び絶縁層１０３ｃよりも成膜速度の高い条件で成膜される膜であることが好ましい。
　絶縁層１０３ｂは、水素や水をできるだけ放出しない絶縁膜を用いることが好ましい。このような絶縁膜を用いることで、加熱処理や工程中にかかる熱などにより、絶縁層１０３ｂから絶縁層１０３ｃを介して半導体層１０８に水素や水が拡散することを防ぎ、領域１０８Ｃにおけるキャリア濃度を低くすることができる。
　さらに、絶縁層１０３ｂは、酸素を吸引しにくい絶縁膜を用いることが好ましい。言い換えると、酸素が拡散しにくい絶縁膜を用いることが好ましい。これにより、絶縁層１０３ｃから半導体層１０８（または半導体層１０８となる金属酸化物膜）に酸素を供給するための熱処理を行う際に、絶縁層１０３ｃから絶縁層１０３ｂ側に酸素が拡散することで、半導体層１０８に供給される酸素の量が低減してしまうことを抑制することができる。
　絶縁層１０３ｂとして、例えば窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、窒化アルミニウム膜、窒化ハフニウム膜を一種以上含む絶縁層を用いることができる。特に、絶縁層１０３ｂとして、窒化酸化シリコン膜または窒化シリコン膜を用いることが好ましい。
　絶縁層１０３を構成する絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃのうち、絶縁層１０３ｂの厚さを最も厚くすることが好ましい。なお、絶縁層１０３の厚さ（総厚）は、絶縁層１０３に要求される比誘電率の値と、絶縁層１０３に要求される絶縁耐圧の性能などを考慮し、各絶縁膜の比誘電率の値と各絶縁膜の厚さに基づいて決定することができる。すなわち、各絶縁膜の厚さは、上記要求を満たす範囲で互いに調整することができる。
　特に、絶縁層１０３ｂは、絶縁層１０３ａよりも厚いことが好ましい。絶縁層１０３ｂを絶縁層１０３ａよりも厚くすることで、絶縁層１０３ａとして加熱により水素を放出しやすい膜を用いた場合であっても、絶縁層１０３ｃに到達しうる水素の量を低減することができる。また、絶縁層１０３ａを絶縁層１０３ｂよりも薄くすることで、絶縁層１０３ａの体積を相対的に小さくできるため、絶縁層１０３ａが放出しうる水素の量自体を低減することができる。
　また、絶縁層１０３ｂは、絶縁層１０３ｃよりも厚いことが好ましい。絶縁層１０３ｃが厚すぎる場合、絶縁層１０３ｃ中に酸素を供給する処理を行った場合に、加熱により絶縁層１０３ｃから放出されずに残留する酸素の量が多くなるため、結果として半導体層１０８（または半導体層１０８となる金属酸化物膜）に供給しうる酸素の量が減ってしまう恐れがある。そのため、絶縁層１０３ｃを絶縁層１０３ｂよりも薄くする（体積を小さくする）ことで、加熱後に絶縁層１０３ｃ中に残留する酸素の量を低減できる。その結果、絶縁層１０３ｃに供給された酸素のうち、半導体層１０８に供給される酸素の割合を大きくできるため、半導体層１０８に供給される酸素の量を効果的に増やすことができる。
　また、最も厚い絶縁層１０３ｂを成膜速度の高い条件で形成し、これよりも薄い絶縁層１０３ａ及び絶縁層１０３ｃを、成膜速度の低い条件で緻密な膜となるように形成することで、信頼性を損なうことなく、絶縁層１０３の成膜時間を短縮でき、生産性を高めることができる。
　ここで、絶縁層１０３ａには、少なくともシリコンと、窒素と、を含む絶縁膜、代表的には窒化シリコン膜、または窒化酸化シリコン膜を用いることが好ましい。また、絶縁層１０３ｂには、少なくともシリコンと、窒素と、酸素と、を含む絶縁膜、代表的には窒化酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。また、絶縁層１０３ｃには、少なくともシリコンと、酸素と、を含む絶縁膜、代表的には酸化シリコン膜、または酸化窒化シリコン膜を用いることが好ましい。このとき、絶縁層１０３ｂに含まれる酸素の量は、絶縁層１０３ａよりも多く、且つ、絶縁層１０３ｃよりも少ないことが好ましい。さらに、絶縁層１０３ｂに含まれる窒素の量は、絶縁層１０３ａよりも少なく、且つ、絶縁層１０３ｃよりも多いことが好ましい。
　絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃに含まれる酸素及び窒素の含有量は、二次イオン質量分析法（ＳＩＭＳ）や、Ｘ線光電子分光法（ＸＰＳ）等の分析法により分析することができる。膜中の目的の元素の含有率が高い（例えば０．５ａｔｏｍｓ／ｃｍ３以上、または１ａｔｏｍｓ／ｃｍ３以上）場合には、ＸＰＳが適している。一方、膜中の目的の元素の含有率が低い（例えば０．５ａｔｏｍｓ／ｃｍ３以下、または１ａｔｏｍｓ／ｃｍ３以下）場合には、ＳＩＭＳが適している。膜中の元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。
　絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃの膜密度が異なる場合、絶縁層１０３の断面における透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、コントラストの違いとして観察され、これらを区別できる場合がある。なお、組成や膜密度が近い場合などでは、これらの境界が不明瞭となる場合がある。
　絶縁層１０３は、２層または４層以上であってもよい。例えば、絶縁層１０３を絶縁層１０３ａと絶縁層１０３ｃとの２層構造とすることができる。
〔構成例１−４〕
　前述のトランジスタ１０と異なる構成例を、図２Ａに示す。図２Ａは、トランジスタ１０Ｃのチャネル長方向の断面概略図である。トランジスタ１０Ｃは、絶縁層１１０が積層構造を有する点で、トランジスタ１０と主に相違している。
　図２Ａは、絶縁層１１０が、半導体層１０８側から絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃがこの順に積層された３層構造を有する例を示している。
　絶縁層１１０ａは、領域１０８Ｃ、領域１０８Ｌ１及び領域１０８Ｌ２と接する領域を有する。絶縁層１１０ｃは、導電層１１２と接する領域を有する。絶縁層１１０ｂは、絶縁層１１０ａと絶縁層１１０ｃの間に位置する。
　絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃは、それぞれ酸化物または酸化窒化物を含む絶縁膜であることが好ましい。また、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは、それぞれ同じ成膜装置を用いて、大気に触れることなく連続して成膜することが好ましい。連続して成膜することにより、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃそれぞれの界面に水などの不純物が付着することを抑制できる。
　絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃとして、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。
　絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは、例えば、スパッタリング法、ＣＶＤ法、真空蒸着法、ＰＬＤ法、ＡＬＤ法等を用いて形成することができる。また、ＣＶＤ法は、プラズマＣＶＤ法や、熱ＣＶＤ法などがある。
　特に、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは、プラズマＣＶＤ法により形成することが好ましい。
　絶縁層１１０ａは、半導体層１０８上に成膜されるため、出来るだけ半導体層１０８にダメージを与えない条件で成膜された膜であることが好ましい。例えば、成膜速度（成膜レートともいう）が十分に低い条件で成膜することができる。半導体層１０８にダメージを与えない条件で絶縁層１１０ａを形成することにより、半導体層１０８と絶縁層１１０の界面における欠陥準位密度が低減され、高い信頼性を有するトランジスタ１０Ｃとすることができる。
　例えば、絶縁層１１０ａとして、プラズマＣＶＤ法により酸化窒化シリコン膜を形成する場合、低電力の条件で形成することにより、半導体層１０８に与えるダメージを極めて小さくすることができる。
　酸化窒化シリコン膜の成膜に用いる成膜ガスには、例えばシラン、ジシランなどのシリコンを含む堆積性ガスと、酸素、オゾン、一酸化二窒素、二酸化窒素などの酸化性ガスと、を含む原料ガスを用いることができる。また原料ガスに加えて、アルゴン、ヘリウム、または窒素などの希釈ガスを含んでもよい。
　例えば、成膜ガスの全流量に対する堆積性ガスの流量の割合（以下、単に流量比ともいう）を小さくすることで、成膜速度を低くでき、緻密で欠陥の少ない膜を成膜することができる。
　絶縁層１１０ｂは、絶縁層１１０ａよりも成膜速度の高い条件で成膜された膜であることが好ましい。これにより、生産性を向上させることができる。
　例えば絶縁層１１０ｂは、絶縁層１１０ａよりも堆積性ガスの流量比を増やした条件とすることで、成膜速度を高めた条件で成膜することができる。
　絶縁層１１０ｃは、その表面の欠陥が低減され、水などの大気中に含まれる不純物が吸着しにくい、極めて緻密な膜であることが好ましい。例えば、絶縁層１１０ａと同様に、成膜速度が十分に低い条件で成膜することができる。
　また、絶縁層１１０ｃは絶縁層１１０ｂ上に成膜するため、絶縁層１１０ａと比較して絶縁層１１０ｃの成膜時に半導体層１０８へ与える影響は小さい。そのため、絶縁層１１０ｃは、絶縁層１１０ａよりも高い電力の条件で成膜することができる。堆積性ガスの流量比を減らし、比較的高い電力で成膜することで、緻密で表面の欠陥が低減された膜とすることができる。
　すなわち、成膜速度が、絶縁層１１０ｂが最も速く、絶縁層１１０ａ、絶縁層１１０ｃの順で遅くなるような条件で成膜された積層膜を、絶縁層１１０に用いることができる。また、絶縁層１１０は、ウェットエッチングまたはドライエッチングにおける同一条件下でのエッチング速度が、絶縁層１１０ｂが最も速く、絶縁層１１０ａ、絶縁層１１０ｃの順で遅くなる。
　また、絶縁層１１０ｂは、絶縁層１１０ａ及び絶縁層１１０ｃよりも厚く形成することが好ましい。成膜速度が最も速い絶縁層１１０ｂを厚く形成することで、絶縁層１１０の成膜工程に係る時間を短縮することができる。
　なお、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは同種の材料の絶縁膜を用いることができるため、絶縁層１１０ａと絶縁層１１０ｂの境界、及び絶縁層１１０ｂと絶縁層１１０ｃの境界を明確に確認できない場合がある。したがって、図２Ａ等では、これらの境界を破線で明示している。なお、絶縁層１１０ａと絶縁層１１０ｂは、膜密度が異なるため、絶縁層１１０の断面における透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、これらの境界をコントラストの違いとして観察することができる場合がある。同様に、絶縁層１１０ｂと絶縁層１１０ｃの境界もコントラストの違いとして観察することができる場合がある。
　なお、図２Ａでは、領域１０８Ｃと接する領域の絶縁層１１０、及び領域１０８Ｌ１と接する領域の絶縁層１１０がそれぞれ、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃの積層構造を有し、領域１０８Ｌ２と重なる領域の絶縁層１１０が、絶縁層１１０ａ、及び絶縁層１１０ｂの積層構造を有する構成を示したが、本発明の一態様はこれに限られない。図２Ｂに示すトランジスタ１０Ｄのように、領域１０８Ｌ２と重なる領域の絶縁層１１０が、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃの積層構造を有してもよい。図２Ｃに示すトランジスタ１０Ｅのように、領域１０８Ｌ２と重なる領域の絶縁層１１０が、絶縁層１１０ａの単層構造を有してもよい。
　なお、絶縁層１１０は、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｃとの２層構造としてもよい。または、絶縁層１１０は単層構造としてもよい。絶縁層１１０として、目的に応じて前述の絶縁層１１０ａ、絶縁層１１０ｂ又は絶縁層１１０ｃのいずれかを適宜選択することができる。
〔構成例１−５〕
　前述のトランジスタ１０と異なる構成例を、図３Ａに示す。図３Ａは、トランジスタ１０Ｆのチャネル長方向の断面概略図である。トランジスタ１０Ｆは、絶縁層１１０と導電層１１２の間に金属酸化物層１１４を有する点で、トランジスタ１０と主に相違している。
　金属酸化物層１１４は、絶縁層１１０中に酸素を供給する機能を有する。また、導電層１１２に酸化されやすい金属または合金を含む導電膜を用いた場合、金属酸化物層１１４は、絶縁層１１０中の酸素により導電層１１２が酸化されることを防ぐバリア層として機能する。
　金属酸化物層１１４は、導電層１１２に含まれる水素や水が絶縁層１１０側に拡散することを防ぐバリア膜としても機能する。金属酸化物層１１４は、例えば少なくとも絶縁層１１０よりも酸素及び水素を透過しにくい材料を用いることができる。
　金属酸化物層１１４により、導電層１１２にアルミニウムや銅などの酸素を吸引しやすい金属材料を用いた場合であっても、絶縁層１１０から導電層１１２へ酸素が拡散することを防ぐことができる。また、導電層１１２が水素を含む場合であっても、導電層１１２から絶縁層１１０を介して半導体層１０８へ水素が拡散することを防ぐことができる。その結果、領域１０８Ｃにおけるキャリア濃度を極めて低いものとすることができる。
　金属酸化物層１１４は、絶縁性材料または導電性材料を用いることができる。金属酸化物層１１４が絶縁性を有する場合には、金属酸化物層１１４はゲート絶縁層の一部として機能する。一方、金属酸化物層１１４が導電性を有する場合には、金属酸化物層１１４はゲート電極の一部として機能する。
　金属酸化物層１１４として、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いると、駆動電圧を低減できるため好ましい。
　金属酸化物層１１４として、金属酸化物を用いることができる。例えば、酸化インジウム、インジウム亜鉛酸化物、インジウムスズ酸化物（ＩＴＯ）、シリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）等のインジウムを有する酸化物を用いることができる。インジウムを含む導電性酸化物は、導電性が高いため好ましい。また、ＩＴＳＯはシリコンを含有することにより結晶化しづらく、平坦性が高いことから、ＩＴＳＯ上に形成される膜との密着性が高くなる。金属酸化物層１１４は、酸化亜鉛、ガリウムを含有した酸化亜鉛等の金属酸化物を用いることができる。また、金属酸化物層１１４として、これらを積層した構造を用いてもよい。
　金属酸化物層１１４は、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、上記半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。このとき、金属酸化物層１１４として、半導体層１０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することで、装置を共通化できるため好ましい。
　または、半導体層１０８と金属酸化物層１１４の両方に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層１０８よりもガリウムの組成（含有割合）が高い材料を用いると、酸素に対するブロッキング性をより高めることができるため好ましい。このとき、半導体層１０８には、金属酸化物層１１４よりもインジウムの組成が高い材料を用いることで、トランジスタ１００の電界効果移動度を高めることができる。
　金属酸化物層１１４は、スパッタリング装置を用いて形成することが好ましい。例えば、スパッタリング装置を用いて酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、絶縁層１１０や半導体層１０８中に好適に酸素を添加できる。
　なお、金属酸化物層１１４を、絶縁層１１０に対して酸素を供給する目的で形成する場合、金属酸化物層１１４となる金属酸化物膜を成膜したのちに除去してもよい。また、金属酸化物層１１４は、不要であれば設けなくてもよい。
〔構成例１−６〕
　前述のトランジスタ１０と異なる構成例を、図３Ｂに示す。図３Ｂは、トランジスタ１０Ｇのチャネル長方向の断面概略図である。トランジスタ１０Ｇは、領域１０８Ｎと領域１０８Ｌ２の間に、領域１０８Ｌ３を有する点で、トランジスタ１０と主に相違している。
　半導体層１０８は、領域１０８Ｃと、一対の領域１０８Ｌ１と、一対の領域１０８Ｌ２と、一対の領域１０８Ｌ３と、一対の領域１０８Ｎと、を有する。領域１０８Ｌ３は、領域１０８Ｃ、一対の領域１０８Ｌ１、及び一対の領域１０８Ｌ２を挟んで設けられる。また、領域１０８Ｌ３は、導電層１１２と重ならず、かつ絶縁層１１０と重なる領域を有する。領域１０８Ｃ、領域１０８Ｌ１、及び領域１０８Ｌ２については前述の記載を参照できるため、詳細な説明は省略する。
　領域１０８Ｌ１、領域１０８Ｌ２及び領域１０８Ｌ３はそれぞれ、領域１０８Ｃよりも抵抗が低く、かつ領域１０８Ｎよりも抵抗が高いことが好ましい。領域１０８Ｌ１、領域１０８Ｌ２及び領域１０８Ｌ３は、ＬＤＤ領域として機能する。
　領域１０８Ｌ３は、領域１０８Ｌ２より抵抗が低いことがさらに好ましい。領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｌ３、領域１０８Ｎの順に抵抗が低くなることにより、ドレイン領域の電界を効果的に緩和することができ、トランジスタのしきい値電圧の変動をより低減することができる。
　領域１０８Ｌ３と重なる領域の絶縁層１１０の膜厚は、領域１０８Ｌ２と重なる領域の絶縁層１１０の膜厚より薄いことが好ましい。つまり、絶縁層１１０は、その膜厚が領域１０８Ｃ側から領域１０８Ｎ側に向かって段階的に薄くなる、階段状の形状であることが好ましい。絶縁層１１０が階段状の形状を有することにより、半導体層１０８の抵抗を領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｌ３、領域１０８Ｎの順に低くすることができる。
　図３Ｂに示すように、絶縁層１１０は、第１の側面１１０Ｓ１と、第２の側面１１０Ｓ２と、第３の側面１１０Ｓ３とを有する。チャネル長方向の断面視において、第１の側面１１０Ｓ１、第２の側面１１０Ｓ２及び第３の側面１１０Ｓ３はそれぞれ、半導体層１０８上に位置する。また、チャネル長方向の断面視において、第１の側面１１０Ｓ１は導電層１１２の端部より外側に位置し、第２の側面１１０Ｓ２は第１の側面１１０Ｓ１より外側に位置し、第３の側面１１０Ｓ３は第２の側面１１０Ｓ２より外側に位置する。
〔構成例１−７〕
　図１Ａ乃至図１Ｃ、図２Ａ乃至図２Ｃ、及び図３Ａでは領域１０８Ｃと領域１０８Ｎの間に２個のＬＤＤ領域（領域１０８Ｌ１及び領域１０８Ｌ２）を有する構成を、図３Ｂでは３個のＬＤＤ領域（領域１０８Ｌ１、領域１０８Ｌ２及び領域１０８Ｌ３）を有する構成を示したが、本発明の一態様はこれに限られない。領域１０８Ｃと領域１０８Ｎの間に、ｐ個（ｐは２以上）のＬＤＤ領域を有する構成とすることができる。
　図４Ａは、トランジスタ１０Ｈのチャネル長方向の断面概略図である。トランジスタ１０Ｈは、領域１０８Ｃと領域１０８Ｎの間に、領域１０８Ｌ１乃至領域１０８Ｌｐを有する構成を示している。
　図４Ａに示すように、絶縁層１１０は、第１の側面１１０Ｓ１乃至第ｐの側面１１０Ｓｐを有する。チャネル長方向の断面視において、第１の側面１１０Ｓ１乃至第ｐの側面１１０Ｓｐはそれぞれ、半導体層１０８上に位置する。また、チャネル長方向の断面視において、第１の側面１１０Ｓ１は導電層１１２の端部より外側に位置し、第２の側面１１０Ｓ２は第１の側面１１０Ｓ１より外側に位置し、第ｐの側面１１０Ｓｐは第ｐ−１の側面１１０Ｓｐ−１より外側に位置する。
　なお、絶縁層１１０が階段状の形状ではなく、絶縁層１１０の膜厚が、領域１０８Ｃ側から領域１０８Ｎ側に向かって連続的に薄くなってもよい。図４Ｂは、トランジスタ１０１のチャネル長方向の断面概略図である。図４Ｂに示すように、絶縁層１１０の側面１１０Ｓはスロープ状の形状を有してもよい。また、トランジスタ１０１は、絶縁層１１０の膜厚が、領域１０８Ｃ側から領域１０８Ｎ側に向かって連続的に薄くなるとともに、領域１０８Ｌ１から領域１０８Ｌｐに向かって連続的に抵抗が低くなる構成を示している。
＜構成例２＞
　以下では、より具体的なトランジスタの構成例について、説明する。
〔構成例２−１〕
　図５Ａは、トランジスタ１００の上面図であり、図５Ｂは、図５Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図に相当し、図５Ｃは、図５Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図に相当する。なお、図５Ａにおいて、トランジスタ１００の構成要素の一部（保護層等）を省略して図示している。また、一点鎖線Ａ１−Ａ２方向はチャネル長方向、一点鎖線Ｂ１−Ｂ２方向はチャネル幅方向に相当する。また、トランジスタの上面図については、以降の図面においても図５Ａと同様に、構成要素の一部を省略して図示するものとする。
　図５Ｂ中の一点鎖線で囲った領域Ｐの拡大図を、図６Ａに示す。図５Ｃ中の一点鎖線で囲った領域Ｒの拡大図を図６Ｂに示す。
　トランジスタ１００は、基板１０２上に設けられ、半導体層１０８、絶縁層１１０、導電層１１２、絶縁層１１８等を有する。島状の半導体層１０８は、基板１０２上に設けられる。絶縁層１１０は、基板１０２の上面の一部、半導体層１０８の側面、及び半導体層１０８の上面の一部を覆って設けられる。導電層１１２は、絶縁層１１０上に設けられ、半導体層１０８と重畳する部分を有する。
　導電層１１２の端部は、絶縁層１１０の端部よりも内側に位置する。言い換えると、絶縁層１１０は、少なくとも半導体層１０８上において、導電層１１２の端部よりも外側に突出した部分を有する。
　絶縁層１１０の端部の一部は、半導体層１０８上に位置する。絶縁層１１０は、導電層１１２と重畳し、ゲート絶縁層として機能する部分と、導電層１１２と重ならない部分（すなわち、領域１０８Ｌ１または領域１０８Ｌ２と重なる部分）とを有する。
　半導体層１０８は、領域１０８Ｃと、一対の領域１０８Ｌ１と、一対の領域１０８Ｌ２と、一対の領域１０８Ｎと、を有する。領域１０８Ｃは、導電層１１２及び絶縁層１１０と重なる領域を有し、チャネル形成領域として機能する。領域１０８Ｌ１は、領域１０８Ｃを挟んで設けられる。領域１０８Ｌ２は、領域１０８Ｃ及び一対の領域１０８Ｌ１を挟んで設けられる。また、領域１０８Ｌ１及び領域１０８Ｌ２は、導電層１１２と重ならず、かつ絶縁層１１０と重なる領域を有する。領域１０８Ｎは、領域１０８Ｃ、一対の領域１０８Ｌ１及び一対の領域１０８Ｌ２を挟んで設けられる。領域１０８Ｎは、導電層１１２及び絶縁層１１０のいずれとも重ならない。
　領域１０８Ｌ１及び領域１０８Ｌ２は、半導体層１０８のうち、絶縁層１１０と重なり、且つ導電層１１２とは重ならない領域である。図６Ａでは、トランジスタ１００のチャネル長方向における領域１０８Ｃの幅を幅Ｌ０、領域１０８Ｌ１の幅を幅Ｌ１、領域１０８Ｌ２の幅を幅Ｌ２で示している。また、領域１０８Ｃと重なる領域の絶縁層１１０の膜厚を膜厚ＴＮ０、領域１０８Ｌ１と重なる領域の絶縁層１１０の膜厚を膜厚ＴＮ１、領域１０８Ｌ２と重なる領域の絶縁層１１０の膜厚を膜厚ＴＮ２で示している。
　膜厚ＴＮ１は、膜厚ＴＮ０と概略等しいことが好ましい。膜厚ＴＮ１に対する、膜厚ＴＮ２は０．２倍以上０．９倍以下が好ましく、さらには０．３倍以上０．８倍以下が好ましく、さらには０．４倍以上０．７倍以下が好ましい。前述の範囲の膜厚とすることで、領域１０８Ｌ１及び領域１０８Ｌ２の抵抗を制御できる。
　後述するように、領域１０８Ｌ１及び領域１０８Ｌ２を自己整合的に形成することが可能となるため、領域１０８Ｌ１及び領域１０８Ｌ２を形成するためのフォトマスクを必要とせず、作製コストを低減できる。また、自己整合的に領域１０８Ｌ１及び領域１０８Ｌ２を形成することにより、領域１０８Ｌ１、領域１０８Ｌ２及び導電層１１２の相対的な位置ずれが生じることがないため、半導体層１０８中の領域１０８Ｌ１及び領域１０８Ｌ２の幅を概略一致させることができる。
　チャネル形成領域として機能する領域１０８Ｃと低抵抗な領域１０８Ｎの間に、ゲートの電界が掛からない（または領域１０８Ｃよりも掛かりにくい）オフセット領域として機能する領域１０８Ｌ１及び領域１０８Ｌ２をばらつきなく安定して形成できる。その結果、トランジスタのソース−ドレイン耐圧を向上させることができ、信頼性の高いトランジスタを実現できる。また、領域１０８Ｃと領域１０８Ｎの境界での電流密度を緩和でき、チャネルとソース又はドレインの境界における発熱が抑制され、信頼性の高いトランジスタ、半導体装置とすることができる。
　領域１０８Ｌ１の幅Ｌ１及び領域１０８Ｌ２の幅Ｌ２はそれぞれ、５０ｎｍ以上１μｍ以下が好ましく、さらには７０ｎｍ以上７００ｎｍ以下が好ましく、さらに１００ｎｍ以上５００ｎｍ以下が好ましい。領域１０８Ｌ１及び領域１０８Ｌ２を設けることにより、ドレイン付近に電界が集中することが緩和され、特にドレイン電圧が高い状態でのトランジスタの劣化を抑制できる。特に、幅Ｌ１と幅Ｌ２の合計の幅を、絶縁層１１０の厚さよりも大きくすることで、効果的にドレイン付近への電界集中を抑制することができる。一方、幅Ｌ１と幅Ｌ２の合計の幅が２μｍよりも長いとソース−ドレイン抵抗が高まり、トランジスタの駆動速度が遅くなる場合がある。幅Ｌ１及び幅Ｌ２を前述の範囲とすることで、信頼性が高く、かつ駆動速度の速いトランジスタ、半導体装置とすることができる。なお、幅Ｌ１及び幅Ｌ２はそれぞれ、半導体層１０８の厚さ、絶縁層１１０の厚さ、トランジスタ１００を駆動する際のソース−ドレイン間に印加する電圧の大きさに応じて決定することができる。
　絶縁層１１０が有する第１の側面１１０Ｓ１、及び第２の側面１１０Ｓ２はそれぞれ、テーパ形状を有することが好ましい。第１の側面１１０Ｓ１、及び第２の側面１１０Ｓ２がテーパ形状を有することにより、絶縁層１１０上に形成される層（例えば、絶縁層１１８）の被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。なお、図５Ａに示す上面図において、絶縁層１１０の端部、第１の側面１１０Ｓ１、及び第２の側面１１０Ｓ２を破線で示している。
　図６Ａ及び図６Ｂに示す角度θ１及び角度θ２について、説明する。角度θ１は、第１の側面１１０Ｓ１の下端が接する絶縁層１１０の上面を絶縁層１１０の内部に延伸した面と、第１の側面１１０Ｓ１がなす角度である。角度θ２は、絶縁層１１０の底面と、第２の側面１１０Ｓ２がなす角度である。角度θ１及び角度θ２はそれぞれ、３０度以上９０度未満が好ましく、さらには３５度以上８５度以下が好ましく、さらには４０度以上８０度以下が好ましくさらには４５度以上８０度以下が好ましく、さらには５０度以上８０度以下が好ましい。前述の範囲の角度とすることで、絶縁層１１０上に設けられる絶縁層１１８の被覆性を高めることができる。
　なお、本明細書等において、テーパ角とは、目的の層を、断面（例えば基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角をいう。
　領域１０８Ｎにおける第１の元素の濃度は、絶縁層１１８に近いほど濃度が高くなるような濃度勾配を有することが好ましい。これにより、領域１０８Ｎ全体に亘って均一な濃度とした場合に比べて、領域１０８Ｎ内の第１の元素の総量を低くできるため、作製工程中の熱などの影響により領域１０８Ｃに拡散しうる第１の元素の量を低く保つことができる。また、領域１０８Ｎの上部ほど低抵抗となるため、導電層１２０ａ（または導電層１２０ｂ）との接触抵抗をより効果的に低減できる。
　領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎに第１の元素を添加する処理は、導電層１１２及び絶縁層１１０をマスクとして行うことができる。これにより、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎを自己整合的に形成できる。
　領域１０８Ｎは、第１の元素の濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２３ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以上、５×１０２２ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。
　第１の元素としてホウ素、リン、マグネシウム、アルミニウム、シリコンなどの酸化されやすい元素を用いる場合、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎそれぞれにおいて、第１の元素が酸化された状態で存在していることが好ましい。このような酸化されやすい元素は、半導体層１０８中の酸素と結合して酸化した状態で安定に存在しうるため、後の工程で高い温度（例えば４００℃以上、６００℃以上、または８００℃以上）がかかった場合であっても、脱離することが抑制される。また、第１の元素が半導体層１０８中の酸素を奪うことで、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎに酸素欠損（ＶＯ）が生成される。この酸素欠損（ＶＯ）に膜中の水素が入った欠陥（以下、ＶＯＨとも記す）はキャリア供給源となり、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎの抵抗が低くなる。
　ここで、半導体層１０８について、及び半導体層１０８中に形成されうる酸素欠損について説明する。
　半導体層１０８のチャネル形成領域に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、半導体層１０８中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となりうる。チャネル形成領域中にキャリア供給源が生成されると、トランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、チャネル形成領域においては、酸素欠損が少ないほど好ましい。
　そこで、本発明の一態様においては、半導体層１０８のチャネル形成領域近傍の絶縁膜、具体的には、チャネル形成領域の上方に位置する絶縁層１１０、及び下方に位置する絶縁層１０３が、酸化物膜または酸化窒化物膜を含む構成である。作製工程中の熱などにより絶縁層１０３及び絶縁層１１０からチャネル形成領域へ酸素を移動させることで、チャネル形成領域中の酸素欠損を低減することが可能となる。
　半導体層１０８は、元素Ｍに対するＩｎの原子数比が１より大きい領域を有することが好ましい。Ｉｎの含有率が高いほど、トランジスタの電界効果移動度を向上させることができる。
　ここで、Ｉｎ、Ｇａ、Ｚｎを含む金属酸化物の場合、Ｉｎと酸素の結合力は、Ｇａと酸素の結合力よりも弱いため、Ｉｎの含有率が高い場合には、金属酸化物膜中に酸素欠損が形成されやすい。また、Ｇａに代えて、元素Ｍを用いた場合でも同様の傾向がある。金属酸化物膜中に酸素欠損が多く存在すると、トランジスタの電気特性の低下や、信頼性の低下が生じる。
　しかしながら本発明の一態様では、金属酸化物を含む半導体層１０８のチャネル形成領域中に極めて多くの酸素を供給できるため、Ｉｎの含有率が高い金属酸化物材料を用いることが可能となる。これにより、極めて高い電界効果移動度と、安定した電気特性と、高い信頼性とを兼ね備えたトランジスタを実現できる。
　例えば、元素Ｍに対するＩｎの原子数比が１．５以上、または２以上、または３以上、または３．５以上、または４以上である金属酸化物を、好適に用いることができる。
　特に、半導体層１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍とすることが好ましい。または、Ｉｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍とすることが好ましい。また、半導体層１０８の組成として、半導体層１０８のＩｎ、元素Ｍ、及びＺｎの原子数の比を概略等しくしてもよい。すなわち、Ｉｎ、元素Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の材料を含んでいてもよい。
　例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供できる。また、上記の電界効果移動度が高いトランジスタを、ソースドライバ（特に、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供できる。
　なお、半導体層１０８が、元素Ｍに対するＩｎの原子数比が１より大きい領域を有していても、半導体層１０８の結晶性が高い場合、電界効果移動度が低くなる場合がある。半導体層１０８の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ）を用いて分析することで解析できる。
　ここで、半導体層１０８のチャネル形成領域は、不純物濃度が低く、欠陥準位密度を低く（酸素欠損を少なく）することにより、膜中のキャリア濃度を低くすることができる。このような金属酸化物膜を半導体層のチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、このような金属酸化物膜を用いたトランジスタは、オフ電流が著しく小さい特性を得ることができる。
　半導体層１０８に結晶性の高い金属酸化物膜を用いると、半導体層１０８の加工時や、絶縁層１１０の成膜時のダメージを抑制することができ、信頼性の高いトランジスタを実現できる。一方、半導体層１０８に結晶性の比較的低い金属酸化物膜を用いることで、電気伝導性が向上し、電界効果移動度の高いトランジスタを実現できる。
　半導体層１０８は、後述するＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜を用いることが好ましい。
　半導体層１０８は、２層以上の積層構造を有していてもよい。
　例えば、組成の異なる２以上の金属酸化物膜を積層した半導体層１０８を用いることができる。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を用いた場合に、Ｉｎ、元素Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝２：２：１、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、またはそれらの近傍であるスパッタリングターゲットで形成する膜のうち、２以上を積層して用いることが好ましい。
　結晶性の異なる２以上の金属酸化物膜を積層した半導体層１０８を用いることができる。その場合、同じ酸化物ターゲットを用い、成膜条件を異ならせることで、大気に触れることなく連続して形成されることが好ましい。
　このとき、半導体層１０８として、ｎｃ構造を有する金属酸化物膜と、ＣＡＡＣ構造を有する金属酸化物膜の積層構造とすることができる。または、ｎｃ構造を有する金属酸化物膜と、ｎｃ構造を有する金属酸化物膜の積層構造としてもよい。なお、当該金属酸化物膜に好適に用いることができる金属酸化物の機能、または材料の構成については、後述するＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）の記載を援用できる。
　例えば、先に形成する第１の金属酸化物膜の成膜時の酸素流量比を、後に形成する第２の金属酸化物膜の成膜時の酸素流量比よりも小さくする。または、第１の金属酸化物膜の成膜時に、酸素を流さない条件とする。これにより、第２の金属酸化物膜の成膜時に、酸素を効果的に供給できる。また、第１の金属酸化物膜は第２の金属酸化物膜よりも結晶性が低く、電気伝導性の高い膜とすることができる。一方、上部に設けられる第２の金属酸化物膜を第１の金属酸化物膜よりも結晶性の高い膜とすることで、半導体層１０８の加工時や、絶縁層１１０の成膜時のダメージを抑制できる。
　より具体的には、第１の金属酸化物膜の成膜時の酸素流量比を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。また第２の金属酸化物膜の成膜時の酸素流量比を、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、第１の金属酸化物膜と第２の金属酸化物膜とで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮できるため好ましい。
　このような構成とすることで、電気特性に優れ、且つ信頼性の高いトランジスタ１００を実現できる。
　図５Ａ及び図５Ｂに示すように、トランジスタ１００は、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂを有していてもよい。導電層１２０ａ及び導電層１２０ｂはソース電極またはドレイン電極として機能する。導電層１２０ａ及び導電層１２０ｂは、それぞれ絶縁層１１８に設けられた開口部１４１ａまたは開口部１４１ｂを介して、領域１０８Ｎに電気的に接続される。
　以上が、構成例２−１についての説明である。
　以下では、上記構成例２−１と一部の構成が異なるトランジスタの構成例について説明する。なお、以下では、上記構成例２−１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、上記構成例と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
〔構成例２−２〕
　図７Ａは、トランジスタ１００Ａの上面図であり、図７Ｂはトランジスタ１００Ａのチャネル長方向の断面図であり、図７Ｃはトランジスタ１００Ａのチャネル幅方向の断面図である。図７Ｂ中の一点鎖線で囲った領域Ｐの拡大図を図８Ａ、領域Ｑの拡大図を図８Ｂに示す。図７Ｃ中の一点鎖線で囲った領域Ｒの拡大図を図８Ｃに示す。
　トランジスタ１００Ａは、基板１０２と半導体層１０８の間に、絶縁層１０３及び導電層１０６を有する点で、トランジスタ１００と主に相違している。導電層１０６は、領域１０８Ｃと重畳する領域を有する。
　トランジスタ１００Ａにおいて、導電層１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電層１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層１０３の一部は第１のゲート絶縁層として機能し、絶縁層１１０の一部は、第２のゲート絶縁層として機能する。
　半導体層１０８の、導電層１１２及び導電層１０６の少なくとも一方と重畳する部分は、チャネル形成領域として機能する。なお以下では説明を容易にするため、半導体層１０８の導電層１１２と重畳する部分をチャネル形成領域と呼ぶ場合があるが、実際には導電層１１２と重畳せずに、導電層１０６と重畳する部分にもチャネルが形成しうる。
　図７Ａ及び図７Ｃに示すように、導電層１０６は、絶縁層１１０、及び絶縁層１０３に設けられた開口部１４２を介して、導電層１１２と電気的に接続されていてもよい。これにより、導電層１０６と、導電層１１２には、同じ電位を与えることができる。
　導電層１０６は、導電層１１２、導電層１２０ａ、または導電層１２０ｂに用いることができる材料を用いることができる。特に導電層１０６に銅を含む材料を用いると、配線抵抗を低減できるため好ましい。また、導電層１０６にタングステンやモリブデンなどの高融点金属を含む材料を用いると、後の工程において高い温度で処理を行なうことができる。
　図７Ａ及び図７Ｃに示すように、チャネル幅方向において、導電層１１２及び導電層１０６が、半導体層１０８の端部よりも外側に突出していることが好ましい。このとき、図７Ｃに示すように、半導体層１０８のチャネル幅方向の全体が、絶縁層１１０と絶縁層１０３を介して、導電層１１２と、導電層１０６に覆われた構成となる。
　このような構成とすることで、半導体層１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０６と導電層１１２に同じ電位を与えることが好ましい。これにより、半導体層１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１００Ａのオン電流を増大させることができる。そのため、トランジスタ１００Ａを微細化することも可能となる。
　なお、導電層１１２と導電層１０６とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ１００Ａを駆動するための信号を与えてもよい。このとき、一方のゲート電極に与える電位により、トランジスタ１００Ａを他方のゲート電極で駆動する際のしきい値電圧を制御することもできる。
　絶縁層１０３は積層構造とすることができる。図７Ｂ及び図７Ｃには、絶縁層１０３が、導電層１０６側から、絶縁層１０３ａ、絶縁層１０３ｂ及び絶縁層１０３ｃがこの順に積層された３層構造を有する例を示している。絶縁層１０３ａは導電層１０６と接する。また、絶縁層１０３ｃは半導体層１０８と接する。絶縁層１０３については前述の記載を参照できるため、詳細な説明は省略する。
　なお、導電層１０６として、絶縁層１０３に拡散しにくい金属膜または合金膜を用いる場合などでは、絶縁層１０３ａ及び絶縁層１０３ｂを設けずに、絶縁層１０３ｃの単層構成としてもよい。
　トランジスタ１００Ａは、絶縁層１０３ｃと、絶縁層１１８が接する領域を有する。絶縁層１０３ｃと絶縁層１１８が接する領域を有することにより、絶縁層１１８が有する酸素が絶縁層１０３ｃを介して半導体層１０８に拡散し、半導体層１０８中の酸素欠陥を低減することができる。
　以上が、構成例２−２についての説明である。
〔構成例２−３〕
　トランジスタ１００Ａと異なる構成を、図９Ａ乃至図９Ｃに示す。図９Ａは、トランジスタ１００Ｂの上面図であり、図９Ｂはトランジスタ１００Ｂのチャネル長方向の断面図であり、図９Ｃはトランジスタ１００Ｂのチャネル幅方向の断面図である。図９Ｂ中の一点鎖線で囲った領域Ｑの拡大図を図１０Ａに示す。図９Ｃ中の一点鎖線で囲った領域Ｒの拡大図を、図１０Ｂに示す。図９Ｂ中の一点鎖線で囲った領域Ｐの拡大図は、図８Ａを参照できる。
　図１０Ａ及び図１０Ｂに示すように、トランジスタ１００Ｂは、絶縁層１１８と絶縁層１０３ｂが接する領域を有する点で、トランジスタ１００Ａと主に相違している。半導体層１０８と重ならない領域の絶縁層１１８は、絶縁層１０３ｃと接して設けられる。また、絶縁層１０３ｃの端部は、半導体層１０８の端部と概略一致する。例えば、絶縁層１１０を形成する際に、絶縁層１０３ｃとなる絶縁膜の一部を除去し絶縁層１０３ｃを形成することで、絶縁層１０３ｃの端部と半導体層１０８の端部を概略一致させることができる。
　以上が、構成例２−３についての説明である。
〔構成例２−４〕
　図１１Ａは、トランジスタ１００Ｃの断面図である。図１１Ａでは、一点鎖線よりも左側にチャネル長方向の断面を、右側にチャネル幅方向の断面を並べて明示している。
　トランジスタ１００Ｃは、絶縁層１１８が積層構造を有する点で、トランジスタ１００Ｂと主に相違している。絶縁層１１８は２層以上の積層構造とすることができる。絶縁層１１８を積層構造とする場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　図１１Ａは、絶縁層１１８が絶縁層１１８ａと、絶縁層１１８ａ上の絶縁層１１８ｂの２層構造である例を示している。絶縁層１１８ａ及び絶縁層１１８ｂとして、絶縁層１１８に用いることができる材料を用いることができる。絶縁層１１８ａと絶縁層１１８ｂは同じ材料を用いてもよいし、異なる材料を用いてもよい。なお、絶縁層１１８ａ及び絶縁層１１８ｂは同種の材料の絶縁膜を用いることができるため、絶縁層１１８ａ及び絶縁層１１８ｂそれぞれの界面が明確に確認できない場合がある。したがって、図１１Ａでは、絶縁層１１８ａと絶縁層１１８ｂの界面を破線で示している。
　トランジスタ１００Ｃと異なる構成を、図１１Ｂ及び図１１Ｃに示す。図１１Ｂは、トランジスタ１００Ｄの断面図である。図１１Ｃは、トランジスタ１００Ｅの断面図である。図１１Ｂ及び図１１Ｃではそれぞれ、一点鎖線よりも左側にチャネル長方向の断面を、右側にチャネル幅方向の断面を並べて明示している。
　トランジスタ１００Ｄ及びトランジスタ１００Ｅは、絶縁層１１８ａと絶縁層１１８ｂで異なる材料を用いる構成を示している。
　トランジスタ１００Ｄは、絶縁層１１８ａの酸素に対するバリア性が、絶縁層１１８ｂよりも高い構成を示している。例えば、絶縁層１１８ａに窒化物または窒化酸化物を用い、絶縁層１１８ｂに酸化物または酸化窒化物を用いることができる。
　トランジスタ１００Ｅは、絶縁層１１８ｂの酸素に対するバリア性が、絶縁層１１８ａよりも高い構成を示している。例えば、絶縁層１１８ａに酸化物または酸化窒化物を用い、絶縁層１１８ｂに窒化物または窒化酸化物を用いることができる。
　絶縁層１１８を形成した後に、高い温度がかかる処理を行なう際、トランジスタの外部や領域１０８Ｎの近傍の膜から多量の酸素が領域１０８Ｎに供給され、領域１０８Ｎの抵抗が上昇してしまう場合がある。そのため、高い温度のかかる処理を行なう際には、酸素に対するバリア性の高い絶縁層で半導体層１０８を覆った状態で処理することが好ましい。
　以上が、構成例２−４についての説明である。
〔構成例２−５〕
　図１２は、トランジスタ１００Ｆの断面図である。図１２では、一点鎖線よりも左側にチャネル長方向の断面を、右側にチャネル幅方向の断面を並べて明示している。
　トランジスタ１００Ｆは、絶縁層１１０と導電層１１２の間に金属酸化物層１１４を有する点で、トランジスタ１００Ｃと主に相違している。金属酸化物層１１４として用いることができる材料については、前述の記載を参照できるため、詳細な説明は省略する。
　図１２では、導電層１１２の端部と金属酸化物層１１４の端部が概略一致する例を示している。導電層１１２を形成する際に金属酸化物層１１４も形成することで、導電層１１２の端部と金属酸化物層１１４の端部を概略一致させることができる。なお、導電層１１２の端部と金属酸化物層１１４の端部が概略一致しなくてもよい。例えば、導電層１１２の端部が、金属酸化物層１１４の端部よりも内側に位置してもよい。
　以上が、構成例２−５についての説明である。
〔構成例２−６〕
　トランジスタ１００Ｂと異なる構成を、図１３Ａ乃至図１３Ｃに示す。図１３Ａは、トランジスタ１００Ｇの上面図であり、図１３Ｂはトランジスタ１００Ｇのチャネル長方向の断面図であり、図１３Ｃはトランジスタ１００Ｇのチャネル幅方向の断面図である。図１３Ｂ中の一点鎖線で囲った領域Ｐの拡大図を図１４に示す。
　図１３Ｂ、図１３Ｃ及び図１４に示すように、領域１０８Ｎと領域１０８Ｌ２の間に、領域１０８Ｌ３を有する点で、トランジスタ１００Ｂと主に相違している。
　図１４では、トランジスタ１００Ｇのチャネル長方向における領域１０８Ｃの幅を幅Ｌ０、領域１０８Ｌ１の幅を幅Ｌ１、領域１０８Ｌ２の幅を幅Ｌ２、領域１０８Ｌ３の幅を幅Ｌ３で示している。また、領域１０８Ｃと重なる領域の絶縁層１１０の膜厚を膜厚ＴＮ０、領域１０８Ｌ１と重なる領域の絶縁層１１０の膜厚を膜厚ＴＮ１、領域１０８Ｌ２と重なる領域の絶縁層１１０の膜厚を膜厚ＴＮ２、領域１０８Ｌ３と重なる領域の絶縁層１１０の膜厚を膜厚ＴＮ３で示している。
　膜厚ＴＮ０は、膜厚ＴＮ１と概略等しいことが好ましい。また、膜厚ＴＮ１に対する、膜厚ＴＮ２は０．２倍以上０．９倍以下が好ましく、さらには０．３倍以上０．８倍以下が好ましく、さらには０．４倍以上０．７倍以下が好ましい。膜厚ＴＮ１に対する、膜厚ＴＮ３は０．１倍以上０．６倍以下が好ましく、さらには０．１５倍以上０．５倍以下が好ましく、さらには０．２倍以上０．４倍以下が好ましい。前述の範囲の膜厚とすることで、領域１０８Ｌ１、領域１０８Ｌ２及び領域１０８Ｌ３の抵抗を制御できる。
　幅Ｌ１、幅Ｌ２及び幅Ｌ３はそれぞれ、５０ｎｍ以上１μｍ以下が好ましく、さらには７０ｎｍ以上７００ｎｍ以下が好ましく、さらに１００ｎｍ以上５００ｎｍ以下が好ましい。特に、幅Ｌ１、幅Ｌ２及び幅Ｌ３の合計の幅を、絶縁層１１０の厚さよりも大きくすることで、効果的にドレイン付近への電界集中を抑制することができる。一方、幅Ｌ１、幅Ｌ２及び幅Ｌ３の合計の幅が２μｍよりも長いとソース−ドレイン抵抗が高まり、トランジスタの駆動速度が遅くなる場合がある。幅Ｌ１、幅Ｌ２及び幅Ｌ３を前述の範囲とすることで、信頼性が高く、かつ駆動速度の速いトランジスタ、半導体装置とすることができる。なお、幅Ｌ１、幅Ｌ２及び幅Ｌ３はそれぞれ、半導体層１０８の厚さ、絶縁層１１０の厚さ、トランジスタ１００を駆動する際のソース−ドレイン間に印加する電圧の大きさに応じて決定することができる。
　絶縁層１１０が有する第１の側面１１０Ｓ１、第２の側面１１０Ｓ２、及び第３の側面１１０Ｓ３はそれぞれ、テーパ形状を有することが好ましい。第１の側面１１０Ｓ１、第２の側面１１０Ｓ２、及び第３の側面１１０Ｓ３がテーパ形状を有することにより、絶縁層１１０上に形成される層（例えば、絶縁層１１８）の被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　図１４に、第１の側面１１０Ｓ１の下端が接する面と、第１の側面１１０Ｓ１がなす角度θ１、第２の側面１１０Ｓ２の下端が接する面と、第２の側面１１０Ｓ２がなす角度θ２、及び第３の側面１１０Ｓ３の下端が接する面と、第３の側面１１０Ｓ３がなす角度θ３を示す。角度θ１、角度θ２及び角度θ３はそれぞれ、３０度以上９０度未満が好ましく、さらには３５度以上８５度以下が好ましく、さらには４０度以上８０度以下が好ましく、さらには４５度以上７５度以下が好ましい。前述の範囲の角度とすることで、絶縁層１１０上に設けられる絶縁層１１８の被覆性を高めることができる。
　図１４に示す角度θ１、角度θ２及び角度θ３について、説明する。角度θ１は、第１の側面１１０Ｓ１の下端が接する絶縁層１１０の上面を絶縁層１１０の内部に延伸した面と、第１の側面１１０Ｓ１がなす角度である。角度θ２は、第２の側面１１０Ｓ２の下端が接する絶縁層１１０の上面を絶縁層１１０の内部に延伸した面と、第２の側面１１０Ｓ２がなす角度である。角度θ３は、絶縁層１１０の底面と、第３の側面１１０Ｓ３がなす角度である。角度θ１、角度θ２及び角度θ３はそれぞれ、３０度以上９０度未満が好ましく、さらには３５度以上８５度以下が好ましく、さらには４０度以上８０度以下が好ましく、さらには４５度以上７５度以下が好ましい。前述の範囲の角度とすることで、絶縁層１１０上に設けられる絶縁層１１８の被覆性を高めることができる。
　以上が、構成例２−６についての説明である。
＜作製方法例１＞
　以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは、上記構成例で例示したトランジスタ１００Ｃを例に挙げて説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、原子層堆積（ＡＬＤ）法等を用いて形成できる。ＣＶＤ法は、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成できる。
　半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工できる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法は、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光やＸ線を用いてもよい。また、露光に用いる光に代えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
　図１５Ａ乃至図１５Ｄ、図１６Ａ乃至図１６Ｃ、図１７Ａ乃至図１７Ｃ、図１８Ａ乃至図１８Ｃの各図には、トランジスタ１００Ｃの作製工程の各段階における断面を示している。各図において、中央の破線より左側にチャネル長方向、右側にチャネル幅方向の断面を並べて示している。
〔導電層１０６の形成〕
　基板１０２上に導電膜を成膜し、これをエッチングにより加工して、第１のゲート電極として機能する導電層１０６を形成する。このとき、導電層１０６の端部がテーパ形状となるように加工することが好ましい。これにより、次に形成する絶縁層１０３の段差被覆性を高めることができる。
　また、導電層１０６となる導電膜として、銅を含む導電膜を用いることで、配線抵抗を小さくすることができる。例えば、本発明の一態様である半導体装置を大型の表示装置に適用する場合や、解像度の高い表示装置とする場合には、銅を含む導電膜を用いることが好ましい。また、導電層１０６に銅を含む導電膜を用いた場合であっても、絶縁層１０３により銅が半導体層１０８側に拡散することが抑制されるため、信頼性の高いトランジスタを実現できる。
〔絶縁層１０３の形成〕
　続いて、基板１０２及び導電層１０６を覆って絶縁層１０３を形成する（図１５Ａ）。絶縁層１０３は、ＰＥＣＶＤ法、ＡＬＤ法、スパッタリング法等を用いて形成できる。
　ここでは、絶縁層１０３として、絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃ、を積層して形成する。特に、絶縁層１０３を構成する各絶縁層は、ＰＥＣＶＤ法により形成することが好ましい。絶縁層１０３の形成は、前述の構成例１の記載を参照できるため、詳細な説明は省略する。
　絶縁層１０３を形成した後に、絶縁層１０３に対して酸素を供給する処理を行ってもよい。例えば、酸素雰囲気下でのプラズマ処理または加熱処理などを行うことができる。または、プラズマイオンドーピング法やイオン注入法により、絶縁層１０３に酸素を供給してもよい。
〔半導体層１０８の形成〕
　続いて、絶縁層１０３上に、半導体層１０８となる金属酸化物膜１０８ｆを成膜する（図１５Ｂ）。
　金属酸化物膜１０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　金属酸化物膜１０８ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜１０８ｆは、可能な限り水素や水などの不純物が低減され、高純度な膜であることが好ましい。特に、金属酸化物膜１０８ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。
　金属酸化物膜１０８ｆを成膜する際に、酸素ガスと不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
　半導体層１０８を積層構造とする場合、同じスパッタリングターゲットを用いて同じ成膜室で連続して成膜することで、界面を良好なものとすることができるため好ましい。特に、各金属酸化物膜の成膜条件として、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮できるため好ましい。また、異なる組成の金属酸化物膜を積層する場合には、大気に暴露することなく、連続して成膜することが好ましい。
　金属酸化物膜１０８ｆは、ＣＡＡＣ構造を有する金属酸化物膜、ｎｃ構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜となるように、成膜条件を設定することが好ましい。なお、成膜される金属酸化物膜がＣＡＡＣ構造となる成膜条件、及びｎｃ構造となる成膜条件は、それぞれ使用するスパッタリングターゲットの組成によって異なるため、その組成に応じて、基板温度や酸素流量比の他、圧力や電力などを適宜設定すればよい。
　金属酸化物膜１０８ｆの成膜時の基板温度は、室温以上４５０℃以下が好ましく、さらには室温以上３００℃以下が好ましく、さらには室温以上２００℃以下が好ましく、さらには室温以上１４０℃以下が好ましい。例えば基板１０２に大型のガラス基板や、樹脂基板を用いた場合には、基板温度を室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または加熱しない状態で、金属酸化物膜を成膜することで、結晶性を低くすることができる。
　金属酸化物膜１０８ｆを成膜する前に、絶縁層１０３の表面に吸着した水や水素、有機物等を脱離させるための処理や、絶縁層１０３中に酸素を供給する処理を行うことが好ましい。例えば、減圧雰囲気下にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気でプラズマ処理を行ってもよい。酸素を含む雰囲気、例えば、一酸化二窒素ガスを含む雰囲気でプラズマ処理を行うことにより、絶縁層１０３に酸素を供給することができる。また、一酸化二窒素ガスを含む雰囲気でプラズマ処理を行うと、絶縁層１０３の表面の有機物を好適に除去できる。このような処理の後、絶縁層１０３の表面を大気に暴露することなく、連続して金属酸化物膜１０８ｆを成膜することが好ましい。
　続いて、金属酸化物膜１０８ｆを加工し、島状の半導体層１０８を形成する（図１５Ｃ）。
　金属酸化物膜１０８ｆの加工には、ウェットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。このとき、半導体層１０８と重ならない絶縁層１０３ｃの一部をエッチングし、除去してもよい。絶縁層１０３ｃの一部を除去することにより、半導体層１０８と絶縁層１０３ｃは、上面形状が概略一致する。また、絶縁層１０３ｃの一部を除去することにより絶縁層１０３ｂの一部が露出し、後に形成される絶縁層１１８と絶縁層１０３ｂが接する構成とすることができる。
　金属酸化物膜１０８ｆの成膜後、または金属酸化物膜１０８ｆを半導体層１０８に加工した後、金属酸化物膜または半導体層１０８中の水素または水を除去するために加熱処理を行ってもよい。加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８中に含まれる、または表面に吸着した水素または水を除去することができる。また、加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８の膜質が向上する（例えば欠陥の低減、結晶性の向上など）場合がある。
　加熱処理により、絶縁層１０３から金属酸化物膜１０８ｆ、または半導体層１０８に酸素を供給することもできる。絶縁層１０３から酸素を供給する場合、半導体層１０８に加工する前に加熱処理を行うことがより好ましい。
　加熱処理の温度は、代表的には、１５０℃以上基板の歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とすることができる。なお、金属酸化物膜１０８ｆの成膜後、または金属酸化物膜１０８ｆを半導体層１０８に加工した後に、加熱処理を行わなくてもよい。また、加熱処理は金属酸化物膜の成膜後であればどの段階で行ってもよい。また、後の加熱処理または熱が加わる工程と兼ねてもよい。
　加熱処理は、希ガス、または窒素を含む雰囲気で行うことができる。または、当該雰囲気で加熱した後、酸素を含む雰囲気で加熱してもよい。窒素を含む雰囲気、又は酸素を含む雰囲気として、超乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、上記加熱処理の雰囲気に水素、水などが含まれないことが好ましい。露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いることで半導体層１０８に水素、水などが取り込まれることを可能な限り防ぐことができる。該加熱処理は、電気炉、急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
　なお、半導体層１０８の形成後は速やかに絶縁膜１１０ｆを形成することが好ましい。半導体層１０８の表面が露出した状態では、半導体層１０８の表面に水が吸着する場合がある。半導体層１０８の表面に水が吸着すると、その後の加熱処理等により半導体層１０８中に水素が拡散し、ＶＯＨが形成される場合がある。ＶＯＨはキャリア発生源となりうることから、半導体層１０８の吸着水は少ないことが好ましい。
〔絶縁膜１１０ｆの形成〕
　続いて、絶縁層１０３及び半導体層１０８を覆って、絶縁膜１１０ｆを形成する（図１５Ｄ）。
　絶縁膜１１０ｆは、後に絶縁層１１０となる膜である。絶縁膜１１０ｆは、例えば酸化シリコン膜、酸化窒化シリコン膜などの酸化物膜または酸化窒化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、またはプラズマＣＶＤ装置という）を用いて形成することが好ましい。また、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。
　絶縁膜１１０ｆの形成後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁膜１１０ｆ中の不純物及び絶縁膜１１０ｆ表面の吸着水を除去できる。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、２００℃以上４００℃以下の温度で行うことができる。なお、絶縁膜１１０ｆの形成後に、加熱処理を行わなくてもよい。また、加熱処理は絶縁膜１１０ｆの形成後であればどの段階で行ってもよい。また、後の加熱処理または熱が加わる工程と兼ねてもよい。
　絶縁膜１１０ｆの成膜前に、半導体層１０８の表面に対してプラズマ処理を行なうことが好ましい。当該プラズマ処理により、半導体層１０８の表面に吸着する水などの不純物を低減することができる。そのため、半導体層１０８と絶縁膜１１０ｆとの界面における不純物を低減できるため、信頼性の高いトランジスタを実現できる。特に、半導体層１０８の形成から、絶縁膜１１０ｆの成膜までの間に半導体層１０８の表面が大気に曝される場合には好適である。プラズマ処理は、例えば酸素、オゾン、窒素、一酸化二窒素、アルゴンなどの雰囲気下で行うことができる。また、プラズマ処理と絶縁膜１１０ｆの成膜とは、大気に曝すことなく連続して行われることが好ましい。
　ここで、絶縁膜１１０ｆを成膜した後に、加熱処理を行うことが好ましい。加熱処理により、絶縁膜１１０ｆ中に含まれる、または表面に吸着した水素または水を除去することができる。また、絶縁膜１１０ｆ中の欠陥を低減することができる。
　加熱処理の条件は、上記を援用することができる。
　絶縁膜１１０ｆを形成した後、または、上記水素または水を除去する加熱処理を行なった後に、絶縁膜１１０ｆに対して酸素を供給する処理を行なってもよい。例えば、プラズマ処理または加熱処理などを、酸素を含む雰囲気下で行うことができる。または、プラズマイオンドーピング法やイオン注入法などにより、絶縁膜１１０ｆに酸素を供給してもよい。プラズマ処理には、例えば、ＰＥＣＶＤ装置を好適に用いることができる。ＰＥＣＶＤ装置を用いて絶縁膜１１０ｆを形成する場合、絶縁膜１１０ｆの形成の後に、真空中で連続してプラズマ処理を行うことが好ましい。絶縁膜１１０ｆの形成と、プラズマ処理を真空中で連続して行うことにより、生産性を高めることができる。
　絶縁膜１１０ｆに酸素を供給する処理を行った後に加熱処理を行う場合は、絶縁膜１１０ｆ上に膜（例えば、金属酸化物膜１１４ｆ）が形成された後に加熱処理を行うことが好ましい。絶縁膜１１０ｆが露出した状態で加熱処理を行うと、絶縁膜１１０ｆに供給された酸素が絶縁膜１１０ｆより外へ脱離してしまう場合がある。絶縁膜１１０ｆ上に膜（例えば、金属酸化物膜１１４ｆ）が形成した後に加熱処理を行うことで、絶縁膜１１０ｆに供給された酸素が絶縁膜１１０ｆより外へ脱離することを抑制できる。
〔開口部１４２の形成〕
　続いて、絶縁層１１０、及び絶縁層１０３の一部を除去し、導電層１０６に達する開口部１４２を形成する（図１６Ａ）。これにより開口部１４２を介して、導電層１０６と、後に形成する導電層１１２とを電気的に接続することができる。
〔導電膜１１２ｆの形成〕
　続いて、導電層１１２となる導電膜１１２ｆを成膜する（図１６Ｂ）。導電膜１１２ｆは、金属または合金のスパッタリングターゲットを用いたスパッタリング法により成膜することが好ましい。
〔絶縁層１１０、導電層１１２の形成〕
　続いて、導電膜１１２ｆ上にレジストマスク１１５を形成する（図１６Ｂ）。その後、レジストマスク１１５に覆われていない領域の導電膜１１２ｆを除去し、導電層１１２を形成する（図１６Ｃ）。
　導電層１１２の形成には、ウェットエッチング法を好適に用いることができる。ウェットエッチング法には、例えば、過酸化水素を有するエッチャントを用いることができる。例えば、リン酸、酢酸、硝酸、塩酸又は硫酸の一以上を有するエッチャントを用いることができる。特に、導電層１１２に銅を有する材料を用いる場合は、リン酸、酢酸及び硝酸を有するエッチャントを好適に用いることができる。
　図１６Ｃに示すように、導電層１１２の端部が、レジストマスク１１５の輪郭よりも内側に位置するように加工する。導電層１１２の形成には、ウェットエッチング法を用いると好適である。エッチング時間を調整することにより、領域１０８Ｃの幅Ｌ０を制御できる。
　導電層１１２の形成には異なるエッチング条件または手法を用いて、少なくとも２回に分けてエッチングしてもよい。例えば、異方性のエッチング法を用いて導電膜１１２ｆをエッチングした後に、等方性のエッチング法を用いて導電膜１１２ｆの側面をエッチングして、端面を後退させてもよい（サイドエッチングともいう）。これにより、平面視において、絶縁層１１０よりも内側に位置する導電層１１２を形成できる。
　続いて、レジストマスク１１５に覆われていない領域において、絶縁膜１１０ｆを除去し、絶縁層１１０Ａを形成する（図１７Ａ）。絶縁層１１０Ａの形成には、異方性エッチングを用いることが好ましい。特に、ドライエッチング法を好適に用いることができる。ドライエッチング法を用いることにより、レジストマスク１１５の端部と、絶縁層１１０Ａの端部を概略一致させることができる。
　続いて、レジストマスク１１５を縮小させ、レジストマスク１１５ａを形成する（図１７Ｂ）。図１７Ｂでは、縮小させた後のレジストマスク１１５ａとともに、縮小させる前のレジストマスク１１５を破線で示している。レジストマスク１１５ａの端部は、導電層１１２の端部より外側に位置することが好ましい。つまり、レジストマスク１１５ａの端部は、導電層１１２の端部と絶縁層１１０Ａの端部の間に位置することが好ましい。
　レジストマスク１１５ａの形成には、アッシング法を好適に用いることができる。例えば、アッシング法として、酸素、オゾンなどのガスを高周波などでプラズマ化し、そのプラズマを利用してレジストマスクと反応させるプラズマアッシング法を用いてもよい。または、酸素、オゾンなどのガスに紫外線などの光を照射し、ガスとレジストマスクの反応を促進させる光励起アッシングを用いてもよい。なお、アッシング法を用いることにより平面視におけるレジストマスク１１５の面積が小さくなるとともに、レジストマスク１１５の膜厚が薄くなってもよい。
　続いて、レジストマスク１１５ａに覆われていない領域において、絶縁層１１０Ａの一部を除去し、絶縁層１１０を形成する（図１７Ｃ）。絶縁層１１０の形成には、異方性エッチングを用いることが好ましい。特に、ドライエッチング法を好適に用いることができる。このとき、絶縁層１１０Ａの露出している領域を全て除去せず、当該領域の絶縁層１１０Ａの上部の一部を除去（以下、ハーフエッチングともいう）することで膜厚が薄くなるように加工することが好ましい。このように、絶縁層の加工に用いたレジストマスクを縮小させ、縮小させたレジストマスクを用いて当該絶縁層を再度加工することにより、階段状の形状を有する絶縁層１１０を形成できる。また、レジストマスクを縮小させる量を調整することにより、領域１０８Ｌ２の幅Ｌ２を制御できる。
　絶縁層１１０の形成にハーフエッチングを用いることから、予め絶縁層１１０Ａとなる膜のエッチング速度を確認し、所望の膜厚ＴＮ２になるまでのエッチング時間を算出しておくことが好ましい。算出したエッチング時間でハーフエッチングを行うことにより、絶縁層１１０を精度高く形成できる。また、絶縁層１１０の形成にドライエッチング法を用いることにより、膜厚ＴＮ２を細かく調整できるため、電気特性が良好でかつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０の形成後、レジストマスク１１５を除去する。
　ここで、不純物を除去するために洗浄を行ってもよい。洗浄を行うことにより絶縁層１１０及び半導体層１０８の露出した領域に付着した不純物を除去し、トランジスタの電気特性、信頼性が低下することを抑制できる。不純物は、例えば絶縁膜１１０ｆのエッチング時に付着する、エッチングガスまたはエッチャントの成分、もしくは導電膜１１２ｆの成分、金属酸化物膜１１４ｆの成分などがある。
　洗浄方法は、洗浄液など用いたウェット洗浄、またはプラズマ処理などを用いることができる。また、これらの洗浄を適宜組み合わせて行ってもよい。ウェット洗浄は、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを含む洗浄液を用いることができる。
〔絶縁層１１８の形成〕
　続いて、絶縁層１０３、半導体層１０８、絶縁層１１０及び導電層１１２を覆って、絶縁層１１８を形成する。ここでは、絶縁層１１８が、絶縁層１１８ａと、絶縁層１１８ｂとの積層構造を有する構成について、説明する。
　絶縁層１０３、半導体層１０８、絶縁層１１０及び導電層１１２を覆って、絶縁層１１８ａを形成する（図１８Ａ）。
　絶縁層１１８ａは、水素を含む成膜ガスを用いたプラズマＣＶＤ法により形成することが好ましい。例えば、シランガスとアンモニアガスとを含む成膜ガスを用いて、窒化シリコン膜を成膜する。シランガスに加えてアンモニアガスを用いることで、膜中に多くの水素を含有させることができる。また、成膜時においても、半導体層１０８の露出した部分に水素を供給することが可能となる。水素を供給することで、半導体層１０８中に極めて低抵抗な領域１０８Ｎを形成できる。
　続いて、導電層１１２をマスクとして、絶縁層１１０及び絶縁層１１８ａを介して半導体層１０８に第１の元素１４０を供給（添加、または注入ともいう）する（図１８Ｂ）。半導体層１０８に第１の元素１４０を供給することにより、導電層１１２に覆われない領域の半導体層１０８の抵抗が低下し、領域１０８Ｌ１、領域１０８Ｌ２及び領域１０８Ｎを形成できる。このとき、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎの上に設けられた絶縁層１１８ａ及び絶縁層１１０の合計の膜厚は、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に薄くなる。したがって、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に、供給される第１の元素１４０の量が多くなり、この順に抵抗を低くすることができる。絶縁層１１０の膜厚、絶縁層１１８ａの膜厚、及び第１の元素１４０を供給する条件を調整することにより、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎそれぞれの抵抗を制御することができる。
　半導体層１０８の導電層１１２と重なる領域１０８Ｃに、第１の元素１４０ができるだけ供給されないように、導電層１１２の材料や厚さを考慮し、第１の元素１４０を供給する条件を決定することが好ましい。これにより、半導体層１０８の導電層１１２と重なる領域に、不純物濃度が十分に低減された領域１０８Ｃを形成することができる。
　第１の元素１４０として用いることができる元素については、前述の記載を参照できるため、詳細な説明は省略する。
　第１の元素１４０の供給は、プラズマ処理を好適に用いることができる。プラズマ処理を用いる場合、添加する第１の元素１４０を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、第１の元素１４０を添加することができる。プラズマを発生させる装置として、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
　第１の元素１４０の供給は、絶縁層１１８ａを形成した後に大気暴露することなく連続して行ってもよい。例えば、プラズマＣＶＤ装置を用いることで、絶縁層１１８ａの形成後に大気暴露することなく連続して第１の元素１４０の供給を行うことができる。連続して行うことで、半導体装置の生産性を高めることができる。
　プラズマ処理を行う場合、第１の元素１４０を供給するガスとして、第１の元素を含むガスを用いることができる。特に水素を含むガスを用いることが好ましく、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎに水素を添加することで、各々の抵抗を制御することができる。第１の元素１４０を含むガスとして、例えば、水素（Ｈ２）、アンモニア（ＮＨ３）、シラン（ＳｉＨ４）を好適に用いることができる。
　プラズマ処理時の基板温度は、室温以上４５０℃以下が好ましく、さらには１５０℃以上４００℃以下が好ましく、さらには２００℃以上３５０℃以下が好ましい。前述の範囲の基板温度とすることで、半導体層１０８を構成する材料と第１の元素１４０との反応が促進され、半導体層１０８の抵抗を低くすることができる。
　プラズマ処理時の処理室内の圧力は、５０Ｐａ以上１５００Ｐａ以下が好ましく、さらには１００Ｐａ以上１０００Ｐａ以下が好ましく、さらには１２０Ｐａ以上５００Ｐａ以下が好ましく、さらには１５０Ｐａ以上３００Ｐａ以下が好ましい。前述の範囲の圧力とすることで、プラズマを安定して発生させることができる。
　プラズマ処理の条件を適宜選択することにより、半導体層１０８に添加される第１の元素１４０の量を調整し、抵抗の値を制御することができる。また、第１の元素１４０は、絶縁層１１８ａ及び絶縁層１１０を介して半導体層１０８に添加されることから、所望の抵抗となるように絶縁層１１８ａの厚さ、及び絶縁層１１０の厚さを調整することが好ましい。
　または、第１の元素１４０の供給は、第１の元素１４０を含むガスを用いた加熱による熱拡散を利用した処理を用いてもよい。
　または、第１の元素１４０の供給は、プラズマイオンドーピング法、またはイオン注入法を用いてもよい。これらの方法は、深さ方向の濃度プロファイルを、イオンの加速電圧とドーズ量等により、高い精度で制御することができる。プラズマイオンドーピング法を用いることで、生産性を高めることができる。また質量分離を用いたイオン注入法を用いることで、供給される第１の元素の純度を高めることができる。また、第１の元素１４０として、特にホウ素、リン、アルミニウム、マグネシウム、またはシリコンの一以上を好適に用いることができる。
　第１の元素１４０の供給処理において、半導体層１０８と絶縁層１１０との界面、または半導体層１０８中の当該界面に近い部分、または絶縁層１１０中の当該界面に近い部分が、最も高い濃度となるように、処理条件を制御することが好ましい。これにより、一度の処理で半導体層１０８と絶縁層１１０の両方に、最適な濃度の第１の元素１４０を供給することができる。
　プラズマイオンドーピング法、またはイオン注入法を用いる場合、第１の元素１４０を供給するガスとして、前述の第１の元素を含むガスを用いることができる。ホウ素を供給する場合、代表的にはＢ２Ｈ６ガスやＢＦ３ガスなどを用いることができる。またリンを供給する場合には、代表的にはＰＨ３ガスを用いることができる。また、これらの原料ガスを希ガスで希釈した混合ガスを用いてもよい。その他、第１の元素１４０を供給するガスとして、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２、（Ｃ５Ｈ５）２Ｍｇ、及び希ガス等を用いることができる。また、イオン源は気体に限られず、固体や液体を加熱して気化させたものを用いてもよい。
　第１の元素１４０の添加は、絶縁層１１０及び半導体層１０８の組成や密度、厚さなどを考慮して、加速電圧やドーズ量などの条件を設定することで制御することができる。
　例えば、イオン注入法またはプラズマイオンドーピング法でホウ素の添加を行う場合、加速電圧は例えば５ｋＶ以上１００ｋＶ以下、好ましくは７ｋＶ以上７０ｋＶ以下、より好ましくは１０ｋＶ以上５０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上、３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　また、イオン注入法またはプラズマイオンドーピング法でリンイオンの添加を行う場合、加速電圧は、例えば１０ｋＶ以上１００ｋＶ以下、好ましくは３０ｋＶ以上９０ｋＶ以下、より好ましくは４０ｋＶ以上８０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　本発明の一態様では、絶縁層１１０及び絶縁層１１８ａを介して第１の元素１４０を半導体層１０８に供給することができる。そのため、半導体層１０８が結晶性を有する場合であっても、第１の元素１４０の供給の際に半導体層１０８が受けるダメージが軽減され、結晶性が損なわれてしまうことを抑制できる。そのため、結晶性の低下により電気抵抗が増大してしまうような場合には好適である。
　ここでは、絶縁層１１８ａを形成した後に第１の元素１４０を半導体層１０８に供給する作製方法を示したが、本発明の一態様はこれに限られない。絶縁層１１８ａを形成する前に第１の元素１４０を半導体層１０８に供給してもよい。また、絶縁層１１８ｂを形成した後に第１の元素１４０を半導体層１０８に供給してもよい。
　続いて、絶縁層１１８ａを覆って、絶縁層１１８ｂを形成する（図１８Ｃ）。
　絶縁層１１８ａの形成、第１の元素１４０の供給、及び絶縁層１１８ｂの形成にプラズマＣＶＤ装置を用いることにより、これらの処理を連続して処理することができる。プラズマＣＶＤ装置内で連続して処理することにより、絶縁層１１８ａと絶縁層１１８ｂとの界面に不純物が付着することを抑制できる。また、半導体装置の生産性を高めることができる。
　絶縁層１１８をプラズマＣＶＤ法により形成する場合、成膜温度が高すぎると、領域１０８Ｎ等に含まれる不純物によっては、当該不純物が領域１０８Ｃを含む周辺部に拡散する恐れがある。その結果、領域１０８Ｃの抵抗が低下することや、領域１０８Ｎの抵抗が上昇してしまうなどの恐れがある。絶縁層１１８の成膜温度は、例えば１５０℃以上４００℃以下が好ましく、さらには１８０℃以上３６０℃以下が好ましく、さらには２００℃以上２５０℃以下とすることが好ましい。絶縁層１１８を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与できる。
　絶縁層１１８の形成後に加熱処理を行なってもよい。
〔開口部１４１ａ、開口部１４１ｂの形成〕
　続いて、絶縁層１１８の一部を除去することで、領域１０８Ｎに達する開口部１４１ａ及び開口部１４１ｂを形成する。
〔導電層１２０ａ、導電層１２０ｂの形成〕
　続いて、開口部１４１ａ及び開口部１４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を加工することで、導電層１２０ａ及び導電層１２０ｂを形成する（図１１Ａ）。
　以上の工程により、トランジスタ１００Ｃを作製できる。
＜作製方法例２＞
　以下では、トランジスタ１００Ｆで例示した、導電層１１２と絶縁層１１０の間に金属酸化物層１１４を有する構成を例に挙げて説明する。
　絶縁膜１１０ｆを形成するところまでは、前述の＜作製方法例１＞と同様である（図１５Ａ乃至図１５Ｄ参照）。
〔金属酸化物膜１１４ｆの形成〕
　続いて、絶縁膜１１０ｆを覆って、金属酸化物膜１１４ｆを形成する（図１９Ａ）。
　金属酸化物膜１１４ｆは、後に金属酸化物層１１４となる膜である。金属酸化物膜１１４ｆは、例えば酸素を含む雰囲気下でスパッタリング法により形成することが好ましい。これにより、金属酸化物膜１１４ｆの成膜時に絶縁膜１１０ｆに酸素を供給できる。
　金属酸化物膜１１４ｆを、上記半導体層１０８の場合と同様の金属酸化物を含む酸化物ターゲットを用いたスパッタリング法により形成する場合には、上記を援用できる。
　金属酸化物膜１１４ｆは、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物膜を形成してもよい。金属ターゲットにアルミニウムを用いた場合には、酸化アルミニウム膜を成膜できる。
　金属酸化物膜１１４ｆの成膜時に、成膜装置の成膜室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）、または成膜室内の酸素分圧が高いほど、絶縁層１１０中に供給される酸素を増やすことができ、好ましい。酸素流量比または酸素分圧は、例えば、０％より高く１００％以下、好ましくは１０％以上１００％以下、より好ましくは２０％以上１００％以下、さらに好ましくは３０％以上１００％以下、さらに好ましくは４０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気下でスパッタリング法により金属酸化物膜１１４ｆを形成することにより、金属酸化物膜１１４ｆの成膜時に、絶縁膜１１０ｆへ酸素を供給するとともに、絶縁膜１１０ｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｆに極めて多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８のチャネル形成領域に多くの酸素が供給され、チャネル形成領域中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
　金属酸化物膜１１４ｆの成膜時の基板温度は、室温以上４５０℃以下が好ましく、さらには室温以上３００℃以下が好ましく、さらには室温以上２００℃以下が好ましく、さらには室温以上１４０℃以下が好ましい。例えば基板１０２に大型のガラス基板や、樹脂基板を用いた場合には、基板温度を室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、金属酸化物膜１１４ｆの成膜時の基板温度が高いと金属酸化物膜１１４ｆの結晶性が高くなり、エッチング速度が遅くなる場合がある。基板温度が低いと金属酸化物膜１１４ｆの結晶性が低くなり、エッチング速度が速くなる場合がある。金属酸化物膜１１４ｆを加工する際に用いるエッチャントに対して望ましいエッチング速度となるよう、金属酸化物膜１１４ｆの成膜温度を適宜選択してもよい。
　金属酸化物膜１１４ｆの形成後に、加熱処理を行うことで、絶縁膜１１０ｆから半導体層１０８に酸素を供給してもよい。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、２００℃以上４００℃以下の温度で行うことができる。なお、金属酸化物膜１１４ｆの形成後に、加熱処理を行わなくてもよい。また、加熱処理は金属酸化物膜１１４ｆの成膜後であればどの段階で行ってもよい。また、後の加熱処理または熱が加わる工程と兼ねてもよい。
〔開口部１４２の形成〕
　続いて、金属酸化物膜１１４ｆ、絶縁層１１０ｆ、及び絶縁層１０３の一部を除去し、導電層１０６に達する開口部１４２を形成する。これにより開口部１４２を介して、導電層１０６と、後に形成する導電層１１２とを電気的に接続することができる。
〔導電膜１１２ｆの形成〕
　続いて、導電層１１２となる導電膜１１２ｆを成膜する（図１９Ｂ）。導電膜１１２ｆについては前述の記載を参照できるため、詳細な説明は省略する。
〔絶縁層１１０、金属酸化物層１１４、導電層１１２の形成〕
　続いて、導電膜１１２ｆ上にレジストマスク（図示せず）を形成し、当該レジストマスクに覆われていない領域の導電膜１１２ｆ及び金属酸化物膜１１４ｆを除去し、導電層１１２及び金属酸化物層１１４を形成する（図１９Ｃ）。
　導電層１１２及び金属酸化物層１１４の形成には、ウェットエッチング法を好適に用いることができる。ウェットエッチング法については前述の記載を参照できるため、詳細な説明は省略する。
　導電層１１２及び金属酸化物層１１４の形成には異なるエッチング条件または手法を用いて、少なくとも２回に分けてエッチングしてもよい。例えば、異方性のエッチング法を用いて導電膜１１２ｆ及び金属酸化物膜１１４ｆをエッチングした後に、等方性のエッチング法を用いて導電膜１１２ｆ及び金属酸化物膜１１４ｆの側面をエッチングして、端面を後退させてもよい（サイドエッチングともいう）。これにより、平面視において、絶縁層１１０よりも内側に位置する導電層１１２及び金属酸化物膜１１４を形成できる。
　続いて、レジストマスクに覆われていない領域において、絶縁膜１１０ｆを除去し、絶縁層１１０を形成する（図１９Ｄ）。絶縁層１１０の形成については前述の記載を参照できるため、詳細な説明は省略する。
　絶縁層１１０の形成後、レジストマスクを除去する。
　ここで、不純物を除去するために洗浄を行ってもよい。洗浄については前述の記載を参照できるため、詳細な説明は省略する。
　以降、絶縁層１１８の形成より後の工程は、＜作製方法例１＞の記載を参照できるため、詳細は省略する。
　以上の工程により、トランジスタ１００Ｆを作製できる。
＜作製方法例３＞
　以下では、トランジスタ１００Ｇで例示した、領域１０８Ｎと領域１０８Ｃの間に、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｌ３を有する構成を例に挙げて説明する。
　絶縁層１１０Ａを形成するところまでは、前述の＜作製方法例１＞と同様である（図１５Ａ乃至図１５Ｄ、図１６Ａ乃至図１６Ｃ、図１７Ａ参照）。
〔絶縁層１１０の形成〕
　続いて、レジストマスク１１５を縮小させ、レジストマスク１１５ａを形成する（図２０Ａ）。図２０Ａでは、縮小させた後のレジストマスク１１５ａとともに、縮小させる前のレジストマスク１１５を破線で示している。レジストマスク１１５ａの端部は、導電層１１２の端部より外側に位置することが好ましい。つまり、レジストマスク１１５ａの端部は、導電層１１２の端部と絶縁層１１０Ａの端部の間に位置することが好ましい。
　レジストマスク１１５ａの形成には、アッシング法を好適に用いることができる。アッシング法を用いることにより平面視におけるレジストマスク１１５の面積が小さくなるとともに、レジストマスク１１５の膜厚が薄くなってもよい。
　続いて、レジストマスク１１５ａに覆われていない領域において、絶縁層１１０Ａの上部の一部を除去し、絶縁層１１０Ｂを形成する（図２０Ｂ）。絶縁層１１０Ｂの形成には、異方性エッチングを用いることが好ましい。特に、ドライエッチング法を好適に用いることができる。
　続いて、レジストマスク１１５ａを縮小させ、レジストマスク１１５ｂを形成する（図２０Ｃ）。図２０Ｃでは、縮小させた後のレジストマスク１１５ｂとともに、縮小させる前のレジストマスク１１５ａを破線で示している。レジストマスク１１５ｂの端部は、導電層１１２の端部より外側に位置することが好ましい。つまり、レジストマスク１１５ｂの端部は、導電層１１２の端部と絶縁層１１０Ｂの端部の間に位置することが好ましい。
　レジストマスク１１５ｂの形成には、アッシング法を好適に用いることができる。アッシング法を用いることにより平面視におけるレジストマスク１１５ａの面積が小さくなるとともに、レジストマスク１１５ａの膜厚が薄くなってもよい。
　続いて、レジストマスク１１５ｂに覆われていない領域において、絶縁層１１０Ｂの上部の一部を除去し、絶縁層１１０を形成する（図２１）。絶縁層１１０の形成には、異方性エッチングを用いることが好ましい。特に、ドライエッチング法を好適に用いることができる。
　レジストマスク１１５及びレジストマスク１１５ａを縮小させる量をそれぞれ調整することにより、領域１０８Ｌ１の幅Ｌ１、及び領域１０８Ｌ２の幅Ｌ２及び領域１０８Ｌ３の幅Ｌ３を制御できる。
　絶縁層１１０の形成後、レジストマスク１１５ｂを除去する。
　ここで、不純物を除去するために洗浄を行ってもよい。洗浄については前述の記載を参照できるため、詳細な説明は省略する。
　以降、絶縁層１１８の形成より後の工程は、＜作製方法例１＞の記載を参照できるため、詳細は省略する。
　以上の工程により、トランジスタ１００Ｇを作製できる。
＜半導体装置の構成要素＞
　次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〔基板〕
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するために用いることができる。その際、トランジスタ１００等は耐熱性の劣る基板や可撓性の基板にも転載できる。
〔絶縁層１０３〕
　絶縁層１０３は、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法等を適宜用いて形成できる。また、絶縁層１０３は、例えば、酸化物絶縁膜、酸化窒化物絶縁膜、窒化酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成できる。なお、半導体層１０８との界面特性を向上させるため、絶縁層１０３において少なくとも半導体層１０８と接する領域は酸化物絶縁膜または酸化窒化物膜で形成することが好ましい。また、絶縁層１０３には、加熱により酸素を放出する膜を用いることが好ましい。
　絶縁層１０３として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
　絶縁層１０３の半導体層１０８に接する側に窒化シリコン膜などの酸化物膜または酸化窒化物膜以外の膜を用いた場合、半導体層１０８と接する表面に対して酸素プラズマ処理などの前処理を行い、当該表面、または表面近傍を酸化することが好ましい。
〔導電膜〕
　導電層１０６、ソース電極またはドレイン電極の一方として機能する導電層１２０ａ、及びソース電極またはドレイン電極の他方として機能する導電層１２０ｂは、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成できる。
　導電層１０６、導電層１２０ａ、及び導電層１２０ｂには、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体または金属酸化物膜を適用することもできる。
　ここで、酸化物導電体（ＯＣ：ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　導電層１０６等として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁膜として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
　導電層１０６、導電層１２０ａ、導電層１２０ｂには、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅、酸素、または水素に対して、高いバリア性を有し、且つ自身からの水素の放出が少ないため、半導体層１０８と接する導電膜、または半導体層１０８の近傍の導電膜として、好適に用いることができる。
〔絶縁層１１０〕
　トランジスタ１００等のゲート絶縁膜として機能する絶縁層１１０は、ＰＥＣＶＤ法、スパッタリング法等により形成できる。絶縁層１１０は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。なお、絶縁層１１０を、２層の積層構造または３層以上の積層構造としてもよい。
　半導体層１０８と接する絶縁層１１０は、酸化物絶縁膜または酸化窒化物膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜である。例えば、酸素雰囲気下にて絶縁層１１０を形成すること、成膜後の絶縁層１１０に対して酸素雰囲気下での熱処理を行うこと、絶縁層１１０の成膜後に酸素雰囲気下で、プラズマ処理等を行うこと、または、絶縁層１１０上に酸素雰囲気下で酸化物膜または酸化窒化物膜を成膜することなどにより、絶縁層１１０中に酸素を供給することもできる。なお、上記酸素を供給する各処理において、酸素に代えて、または酸素に加えて、酸化性ガス（例えば一酸化二窒素や、オゾンなど）を用いてもよい。
　絶縁層１１０として、酸化シリコンや酸化窒化シリコンと比べて比誘電率の高い酸化ハフニウム等の材料を用いることもできる。これにより絶縁層１１０の膜厚を厚くしトンネル電流によるリーク電流を抑制できる。特に結晶性を有する酸化ハフニウムは、非晶質の酸化ハフニウムと比べて高い比誘電率を備えるため好ましい。
〔半導体層〕
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、元素Ｍに対するＩｎの原子数比が１以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
　スパッタリングターゲットに多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
　なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
　半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　半導体層１０８には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物は、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ− ３とすることができる。
　半導体層１０８は、非単結晶構造であることが好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
　以下では、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
　ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
　ＣＡＡＣ−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
　微結晶構造を有する酸化物半導体膜（微結晶酸化物半導体膜）は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
　ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、円を描くように（リング状に）輝度の高い領域が観測され、当該領域内に複数のスポットが観測される場合がある。
　ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。従って、ｎｃ−ＯＳ膜はＣＡＡＣ−ＯＳ膜と比べて、キャリア濃度が高く、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を示す場合がある。
　ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の酸素流量比を小さくすることで形成できる。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の基板温度を低くすることでも形成できる。例えば、ｎｃ−ＯＳ膜は、基板温度を比較的低温（例えば１３０℃以下の温度）とした状態、または基板を加熱しない状態でも成膜できるため、大型のガラス基板や、樹脂基板などを使う場合に適しており、生産性を高めることができる。
　金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された金属酸化物を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を加熱しない場合の温度を含む。
＜金属酸化物の構成＞
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与できる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
　以上が、構成要素についての説明である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態２）
　本実施の形態では、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明する。
＜構成例＞
　図２２Ａに、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼り合された第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
　第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
　ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装できる。
　画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタに、本発明の一態様の半導体装置であるトランジスタを適用できる。
　画素部７０２に設けられる表示素子として、液晶素子、発光素子などが挙げられる。液晶素子として、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子として、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
　図２２Ｂに示す表示装置７００Ａは、第１の基板７０１に代えて、可撓性を有する樹脂層７４３が適用され、フレキシブルディスプレイとして用いることができる表示装置の例である。
　表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。また、図２２Ｂ中の領域Ｐ１に示すように、画素部７０２、及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ回路部７０６は、画素部７０２を挟んで両側に設けられる。またゲートドライバ回路部７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
　樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図２２Ｂ中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバ回路としての機能を有する。このとき、表示装置７００Ａにおけるソースドライバ回路部７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
　図２２Ｃに示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることができる表示装置である。表示装置７００Ｂは、例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
　表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
　複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が第１の基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　一方、ゲートドライバ回路部７２２は、第１の基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
　このような構成とすることで、大型で且つ高解像度の表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置を実現できる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現できる。
＜断面構成例＞
　以下では、表示素子として液晶素子を用いる構成、及びＥＬ素子を用いる構成について、図２３乃至図２６を用いて説明する。なお、図２３乃至図２５は、それぞれ図２２Ａに示す一点鎖線Ｑ−Ｒにおける断面図である。また図２６は、図２２Ｂに示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。図２３及び図２４は、表示素子として液晶素子を用いた構成であり、図２５及び図２６は、ＥＬ素子を用いた構成である。
〔表示装置の共通部分に関する説明〕
　図２３乃至図２６に示す表示装置は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。図２４では、容量素子７９０が無い場合を示している。
　トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用できる。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、画像信号等の書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
　本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成できる。すなわち、シリコンウェハ等により形成された駆動回路を適用しない構成も可能であり、表示装置の部品点数を削減できる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供できる。
　図２３、図２５、及び図２６に示す容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と同一の膜を加工して形成される下部電極と、半導体層と同一の金属酸化物を加工して形成される上部電極と、を有する。上部電極は、トランジスタ７５０のソース領域及びドレイン領域と同様に低抵抗化されている。また、下部電極と上部電極の間には、トランジスタ７５０の第１のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。また、上部電極には、トランジスタのソース電極及びドレイン電極と同一の膜を加工して得られる配線が接続されている。
　トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
　画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。例えば、いずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用した構成としてもよい。なお、上記ゲートドライバ回路部７０６についてもソースドライバ回路部７０４と同様である。
　信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
　ＦＰＣ端子部７０８は、一部が接続電極として機能する配線７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。配線７６０は、異方性導電膜７８０を介してＦＰＣ７１６が有する端子と電気的に接続される。ここでは、配線７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
　第１の基板７０１及び第２の基板７０５として、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。第１の基板７０１に可撓性を有する基板を用いる場合には、第１の基板７０１とトランジスタ７５０等の間に、水や水素に対するバリア性を有する絶縁層を設けることが好ましい。
　第２の基板７０５側には、遮光膜７３８と、着色膜７３６と、これらに接する絶縁膜７３４と、が設けられる。
〔液晶素子を用いる表示装置の構成例〕
　図２３に示す表示装置７００は、液晶素子７７５及びスペーサ７７８を有する。液晶素子７７５は、導電層７７２、導電層７７４、及びこれらの間に液晶層７７６を有する。導電層７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。また、導電層７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電層７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
　導電層７７２には、可視光に対して透光性の材料、または反射性の材料を用いることができる。透光性の材料は、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。反射性の材料は、例えば、アルミニウム、銀等を含む材料を用いるとよい。
　導電層７７２に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７７２に透光性の材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
　図２４に示す表示装置７００は、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を示す。導電層７７２上に絶縁層７７３を介して、共通電極として機能する導電層７７４が設けられる。導電層７７２と導電層７７４の間に生じる電界によって、液晶層７７６の配向状態を制御できる。
　図２４において、導電層７７４、絶縁層７７３、導電層７７２の積層構造により保持容量を構成できる。そのため、別途容量素子を設ける必要がなく、開口率を高めることができる。
　図２３及び図２４には図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
　液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
　液晶素子のモードは、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモードなどを用いることができる。
　液晶層７７６に高分子分散型液晶や、高分子ネットワーク型液晶などを用いた、散乱型の液晶を用いることもできる。このとき、着色膜７３６を設けずに白黒表示を行う構成としてもよいし、着色膜７３６を用いてカラー表示を行う構成としてもよい。
　液晶素子の駆動方法として、継時加法混色法に基づいてカラー表示を行う、時間分割表示方式（フィールドシーケンシャル駆動方式ともいう）を適用してもよい。その場合、着色膜７３６を設けない構成とすることができる。時間分割表示方式を用いた場合、例えばＲ（赤色）、Ｇ（緑色）、Ｂ（青色）のそれぞれの色を呈する副画素を設ける必要がないため、画素の開口率を向上させることや、精細度を高められるなどの利点がある。
〔発光素子を用いる表示装置〕
　図２５に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電層７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることができる材料として、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることができる材料として、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。
　図２５に示す表示装置７００には、平坦化絶縁膜７７０上に導電層７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は透光性の導電膜７８８を有し、トップエミッション型の発光素子である。なお、発光素子７８２は、導電層７７２側に光を射出するボトムエミッション構造や、導電層７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
　着色膜７３６は発光素子７８２と重なる位置に設けられ、遮光膜７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、ＥＬ層７８６を画素毎に島状または画素列毎に縞状に形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
　図２６には、フレキシブルディスプレイに好適に適用できる表示装置の構成を示している。図２６は、図２２Ｂに示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。
　図２６に示す表示装置７００Ａは、図２５で示した第１の基板７０１に代えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０や容量素子７９０等は、樹脂層７４３上に設けられた絶縁層７４４上に設けられている。
　支持基板７４５は、有機樹脂やガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミドやアクリルなどの有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼りあわされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
　図２６に示す表示装置７００は、図２５で示した第２の基板７０５に代えて保護層７４０を有する。保護層７４０は、封止膜７３２と貼りあわされている。保護層７４０は、ガラス基板や樹脂フィルムなどを用いることができる。また、保護層７４０として、偏光板、散乱板などの光学部材や、タッチセンサパネルなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
　発光素子７８２が有するＥＬ層７８６は、絶縁膜７３０及び導電層７７２上に島状に設けられている。ＥＬ層７８６を、副画素毎に発光色が異なるように作り分けることで、着色膜７３６を用いずにカラー表示を実現できる。また、発光素子７８２を覆って、保護層７４１が設けられている。保護層７４１は発光素子７８２に水などの不純物が拡散することを防ぐ機能を有する。保護層７４１は、無機絶縁膜を用いることが好ましい。また、無機絶縁膜と有機絶縁膜をそれぞれ一以上含む積層構造とすることがより好ましい。
　図２６では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２では、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、配線７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜をできるだけ設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。
〔表示装置に入力装置を設ける構成例〕
　図２３乃至図２６に示す表示装置に入力装置を設けてもよい。当該入力装置として、例えば、タッチセンサ等が挙げられる。
　例えばセンサの方式は、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
　なお、タッチパネルの構成は、入力装置を一対の基板の間に形成する、所謂インセル型のタッチパネル、入力装置を表示装置上に形成する、所謂オンセル型のタッチパネル、または表示装置に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２７を用いて説明を行う。
　図２７Ａに示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用できる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
　駆動回路部５０４は、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図２７Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線であるゲート線ＧＬ＿１乃至ＧＬ＿Ｘ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ＿１乃至ＤＬ＿Ｙ等の各種配線に接続される。
　ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体または多結晶半導体で形成された駆動回路基板）をＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
　図２７Ａに示す複数の画素回路５０１は、例えば、図２７Ｂ及び図２７Ｃに示す構成とすることができる。
　図２７Ｂに示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、ゲート線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　図２７Ｃに示す画素回路５０１は、トランジスタ５５２、トランジスタ５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、ゲート線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電位供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位（ＶＤＤ）が与えられ、他方には、低電源電位（ＶＳＳ）が与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態４）
　以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用できる。
＜回路構成＞
　図２８Ａに、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、ソース及びドレインの他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、ソース及びドレインの他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子として様々な素子を用いることができるが、代表的には有機ＥＬ素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用できる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをノードＮ１、トランジスタＭ２と回路４０１とを接続するノードをノードＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持できる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持できる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用できる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持できる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
＜駆動方法例＞
　続いて、図２８Ｂを用いて、画素回路４００の動作方法の一例を説明する。図２８Ｂは、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
　図２８Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して配線Ｓ２から第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティング状態としてもよい。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図２８Ｂでは電位ｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、第２データ電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成できるため、画素回路４００内で階調の補正を行うことが可能となる。
　画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
＜適用例＞
〔液晶素子を用いた例〕
　図２８Ｃに示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極が容量Ｃ１の他方の電極、トランジスタＭ２のソース及びドレインの他方の電極、及び容量Ｃ２の一方の電極と接続され、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略できる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給できるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
　図２８Ｄに示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートが容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略できる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更できる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現できる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
　なお、図２８Ｃ及び図２８Ｄで例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態５）
　本実施の形態では、本発明の一態様を用いて作製できる表示モジュールについて説明する。
　図２９Ａに示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２の間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
　例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現できる。
　上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状や寸法を適宜変更できる。
　表示装置６００６はタッチパネルとしての機能を有していてもよい。
　フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
　プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。
　図２９Ｂは、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
　表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
　表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリー６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
　発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出できる。
　発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得できる。
　発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
　光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態６）
　本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
　図３０Ａに示す電子機器６５００は、スマートフォンとして用いることができる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用できる。
　図３０Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリー６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイパネルを適用できる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリー６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態７）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
　電子機器として、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様が適用された電子機器は、家屋やビルの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
　図３１Ａは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　なおカメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像できる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続できる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用できる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
　図３１Ｂは、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
　ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球やまぶたの動きの情報を入力手段として用いることができる。
　装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能や、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能を有していてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用できる。
　図３１Ｃ、図３１Ｄ及び図３１Ｅは、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認できる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用できる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図３１Ｅのようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示できる。
　図３２Ａ乃至図３２Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図３２Ａ乃至図３２Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図３２Ａ乃至図３２Ｇに示す電子機器の詳細について、以下説明を行う。
　図３２Ａは、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図３２Ｂは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示できる。図３２Ｂでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例として、電子メール、ＳＮＳ、電話などの着信の通知、電子メールやＳＮＳなどの題名、送信者名、日時、時刻、バッテリーの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図３２Ｃは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図３２Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図３２Ｅ、図３２Ｆ及び図３２Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３２Ｅは携帯情報端末９２０１を展開した状態、図３２Ｇは折り畳んだ状態、図３２Ｆは図３２Ｅと図３２Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　図３３Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　図３３Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
　なお、テレビジョン装置７１００は、テレビ放送の受信機や、ネットワーク接続のための通信装置を有していてもよい。
　図３３Ｂに、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
　図３３Ｃ及び図３３Ｄに、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
　図３３Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　図３３Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
　表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
　表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすることが好ましい。これにより、広告用途だけでなく、路線情報や交通情報、商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
　図３３Ｃ及び図３３Ｄに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させることや、情報端末機７３１１を操作することで、表示部７５００の表示を切り替えることができる。
　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図３３Ａ乃至図３３Ｄにおける表示部７５００に、本発明の一態様の表示装置を適用できる。
　本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
　本実施例では、図７に示すトランジスタ１００Ａの形状を模した試料（ｓａｍｐｌｅ　Ａ）、及び図１３に示すトランジスタ１００Ｇの形状を模した試料（ｓａｍｐｌｅ　Ｂ）を作製し、断面形状を評価した。
＜試料の作製＞
　まず、ガラス基板上に厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜をこの順にスパッタリング法により形成し、これを加工して第１のゲート電極（ボトムゲート）を得た。
　次に、第１のゲート絶縁層として、厚さ３００ｎｍの窒化シリコン層と、厚さ１００ｎｍの第１の酸化窒化シリコン層をこの順に成膜した。第１のゲート絶縁層は、ＰＥＣＶＤ装置を用いて成膜した。
　続いて、第１の酸化窒化シリコン層上に、厚さ２５ｎｍの金属酸化物膜を成膜した。金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、成膜ガスの総流量に対する酸素ガスの流量の割合（酸素流量比）を３０％とした。
　続いて、金属酸化物膜を島状に加工し、金属酸化物層を形成した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２のゲート絶縁層として厚さ１３０ｎｍの第２の酸化窒化シリコン膜を成膜した。第２のゲート絶縁層は、ＰＥＣＶＤ装置を用いて成膜した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２の酸化窒化シリコン膜上に、厚さ１００ｎｍのモリブデン膜を成膜した。モリブデン膜は、スパッタリング法により成膜した。
　続いて、モリブデン膜上に第１のレジストマスクを形成し、モリブデン層を形成した。モリブデン層の形成にはウェットエッチング法を用いた。エッチャントは、混酸Ａｌエッチング液を用いた。このとき、モリブデン層の端部は、第１のレジストマスクの端部より内側になるようにエッチング時間を調整した。
　続いて、第１のレジストマスクをマスクにして、第２の酸化窒化シリコン膜を加工した。
　続いて、第１のレジストマスクを縮小させて、第２のレジストマスクを形成した。第１のレジストマスクの縮小には、アッシング法を用いた。
　続いて、第２のレジストマスクをマスクにして、第２の酸化窒化シリコン膜を加工し、第２の酸化窒化シリコン層を得た。ここまでの工程で作製した試料をｓａｍｐｌｅ　Ａとした。
　続いて、ｓａｍｐｌｅ　Ｂは、第２のレジストマスクを縮小させて、第３のレジストマスクを形成した。第２のレジストマスクの縮小には、アッシング法を用いた。
　続いて、ｓａｍｐｌｅ　Ｂは、第３のレジストマスクをマスクにして、第２の酸化窒化シリコン膜を加工し、第２の酸化窒化シリコン層を得た。
　以上の工程により、ｓａｍｐｌｅ　Ａ及びｓａｍｐｌｅ　Ｂを得た。
＜断面観察＞
　次に、ｓａｍｐｌｅ　Ａ及びｓａｍｐｌｅ　Ｂを集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）により薄片化し、断面をＳＴＥＭで観察した。
　ｓａｍｐｌｅ　Ａの断面のＳＴＥＭ像を図３４Ａに、ｓａｍｐｌｅ　Ｂの断面のＳＴＥＭ像を図３４Ｂに示す。図３４Ａ及び図３４Ｂはそれぞれ、倍率１８００倍の透過電子（ＴＥ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ）像である。
　ｓａｍｐｌｅ　Ａの第２の酸化窒化シリコン層の端部付近を拡大したＳＴＥＭ像を、図３５Ａ及び図３５Ｂに示す。ｓａｍｐｌｅ　Ｂの第２の酸化窒化シリコン層の端部付近を拡大したＳＴＥＭ像を、図３６Ａ及び図３６Ｂに示す。図３５Ａ、図３５Ｂ、図３６Ａ及び図３６Ｂはそれぞれ、倍率１０万倍の透過電子（ＴＥ）像である。
　なお、図３５Ｂには図３５Ａと同じＳＴＥＭ像を、図３６Ｂには図３６Ａと同じＳＴＥＭ像を示している。図３５Ｂ及び図３６Ｂにはそれぞれ、領域１０８Ｌ１の幅Ｌ１、領域１０８Ｌ２の幅Ｌ２、領域１０８Ｌ３の幅Ｌ３、領域１０８Ｌ１と重なる領域の第２の酸化窒化シリコン層の膜厚ＴＮ１、領域１０８Ｌ２と重なる領域の第２の酸化窒化シリコン層の膜厚ＴＮ２、及び領域１０８Ｌ３と重なる領域の第２の酸化窒化シリコン層の膜厚ＴＮ３の測定を行った箇所を示している。
　図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ及び図３６Ｂにおいて、ガラス基板をＧｌａｓｓ、銅層をＣｕ、窒化シリコン層をＳｉＮ、第１の酸化窒化シリコン層をＳｉＯＮ−１、金属酸化物層をＯＳ、第２の酸化窒化シリコン層をＳｉＯＮ−２、モリブデン層をＭｏ、フォトレジストをＰＲと記している。
　図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ及び図３６Ｂに示すように、第２の酸化窒化シリコン層の形状が階段状になっていることを確認できた。
　ｓａｍｐｌｅ　Ａ、ｓａｍｐｌｅ　Ｂそれぞれの領域１０８Ｌ１の幅Ｌ１、領域１０８Ｌ２の幅Ｌ２、領域１０８Ｌ３の幅Ｌ３、領域１０８Ｌ１と重なる領域の第２の酸化窒化シリコン層の膜厚ＴＮ１、領域１０８Ｌ２と重なる領域の第２の酸化窒化シリコン層の膜厚ＴＮ２、及び領域１０８Ｌ３と重なる領域の第２の酸化窒化シリコン層の膜厚ＴＮ３を、表１に示す。なお、表１において、ｓａｍｐｌｅ　Ａは領域１０８Ｌ３を設けていないため、幅Ｌ３及び膜厚ＴＮ３の値を示していない。
Figure JPOXMLDOC01-appb-T000001
　図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ、図３６Ｂ、及び表１に示すように、ｓａｍｐｌｅ　Ａでは領域１０８Ｌ１及び領域１０８Ｌ２を有するトランジスタの形状を、ｓａｍｐｌｅ　Ｂでは領域１０８Ｌ１、領域１０８Ｌ２及び領域１０８Ｌ３を有するトランジスタの形状を確認することができた。また、ｓａｍｐｌｅ　Ａにおいて、膜厚ＴＮ０に対する膜厚ＴＮ１の比が０．９７であり、膜厚ＴＮ０と膜厚ＴＮ１が概略等しいことを確認できた。ｓａｍｐｌｅ　Ｂにおいても、膜厚ＴＮ０に対する膜厚ＴＮ１の比が０．９９であり、膜厚ＴＮ０と膜厚ＴＮ１が概略等しいことを確認できた。
　本実施例では、領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｌ３、領域１０８Ｎに相当する試料を作製し、これらの抵抗を評価した。
＜試料の作製＞
　まず、ガラス基板上に、厚さ２４０ｎｍの第１の窒化シリコン膜と、厚さ６０ｎｍの第２の窒化シリコン膜と、厚さ１００ｎｍの第１の酸化窒化シリコン膜をこの順に成膜した。
　続いて、第１の酸化窒化シリコン膜上に、厚さ２５ｎｍの金属酸化物膜を成膜した。金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を３０％とした。
　続いて、ＣＤＡ雰囲気下で、３４０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、金属酸化物膜上に、第２の酸化窒化シリコン膜を成膜した。ここで、試料間で第２の酸化窒化シリコン膜の膜厚を異ならせた。第２の酸化窒化シリコンの膜厚は、２０ｎｍ、４０ｎｍ、６０ｎｍ、８０ｎｍ、１００ｎｍ、１４０ｎｍとした。また、第２の酸化窒化シリコン膜を形成しない試料も作製した。なお、第２の酸化窒化シリコン膜は、実施の形態１で示した第１の元素１４０を供給する際に半導体層１０８上に設けられている絶縁層に相当する。第２の酸化窒化シリコン膜は、例えば、図１８Ｂに示す絶縁層１１０及び絶縁層１１８ａに相当する。
　続いて、ＣＤＡ雰囲気下で、３４０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。なお、第２の酸化窒化シリコン膜を形成しない試料は、当該加熱処理を行わなかった。
　続いて、アンモニアガスを用いてプラズマ処理を行った。ここで、試料間でプラズマ処理時の基板温度、及びプラズマ処理の処理時間を異ならせた。プラズマ処理時の基板温度は、２４０℃、３５０℃とした。プラズマ処理の処理時間は、１５ｓｅｃ、３０ｓｅｃ、６０ｓｅｃ、９０ｓｅｃとした。また、プラズマ処理を行わない試料も作製した。
　続いて、窒素雰囲気下で、１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。ここで、試料間で加熱処理の温度を異ならせた。加熱処理の温度は、２５０℃、３００℃、３５０℃とした。また、加熱処理を行わない試料も作製した。
　続いて、第２の酸化窒化シリコン膜に、金属酸化物膜に達する開口を形成し、端子を設けた。
＜シート抵抗測定＞
　続いて、上記で作製した試料のシート抵抗を測定し、金属酸化物膜の抵抗を評価した。
　各試料の金属酸化物膜のシート抵抗の値を、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、及び図３９Ｂに示す。
　図３７Ａ、図３７Ｂ、図３８Ａ、及び図３８Ｂにおいて、横軸はプラズマ処理の処理時間を示し、縦軸は金属酸化物膜のシート抵抗Ｒｓを示す。なお、図３７Ａは、プラズマ処理時の基板温度を３５０℃、かつプラズマ処理後の加熱処理を行わなかった試料の結果を抜粋して示している。図３７Ｂは、プラズマ処理時の基板温度を２４０℃、かつプラズマ処理後の加熱処理を行わなかった試料の結果を抜粋して示している。図３８Ａは、プラズマ処理時の基板温度を３５０℃、かつプラズマ処理後の加熱処理の温度を２５０℃とした試料の結果を抜粋して示している。図３８Ｂは、プラズマ処理時の基板温度を２４０℃、かつプラズマ処理後の加熱処理の温度を２５０℃とした試料の結果を抜粋して示している。
　図３９Ａ、及び図３９Ｂにおいて、横軸は第２の酸化窒化シリコン膜の膜厚（ＳｉＯＮ膜厚）を示し、縦軸は金属酸化物膜のシート抵抗Ｒｓを示す。なお、図３９Ａは、プラズマ処理時の基板温度を３５０℃、かつプラズマ処理の処理時間を６０ｓｅｃとした試料の結果を抜粋して示している。図３９Ｂは、プラズマ処理時の基板温度を２４０℃、かつプラズマ処理の処理時間を６０ｓｅｃとした試料の結果を抜粋して示している。
　図３７Ａ、図３７Ｂ、図３８Ａ及び図３８Ｂに示すように、プラズマ処理の処理時間が長くなるほど、金属酸化物膜の抵抗が低くなることを確認できた。また、プラズマ処理時の基板温度を２４０℃とした試料と比較して、３５０℃とした試料は金属酸化物膜の抵抗が低くなることが分かった。図３９Ａ及び図３９Ｂに示すように、プラズマ処理後に加熱処理を行うことにより金属酸化物膜の抵抗が高くなり、加熱処理の温度が高いと金属酸化物膜の抵抗が高くなる傾向を確認できた。また、第２の酸化窒化シリコン膜の膜厚が薄くなるほど、金属酸化物膜の抵抗が低くなることを確認できた。なお、第２の酸化窒化シリコン膜を形成せずにプラズマ処理を行った試料では、金属酸化物膜の抵抗が高い傾向となった。第２の酸化窒化シリコン膜を形成しなかった試料は金属酸化物膜が露出した状態でプラズマ処理を行っており、金属酸化物膜にダメージが加わったことにより抵抗が高くなったと考えられる。
　以上の結果から、第２の酸化窒化シリコン膜の膜厚、プラズマ処理の処理条件を調整することにより、金属酸化物膜の抵抗を制御できることが分かった。なお、本実施例ではプラズマ処理の後に加熱処理を行ったが、加熱処理を熱が加わる処理に置き換えることができる。本実施例に示すようにプラズマ処理後の加熱処理の温度で金属酸化物膜の抵抗が異なるため、プラズマ処理後の熱が加わる処理の温度を考慮した上で、第２の酸化窒化シリコン膜の膜厚、プラズマ処理の処理条件を調整することで、金属酸化物膜の抵抗を制御できることが分かった。
Ｃ１：容量、Ｃ２：容量、ＤＬ＿Ｙ：データ線、ＤＬ＿１：データ線、Ｇ１：配線、Ｇ２：配線、ＧＬ＿Ｘ：ゲート線、ＧＬ＿１：ゲート線、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｎ１：ノード、Ｎ２：ノード、Ｐ１：領域、Ｐ２：領域、Ｓ１：配線、Ｓ２：配線、Ｔ１：期間、Ｔ２：期間、ＴＮ０：膜厚、ＴＮ１：膜厚、ＴＮ２：膜厚、ＴＮ３：膜厚、１０：トランジスタ、１０Ａ：トランジスタ、１０Ｂ：トランジスタ、１０Ｃ：トランジスタ、１０Ｄ：トランジスタ、１０Ｅ：トランジスタ、１０Ｆ：トランジスタ、１０Ｇ：トランジスタ、１０Ｈ：トランジスタ、１０Ｉ：トランジスタ、１００：トランジスタ、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１００Ｃ：トランジスタ、１００Ｄ：トランジスタ、１００Ｅ：トランジスタ、１００Ｆ：トランジスタ、１００Ｇ：トランジスタ、１０２：基板、１０３：絶縁層、１０３ａ：絶縁層、１０３ｂ：絶縁層、１０３ｃ：絶縁層、１０６：導電層、１０８：半導体層、１０８Ｃ：領域、１０８ｆ：金属酸化物膜、１０８Ｌ１：領域、１０８Ｌ２：領域、１０８Ｌ３：領域、１０８Ｌｐ：領域、１０８Ｎ：領域、１１０：絶縁層、１１０ａ：絶縁層、１１０Ａ：絶縁層、１１０ｂ：絶縁層、１１０Ｂ：絶縁層、１１０ｃ：絶縁層、１１０ｆ：絶縁膜、１１０Ｓ１：第１の側面、１１０Ｓ２：第２の側面、１１０Ｓ３：第３の側面、１１０Ｓｐ：第ｐの側面、１１２：導電層、１１２ｆ：導電膜、１１４：金属酸化物層、１１４ｆ：金属酸化物膜、１１５：レジストマスク、１１５ａ：レジストマスク、１１５ｂ：レジストマスク、１１８：絶縁層、１１８ａ：絶縁層、１１８ｂ：絶縁層、１２０ａ：導電層、１２０ｂ：導電層、１４０：第１の元素、１４１ａ：開口部、１４１ｂ：開口部、１４２：開口部、４００：画素回路、４００ＥＬ：画素回路、４００ＬＣ：画素回路、４０１：回路、４０１ＥＬ：回路、４０１ＬＣ：回路、５０１：画素回路、５０２：画素部、５０４：駆動回路部、５０４ａ：ゲートドライバ、５０４ｂ：ソースドライバ、５０６：保護回路、５０７：端子部、５５０：トランジスタ、５５２：トランジスタ、５５４：トランジスタ、５６０：容量素子、５６２：容量素子、５７０：液晶素子、５７２：発光素子、７００：表示装置、７００Ａ：表示装置、７００Ｂ：表示装置、７０１：基板、７０２：画素部、７０４：ソースドライバ回路部、７０５：基板、７０６：ゲートドライバ回路部、７０８：ＦＰＣ端子部、７１０：信号線、７１１：配線部、７１２：シール材、７１６：ＦＰＣ、７１７：ＩＣ、７２１：ソースドライバＩＣ、７２２：ゲートドライバ回路部、７２３：ＦＰＣ、７２４：プリント基板、７３０：絶縁膜、７３２：封止膜、７３４：絶縁膜、７３６：着色膜、７３８：遮光膜、７４０：保護層、７４１：保護層、７４２：接着層、７４３：樹脂層、７４４：絶縁層、７４５：支持基板、７４６：樹脂層、７５０：トランジスタ、７５２：トランジスタ、７６０：配線、７７０：平坦化絶縁膜、７７２：導電層、７７３：絶縁層、７７４：導電層、７７５：液晶素子、７７６：液晶層、７７８：スペーサ、７８０：異方性導電膜、７８２：発光素子、７８６：ＥＬ層、７８８：導電膜、７９０：容量素子、６０００：表示モジュール、６００１：上部カバー、６００２：下部カバー、６００５：ＦＰＣ、６００６：表示装置、６００９：フレーム、６０１０：プリント基板、６０１１：バッテリー、６０１５：発光部、６０１６：受光部、６０１７ａ：導光部、６０１７ｂ：導光部、６０１８：光、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリー、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７５００：表示部、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８２００：ヘッドマウントディスプレイ、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリー、８３００：ヘッドマウントディスプレイ、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０５：レンズ、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１００：テレビジョン装置、９１０１：携帯情報端末、９１０２：携帯情報端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (13)

  1. 　半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の導電層と、を有し、
    　前記半導体層は、第１の領域と、一対の第２の領域と、一対の第３の領域と、一対の第４の領域と、を有し、
    　前記第２の領域は、前記第１の領域を挟み、
    　前記第３の領域は、前記第１の領域及び前記第２の領域を挟み、
    　前記第４の領域は、前記第１の領域、前記第２の領域及び前記第３の領域を挟み、
    　前記第１の領域は、前記第１の絶縁層及び前記導電層と重なる領域を有し、
    　前記第２の領域及び前記第３の領域はそれぞれ、前記第１の絶縁層と重なる領域を有し、かつ前記導電層と重ならず、
    　前記第４の領域は、前記第１の絶縁層及び前記導電層のいずれとも重ならず、
    　前記第２の領域と重なる領域の前記第１の絶縁層の膜厚は、前記第１の領域と重なる領域の前記第１の絶縁層の膜厚と概略等しく、
    　前記第３の領域と重なる領域の前記第１の絶縁層の膜厚は、前記第２の領域と重なる領域の前記第１の絶縁層の膜厚より薄い半導体装置。
  2. 　請求項１において、
    　さらに第２の絶縁層を有し、
    　前記第２の絶縁層は、前記第１の絶縁層の上面及び側面、並びに前記第４の領域の上面と接する半導体装置。
  3. 　請求項２において、
    　前記第１の絶縁層は、酸化物または酸化窒化物を有し、
    　前記第２の絶縁層は、酸化物または酸化窒化物を有する半導体装置。
  4. 　請求項２において、
    　前記第１の絶縁層は、酸化物または酸化窒化物を有し、
    　前記第２の絶縁層は、窒化物または窒化酸化物を有する半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記第３の領域及び前記第４の領域はそれぞれ、第１の元素を有し、
    　前記第３の領域の前記第１の元素の濃度は、前記第２の領域の前記第１の元素の濃度より高く、
    　前記第４の領域の前記第１の元素の濃度は、前記第３の領域の前記第１の元素の濃度より高く、
    　前記第１の元素は、水素、ホウ素、窒素、リンのいずれか一以上である半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記第２の領域の抵抗は、前記第１の領域の抵抗より低く、
    　前記第３の領域の抵抗は、前記第２の領域の抵抗より低く、
    　前記第４の領域の抵抗は、前記第３の領域の抵抗より低い半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記第３の領域の抵抗は、前記第２の領域の抵抗の２倍以上１×１０３倍以下である半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記第３の領域と重なる部分の前記第１の絶縁層の膜厚は、前記第２の領域と重なる部分の前記第１の絶縁層の膜厚の０．２倍以上０．９倍以下である半導体装置。
  9. 　請求項１乃至請求項８のいずれか一において、
    　前記第２の領域の幅及び前記第３の領域の幅はそれぞれ、５０ｎｍ以上１μｍ以下である半導体装置。
  10. 　請求項１乃至請求項９のいずれか一において、
    　前記半導体層は、インジウムと、元素Ｍと、亜鉛と、を有し、
    　前記元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズの一以上である半導体装置。
  11. 　島状の半導体層を形成する工程と、
    　前記半導体層上に、絶縁膜を形成する工程と、
    　前記絶縁膜上に、導電膜を形成する工程と、
    　前記導電膜上に、端部が前記半導体層の端部より内側に位置する第１のレジストマスクを形成する工程と、
    　前記第１のレジストマスクを用いて、前記導電膜をエッチングし、端部が前記第１のレジストマスクの端部より内側に位置する導電層を形成する工程と、
    　前記第１のレジストマスクを用いて、前記絶縁膜をエッチングし、第１の絶縁層を形成する工程と、
    　前記第１のレジストマスクを縮小させ、端部が前記導電層の端部より外側に位置する第２のレジストマスクを形成する工程と、
    　前記第２のレジストマスクを用いて、前記第１の絶縁層の上部の一部をエッチングし、第２の絶縁層を形成する工程と、
    　前記第２のレジストマスクを除去する工程と、
    　前記導電層、前記第２の絶縁層、及び前記半導体層上に、第３の絶縁層を形成する工程と、
    　前記第２の絶縁層及び前記第３の絶縁層を介して、前記半導体層に第１の元素を供給する工程と、を有し、
    　前記第１の元素は、水素、ホウ素、窒素、リンの一以上である半導体装置の作製方法。
  12. 　請求項１１において、
    　前記第１の元素を供給する工程は、前記第３の絶縁層を形成する工程の後に大気暴露することなく連続して行われる半導体装置の作製方法。
  13. 　請求項１１または請求項１２において、
    　前記導電層を形成する工程は、ウェットエッチング法を用い、
    　前記第１の絶縁層を形成する工程及び前記第２の絶縁層を形成する工程はそれぞれ、ドライエッチング法を用いる半導体装置の作製方法。
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