JP2003203919A - 薄膜トランジスタ装置及びその製造方法 - Google Patents
薄膜トランジスタ装置及びその製造方法Info
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Abstract
ンジスタ(TFT)装置及びその製造方法を提供する。 【解決手段】 ガラス基板121上の所定領域にポリシ
リコン膜123を形成し、その上にゲート絶縁膜124
と、ゲート絶縁膜124よりも幅が狭いゲート電極12
5とを形成する。その後、全面に層間絶縁膜127及び
ITO膜を形成する。次に、ポリシリコン膜123にn
型不純物を注入し、LDD構造のn型ソース/ドレイン
領域を形成する。次いで、n型TFT形成領域及び画素
電極形成領域をレジスト膜で覆い、p型TFT形成領域
のポリシリコン膜123にp型不純物を注入して、p型
ソース/ドレイン領域を形成する。その後、画素電極形
成領域のみにレジスト膜を残し、他の領域のレジスト膜
を除去する。残したレジスト膜をマスクとしてITO膜
をエッチングし、画素電極128を形成する。
Description
び有機EL表示パネル等の薄膜トランジスタ(Thin Fil
m Transistor:以下、TFTという)を備えた薄膜トラ
ンジスタ装置及びその製造方法に関する。
ともに低電圧で駆動できて消費電力が少ないという長所
があり、携帯端末(personal digital assistant:PD
A)、ビデオカメラのファインダー及びその他の各種電
子機器に広く使用されている。特に、画素毎にTFT等
のスイッチング素子が設けられたアクティブマトリクス
方式の液晶表示パネルは、表示品質の点でもCRT(Ca
thode-Ray Tube)に匹敵するほど優れているため、テレ
ビやパーソナルコンピュータ等のディスプレイにも使用
されている。
表示パネルは、2枚の透明ガラス基板の間に液晶を封入
した構造を有している。それらのガラス基板の相互に対
向する2つの面(対向面)のうち、一方の面側にはブラ
ックマトリクス、カラーフィルタ及びコモン電極等が形
成され、他方の面側にはTFT及び画素電極等が形成さ
れている。
には、それぞれ偏光板が取り付けられている。これらの
2枚の偏光板は、例えば偏光板の偏光軸が互いに直交す
るように配置され、これによれば、電界をかけない状態
では光を透過し、電界を印加した状態では遮光するモー
ド、すなわちノーマリホワイトモードとなる。また、2
枚の偏光板の偏光軸が平行な場合には、電界をかけない
状態では光を遮断し、電界を印加した状態では透過する
モード、すなわちノーマリブラックモードとなる。以
下、TFT及び画素電極が形成された基板をTFT基板
と呼び、カラーフィルタ及びコモン電極が形成された基
板をCF基板と呼ぶ。
Tの動作層をアモルファスシリコンで形成したものが使
用されている。しかし、アモルファスシリコンではキャ
リア移動度が遅いため、大型且つ高精細の液晶表示パネ
ルに適用することが難しいという欠点がある。このた
め、TFTの動作層をポリシリコンで形成することが提
案され、一部の製品には既に実用化されている。
Tだけでなく、CMOS等により構成されるデータドラ
イバやゲートドライバ等の周辺回路を基板上に一体的に
形成することが可能になり、液晶表示パネルの製造コス
トを大幅に簡略化できるという利点がある。但し、ポリ
シリコンTFTではオフ電流が大きいため、画素部に形
成するTFT(以下、画素TFTという)ではLDD
(Lightly Doped Drain)構造にすることが必要である。
TFT基板の製造方法を工程順に示す断面図である。こ
れらの図においては、説明の都合上、図の左側に画素T
FT(n型TFT)を示し、右側に周辺回路のp型TF
Tを示しているが、実際には、画素TFTは表示領域内
に形成され、周辺回路は表示領域の外側に形成される。
また、周辺回路のn型TFTは画素TFTと同様に形成
されるので、ここでは周辺回路のn型TFTの図示及び
説明を省略する。
基板11の上に、SiN膜12a及びSiO2 膜12b
の2層構造のバッファ層12を形成する。更に、SiO
2 膜12bの上にアモルファスシリコン膜を成膜した
後、エキシマレーザを使用したレーザアニールによりア
モルファスシリコンをポリシリコンに変化させてポリシ
リコン膜13を形成する。そして、このポリシリコン膜
13の上にフォトレジストを塗布し、露光及び現像処理
を施して、所定の形状のフォトレジスト膜14を形成す
る。
トレジスト膜14をマスクにしてポリシリコン膜13を
エッチングし、TFT形成領域にのみポリシリコン膜1
3を残す。その後、レジスト膜14を除去する。
1の上側全面に絶縁膜15及び導電膜16を順次形成す
る。そして、フォトリソグラフィ法により、導電膜16
及び絶縁膜15をエッチングして、図34(b)に示す
ように、ゲート電極19及びゲート絶縁膜18を形成す
る。このとき、ゲート電極19の幅がゲート絶縁膜18
の幅よりも若干狭くなるようにする。
リコン膜13にP(リン)をイオン注入してn型TFT
のソース/ドレイン領域を形成する。例えばゲート絶縁
膜18及びゲート電極19をマスクとし、低エネルギー
でPをポリシリコン膜13に高濃度にイオン注入して、
高濃度不純物領域13bを形成する。また、ゲート電極
19をマスクとし、高エネルギーでPをポリシリコン膜
13に低濃度にイオン注入して、n型TFTのLDD領
域13aを形成する。
FTを覆うレジスト膜20を形成する。そして、p型T
FT形成領域のポリシリコン膜13にB(ボロン)をイ
オン注入して、p型TFTのソース/ドレイン領域を形
成する。例えば、ゲート電極19及びゲート絶縁膜18
をマスクとし、低エネルギーでBをポリシリコン膜13
に高濃度にイオン注入して、高濃度不純物領域13dを
形成する。また、ゲート電極19をマスクとし、高エネ
ルギーでBをポリシリコン膜13に低濃度にイオン注入
して、LDD領域13cを形成する。このように、n型
不純物を注入したポリシリコン膜13にp型不純物をn
型不純物よりも多量に注入することにより、n型TFT
をp型TFTに変えることができる。その後、レジスト
膜20を除去する。
リコン膜13にエキシマレーザを照射することにより、
ポリシリコン膜13に導入された不純物を活性化させ
る。
1の上側全面に、層間絶縁膜としてSiO2 膜21及び
SiN膜22を順次形成する。また、SiN膜22の上
に、ITO(indium-tin oxide:インジウム酸化スズ)
膜23を形成し、画素電極形成領域のITO膜23の上
にレジスト膜24を形成する。
ト膜24をマスクとしてITO膜23をエッチングし、
画素電極25を形成する。その後、画素電極25上のレ
ジスト膜24を除去する。
1の上側全面にフォトレジストを塗布し、露光及び現像
処理を施して、コンタクトホール形成領域に対応する部
分が開口されたレジスト膜26を形成する。そして、図
38(a)に示すように、レジスト膜26をマスクとし
てSiN膜23及びSiO2 膜22をエッチングし、S
iN膜22の表面から高濃度不純物領域13b,13d
に到達するコンタクトホール22aを形成する。その
後、レジスト膜26を除去する。
11の上側全面に金属膜を形成し、フォトリソグラフィ
法により金属膜をパターニングして、所定の配線(ソー
ス/ドレイン電極を含む)27を形成する。画素TFT
のソース領域は、配線27を介して画素電極25に電気
的に接続される。また、画素TFTのドレイン領域は、
他の配線27を介してデータバスラインに接続される。
このようにして、液晶表示パネルのTFT基板が完成す
る。
明者らは、上述した従来のTFT基板の製造方法には以
下に示す問題点があると考える。すなわち、従来方法で
はマスク工程が多く、製造コストが上昇する原因となっ
ている。マスク工程には、フォトレジスト塗布工程、プ
リベーク工程、露光工程、現像工程及びポストベーク工
程等のサブ工程が含まれているので、マスク工程を減ら
すことができれば、製品の製造コストを大幅に低減する
ことができる。
とのできる薄膜トランジスタ装置及びその製造方法を提
供することにある。
膜トランジスタ装置は、基板と、前記基板上に形成され
た薄膜トランジスタと、前記基板上に形成されて前記薄
膜トランジスタを覆う第1の絶縁膜と、前記第1の絶縁
膜上に所定のパターンで形成された表示用電極と、前記
第1の絶縁膜上に形成されて前記表示用電極の一部を覆
う第2の絶縁膜と、前記第2の絶縁膜の表面から前記薄
膜トランジスタのソース/ドレイン領域に到達するコン
タクトホールと、前記第2の絶縁膜の上から前記表示用
電極上に延出して形成され、前記コンタクトホールを介
して前記薄膜トランジスタのソース/ドレイン領域に接
続された配線とを有することを特徴とする。
う第1の絶縁膜の上に表示用電極が形成されており、こ
の表示用電極は第2の絶縁膜(保護膜)上に形成された
配線を介して薄膜トランジスタと電気的に接続されてい
る。このような構造とすることにより、従来に比べて製
造工程数を削減することができる。
置の製造方法は、基板上の第1導電型薄膜トランジスタ
形成領域及び第2導電型薄膜トランジスタ形成領域にそ
れぞれ半導体膜を形成する工程と、前記半導体膜上にゲ
ート絶縁膜及びゲート電極を形成する工程と、前記半導
体膜に第1導電型不純物を導入して第1導電型ソース/
ドレイン領域を形成する工程と、前記基板の上側全面に
第1の層間絶縁膜を形成する工程と、前記第1の層間絶
縁膜上に第1の導電膜を形成する工程と、前記第1の導
電膜上に、前記第1導電型薄膜トランジスタ形成領域及
び表示用電極形成領域を覆うレジスト膜を形成する工程
と、前記第2導電型薄膜トランジスタ形成領域の前記半
導体膜に第2導電型不純物を導入して第2導電型ソース
/ドレイン領域を形成する工程と、前記第1導電型薄膜
トランジスタ形成領域上の前記レジスト膜を除去し、前
記表示用電極形成領域の上にのみ前記レジスト膜を残す
工程と、前記レジスト膜をマスクとして前記第1の導電
膜をエッチングすることにより表示用電極を形成する工
程と、前記表示用電極形成領域の上の前記レジスト膜を
除去する工程と、前記基板の上側全面に第2の層間絶縁
膜を形成する工程と、前記第2の層間絶縁膜の表面から
前記薄膜トランジスタのソース/ドレイン領域に到達す
るコンタクトホールを形成する工程と、前記基板の上側
全面に第2の導電膜を形成する工程と、前記第2の導電
膜を所定のパターンに加工する工程とを有することを特
徴とする。
スタ装置の製造方法は、基板上の第1導電型薄膜トラン
ジスタ形成領域及び第2導電型薄膜トランジスタ形成領
域にそれぞれ半導体膜を形成する工程と、前記半導体膜
上にゲート絶縁膜及びゲート電極を形成する工程と、前
記半導体膜に第1導電型不純物を導入して第1導電型ソ
ース/ドレイン領域を形成する工程と、前記基板の上側
全面に第1の層間絶縁膜を形成する工程と、前記第1の
層間絶縁膜上に第1の導電膜を形成する工程と、前記第
1の導電膜上の前記第1導電型薄膜トランジスタ形成領
域には薄く、表示用電極形成領域には厚くレジスト膜を
形成する工程と、前記レジスト膜をマスクとして、前記
第2導電型薄膜トランジスタ形成領域の前記第1の導電
膜を除去する工程と、前記第2導電型薄膜トランジスタ
形成領域の前記半導体膜に第2導電型不純物を導入して
第2導電型ソース/ドレイン領域を形成する工程と、前
記第1導電型薄膜トランジスタ形成領域上の前記レジス
ト膜を除去し、前記表示用電極形成領域の上にのみ前記
レジスト膜を残す工程と、前記レジスト膜をマスクとし
て前記第1の導電膜をエッチングすることにより表示用
電極を形成する工程と、前記表示用電極形成領域の上の
前記レジスト膜を除去する工程と、前記基板の上側全面
に第2の層間絶縁膜を形成する工程と、前記第2の層間
絶縁膜の表面から前記薄膜トランジスタのソース/ドレ
イン領域に到達するコンタクトホールを形成する工程
と、前記基板の上側全面に第2の導電膜を形成する工程
と、前記第2の導電膜を所定のパターンに加工する工程
とを有することを特徴とする。
型薄膜トランジスタ形成領域の半導体膜に第2導電型不
純物を導入する際に第1導電型薄膜トランジスタを第2
導電型不純物から保護するレジスト膜を利用して、表示
用電極を形成する。
成領域の半導体膜に第2導電型不純物を導入した後、第
1導電型薄膜トランジスタ形成領域上のレジスト膜を除
去し、表示用電極形成領域の上にのみレジスト膜を残
す。そして、このレジスト膜をマスクにして第1の導電
膜をエッチングすることにより、表示用電極を形成す
る。
減することができて、薄膜トランジスタ装置の製造コス
トを低減することができる。
置の製造方法は、基板上の薄膜トランジスタ形成領域に
半導体膜を形成する工程と、前記半導体膜上にゲート絶
縁膜及びゲート電極を形成する工程と、前記基板の上側
全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上
に表示用電極となる第1の導電膜を形成する工程と、フ
ォトリソグラフィ法により、前記第1の導電膜の表面か
ら前記半導体膜に到達するコンタクトホールを形成する
工程と、前記基板の上側全面に第2の導電膜を形成する
工程と、前記第2の導電膜上に、配線形成領域及び表示
用電極形成領域を覆うレジスト膜を形成する工程と、前
記レジスト膜をマスクとして前記第2の導電膜及び前記
第1の導電膜をエッチングする工程と、前記配線形成領
域に前記レジスト膜を残し、前記表示用電極形成領域の
レジスト膜を除去する工程と、前記レジスト膜をマスク
として前記表示用電極形成領域上の前記第2の導電膜を
エッチング除去する工程とを有することを特徴とする。
の導電膜の上に配線となる第2の導電膜を形成する。そ
して、第2の導電膜をエッチングする際に使用したマス
クを利用して表示用電極を形成する。
成領域の第1の導電膜及び第2の導電膜をレジスト膜で
保護した状態で、その他の領域上の第1の導電膜及び第
2の導電膜をエッチングする。その後、配線形成領域上
にレジスト膜を残したまま、表示用電極形成領域のレジ
スト膜を除去する。そして、表示用電極形成領域の第1
の導電膜上に形成されている第2の導電膜をエッチング
除去して、第1の導電膜を露出させる。
電極を形成するので、従来に比べてマスク工程を削減す
ることができ、薄膜トランジスタ装置の製造コストを低
減できる。
置の製造方法は、基板上の薄膜トランジスタ形成領域に
半導体膜を形成する工程と、前記半導体膜上にゲート絶
縁膜及びゲート電極を形成する工程と、前記基板の上側
全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上
に表示用電極となる第1の導電膜を形成する工程と、前
記第1の導電膜上に、コンタクトホール形成領域が開口
されたレジスト膜を形成する工程と、前記レジスト膜を
マスクとしてエッチングを行い、前記第1の導電膜の表
面から前記半導体膜に到達するコンタクトホールを形成
する工程と、前記レジスト膜を、表示用電極形成領域上
のみ残して除去する工程と、前記表示用電極形成領域上
に残存する前記レジスト膜をマスクとして前記第1の導
電膜をエッチングする工程と、前記表示用電極形成領域
上の前記レジスト膜を除去する工程と、前記基板の上側
全面に第2の導電膜を形成する工程と、前記第2の導電
膜を所定の形状に加工する工程とを有することを特徴と
する。
成する際に使用したレジスト膜を利用して表示用電極を
形成する。すなわち、層間絶縁膜上に表示用電極となる
第1の導電膜を形成した後、第1の導電膜上にレジスト
膜を所定のパターンに形成し、第1の導電膜及び層間絶
縁膜をエッチングして、薄膜トランジスタのソース/ド
レイン領域に到達するコンタクトホールを形成する。そ
の後、表示用電極形成領域にのみレジスト膜を残し、他
の領域のレジスト膜を除去する。そして、残存したレジ
スト膜をマスクとして第1の導電膜をエッチングし、表
示用電極を形成する。
電極を形成するので、従来に比べてマスク工程を削減す
ることができ、薄膜トランジスタ装置の製造コストを低
減できる。
置は、基板と、前記基板上に形成されてLDD構造のソ
ース/ドレイン領域を有する半導体膜と、前記基板上及
び前記半導体膜上に形成された第1の絶縁膜と、前記半
導体膜の上方の前記第1の絶縁膜上に形成された第1の
導電膜と、該第1の導電膜上に第1の導電膜よりも狭い
幅で形成された第2の導電膜とにより構成されるゲート
電極と、前記第1の絶縁膜上に前記第1の導電膜と同一
材料で形成された表示用電極と、前記第1の絶縁膜上に
形成されて前記ゲート電極を覆う第2の絶縁膜と、前記
第2の絶縁膜の表面から前記半導体膜に至るコンタクト
ホールと、前記第2の絶縁膜上に形成され、一端側が前
記コンタクトホールを介して前記半導体膜に電気的に接
続し、他端側が前記表示用電極と電気的に接続した配線
とを有することを特徴とする。
第1の導電膜よりも狭い幅の第2の導電膜とによりゲー
ト電極を構成している。また、表示用電極を、第1の導
電膜と同一の材料で形成している。このような構造とす
ることにより、LDD構造の薄膜トランジスタを有する
薄膜トランジスタ装置の製造工程数を、従来に比べ削減
することができる。
置の製造方法は、基板上の薄膜トランジスタ形成領域に
半導体膜を形成する工程と、前記基板の上側全面に第1
の絶縁膜、第1の導電膜及び第2の導電膜を順次形成す
る工程と、前記第2の導電膜上の表示用電極形成領域及
びゲート電極形成領域にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記第2の導電膜を等方
性エッチングし、更に前記第1の導電膜を異方性エッチ
ングして、表示用電極及びテラス構造のゲート電極を形
成する工程と、前記ゲート電極形成領域の前記レジスト
膜を残し、前記表示用電極形成領域上の前記レジスト膜
を除去する工程と、前記表示用電極上に残存する前記第
2の導電膜を除去する工程と、前記電極形成領域の前記
レジスト膜を除去する工程と、前記半導体膜に不純物を
導入してソース/ドレイン領域を形成する工程と、前記
基板の上側全面に第2の絶縁膜を形成する工程と、前記
第2の絶縁膜をパターニングして前記表示用電極を露出
させるとともに、前記第2の絶縁膜の表面から前記半導
体膜に到達するコンタクトホールを形成する工程と、前
記基板の上側全面に第3の導電膜を形成する工程と、前
記第3の導電膜をパターニングして前記半導体膜と前記
表示用電極とを電気的に接続する配線を形成する工程と
を有することを特徴とする。
2の導電膜を形成し、更にその上にレジスト膜を形成す
る。そして、レジスト膜をマスクとして第2の導電膜を
等方性エッチングし、更に第1の導電膜を異方性エッチ
ングして、第1の導電膜及び第2の導電膜からなるテラ
ス構造のゲート電極と、第1の導電膜からなる表示用電
極とを形成する。
を残し、表示用電極形成領域のレジスト膜を除去した
後、表示用電極上に残存する第2の導電膜をエッチング
により除去する。
マスク工程で表示用電極とテラス構造のゲート電極とを
形成するので、従来に比べてマスク工程を削減すること
ができ、薄膜トランジスタ装置の製造コストを低減でき
る。
て、添付の図面を参照して説明する。
の実施の形態の薄膜トランジスタ装置(透過型液晶表示
パネル)の構成を示すブロック図である。但し、以下の
例ではXGA(1024×768ピクセル)モードの液
晶表示パネルについて説明する。
路101、データドライバ102、ゲートドライバ10
3及び表示部104により構成されている。この液晶表
示パネルには、コンピュータ等の外部装置(図示せず)
から表示信号RGB(R(赤)信号、G(緑)信号及び
B(青)信号)、水平同期信号Hsync及び垂直同期信号
Vsync等の信号が供給され、電源(図示せず)から高電
圧(例えば、18V)VH 、低電圧VL (例えば、3.
3V又は5V)及び接地電位Vgnd が供給される。
(1024×RGB)個、垂直方向に768個の画素が
配列されている。各画素は、n型TFT105と、この
n型TFT105のソース電極に接続された表示セル1
06及び蓄積容量107とにより構成されている。表示
セル106は、一対の電極と、それらの電極間の液晶と
により構成される。
る3072本のデータバスライン108と、水平方向に
延びる768本のゲートバスライン109とが設けられ
ている。水平方向に並ぶ画素の各TFT105のゲート
電極は同一のゲートバスライン109に接続され、垂直
方向に並ぶ画素の各TFT105のドレイン電極は同一
のデータバスライン108に接続されている。
び垂直同期信号Vsyncを入力し、1水平同期期間の開始
時にアクティブになるデータスタート信号DSI と、1水
平期間を一定の間隔に分割するデータクロックDCLKと、
1垂直同期期間の開始時にアクティブになるゲートスタ
ート信号GSI と、1垂直同期期間を一定の間隔に分割す
るゲートクロックGCLKとを出力する。
102a、レベルシフタ102b及びアナログスイッチ
102cにより構成されている。
出力端子を有している。このシフトレジスタ102aは
データスタート信号DSI により初期化され、データクロ
ックDCLKに同期したタイミングで各出力端子から順番に
低電圧のアクティブ信号を出力する。
力端子と3072個の出力端子とを備えている。そし
て、シフトレジスタ102aから出力された低電圧のア
クティブ信号を、高電圧に変換して出力する。
の入力端子と3072個の出力端子とを有している。ア
ナログスイッチ102cの各出力端子は、それぞれ対応
するデータバスライン108に接続されている。アナロ
グスイッチ102cは、レベルシフタ102bからアク
ティブ信号を入力すると、アクティブ信号を入力した入
力端子に対応する出力端子に表示信号RGB(R信号、
G信号及びB信号のいずれか1つ)を出力する。
平期間内にデータクロックDCLKに同期したタイミング
で、表示部104の3072本のデータバスライン10
8にR信号、G信号及びB信号を順番に出力する。
103a、レベルシフタ103b及び出力バッファ10
3cにより構成されている。
力端子を有している。このシフトレジスタ103aはゲ
ートスタート信号GSI により初期化され、ゲートクロッ
クGCLKに同期したタイミングで各出力端子から順番に低
電圧の走査信号を出力する。
端子と768個の出力端子とを備えている。そして、シ
フトレジスタ103aから入力された低電圧の走査信号
を、高電圧に変換して出力する。
端子と768個の出力端子とを有している。出力バッフ
ァ103cの各出力端子は、それぞれ対応するゲートバ
スライン109に接続されている。出力バッファ103
cは、レベルシフタ103bから入力された走査信号
を、入力端子に対応する出力端子を介してゲートバスラ
イン109に供給する。
1垂直同期期間内にゲートクロックGCLKに同期したタイ
ミングで、表示部104の768本のゲートバスライン
109に走査信号を順番に供給する。
スライン109に走査信号が供給されるとオンとなる。
このとき、データバスライン108に表示信号RGB
(R信号、G信号及びB信号のいずれか1つ)が供給さ
れると、表示セル106及び蓄積容量107に表示信号
RGBが書き込まれる。表示セル106では、書き込ま
れた表示信号RGBにより液晶分子の傾きが変化し、そ
の結果表示セル106の光透過率が変化する。各画素毎
に表示セル106の光透過率を制御することによって、
所望の画像が表示される。
TFT105はn型である。また、制御回路101、デ
ータドライバ102及びゲートドライバ103はp型T
FT及びn型TFTにより構成されている。
表示パネルの表示部における断面図、図3は表示部にお
けるTFT基板の平面図である。なお、実際には各画素
毎に、図1に示す蓄積容量107が形成されているが、
ここではその図示及び説明を省略する。
断面図に示すように、相互に対向して配置されたTFT
基板120及びCF基板150と、これらのTFT基板
120及びCF基板150の間に封入された液晶180
とにより構成されている。
縁基板)121と、ガラス基板121上に形成されたデ
ータバスライン108、ゲートバスライン109、TF
T105及び画素電極(表示用電極)128等により構
成されている。本実施の形態では、ゲートバスライン1
09の一部がTFT105のゲート電極となっており、
TFT105のソース電極は画素電極128に接続さ
れ、ドレイン電極はデータバスライン108に接続され
ている。また、画素電極128の上には配向膜141が
形成されている。
明絶縁基板)151と、このガラス基板151上に形成
されたブラックマトリクス152、カラーフィルタ15
3及びコモン電極154とにより構成されている。ブラ
ックマトリクス152は画素間の領域及びTFT形成領
域を覆うように形成されている。また、各画素毎に、赤
色、緑色及び青色のいずれか1色のカラーフィルタ15
3が形成されている。本実施の形態では、カラーフィル
タ153の上にコモン電極154が形成されており、こ
のコモン電極154の表面は配向膜155により覆われ
ている。
50は、配向膜131,155が形成された面を相互に
対向させて配置される。
面を示す図である。この図4を参照して、TFT基板1
20の構成を更に詳細に説明する。但し、図4では配向
膜131の図示を省略している。
2a及びSiO2 膜122bにより構成されるバッファ
層122が形成されている。このバッファ層122の所
定の領域上には、TFT105の動作層であるポリシリ
コン膜123が形成されている。
のソース/ドレイン領域が形成されている。すなわち、
ポリシリコン膜123には、一対のLDD領域(低濃度
不純物領域)123aがチャネル領域を挟んで形成され
ている。また、これら一対のLDD領域123aの外側
には、それぞれ高濃度不純物領域123bが形成されて
いる。
LDD領域123aの上には,ゲート絶縁膜124が形
成されており、このゲート絶縁膜124の上にはゲート
電極125(ゲートバスライン109)が形成されてい
る。本実施の形態では、ゲート電極125の幅はゲート
絶縁膜124の幅よりも若干狭くなっている。
を覆うようにして第1の層間絶縁膜127が形成されて
いる。この第1の層間絶縁膜127の所定の領域上には
画素電極128が形成されている。また、第1の層間絶
縁膜127の上には第2の層間絶縁膜(保護膜)129
が形成されている。但し、第2の層間絶縁膜129は、
画素電極128に対応する部分が開口されており、画素
電極128が露出するようになっている。
バスライン108及びその他の配線130が形成されて
いる。データバスライン108は、配線130と、層間
絶縁膜127,129に設けられたコンタクトホールと
を介してTFT105のドレイン領域に電気的に接続さ
れ、画素電極128は他の配線130及び他のコンタク
トホールを介してTFT105のソース領域に電気的に
接続されている。
T基板の製造方法を工程順に示す断面図である。
1の上に、プラズマCVD法によりSiN及びSiO2
を順次堆積させて、厚さが50nmのSiN膜122a
と、厚さが100nmのSiO2 膜122bとの2層構
造のバッファ層122を形成する。更に、プラズマCV
D法により、バッファ層122の上にアモルファスシリ
コン膜を約40nmの厚さに形成し、このアモルファス
シリコン膜をレーザアニール処理して、ポリシリコン膜
123を形成する。その後、フォトリソグラフィ法によ
りポリシリコン膜123を島状に加工する。
側全面に、ゲート絶縁膜124となるSiO2 膜141
を約100nmの厚さに形成し、その上にゲート電極1
25となるAlNd膜142を約300nmの厚さに形
成する。
ストを塗布し、露光及び現像処理を施して所望の形状の
レジスト膜143を形成する。
3をマスクとしてAlNd膜142をウェットエッチン
グ(等方性エッチング)し、ゲート電極125(ゲート
バスライン109)及びその他の配線(図示せず)を形
成する。このとき、AlNd膜142をオーバーエッチ
ングして、レジスト膜143のエッジとゲート電極12
5のエッジとの間隔(水平方向の距離)が0.3〜2μ
mとなるようにする。また、レジスト膜143をマスク
としてSiO2 膜141を、例えばフッ素系ガスでドラ
イエッチング(異方性エッチング)して、レジスト膜1
43とほぼ同じ幅のゲート絶縁膜124を形成する。そ
の後、レジスト膜143を除去する。
マスク工程で、ゲート絶縁膜124と、ゲート絶縁膜1
24よりも幅が狭いゲート電極125とからなるテラス
構造を形成する。
に、ゲート電極125及びゲート絶縁膜124からなる
テラス構造を利用してLDD領域123a及び高濃度不
純物領域123bを1回のマスク工程で形成する。この
とき、ゲート絶縁膜124のエッジとゲート電極125
のエッジとの水平方向の間隔が0.3μm未満である
と、LDD領域123aを形成する効果が十分でなく、
またゲート絶縁膜124のエッジとゲート電極125の
エッジとの水平方向の間隔が2μmを超えると、薄膜ト
ランジスタのサイズが大きくなって、高精細化が困難に
なる。このため、ゲート絶縁膜124のエッジとゲート
電極125のエッジとの間隔は0.3〜2μmとするこ
とが好ましい。
123にP(リン)をイオン注入してTFT105のソ
ース/ドレイン領域を形成する。例えば、ゲート電極1
25及びゲート絶縁膜124をマスクとし、加速エネル
ギーが10keV、ドーズ量が1.0×1015cm-2の
条件でポリシリコン膜123にPをイオン注入し、高濃
度不純物領域123bを形成する。また、ゲート電極1
25をマスクとし、加速エネルギーが70keV、ドー
ズ量が2.0×1015cm-2の条件でポリシリコン膜1
23にPをイオン注入し、LDD領域123aを形成す
る。
り、基板121の上側全面に第1の層間絶縁膜127と
して、厚さが約60nmのSiO2 膜を形成する。更
に、スパッタ法により、第1の層間絶縁膜127の上
に、厚さが約70nmのITO膜144を形成する。
定するものではないが、透過型液晶表示パネルの場合は
透明導電材料を使用することが必要である。透明導電材
料としては、例えばIn、Sn又はZnを含む酸化物が
ある。
に、画素電極形成領域には厚く、n型TFT形成領域に
は薄く、且つ、p型TFT形成領域に対応する部分に開
口部を有するレジスト膜145を形成する。
形成した後、n型TFT形成領域及び画素電極形成領域
を遮光する第1の露光マスクと、n型TFT形成領域の
みを遮光する第2の露光マスクとを使用し、それぞれハ
ーフ露光を行う。このとき、1回目及び2回目の露光量
を制御して、n型TFT形成領域のレジスト膜と画素電
極形成領域のレジスト膜との段差の大きさを変えること
ができる。また、画素電極形成領域を完全に遮光し、n
型TFT形成領域に対応する部分には解像度の限界値以
下の径の開口部が多数設けられた露光マスクを使用する
ことにより、厚い部分と薄い部分とを有するレジスト膜
を1回の露光で形成することができる。
レジスト膜145の厚さは1.0μm、画素電極形成領
域のレジスト膜145の厚さは1.5μmとする。但
し、これらの数値は、プロセスに応じて適宜変更する必
要がある。
形成領域及びn型TFT形成領域を保護しつつ、p型T
FT形成領域のポリシリコン膜123にB(ボロン)を
イオン注入して、ソース/ドレイン領域を形成する。例
えば、ゲート電極125及びゲート絶縁膜124をマス
クとし、加速エネルギーが10keV、ドーズ量が2×
1015cm-2の条件でポリシリコン膜123にBをイオ
ン注入して、高濃度不純物領域123dを形成する。ま
た、ゲート電極125をマスクとし、加速エネルギーが
70keV、ドーズ量が2.0×1014cm-2の条件で
ポリシリコン膜123にBをイオン注入して、LDD領
域123cを形成する。
に、p型TFT形成領域上のITO膜144を除去した
後に、ポリシリコン膜123にボロンを注入してLDD
領域123c及び高濃度不純物領域123dを形成して
もよい。
に、レジスト膜145を酸素プラズマ処理(アッシン
グ)して、レジスト膜145が画素電極形成領域にのみ
残るようにする。そして、このレジスト膜145をマス
クとしてITO膜144をエッチングし、画素電極12
8を形成する。その後、図12に示すように、画素電極
128上のレジスト膜145を除去する。
を施し、ポリシリコン膜123中に導入された不純物
(P及びB)を活性化させる。
上側全面にSiNを堆積させて、厚さが約400nmの
第2の層間絶縁膜129を形成する。
ラフィ法により、第2の層間絶縁膜129の表面からT
FT105の高濃度不純物領域123b,123dに到
達するコンタクトホール129aを形成する。
より、基板121の上側全面に、Ti(100nm)/
Al(200nm)/Ti(100nm)を堆積するこ
とにより、導電膜146を形成する。この導電膜146
は、コンタクトホールを129a介して高濃度不純物領
域123b,123dに電気的に接続している。
ものではないが、導電性が良好なAl又はAl合金と、
シリコンに対する密着性及び耐食性が良好な高融点金
属、又はその窒化物とを積層した構造であることが好ま
しい。導電膜146として好適な高融点金属には、例え
ばMo(モリブデン),Ti(チタン),Cr(クロ
ム)、Ta(タンタル)及びW(タングステン)等があ
る。
グラフィ法により導電膜146をパターニングして、デ
ータバスライン108及びその他の配線130を形成す
る。本実施の形態では、TFT105のソース領域と画
素電極128とが配線130を介して電気的に接続され
ており、TFT105のドレイン領域とデータバスライ
ン108とが他の配線130を介して電気的に接続され
ている。
カラーフィルタ及びコモン電極等が形成されたCF基板
とを対向させて配置し、両者の間に液晶を封入すること
により、液晶表示パネルが完成する。
TFTを覆うレジスト膜145に段差を設け、このレジ
スト膜145を使用して、p型TFTの形成時にn型T
FT形成領域のポリシリコン膜123中にB(ボロン)
が注入されないようにしている。その後、このレジスト
膜145を酸素プラズマ処理して画素電極形成領域にの
みレジスト膜145を残し、残存するレジスト膜145
をマスクとしてITO膜144をエッチングして画素電
極128を形成している。これにより、従来方法に比べ
て工程数を削減することができる。また、本実施の形態
では、コンタクトホールを形成する工程が1回だけでよ
く、製造工程数が更に削減される。従って、本実施の形
態により、液晶表示パネルの製造コストを著しく低減す
ることができる。
がSiNにより形成されている場合について説明した
が、本発明はこれに限定されるものではなく第2の絶縁
膜をポリイミドや感光性樹脂により形成してもよい。感
光性樹脂により第2の絶縁膜を生成する場合は、成膜工
程を更に削減することができ、製造工程数をより一層削
減できる。
2の実施の形態の薄膜トランジスタ装置の回路図であ
る。本実施の形態は、本発明を有機EL表示パネルに適
用した例を示している。
数本のデータバスライン191及び電源供給ライン19
2と、水平方向に延びる複数本の走査バスライン193
が形成されている。データバスライン191、電源供給
ライン192及び走査バスライン193により区画され
た領域が、それぞれ画素領域となる。
TFT194と、駆動用TFT195と、コンデンサ1
96と、有機EL素子(発光素子)197とが設けられ
ている。
査バスライン193に接続され、ソースは駆動用TFT
195のゲートに接続され、ドレインはデータバスライ
ン191に接続されている。また、駆動用TFT195
は、電源供給ライン192と有機EL素子197の陽極
との間に接続されている。更に、コンデンサ196は、
駆動用TFT195のゲートと電源供給ライン192と
の間に接続されている。
において、各データバスライン191に所定の電圧を供
給し、1行目の走査バスライン193にのみ走査信号を
供給すると、1行目の走査バスライン193に接続され
たスイッチング用TFT194が導通してコンデンサ1
96にデータバスライン191の電圧が蓄積される。
92から駆動用TFT195を通って、有機EL素子1
97に供給され、1行目の各有機EL素子197が発光
する。その後、各データバスライン191に所定の電圧
を供給し、2行目の走査バスライン193にのみ走査信
号を供給すると2行目の各有機EL素子197が発光す
る。
197を駆動することによって、所望の文字又は画像を
表示することができる。
L素子197の形成部における断面図である。図19に
おいて、図4と同一物には同一符号を付してその詳しい
説明は省略する。
陽極(表示用電極)128aの上に、有機EL層135
が形成されており、この有機EL層135の上にはAl
Li等からなる陰極136が形成されている。この陰極
136は、各画素共通に形成されている。
28aと陰極136との間に電圧が印加されると、有機
EL層135が発光する。この光は陽極128a及びガ
ラス基板121を透過し、外部に出射される。
させるために、陽極128aと陰極136との間に、電
子輸送層、正孔輸送層及びコンタクト層(コンタクト性
改善のための層)のいずれか1又は2以上を配置しても
よい。
Tは、第1の実施の形態と同様に製造することが可能で
ある。
発明の第3の実施の形態の薄膜トランジスタ装置(液晶
表示パネル)の製造方法を工程順に示す断面図である。
なお、これらの図においては、説明の都合上、図の左側
に画素TFT(n型TFT)を示し、右側に周辺回路の
p型TFTを示しているが、実際には、画素TFTは表
示領域内に形成され、周辺回路は表示領域の外側に形成
される。また、周辺回路のn型TFTは、画素TFTと
同様に形成されるので、ここでは図示を省略する。
基板(透明絶縁基板)201の上に、プラズマCVD法
によりSiN及びSiO2 を順次堆積させて、厚さが5
0nmのSiN膜202aと、厚さが200nmのSi
O2 膜202bとの2層構造のバッファ層202を形成
する。更に、プラズマCVD法により、SiO2 膜20
2bの上にアモルファスシリコン膜を約40nmの厚さ
に形成する。そして、エキシマレーザを用いてアモルフ
ァスシリコンを結晶化させて、ポリシリコン膜203を
形成する。その後、このポリシリコン膜203の上に所
定のパターンのレジスト膜204を形成する。
ト膜204をマスクとし、フッ素系ガスを用いてポリシ
リコン膜203をエッチングして、ポリシリコン膜20
3をレジスト膜204と同じ形状に加工する。その後、
レジスト膜204を除去する。
01の上側全面に、ゲート絶縁膜となるSiO2 膜20
5をCVD法で約100nmの厚さに形成し、その上に
ゲート電極となるAlNd膜206をスパッタ法で約3
00nmの厚さに形成する。そして、AlNd膜206
の上にフォトレジストを塗布し、露光及び現像処理を施
して所望の形状のレジスト膜207を形成する。
ト膜207をマスクとしてAlNd膜206をウェット
エッチングして、ゲート電極209を形成する。このと
き、AlNd膜206をオーバーエッチングして、レジ
スト膜207よりもゲート電極209の幅が若干狭くな
るようにする。また、レジスト膜207をマスクとして
SiO2 膜205を、例えばフッ素系ガスを用いてドラ
イエッチング(異方性エッチング)して、レジスト膜2
07とほぼ同じ幅のゲート絶縁膜208を形成する。そ
の後、レジスト膜207を除去する。
のマスク工程で、ゲート絶縁膜208と、ゲート絶縁膜
208よりも幅が狭いゲート電極209とからなるテラ
ス構造を形成する。
リコン膜203にP(リン)をイオン注入してn型TF
Tのソース/ドレイン領域を形成する。例えば、ゲート
電極209及びゲート絶縁膜208をマスクとし、加速
エネルギーが10keV、ドーズ量が1.0×1015c
m-2の条件でポリシリコン膜203にP(リン)をイオ
ン注入し、高濃度不純物領域203bを形成する。ま
た、ゲート電極209をマスクとし、加速エネルギーが
70keV、ドーズ量が5×1013cm-2の条件でポリ
シリコン膜203にPをイオン注入し、LDD領域20
3aを形成する。
FT形成領域のみレジスト210で覆い、p型TFT形
成領域のポリシリコン膜203にB(ボロン)をイオン
注入して、p型TFTのソース/ドレイン領域を形成す
る。例えば、ゲート電極209及びゲート絶縁膜208
をマスクとし、加速エネルギーが10keV、ドーズ量
が2×1015cm-2の条件でポリシリコン膜203にB
をイオン注入して、高濃度不純物領域203dを形成す
る。また、ゲート電極209をマスクとし、加速エネル
ギーが70keV、ドーズ量が2.0×1014cm-2の
条件でポリシリコン膜203にBをイオン注入して、L
DD領域203cを形成する。このように、n型不純物
を導入したポリシリコン膜203にn型不純物よりも多
いp型不純物を導入することで、n型TFTをp型TF
Tに変えることができる。その後、レジスト膜210を
アッシングして除去する。
リコン膜203にエキシマレーザを照射することによ
り、ポリシリコン膜203に導入された不純物を活性化
させる。
01の上側全面に、プラズマCVD法により、厚さが6
0nmのSiO2 膜211及び厚さが370nmのSi
N膜212を形成し、層間絶縁膜とする。また、SiN
膜212の上に厚さが約70nmのITO膜213を形
成する。そして、ITO膜213の上に所定のパターン
でレジスト膜214を形成する。
ト膜214をマスクとしてITO膜213をウェットエ
ッチングし、更にフッ素系ガスを用いて、層間絶縁膜
(SiN膜212及びSiO2 膜211)をドライエッ
チングして、n型TFT及びp型TFTの高濃度不純物
領域203b,203dに到達するコンタクトホール2
12aを形成する。その後、レジスト膜214を除去す
る。
01の上側全面に導電膜215を形成する。この導電膜
215は、例えば、下から順に、Mo膜(50nm)、
Al膜(200nm)、MoN膜(90nm、)及びM
o膜(15nm)を積層した構造に形成する。
215の上に、配線形成領域には厚く、画素電極形成領
域には薄くなるようにレジスト膜216を形成する。そ
して、このレジスト膜216をマスクとして導電膜21
5をエッチングし、データバスライン及びその他の配線
220aを形成する。更に、レジスト膜216をマスク
としてITO膜213をエッチングし、画素電極218
を形成する。但し、このときは、画素電極218の上に
導電膜215が残存している。
説明したように、例えば2枚の露光マスクを使用したハ
ーフ露光や、解像度の限界値以下の径の開口部が多数設
けられた露光マスクを使用して形成する。
電極形成領域上の導電膜215が露出するまでレジスト
216を除去(アッシング)する。
素電極形成領域上の導電膜215をエッチングにより除
去して、図26に示すように、画素電極218を露出さ
せる。また、これにより画素TFTのソース領域と画素
電極218とを接続する配線220bが形成される。そ
の後、レジスト膜216を除去する。このようにして、
液晶表示パネルのTFT基板を形成することができる。
線220a,220b及び画素電極218を形成するの
で、従来方法に比べてマスク工程の数を削減できる。こ
れにより、液晶表示パネルの製造コストを、従来に比べ
て著しく低減することができる。
発明の第4の実施の形態の薄膜トランジスタ装置(液晶
表示パネル)の製造方法を工程順に示す断面図である。
実施の形態と同様にして、基板201上に、SiN膜2
02a及びSiO2 膜202bからなる絶縁膜202、
ポリシリコン膜203、ゲート絶縁膜208並びにゲー
ト電極209を形成する。n型TFT形成領域のポリシ
リコン膜203にはP(リン)を導入してn型のLDD
領域203a及び高濃度不純物領域203bを形成し、
p型TFT形成領域のポリシリコン膜203にはB(ボ
ロン)を導入してp型のLDD領域203c及び高濃度
不純物領域203dを形成しておく。
01の上側全面に、層間絶縁膜として例えばプラズマC
VD法によりSiO2 膜211を60nm、SiN膜2
12を370nmの厚さに形成し、更にその上に透明導
電膜として例えばスパッタ法によりITO膜213を7
0nmの厚さに形成する。その後、ITO膜213上
に、コンタクトホール形成部が開口し、画素電極形成領
域が厚く、その他の領域が薄いレジスト膜221を形成
する。このようなレジスト膜221は、第1の実施の形
態で説明したように、2枚の露光マスクを用いる方法
や、解像度の限界値以下の径の多数の開口部が設けられ
た露光マスクを用いる方法により形成することができ
る。
スト膜221をマスクとしてITO膜213をウェット
エッチングし、更にフッ素系ガスを用いてSiN膜21
2及びSiO2 膜211をドライエッチングして、コン
タクトホール212bを形成する。
ト膜221をアッシングして、画素電極形成領域上のみ
レジスト膜221を残し、他の部分のレジスト膜221
を除去する。そして、残存したレジスト膜221をマス
クとしてITO膜213をウェットエッチングし、画素
電極228を形成する。その後、画素電極228上のレ
ジスト膜221を除去する。
タ法により、Ti膜(100nm)/Al膜(200n
m)/Ti膜(100nm)の積層構造の導電膜を形成
し、その上に所定のパターンのレジスト膜(図示せず)
を形成する。そして、このレジスト膜をマスクとし、C
l(塩素)系ガスを用いたドライエッチングにより導電
膜をエッチングして、図29に示すように、データバス
ライン及びその他の配線230を形成する。画素TFT
のソース領域は配線230を介して画素電極228に電
気的に接続され、ドレイン電極は他の配線230を介し
てデータバスラインに電気的に接続される。
F基板と対向させて配置し、両者の間に液晶を封入す
る。これにより、液晶表示パネルが完成する。
態と同様に、従来方法に比べてマスク工程の数を削減で
きるので、生産性が向上し、製品コストを低減できると
いう効果を奏する。
213及び層間絶縁膜(SiN膜212及びSiO2 膜
211)をエッチングしてコンタクトホール212aを
形成する際(図24a参照)に、画素電極となるITO
膜213のエッジの下方の層間絶縁膜がオーバーエッチ
ングされて、配線形成時にコンタクトホール212a内
で導通不良が発生するおそれがある。一方、本実施の形
態では、コンタクトホール212bを形成した後に、I
TO膜213をエッチングして画素電極228を形成
し、その後に配線230を形成するので、画素電極22
8とTFTのソースとの間での導通不良の発生が回避さ
れるという利点がある。
発明の第5の実施の形態の薄膜トランジスタ装置(液晶
表示パネル)の製造方法を工程順に示す断面図である。
基板(透明絶縁基板)301の上に、プラズマCVD法
によりSiN及びSiO2 を順次堆積させて、厚さが5
0nmのSiN膜と厚さが100nmのSiO2 膜との
2層構造のバッファ層302を形成する。更に、SiH
4 にH2 を加えた原料ガスを用いたプラズマCVD法に
より、バッファ層302の上にアモルファスシリコン膜
を約40nmの厚さに形成する。そして、例えば300
mJ/cm2 のエネルギー強度のエキシマレーザ光をア
モルファスシリコン膜に照射してシリコンを結晶化さ
せ、ポリシリコン膜303を形成する。その後、ポリシ
リコン膜303の上にフォトレジストを塗布し、露光及
び現像処理を施して、ポリシリコン膜303のTFT形
成領域上にレジスト膜304を形成する。
ト膜304をマスクにしてポリシリコン膜303をドラ
イエッチングして、レジスト膜304の形状にポリシリ
コン膜303を加工する。その後、レジスト膜304を
除去する。
01の上側全面にゲート絶縁膜となるSiO2 膜304
を形成する。その後、SiO2 膜304上に、スパッタ
法によりITO膜305を50〜100nmの厚さに形
成する。ITO膜形成時の条件は、例えばチャンバ内に
Arガスを250scc(standard cc/min )、O2ガ
スを0.4sccの流量で供給し、チャンバ内圧力が
0.8Pa,DC電力が1W/cm2 、基板温度が30
℃とする。
nmのMo膜と厚さが350nmのAlNd膜とをこの
順で積層した2層構造の金属膜306を形成する。その
後、金属膜306上にフォトレジストを塗布し、露光及
び現像処理を施して、ゲート電極及びその他の配線形成
領域と、画素電極形成領域との上を覆うレジスト膜30
7を形成する。このとき、2枚の露光マスクを用いる方
法や、解像度の限界以下の径の多数の開口部が設けられ
た露光マスクを使用することで、配線形成領域のレジス
ト膜307の厚さを約1μm、画素電極形成領域のレジ
スト膜307の厚さを約0.5μmとする。
スト膜307をマスクとして、燐酸を主成分とするエッ
チング液により金属膜306をウェットエッチングし、
更にITO膜304をドライエッチング(異方性エッチ
ング)して、ITO膜からなる画素電極308と、IT
O膜からなる第1のゲート電極膜309及び金属膜から
なる第2のゲート電極膜310とを形成する。第1のゲ
ート電極膜309と第2のゲート電極膜310とによ
り、TFTのゲート電極が構成される。
ングして、第2のゲート電極膜310の幅をレジスト膜
307の幅よりも若干小さくなるようにする。第1のゲ
ート電極膜309は、ドライエッチング(異方性エッチ
ング)により形成されるので、レジスト膜307とほぼ
同じ幅に形成される。なお、このエッチング工程では、
画素電極308上に金属膜306が残る。
に、第1のゲート電極膜309と第2のゲート電極膜3
10との幅の差を利用してLDD領域を形成する。この
場合に、第1のゲート電極膜309のエッジと第2のゲ
ート電極膜310のエッジとの水平方向の間隔が0.3
μmよりも小さいと、LDD領域を形成する効果が小さ
く、2μm以上の場合はTFTの微細化ができなくな
る。従って、第1のゲート電極膜309のエッジと第2
のゲート電極膜310のエッジとの水平方向の間隔は、
0.3〜2μmとすることが好ましい。
ト膜307を酸素プラズマ処理(アッシング)して、画
素電極308上のレジスト膜307を除去し、第2のゲ
ート電極膜310上にのみレジスト膜307を残す。そ
して、画素電極308上の金属膜306をエッチング除
去する。その後、第2のゲート電極膜310上のレジス
ト膜307を除去する。
リコン膜303にn型不純物を導入して、n型TFTの
ソース/ドレイン領域を形成する。すなわち、第1のゲ
ート電極膜309及び第2のゲート電極膜310をマス
クとしてポリシリコン膜303に低加速エネルギーで高
濃度にP(リン)をイオン注入して、高濃度不純物領域
303bを形成する。また、第2のゲート電極膜310
をマスクとしてポリシリコン膜303に高加速エネルギ
ーで低濃度にPをイオン注入して、LDD領域303a
を形成する。
の形態と同様に、n型TFTをレジスト膜で被覆し、p
型TFT形成領域のポリシリコン膜303に既に導入さ
れているP(リン)よりも2倍以上の濃度でB(ボロ
ン)を注入する。
01の上側全面に厚さが60nmのSiO2 膜と厚さが
370nmのSiN膜との2層構造の層間絶縁膜311
を形成する。そして、フォトリソグラフィ法により、画
素電極308の上の層間絶縁膜311を除去するととも
に、TFTの高濃度不純物領域303bに到達するコン
タクトホール311aを形成する。層間絶縁膜311及
びゲート絶縁膜304のエッチングには、例えばCF4
/O2 系ガスを用いたドライエッチングにより行う。
01の上側全面にMo等の金属からなる金属膜312を
約400nmの厚さに形成する。この金属膜312はコ
ンタクトホール311aを介して高濃度不純物領域30
3bと電気的に接続される。
を、Alと高融点金属との積層構造としてもよい。例え
ば、Mo/Al/Moの積層構造を用いることができ
る。
312をパターニングして配線313を形成する。画素
TFTのソース領域は配線313を介して画素電極30
8に電気的に接続され、ドレイン領域は他の配線313
を介してデータバスラインに接続される。
カラーフィルタ及びコモン電極等が形成されたCF基板
とを対向させて配置し、両者の間に液晶を封入すること
により、液晶表示パネルが完成する。
程で画素電極308、第1のゲート電極膜309及び第
2のゲート電極膜310を形成するので、従来方法に比
べて製造工程数が削減される。また、本実施の形態で
は、上述したように、ゲート電極を、第1のゲート絶縁
膜309及び第2のゲート電極膜310の2層構造と
し、第1のゲート電極膜309と第2のゲート電極膜3
10との幅の差を利用してLDD領域303aを形成す
る。従って、ゲート絶縁膜304をパターニングする必
要がなく、ゲート絶縁膜304のパターニングに伴うポ
リシリコン膜303へのダメージが回避される。これに
より、特性が良好なTFTが得られるという効果を奏す
る。
にn型TFTとp型TFTとを形成する場合について説
明したが、本発明は基板上にn型TFT及びp型TFT
のいずれか一方のみを形成する場合にも適用することが
できる。
及び有機EL表示パネル及びその製造に限定されるもの
ではなく、TFTを有する他の電子機器及びその製造方
法に適用することができる。
た薄膜トランジスタと、前記基板上に形成されて前記薄
膜トランジスタを覆う第1の絶縁膜と、前記第1の絶縁
膜上に所定のパターンで形成された表示用電極と、前記
第1の絶縁膜上に形成されて前記表示用電極の一部を覆
う第2の絶縁膜と、前記第2の絶縁膜の表面から前記薄
膜トランジスタのソース/ドレイン領域に到達するコン
タクトホールと、前記第2の絶縁膜の上から前記表示用
電極上に延出して形成され、前記コンタクトホールを介
して前記薄膜トランジスタのソース/ドレイン領域に接
続された配線とを有することを特徴とする薄膜トランジ
スタ装置。
ネルの画素電極であることを特徴とする付記1に記載の
薄膜トランジスタ装置。
示パネルの陽極であることを特徴とする付記1に記載の
薄膜トランジスタ装置。
の上のアルミニウム又はアルミニウムを主成分とする合
金の膜との積層構造を有することを特徴とする付記1に
記載の薄膜トランジスタ装置。
ド又は感光性を有する樹脂により形成されていることを
特徴とする付記1に記載の薄膜トランジスタ装置。
ジスタ形成領域及び第2導電型薄膜トランジスタ形成領
域にそれぞれ半導体膜を形成する工程と、前記半導体膜
上にゲート絶縁膜及びゲート電極を形成する工程と、前
記半導体膜に第1導電型不純物を導入して第1導電型ソ
ース/ドレイン領域を形成する工程と、前記基板の上側
全面に第1の層間絶縁膜を形成する工程と、前記第1の
層間絶縁膜上に第1の導電膜を形成する工程と、前記第
1の導電膜上に、前記第1導電型薄膜トランジスタ形成
領域及び表示用電極形成領域を覆うレジスト膜を形成す
る工程と、前記第2導電型薄膜トランジスタ形成領域の
前記半導体膜に第2導電型不純物を導入して第2導電型
ソース/ドレイン領域を形成する工程と、前記第1導電
型薄膜トランジスタ形成領域上の前記レジスト膜を除去
し、前記表示用電極形成領域の上にのみ前記レジスト膜
を残す工程と、前記レジスト膜をマスクとして前記第1
の導電膜をエッチングすることにより表示用電極を形成
する工程と、前記表示用電極形成領域の上の前記レジス
ト膜を除去する工程と、前記基板の上側全面に第2の層
間絶縁膜を形成する工程と、前記第2の層間絶縁膜の表
面から前記薄膜トランジスタのソース/ドレイン領域に
到達するコンタクトホールを形成する工程と、前記基板
の上側全面に第2の導電膜を形成する工程と、前記第2
の導電膜を所定のパターンに加工する工程とを有するこ
とを特徴とする薄膜トランジスタ装置の製造方法。
により形成することを特徴とする付記6に記載の薄膜ト
ランジスタ装置の製造方法。
電極形成領域には厚く、前記第1導電型薄膜トランジス
タ形成領域には薄く形成することを特徴とする付記6に
記載の薄膜トランジスタ装置の製造方法。
縁膜よりも狭い幅で形成し、異なる加速エネルギーで前
記半導体膜に複数回不純物を注入して、高濃度不純物領
域とLDD領域とを形成することを特徴とする付記6に
記載の薄膜トランジスタ装置の製造方法。
ンジスタ形成領域及び第2導電型薄膜トランジスタ形成
領域にそれぞれ半導体膜を形成する工程と、前記半導体
膜上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体膜に第1導電型不純物を導入して第1導電型
ソース/ドレイン領域を形成する工程と、前記基板の上
側全面に第1の層間絶縁膜を形成する工程と、前記第1
の層間絶縁膜上に第1の導電膜を形成する工程と、前記
第1の導電膜上の前記第1導電型薄膜トランジスタ形成
領域には薄く、表示用電極形成領域には厚くレジスト膜
を形成する工程と、前記レジスト膜をマスクとして、前
記第2導電型薄膜トランジスタ形成領域の前記第1の導
電膜を除去する工程と、前記第2導電型薄膜トランジス
タ形成領域の前記半導体膜に第2導電型不純物を導入し
て第2導電型ソース/ドレイン領域を形成する工程と、
前記第1導電型薄膜トランジスタ形成領域上の前記レジ
スト膜を除去し、前記表示用電極形成領域の上にのみ前
記レジスト膜を残す工程と、前記レジスト膜をマスクと
して前記第1の導電膜をエッチングすることにより表示
用電極を形成する工程と、前記表示用電極形成領域の上
の前記レジスト膜を除去する工程と、前記基板の上側全
面に第2の層間絶縁膜を形成する工程と、前記第2の層
間絶縁膜の表面から前記薄膜トランジスタのソース/ド
レイン領域に到達するコンタクトホールを形成する工程
と、前記基板の上側全面に第2の導電膜を形成する工程
と、前記第2の導電膜を所定のパターンに加工する工程
とを有することを特徴とする薄膜トランジスタ装置の製
造方法。
体により形成することを特徴とする付記10に記載の薄
膜トランジスタ装置の製造方法。
絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで
前記半導体膜に複数回不純物を注入して、高濃度不純物
領域とLDD領域とを形成することを特徴とする付記1
0に記載の薄膜トランジスタ装置の製造方法。
成領域に半導体膜を形成する工程と、前記半導体膜上に
ゲート絶縁膜及びゲート電極を形成する工程と、前記基
板の上側全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜上に表示用電極となる第1の導電膜を形成する工
程と、フォトリソグラフィ法により、前記第1の導電膜
の表面から前記半導体膜に到達するコンタクトホールを
形成する工程と、前記基板の上側全面に第2の導電膜を
形成する工程と、前記第2の導電膜上に、配線形成領域
及び表示用電極形成領域を覆うレジスト膜を形成する工
程と、前記レジスト膜をマスクとして前記第2の導電膜
及び前記第1の導電膜をエッチングする工程と、前記配
線形成領域に前記レジスト膜を残し、前記表示用電極形
成領域のレジスト膜を除去する工程と、前記レジスト膜
をマスクとして前記表示用電極形成領域上の前記第2の
導電膜をエッチング除去する工程とを有することを特徴
とする薄膜トランジスタ装置の製造方法。
体により形成することを特徴とする付記13に記載の薄
膜トランジスタ装置の製造方法。
形成領域には厚く、前記表示用電極形成領域には薄く形
成することを特徴とする付記13に記載の薄膜トランジ
スタ装置の製造方法。
絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで
前記半導体膜に複数回不純物を注入して、高濃度不純物
領域とLDD領域とを形成することを特徴とする付記1
3に記載の薄膜トランジスタ装置の製造方法。
成領域に半導体膜を形成する工程と、前記半導体膜上に
ゲート絶縁膜及びゲート電極を形成する工程と、前記基
板の上側全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜上に表示用電極となる第1の導電膜を形成する工
程と、前記第1の導電膜上に、コンタクトホール形成領
域が開口されたレジスト膜を形成する工程と、前記レジ
スト膜をマスクとしてエッチングを行い、前記第1の導
電膜の表面から前記半導体膜に到達するコンタクトホー
ルを形成する工程と、前記レジスト膜を、表示用電極形
成領域上のみ残して除去する工程と、前記表示用電極形
成領域上に残存する前記レジスト膜をマスクとして前記
第1の導電膜をエッチングする工程と、前記表示用電極
形成領域上の前記レジスト膜を除去する工程と、前記基
板の上側全面に第2の導電膜を形成する工程と、前記第
2の導電膜を所定の形状に加工する工程とを有すること
を特徴とする薄膜トランジスタ装置の製造方法。
体により形成することを特徴とする付記17に記載の薄
膜トランジスタ装置の製造方法。
用電極形成領域には厚く、その他の領域には薄く、形成
することを特徴とする付記17に記載の薄膜トランジス
タ装置の製造方法。
絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで
前記半導体膜に複数回不純物を注入して、高濃度不純物
領域とLDD領域とを形成することを特徴とする付記1
7に記載の薄膜トランジスタ装置の製造方法。
れてLDD構造のソース/ドレイン領域を有する半導体
膜と、前記基板上及び前記半導体膜上に形成された第1
の絶縁膜と、前記半導体膜の上方の前記第1の絶縁膜上
に形成された第1の導電膜と、該第1の導電膜上に第1
の導電膜よりも狭い幅で形成された第2の導電膜とによ
り構成されるゲート電極と、前記第1の絶縁膜上に前記
第1の導電膜と同一材料で形成された表示用電極と、前
記第1の絶縁膜上に形成されて前記ゲート電極を覆う第
2の絶縁膜と、前記第2の絶縁膜の表面から前記半導体
膜に至るコンタクトホールと、前記第2の絶縁膜上に形
成され、一端側が前記コンタクトホールを介して前記半
導体膜に電気的に接続し、他端側が前記表示用電極と電
気的に接続した配線とを有することを特徴とする薄膜ト
ランジスタ装置。
の導電膜との幅の差を利用して前記半導体膜のLDD構
造が形成されていることを特徴とする付記21に記載の
薄膜トランジスタ装置の製造方法。
体からなることを特徴とする付記21に記載の薄膜トラ
ンジスタ装置の製造方法。
アルミニウム膜又はアルミニウム合金膜との積層構造を
有することを特徴とする付記21に記載の薄膜トランジ
スタ装置の製造方法。
成領域に半導体膜を形成する工程と、前記基板の上側全
面に第1の絶縁膜、第1の導電膜及び第2の導電膜を順
次形成する工程と、前記第2の導電膜上の表示用電極形
成領域及びゲート電極形成領域にレジスト膜を形成する
工程と、前記レジスト膜をマスクとして前記第2の導電
膜を等方性エッチングし、更に前記第1の導電膜を異方
性エッチングして、表示用電極及びテラス構造のゲート
電極を形成する工程と、前記ゲート電極形成領域の前記
レジスト膜を残し、前記表示用電極形成領域上の前記レ
ジスト膜を除去する工程と、前記表示用電極上に残存す
る前記第2の導電膜を除去する工程と、前記電極形成領
域の前記レジスト膜を除去する工程と、前記半導体膜に
不純物を導入してソース/ドレイン領域を形成する工程
と、前記基板の上側全面に第2の絶縁膜を形成する工程
と、前記第2の絶縁膜をパターニングして前記表示用電
極を露出させるとともに、前記第2の絶縁膜の表面から
前記半導体膜に到達するコンタクトホールを形成する工
程と、前記基板の上側全面に第3の導電膜を形成する工
程と、前記第3の導電膜をパターニングして前記半導体
膜と前記表示用電極とを電気的に接続する配線を形成す
る工程とを有することを特徴とする薄膜トランジスタ装
置の製造方法。
体により形成することを特徴とする付記25に記載の薄
膜トランジスタ装置の製造方法。
用電極形成領域には厚く、前記ゲート電極形成領域には
薄く形成することを特徴とする付記25に記載の薄膜ト
ランジスタ装置の製造方法。
する工程において、異なる加速エネルギーで前記半導体
膜に複数回不純物を注入して、高濃度不純物領域とLD
D領域とを形成することを特徴とする付記25に記載の
薄膜トランジスタ装置の製造方法。
従来方法に比べてマスク工程を削減することができるの
で、液晶表示パネル及び有機EL表示パネル等の薄膜ト
ランジスタを用いた電子機器の製造コストを削減できる
という効果を奏する。
ジスタ装置(透過型液晶表示パネル)の構成を示すブロ
ック図である。
ンジスタ装置(液晶表示パネル)の表示部における断面
図である。
平面図である。
置のTFT形成領域における断面を示す図である。
置の製造方法を工程順に示す断面図(その1)である。
置の製造方法を工程順に示す断面図(その2)である。
置の製造方法を工程順に示す断面図(その3)である。
置の製造方法を工程順に示す断面図(その4)である。
置の製造方法を工程順に示す断面図(その5)である。
薄膜トランジスタ装置の製造方法を工程順に示す断面図
(その6)である。
薄膜トランジスタ装置の製造方法を工程順に示す断面図
(その7)である。
タ装置の製造方法を工程順に示す断面図(その8)であ
る。
タ装置の製造方法を工程順に示す断面図(その9)であ
る。
タ装置の製造方法を工程順に示す断面図(その10)で
ある。
タ装置の製造方法を工程順に示す断面図(その11)で
ある。
タ装置の製造方法を工程順に示す断面図(その12)で
ある。
薄膜トランジスタ装置の製造方法の変形例を示す断面図
である。
ランジスタ装置(有機EL表示パネル)の回路図であ
る。
スタ装置の駆動用TFT及び有機EL素子の形成部にお
ける断面図である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その1)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その2)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その3)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その4)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その5)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その6)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その7)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その1)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その2)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その3)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その1)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その2)である。
ランジスタ装置(液晶表示パネル)の製造方法を工程順
に示す断面図(その3)である。
表示パネル)の製造方法を工程順に示す断面図(その
1)である。
表示パネル)の製造方法を工程順に示す断面図(その
2)である。
表示パネル)の製造方法を工程順に示す断面図(その
3)である。
表示パネル)の製造方法を工程順に示す断面図(その
4)である。
表示パネル)の製造方法を工程順に示す断面図(その
5)である。
表示パネル)の製造方法を工程順に示す断面図(その
6)である。
07,214,216,221,304,307…レジ
スト膜、 15,127,129…絶縁膜、 16,146,215…導電膜、 18,124,208…ゲート絶縁膜、 19,125,209…ゲート電極、 21,205,211,304…SiO2 膜、 22,212…SiN膜、 23,144,213,305…ITO膜、 25,128,228,308…画素電極、 101…制御回路、 102…データドライバ、 103…ゲートドライバ、 104…表示部、 105…TFT、 106…表示セル、 108…データバスライン、 109…ゲートバスライン、 120…TFT基板、 130,220a,220b,230,313…配線、 150…CF基板、 180…液晶、 309…第1のゲート電極膜、 310…第2のゲート電極膜。
Claims (7)
- 【請求項1】 基板と、 前記基板上に形成された薄膜トランジスタと、 前記基板上に形成されて前記薄膜トランジスタを覆う第
1の絶縁膜と、 前記第1の絶縁膜上に所定のパターンで形成された表示
用電極と、 前記第1の絶縁膜上に形成されて前記表示用電極の一部
を覆う第2の絶縁膜と、 前記第2の絶縁膜の表面から前記薄膜トランジスタのソ
ース/ドレイン領域に到達するコンタクトホールと、 前記第2の絶縁膜の上から前記表示用電極上に延出して
形成され、前記コンタクトホールを介して前記薄膜トラ
ンジスタのソース/ドレイン領域に接続された配線とを
有することを特徴とする薄膜トランジスタ装置。 - 【請求項2】 基板上の第1導電型薄膜トランジスタ形
成領域及び第2導電型薄膜トランジスタ形成領域にそれ
ぞれ半導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
る工程と、 前記半導体膜に第1導電型不純物を導入して第1導電型
ソース/ドレイン領域を形成する工程と、 前記基板の上側全面に第1の層間絶縁膜を形成する工程
と、 前記第1の層間絶縁膜上に第1の導電膜を形成する工程
と、 前記第1の導電膜上に、前記第1導電型薄膜トランジス
タ形成領域及び表示用電極形成領域を覆うレジスト膜を
形成する工程と、 前記第2導電型薄膜トランジスタ形成領域の前記半導体
膜に第2導電型不純物を導入して第2導電型ソース/ド
レイン領域を形成する工程と、 前記第1導電型薄膜トランジスタ形成領域上の前記レジ
スト膜を除去し、前記表示用電極形成領域の上にのみ前
記レジスト膜を残す工程と、 前記レジスト膜をマスクとして前記第1の導電膜をエッ
チングすることにより表示用電極を形成する工程と、 前記表示用電極形成領域の上の前記レジスト膜を除去す
る工程と、 前記基板の上側全面に第2の層間絶縁膜を形成する工程
と、 前記第2の層間絶縁膜の表面から前記薄膜トランジスタ
のソース/ドレイン領域に到達するコンタクトホールを
形成する工程と、 前記基板の上側全面に第2の導電膜を形成する工程と、 前記第2の導電膜を所定のパターンに加工する工程とを
有することを特徴とする薄膜トランジスタ装置の製造方
法。 - 【請求項3】 基板上の第1導電型薄膜トランジスタ形
成領域及び第2導電型薄膜トランジスタ形成領域にそれ
ぞれ半導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
る工程と、 前記半導体膜に第1導電型不純物を導入して第1導電型
ソース/ドレイン領域を形成する工程と、 前記基板の上側全面に第1の層間絶縁膜を形成する工程
と、 前記第1の層間絶縁膜上に第1の導電膜を形成する工程
と、 前記第1の導電膜上の前記第1導電型薄膜トランジスタ
形成領域には薄く、表示用電極形成領域には厚くレジス
ト膜を形成する工程と、 前記レジスト膜をマスクとして、前記第2導電型薄膜ト
ランジスタ形成領域の前記第1の導電膜を除去する工程
と、 前記第2導電型薄膜トランジスタ形成領域の前記半導体
膜に第2導電型不純物を導入して第2導電型ソース/ド
レイン領域を形成する工程と、 前記第1導電型薄膜トランジスタ形成領域上の前記レジ
スト膜を除去し、前記表示用電極形成領域の上にのみ前
記レジスト膜を残す工程と、 前記レジスト膜をマスクとして前記第1の導電膜をエッ
チングすることにより表示用電極を形成する工程と、 前記表示用電極形成領域の上の前記レジスト膜を除去す
る工程と、 前記基板の上側全面に第2の層間絶縁膜を形成する工程
と、 前記第2の層間絶縁膜の表面から前記薄膜トランジスタ
のソース/ドレイン領域に到達するコンタクトホールを
形成する工程と、 前記基板の上側全面に第2の導電膜を形成する工程と、 前記第2の導電膜を所定のパターンに加工する工程とを
有することを特徴とする薄膜トランジスタ装置の製造方
法。 - 【請求項4】 基板上の薄膜トランジスタ形成領域に半
導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
る工程と、 前記基板の上側全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に表示用電極となる第1の導電膜を形
成する工程と、 フォトリソグラフィ法により、前記第1の導電膜の表面
から前記半導体膜に到達するコンタクトホールを形成す
る工程と、 前記基板の上側全面に第2の導電膜を形成する工程と、 前記第2の導電膜上に、配線形成領域及び表示用電極形
成領域を覆うレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記第2の導電膜及び前
記第1の導電膜をエッチングする工程と、 前記配線形成領域に前記レジスト膜を残し、前記表示用
電極形成領域のレジスト膜を除去する工程と、 前記レジスト膜をマスクとして前記表示用電極形成領域
上の前記第2の導電膜をエッチング除去する工程とを有
することを特徴とする薄膜トランジスタ装置の製造方
法。 - 【請求項5】 基板上の薄膜トランジスタ形成領域に半
導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
る工程と、 前記基板の上側全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に表示用電極となる第1の導電膜を形
成する工程と、 前記第1の導電膜上に、コンタクトホール形成領域が開
口されたレジスト膜を形成する工程と、 前記レジスト膜をマスクとしてエッチングを行い、前記
第1の導電膜の表面から前記半導体膜に到達するコンタ
クトホールを形成する工程と、 前記レジスト膜を、表示用電極形成領域上のみ残して除
去する工程と、 前記表示用電極形成領域上に残存する前記レジスト膜を
マスクとして前記第1の導電膜をエッチングする工程
と、 前記表示用電極形成領域上の前記レジスト膜を除去する
工程と、 前記基板の上側全面に第2の導電膜を形成する工程と、 前記第2の導電膜を所定の形状に加工する工程とを有す
ることを特徴とする薄膜トランジスタ装置の製造方法。 - 【請求項6】 基板と、 前記基板上に形成されてLDD構造のソース/ドレイン
領域を有する半導体膜と、 前記基板上及び前記半導体膜上に形成された第1の絶縁
膜と、 前記半導体膜の上方の前記第1の絶縁膜上に形成された
第1の導電膜と、該第1の導電膜上に第1の導電膜より
も狭い幅で形成された第2の導電膜とにより構成される
ゲート電極と、 前記第1の絶縁膜上に前記第1の導電膜と同一材料で形
成された表示用電極と、 前記第1の絶縁膜上に形成されて前記ゲート電極を覆う
第2の絶縁膜と、 前記第2の絶縁膜の表面から前記半導体膜に至るコンタ
クトホールと、 前記第2の絶縁膜上に形成され、一端側が前記コンタク
トホールを介して前記半導体膜に電気的に接続し、他端
側が前記表示用電極と電気的に接続した配線とを有する
ことを特徴とする薄膜トランジスタ装置。 - 【請求項7】 基板上の薄膜トランジスタ形成領域に半
導体膜を形成する工程と、 前記基板の上側全面に第1の絶縁膜、第1の導電膜及び
第2の導電膜を順次形成する工程と、 前記第2の導電膜上の表示用電極形成領域及びゲート電
極形成領域にレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記第2の導電膜を等方
性エッチングし、更に前記第1の導電膜を異方性エッチ
ングして、表示用電極及びテラス構造のゲート電極を形
成する工程と、 前記ゲート電極形成領域の前記レジスト膜を残し、前記
表示用電極形成領域上の前記レジスト膜を除去する工程
と、 前記表示用電極上に残存する前記第2の導電膜を除去す
る工程と、 前記電極形成領域の前記レジスト膜を除去する工程と、 前記半導体膜に不純物を導入してソース/ドレイン領域
を形成する工程と、 前記基板の上側全面に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜をパターニングして前記表示用電極を
露出させるとともに、前記第2の絶縁膜の表面から前記
半導体膜に到達するコンタクトホールを形成する工程
と、 前記基板の上側全面に第3の導電膜を形成する工程と、 前記第3の導電膜をパターニングして前記半導体膜と前
記表示用電極とを電気的に接続する配線を形成する工程
とを有することを特徴とする薄膜トランジスタ装置の製
造方法。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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