JP2016115760A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、オン電流を向上させることができる半導体装置を提供することを目的とする。【解決手段】本発明の一実施形態による半導体装置は、パターン端部に第１側壁を有するゲート電極と、ゲート電極の上面及び第１側壁に配置されたゲート絶縁層と、ゲート絶縁層を介して前記第１側壁に対向して配置された酸化物半導体層と、酸化物半導体層のゲート絶縁層とは反対側に配置された第１絶縁層と、酸化物半導体層の一方に接続された第１電極と、酸化物半導体層の他方に接続された第２電極と、を有する。【選択図】図１Ｂ

Description

本発明は、半導体装置に関し、開示される一実施形態は半導体装置の構造及びレイアウト形状に関する。
近年、表示装置やパーソナルコンピュータなどの駆動回路には微細なスイッチング素子としてトランジスタ、ダイオードなどの半導体装置が用いられている。特に、表示装置において、半導体装置は、各画素の階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動回路にも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。また、駆動回路として使用される半導体装置は、高いオン電流が要求される。
上記のような表示装置において、従来からアモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置が開発されている。アモルファスシリコンや低温ポリシリコンをチャネルに用いた半導体装置は、６００℃以下の低温プロセスで形成することができるため、ガラス基板を用いて半導体装置を形成することができる。特に、アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ４００℃以下の低温プロセスで形成することができるため、例えば第８世代（２１６０×２４６０ｍｍ）と呼ばれる大型のガラス基板を用いて半導体装置を形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動回路に使用することはできない。
また、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動回路の半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造及びプロセスが複雑になる。また、５００℃以上の高温プロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。また、アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、印加した電圧を長時間保持することが難しかった。
そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。また、酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
特開２０１０−０６２２２９号公報
しかしながら、酸化物半導体をチャネルに用いた半導体装置は低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置に比べると移動度が低い。したがって、より高いオン電流を得るためには、半導体装置のＬ長（チャネル長）を短くする必要がある。特許文献１に示す半導体装置では、半導体装置のチャネル長を短くするためにはソース・ドレイン間の距離を短くする必要がある。
ここで、ソース・ドレイン間の距離はフォトリソグラフィ及びエッチングの工程によって決定されるが、フォトリソグラフィによってパターニングする場合、露光機のマスクパターンサイズによって微細化が制限される。特に、ガラス基板上にフォトリソグラフィによってパターニングする場合、マスクパターンの最小サイズは２μｍ程度であり、半導体装置の短チャネル化はこのマスクパターンサイズに制限される。また、半導体装置のチャネル長がフォトリソグラフィによって決定されるため、半導体装置のチャネル長はフォトリソグラフィの工程における基板面内ばらつきの影響を受けてしまう。
本発明は、上記実情に鑑み、オン電流を向上させることができる半導体装置を提供することを目的とする。または、チャネル長の基板面内ばらつきを抑制することができる半導体装置を提供することを目的とする。
本発明の一実施形態による半導体装置は、パターン端部に第１側壁を有するゲート電極と、ゲート電極の上面及び第１側壁に配置されたゲート絶縁層と、ゲート絶縁層を介して前記第１側壁に対向して配置された酸化物半導体層と、酸化物半導体層のゲート絶縁層とは反対側に配置された第１絶縁層と、酸化物半導体層の一方に接続された第１電極と、酸化物半導体層の他方に接続された第２電極と、を有する。
また、本発明の一実施形態による半導体装置は、パターン端部に第１側壁を有するゲート電極と、第１側壁に沿って配置された酸化物半導体層と、ゲート電極と酸化物半導体層との間に配置されたゲート絶縁層と、酸化物半導体層のゲート電極とは反対側に配置された第１絶縁層と、酸化物半導体層の一方に接続された第１電極と、酸化物半導体層の他方に接続された第２電極と、を有する。
本発明の一実施形態に係る半導体装置の概要を示す平面図である。 図１ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。 図２ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図である。 図３ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図である。 図４ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 図５ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図である。 図６ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の概要を示す平面図である。 図７ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、下部電極及び第２絶縁層を形成する工程を示す平面図である。 図８ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、ゲート電極を形成する工程を示す平面図である。 図９ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図である。 図１０ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 図１１ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図である。 図１２ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の概要を示す平面図である。 図１３ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。 図１４ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図である。 図１５ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図である。 図１６ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 図１７ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図である。 図１８ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 図１９ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。 図２０ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図である。 図２１ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図である。 図２２ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 図２３ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図である。 図２４ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 図２６ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。 図２７ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図である。 図２８ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図である。 図２９ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 図３０ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層に開口部を形成する工程を示す平面図である。 図３１ＡのＡ−Ｂ断面図である。 本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 図３３ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第２絶縁層及びゲート電極を形成する工程を示す平面図である。 図３４ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図である。 図３５ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 図３６ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層に開口部を形成する工程を示す平面図である。 図３７ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 図３８ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第２絶縁層及びゲート電極を形成する工程を示す平面図である。 図３９ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図である。 図４０ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 図４１ＡのＡ−Ｂ断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層に開口部を形成する工程を示す平面図である。 図４２ＡのＡ−Ｂ断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
〈実施形態１〉
図１を用いて、本発明の実施形態１に係る半導体装置１０の概要について説明する。実施形態１の半導体装置１０は、液晶表示装置（Liquid Crystal Display Device：ＬＣＤ）や、表示部に有機ＥＬ素子や量子ドット等の自発光素子（Organic Light-Emitting Diode：ＯＬＥＤ）を利用した自発光表示装置や、電子ペーパー等の反射型表示装置の各画素や駆動回路に用いられる半導体装置について説明する。
ただし、本発明に係る半導体装置は表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ（Micro-Processing Unit：ＭＰＵ）などの集積回路（Integrated Circuit：ＩＣ）に用いることができる。また、実施形態１の半導体装置１０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ等の化合物半導体、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体を用いることもできる。ここで、実施形態１では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
［半導体装置１０の構造］
図１Ａ及び図１Ｂ（図１）は、本発明の一実施形態に係る半導体装置の概要を示す平面図及び断面図である。図１Ｂに示すように、半導体装置１０は、基板１００と、基板１００上に配置された下地層１１０と、下地層１１０上に配置された第１電極（下部電極１２０）と、下地層１１０上及び下部電極１２０上の一部に配置され、パターン端部に側壁（第２側壁１３１）を有する絶縁層（第２絶縁層１３０）と、を有する。
また、半導体装置１０は、パターン端部に側壁（第１側壁１６１）を有するゲート電極１６０と、ゲート電極１６０の上面及び第１側壁１６１及び第２絶縁層１３０の第２側壁１３１に配置されたゲート絶縁層１５０と、ゲート絶縁層１５０を介して第１側壁１６１及び第２側壁１３１に対向して配置され、ゲート絶縁層１５０に設けられた第１開口部１５１を介して下部電極１２０に接続された酸化物半導体層１４０と、酸化物半導体層１４０のゲート絶縁層１５０とは反対側に配置された絶縁層（第１絶縁層１７０）と、を有する。上記の構造を、酸化物半導体層１４０の一方において、下部電極１２０は酸化物半導体層１４０に接続されるということもできる。
また、図１Ｂに示すように、第２絶縁層１３０はゲート電極１６０と下部電極１２０との間に配置される。ここで、図１Ａを参照すると、ゲート電極１６０は平面視において下部電極１２０と重畳しているが、図１Ｂに示すように、第２絶縁層１３０によって下部電極１２０とゲート電極１６０とが絶縁されている。
さらに、半導体装置１０は、第１絶縁層１７０に設けられた第２開口部１７１（第２開口部１７１ａ、１７１ｂ、１７１ｃを特に区別しない場合は単に第２開口部１７１という）において、下部電極１２０、酸化物半導体層１４０、及びゲート電極１６０のそれぞれに接続された第２電極（上部電極１８０）と、を有する。ここで、上部電極１８０ａ、１８０ｂ、１８０ｃを特に区別しない場合は単に上部電極１８０という。上記の構造を、酸化物半導体層１４０の他方において、上部電極１８０は酸化物半導体層１４０に接続されるということもできる。
ここで、半導体装置１０の構造を換言すると、酸化物半導体層１４０は、ゲート電極１６０の上面の一部及び第１側壁１６１に沿って配置される。また、ゲート絶縁層１５０は、ゲート電極１６０と酸化物半導体層１４０との間に配置される。また、第１絶縁層１７０は、酸化物半導体層１４０のゲート電極１６０とは反対側に配置される。
ここで、「第１の部材と第２の部材とを接続する」とは、少なくとも第１の部材と第２の部材とを電気的に接続することを意味する。つまり、第１の部材と第２の部材とが物理的に接続されていてもよく、第１の部材と第２の部材との間に他の部材が設けられていてもよい。例えば、酸化物半導体層１４０が下部電極１２０に接続するとは、両者が直接接触していてもよく、また、それらの間に他の層が配置されていてもよい。同様に、例えば、上部電極１８０ａが下部電極１２０に接続するとは、両者が直接接触していてもよく、また、それらの間に他の層が配置されていてもよい。
また、図１Ｂに示すように、第１側壁１６１及び第２側壁１３１の両方又は一方は、傾斜面が上方を向くテーパ形状である。当該形状を順テーパ形状ということもできる。この場合、酸化物半導体層１４０及びゲート絶縁層１５０は第１側壁１６１上及び第２側壁１３１上に配置されるということもできる。また、第１絶縁層１７０は酸化物半導体層１４０上に配置されるということもできる。ここで、図１Ｂでは、第１絶縁層１７０は酸化物半導体層１４０に接して配置されている。
また、図１Ａの平面図に示すように、平面視において、下部電極１２０はゲート電極１６０のパターンの外側の第１領域１３２で、ゲート絶縁層１５０に設けられた第１開口部１５１を介して酸化物半導体層１４０に接続される。また、平面視において、上部電極１８０ｂはゲート電極１６０のパターンの内側の第２領域１８２で、第１絶縁層１７０に設けられた第２開口部１７１ｂを介して酸化物半導体層１４０に接続される。
また、図１Ａに示すように、上部電極１８０ａは平面視において下部電極１２０のパターンの内側に配置されている。また、上部電極１８０ｂ及び上部電極１８０ｃは平面視においてゲート電極１６０のパターンの内側に配置されている。ただし、必ずしも上部電極１８０ａは下部電極１２０のパターンの内側に配置される必要はなく、上部電極１８０ａの一部が下部電極のパターンの外側に配置されていてもよい。また、同様に、必ずしも上部電極１８０ｂ及び上部電極１８０ｃはゲート電極１６０のパターンの内側に配置されている必要はなく、上部電極１８０ｂ及び上部電極１８０ｃの両方又は一方がゲート電極１６０のパターンの外側に配置されていてもよい。
図１Ａ及び図１Ｂでは、ゲート電極１６０及び第２絶縁層１３０が略同一パターンで形成されており、第１側壁１６１及び第２側壁１３１が同一平面を有する構造を示した。ただし、この構造に限定されず、ゲート電極１６０と第２絶縁層１３０とが異なるパターンで形成され、第１側壁１６１の平面と第２側壁１３１の平面とが異なる平面を有していてもよい。また、図１Ｂでは、第２絶縁層１３０の膜厚とゲート電極１６０の膜厚とが同程度である構造を例示しているが、これは半導体装置１０の構造を説明するために膜厚を誇張して例示したものである。つまり、図１Ｂは、第２絶縁層１３０の膜厚とゲート電極１６０の膜厚とが同程度であることに限定するものではない。つまり、第２絶縁層１３０の膜厚はゲート電極１６０の膜厚に比べて十分に薄くてもよく、逆に十分に厚くてもよい。
上記のように、酸化物半導体層１４０は、酸化物半導体層１４０の一方が第１領域１３２において下部電極１２０に接続され、酸化物半導体層１４０の他方が第２領域１８２において上部電極１８０ｂに接続されている。上部電極１８０ａにソース電圧を印加し、上部電極１８０ｂにドレイン電圧を印加する場合、第１領域１３２をソース領域、第２領域１８２をドレイン領域ということもできる。ここで、ソース領域とドレイン領域とは印加する電圧によって切り替わる。例えば、上記とは逆に、上部電極１８０ａにドレイン電圧を印加し、上部電極１８０ｂにソース電圧を印加する場合、第１領域１３２をドレイン領域、第２領域１８２をソース領域ということもできる。
図１Ｂでは、下部電極１２０とゲート電極１６０との間に第２絶縁層１３０が配置されているが、例えば、３端子トランジスタのゲート電極とソース電極とを接続したダイオード接続のような場合では、必ずしも第２絶縁層１３０を配置する必要はない。つまり、半導体装置１０に要求される機能によっては、第２絶縁層１３０が配置されず、平面視において互いに重畳する下部電極１２０とゲート電極１６０とが接触する構造であってもよい。
基板１００は、ガラス基板を使用することができる。また、ガラス基板の他にも、石英基板、サファイア基板、樹脂基板などの透光性を有する絶縁基板を使用することができる。また、表示装置ではない集積回路の場合は、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、ステンレス基板などの導電性基板など、透光性を有さない基板を使用することができる。
下地層１１０としては、基板１００からの不純物が酸化物半導体層１４０に拡散することを抑制することができる材料を使用することができる。例えば、下地層１１０として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意）。また、これらの膜を積層した構造を使用してもよい。
ここで、ＳｉＯｘＮｙ及びＡｌＯｘＮｙとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮｘＯｙ及びＡｌＮｘＯｙとは、窒素よりも少ない量の酸素を含有するシリコン化合物及びアルミニウム化合物である。
上記に例示した下地層１１０は、ｎｍオーダーで膜厚を制御可能な薄膜によって形成されている。薄膜をｎｍオーダーで制御する方法としては、物理蒸着法（Physical Vapor Deposition：ＰＶＤ法）又は化学蒸着法（Chemical Vapor Deposition：ＣＶＤ法）を用いることができる。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、めっき法、及び分子線エピタキシー法などを用いることができる。また、ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Catalytic）−ＣＶＤ法又はホットワイヤＣＶＤ法）などと用いることができる。また、ｎｍオーダー（１μｍ未満の範囲）で膜厚を制御することができれば、上記に例示した蒸着法以外の方法を用いてもよい。
下部電極１２０は、一般的な金属材料又は導電性半導体材料を使用することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの材料の合金を使用してもよい。また、これらの材料の窒化物を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体を使用してもよい。また、これらの膜を積層した構造を使用してもよい。下部電極１２０も、下地層１１０と同様にｎｍオーダーで膜厚を制御可能な薄膜によって形成することができる。
ここで、下部電極１２０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、酸化物半導体との接触抵抗が低い材料を使用することが好ましい。ここで、酸化物半導体層１４０と良好な電気的接触を得るために、仕事関数が酸化物半導体層１４０より小さい金属材料を用いることができる。
第２絶縁層１３０は、下地層１１０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料や、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などの有機絶縁材料を用いることができる。また、第２絶縁層１３０は、ｎｍオーダーで膜厚を制御可能な薄膜によって形成されており、下地層１１０と同様の方法で形成することができる。第２絶縁層１３０と下地層１１０とは同じ材料を用いてもよく、異なる材料を用いてもよい。ここで、第２絶縁層１３０に水素を含有したＳｉＮｘ等の無機絶縁膜を形成すると、半導体装置１０の製造工程における熱処理などによって、ＳｉＮｘ中の水素が酸化物半導体層１４０に到達してキャリアを生成し、酸化物半導体層１４０の電気伝導度を向上させる。
また、図１では、第２絶縁層１３０の第２側壁１３１の断面形状が直線状の順テーパ形状である構造を例示したが、この構造に限定されず、第２側壁１３１の形状が上方に向かって凸形状の順テーパ形状であってもよく、逆に上方に向かって凹形状の順テーパ形状であってもよい。また、第２側壁１３１は傾斜面が上方を向いた順テーパ形状以外にも、垂直形状であってもよく、傾斜面が下方を向いた逆テーパ形状であってもよい。
また、図１では、第２絶縁層１３０が単層である構造を例示したが、この構造に限定されず、複数の異なる層が積層された構造であってもよい。この場合、異なる層によって第２側壁１３１のテーパ角及び形状が異なっていてもよい。また、第２絶縁層１３０として、異なる物性の層（例えば、ＳｉＮｘ及びＳｉＯｘ）を積層させることで、第２側壁１３１の場所によって特性が異なる酸化物半導体層１４０が形成されるようにしてもよい。つまり、半導体装置１０は、特性が異なる酸化物半導体層１４０が直列に接続されたチャネルを有していてもよい。
酸化物半導体層１４０は、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本発明に使用されＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を大きくしてもよい。また、酸化物半導体層１４０は、ｎｍオーダーで膜厚を制御可能な薄膜によって形成することができる。
また、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。また、上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ２）、酸化チタン（ＴｉＯ２）、酸化バナジウム（ＶＯ２）、酸化インジウム（Ｉｎ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）などを用いることができる。なお、酸化物半導体層１４０はアモルファスであってもよく、結晶性であってもよい。また、酸化物半導体層１４０はアモルファスと結晶の混相であってもよい。
ゲート絶縁層１５０は、下地層１１０及び第２絶縁層１３０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、ゲート絶縁層１５０は、ｎｍオーダーで膜厚を制御可能な薄膜によって形成されており、下地層１１０と同様の方法で形成することができる。また、ゲート絶縁層１５０はこれらの絶縁層を積層した構造を使用することができる。ゲート絶縁層１５０は、下地層１１０及び第２絶縁層１３０と同じ材料であってもよく、異なる材料であってもよい。
ゲート電極１６０は、下部電極１２０と同様の材料を用いることができる。ゲート電極１６０は下部電極１２０と同じ材料を用いてもよく、異なる材料を用いてもよい。ゲート電極１６０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、ゲート電極が０Ｖのときにトランジスタがオフするエンハンスメント型となる仕事関数を有する材料を用いることが好ましい。ゲート電極１６０はｎｍオーダーで膜厚を制御可能な薄膜によって形成することができる。
また、図１では、ゲート電極１６０の第１側壁１６１の断面形状が直線状の順テーパ形状である構造を例示したが、この構造に限定されず、第１側壁１６１の形状が上方に向かって凸形状の順テーパ形状であってもよく、逆に上方に向かって凹形状の順テーパ形状であってもよい。また、第１側壁１６１は傾斜面が上方を向いた順テーパ形状以外にも、垂直形状であってもよく、傾斜面が下方を向いた逆テーパ形状であってもよい。
また、図１では、ゲート電極１６０が単層である構造を例示したが、この構造に限定されず、複数の異なる層が積層された構造であってもよい。この場合、異なる層によって第１側壁１６１のテーパ角及び形状が異なっていてもよい。
第１絶縁層１７０は、下地層１１０、第２絶縁層１３０、及びゲート絶縁層１５０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、第１絶縁層１７０は、ｎｍオーダーで膜厚を制御可能な薄膜によって形成されており、下地層１１０と同様の方法で形成することができる。第１絶縁層１７０としては、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料を用いることができる。ここで、ＴＥＯＳ層とはＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ層を指すもので、下地の段差を緩和して平坦化する効果を有する膜である。また、有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などを用いることができる。第１絶縁層１７０は、上記の材料を単層で用いてもよく、積層させてもよい。例えば、無機絶縁材料及び有機絶縁材料を積層させてもよい。
上部電極１８０は、下部電極１２０及びゲート電極１６０と同様の材料を用いることができる。上部電極１８０は下部電極１２０及びゲート電極１６０と同じ材料を用いてもよく、異なる材料を用いてもよい。また、上部電極１８０は、下部電極１２０及びゲート電極１６０として列挙した材料以外に銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などを用いることもできる。上部電極１８０はｎｍオーダーで膜厚を制御可能な薄膜によって形成することができる。
上部電極１８０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、酸化物半導体層１４０との接触抵抗が低い材料を使用することが好ましい。ここで、酸化物半導体層１４０と良好な電気的接触を得るために、上部電極１８０として仕事関数が酸化物半導体層１４０より小さい金属材料を用いることができる。
［半導体装置１０の動作］
図１に示す半導体装置１０を用いて、その動作について説明する。半導体装置１０は酸化物半導体層１４０をチャネルとするトランジスタである。ゲート電極１６０に接続された上部電極１８０ｃにはゲート電圧が印加され、下部電極１２０に接続された上部電極１８０ａにドレイン電圧が印加され、酸化物半導体層１４０に接続された上部電極１８０ｂにソース電圧が印加される。ただし、ソース電圧とドレイン電圧とが逆に印加されてもよい。
ゲート電極１６０にゲート電圧が印加されると、ゲート絶縁層１５０を介してゲート電極１６０に対向する酸化物半導体層１４０にゲート電圧に応じた電界が形成され、その電界によって酸化物半導体層１４０にキャリアが生成される。上記のように酸化物半導体層１４０にキャリアが生成された状態で、下部電極１２０と上部電極１８０ｂとの間に電位差が生じると、酸化物半導体層１４０に生成されたキャリアが電位差に応じて移動する。つまり、上部電極１８０ｂから下部電極１２０へと電子が移動する。
ここで、電子はソース領域１８２で上部電極１８０ｂから酸化物半導体層１４０に供給され、ドレイン領域１３２で酸化物半導体層１４０から下部電極１２０に取り出される。つまり、半導体装置１０において、第１側壁１６１及び第２側壁１３１に配置された酸化物半導体層１４０がチャネルとして機能する。したがって、半導体装置１０におけるチャネル長は第２絶縁層１３０及びゲート電極１６０の膜厚と、第１側壁１６１及び第２側壁１３１のテーパ角と、によって制御される。
また、第２側壁１３１のゲート絶縁層１５０上に配置された酸化物半導体層１４０は、ゲート電極１６０に電圧を印加しても電界の影響を受けず、電界に起因したキャリアは発生しない。ここで、酸化物半導体層１４０の電気伝導度をより向上させるために、第２絶縁層１３０として、酸化物半導体層１４０にキャリアを生成するＳｉＮｘを用いてもよい。第２絶縁層１３０にＳｉＮｘを用いることで、熱処理等によって第２側壁１３１のゲート絶縁層１５０上に配置された酸化物半導体層１４０キャリアを生成することができる。また、下部電極１２０に、酸化物半導体層１４０にキャリアを生成するような高い電圧を印加して駆動することで、第２側壁１３１のゲート絶縁層１５０上に配置された酸化物半導体層１４０にキャリアを生成してもよい。
一方で、第２側壁１３１に隣接する酸化物半導体層１４０の電気伝導度が低い場合、第２側壁１３１に隣接する酸化物半導体層１４０がオフセットとなる片側オフセット構造のトランジスタとなる。片側オフセット構造のトランジスタにおいて、オフセットが設けられた側の下部電極１２０にドレイン電圧を印加した場合、オフセット近傍の酸化物半導体層１４０中の電子は下部電極１２０のドレイン電圧の影響を受けるため電流が流れる。一方、下部電極１２０にソース電圧を印加した場合、オフセット近傍の酸化物半導体層１４０中の電子は上部電極１８０ｂに印加されたドレイン電圧の影響をほとんど受けないため電流が流れない。つまり、片側オフセット構造の半導体装置１０は整流性を有し、ダイオード素子として利用することができる。
以上のように、本発明の実施形態１に係る半導体装置１０によると、ゲート電極１６０の第１側壁１６１と第２絶縁層１３０の第２側壁１３１とに配置された酸化物半導体層１４０がチャネルとなるため、第２絶縁層１３０及びゲート電極１６０の膜厚と、第１側壁１６１及び第２側壁１３１のテーパ角と、の両方又は一方を制御することによって、半導体装置１０のチャネル長を制御することができる。上記のように、第２絶縁層１３０及びゲート電極１６０は、ｎｍオーダーで膜厚を制御可能な薄膜によって形成されているため、ばらつきのオーダーがμｍオーダーであるフォトリソグラフィのパターニング限界よりも小さいチャネル長を有する半導体装置を実現することが可能となる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
また、第２絶縁層１３０及びゲート電極１６０の膜厚は上記のようにＰＶＤ法又はＣＶＤ法が用いられ、ｎｍオーダーで制御することが可能であるため、膜厚の基板面内ばらつきもｎｍオーダーに制御することができる。また、第２絶縁層１３０及びゲート電極１６０のテーパ角は、第２絶縁層１３０及びゲート電極１６０のエッチングレート及びレジストの後退量によって制御され、これらのばらつき制御も第２絶縁層１３０及びゲート電極１６０の膜厚ばらつきと同等のオーダーで制御することが可能である。したがって、第２絶縁層１３０及びゲート電極１６０の膜厚及びテーパ角の基板面内のばらつきは、ばらつきのオーダーがμｍオーダーであるフォトリソグラフィのパターニング精度の基板面内のばらつきに比べて小さくすることができる。その結果、チャネル長の基板面内ばらつきを抑制することができる半導体装置を実現することができる。
また、第１側壁１６１及び第２側壁１３１の傾斜面がテーパ形状であることで、第１側壁１６１及び第２側壁１３１に対するゲート絶縁層１５０及び酸化物半導体層１４０の被覆性（カバレッジ）が向上するため、第１側壁１６１及び第２側壁１３１に形成されるゲート絶縁層１５０及び酸化物半導体層１４０の膜厚の制御性が良くなる。その結果、特性ばらつきが少ない半導体装置を得ることができる。
［半導体装置１０の製造方法］
図２乃至図６を用いて、本発明の一実施形態に係る半導体装置１０の製造方法について、平面図及び断面図を参照しながら説明する。図２Ａ及び図２Ｂ（図２）は、本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。図２Ｂに示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図２Ａに示す下部電極１２０のパターンを形成する。ここで、下部電極１２０のエッチングは、下部電極１２０のエッチングレートと下地層１１０のエッチングレートとの選択比が大きい条件で処理することが好ましい。
図３Ａ及び図３Ｂ（図３）は、本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図３Ｂに示すように、図２Ｂに示す基板の全面に第２絶縁層１３０及びゲート電極１６０を成膜し、フォトリソグラフィ及びエッチングによって図３Ａに示す第２絶縁層１３０及びゲート電極１６０のパターンを形成する。ここで、図３Ｂに示すように、ゲート電極１６０は第１側壁１６１を有し、第２絶縁層１３０は第２側壁１３１を有している。第２絶縁層１３０のパターン及びゲート電極１６０のパターンは略同一のパターンを有しているので、図３Ａにはゲート電極１６０のパターンのみを示した。ここで、第２絶縁層１３０及びゲート電極１６０は一括でエッチングしてもよく、それぞれを別の工程でエッチングしてもよい。例えば、第２絶縁層１３０のパターンを形成した後にゲート電極１６０を第２絶縁層１３０の上方及び第２側壁１３１に成膜し、フォトリソグラフィ及びエッチングによってゲート電極１６０のパターンを形成してもよい。その場合は、第２絶縁層１３０のパターン及びゲート電極１６０のパターンはそれぞれ異なるパターンを有していてもよい。
第２絶縁層１３０のエッチングは、少なくとも第２絶縁層１３０のエッチングレートと下部電極１２０のエッチングレートとの選択比が大きい条件で処理することが好ましい。より好ましくは、第２絶縁層１３０のエッチングは、第２絶縁層１３０のエッチングレートと下部電極１２０及び下地層１１０の両方のエッチングレートとの選択比が大きい条件で処理するとよい。ここで、第２絶縁層１３０及び下地層１１０が同じ材料で形成されるなど、第２絶縁層１３０と下地層１１０との高い選択比を確保することが困難な場合、下地層１１０上にエッチングストッパとなる層を配置してもよい。
ここで、第２絶縁層１３０の第２側壁１３１をテーパ形状にするためのエッチング方法について説明する。第２側壁１３１のテーパ角は、第２絶縁層１３０のエッチングレートと第２絶縁層１３０をエッチングする際にマスクとして用いるレジストの水平方向のエッチングレート（以下、レジストの後退量という）とによって制御することができる。例えば、第２絶縁層１３０のエッチングレートに比べてレジストの後退量が小さい場合、第２側壁１３１のテーパ角は大きく（垂直に近い角度）なり、レジストの後退量がゼロの場合は、第２側壁１３１は垂直となる。一方、第２絶縁層１３０のエッチングレートに比べてレジストの後退量が大きい場合、第２側壁１３１のテーパ角は小さく（緩やかな傾斜）なる。ここで、レジストの後退量はレジストパターン端部のテーパ角やレジストのエッチングレートによって調整することができる。
また、第２絶縁層１３０及びゲート電極１６０を一括でエッチングする場合は、第２絶縁層１３０及びゲート電極１６０のエッチングは、第２絶縁層１３０及びゲート電極１６０のエッチングレートと下部電極１２０のエッチングレートとの選択比が大きい条件で処理することが好ましい。一方、第２絶縁層１３０とゲート電極１６０とをそれぞれ異なる工程でエッチングする場合は、ゲート電極１６０のエッチングは、ゲート電極１６０のエッチングレートと第２絶縁層１３０のエッチングレートとの選択比が大きい条件で処理することが好ましい。また、上記の第２側壁１３１のテーパ角の制御と同様に、ゲート電極１６０の第１側壁１６１のテーパ角は、ゲート電極１６０のエッチングレートとゲート電極１６０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。
図４Ａ及び図４Ｂ（図４）は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図及び断面図である。図４Ｂに示すように、図３Ｂに示す基板の全面にゲート絶縁層１５０を成膜し、フォトリソグラフィ及びエッチングによって図４Ａ及び図４Ｂに示す第１開口部１５１を形成する。ゲート絶縁層１５０のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ここで、図４では、第１開口部１５１は方形のパターンであるが、このパターン形状に限定されず、少なくともゲート絶縁層１５０上に形成する酸化物半導体層１４０が下部電極１２０に接続する領域において、下部電極１２０が露出されるように開口されていればよい。例えば、第１開口部１５１のパターンは円形、楕円形、多角形、湾曲形など多様な形状であってもよい。
図５Ａ及び図５Ｂ（図５）は、本発明の実施形態１に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図５Ｂに示すように、図４Ｂに示す基板の全面に酸化物半導体層１４０を形成し、フォトリソグラフィ及びエッチングによって図５Ａに示す酸化物半導体層１４０のパターンを形成する。酸化物半導体層１４０のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層１４０をエッチングする場合、シュウ酸を含むエッチャントを用いることができる。
また、酸化物半導体層１４０は、少なくとも下部電極１２０に接続される第１領域１３２と、後の工程で形成される上部電極１８０ｂに接続される第２領域１８２と、第１側壁１６１と、第２側壁１３１と、に配置されていればよい。
また、図５Ａに示すように、平面視において酸化物半導体層１４０とゲート電極１６０とが重畳する領域では、ゲート電極１６０は酸化物半導体層１４０のチャネル幅（Ｗ長）方向（ゲート電極１６０の長手方向に直角な方向）のパターン端部よりも外側まで形成されている。換言すると、半導体装置１０のゲート電極１６０は酸化物半導体層１４０のチャネルよりもＷ長方向に大きい。また、換言すると、第１側壁１６１において、ゲート電極１６０のＷ長は酸化物半導体層１４０のＷ長よりも長い。ただし、図５Ａに示す構成に限定されず、平面視において酸化物半導体層１４０とゲート電極１６０とが重畳する領域において、ゲート電極１６０は酸化物半導体層１４０のＷ長と略同一であってもよく、ゲート電極１６０は酸化物半導体層１４０のＷ長よりも小さくてもよい。
図６Ａ及び図６Ｂ（図６）は、本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図６Ｂに示すように、図５Ｂに示す基板の全面に第１絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図６Ａに示す第２開口部１７１のパターンを形成する。ここで、図６Ｂに示すように、第２開口部１７１ａは下部電極１２０を露出し、第２開口部１７１ｂはゲート電極１６０上方において酸化物半導体層１４０を露出し、第２開口部１７１ｃはゲート電極１６０を露出する。ここで、ゲート絶縁層１５０及び第１絶縁層１７０のエッチングレートと、下部電極１２０、酸化物半導体層１４０、及びゲート電極１６０のエッチングレートとの高い選択比を確保することが好ましい。
そして、図６に示す基板の全面に上部電極１８０を成膜し、図１に示すように上部電極１８０のパターンを形成する。上記に示す製造工程によって、本発明の実施形態１に係る半導体装置１０を形成することができる。ここで、図１Ｂにおける第１側壁１６１に形成された酸化物半導体層１４０がチャネル領域の一部となる。つまり、図１Ａにおいてチャネル領域１４１は酸化物半導体層１４０とゲート電極１６０とが重畳する領域に形成され、酸化物半導体層１４０のパターン端部もチャネル領域１４１に含まれる。
〈実施形態１の変形例１〉
図７乃至図１２を用いて、本発明の一実施形態の変形例について説明する。実施形態１の変形例１に係る半導体装置１１は、実施形態１で説明した半導体装置１０と類似している。以下の説明において、半導体装置１０と同じ構造及び機能を有する要素には同一の符号を付与し、詳細な説明は省略する。
［半導体装置１１の構造］
図７Ａ及び図７Ｂ（図７）は、本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。図７に示すように、半導体装置１１は、第２絶縁層１３０とゲート電極１６０とは異なるパターンで形成されており、ゲート絶縁層１５０に設けられた第２開口部１７１ｃの一部を除きゲート絶縁層１５０及び第２絶縁層１３０が略同一のパターンで形成されている。具体的には、第２絶縁層１３０及びゲート絶縁層１５０は、酸化物半導体層１４０及び上部電極１８０ａが下部電極１２０に接続する領域で広く開口されている。また、ゲート電極１６０の第１側壁１６１と第２絶縁層１３０の第２側壁１３１とは、平面視において異なる位置に存在している。
ここで、図７Ｂに示すように、酸化物半導体層１４０は第２側壁１３１において第２絶縁層１３０と接している。このような構造においては、第２絶縁層１３０として、酸化物半導体層１４０にキャリアを生成しやすい材料を用いることで、第２側壁１３１に配置された酸化物半導体層１４０の比抵抗を小さくしてもよい。酸化物半導体層１４０の比抵抗を小さくする場合、第２絶縁層１３０として水素を含有したＳｉＮｘ等の無機絶縁材料を使用することができる。
以上のように、実施形態１の変形例１に係る半導体装置１１によると、より広い面積で酸化物半導体層１４０と下部電極１２０とを接触させることができる。その結果、酸化物半導体層１４０と下部電極１２０との接触抵抗を下げることができ、オン電流を向上させることができる半導体装置を提供することができる。
［半導体装置１１の製造方法］
図８乃至図１２を用いて、本発明の一実施形態に係る半導体装置１１の製造方法について、平面図及び断面図を参照しながら説明する。図７に示す半導体装置１１の製造方法は図１に示す半導体装置１０の製造方法と類似しているため、詳細な説明は省略する。
図８Ａ及び図８Ｂ（図８）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、下部電極及び第２絶縁層を形成する工程を示す平面図及び断面図である。まず、図８Ｂに示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図８Ａに示す下部電極１２０のパターンを形成する。次に、第２絶縁層１３０を基板全面に成膜する。ここで、後の工程で、第２絶縁層１３０の第２側壁１３１に配置される酸化物半導体層１４０の比抵抗を小さくする場合には、第２絶縁層１３０として水素を含有したＳｉＮｘ等の無機絶縁材料を使用してもよい。又は、酸化物半導体層１４０にキャリアを生成させる元素を第２絶縁層１３０に混入しておいてもよい。例えば、酸化物半導体層１４０の形成時又は形成した後の工程の熱処理によって脱離し、酸化物半導体層１４０にキャリアを生成させる元素を第２絶縁層１３０の形成時に混入してもよく、又は第２絶縁層１３０を形成後に当該元素を注入してもよい。
図９Ａ及び図９Ｂ（図９）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、ゲート電極を形成する工程を示す平面図及び断面図である。図９Ｂに示すように、図８Ｂに示す基板の全面にゲート電極１６０を成膜し、フォトリソグラフィ及びエッチングによって図９Ａに示すゲート電極１６０のパターンを形成する。ここで、ゲート電極１６０のエッチングは、少なくともゲート電極１６０のエッチングレートと第２絶縁層１３０のエッチングレートとの選択比が大きい条件で処理することが好ましい。また、ゲート電極１６０の第１側壁１６１のテーパ角は、ゲート電極１６０のエッチングレートとゲート電極１６０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。
図１０Ａ及び図１０Ｂ（図１０）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図及び断面図である。図１０Ｂに示すように、図９Ｂに示す基板の全面にゲート絶縁層１５０を成膜し、フォトリソグラフィ及びエッチングによって図１０Ａに示す第２絶縁層１３０のパターン及びゲート絶縁層１５０のパターンを形成する。ここで、図１０Ａでは、第２絶縁層１３０のパターン及びゲート絶縁層１５０のパターンは略同一のパターンを有しているので、図１０Ａには第２絶縁層１３０のパターン（第２側壁１３１）のみを示した。第２絶縁層１３０及びゲート絶縁層１５０を開口する領域は特に限定はないが、少なくとも後の工程で酸化物半導体層１４０が下部電極１２０に接続される領域及び上部電極１８０ａが下部電極１２０に接続される領域において、下部電極１２０を露出していればよい。
図１１Ａ及び図１１Ｂ（図１１）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図１１Ｂに示すように、図１０Ｂに示す基板の全面に酸化物半導体層１４０を形成し、フォトリソグラフィ及びエッチングによって図１１Ａに示す酸化物半導体層１４０のパターンを形成する。
図１２Ａ及び図１２Ｂ（図１２）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図１２Ｂに示すように、図１１Ｂに示す基板の全面に第１絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図１２Ａに示す第２開口部１７１のパターンを形成する。ここで、図１２Ｂに示すように、第２開口部１７１ａは下部電極１２０を露出し、第２開口部１７１ｂは酸化物半導体層１４０を露出し、第２開口部１７１ｃはゲート電極１６０を露出する。
そして、図１２に示す基板の全面に上部電極１８０を成膜し、図７に示すように上部電極１８０のパターンを形成する。上記に示す製造工程によって、本発明の実施形態１の変形例１に係る半導体装置１１を形成することができる。ここで、図７Ｂにおける第１側壁１６１に形成された酸化物半導体層１４０がチャネル領域の一部となる。つまり、図７Ａにおいてチャネル領域１４１は酸化物半導体層１４０とゲート電極１６０とが重畳する領域に形成される。
〈実施形態１の変形例２〉
図１３乃至図１８を用いて、本発明の一実施形態の変形例について説明する。実施形態１の変形例２に係る半導体装置１２は、実施形態１で説明した半導体装置１０と類似している。以下の説明において、半導体装置１０と同じ構造及び機能を有する要素には同一の符号を付与し、詳細な説明は省略する。
［半導体装置１２の構造］
図１３は、本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。図１３に示すように、半導体装置１２は、下部電極１２０のパターンと第２絶縁層１３０及びゲート電極１６０の積層構造のパターンとが平面視（図１３Ａ）において独立している。つまり、平面視において、下部電極１２０のパターンと第２絶縁層１３０及びゲート電極１６０の積層構造のパターンとが重畳していない。また、換言するとゲート絶縁層１５０及び酸化物半導体層１４０の積層構造が、下部電極１２０のパターンと第２絶縁層１３０及びゲート電極１６０の積層構造のパターンとの間において、下地層１１０に接して配置されている。
ここで、図１３Ｂでは、ゲート電極１６０の下方に第２絶縁層１３０が配置された構造を例示したが、この構造に限定されず、第２絶縁層１３０が配置されずゲート電極１６０が下地層１１０に接して配置されていてもよい。上記のように、第２絶縁層１３０が存在しない構造の場合、下部電極１２０及びゲート電極１６０を同一の工程で同一の層で形成することができる。また、図１３Ｂに示す構造においては、下地層１１０及び第２絶縁層１３０として、酸化物半導体層１４０にキャリアを生成しやすい材料を用いることで、下地層１１０及び第２絶縁層１３０に配置された酸化物半導体層１４０の比抵抗を小さくしてもよい。酸化物半導体層１４０の比抵抗を小さくする場合、下地層１１０及び第２絶縁層１３０として水素を含有したＳｉＮｘ等の無機絶縁材料を使用することができる。
以上のように、実施形態１の変形例２に係る半導体装置１２によると、下部電極１２０と第２絶縁層１３０及びゲート電極１６０とを積層させる必要がなく、多様なレイアウトで半導体装置１２を実現することが可能である。また、下部電極１２０と第２絶縁層１３０及びゲート電極１６０とを積層しない構造とすることで、半導体装置１２の段差を低減することができる。
［半導体装置１２の製造方法］
図１４乃至図１８を用いて、本発明の一実施形態に係る半導体装置１２の製造方法について、平面図及び断面図を参照しながら説明する。図１３に示す半導体装置１２の製造方法は図１に示す半導体装置１０の製造方法と類似しているため、詳細な説明は省略する。
図１４Ａ及び図１４Ｂ（図１４）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。まず、図１４Ｂに示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図１４Ａに示す下部電極１２０のパターンを形成する。ここで、後の工程で、ゲート絶縁層１５０を介して下地層１１０上に配置される酸化物半導体層１４０の比抵抗を小さくする場合には、下地層１１０として水素を含有したＳｉＮｘ等の無機絶縁材料を使用してもよい。又は、酸化物半導体層１４０にキャリアを生成させる元素を下地層１１０に混入しておいてもよい。例えば、酸化物半導体層１４０の形成時又は形成した後の工程の熱処理によって脱離し、酸化物半導体層１４０にキャリアを生成させる元素を下地層１１０の形成時に混入してもよく、又は下地層１１０を形成後に当該元素を注入してもよい。
図１５Ａ及び図１５Ｂ（図１５）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図１５Ｂに示すように、図１４Ｂに示す基板の全面に第２絶縁層１３０及びゲート電極１６０を成膜し、フォトリソグラフィ及びエッチングによって図１５Ａに示す第２絶縁層１３０及びゲート電極１６０のパターンを形成する。第２絶縁層１３０のパターン及びゲート電極１６０のパターンは略同一のパターンを有しているので、図１５Ａにはゲート電極１６０のパターンのみを示した。
図１５では、第２絶縁層１３０及びゲート電極１６０を積層させる製造方法を例示したが、この製造方法に限定されず、第２絶縁層１３０を形成せずにゲート電極１６０を下地層１１０上に形成してもよい。ここで、ゲート電極１６０のエッチングは、少なくともゲート電極１６０のエッチングレートと下地層１１０及び下部電極１２０とのエッチングレートとの選択比が大きい条件で処理することが好ましい。また、ゲート電極１６０のエッチングレートと下部電極１２０のエッチングレートとの十分な選択比を確保することが難しい場合、ゲート電極１６０と第２絶縁層１３０とを異なる工程でエッチングしてもよい。具体的には、第２絶縁層１３０をエッチングストッパとしてゲート電極１６０をエッチングし、ゲート電極１６０をマスクとしてゲート電極１６０のエッチングとは異なる条件で第２絶縁層１３０をエッチングしてもよい。また、第２絶縁層１３０を形成しない場合、同一層をパターニングすることで下部電極１２０及びゲート電極１６０を同一工程で形成してもよい。
ここで、図１５Ｂの断面視においてゲート電極１６０は第１側壁１６１を有し、第２絶縁層１３０は第２側壁１３１を有する。ゲート電極１６０の第１側壁１６１のテーパ角は、ゲート電極１６０のエッチングレートとゲート電極１６０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。また、第２絶縁層１３０の第２側壁１３１のテーパ角は、第２絶縁層１３０のエッチングレートと第２絶縁層１３０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。
図１６Ａ及び図１６Ｂ（図１６）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図及び断面図である。図１６Ｂに示すように、図１５Ｂに示す基板の全面にゲート絶縁層１５０を成膜し、フォトリソグラフィ及びエッチングによって図１６Ａ及び図１６Ｂに示す第１開口部１５１を形成する。ここで、図１６Ａでは、第１開口部１５１は方形のパターンであるが、このパターン形状に限定されず、少なくともゲート絶縁層１５０上に形成する酸化物半導体層１４０が下部電極１２０に接続する領域において、下部電極１２０が露出されるように開口されていればよい。例えば、第１開口部１５１のパターンは円形、楕円形、多角形、湾曲形など多様な形状であってもよい。また、この工程において、下部電極１２０だけでなく下地層１１０や第２側壁１３１を露出してもよい。
図１７Ａ及び図１７Ｂ（図１７）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図１７Ｂに示すように、図１６Ｂに示す基板の全面に酸化物半導体層１４０を形成し、フォトリソグラフィ及びエッチングによって図１７Ａに示す酸化物半導体層１４０のパターンを形成する。
図１８Ａ及び図１８Ｂ（図１８）は、本発明の一実施形態の変形例に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図１８Ｂに示すように、図１７Ｂに示す基板の全面に第１絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図１８Ａに示す第２開口部１７１のパターンを形成する。ここで、図１８Ｂに示すように、第２開口部１７１ａは下部電極１２０を露出し、第２開口部１７１ｂは酸化物半導体層１４０を露出し、第２開口部１７１ｃはゲート電極１６０を露出する。
そして、図１８に示す基板の全面に上部電極１８０を成膜し、図１３に示すように上部電極１８０のパターンを形成する。上記に示す製造工程によって、本発明の実施形態１の変形例２に係る半導体装置１２を形成することができる。ここで、図１３Ｂにおける第１側壁１６１に形成された酸化物半導体層１４０がチャネル領域の一部となる。つまり、図１３Ａにおいてチャネル領域１４１は酸化物半導体層１４０とゲート電極１６０とが重畳する領域に形成される。
〈実施形態２〉
図１９Ａ及び図１９Ｂ（図１９）を用いて、本発明の一実施形態に係る半導体装置の概要について説明する。実施形態２の半導体装置２０は、実施形態１と同様に表示装置や駆動回路に用いられる半導体装置である。また、実施形態２の半導体装置２０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体等の化合物半導体を用いることもできる。ここで、実施形態２では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
［半導体装置２０の構造］
図１９Ａ及び図１９Ｂ（図１９）は、本発明の一実施形態に係る半導体装置の概要を示す平面図及び断面図である。図１９に示す半導体装置２０は図１に示す半導体装置１０と層構造は同じであるが、レイアウトが異なる。具体的には、平面視において、ゲート電極１６０の積層構造のパターンが下部電極１２０のパターンの内側に配置され（図２１Ａ参照）、酸化物半導体層１４０がゲート電極１６０のパターン端部に環状に設けられた第１側壁１６１に配置されている（図２３参照）点において半導体装置１０と相違する。つまり、図１９Ａに示すように、半導体装置２０のチャネル領域１４３は環状に形成され、酸化物半導体層１４０のパターン端部がチャネル領域に含まれない構成となっている。チャネル領域１４３が環状に形成されていることから、当該構成を「サラウンド型」という。
また、図１９では、図１に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図７及び図１３に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
以上のように、本発明の実施形態２に係る半導体装置２０によると、環状の第１側壁１６１に対して酸化物半導体層１４０が配置され、チャネル領域１４３が環状に形成されているため、酸化物半導体層１４０のパターン端部がチャネル領域に含まれない。酸化物半導体層１４０のパターン端部は、酸化物半導体層１４０のエッチングの際に物性が変化してしまうことがあるが、半導体装置２０では、酸化物半導体層１４０のパターン端部がチャネル領域に含まれないため、酸化物半導体層１４０のパターン端部に起因したリークパスは発生しない。つまり、半導体装置２０は、実施形態１で得られる効果に加えて、オフ電流がさらに少ない半導体装置を実現することができる。
［半導体装置２０の製造方法］
図２０乃至図２４を用いて、本発明の一実施形態に係る半導体装置の製造方法について、平面図及び断面図を参照しながら説明する。図１９に示す半導体装置２０の製造方法は図１に示す半導体装置１０の製造方法と類似しているため、詳細な説明は省略する。
図２０Ａ及び図２０Ｂ（図２０）は、本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。まず、図２０に示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図２０Ａに示す下部電極１２０のパターンを形成する。
図２１Ａ及び図２１Ｂ（図２１）は、本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図２１に示すように、図２０に示す基板の全面に第２絶縁層１３０及びゲート電極１６０を成膜し、フォトリソグラフィ及びエッチングによって図２１Ａに示す第２絶縁層１３０及びゲート電極１６０のパターンを形成する。第２絶縁層１３０のパターン及びゲート電極１６０のパターンは略同一のパターンを有しているので、図２１Ａにはゲート電極１６０のパターンのみを示した。
ここで、図２１Ａに示すように、平面視においてゲート電極１６０のパターンは下部電極１２０のパターンの内側に配置されている。ただし、この構成に限定されず、例えば、平面視においてゲート電極１６０のパターンの一部又は全部が下部電極１２０のパターンの外側に配置され、図２１Ｂの断面視において第２絶縁層１３０の一部が下地層１１０と接していてもよい。ここで、平面視においてゲート電極１６０のパターンの全部が下部電極１２０のパターンの外側に配置される場合、つまり、平面視においてゲート電極１６０と下部電極１２０とが重畳しない場合、第２絶縁層１３０が設けられず、ゲート電極１６０と下地層１１０とが直接接していてもよい。
また、図２１Ｂの断面視においてゲート電極１６０は第１側壁１６１を有し、第２絶縁層１３０は第２側壁１３１を有する。ゲート電極１６０の第１側壁１６１のテーパ角は、ゲート電極１６０のエッチングレートとゲート電極１６０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。また、第２絶縁層１３０の第２側壁１３１のテーパ角は、第２絶縁層１３０のエッチングレートと第２絶縁層１３０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。
図２２Ａ及び図２２Ｂ（図２２）は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図及び断面図である。図２２Ｂに示すように、図２２Ｂに示す基板の全面にゲート絶縁層１５０を成膜し、フォトリソグラフィ及びエッチングによって図２２Ａ及び図２２Ｂに示す第１開口部１５２を形成する。ここで、図２２Ａに示すように、第１開口部１５２はゲート電極１６０のパターンを囲むように環状に設けられている。ただし、第１開口部１５２の平面視における形状は、図２２Ａに示す形状に限定されず、少なくとも下部電極１２０を露出していればよい。また、ゲート絶縁層１５０はゲート電極１６０の上面及び第１側壁１６１を覆っていればよく、第２側壁１３１、下部電極１２０、及び下地層１１０を露出するような形状であってもよい。換言すると、平面視においてゲート絶縁層１５０のパターンはゲート電極１６０のパターンを覆うように形成されていればよい。
図２３Ａ及び図２３Ｂ（図２３）は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図２３Ｂに示すように、図２２Ｂに示す基板の全面に酸化物半導体層１４０を形成し、フォトリソグラフィ及びエッチングによって図２３Ａに示す酸化物半導体層１４０のパターンを形成する。図２３Ａに示すように、平面視において酸化物半導体層１４０のパターンはゲート電極１６０のパターンを覆っている。また、平面視において、酸化物半導体層１４０のパターンは少なくとも一部で第１開口部１５２と重畳する。
図２４Ａ及び図２４Ｂ（図２４）は、本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図２４Ｂに示すように、図２３Ｂに示す基板の全面に第１絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図２４に示す第２開口部１７１のパターンを形成する。ここで、図２４Ｂに示すように、第２開口部１７１ａは下部電極１２０を露出し、第２開口部１７１ｂは酸化物半導体層１４０を露出する。また、図２４には図示されていないが、図２４には示されていない領域で第２開口部１７１ｃはゲート電極１６０を露出する。
そして、図２４に示す基板の全面に上部電極１８０を成膜し、図１９に示すように上部電極１８０のパターンを形成する。上記に示す製造工程によって、本発明の実施形態２に係る半導体装置２０を形成することができる。ここで、図１９Ｂにおけるゲート電極１６０のパターン端部に環状に設けられた第１側壁１６１に形成された酸化物半導体層１４０がチャネル領域の一部となる。つまり、図１９Ａにおいてチャネル領域１４３はゲート電極１６０のパターン端部に環状に形成される。上記のような製造方法によって、酸化物半導体層１４０のパターン端部がチャネル領域に含まれないサラウンド型の半導体装置２０を得ることができる。
〈実施形態２の変形例１〉
図２５を用いて、本発明の実施形態２の変形例について説明する。実施形態２の変形例に係る半導体装置２１は、実施形態２で説明したサラウンド型の半導体装置２０と類似している。以下の説明において、半導体装置２０と同じ構造及び機能を有する要素には同一の符号を付与し、詳細な説明は省略する。
図２５は、本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。図２５に示すように、半導体装置２１は、第２絶縁層１３０とゲート電極１６０とは異なるパターンで形成されており、ゲート絶縁層１５０及び第２絶縁層１３０が略同一のパターンで形成されている。具体的には、第２絶縁層１３０及びゲート絶縁層１５０は、酸化物半導体層１４０及び上部電極１８０ａが下部電極１２０に接続する領域で広く開口されている。また、ゲート電極１６０の第１側壁１６１と第２絶縁層１３０の第２側壁１３１とは、平面視において異なる位置に配置されている。
ここで、図２５に示すように、酸化物半導体層１４０は第２側壁１３１において第２絶縁層１３０と接している。このような構造においては、第２絶縁層１３０として、酸化物半導体層１４０にキャリアを生成しやすい材料を用いることで、第２側壁１３１に配置された酸化物半導体層１４０の比抵抗を小さくしてもよい。酸化物半導体層１４０の比抵抗を小さくする場合、第２絶縁層１３０として水素を含有したＳｉＮｘ等の無機絶縁材料を使用することができる。
以上のように、実施形態２の変形例１に係る半導体装置２１によると、より広い面積で酸化物半導体層１４０と下部電極１２０とを接触させることができる。その結果、酸化物半導体層１４０と下部電極１２０との接触抵抗を下げることができ、オン電流を向上させることができる半導体装置を提供することができる。
〈実施形態３〉
図２６Ａ及び図２６Ｂ（図２６）を用いて、本発明の一実施形態に係る半導体装置３０の概要について説明する。実施形態３の半導体装置３０は、実施形態１及び実施形態２と同様に表示装置や駆動回路に用いられる半導体装置である。また、実施形態３の半導体装置３０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体等の化合物半導体を用いることもできる。ここで、実施形態３では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
［半導体装置３０の構造］
図２６Ａ及び図２６Ｂ（図２６）は、本発明の一実施形態に係る半導体装置の概要を示す平面図及び断面図である。図２６に示す半導体装置３０は図１に示す半導体装置１０と層構造は同じであるが、レイアウトが異なる。具体的には、平面視において、ゲート電極１６０のパターン内部に設けられた下部電極１２０のパターンに達する開口領域１６３において、第１側壁１６１が環状に設けられている点において半導体装置１０と相違する（図２８Ａ参照）。つまり、図２６Ａに示すように、半導体装置３０は、半導体装置３０のチャネル領域１４４が環状に形成され、酸化物半導体層１４０のパターン端部がチャネル領域に含まれないサラウンド型の半導体装置である。
また、図２６では、図１に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図７及び図１３に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
以上のように、本発明の実施形態３に係る半導体装置３０によると、環状の第１側壁１６１に対して酸化物半導体層１４０が配置され、チャネル領域１４４が環状に形成されているため、酸化物半導体層１４０のパターン端部がチャネル領域に含まれない。酸化物半導体層１４０のパターン端部は、酸化物半導体層１４０のエッチングの際に物性が変化してしまうことがあるが、半導体装置３０では、酸化物半導体層１４０のパターン端部がチャネル領域に含まれないため、酸化物半導体層１４０のパターン端部に起因したリークパスは発生しない。つまり、半導体装置３０は、実施形態１で得られる効果に加えて、オフ電流がさらに少ない半導体装置を実現することができる。
［半導体装置３０の製造方法］
図２７乃至図３１を用いて、本発明の一実施形態に係る半導体装置の製造方法について、平面図及び断面図を参照しながら説明する。図２６に示す半導体装置３０の製造方法は図１に示す半導体装置１０の製造方法と類似しているため、詳細な説明は省略する。
図２７Ａ及び図２７Ｂ（図２７）は、本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。まず、図２７に示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図２７Ａに示す下部電極１２０のパターンを形成する。
図２８Ａ及び図２８Ｂ（図２８）は、本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図２８に示すように、図２７に示す基板の全面に第２絶縁層１３０及びゲート電極１６０を成膜し、フォトリソグラフィ及びエッチングによって図２８Ａに示すように、平面視において下部電極１２０のパターンの内側の領域に達する開口領域１６３が設けられた第２絶縁層１３０及びゲート電極１６０のパターンを形成する。第２絶縁層１３０のパターン及びゲート電極１６０のパターンは略同一のパターンを有しているので、図２８Ａにはゲート電極１６０のパターンのみを示した。
ここで、図２８Ａでは、開口領域１６３は方形のパターンであるが、このパターン形状に限定されず、少なくとも下部電極１２０の一部が露出されるように開口されていればよい。例えば、開口領域１６３のパターンは円形、楕円形、多角形、湾曲形など多様な形状であってもよい。また、図２８Ａでは、開口領域１６３は下部電極１２０のパターン内部に位置しているが、この構成に限定されず、少なくとも開口領域１６３の一部が下部電極１２０を露出するように設けられればよい。例えば、開口領域１６３が下部電極１２０及び下地層１１０の両方を露出するように設けられていてもよい。
図２９Ａ及び図２９Ｂ（図２９）は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図及び断面図である。図２９Ｂに示すように、基板の全面にゲート絶縁層１５０を成膜し、フォトリソグラフィ及びエッチングによって図２９Ａに示す第１開口部１５３を形成する。ここで、図２９Ａに示すように、平面視において第１開口部１５３はゲート電極１６０に設けられた環状の第１側壁１６１の内側に設けられている。ここで、図２９では、ゲート絶縁層１５０は第１開口部１５３を除く領域に基板１００の全域に亘って形成されているが、少なくともゲート電極１６０の上面及び第１側壁１６１を覆っていればよく、第２側壁１３１及び下地層１１０を露出するような形状であってもよい。換言すると、平面視においてゲート絶縁層１５０のパターンはゲート電極１６０のパターンを覆うように形成されていればよい。
図３０Ａ及び図３０Ｂ（図３０）は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図３０Ｂに示すように、図２９Ｂに示す基板の全面に酸化物半導体層１４０を形成し、フォトリソグラフィ及びエッチングによって図３０Ａに示す酸化物半導体層１４０のパターンを形成する。図３０Ａに示すように、平面視において酸化物半導体層１４０のパターンはゲート電極１６０の開口領域１６３に設けられた第１側壁１６１及び第１開口部１５３を覆う。
図３１Ａ及び図３１Ｂ（図３１）は、本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層に開口部を形成する工程を示す平面図及び断面図である。図３１Ｂに示すように、図３０Ｂに示す基板の全面に第１絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図３１Ａに示す第２開口部１７１のパターンを形成する。ここで、図３１Ｂに示すように、第２開口部１７１ｂは酸化物半導体層１４０を露出する。また、図３１には図示されていないが、図３１には示されていない領域で第２開口部１７１ａは下部電極１２０を露出し、第２開口部１７１ｃはゲート電極１６０を露出する。
そして、図３１に示す基板の全面に上部電極１８０を成膜し、図２６に示すように上部電極１８０のパターンを形成する。上記に示す製造工程によって、本発明の実施形態３に係る半導体装置３０を形成することができる。ここで、図２６Ｂにおけるゲート電極１６０の開口領域１６３において環状に設けられた第１側壁１６１に形成された酸化物半導体層１４０がチャネル領域の一部となる。つまり、図２６Ａにおいてチャネル領域１４４はゲート電極１６０の開口領域１６３の第１側壁１６１に環状に形成される。上記のような製造方法によって、酸化物半導体層１４０のパターン端部がチャネル領域に含まれないサラウンド型の半導体装置３０を得ることができる。
〈実施形態３の変形例１〉
図３２を用いて、本発明の一実施形態の変形例について説明する。実施形態３の変形例に係る半導体装置３１は、実施形態３で説明したサラウンド型の半導体装置３０と類似している。以下の説明において、半導体装置３０と同じ構造及び機能を有する要素には同一の符号を付与し、詳細な説明は省略する。
図３２は、本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。図３２に示すように、半導体装置３１は、第２絶縁層１３０とゲート電極１６０とは異なるパターンで形成されており、ゲート絶縁層１５０及び第２絶縁層１３０が略同一のパターンで形成されている。また、ゲート電極１６０の第１側壁１６１と第２絶縁層１３０の第２側壁１３１とは、平面視において異なる位置に配置されている。
ここで、図３２に示すように、酸化物半導体層１４０は第２側壁１３１において第２絶縁層１３０と接している。このような構造においては、第２絶縁層１３０として、酸化物半導体層１４０にキャリアを生成しやすい材料を用いることで、第２側壁１３１に配置された酸化物半導体層１４０の比抵抗を小さくしてもよい。酸化物半導体層１４０の比抵抗を小さくする場合、第２絶縁層１３０として水素を含有したＳｉＮｘ等の無機絶縁材料を使用することができる。
〈実施形態４〉
図３３乃至図３７を用いて、本発明の一実施形態に係る半導体装置の概要について説明する。実施形態４に係る半導体装置４０の断面構造は図１９に示す半導体装置２０と同じであるが、半導体装置４０は半導体装置２０とはレイアウトが異なる。
［半導体装置４０の構造］
図３３Ａ及び図３３Ｂ（図３３）は、本発明の一実施形態に係る半導体装置の概要を示す平面図及び断面図である。図３３に示すように、実施形態４の半導体装置４０は、図１９に示すサラウンド型の半導体装置２０が並列に連結されている。つまり、複数の環状の第１側壁１６１が隣接して配置されており（図３４Ａ参照）、半導体装置４０における各々の半導体装置２０の下部電極１２０、ゲート電極１６０、及び上部電極１８０は、当該複数の環状の第１側壁１６１に対して共通して設けられている。換言すると、半導体装置４０では、環状のチャネル領域１４３を有する半導体装置２０が隣接して配置されている。したがって、複数の半導体装置２０には、同時に同じソース・ドレイン電圧、同じゲート電圧が印加される。
図３３では、図１９に示す実施形態２のサラウンド型の半導体装置２０が隣接して配置された構成を例示したが、この構成に限定されず、例えば図２６に示す実施形態３のサラウンド型の半導体装置３０が隣接して配置された構成であってもよい。また、図３３では、図１に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図７及び図１３に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
以上のように、半導体装置４０では、複数の半導体装置２０の各々の環状のチャネル領域１４３が同時にオン／オフするため、実質的に半導体装置のＷ長を大きくすることができる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
［半導体装置４０の製造方法］
図３３に示す半導体装置４０の構造をより明確にするために、図３４乃至図３７を用いて、その製造方法について平面図及び断面図を参照しながら説明する。図３３に示す半導体装置４０に含まれる各々の半導体装置２０は図１９に示す半導体装置２０と同じなので、詳細な説明は省略する。
図３４Ａ及び図３４Ｂ（図３４）は、本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第２絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図３４に示すように、パターンが形成された１つの下部電極１２０上に、複数の第２絶縁層１３０及びゲート電極１６０のパターンが互いに隣接して形成される。ここで、図３４では、１つの下部電極１２０上に３つの第２絶縁層１３０及びゲート電極１６０が形成された構成を例示したが、この構成に限定されず、１つの下部電極１２０上に形成される第２絶縁層１３０及びゲート電極１６０は３つよりも少なくてもよく、また多くてもよい。第２絶縁層１３０のパターン及びゲート電極１６０のパターンは略同一のパターンを有しているので、図２１Ａにはゲート電極１６０のパターンのみを示した。
ここで、図３４Ａに示すように、平面視において複数のゲート電極１６０のパターンは１つの下部電極１２０のパターンの内側に配置されている。ただし、この構成に限定されず、例えば、平面視においてゲート電極１６０のパターンの一部又は全部が下部電極１２０のパターンの外側に配置され、図３４Ｂの断面視において第２絶縁層１３０の一部が下地層１１０と接していてもよい。ここで、平面視においてゲート電極１６０のパターンの全部が下部電極１２０のパターンの外側に配置される場合、つまり、平面視においてゲート電極１６０と下部電極１２０とが重畳しない場合、第２絶縁層１３０が設けられていなくてもよく、ゲート電極１６０と下地層１１０とが直接接していてもよい。
また、図３４Ｂの断面視においてゲート電極１６０は第１側壁１６１を有し、第２絶縁層１３０は第２側壁１３１を有する。ゲート電極１６０の第１側壁１６１のテーパ角は、ゲート電極１６０のエッチングレートとゲート電極１６０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。また、第２絶縁層１３０の第２側壁１３１のテーパ角は、第２絶縁層１３０のエッチングレートと第２絶縁層１３０をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。
図３５Ａ及び図３５Ｂ（図３５）は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図及び断面図である。図３５Ｂに示すように、図３４Ｂに示す基板の全面にゲート絶縁層１５０を成膜し、フォトリソグラフィ及びエッチングによって図３５Ａに示す第１開口部１５２を形成する。ここで、図３５Ａに示すように、第１開口部１５２はゲート電極１６０のパターンを囲むように環状に設けられている。ただし、第１開口部１５２の平面視における形状は、図３５Ａに示す形状に限定されず、少なくとも下部電極１２０を露出していればよい。また、ゲート絶縁層１５０はゲート電極１６０の上面及び第１側壁１６１を覆っていればよく、第２側壁１３１、下部電極１２０、及び下地層１１０を露出するような形状であってもよい。換言すると、平面視においてゲート絶縁層１５０のパターンはゲート電極１６０のパターンを覆うように形成されていればよい。
図３６Ａ及び図３６Ｂ（図３６）は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図３６Ｂに示すように、図３５Ｂに示す基板の全面に酸化物半導体層１４０を形成し、フォトリソグラフィ及びエッチングによって図３６Ａに示す酸化物半導体層１４０のパターンを形成する。図３６Ａに示すように、平面視において酸化物半導体層１４０のパターンはゲート電極１６０のパターンを覆っている。また、平面視において、酸化物半導体層１４０のパターンは少なくとも一部で第１開口部１５２と重畳する。
図３７Ａ及び図３７Ｂ（図３７）は、本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層に開口部を形成する工程を示す平面図及び断面図である。図３７Ｂに示すように、図３６Ｂに示す基板の全面に第１絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図３７に示す第２開口部１７１ｂのパターンを形成する。ここで、第２開口部１７１ｂは酸化物半導体層１４０を露出する。また、図３７には図示されていないが、図３７には示されていない領域で第２開口部１７１ａは下部電極１２０を露出し、第２開口部１７１ｃはゲート電極１６０を露出する。
そして、図３７に示す基板の全面に上部電極１８０を成膜し、図３３に示すように上部電極１８０のパターンを形成する。上記に示す製造工程によって、本発明の実施形態４に係る半導体装置４０を形成することができる。ここで、図３３Ｂにおける複数のゲート電極１６０の各々のパターン端部に環状に設けられた第１側壁１６１に形成された酸化物半導体層１４０がチャネル領域の一部となる。つまり、図３３Ａにおいて複数のチャネル領域１４３は複数のゲート電極１６０の各々のパターン端部に環状に形成される。上記のような製造方法によって、酸化物半導体層１４０のパターン端部がチャネル領域に含まれないサラウンド型の半導体装置４０を得ることができる。
〈実施形態５〉
図３８乃至図４２を用いて、本発明の一実施形態に係る半導体装置の概要について説明する。実施形態５に係る半導体装置５０の断面構造は図１９に示す半導体装置２０と同じであるが、半導体装置５０は半導体装置２０とはレイアウトが異なる。
［半導体装置５０の構造］
図３８Ａ及び図３８Ｂ（図３８）は、本発明の一実施形態に係る半導体装置の概要を示す平面図及び断面図である。図３８に示すように、実施形態５の半導体装置５０は、環状のチャネル領域が多重となるように図１９に示すサラウンド型の半導体装置２０が並列に接続されている。つまり、内側の環状の第１チャネル領域１４４を有する半導体装置２０ａを囲むように、外側の環状の第２チャネル領域１４５を有する半導体装置２０ｂが形成されている。
ここで、図３９Ａ及び図３９Ｂ（図３９）にも示すように、半導体装置５０は、第２側壁１３６を有する第２絶縁層１３４及び第１側壁１６６を有する第１ゲート電極１６４と、第２絶縁層１３４の周囲に、第４側壁１３７を有する第３絶縁層１３５及び第３側壁１６７を有する第２ゲート電極１６５と、を有する。ここで、第１側壁１６６と第３側壁１６７とは平面視において互いに対向している。また、第２側壁１３６と第４側壁１３７とは平面視において互いに対向している。つまり、第１側壁１６６及び第２側壁１３６は第１ゲート電極１６４及び第２絶縁層１３４のパターン端部（外周部）に設けられる。また、第３側壁１６７及び第４側壁１３７は第２ゲート電極１６５及び第３絶縁層１３５のパターンの外周部及び内周部の両方に設けられる。また、各々の半導体装置２０ａ、２０ｂの下部電極１２０及び上部電極１８０はそれぞれ一体で形成されている。したがって、半導体装置５０には、同時に同じソース・ドレイン電圧、同じゲート電圧が印加される。
図３８では、図１９に示す実施形態２のサラウンド型の半導体装置２０の環状のチャネル領域が多重になるように配置された構成を例示したが、この構成に限定されず、例えば図２６に示す実施形態３のサラウンド型の半導体装置３０の環状のチャネル領域が多重になるように配置された構成であってもよい。また、図３８では、図１に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図７及び図１３に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
以上のように、半導体装置５０では、半導体装置２０ａの環状のチャネル領域１４４及び半導体装置２０ｂの環状のチャネル領域１４５が同時にオン／オフするため、実質的に半導体装置のＷ長を大きくすることができる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
［半導体装置５０の製造方法］
図３８に示す半導体装置５０の構造をより明確にするために、図３９乃至図４２を用いて、その製造方法について平面図及び断面図を参照しながら説明する。図３８に示す半導体装置５０に含まれる半導体装置２０ａ、２０ｂの断面構造は図１９に示す半導体装置３０の断面構造と同じなので、詳細な説明は省略する。
図３９Ａ及び図３９Ｂ（図３９）は、本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第２絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図３９に示すように、パターンが形成された１つの下部電極１２０上に、第１ゲート電極１６４及び第２絶縁層１３４と、それらの周囲に位置する環状の第２ゲート電極１６５及び第３絶縁層１３５と、が形成される。ここで、図３９では、１つの下部電極１２０上に第１ゲート電極１６４を囲む１つの第２ゲート電極１６５が形成された構成を例示したが、この構成に限定されず、１つの下部電極１２０上に、第２ゲート電極１６５をさらに囲むゲート電極が形成されてもよい。ここで、第２絶縁層１３４のパターン及び第１ゲート電極１６４のパターンは略同一のパターンを有しているので、図３９Ａには第１ゲート電極１６４のパターンのみを示した。また、第３絶縁層１３５のパターン及び第２ゲート電極１６５のパターンは略同一のパターンを有しているので、図３９Ａには第２ゲート電極１６５のパターンのみを示した。
ここで、図３９Ａに示すように、平面視において第１ゲート電極１６４のパターン及び第２ゲート電極１６５のパターンは１つの下部電極１２０のパターンの内側に配置されている。ただし、この構成に限定されず、例えば、平面視において第１ゲート電極１６４のパターン及び第２ゲート電極１６５のパターンの一部又は全部が下部電極１２０のパターンの外側に配置され、図３９Ｂの断面視において第２絶縁層１３４又は１３５の一部が下地層１１０と接していてもよい。ここで、平面視において第１ゲート電極１６４のパターン及び第２ゲート電極１６５のパターンの全部が下部電極１２０のパターンの外側に配置される場合、つまり、平面視において第１ゲート電極１６４及び第２ゲート電極１６５と下部電極１２０とが重畳しない場合、第２絶縁層１３４又は１３５が設けられていなくてもよく、ゲート電極１６０と下地層１１０とが直接接していてもよい。
また、図３９Ｂの断面視において第１ゲート電極１６４は第１側壁１６６を有し、第２絶縁層１３４は第２側壁１３６を有する。また、第２ゲート電極１６５は第３側壁１６７を有し、第３絶縁層１３５は第４側壁１３７を有する。第１側壁１６６及び第３側壁１６７のテーパ角は、第１ゲート電極１６４及び第２ゲート電極１６５のエッチングレートとこれらのゲート電極をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。また、第２側壁１３６及び第４側壁１３７のテーパ角は、第２絶縁層１３４及び第３絶縁層１３５のエッチングレートとこれらの絶縁層をエッチングする際にマスクとして用いるレジストの後退量とによって制御することができる。
図４０Ａ及び図４０Ｂ（図４０）は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成し、下部電極の一部を露出する工程を示す平面図及び断面図である。図４０Ｂに示すように、図３９Ｂに示す基板の全面にゲート絶縁層１５０を成膜し、フォトリソグラフィ及びエッチングによって図４０Ａに示す第１開口部１５２及び第３開口部１５４を形成する。ここで、図４０Ａに示すように、第１開口部１５２は第１ゲート電極１６４のパターンを囲むように環状に設けられている。また、第１開口部１５２は第２ゲート電極１６５の内側に設けられている。つまり、第１開口部１５２は、第１ゲート電極１６４と第２ゲート電極１６５との間に設けられている。また、第３開口部１５４は第２ゲート電極１６５のパターンを囲むように環状に設けられている。
ここで、第１開口部１５２及び第３開口部１５４の平面視における形状は、図４０Ａに示す形状に限定されず、少なくとも下部電極１２０を露出していればよい。また、ゲート絶縁層１５０は第１ゲート電極１６４の上面及び側壁と、第２ゲート電極１６５の上面及び側壁と、を覆っていればよく、第２側壁１３６及び第４側壁１３７、下部電極１２０、及び下地層１１０を露出するような形状であってもよい。換言すると、平面視においてゲート絶縁層１５０のパターンはゲート電極１６０のパターンを覆うように形成されていればよい。
図４１Ａ及び図４１Ｂ（図４１）は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図４１Ｂに示すように、図４０Ｂに示す基板の全面に酸化物半導体層１４０を形成し、フォトリソグラフィ及びエッチングによって図４１Ａに示す酸化物半導体層１４０のパターンを形成する。図４１Ａに示すように、平面視において酸化物半導体層１４０のパターンはゲート電極１６０のパターンを覆っている。また、平面視において、酸化物半導体層１４０のパターンは少なくとも一部で第１開口部１５２及び第３開口部１５４と重畳する。
図４２Ａ及び図４２Ｂ（図４２）は、本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層を形成し、第１絶縁層に開口部を形成する工程を示す平面図及び断面図である。図４２Ｂに示すように、図４１Ｂに示す基板の全面に第１絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図４２に示す第２開口部１７３及び第４開口部１７４のパターンを形成する。ここで、第２開口部１７３及び第４開口部１７４は酸化物半導体層１４０を露出する。また、図４２には図示されていないが、図４２には示されていない領域で下部電極１２０及びゲート電極１６０を露出する開口部が形成される。
そして、図４２に示す基板の全面に上部電極１８０を成膜し、図３８に示すように上部電極１８０のパターンを形成する。上記に示す製造工程によって、本発明の実施形態５に係る半導体装置５０を形成することができる。ここで、図３８Ｂにおける複数の第１ゲート電極１６４及び第２ゲート電極１６５の各々のパターン端部に環状に設けられた第１側壁１６６及び第３側壁１６７に形成された酸化物半導体層１４０がチャネル領域の一部となる。つまり、図３８Ａにおいて第１チャネル領域１４４は第１ゲート電極１６４のパターンの外周端部に環状に形成され、第２チャネル領域１４５は第２ゲート電極１６５のパターンの内周端部及び外周端部に形成される。上記のような製造方法によって、酸化物半導体層１４０のパターン端部がチャネル領域に含まれないサラウンド型の半導体装置５０を得ることができる。
なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１０、１１、１２、２０、２１、３０、３１、４０、５０：半導体装置
１００：基板
１１０：下地層
１２０：下部電極
１３０、１３４：第２絶縁層
１３１、１３６：第２側壁
１３２：第１領域（ドレイン領域）
１３５：第３絶縁層
１３７：第４側壁
１４０：酸化物半導体層
１４１、１４３、１４４、１４５：チャネル領域
１４４：第１チャネル領域
１４５：第２チャネル領域
１５０：ゲート絶縁層
１５１、１５２、１５３：第１開口部
１５４：第３開口部
１６０：ゲート電極
１６１：第１側壁
１６３：開口領域
１６４：第１ゲート電極
１６５：第２ゲート電極
１６６：第１側壁
１６７：第３側壁
１７０：第１絶縁層
１７１、１７３：第２開口部
１７４：第４開口部
１８０：上部電極
１８２：第２領域（ソース領域）

Claims (11)

  1. パターン端部に第１側壁を有するゲート電極と、
    前記ゲート電極の上面及び前記第１側壁に配置されたゲート絶縁層と、
    前記ゲート絶縁層を介して前記第１側壁に対向して配置された酸化物半導体層と、
    前記酸化物半導体層の前記ゲート絶縁層とは反対側に配置された第１絶縁層と、
    前記酸化物半導体層の一方に接続された第１電極と、
    前記酸化物半導体層の他方に接続された第２電極と、を有することを特徴とする半導体装置。
  2. パターン端部に第１側壁を有するゲート電極と、
    前記第１側壁に沿って配置された酸化物半導体層と、
    前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層と、
    前記酸化物半導体層の前記ゲート電極とは反対側に配置された第１絶縁層と、
    前記酸化物半導体層の一方に接続された第１電極と、
    前記酸化物半導体層の他方に接続された第２電極と、を有することを特徴とする半導体装置。
  3. 前記第１側壁は、傾斜面が上方を向くテーパ形状であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１絶縁層は、前記酸化物半導体層に接して配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記酸化物半導体層は、前記ゲート絶縁層に設けられた第１開口部を介して前記第１電極に接続され、
    前記第２電極は、前記第１絶縁層に設けられた第２開口部を介して前記酸化物半導体層に接続されることを特徴とする請求項４に記載の半導体装置。
  6. 前記ゲート電極と前記第１電極との間に配置された第２絶縁層をさらに有し、
    前記ゲート電極は、平面視において前記第１電極と重畳することを特徴とする請求項１又は２に記載の半導体装置。
  7. 前記第２絶縁層は、前記第２絶縁層のパターン端部に第２側壁を有し、
    前記ゲート絶縁層は、前記第２側壁に配置され、
    前記酸化物半導体層は、前記ゲート絶縁層を介して前記第２側壁に対向して配置されることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１側壁は、前記ゲート電極のパターン端部に環状に設けられていることを特徴とする請求項６に記載の半導体装置。
  9. 複数の環状の前記第１側壁が隣接して配置され、
    前記第１電極、前記第２電極、及び前記ゲート電極は、前記複数の環状の前記第１側壁に対して共通して設けられていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１側壁は、前記ゲート電極のパターン内部に設けられ、前記第１電極に達する開口領域において環状に設けられていることを特徴とする請求項６に記載の半導体装置。
  11. 複数の環状の前記第１側壁が隣接して配置され、
    前記第１電極、前記第２電極、及び前記ゲート電極は、前記複数の前記環状の前記第１側壁に対して共通して設けられていることを特徴とする請求項１０に記載の半導体装置。
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