CN106328658B - 半导体装置 - Google Patents

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Abstract

提供一种形成了导通电流不同的多个构造的晶体管的半导体装置。半导体装置具有第1晶体管和第2晶体管，上述第1晶体管具有：第1电极、具有第1侧壁的第1绝缘层、第1侧壁上的与第1电极连接的第1氧化物半导体层、与第1氧化物半导体层对置的第1栅极电极、第1氧化物半导体层与第1栅极电极之间的第1栅极绝缘层、以及第1绝缘层的上方的与第1氧化物半导体层连接的第2电极，上述第2晶体管具有：第3电极、从第3电极离开的第4电极、第3电极与第4电极之间的与第1氧化物半导体层同一层的第2氧化物半导体层、与第2氧化物半导体层对置的第2栅极电极、以及第2氧化物半导体层与第2栅极电极之间的第2栅极绝缘层。

Description

半导体装置
技术领域
本发明涉及半导体装置，公开的一实施方式涉及半导体装置的构造以及布图(layout)形状。
背景技术
近年来，在显示装置或个人计算机等的驱动电路中作为微细的开关元件而使用了晶体管、二极管等的半导体装置。特别是，在显示装置中，半导体装置不仅被使用到用于供给与各像素的灰度相应的电压或电流的选择晶体管中，还被使用到用于选择供给电压或电流的像素的驱动电路中。半导体装置根据其用途所需要的特性是不同的。例如，作为选择晶体管使用的半导体装置要求：截止电流低、半导体装置间的特性偏差小。并且，作为驱动电路使用的半导体装置要求高的导通电流。
在上述那样的显示装置中，以往以来开发了将非晶硅、低温多晶硅、单晶硅用于沟道的半导体装置。将非晶硅、低温多晶硅用于沟道的半导体装置由于能够以600℃以下的低温工序形成，因此能够使用玻璃基板来形成半导体装置。特别是，将非晶硅用于沟道的半导体装置由于能够以更单纯的构造且400℃以下的低温工序形成，因此能够使用例如被称为第8代(2160×2460mm)的大型的玻璃基板形成。但是，将非晶硅用于沟道的半导体装置其迁移率低，不能在驱动电路中使用。
并且，将低温多晶硅、单晶硅用于沟道的半导体装置与将非晶硅用于沟道的半导体装置相比，迁移率更高，因此不仅能够在选择晶体管中也能够在驱动电路的半导体装置中使用。但是，将低温多晶硅、单晶硅用于沟道的半导体装置其构造以及工序是复杂的。并且，需要以500℃以上的高温工序形成半导体装置，因此不能使用上述那样的大型的玻璃基板来形成半导体装置。并且，将非晶硅、低温多晶硅、单晶硅用于沟道的半导体装置的任一种截止电流都高，在将这些半导体装置用于选择晶体管的情况下，难以长时间保持所施加的电压。
因此，最近，代替非晶硅、低温多晶硅、单晶硅，将氧化物半导体用于沟道的半导体装置的开发得到进展(例如，日本特开2010－062229号公报)。已知：将氧化物半导体用于沟道的半导体装置能够与将非晶硅用于沟道的半导体装置同样地以单纯的构造且低温工序形成半导体装置，并且与将非晶硅用于沟道的半导体装置相比具有更高的迁移率。并且，已知：将氧化物半导体用于沟道的半导体装置其截止电流非常低。
发明的概要
发明要解决的课题
但是，将氧化物半导体用于沟道的半导体装置若与将低温多晶硅、单晶硅用于沟道的半导体装置相比，则其迁移率较低。从而，为了得到更高的导通电流，需要缩短半导体装置的L长(沟道长)。在日本特开2010－062229号公报所示的半导体装置中，为了缩短半导体装置的沟道长需要缩短源极/漏极间的距离。
这里，源极/漏极间的距离由光刻法以及刻蚀的工序决定，但在通过光刻法进行构图的情况下，微细化被曝光机的掩模图形尺寸限制。特别是，在玻璃基板上通过光刻法构图的情况下，掩模图形的最小尺寸是2μm左右，半导体装置的短沟道化被该掩模图形尺寸限制。并且，半导体装置的沟道长通过光刻法而被决定，因此半导体装置的沟道长受到光刻法的工序中的基板面内偏差的影响。
并且，在半导体装置的驱动电路中有需要导通电流被抑制得低的晶体管的情况。从而，需要兼顾如上述那样得到高导通电流的晶体管和导通电流被抑制得低的晶体管。
发明内容
本发明鉴于上述实情，其目的在于提供形成了导通电流不同的多个构造的晶体管的半导体装置。
用于解决课题的手段
本发明的一实施方式的半导体装置具有第1晶体管和第2晶体管，上述第1晶体管具有：第1电极、具有第1侧壁的第1绝缘层、第1侧壁上的与上述第1电极连接的第1氧化物半导体层、与第1氧化物半导体层对置的第1栅极电极、第1氧化物半导体层与第1栅极电极之间的第1栅极绝缘层、以及第1绝缘层的上方的与上述第1氧化物半导体层连接的第2电极，上述第2晶体管具有：第3电极、从第3电极离开的第4电极、第3电极与第4电极之间的与上述第3电极以及上述第4电极分别连接的第2氧化物半导体层、与第2氧化物半导体层对置的第2栅极电极、以及第2氧化物半导体层与第2栅极电极之间的第2栅极绝缘层。
附图说明
图1是表示涉及本发明的实施方式的半导体装置的概要的平面图；
图2是表示涉及本发明的实施方式的半导体装置的概要的剖视图；
图3是表示在涉及本发明的实施方式的半导体装置的制造方法中形成下部电极的工序的平面图；
图4是表示在涉及本发明的实施方式的半导体装置的制造方法中形成下部电极的工序的剖视图；
图5是表示在涉及本发明的实施方式的半导体装置的制造方法中形成绝缘层以及辅助电极的工序的平面图；
图6是表示在涉及本发明的实施方式的半导体装置的制造方法中形成绝缘层以及辅助电极的工序的剖视图；
图7是表示在涉及本发明的实施方式的半导体装置的制造方法中形成氧化物半导体层的工序的平面图；
图8是表示在涉及本发明的实施方式的半导体装置的制造方法中形成氧化物半导体层的工序的剖视图；
图9是表示在涉及本发明的实施方式的半导体装置的制造方法中形成栅极绝缘层以及栅极电极的工序的平面图；
图10是表示在涉及本发明的实施方式的半导体装置的制造方法中形成栅极绝缘层以及栅极电极的工序的剖视图；
图11是表示在涉及本发明的实施方式的半导体装置的制造方法中在层间膜以及栅极绝缘层形成开口部的工序的平面图；
图12是表示在涉及本发明的实施方式的半导体装置的制造方法中在层间膜以及栅极绝缘层形成开口部的工序的剖视图；
图13是表示涉及本发明的实施方式的半导体装置的概要的平面图；
图14是表示涉及本发明的实施方式的半导体装置的概要的剖视图；
图15是表示涉及本发明的实施方式的半导体装置的概要的平面图；
图16是表示涉及本发明的实施方式的半导体装置的概要的剖视图；
图17是表示涉及本发明的实施方式的半导体装置的概要的平面图；
图18是表示涉及本发明的实施方式的半导体装置的概要的剖视图；
图19是表示在涉及本发明的实施方式的半导体装置的制造方法中形成下部电极的工序的平面图；
图20是表示在涉及本发明的实施方式的半导体装置的制造方法中形成下部电极的工序的剖视图；
图21是表示在涉及本发明的实施方式的半导体装置的制造方法中形成绝缘层以及辅助电极的工序的平面图；
图22是表示在涉及本发明的实施方式的半导体装置的制造方法中形成绝缘层以及辅助电极的工序的剖视图；
图23是表示在涉及本发明的实施方式的半导体装置的制造方法中形成氧化物半导体层的工序的平面图；
图24是表示在涉及本发明的实施方式的半导体装置的制造方法中形成氧化物半导体层的工序的剖视图；
图25是表示在涉及本发明的实施方式的半导体装置的制造方法中形成栅极绝缘层以及栅极电极的工序的平面图；
图26是表示在涉及本发明的实施方式的半导体装置的制造方法中形成栅极绝缘层以及栅极电极的工序的剖视图；
图27是表示在涉及本发明的实施方式的半导体装置的制造方法中在层间膜以及栅极绝缘层形成开口部的工序的平面图；
图28是表示在涉及本发明的实施方式的半导体装置的制造方法中在层间膜以及栅极绝缘层形成开口部的工序的剖视图；
图29是表示涉及本发明的实施方式的半导体装置的概要的平面图；
图30是表示涉及本发明的实施方式的半导体装置的概要的剖视图；
图31是表示涉及本发明的实施方式的半导体装置的概要的平面图；和
图32是表示涉及本发明的实施方式的半导体装置的概要的剖视图。
具体实施方式
以下，参照附图说明本发明的各实施方式。另外，公开终究只不过是一例，本领域技术人员对于保持发明的主旨的适宜变更能够容易想到的变形，当然包含在本发明的范围中。并且，为了使说明更明确，附图有与实际的状态相比、对于各部分的宽度、厚度、形状等示意地表示的情况，但终究是一例，不限定本发明的解释。并且，有时在本说明书和各图中，对与关于已给出的图叙述过的要素相同的要素附加相同的标号，适当省略详细的说明。
并且，在以下所示的实施方式的说明中，所谓“连接第一部件和第二部件”是指，至少将第一部件和第二部件电连接。即，第一部件和第二部件可以被物理地连接，在第一部件和第二部件之间也可以设置其他的部件。
〈实施方式1〉
使用图1来说明涉及本发明的实施方式1的半导体装置10的概要。实施方式1的半导体装置10说明在液晶显示装置(Liquid Crystal DisplayDevice：LCD)、和显示部中利用了有机EL元件和/或量子点等的自发光元件(Organic Light－Emitting Diode：OLED)的自发光显示装置、和电子纸等的反射型显示装置的各像素或驱动电路中使用的半导体装置。
但是，涉及本发明的半导体装置并不限定于在显示装置中使用的装置，例如，能够在微处理器(Micro－Processing Unit：MPU)等的集成电路(Integrated Circuit：IC)中使用。并且，实施方式1的半导体装置10例示出作为沟道而使用了氧化物半导体的构造，但不限定于该构造，作为沟道也能够使用硅等的半导体或Ga－As等的化合物半导体、并五苯或四氰基对苯二醌二甲烷(TCNQ)等的有机半导体。这里，在实施方式1中作为半导体装置而例示晶体管，但这并非将涉及本发明的半导体装置限定于晶体管。
[半导体装置10的构造]
图1是表示涉及本发明的实施方式1的半导体装置的概要的平面图。并且，图2是表示涉及本发明的实施方式1的半导体装置的概要的剖视图。如图1以及图2所示，半导体装置10具有：基板105、配置在基板105上的基底层110、配置在基底层110上的第1晶体管100以及第2晶体管200。
第1晶体管100具有：第1下部电极120、配置在第1下部电极120上且具有第1侧壁131的第1绝缘层130、配置在第1绝缘层130的上方的第1辅助电极190、和配置在第1辅助电极190上以及第1侧壁131上且与配置在下方的第1下部电极120连接的第1氧化物半导体层140。这里，第1辅助电极190也能够在第1绝缘层130的上方、配置在第1绝缘层130与第1氧化物半导体层140之间。
并且，第1晶体管100具有与第1氧化物半导体层140对置配置的第1栅极电极160、和配置在第1氧化物半导体层140与第1栅极电极160之间的第1栅极绝缘层150。进而，第1晶体管100具有：形成在第1栅极电极160上的第1层间膜170、和在设置在第1层间膜170的第1开口部171(在不特别区别第1开口部171a、171b、171c的情况下仅称为第1开口部171)处与第1下部电极120、第1氧化物半导体层140、以及第1栅极电极160分别连接的第1上部电极180(不特别区别第1上部电极180a、180b、180c的情况下仅称为第1上部电极180)。这里，第1上部电极180b在第1绝缘层130的上方与第1氧化物半导体层140连接。
第2晶体管200具有：第2下部电极220、第3下部电极222、第2氧化物半导体层240、第2栅极绝缘层250、以及第2栅极电极260。第2下部电极220以及第3下部电极222与第1下部电极120是同一层，第3下部电极222从第2下部电极220离开而配置。第2氧化物半导体层240配置在第2下部电极220与第3下部电极222之间，与第2下部电极220以及第3下部电极222的侧方以及上方相接触。
第2栅极电极260与第2氧化物半导体层240对置地配置。第2栅极绝缘层250配置在第2氧化物半导体层240与第2栅极电极260之间。这里，第2下部电极220与第3下部电极222也能够在俯视中离开地配置。并且，换言之，第2下部电极220与第3下部电极222也能够通过不同的图案形成。
第2晶体管200具有：形成在第2栅极电极260上的第2层间膜270、和在设置在第2层间膜270的第2开口部271(不特别区别第2开口部271a、271b的情况下仅称为第2开口部271)处与第2下部电极220以及第3下部电极222分别连接的第2上部电极280(不特别区别第2上部电极280a、280b的情况下仅称为第2上部电极280)。
这里，第2下部电极220以及第3下部电极222与第1下部电极120是同一层。并且，第2氧化物半导体层240与第1氧化物半导体层140是同一层。并且，第2栅极绝缘层250与第1栅极绝缘层150是同一层。并且，第2栅极电极260与第1栅极电极160是同一层。但是，不限定于上述的构造，第2氧化物半导体层240也可以至少一部分与第1氧化物半导体层140是同一层。并且，第2栅极绝缘层250也可以至少一部分与第1栅极绝缘层150是同一层。并且，第2栅极电极260可以由与第1栅极电极160不同的材质形成。
例如，第2氧化物半导体层240可以通过对第1氧化物半导体层140的同一层进一步层叠氧化物半导体层而形成。即，第2氧化物半导体层240的膜厚可以大于第1氧化物半导体层140的膜厚。相反，第2氧化物半导体层240的膜厚也可以小于第1氧化物半导体层140的膜厚。并且，第2栅极绝缘层250可以通过对第1栅极绝缘层150的同一层进一步层叠其他的绝缘层而形成。即，第2栅极绝缘层250的膜厚可以大于第1栅极绝缘层150的膜厚。相反，第2栅极绝缘层250的膜厚也可以小于第1栅极绝缘层150的膜厚。
这里，对于第1氧化物半导体层140而言，第1氧化物半导体层140的一方在区域132中与第1下部电极120连接，第1氧化物半导体层140的另一方在区域192与第1辅助电极190连接。第1下部电极120与第1上部电极180a连接，第1辅助电极190与第1上部电极180b连接。并且，第1上部电极180b在与第1辅助电极190相反的一侧与第1氧化物半导体层140连接。这里，在对第1上部电极180a施加源极电压、对第1上部电极180b施加漏极电压的情况下，能够使区域132为源极区域，使区域192为漏极区域。
即，在第1晶体管100中，在第1下部电极120与第1辅助电极190之间的第1侧壁131上配置的第1氧化物半导体层140的长度为第1晶体管100的沟道长。并且，在第2晶体管200中，在第2下部电极220与第3下部电极222之间配置的第2氧化物半导体层240的长度是第2晶体管200的沟道长。
第1晶体管100的沟道长能够通过第1绝缘层130的膜厚以及第1侧壁131的倾斜角度来调整。第1绝缘层130的膜厚能够以纳米级控制，因此能够以纳米级控制第1晶体管100的沟道长。即，第1晶体管100优选的是短沟道长的晶体管。另一方面，第2晶体管200的沟道长能够通过第2下部电极220与第3下部电极222之间的间隔来调整。
第2下部电极220与第3下部电极222之间的间隔通过光刻法来控制，因此能够以微米级来控制第2晶体管200的沟道长。即，第2晶体管200优选的是长沟道长的晶体管。在半导体装置10中，第2晶体管200的沟道长能够设为长于第1晶体管100的沟道长。
这里，第1侧壁131可以是倾斜面朝向上方的锥形形状。也能够使该形状为顺锥形形状。该情况下，第1氧化物半导体层140也能够配置在第1侧壁131上。并且，在第1侧壁131上，第1栅极绝缘层150也能够配置在第1氧化物半导体层140上。并且，在第1侧壁131上，第1栅极电极160也能够配置在第1栅极绝缘层150上。
并且，在图2中，第1辅助电极190以覆盖第1绝缘层130的上表面的方式配置，但第1辅助电极190不需要形成在第1绝缘层130的整个上表面，只要至少形成在第1绝缘层130的上表面的一部分即可。并且，第1辅助电极190也可以不仅形成在第1绝缘层130的上表面、还形成在第1侧壁131的一部分。
作为基板105，能够使用玻璃基板。并且，除了玻璃基板以外，能够使用石英基板、蓝宝石基板、树脂基板等的具有透光性的绝缘基板。并且，在不是显示装置的集成电路的情况下，能够使用硅基板、碳化硅基板、化合物半导体基板等的半导体基板、不锈钢基板等的导电性基板等不具有透光性的基板。
作为基底层110，能够使用可抑制来自基板105的杂质向第1氧化物半导体层140扩散的材料。例如，作为基底层110，能够使用氮化硅(SiNx)、氧化氮化硅(SiNxOy)、氧化硅(SiOx)、氮化氧化硅(SiOxNy)、氮化铝(AlNx)、氧化氮化铝(AlNxOy)、氧化铝(AlOx)、氮化氧化铝(AlOxNy)等(x、y是任意的)。并且，可以使用将这些膜层叠而成的构造。
这里，所谓SiOxNy以及AlOxNy是含有比氧(O)少的量的氮(N)的硅化合物以及铝化合物。并且，所谓SiNxOy以及AlNxOy是含有比氮少的量的氧的硅化合物以及铝化合物。
上述例示出的基底层110通过能够以纳米级控制膜厚的薄膜形成。作为以纳米级控制薄膜的方法，能够使用物理蒸镀法(Physical Vapor Deposition：PVD法)或化学蒸镀法(Chemical Vapor Deposition：CVD法)。作为PVD法，能够使用溅射法、真空蒸镀法、电子束蒸镀法、镀层法以及分子束外延法等。并且，作为CVD法，能够使用热CVD法、等离子体CVD法、催化CVD法(Cat(Catalytic)－CVD法或热丝CVD法)等。并且，只要能够以纳米级(不足1μm的范围)控制膜厚，也可以使用上述例示出的蒸镀法以外的方法。
第1下部电极120、第2下部电极220以及第3下部电极222能够使用一般的金属材料或导电性半导体材料。例如能够使用铝(Al)、钛(Ti)、铬(Cr)、钴(Co)、镍(Ni)、锌(Zn)、钼(Mo)、铟(In)、锡(Sn)、铪(Hf)、钽(Ta)、钨(W)、铂(Pt)、铋(Bi)等。并且，可以使用这些材料的合金。并且，可以使用这些材料的氮化物。并且，可以使用ITO(氧化铟/锡)，IGO(氧化铟/镓)，IZO(氧化铟/锌)，GZO(镓作为掺杂剂被添加后的氧化锌)等的导电性氧化物半导体。并且，可以使用将这些膜层叠而得到的构造。第1下部电极120也与基底层110同样能通过可以纳米级控制膜厚的薄膜形成。
这里，作为第1下部电极120使用的材料优选的是，使用对于将氧化物半导体用于沟道的半导体装置的制造工序中的热处理工序具有耐热性、与氧化物半导体的接触电阻较低的材料。这里，为了得到与第1氧化物半导体层140良好的电接触，能够使用功函数比第1氧化物半导体层140小的金属材料。
第1绝缘层130与基底层110同样，能够使用SiOx、SiNx、SiOxNy、SiNxOy、AlOx、AlNx、AlOxNy、AlNxOy等无机绝缘材料、或聚酰亚胺树脂、丙烯酸树脂、环氧树脂、硅树脂、氟树脂、硅氧烷树脂等有机绝缘材料。并且，第1绝缘层130能够以与基底层110相同的方法形成。第1绝缘层130和基底层110可以使用相同的材料，也可以使用不同的材料。
并且，在图1中例示出第1绝缘层130的第1侧壁131的剖面形状是直线状的顺锥形(日语：順テ―パ)形状的构造，但不限定于该构造，也可以是第1侧壁131的形状朝向上方而是凸形状的顺锥形形状，相反也可以是朝向上方而是凹形状的顺锥形形状。并且，第1侧壁131除了倾斜面朝向上方的顺锥形形状以外还可以是垂直形状，也可以是倾斜面朝向下方的逆锥形形状。
并且，在图2中例示出第1绝缘层130是单层的构造，但并不限于该构造，也可以是层叠多个不同的层而成的构造。该情况下，通过不同的层，第1侧壁131的锥形角以及形状可以不同。并且，作为第1绝缘层130，通过使不同的物性的层(例如SiNx以及SiOx)层叠，可以形成特性根据第1侧壁131的场所而不同的第1氧化物半导体层140。即，第1晶体管100可以具有串联连接特性不同的第1氧化物半导体层140而成的沟道。
第1氧化物半导体层140以及第2氧化物半导体层240能够使用具有半导体的特性的氧化金属。例如，能够使用含有铟(In)、镓(Ga)、锌(Zn)、以及氧(O)在内的氧化物半导体。特别是，能够使用具有In：Ga：Zn：O＝1：1：1：4的组分比的氧化物半导体。但是，在本发明中使用且含有In、Ga、Zn以及O在内的氧化物半导体并不限定于上述的组分，也能够使用与上述不同的组分的氧化物半导体。例如，为了使迁移率提高，可以增大In的比率。并且，为了增大带隙、减小因光照射造成的影响，可以增大Ga的比率。
并且，可以向包含In、Ga、Zn以及O在内的氧化物半导体中添加其他的元素，例如可以添加Al、Sn等金属元素。并且，除了上述的氧化物半导体以外，还能够使用氧化锌(ZnO)、氧化镍(NiO)、氧化锡(SnO2)、氧化钛(TiO2)、氧化钒(VO2)、氧化铟(In2O3)、钛酸锶(SrTiO3)等。另外，第1氧化物半导体层140以及第2氧化物半导体层240可以是非晶，也可以是结晶性。并且，第1氧化物半导体层140以及第2氧化物半导体层240可以是非晶和结晶的混相。
第1栅极绝缘层150以及第2栅极绝缘层250与基底层110以及第1绝缘层130同样，能够使用SiOx、SiNx、SiOxNy、SiNxOy、AlOx、AlNx、AlOxNy、AlNxOy等无机绝缘材料。并且，第1栅极绝缘层150以及第2栅极绝缘层250能够以与基底层110相同的方法形成。并且，第1栅极绝缘层150以及第2栅极绝缘层250能够使用将这些绝缘层层叠而成的构造。第1栅极绝缘层150以及第2栅极绝缘层250可以是与基底层110以及第1绝缘层130相同的材料，也可以是不同的材料。
第1栅极电极160以及第2栅极电极260能够使用与第1下部电极120、第2下部电极220以及第3下部电极222相同的材料。第1栅极电极160以及第2栅极电极260可以使用与第1下部电极120相同的材料，也可以使用不同的材料。作为第1栅极电极160以及第2栅极电极260使用的材料优选的是，使用对将氧化物半导体用于沟道的半导体装置的制造工序中的热处理工序具有耐热性且具有成为增强型的功函数的材料，所述增强型在栅极电极为0V时晶体管截止。
第1层间膜170以及第2层间膜270与基底层110、第1绝缘层130以及第1栅极绝缘层150同样，能够使用SiOx、SiNx、SiOxNy、SiNxOy、AlOx、AlNx、AlOxNy、AlNxOy等无机绝缘材料。并且，能够以与基底层110相同的方法形成。作为第1层间膜170以及第2层间膜270，除了上述的无机绝缘材料以外，能够使用TEOS层或有机绝缘材料。
这里，所谓TEOS层是指，以TEOS(Tetra Ethyl Ortho Silicate，正硅酸乙酯)为原料的CVD层，因此是具有使基底的阶差缓和进而平坦化的效果的膜。这里，也能够在基底层110、第1绝缘层130、第1栅极绝缘层150以及第2栅极绝缘层250中使用TEOS层。
并且，作为有机绝缘材料，能够使用聚酰亚胺树脂、丙烯酸树脂、环氧树脂、硅树脂、氟树脂、硅氧烷树脂等。第1层间膜170可以将上述的材料以单层使用，也可以使其层叠。例如，可以使无机绝缘材料以及有机绝缘材料层叠。
第1上部电极180、第2上部电极280以及第1辅助电极190能够使用与第1下部电极120、第2下部电极220、第3下部电极222、第1栅极电极160以及第2栅极电极260相同的材料。第1上部电极180、第2上部电极280以及第1辅助电极190可以使用与第1下部电极120、第2下部电极220、第3下部电极222、第1栅极电极160以及第2栅极电极260不同的材料。
第1上部电极180、第2上部电极280以及第1辅助电极190各自可以使用相同的材料，也可以使用不同的材料。并且，第1上部电极180、第2上部电极280以及第1辅助电极190除了作为第1下部电极120、第2下部电极220、第3下部电极222、第1栅极电极160以及第2栅极电极260而列举出的材料以外，也能够使用铜(Cu)、银(Ag)、金(Au)等。特别是，在第1上部电极180以及第2上部电极280中使用Cu的情况下，可以使其与用于抑制因热引起的Cu的扩散的Ti、TiN等的阻挡层层叠。
作为第1上部电极180、第2上部电极280以及第1辅助电极190使用的材料优选的是，使用对将氧化物半导体用于沟道的半导体装置的制造工序中的热处理工序具有耐热性且与第1氧化物半导体层140以及第2氧化物半导体层240之间的接触电阻较低的材料。这里，为了得到与第1氧化物半导体层140良好的电接触，作为第1上部电极180、第2上部电极280以及第1辅助电极190而能够使用功函数比第1氧化物半导体层140小的金属材料。这里，夹持在第1上部电极180与第1辅助电极190之间的区域的第1氧化物半导体层140可以具有与其他的区域的第1氧化物半导体层140相比更高的导电率。
[半导体装置10的动作]
使用图1以及图2所示的第1晶体管100以及第2晶体管200来说明它们的动作。第1晶体管100是以第1氧化物半导体层140作为沟道的晶体管。第2晶体管200是以第2氧化物半导体层240作为沟道的晶体管。以下说明第1晶体管100以及第2晶体管200各自的动作。
在第1晶体管100中，对与第1栅极电极160连接着的第1上部电极180c施加栅极电压，对与第1下部电极120连接着的第1上部电极180a施加漏极电压，对与第1氧化物半导体层140连接着的第1上部电极180b施加源极电压。但是，源极电压和漏极电压也可以被相反地施加。这里，被施加到第1上部电极180b的源极电压经由第1氧化物半导体层140被供给到第1辅助电极190。
若对第1栅极电极160施加栅极电压，则在经由第1栅极绝缘层150而与第1栅极电极160对置的第1氧化物半导体层140上形成与栅极电压相应的电场。通过该电场，在第1氧化物半导体层140生成载流子。在如上述那样在第1氧化物半导体层140生成了载流子的状态下，若在第1下部电极120与第1辅助电极190之间产生电位差，则在第1氧化物半导体层140生成的载流子根据电位差而移动。即，电子从第1辅助电极190向第1下部电极120移动。
这里，第1下部电极120以及第1辅助电极190具有比生成了载流子的第1氧化物半导体层140更高的导电率，因此电子在源极区域192被供给到第1氧化物半导体层140，在漏极区域132被取出到第1下部电极120。即，在第1晶体管100中，配置在第1绝缘层130的第1侧壁131上的第1氧化物半导体层140作为沟道而发挥功能。在图1中，第1晶体管100的沟道区域141是作为沟道而发挥功能的区域。从而，第1晶体管100中的沟道长由第1绝缘层130的膜厚以及第1侧壁131的锥形角决定。
在第2晶体管200中，对与第2栅极电极260连接着的第2上部电极280c(参照图1)施加栅极电压，对与第2下部电极220连接着的第2上部电极280a施加漏极电压，对与第3下部电极222连接着的第2上部电极280b施加源极电压。但是，源极电压和漏极电压也可以相反地被施加。
若对第2栅极电极260施加栅极电压，则在经由第2栅极绝缘层250而与第2栅极电极260对置的第2氧化物半导体层240上形成与栅极电压相应的电场。通过该电场在第2氧化物半导体层240生成载流子。在如上述那样在第2氧化物半导体层240生成了载流子的状态下，若在第2下部电极220与第3下部电极222之间产生电位差，则在第2氧化物半导体层240生成的载流子根据电位差而移动。即，电子从第3下部电极222向第2下部电极220移动。
在第2晶体管200中，配置在第2下部电极220与第3下部电极222之间的第2氧化物半导体层240作为沟道而发挥功能。在图1中，第2晶体管200的沟道区域241是作为沟道而发挥功能的区域。从而，第2晶体管200中的沟道长由第2下部电极220与第3下部电极222之间的间隔决定
如以上那样，根据涉及本发明的实施方式1的半导体装置10，对于第1晶体管100而言，配置在第1绝缘层130的第1侧壁131上的第1氧化物半导体层140成为沟道。从而，通过控制第1绝缘层130的膜厚、第1侧壁131的锥形角、或第1绝缘层130的膜厚以及第1侧壁131的锥形角这两方，来控制第1晶体管100的沟道长。如上述那样，由于能以纳米级控制通过PVD法或CVD法形成的第1绝缘层130的膜厚，因此能够以纳米级控制第1晶体管100的沟道长。能够实现具有偏差的数量级比微米级的光刻法的构图界限小的沟道长的半导体装置。结果，能够提供可使导通电流提高的半导体装置。
另一方面，第2晶体管200由于配置在第2下部电极220与第3下部电极222之间的第2氧化物半导体层240成为沟道，因此通过第2下部电极220以及第3下部电极222的图案可以控制第2晶体管200的沟道长。即，通过光刻法中使用的掩模设计，能够实现具有从数微米到数百微米级的沟道长的半导体装置。
如以上那样，能够以同一工序形成沟道长为纳米级的第1晶体管100以及沟道长为微米级的第2晶体管200。
并且，由于第1绝缘层130的膜厚能够如上述那样以纳米级来控制，因此膜厚的基板面内偏差也能够以纳米级控制。并且，第1绝缘层130的锥形角通过第1绝缘层130的刻蚀速率以及抗蚀剂的后退量来控制，这些偏差控制也能够以与第1绝缘层130的膜厚偏差同等的数量级来控制。其结果，能够实现可抑制沟道长的基板面内偏差的半导体装置。
并且，特别是在特性变动的影响对半导体装置的动作造成较大的影响的第1晶体管100中，第1氧化物半导体层140的沟道区域其上方被第1栅极电极160覆盖，下方被第1下部电极120覆盖。从而，在第1栅极电极160以及第1下部电极120使用了不具有透光性的金属的情况下，能够抑制来自外部的光照射到第1氧化物半导体层140。其结果，能够实现即使在被照射到光的环境中特性的变动也较小的半导体装置。
[半导体装置10的制造方法]
使用图3～图12，一边参照平面图以及剖视图一边说明涉及本发明的实施方式1的半导体装置10的制造方法。图3以及图4是表示在涉及本发明的实施方式1的半导体装置的制造方法中形成下部电极的工序的平面图以及剖视图。如图4所示，在基板105上成膜基底层110以及第1下部电极120、第2下部电极220以及第3下部电极222，并通过光刻法以及刻蚀，形成图3所示的第1下部电极120、第2下部电极220以及第3下部电极222的图案。这里，优选的是，第1下部电极120、第2下部电极220以及第3下部电极222的刻蚀，在第1下部电极120、第2下部电极220以及第3下部电极222的刻蚀速率与基底层110的刻蚀速率之间的选择比大的条件下，进行处理。
图5以及图6是表示在涉及本发明的实施方式1的半导体装置的制造方法中形成绝缘层以及辅助电极的工序的平面图以及剖视图。如图6所示，在图4所示的基板的整个面上成膜第1绝缘层130以及第1辅助电极190，并通过光刻法以及刻蚀而形成图5所示的第1绝缘层130的图案。这里，可以将第1绝缘层130以及第1辅助电极190一并刻蚀，也可以通过不同的工序分别刻蚀。例如，可以在形成了第1绝缘层130的图案后将第1辅助电极190成膜在第1绝缘层130的上表面以及侧壁上、通过光刻法以及刻蚀而形成第1辅助电极190的图案。
第1绝缘层130的刻蚀优选的是，在至少第1绝缘层130的刻蚀速率与第1下部电极120、第2下部电极220以及第3下部电极222的刻蚀速率之间的选择比大的条件下，进行处理。第1绝缘层130的刻蚀更优选的是，可以在第1绝缘层130的刻蚀速率与第1下部电极120、第2下部电极220、第3下部电极222以及基底层110的刻蚀速率的选择比大的条件下，进行处理。
在第1绝缘层130以及基底层110由相同的材料形成等、难以确保第1绝缘层130与基底层110之间的高选择比的情况下，可以在基底层110上配置成为刻蚀阻挡部(stopper)的层。并且，在图5中，第1绝缘层130是方形的图案，但不限定于该图案形状，也可以是例如圆形、椭圆形、多边形、弯曲形等多种形状。
这里，说明用于使第1绝缘层130的第1侧壁131为锥形形状的刻蚀方法。第1侧壁131的锥形角能够通过第1绝缘层130的刻蚀速率和刻蚀第1绝缘层130时作为掩模使用的抗蚀剂的水平方向的刻蚀速率(以下称为抗蚀剂的后退量)来进行控制。例如，在抗蚀剂的后退量与第1绝缘层130的刻蚀速率相比小的情况下，第1侧壁131的锥形角变大(接近于垂直的角度)，在抗蚀剂的后退量为零的情况下，第1侧壁131成为垂直。另一方面，在抗蚀剂的后退量与第1绝缘层130的刻蚀速率相比大的情况下，第1侧壁131的锥形角变小(缓慢的倾斜)。这里，抗蚀剂的后退量能够通过抗蚀剂图案端部的锥形角和抗蚀剂的刻蚀速率来调整。
图7以及图8是表示在涉及本发明的实施方式1的半导体装置的制造方法中形成氧化物半导体层的工序的平面图以及剖视图。如图8所示，在图6所示的基板的整个面上成膜第1氧化物半导体层140以及第2氧化物半导体层240，通过光刻法以及刻蚀，形成图7所示的第1氧化物半导体层140以及第2氧化物半导体层240的图案。
第1氧化物半导体层140以及第2氧化物半导体层240能够使用溅射法来成膜。第1氧化物半导体层140以及第2氧化物半导体层240的刻蚀可以通过干刻蚀来进行，也可以通过湿刻蚀来进行。在通过湿刻蚀来刻蚀第1氧化物半导体层140以及第2氧化物半导体层240的情况下，能够使用包含草酸的蚀刻剂。
这里，例示出第1氧化物半导体层140仅被形成在第1绝缘层130的一侧面的构成，但不限定于该构成，例如也可以是覆盖第1绝缘层130的图案那样的形状、即在第1绝缘层130的所有的第1侧壁131上形成了第1氧化物半导体层140的构成。
图9以及图10是表示在涉及本发明的实施方式1的半导体装置的制造方法中形成栅极绝缘层以及栅极电极的工序的平面图以及剖视图。如图10所示，在图8所示的基板的整个面形成第1栅极绝缘层150、第2栅极绝缘层250、第1栅极电极160以及第2栅极电极260，通过光刻法以及刻蚀形成图9所示的第1栅极电极160以及第2栅极电极260的图案。
在图10中示出第1栅极绝缘层150以及第2栅极绝缘层250作为第1栅极电极160以及第2栅极电极260的刻蚀阻挡部而发挥功能，仅刻蚀了第1栅极电极160以及第2栅极电极260的状态。但是，也可以一并刻蚀第1栅极绝缘层150、第2栅极绝缘层250、第1栅极电极160以及第2栅极电极260。
这里，如图9所示，第1栅极电极160以覆盖第1氧化物半导体层140的沟道宽度(W长)方向(图9的上下方向)的图案端部的方式形成。换言之，第1晶体管100的第1栅极电极160与第1氧化物半导体层140的沟道相比，在W长方向较大。并且，换言之，在第1侧壁131，第1栅极电极160的W长大于第1氧化物半导体层140的W长。第1氧化物半导体层140的图案端部有时在第1氧化物半导体层140的刻蚀时物性发生变化。通过做成图9那样的图案形状，即使是第1氧化物半导体层140的图案端部因刻蚀的影响而发生了较多缺陷的情况，也能够抑制因该图案端部处的上述缺陷引起的泄露路径。
图11以及图12是表示在涉及本发明的实施方式1的半导体装置的制造方法中在层间膜以及栅极绝缘层形成开口部的工序的平面图以及剖视图。如图12所示，在图10所示的基板的整个面成膜第1层间膜170以及第2层间膜270，并通过光刻法以及刻蚀而形成图11所示的第1开口部171以及第2开口部271的图案。这里，第1开口部171a露出第1下部电极120，第1开口部171b露出第1氧化物半导体层140，第1开口部171c露出第1栅极电极160。并且，第2开口部271a露出第2下部电极220，第2开口部271b露出第3下部电极222，第2开口部271c露出第2栅极电极260(参照图11)。
这里，优选的是，确保第1栅极绝缘层150、第2栅极绝缘层250、第1层间膜170以及第2层间膜270的刻蚀速率与在这些绝缘层的开口部处露出的第1下部电极120、第2下部电极220、第3下部电极222、第1氧化物半导体层140、第2氧化物半导体层240、第1栅极电极160以及第2栅极电极260的刻蚀速率之间的高选择比。
此外，在图12所示的基板的整个面上成膜第1上部电极180以及第2上部电极280，通过光刻法以及刻蚀，如图1以及图2所示形成第1上部电极180以及第2上部电极280的图案。通过上述所示的制造工序，能够形成涉及本发明的实施方式1的半导体装置10。这里，图2中的形成在第1侧壁131上的第1氧化物半导体层140、以及配置在第2下部电极220与第3下部电极222之间的第2氧化物半导体层240成为第1晶体管100以及第2晶体管200的沟道区域的一部分。
如以上那样，根据涉及本发明的实施方式1的半导体装置10的制造方法，能够以同一工序形成沟道长为纳米级的第1晶体管100以及沟道长为微米级的第2晶体管200。
〈实施方式1的变形例1〉
使用图13以及图14，说明本发明的实施方式1的变形例。涉及实施方式1的变形例1的半导体装置11与实施方式1中说明过的半导体装置10类似。在以下的说明中，对具有与半导体装置10相同的构造以及功能的要素赋予相同的标号，省略详细的说明。
图13以及图14是表示涉及本发明的实施方式1的变形例1的半导体装置11的概要的平面图以及剖视图。半导体装置11在代替第2下部电极220而配置有第2绝缘层230以及第2辅助电极290这一点上，与图1以及图2所示的半导体装置10不同。若具体地说明，则半导体装置11除了第1晶体管100以及第2晶体管200以外还具有第3晶体管300。
第3晶体管300具有：配置在基底层110上且具有第2侧壁231的第2绝缘层230、配置在第2绝缘层230的上方的第2辅助电极290、和配置在第2辅助电极290上以及第2侧壁231上的第3氧化物半导体层242。第3氧化物半导体层242与配置在第2绝缘层230与第3下部电极222之间的第2氧化物半导体层240连接。
第2辅助电极290也能在第2绝缘层230的上方配置在第2绝缘层230与第3氧化物半导体层242之间。并且，半导体装置11具有：与第3氧化物半导体层242对置配置的第3栅极电极262、和配置在第3氧化物半导体层242与第3栅极电极262之间的第3栅极绝缘层252。半导体装置11中，第2上部电极280a经由第2开口部271a而与第2辅助电极290连接。第2上部电极280b与半导体装置10同样，经由第2开口部271b而与第3下部电极222连接。
这里，第3氧化物半导体层242与第1氧化物半导体层140以及第2氧化物半导体层240是同一层。并且，第3栅极绝缘层252与第1栅极绝缘层150以及第2栅极绝缘层250是同一层。并且，第3栅极电极262与第1栅极电极160以及第2栅极电极260是同一层。但是，不限定于上述的构造，第3氧化物半导体层242也可以至少一部分与第1氧化物半导体层140或第2氧化物半导体层240是同一层。并且，第3栅极绝缘层252也可以至少一部分与第1栅极绝缘层150或第2栅极绝缘层250是同一层。并且，第3栅极电极262可以以与第1栅极电极160或第2栅极电极260不同的材质形成。
如上述所示，半导体装置11中串联连接着第2晶体管200和第3晶体管300，第2晶体管200以配置在基底层110上的第2氧化物半导体层240作为沟道，第3晶体管300以配置在第2侧壁231上的第3氧化物半导体层242作为沟道。如图13所示，第2晶体管200的沟道区域241作为沟道而发挥功能，第3晶体管300的沟道区域243作为沟道而发挥功能。
第3晶体管300的沟道长能够通过第2绝缘层230的膜厚以及第2侧壁231的倾斜角度来调整。由于第2绝缘层230的膜厚能够以纳米级控制，因此能够以纳米级控制第3晶体管300的沟道长。即，优选的是，第3晶体管300是短沟道长的晶体管。另一方面，由于第2晶体管200的沟道长以微米级控制，因此能够使第2晶体管200的沟道长大于第3晶体管300的沟道长。
图14中，第3晶体管300的沟道长等于第1晶体管100的沟道长。但是，例如可以通过使第2绝缘层230的膜厚与第1绝缘层130的膜厚不同，或者使第2侧壁231的倾斜角与第1侧壁131的倾斜角不同，来使第3晶体管300的沟道长不同于第1晶体管100的沟道长。
〈实施方式1的变形例2〉
使用图15以及图16来说明涉及本发明的实施方式1的变形例。涉及实施方式1的变形例2的半导体装置12与在实施方式1的变形例1中说明过的半导体装置11类似。在以下的说明中，对具有与半导体装置11相同的构造以及功能的要素赋予相同的标号，省略详细的说明。
图15以及图16是表示涉及本发明的实施方式1的变形例2的半导体装置12的概要的平面图以及剖视图。半导体装置12在代替第3下部电极222而配置有第3绝缘层234以及第3辅助电极294这一点上与半导体装置11不同。若具体地说明，则半导体装置12具有：在基底层110上具有第3侧壁232的第3绝缘层234、配置在第3绝缘层234的上方的第3辅助电极294、配置在第3辅助电极294上以及第3侧壁232上且与配置在第2绝缘层230与第3绝缘层234之间的第2氧化物半导体层240连接的第4氧化物半导体层244。
第3辅助电极294也能够在第3绝缘层234的上方配置在第3绝缘层234与第4氧化物半导体层244之间。并且，半导体装置12具有：与第4氧化物半导体层244对置配置的第4栅极电极264、和配置在第4氧化物半导体层244与第4栅极电极264之间的第4栅极绝缘层254。半导体装置12中，第2上部电极280a经由第2开口部271a而与第2辅助电极290连接，第2上部电极280b经由第2开口部271a而与第3辅助电极294连接。
这里，第4氧化物半导体层244与第1氧化物半导体层140、第2氧化物半导体层240以及第3氧化物半导体层242是同一层。并且，第4栅极绝缘层254与第1栅极绝缘层150、第2栅极绝缘层250以及第3栅极绝缘层252是同一层。并且，第4栅极电极264与第1栅极电极160、第2栅极电极260以及第3栅极电极262是同一层。但是，不限定于上述的构造，第4氧化物半导体层244也可以至少一部分与第1氧化物半导体层140、第2氧化物半导体层240或第3氧化物半导体层242是同一层。并且，第4栅极绝缘层254也可以至少一部分与第1栅极绝缘层150、第2栅极绝缘层250或第3栅极绝缘层252是同一层。并且，第4栅极电极264可以由与第1栅极电极160、第2栅极电极260或第3栅极电极262不同的材质形成。
如上述所示，半导体装置12中串联连接着以配置在基底层110上的第2氧化物半导体层240作为沟道的第2晶体管200、以配置在第2侧壁231上的第3氧化物半导体层242作为沟道的第3晶体管300、和以配置在第3侧壁232上的第4氧化物半导体层244作为沟道的第4晶体管400。如图15所示，第2晶体管200的沟道区域241作为沟道而发挥功能，第3晶体管300的沟道区域243作为沟道而发挥功能，第4晶体管400的沟道区域245作为沟道而发挥功能。
第4晶体管400的沟道长能够通过第3绝缘层234的膜厚以及第3侧壁232的倾斜角度来调整。由于第3绝缘层234的膜厚能够以纳米级控制，因此能够以纳米级控制第4晶体管400的沟道长。即，优选的是，第4晶体管400是短沟道长的晶体管。另一方面，由于以微米级控制第2晶体管200的沟道长，因此能够使第2晶体管200的沟道长大于第4晶体管400的沟道长。
图16中，第4晶体管400的沟道长等于第1晶体管100的沟道长以及第3晶体管300的沟道长。但是，例如可以通过使第3绝缘层234的膜厚不同于第1绝缘层130或第2绝缘层230的膜厚、或者使第3侧壁232的倾斜角不同于第1侧壁131的倾斜角或第2侧壁231的倾斜角，来使第4晶体管400的沟道长不同于第1晶体管100的沟道长或第3晶体管300的沟道长。
如以上那样，在涉及本发明的实施方式1的变形例的半导体装置中，也能够得到与半导体装置10相同的效果。
〈实施方式2〉
使用图17以及图18来说明涉及本发明的实施方式2的半导体装置20的概要。实施方式2的半导体装置20是与实施方式1同样在显示装置或驱动电路中使用的半导体装置。并且，实施方式2的半导体装置20例示出作为沟道而使用了氧化物半导体的构造，但不限定于该构造，作为沟道也能够使用硅等的半导体、Ga－As等的化合物半导体、并五苯或四氰基对苯二醌二甲烷(TCNQ)等的有机半导体。这里，实施方式2中作为半导体装置而例示出晶体管，但这不是将涉及本发明的半导体装置限定为晶体管。
[半导体装置20的构造]
图17以及图18是表示涉及本发明的实施方式2的半导体装置的概要的平面图以及剖视图。如图17以及图18所示，半导体装置20具有：基板105、配置在基板105上的基底层110、和配置在基底层110上的第1晶体管100以及第2晶体管200。
第1晶体管100具有：第1下部电极120、配置在第1下部电极120上并设有到达第1下部电极120的第3开口部137d且具有包围第3开口部137d的第1侧壁131的第1绝缘层130、配置在第1绝缘层130的上方的第1辅助电极190、和配置在第1辅助电极190上、第1下部电极120上以及第1侧壁131上并与第1下部电极120连接的第1氧化物半导体层140。这里，第1辅助电极190也能够在第1绝缘层130的上方配置在第1绝缘层130与第1氧化物半导体层140之间。
并且，第1晶体管100具有：与第1氧化物半导体层140对置配置的第1栅极电极160、和配置在第1氧化物半导体层140与第1栅极电极160之间的第1栅极绝缘层150。进而，第1晶体管100具有：形成在第1栅极电极160上的第1层间膜170、和在设置在第1层间膜170的第1开口部171(171a、171b、171c)处与第1下部电极120、第1氧化物半导体层140、以及第1栅极电极160分别连接的第1上部电极180(180a、180b、180c)。这里，第1上部电极180b在第1绝缘层130的上方与第1氧化物半导体层140连接。并且，第1开口部171a设置在第3开口部137a内部。即，第1上部电极180a经由第1开口部171a以及第3开口部137a而与第1下部电极120连接。
第2晶体管200具有：第2下部电极220、第3下部电极222、第2绝缘层230、第3绝缘层234、第2辅助电极290、第3辅助电极294、第2氧化物半导体层240、第2栅极绝缘层250以及第2栅极电极260。第2下部电极220以及第3下部电极222与第1下部电极120是同一层，第3下部电极222从第2下部电极220离开而配置。
第2绝缘层230配置在第2下部电极220上。第2下部电极220在俯视中图案尺寸比第2绝缘层230大，第2下部电极220具有从第2绝缘层230的图案端部突出的第1突出部224。并且，第3绝缘层234配置在第3下部电极222上。第3下部电极222在俯视中图案尺寸比第3绝缘层234大，第3下部电极222具有从第3绝缘层234的图案端部突出的第2突出部226。
在第2绝缘层230以及第3绝缘层234设有第4开口部237(237a、237b、237d)。第4开口部237a到达第2下部电极220，第4开口部237b到达第3下部电极222。第4开口部237d到达第1突出部224、第2突出部226、以及第2下部电极220与第3下部电极222之间的基底层110。
第2辅助电极290配置在第2绝缘层230上，第3辅助电极294配置在第3绝缘层234上。第2辅助电极290以及第3辅助电极294配置在第2氧化物半导体层240的图案的下方，不配置在除此以外的区域。即，第2辅助电极290以及第3辅助电极294配置在第2绝缘层230以及第3绝缘层234与第2氧化物半导体层240之间。
第2氧化物半导体层240在第4开口部237d处与基底层110、第1突出部224、第2突出部226、第2绝缘层230的第2侧壁231、第3绝缘层234的第3侧壁232、第2辅助电极290、以及第3辅助电极294相对应地配置。这里，第2氧化物半导体层240只要至少与第2下部电极220以及第3下部电极222相接、配置在第2下部电极220与第3下部电极222之间即可。
第2栅极电极260与第2氧化物半导体层240对置配置。第2栅极绝缘层250配置在第2氧化物半导体层240与第2栅极电极260之间。这里，第2下部电极220和第3下部电极222也能够在俯视中离开地配置。并且，也能够以与第2下部电极220和第3下部电极222不同的图案形成。
并且，第2晶体管200具有：形成在第2栅极电极260上的第2层间膜270、和在设置在第2层间膜270的第2开口部271(271a、271b)处与第2下部电极220以及第3下部电极222分别连接的第2上部电极280(280a、280b)。
这里，第2下部电极220以及第3下部电极222与第1下部电极120是同一层。并且，第2氧化物半导体层240与第1氧化物半导体层140是同一层。并且，第2栅极绝缘层250与第1栅极绝缘层150是同一层。并且，第2栅极电极260与第1栅极电极160是同一层。但是，不限定于上述的构造，第2氧化物半导体层240也可以至少一部分与第1氧化物半导体层140是同一层。并且，第2栅极绝缘层250也可以至少一部分与第1栅极绝缘层150是同一层。并且，第2栅极电极260可以由与第1栅极电极160不同的材质形成。
例如，第2氧化物半导体层240可以通过对第1氧化物半导体层140的同一层进一步层叠氧化物半导体层而形成。即，第2氧化物半导体层240的膜厚可以大于第1氧化物半导体层140的膜厚。相反，第2氧化物半导体层240的膜厚也可以小于第1氧化物半导体层140的膜厚。并且，第2栅极绝缘层250也可以通过对第1栅极绝缘层150的同一层进一步层叠其他的绝缘层而形成。即，第2栅极绝缘层250的膜厚可以大于第1栅极绝缘层150的膜厚。相反，第2栅极绝缘层250的膜厚可以小于第1栅极绝缘层150的膜厚。
涉及实施方式2的半导体装置11的第2下部电极220、第3下部电极222、第2绝缘层230、第3绝缘层234、第2辅助电极290、第3辅助电极294、第2氧化物半导体层240、第2栅极绝缘层250、第2栅极电极260、第2层间膜270以及第2上部电极280能够使用与涉及实施方式1的半导体装置10相同的材料。
并且，半导体装置11的第1晶体管100以及第2晶体管200的动作与半导体装置10的第1晶体管100以及第2晶体管200的动作是同样的，因此这里省略说明。
如以上所述，根据涉及本发明的实施方式2的半导体装置11，能够以同一工序形成能够以纳米级控制沟道长的第1晶体管100、和能够以微米级控制沟道长的第2晶体管200。并且，仅在需要露出第1下部电极120以及第2下部电极220、第3下部电极222的区域刻蚀第1绝缘层130、第2绝缘层230以及第3绝缘层234来设置开口部即可，因此在上述绝缘层的刻蚀工序中能够减轻对刻蚀装置的负担。
[半导体装置20的制造方法]
使用图19～图28，一边参照平面图以及剖视图一边说明涉及本发明的实施方式2的半导体装置20的制造方法。图19以及图20是表示在涉及本发明的实施方式2的半导体装置的制造方法中形成下部电极的工序的平面图以及剖视图。如图20所示，在基板105上成膜基底层110、第1下部电极120、第2下部电极220以及第3下部电极222，通过光刻法以及刻蚀，形成图19所示的第1下部电极120、第2下部电极220以及第3下部电极222的图案。这里，第1下部电极120、第2下部电极220，以及第3下部电极222的刻蚀优选的是，在第1下部电极120、第2下部电极220以及第3下部电极222的刻蚀速率与基底层110的刻蚀速率之间的选择比大的条件下进行处理。
图21以及图22是表示在涉及本发明的实施方式2的半导体装置的制造方法中形成绝缘层以及辅助电极的工序的平面图以及剖视图。如图22所示，在图20所示的基板的整个面上成膜第1绝缘层130、第2绝缘层230、第3绝缘层234以及导电层390，通过光刻法以及刻蚀，形成图21以及图22所示的第3开口部137以及第4开口部237的图案。这里，第1绝缘层130在第3开口部137d具有第1侧壁131，第2绝缘层230在第4开口部237d具有第2侧壁231，第3绝缘层234在第4开口部237d具有第3侧壁232。
导电层390是之后成为第1辅助电极190、第2辅助电极290以及第3辅助电极294的层。可以一并刻蚀第1绝缘层130、第2绝缘层230、第3绝缘层234以及导电层390，也可以将它们各自以独立的工序刻蚀。例如，也可以在形成第1绝缘层130、第2绝缘层230以及第3绝缘层234的图案之后将导电层390成膜于第1绝缘层130、第2绝缘层230以及第3绝缘层234的上表面以及侧壁，通过光刻法以及刻蚀而形成导电层390的图案。
第1绝缘层130、第2绝缘层230以及第3绝缘层234的刻蚀优选的是，在至少第1绝缘层130、第2绝缘层230以及第3绝缘层234的刻蚀速率与第1下部电极120、第2下部电极220、第3下部电极222以及基底层110的刻蚀速率之间的选择比大的条件下进行处理。这里，在第1绝缘层130以及基底层110由相同的材料形成等、难以确保第1绝缘层130、第2绝缘层230以及第3绝缘层234与基底层110之间的高选择比的情况下，可以在基底层110上配置成为刻蚀阻挡部的层。
图23以及图24是表示在涉及本发明的实施方式2的半导体装置的制造方法中形成氧化物半导体层的工序的平面图以及剖视图。如图24所示，在图22所示的基板的整个面上成膜第1氧化物半导体层140以及第2氧化物半导体层240，通过光刻法以及刻蚀而形成图23所示的第1氧化物半导体层140以及第2氧化物半导体层240的图案。
第1氧化物半导体层140以及第2氧化物半导体层240能够使用溅射法而成膜。第1氧化物半导体层140以及第2氧化物半导体层240的刻蚀可以通过干刻蚀进行，也可以通过湿刻蚀进行。在通过湿刻蚀来刻蚀第1氧化物半导体层140以及第2氧化物半导体层240的情况下，能够使用包含草酸在内的蚀刻剂。
这里，例示出第1氧化物半导体层140仅形成在第1绝缘层130的一侧面的构成，但不限定于该构成，例如也可以是覆盖第3开口部137d的图案那样的形状、即在第1绝缘层130的所有的第1侧壁131上形成了第1氧化物半导体层140的构成。
图25以及图26是表示在涉及本发明的实施方式2的半导体装置的制造方法中形成栅极绝缘层以及栅极电极的工序的平面图以及剖视图。如图26所示，在图24所示的基板的整个面上形成第1栅极绝缘层150、第2栅极绝缘层250、第1栅极电极160以及第2栅极电极260，通过光刻法以及刻蚀，形成图25所示的第1栅极电极160以及第2栅极电极260的图案。
图26中示出第1栅极绝缘层150以及第2栅极绝缘层250作为第1栅极电极160以及第2栅极电极260的刻蚀阻挡部而发挥功能、仅第1栅极电极160以及第2栅极电极260被刻蚀的状态。但是，也可以一并刻蚀第1栅极绝缘层150、第2栅极绝缘层250、第1栅极电极160以及第2栅极电极260。
图27以及图28是表示在涉及本发明的实施方式2的半导体装置的制造方法中在层间膜以及栅极绝缘层形成开口部的工序的平面图以及剖视图。如图28所示，在图26所示的基板的整个面上成膜第1层间膜170以及第2层间膜270，通过光刻法以及刻蚀，形成图27所示的第1开口部171以及第2开口部271的图案。这里，第1开口部171a露出第1下部电极120，第1开口部171b露出第1氧化物半导体层140，第1开口部171c露出第1栅极电极160。并且，第2开口部271a露出第2下部电极220，第2开口部271b露出第3下部电极222，第2开口部271c露出第2栅极电极260(参照图27)。
这里，优选的是，确保第1栅极绝缘层150、第2栅极绝缘层250、第1层间膜170以及第2层间膜270的刻蚀速率与在这些绝缘层的开口部露出的第1下部电极120、第2下部电极220、第3下部电极222、第1氧化物半导体层140、第2氧化物半导体层240、第1栅极电极160以及第2栅极电极260的刻蚀速率之间的高选择比。
此外，在图28所示的基板的整个面上成膜第1上部电极180以及第2上部电极280，通过光刻法以及刻蚀，如图17以及图18所示形成第1上部电极180以及第2上部电极280的图案。通过上述所示的制造工序，能够形成涉及本发明的实施方式2的半导体装置11。这里，图18中的形成在第1侧壁131上的第1氧化物半导体层140以及配置在第2下部电极220与第3下部电极222之间的第2氧化物半导体层240成为第1晶体管100以及第2晶体管200的沟道区域的一部分。
如以上所述，根据涉及本发明的实施方式2的半导体装置20的制造方法，能够以同一工序形成沟道长为纳米级的第1晶体管100以及沟道长为微米级的第2晶体管200。
〈实施方式2的变形例1〉
使用图29以及图30来说明本发明的实施方式2的变形例。涉及实施方式2的变形例1的半导体装置21与在实施方式2中说明过的半导体装置20是类似的。在以下的说明中，对具有与半导体装置20相同的构造以及功能的要素赋予相同标号，省略详细的说明。
图29以及图30是表示涉及本发明的实施方式2的变形例1的半导体装置21的概要的平面图以及剖视图。半导体装置21中，半导体装置20中的第4开口部237a没有设置在第2绝缘层230。从而，第2上部电极280a在第2绝缘层230的上方与第2辅助电极290连接。并且，第4开口部237e与半导体装置20的第4开口部237d相比设置得宽，没有设置半导体装置20中的第3绝缘层234以及第3辅助电极294。
半导体装置21除了第1晶体管100以及第2晶体管200以外具有第3晶体管300。第3晶体管300具有：配置在第2下部电极220上并具有第2侧壁231的第2绝缘层230、配置在第2绝缘层230的上方的第2辅助电极290、和配置在第2辅助电极290上以及第2侧壁231上的第3氧化物半导体层242。第3氧化物半导体层242与配置在第2下部电极220和第3下部电极222之间的第2氧化物半导体层240连接。
第2辅助电极290也能够在第2绝缘层230的上方配置在第2绝缘层230与第3氧化物半导体层242之间。并且，第3晶体管300具有：与第3氧化物半导体层242对置配置的第3栅极电极262、和配置在第3氧化物半导体层242与第3栅极电极262之间的第3栅极绝缘层252。半导体装置21中，第2上部电极280a经由第2开口部271a而与第2辅助电极290连接。第2上部电极280b经由第2开口部271b而与第3下部电极222连接。
这里，第3氧化物半导体层242与第1氧化物半导体层140以及第2氧化物半导体层240是同一层。并且，第3栅极绝缘层252与第1栅极绝缘层150以及第2栅极绝缘层250是同一层。并且，第3栅极电极262与第1栅极电极160以及第2栅极电极260是同一层。但是，不限定于上述的构造，第3氧化物半导体层242也可以至少一部分与第1氧化物半导体层140或第2氧化物半导体层240是同一层。并且，第3栅极绝缘层252也可以至少一部分与第1栅极绝缘层150或第2栅极绝缘层250是同一层。并且，第3栅极电极262可以由与第1栅极电极160或第2栅极电极260不同的材质形成。
如上述所示，半导体装置21中串联连接着以配置在基底层110上的第2氧化物半导体层240作为沟道的第2晶体管200、和以配置在第2侧壁231上的第3氧化物半导体层242作为沟道的第3晶体管300。如图29所示，第2晶体管200的沟道区域241作为沟道而发挥功能，第3晶体管300的沟道区域243作为沟道而发挥功能。
第3晶体管300的沟道长能够通过第2绝缘层230的膜厚以及第2侧壁231的倾斜角度而调整。第2绝缘层230的膜厚能够以纳米级控制，因此能够以纳米级控制第3晶体管300的沟道长。即，第3晶体管300优选的是短沟道长的晶体管。另一方面，第2晶体管200的沟道长以微米级控制，因此能够使第2晶体管200的沟道长大于第3晶体管300的沟道长。
图30中，第3晶体管300的沟道长等于第1晶体管100的沟道长。但是，例如可以通过使第2绝缘层230的膜厚与第1绝缘层130的膜厚不同、或者使第2侧壁231的倾斜角与第1侧壁131的倾斜角不同，来使第3晶体管300的沟道长与第1晶体管100的沟道长不同。
〈实施方式2的变形例2〉
使用图31以及图32，说明本发明的实施方式2的变形例。涉及实施方式2的变形例2的半导体装置22与在实施方式2中说明过的半导体装置20类似。在以下的说明中，对具有与半导体装置20相同的构造以及功能的要素赋予相同的标号，省略详细的说明。
图31以及图32是表示涉及本发明的实施方式2的变形例2的半导体装置22的概要的平面图以及剖视图。半导体装置22中，半导体装置20中的第4开口部237a以及第4开口部237b没有设置在第2绝缘层230以及第3绝缘层234。从而，第2上部电极280a在第2绝缘层230的上方与第2辅助电极290连接，第2上部电极280b在第3绝缘层234的上方与第3辅助电极294连接。
半导体装置22除了第1晶体管100以及第2晶体管200以外还具有第3晶体管300以及第4晶体管400。第3晶体管300具有：配置在第2下部电极220上并具有第2侧壁231的第2绝缘层230、配置在第2绝缘层230的上方的第2辅助电极290、和配置在第2辅助电极290上以及第2侧壁231上的第3氧化物半导体层242。
第4晶体管400具有：配置在第3下部电极222上且具有第3侧壁232的第3绝缘层234、配置在第3绝缘层234的上方的第3辅助电极294、和配置在第3辅助电极294上以及第3侧壁232上的第4氧化物半导体层244。第3氧化物半导体层242以及第4氧化物半导体层244与配置在第2下部电极220和第3下部电极222之间的第2氧化物半导体层240连接。
第2辅助电极290也能够在第2绝缘层230的上方配置在第2绝缘层230与第3氧化物半导体层242之间。第3辅助电极294也能够在第3绝缘层234的上方配置在第3绝缘层234与第4氧化物半导体层244之间。并且，第3晶体管300具有：与第3氧化物半导体层242对置配置的第3栅极电极262、和配置在第3氧化物半导体层242与第3栅极电极262之间的第3栅极绝缘层252。
第4晶体管400具有：与第4氧化物半导体层244对置配置的第4栅极电极264、和配置在第4氧化物半导体层244与第4栅极电极264之间的第4栅极绝缘层254。半导体装置22中，第2上部电极280a经由第2开口部271a而与第2辅助电极290连接，第2上部电极280b经由第2开口部271b而与第3辅助电极294连接。
这里，第3氧化物半导体层242以及第4氧化物半导体层244与第1氧化物半导体层140以及第2氧化物半导体层240是同一层。并且，第3栅极绝缘层252以及第4栅极绝缘层254与第1栅极绝缘层150以及第2栅极绝缘层250是同一层。并且，第3栅极电极262以及第4栅极电极264与第1栅极电极160以及第2栅极电极260是同一层。但是，不限定于上述的构造，第3氧化物半导体层242以及第4氧化物半导体层244也可以至少一部分与第1氧化物半导体层140或第2氧化物半导体层240是同一层。并且，第3栅极绝缘层252以及第4栅极绝缘层254也可以至少一部分与第1栅极绝缘层150或第2栅极绝缘层250是同一层。并且，第3栅极电极262以及第4栅极电极264可以由与第1栅极电极160或第2栅极电极260不同的材质形成。
如上述所示，半导体装置22中串联连接着以配置在基底层110上的第2氧化物半导体层240作为沟道的第2晶体管200、以配置在第2侧壁231上的第3氧化物半导体层242作为沟道的第3晶体管300、和以配置在第3侧壁232上的第4氧化物半导体层244作为沟道的第4晶体管400。如图31所示，第2晶体管200的沟道区域241作为沟道而发挥功能，第3晶体管300的沟道区域243作为沟道而发挥功能，第4晶体管400的沟道区域245作为沟道而发挥功能。
第3晶体管300的沟道长能够通过第2绝缘层230的膜厚以及第2侧壁231的倾斜角度来调整，第4晶体管400的沟道长能够通过第3绝缘层234的膜厚以及第3侧壁232的倾斜角度来调整。第2绝缘层230以及第3绝缘层234的膜厚能够以纳米级控制，因此能够以纳米级控制第3晶体管300以及第4晶体管400的沟道长。即，第3晶体管300以及第4晶体管400优选的是短沟道长的晶体管。另一方面，第2晶体管200的沟道长以微米级控制，因此能够使第2晶体管200的沟道长大于第3晶体管300以及第4晶体管400的沟道长。
图32中，第3晶体管300以及第4晶体管400的沟道长等于第1晶体管100的沟道长。但是，例如也可以通过使第2绝缘层230或第3绝缘层234的膜厚与第1绝缘层130的膜厚不同、或者使第2侧壁231或第3侧壁232的倾斜角与第1侧壁131的倾斜角不同，从而使第3晶体管300以及第4晶体管400的沟道长与第1晶体管100的沟道长不同。
如以上所述，在涉及本发明的实施方式2的变形例的半导体装置中，也能够得到与半导体装置20相同的效果。
另外，本发明不限定于上述的实施方式，在不脱离主旨的范围内能够适当变更。
标号的说明
10，11，12，20，21，22：半导体装置
100：第1晶体管
105：基板
110：基底层
120：第1下部电极
130：第1绝缘层
131：第1侧壁
132：漏极区域
132：区域
137：第3开口部
140：第1氧化物半导体层
141，241，243，245：沟道区域
150：第1栅极绝缘层
160：第1栅极电极
170：第1层间膜
171：第1开口部
180：第1上部电极
190：第1辅助电极
192：区域
192：源极区域
200：第2晶体管
220：第2下部电极
222：第3下部电极
224：第1突出部
226：第2突出部
230：第2绝缘层
231：第2侧壁
232：第3侧壁
234：第3绝缘层
237：第4开口部
240：第2氧化物半导体层
242：第3氧化物半导体层
244：第4氧化物半导体层
250：第2栅极绝缘层
252：第3栅极绝缘层
254：第4栅极绝缘层
260：第2栅极电极
262：第3栅极电极
264：第4栅极电极
270：第2层间膜
271：第2开口部
280：第2上部电极
290：第2辅助电极
294：第3辅助电极
300：第3晶体管
390：导电层
400：第4晶体管

Claims (17)

1.一种半导体装置，其特征在于，具有第1晶体管和第2晶体管，
上述第1晶体管具有：
第1电极；
具有第1侧壁的第1绝缘层；
上述第1侧壁上的与上述第1电极连接的第1氧化物半导体层；
与上述第1氧化物半导体层对置的第1栅极电极；
上述第1氧化物半导体层与上述第1栅极电极之间的第1栅极绝缘层；以及
上述第1绝缘层的上方的与上述第1氧化物半导体层连接的第2电极，
上述第2晶体管具有：
第3电极；
从上述第3电极离开的第4电极；
上述第3电极与上述第4电极之间的与上述第3电极以及上述第4电极分别连接的第2氧化物半导体层；
与上述第2氧化物半导体层对置的第2栅极电极；以及
上述第2氧化物半导体层与上述第2栅极电极之间的第2栅极绝缘层，
上述第1氧化物半导体层以及上述第2氧化物半导体层是同一层，
上述第1栅极绝缘层以及上述第2栅极绝缘层是同一层。
2.如权利要求1记载的半导体装置，其特征在于，
上述第1栅极电极以及上述第2栅极电极是同一层。
3.如权利要求2记载的半导体装置，其特征在于，
上述第1电极、上述第3电极以及上述第4电极是同一层。
4.一种半导体装置，其特征在于，
具有第1晶体管、第2晶体管和第3晶体管，
上述第1晶体管具有：
第1电极；
具有第1侧壁的第1绝缘层；
上述第1侧壁上的与上述第1电极连接的第1氧化物半导体层；
与上述第1氧化物半导体层对置的第1栅极电极；
上述第1氧化物半导体层与上述第1栅极电极之间的第1栅极绝缘层；以及
上述第1绝缘层的上方的与上述第1氧化物半导体层连接的第2电极，
上述第2晶体管具有：
第3电极；
从上述第3电极离开的第4电极；
上述第3电极与上述第4电极之间的与上述第3电极以及上述第4电极分别连接的第2氧化物半导体层；
与上述第2氧化物半导体层对置的第2栅极电极；以及
上述第2氧化物半导体层与上述第2栅极电极之间的第2栅极绝缘层，
上述第3晶体管具有：
具有第2侧壁的第2绝缘层；
上述第2侧壁上的与上述第2氧化物半导体层连接的第3氧化物半导体层；
与上述第3氧化物半导体层对置的第3栅极电极；以及
上述第3氧化物半导体层与上述第3栅极电极之间的第3栅极绝缘层，
上述第3电极配置在上述第2绝缘层的上方。
5.如权利要求4记载的半导体装置，其特征在于，
上述第1氧化物半导体层、上述第2氧化物半导体层以及上述第3氧化物半导体层是同一层。
6.如权利要求5记载的半导体装置，其特征在于，
上述第1栅极绝缘层、上述第2栅极绝缘层、以及上述第3栅极绝缘层是同一层。
7.如权利要求6记载的半导体装置，其特征在于，
上述第1栅极电极、上述第2栅极电极以及上述第3栅极电极是同一层。
8.如权利要求7记载的半导体装置，其特征在于，
上述第2电极以及上述第3电极是同一层。
9.如权利要求4记载的半导体装置，其特征在于，
上述第3电极与上述第4电极之间的上述第2氧化物半导体层的长度大于上述第1电极与上述第2电极之间的上述第1氧化物半导体层的长度，
上述第3电极与第2氧化物半导体层之间的上述第3氧化物半导体层的长度等于上述第1电极与上述第2电极之间的上述第1氧化物半导体层的长度。
10.如权利要求4记载的半导体装置，其特征在于，
上述第3电极具有从上述第2绝缘层的端部突出的突出部，
上述第2氧化物半导体层以及上述第3氧化物半导体层与上述突出部连接。
11.如权利要求4记载的半导体装置，其特征在于，
还具有第4晶体管，上述第4晶体管具有：
具有第3侧壁的第3绝缘层；
上述第3侧壁上的与上述第2氧化物半导体层连接的第4氧化物半导体层；
与上述第4氧化物半导体层对置的第4栅极电极；以及
上述第4氧化物半导体层与上述第4栅极电极之间的第4栅极绝缘层，
上述第4电极配置在上述第3绝缘层的上方。
12.如权利要求11记载的半导体装置，其特征在于，
上述第1氧化物半导体层、上述第2氧化物半导体层、上述第3氧化物半导体层以及上述第4氧化物半导体层是同一层。
13.如权利要求12记载的半导体装置，其特征在于，
上述第1栅极绝缘层、上述第2栅极绝缘层、上述第3栅极绝缘层以及上述第4栅极绝缘层是同一层。
14.如权利要求13记载的半导体装置，其特征在于，
上述第1栅极电极、上述第2栅极电极、上述第3栅极电极以及上述第4栅极电极是同一层。
15.如权利要求14记载的半导体装置，其特征在于，
上述第2电极、上述第3电极以及上述第4电极是同一层。
16.如权利要求11记载的半导体装置，其特征在于，
上述第3电极与上述第4电极之间的上述第2氧化物半导体层的长度大于上述第1电极与上述第2电极之间的上述第1氧化物半导体层的长度，
上述第3电极与上述第2氧化物半导体层之间的上述第3氧化物半导体层的长度、以及上述第4电极与上述第2氧化物半导体层之间的上述第4氧化物半导体层的长度，等于上述第1电极与上述第2电极之间的上述第1氧化物半导体层的长度。
17.一种半导体装置，其特征在于，具有：
第1晶体管，上述第1晶体管具有：第1电极；具有第1侧壁的第1绝缘层；上述第1侧壁上的与上述第1电极连接的第1氧化物半导体层；与上述第1氧化物半导体层对置的第1栅极电极；上述第1氧化物半导体层与上述第1栅极电极之间的第1栅极绝缘层；以及上述第1绝缘层的上方的与上述第1氧化物半导体层连接的第2电极，
第2晶体管，上述第2晶体管具有：第3电极；从上述第3电极离开的第4电极；上述第3电极与上述第4电极之间的与上述第3电极以及上述第4电极分别连接的第2氧化物半导体层；与上述第2氧化物半导体层对置的第2栅极电极；以及上述第2氧化物半导体层与上述第2栅极电极之间的第2栅极绝缘层；
上述第3电极的上方的、具有第2侧壁的第2绝缘层；
上述第4电极的上方的、具有第3侧壁的第3绝缘层；
上述第2侧壁上的与上述第2氧化物半导体层连接的第3氧化物半导体层；和
上述第3侧壁上的与上述第2氧化物半导体层连接的第4氧化物半导体层，
上述第3电极具有从上述第2绝缘层的端部突出的第1突出部，
上述第4电极具有从上述第3绝缘层的端部突出的第2突出部，
上述第2氧化物半导体层以及上述第3氧化物半导体层与上述第1突出部连接，
上述第2氧化物半导体层以及上述第4氧化物半导体层与上述第2突出部连接。
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