CN114122015B - 阵列基板及其制造方法、显示面板 - Google Patents

阵列基板及其制造方法、显示面板 Download PDF

Info

Publication number
CN114122015B
CN114122015B CN202111348333.XA CN202111348333A CN114122015B CN 114122015 B CN114122015 B CN 114122015B CN 202111348333 A CN202111348333 A CN 202111348333A CN 114122015 B CN114122015 B CN 114122015B
Authority
CN
China
Prior art keywords
thin film
electrode
layer
array substrate
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111348333.XA
Other languages
English (en)
Other versions
CN114122015A (zh
Inventor
沈海燕
郑辉
黄灿
鲜于文旭
张春鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN202111348333.XA priority Critical patent/CN114122015B/zh
Priority to PCT/CN2021/133535 priority patent/WO2023082350A1/zh
Priority to US17/618,463 priority patent/US20240014216A1/en
Publication of CN114122015A publication Critical patent/CN114122015A/zh
Application granted granted Critical
Publication of CN114122015B publication Critical patent/CN114122015B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请公开一种阵列基板及其制造方法、显示面板，包括：基板；以及第一薄膜晶体管层，设置于基板上，第一薄膜晶体管层包括：多个间隔的第一薄膜晶体管，第一薄膜晶体管包括：第一电极，具有第一侧壁；第二电极，具有第二侧壁；第一有源图案，在阵列基板的厚度方向上延伸；以及第一栅极，在阵列基板的厚度方向上延伸，在垂直于阵列基板的厚度方向上位于第一有源图案远离第一电极和第二电极的一侧；以及至少一个第一开口，贯穿第一薄膜晶体管层；至少两个第一薄膜晶体管的第一电极和第二电极围绕一个第一开口设置，一个第一开口包括至少两个第一薄膜晶体管的第一电极的第一侧壁和第二电极的第二侧壁。

Description

阵列基板及其制造方法、显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制造方法、显示面板。
背景技术
近年来，高分辨率显示装置是显示领域的发展趋势，显示面板的分辨率(Pixelper inch，PPI)与阵列基板的像素开口率有关，而阵列基板的像素开口率与薄膜晶体管的尺寸及单位面积薄膜晶体管的数目相关，薄膜晶体管所占区域越大，像素开口率就越低，显示面板的分辨率越低。然而，受限于薄膜晶体管的工艺线宽和布线的限制，高分辨显示装置的发展受到限制。
因此，有必要提出一种技术方案以提高显示装置的分辨率。
发明内容
本申请的目的在于提供一种阵列基板及其制造方法、显示面板，有利于提高显示面板的分辨率。
为实现上述目的，技术方案如下：
一种阵列基板，所述阵列基板包括：
基板；以及
第一薄膜晶体管层，设置于所述基板上，所述第一薄膜晶体管层包括：
多个间隔设置的第一薄膜晶体管，所述第一薄膜晶体管包括：
第一电极，具有第一侧壁；
第二电极，具有第二侧壁；
第一有源图案，在所述阵列基板的厚度方向上延伸；以及
第一栅极，在所述阵列基板的厚度方向上延伸，且在垂直于所述阵列基板的厚度方向上位于所述第一有源图案远离所述第一电极和所述第二电极的一侧；以及
至少一个第一开口，贯穿所述第一薄膜晶体管层；
其中，至少两个所述第一薄膜晶体管的所述第一电极和所述第二电极围绕一个所述第一开口设置，且一个所述第一开口包括至少两个所述第一薄膜晶体管的所述第一电极的第一侧壁以及至少两个所述第一薄膜晶体管的所述第二电极的所述第二侧壁。
一种显示面板，所述显示面板包括上述阵列基板及发光元件，发光元件与至少一个所述第一薄膜晶体管电性连接。
一种上述阵列基板的制造方法，所述方法包括如下步骤：
于基板上形成第一电极层和第二电极层；
形成贯穿所述第一电极层和所述第二电极层的至少一个开口，所述开口包括所述第一电极层的第一环形侧壁和所述第二电极层的第二环形侧壁；
至少于所述第一电极层的第一环形侧壁、所述第二电极层的第二环形侧壁以及所述基板上形成图案化半导体层；
至少于所述图案化半导体层远离所述第一电极层和第二电极层的表面上形成对应一个所述开口设置的至少两个间隔设置的第一栅极，对应一个所述开口设置的至少两个间隔设置的第一栅极的部分位于所述开口内；
形成贯穿所述图案化半导体层、所述第一电极层以及所述第二电极层的至少两个断开部，每个所述断开部位于对应一个所述第一开口设置的相邻两个所述第一栅极之间，至少两个所述断开部与所述开口连通，且至少两个断开部将所述图案化半导体层、所述第一电极层以及所述第二电极层分别断开为至少两个所述第一有源图案、至少两个所述第一电极以及至少两个所述第二电极。
有益效果：本申请提供一种阵列基板及其制造方法、显示面板，第一薄膜晶体管包括具有第一侧壁的第一电极、具有第二侧壁的第二电极、第一有源图案以及第一栅极，第一有源图案在阵列基板的厚度方向上延伸，第一栅极在阵列基板的厚度方向上延伸且位于第一有源图案远离第一电极和第二电极的一侧，至少两个第一薄膜晶体管的第一电极的第一侧壁和第二电极的第二侧壁围绕贯穿第一薄膜晶体管层的第一开口设置，以使垂直型的第一薄膜晶体管阵列排布，结合垂直型薄膜晶体管占用水平空间小的优点，有利于增加薄膜晶体管的数目，进而提高显示面板的分辨率。
附图说明
图1为本申请第一实施例阵列基板的俯视图；
图2为沿图1所示阵列基板的A-A切线的截面示意图；
图3为沿图1所示阵列基板的A-A切线的立体示意图；
图4为沿图1所示阵列基板的B-B切线的截面示意图；
图5为制造图1所示阵列基板的流程示意图；
图6A-图6J为制造图1所示阵列基板的过程示意图；
图7为本申请第二实施例阵列基板的截面示意图；
图8为本申请第三实施例阵列基板的截面示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
目前，垂直型的薄膜晶体管由于有源层沿阵列基板的厚度方向延伸，使得垂直型的薄膜晶体管在水平方向上占用的空间较小，利用垂直型的薄膜晶体管占用水平空间较小的特点，可以增加在水平方向单位面积的薄膜晶体管的数目。然而，多个垂直型的薄膜晶体管如何阵列地布设于基板上在现有技术中并没有对应的设计，实现阵列排布的垂直型薄膜晶体管是需要解决的技术问题。
针对此问题，本申请将第一薄膜晶体管层设置于基板上，至少一个第一开口贯穿第一薄膜晶体管层，且第一薄膜晶体管层包括多个间隔设置的第一薄膜晶体管，第一薄膜晶体管包括第一电极、第二电极、第一有源图案以及第一栅极，第一电极具有第一侧壁，第二电极具有第二侧壁，第一有源图案在阵列基板的厚度方向上延伸，第一栅极在阵列基板的厚度方向上延伸且在垂直于阵列基板的厚度方向上位于第一有源图案远离第一电极和第二电极的一侧，至少两个第一薄膜晶体管的第一电极和第二电极围绕一个第一开口设置，且一个第一开口包括至少两个第一薄膜晶体管的第一电极的第一侧壁和至少两个第一薄膜晶体管的第二电极的第二侧壁，至少两个垂直型第一薄膜晶体管的组成部分围绕一个第一开口设置的设计，使得多个垂直型的第一薄膜晶体管阵列排布，结合垂直型薄膜晶体占用水平空间小的优点，有利于增加单位面积薄膜晶体管的数目，进而提高包括阵列基板的显示面板的分辨率。
请参阅图1-图4，图1为本申请第一实施例阵列基板的俯视图，图2为沿图1所示阵列基板的A-A切线的截面示意图，图3为沿图1所示阵列基板A-A切线的立体示意图，图4为沿图1所示阵列基板的B-B切线的截面示意图。阵列基板100可以应用于液晶显示面板、有机发光二极管显示面板、微型发光二极管显示面板或者次毫米发光二极管显示面板等显示面板。阵列基板100也可以应用于主动式的背光模组。阵列基板100包括基板10、缓冲层101、第一薄膜晶体管层20、至少一个第一孔100a1以及至少一个第一开口100a3，第一薄膜晶体管层20设置于基板10上，至少一个第一开口100a3和至少一个第一孔100a1均贯穿第一薄膜晶体管层20，至少一个第一孔100a1与至少一个第一开口100a3一对一设置。
在本实施例中，基板10为玻璃基板。可以理解的是，基板10也可以为柔性基板，例如聚酰亚胺层。
在本实施例中，缓冲层101设置于基板10上，缓冲层101用于防止基板10中的杂质扩散至第一薄膜晶体管层20中而影响第一薄膜晶体管20a的电性能。缓冲层101包括氧化硅层或氮化硅层中的至少一种。缓冲层101的厚度为300纳米-600纳米。具体地，缓冲层101为氧化硅层。
在本实施例中，第一薄膜晶体管层20设置于缓冲层101上，第一薄膜晶体管层20包括多个间隔设置的第一薄膜晶体管20a。多个第一薄膜晶体管20a包括多个第一薄膜晶体管组20b，多个第一薄膜晶体管组20b相互间隔且阵列排布，每个第一薄膜晶体管组20b由围绕一个第一孔100a1设置的至少两个第一薄膜晶体管20a组成，每个第一薄膜晶体管20a为垂直型的薄膜晶体管。
具体地，如图1和图2所示，每个第一薄膜晶体管组20b包括围绕一个第一孔100a1间隔设置的四个第一薄膜晶体管20a，围绕一个第一孔100a1设置的四个第一薄膜晶体管20a中心对称设置，每个第一薄膜晶体管组20b中任意相邻两个第一薄膜晶体管20a之间的旋转角度为90度。可以理解的是，每个第一薄膜晶体管组20b也可以包括两个、三个、五个或者六个围绕第一孔100a1设置的第一薄膜晶体管20a。
在本实施例中，阵列基板还包括至少两个断开部20c，至少两个断开部20c贯穿第一薄膜晶体管层20，围绕一个第一孔100a1设置的至少两个第一薄膜晶体管20a中，任意两个相邻的第一薄膜晶体管20a之间设置有断开部20c，以使得围绕一个第一孔100a1设置的任意相邻两个第一薄膜晶体管20a相互之间电性绝缘。每个第一薄膜晶体管组20b中多个第一薄膜晶体管20a之间的断开部20c围绕一个第一孔100a1设置且与第一孔100a1连通。
具体地，每个第一薄膜晶体管组20b包括围绕一个第一孔100a1间隔设置的四个第一薄膜晶体管20a时，断开部20c的数目为4个，4个断开部20c围绕一个第一孔100a1设置且与第一孔100a1连通。
在本实施例中，如图1和图4所示，任意一个第一薄膜晶体管组20b的外围设置有贯穿第一薄膜晶体管层20且环绕第一薄膜晶体管组20b设置的环形槽100b，以使得相邻两个第一薄膜晶体管组20b中的相邻两个第一薄膜晶体管20a之间电性绝缘。环形槽100b的形状为矩形。
在本实施例中，每个第一薄膜晶体管20a包括第一电极201、第一绝缘层202、第二电极203、第一有源图案204、第二绝缘层205以及第一栅极206。多个第一薄膜晶体管20a的第一电极201同层设置，多个第一薄膜晶体管20a的第二电极203同层设置，多个第一薄膜晶体管20a的第一绝缘层202同层设置，多个第一薄膜晶体管20a的第一有源图案204同层设置，多个第一薄膜晶体管20a的第一栅极206同层设置，多个第一薄膜晶体管20a的第二绝缘层205同层设置，以使得多个阵列排布的垂直型第一薄膜晶体管20a通过同一个制程制备得到。
需要说明的是，同层设置的多个不同构件是指通过对同一个膜层进行图案化得到的多个不同构件，例如，本申请多个第一薄膜晶体管20a的第一电极201同层设置是指通过对同一个金属膜层进行图案化后得到多个第一电极201，多个第一薄膜晶体管20a的第一绝缘层202同层设置是指对同一个绝缘层进行图案化后得到的多个第一绝缘层202。
在本实施例中，第一电极201设置于第二电极203与基板10之间，第一电极201靠近第一孔100a1的一端具有第一侧壁201a，第一侧壁201a为倾斜的平面。第一电极201为源极或漏极中的一者。第一电极201的制备材料选自钼、铝、钛以及铜中的至少一种。第一电极201的厚度为3000埃-8000埃。可以理解的是，第一电极201与第二电极203也可以同层设置。
具体地，第一电极201设置于缓冲层101上，第一电极201为源极，第一电极201由两个铝层以及位于铝层之间的钛层组成。
在本实施例中，第一绝缘层202设置于第一电极201和第二电极203之间，第一绝缘层202靠近第一孔100a1的一端具有第三侧壁202a。第一绝缘层202包括氮化硅层或氧化硅层中的至少一种。第一绝缘层202的厚度为0.8微米-1.2微米。
具体地，第一绝缘层202设置于第一电极201上且使第一电极201的部分暴露，第一电极201暴露的部分相对于第一绝缘层202具有第三侧壁202a的一端向外延伸出来。
其中，第三侧壁202a为倾斜的平面，第三侧壁202a的坡度θ大于0度且小于90度，以便于在第三侧壁202a上形成连续的第一有源图案204。例如，第三侧壁202a的坡度θ为5度、10度、15度、20度、35度、40度、45度、50度、55度、60度、70度或75度。
进一步地，第三侧壁202a的坡度θ大于或等于30度且小于或等于80度，保证形成连续的第一有源图案204的同时，保证第一有源图案204在第三侧壁202a上的厚度具有均一性，且避免形成在第三侧壁202a上的第一有源图案204的沟道被掺杂而导致漏电流增大的问题。
在本实施例中，第二电极203设置于第一绝缘层202上，第二电极203靠近第一孔100a1的一端具有第二侧壁203a，第二侧壁203a为倾斜的平面。第二电极203为源极或漏极中的另一者。第二电极203的制备材料选自钼、铝、钛以及铜中的至少一种。第二电极203的厚度为300埃-8000埃。
具体地，第二电极203为漏极，第二电极203由两个铝层以及位于铝层之间的钛层组成。第二侧壁203a与第三侧壁202a共平面，以便于沿着第三侧壁202a和第二侧壁203a形成连续且厚度均匀的第一有源图案204。另外，第二电极203与第一电极201暴露的部分之间形成第一台阶。
在本实施例中，第一有源图案204在阵列基板100的厚度方向上延伸，且第一有源图案204的部分位于第一侧壁201a、第二侧壁203a以及第三侧壁202a上。第一有源图案204包括第一沟道2041、第一掺杂部2042以及第二掺杂部2043，第一沟道2041连接在第一掺杂部2042与第二掺杂部2043之间，第一掺杂部2042的至少部分在第一电极201的第一侧壁201a上延伸，第二掺杂部2043设置于第二电极203远离第一电极201的表面上，且第一沟道2041的至少部分在第一绝缘层202的第三侧壁202a和第二电极203的第二侧壁203a上延伸。第一有源图案204的制备材料包括金属氧化物、多晶硅、非晶硅中的任意一种。第一有源图案204通过化学沉积形成。
具体地，第一沟道2041从第一电极201暴露的部分上沿着第三侧壁202a和第二侧壁203a延伸至第二电极203远离第一电极201的表面上，即第一沟道2041的部分沿着共平面的第二侧壁203a和第三侧壁202a设置，且第一沟道2041的另一部分分别设置于第一电极201远离基板10的表面和第二电极203远离基板10的表面上。第一掺杂部2042从缓冲层101上沿着第一电极201的第一侧壁201a延伸至第一电极201远离缓冲层101的表面上，即第一掺杂部2042设置于第一电极201的表面、第一电极201的第一侧壁201a和缓冲层101上。第二掺杂部2043设置于第二电极203远离第一电极201的表面上。第一有源图案204的制备材料为金属氧化物，例如为氧化铟镓锌。
在本实施例中，如图1及图2所示，第一有源图案204在基板10上的正投影为矩形。第一有源图案204的第一沟道2041的宽度为W，第一有源图案204的第一沟道2041的长度为L。第一沟道2041的宽度W与第一沟道2041的长度L的比值大于或等于1且小于或等于20。例如，第一沟道2041的宽度W与第一沟道2041的长度L的比值为2、3、4、5、6、7、8、9以及12。其中，第一沟道2041的宽度W大于或等于2微米且小于或等于10微米。
在本实施例中，第二绝缘层205为栅极绝缘层，第二绝缘层205的至少部分在阵列基板100的厚度方向上延伸，第二绝缘层205的至少部分设置于第一有源图案204与第一栅极206之间。第二绝缘层205为无机绝缘层，无机绝缘层通过化学沉积形成，无机绝缘层包括氧化硅层或氮化硅层中的至少一种。第二绝缘层205的厚度为1000埃-1500埃。第二绝缘层205也可以为有机绝缘层。
具体地，第二绝缘层205从第一有源图案204的第一掺杂部2042沿着第一沟道2041以及第二掺杂部2043延伸至第二电极203上，且第二绝缘层205覆盖第二电极203，即第二绝缘层205覆盖第一有源图案204以及第二电极203。
在本实施例中，第一栅极206在阵列基板100的厚度方向上延伸，且第一栅极206在垂直于阵列基板100的厚度方向上位于第一有源图案204远离第一电极201和第二电极203的一侧。第一栅极206的制备材料选自钼、铝、钛、铜以及银中的至少一种。具体地，第一栅极206沿着第二绝缘层205位于第一孔100a1中的部分延伸至第二绝缘层205远离第二电极203的表面上。
第一栅极206在基板10上的正投影为矩形。在垂直于阵列基板100的厚度方向上第一掺杂部2042与第二掺杂部2043分别位于第一栅极206的相对两侧，第一栅极206在基板10上的正投影与第一沟道2041在基板10上的正投影完全重合。
需要说明的是，本实施例以第一栅极206作为掩膜以对第一有源图案204进行掺杂，第一有源图案204为第一栅极206遮挡的部分未掺杂而形成第一沟道2041，第一有源图案204没有被第一栅极206遮挡的部分经过掺杂形成第一掺杂部2042和第二掺杂部2043。
在本实施例中，第一开口100a3是通过贯穿形成第一电极201、第一绝缘层202、第二电极203的膜层形成。一个第一薄膜晶体组20b对应一个第一开口100a3设置。围绕同一个第一孔100a1设置的至少两个第一薄膜晶体管20a的第一电极201、第一绝缘层202、第二电极203围绕一个第一开口100a3设置，且一个第一开口100a3包括至少两个第一薄膜晶体管20a的第一电极201的第一侧壁201a、第二电极203的第二侧壁203a以及第一绝缘202层的第三侧壁202a。围绕一个第一孔100a1设置的至少两个断开部20c围绕一个第一开口100a3设置且与一个第一开口100a3连通。
具体地，第一开口100a3包括第一子开口100a31和第二子开口100a32，第一子开口100a31与第二子开口100a32连通，第一子开口100a31位于第二子开口100a32远离基板10的一侧，且第二子开口100a32的尺寸小于第一子开口100a31的尺寸，第一子开口100a31是通过贯穿形成第二电极203和第一绝缘层202的膜层形成，第二子开口100a32是通过贯穿形成第一电极201的膜层形成。至少两个第一薄膜晶体管20a的第二电极203和第一绝缘层202围绕第一子开口100a31设置，且第一子开口100a31包括第二电极203的第二侧壁203a和第一绝缘层202的第三侧壁202a；至少两个第一薄膜晶体管20a的第一电极201围绕第二子开口100a32设置，且第二子开口100a32包括第一电极201的第一侧壁201a。其中，第一子开口100a31和第二子开口100a32均为倒正棱台型。
需要说明的是，第一孔100a1是通过在第一开口100a3中依次形成半导体层、栅极绝缘层以及栅极金属层，对半导体层、栅极绝缘层以及栅极金属层进行图案化以分别得到第一有源图案204、第二绝缘层205以及第一栅极206后形成，即第一孔100a1是通过在第一开口100a3中形成图案化膜层形成。
在本实施例中，第一孔100a1中还可以填充有机材料，以使得阵列基板100的表面变得平坦，有利于发光元件等设置于阵列基板上且将发光元件与第一薄膜晶体管20a之间实现电性连接。其中，第一孔100a1的横截面为正方形，正方形的边长大于或等于2微米，以适应阵列基板的制程精度。
本实施例采用两个或两个以上垂直型的第一薄膜晶体管围绕一个第一孔的设计，有利于采用相同的制程工艺同时制备多个阵列排布的垂直型第一薄膜晶体管，结合垂直型的第一薄膜晶体管充分利用阵列基板厚度方向的空间而占用较小的水平方向的空间，有利于增加薄膜晶体管的数目，进而提高包括阵列基板的显示面板的分辨率。
请参阅图5，其为制造图1所示阵列基板的流程示意图。制造方法包括如下步骤：
步骤S100：依次于基板上形成第一电极层、第一绝缘层、第二电极层。
具体地，提供一个基板10，采用化学沉积于基板10上形成整面的缓冲层101，采用物理沉积于缓冲层101上形成整面的第一电极层30，采用化学沉积于第一电极层30上形成整面的第一绝缘层202，采用物理沉积于第一绝缘层202上形成整面的第二电极层40，如图6A所示。
步骤S101：形成贯穿第二电极层和第一绝缘层的多个第一子开口。
具体地，采用传统的黄光制程以及蚀刻工艺形成贯穿第二电极层40和第一绝缘层202的多个第一子开口100a31，第一子开口100a31呈倒四棱台型，第一子开口100a31的纵截面为倒梯形，如图6B所示。
在此步骤中，通过形成第一子开口100a31，使得第一绝缘层202具有围绕第一子开口100a31的第三环型侧壁202b，第二电极层40具有围绕第一子开口100a31的第二环型侧壁40a，第三环型侧壁202b与第二环型侧壁40a共平面，第一子开口100a31由第二环型侧壁40a和第三环型侧壁202b围合而成，第三环型侧壁202b的坡度和第二环型侧壁40a的坡度均大于0度且小于90度。其中，第三环型侧壁202b的坡度和第二环型侧壁40a的坡度均大于或等于30度且小于或等于80度，有利于在第三环型侧壁202b和第二环型侧壁40a上形成连续的第一半导体层，且第一半导体层的厚度具有均一性，还有利于对第一半导体层进行合适的掺杂以避免掺杂区域过多而漏电流大。
步骤S102：形成贯穿第一电极层的多个第二子开口，每个第二子开口对应一个第一子开口设置且与第一子开口连通，每个第一子开口的尺寸大于对应的第二子开口的尺寸。
具体地，采用传统的黄光制程以及蚀刻工艺形成贯穿第一电极层30的第二子开口100a32，通过形成第二子开口100a32，使得第一电极层30具有第一环形侧壁30a，第二子开口100a32由第一环形侧壁30a围合而成。第二子开口100a32对应第一子开口100a31设置，且第一子开口100a31与第二子开口100a32连通，第一子开口100a31的尺寸大于第二子开口100a32的尺寸，第二子开口100a32呈倒四棱台型，第二子开口100a32的纵截面呈倒梯形，如图6C所示。
在此步骤中，通过形成第二子开口100a32，且第二子开口100a32的尺寸小于第一子开口100a31的尺寸，第一绝缘层202使第一电极层30的部分暴露，第二电极层40与第一电极层30暴露的部分之间形成第一台阶。
步骤S103：于第二电极层上、第一子开口中以及第二子开口中形成台阶型的图案化第一半导体层。
具体地，采用化学沉积于第二电极层40远离第一绝缘层202的表面、第二电极层40的第二环型侧壁40a、第一绝缘层202的第三环型侧壁202b、第一电极层30暴露的部分以及缓冲层101上形成整面的第一半导体层，采用黄光制程以及蚀刻工艺对整面的第一半导体层进行图案化，去除第二电极层40上部分的第一半导体层，得到台阶型的图案化第一半导体层50，台阶型的图案化第一半导体层50从位于第二子开口中的缓冲层101上沿着第一电极层30的第一环形侧壁30a延伸至第一电极层30远离基板10的表面上，再沿着第三环型侧壁202b和第二环型侧壁40a延伸至第二电极层远离第一绝缘层202的表面，如图6D所示。
在此步骤中，台阶型的图案化第一半导体层50包括沿第三环型侧壁202b以及第二环形侧壁40a设置的第一倾斜有源层501、沿第一环型侧壁30a设置的第二倾斜有源层505、设置于第一电极层30表面上的第一水平有源层502、设置于第二电极40表面上的第二水平有源层503以及设置于缓冲层101上的第三水平有源层504，第一水平有源层502和第二水平有源层503分别连接于第一倾斜有源层501的相对两侧，第三水平有源层504与第一水平有源层502分别连接于第二倾斜有源层505的相对两侧，图案化第一半导体层50呈台阶型在阵列基板的厚度方向上延伸，有利于节省第一薄膜晶体管在水平方向上占用的空间。
步骤S104：形成覆盖台阶型的图案化第一半导体层和第二电极层的第二绝缘层。
具体地，采用化学气相沉积于台阶型的图案化第一半导体层50以及第二电极层40上形成整面的第二绝缘层205，如图6E所示。
在此步骤中，第二绝缘层205覆盖台阶型的图案化第一半导体层50的部分也呈台阶型。第二绝缘层205包括沿着第一倾斜有源层501设置的第一倾斜绝缘层2051、沿着第二倾斜有源层505设置的第二倾斜绝缘层2056、设置于第一水平有源层502上的第一水平绝缘层2052、设置于第二水平有源层503上的第二水平绝缘层2053、设置于第三水平有源层504上的第三水平绝缘层2054以及设置于第二电极层40上的第四水平绝缘层2055，第一水平绝缘层2052和第二水平绝缘层2053连接于第一倾斜绝缘层2051的相对两侧，第四水平绝缘层2055连接于第二水平绝缘层2053远离第一倾斜绝缘层2051的一侧，第三水平绝缘层2054和第一水平绝缘层2052分别连接于第二倾斜绝缘层2056的相对两侧，第二水平绝缘层2053、第一倾斜绝缘层2051、第二倾斜绝缘层2056、第一水平绝缘层2052以及第三水平绝缘层2054构成第二绝缘层205的台阶部分。
步骤S105：于第二绝缘层上形成第一栅极层。
具体地，采用物理沉积于第二绝缘层205上形成整面的第一栅极层60，如图6F所示。
步骤S106：采用构图工艺对第一栅极层、第二绝缘层、台阶型的图案化第一半导体层、第一绝缘层、第一电极层以及第二电极层进行图案化处理，得到第一薄膜晶体管层。
首先，采用黄光制程以及刻蚀工艺对第一栅极层60进行图案化，得到多个第一栅极206，至少两个第一栅极206对应一个第一子开口100a31设置且呈环形分布，对应一个第一子开口100a31设置的至少两个第一栅极206的部分位于第一子开口100a31内，每个第一栅极206从第一水平绝缘层2052上沿着第一倾斜绝缘层2051延伸至第二水平绝缘层2053上，如图6G所示。其中，每个第一栅极206在基板10上的正投影为矩形。例如，对应一个第一子开口100a31设置的第一栅极206的数目为4个时，4个第一栅极206呈环形分布且对称地设置，相邻两个第一栅极206之间的旋转角度为90度。
其次，采用黄光制程以及蚀刻工艺依次对第二绝缘层205以及台阶型的图案化第一半导体层50进行蚀刻，得到多个第一有源图案204和多个第一孔100a1，至少两个第一有源图案204环绕一个第一孔100a1设置。每个第一有源图案204对应一个第一栅极206设置，每个第一有源图案204在基板10上的正投影为矩形，且第一栅极206在基板10上的正投影位于对应的第一有源图案204在基板10上的正投影内。每个第一孔100a1对应一个第一子开口100a31设置，每个第一孔100a1是通过在第一子开口100a31中形成多个第一有源图案204、多个第一栅极206以及图案化第二绝缘层205形成。每个第一孔100a1贯穿第一栅极层60、第二绝缘层205、台阶型的图案化第一半导体层50、第二电极层40、第一绝缘层202以及第一电极层30。
具体地，形成贯穿第三水平绝缘层2054的第一通孔2054a，且形成贯穿第三水平有源层504的第二通孔504a，第二通孔504a与第一通孔2054a连通且两者尺寸相同，得到多个第一孔100a1，如图6H所示；蚀刻对应第一开口100a3设置的相邻两个第一栅极206之间的第二绝缘层205和台阶型的图案化第一半导体层50(如虚线框中的图案化第一半导体层50)，得到多个第一有源图案204，如图6I所示。
接着，采用黄光制程以及蚀刻工艺对第一电极层30和第二电极层40进行蚀刻，得到多个第一电极201和多个第二电极203，如图6J所示。其中，采用黄光制程以及蚀刻工艺对第一电极层30和第二电极层40进行蚀刻包括：形成贯穿第二绝缘层205、第二电极层40、第一绝缘层202以及第一电极层30的环形槽100b，环形槽100b为环形且围绕环绕一个第一孔100a1设置的至少两个第一有源图案设置，再蚀刻围绕一个第一孔100a1的相邻两个第一有源图案204之间的第一电极层30、第二电极层40以及第一绝缘层202，得到围绕一个第一孔100a1设置的多个第一电极201和多个第二电极203。
最后，如图6J所示，以第一栅极206作为掩膜对多个第一有源图案204进行掺杂，得到多个第一薄膜晶体管组20b，每个第一薄膜晶体管组20b包括围绕一个第一孔100a1设置的至少两个第一薄膜晶体管20a，一个环形槽100b围绕一个第一薄膜晶体管组20b设置，每个第一薄膜晶体管20a包括一个第一电极201、位于第一电极201上的第一绝缘层202、位于第一绝缘层202上的一个第二电极203、沿着一个第一电极201的侧壁、第一绝缘层202的侧壁以及第二电极203的侧壁延伸的第一有源图案204、与第一有源图案204对应的第一栅极206以及第一栅极206与第一有源图案204之间的第二绝缘层205。
本实施例阵列基板的制造方法，采用相同的制程制备得到多个第一薄膜晶体管组，每个薄膜晶体管组包括至少两个围绕第一孔设置的垂直型的第一薄膜晶体管，垂直型的第一薄膜晶体管包括第一电极、第二电极、位于第一电极和第二电极之间的第一绝缘层、第一有源图案、第二绝缘层以及第一栅极，以制备得到具有多个阵列排布垂直型薄膜晶体管的阵列基板，结合垂直型的第一薄膜晶体管占用的水平空间较小的特点，有利于增加薄膜晶体管的数目，进而提高包括阵列基板的显示面板的分辨率。
请参阅图7，其为本申请第二实施例阵列基板的示意图。图7所示阵列基板与图2所示阵列基板基本相似，不同之处包括：图7所示阵列基板还包括一个第二薄膜晶体管层70、至少一个第二孔100a2、至少一个第二开口100a4以及第五绝缘层80，至少一个第二孔100a2和至少一个第二开口100a4均贯穿第二薄膜晶体管层70，第二薄膜晶体管层70设置于第一薄膜晶体管层20远离基板10的一侧，第五绝缘层80设置于第二薄膜晶体管层70与第一薄膜晶体管层20之间。
每个第二薄膜晶体管层70包括多个同层设置的第二薄膜晶体70a，第二薄膜晶体管70a也为垂直型的薄膜晶体管。至少两个第二薄膜晶体管70a围绕一个第二孔100a2设置，围绕一个第二孔100a2设置的至少两个第二薄膜晶体管70a组成第二薄膜晶体管组。
其中，第二薄膜晶体管70a包括第三电极701、第四电极703、第二有源图案704、第三绝缘层702、第四绝缘层705以及第二栅极706。
在本实施例中，第三电极701靠近第二孔100a2的一端具有第四侧壁701a，电极701为源极，第三电极701的厚度和材料与第一电极201相同，此处不作详述。
在本实施例中，第四电极703靠近第二孔100a2的一端具有第五侧壁703a，第四电极703设置于第三电极701远离基板10的一侧。第四电极703为漏极，第四电极703的厚度和材料与第二电极203相同，此处不作详述。
在本实施例中，第三绝缘层702靠近第二孔100a2的一端具有第六侧壁702a，第三绝缘层702设置于第三电极701与第四电极703之间。第三绝缘层702的厚度和材料与第一绝缘层202相同，此处不作详述。另外，第三电极701相对于第三绝缘层702具有第六侧壁702a的一端向外延伸，第三电极701与第四电极703相对于第三绝缘层702具有第六侧壁702a的一端向外延伸的部分之间形成第二台阶。
其中，第六侧壁702a的坡度均大于或等于30度且小于或等于80度，以便于后续形成平整的。第六侧壁702a与第五侧壁703a共平面。具体地，第六侧壁702a的坡度等于第三侧壁202a的坡度。
在本实施例中，第二有源图案704在阵列基板100的厚度方向上延伸，且第二有源图案704的部分位于第四侧壁701a、第五侧壁703a以及第六侧壁702a上。第二有源图案704与第一有源图案204通过图案化同一个半导体层得到。第二有源图案704的厚度和材料与第一有源图案204相同，此处不作详述。
具体地，第二有源图案704由第五绝缘层80上沿着第四侧壁701a延伸至第三电极701远离第五绝缘层80的表面上，且从第三电极701上沿着第六侧壁702a以及第五侧壁703a延伸至第四电极703远离第三绝缘层702的表面上。
其中，第二有源图案704包括第二沟道7041、第三掺杂部7042和第四掺杂部7043，第三掺杂部7042和第四掺杂部7043连接于第二沟道7041的相对两端，在垂直于阵列基板100厚度的方向上第三掺杂部7042和第四掺杂部7043分别位于第二栅极706的相对两侧。
在本实施例中，第二栅极706在阵列基板100的厚度方向上延伸，且在垂直于阵列基板100的厚度方向上第二栅极706位于第二有源图案704远离第三电极701和第四电极703的一侧。第二栅极706与第一栅极206通过图案化同一个栅极金属层得到，第二栅极706的厚度和材料与第一栅极206相同，此处不做详述。
在本实施例中，第四绝缘层705的至少部分在阵列基板100的厚度方向上延伸，且第四绝缘层705的至少部分设置于第二有源图案704与第二栅极706之间。第四绝缘层705与第二绝缘层205通过图案化同一个绝缘层得到，第四绝缘层705的厚度和材料与第二绝缘层205与相同，此处不做详述。具体地，第四绝缘层705覆盖整个第二有源图案704和第四电极703。
在本实施例中，第五绝缘层80包括第三开口80a，第三开口80a连通第二开口100a4和第一开口100a3。第五绝缘层80的制备材料选自氮化硅或氧化硅中的至少一种。
在本实施例中，每个第二薄膜晶体管层70中的第二薄膜晶体管70a的数目与每个第一薄膜晶体管层20中的第一薄膜晶体管20a的数目相同。另外，一个第二薄膜晶体管层70中的第二薄膜晶体管70a与第一薄膜晶体管层20中的第一薄膜晶体管20a在阵列基板的厚度方向上一一对应设置，第一薄膜晶体管20a的第二绝缘层205与对应设置的第二薄膜晶体管70a的第四绝缘层705连接，第一薄膜晶体管20a与对应的第二薄膜晶体管70a之间电性绝缘。
在本实施例中，至少一个第二开口100a4与至少一个第一开口100a3一对一设置，且每个第二开口100a4与对应的第一开口100a3连通。其中，至少两个第二薄膜晶体管70a的第三电极701、第四电极703以及第三绝缘层702围绕一个第二开口100a4设置，且一个第二开口100a4包括至少两个第二薄膜晶体管70a的第三电极701的第四侧壁701a、至少两个第二薄膜晶体管70a的第四电极703的第五侧壁703a以及至少两个第二薄膜晶体管70a的第三绝缘层702的第六侧壁702a。第二开口100a4包括第三子开口100a41和第四子开口100a42，第三子开口100a41位于第四子开口100a42远离基板10的一侧，第三子开口100a41的尺寸大于第四子开口100a42的尺寸。第三子开口100a41和第四子开口100a42均为倒四棱台型。
在本实施例中，第二孔100a2是通过在第二开口100a4中形成第二有源图案704、第四绝缘层705以及第二栅极706形成，第二开口100a4与第二孔100a2在阵列基板的厚度方向上一对一上下设置。第二孔100a2与第一孔100a1在阵列基板的厚度方向上一对一上下设置，且第二孔100a2与第一孔100a1连通，第二孔100a2的尺寸大于第一孔100a1的尺寸。
需要说明的是，第二薄膜晶体管层70的层数可以为一个，也可以为多个，例如3个、4个、5个等。相邻两个第二薄膜晶体管层70之间设置绝缘层。另外，第一薄膜晶体管层20与至少一个第二薄膜晶体管层70可以通过同一个制程制备得到，以制备多个阵列排布的垂直型薄膜晶体管的同时，简化制程。
请参阅图8，其为本申请第三实施例阵列基板的截面示意图。图8所示阵列基板与图7所示阵列基板基本相似，不同之处包括：第二薄膜晶体管层70的数目为两个，至少一个第一薄膜晶体管20a与至少一个第二薄膜晶体管70a在阵列基板的厚度方向上相邻且对应设置，且至少一个第一薄膜晶体管20a的第二电极203复用为与第一薄膜晶体管20a相邻且对应设置的第二薄膜晶体管70a的第三电极701。
在本实施例中，第一薄膜晶体管20a的第一有源图案204和与第一薄膜晶体管20a对应设置的第二薄膜晶体管70a的第二有源图案704连接，第一薄膜晶体管20a的第二绝缘层205和与第一薄膜晶体管20a对应设置的第二薄膜晶体管70a的第四绝缘层705连接。
需要说明的是，本实施例中的两个第二薄膜晶体管层70的第二有源图案704和一个第一薄膜晶体管层20中的第一有源图案204通过对同一个半导体层进行图案化得到，且两个第二薄膜晶体管层70的第二栅极706和一个第一薄膜晶体管层20中的第一栅极206通过对同一个栅极层进行图案化得到，两个第二薄膜晶体管层70的第四绝缘层705和一个第一薄膜晶体管层20中的第二绝缘层205为同一个绝缘层，两个第二薄膜晶体管层70和第一薄膜晶体管层20可以采用同一个制程制备得到，简化制程的同时，有利于增加薄膜晶体管的数目，进而提高包括阵列基板的显示面板的分辨率。
本申请还提供一种显示面板，显示面板包括上述任意一种阵列基板和发光元件，发光元件可以为液晶显示单元、微型发光二极管、次毫米发光二极管或者有机发光二极管。发光元件与至少一个第一薄膜晶体管电性连接，至少一个第一薄膜晶体管控制发光元件的开启。可以理解的是，发光元件也可以与至少一个第二薄膜晶体管电性连接。
以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (17)

1.一种阵列基板，其特征在于，所述阵列基板包括：
基板；以及
第一薄膜晶体管层，设置于所述基板上，所述第一薄膜晶体管层包括：
多个间隔设置的第一薄膜晶体管，所述第一薄膜晶体管包括：
第一电极，具有第一侧壁；
第二电极，具有第二侧壁；
第一有源图案，在所述阵列基板的厚度方向上延伸；以及
第一栅极，在所述阵列基板的厚度方向上延伸，且在垂直于所述阵列基板的厚度方向上位于所述第一有源图案远离所述第一电极和所述第二电极的一侧；以及
至少一个第一开口，贯穿所述第一薄膜晶体管层；
其中，至少两个所述第一薄膜晶体管的所述第一电极和所述第二电极围绕一个所述第一开口设置，且一个所述第一开口包括至少两个所述第一薄膜晶体管的所述第一电极的第一侧壁以及至少两个所述第一薄膜晶体管的所述第二电极的所述第二侧壁。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一电极设置于所述第二电极与所述基板之间，且所述第一薄膜晶体管还包括：
第一绝缘层，设置于所述第一电极与所述第二电极之间，所述第一绝缘层具有第三侧壁；以及
第二绝缘层，所述第二绝缘层的至少部分在所述阵列基板的厚度方向上延伸，且所述第二绝缘层的至少部分设置于所述第一有源图案与所述第一栅极之间；
其中，至少两个所述第一薄膜晶体管的所述第一绝缘层围绕一个所述第一开口设置，一个所述第一开口还包括至少两个所述第一薄膜晶体管的所述第一绝缘层的所述第三侧壁，且所述第一有源图案的部分位于所述第一绝缘层的所述第三侧壁上。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一开口包括：
第一子开口，至少两个所述第一薄膜晶体管的所述第二电极和所述第一绝缘层围绕所述第一子开口设置，且所述第一子开口包括所述第二电极的所述第二侧壁和所述第一绝缘层的所述第三侧壁，所述第二侧壁与所述第三侧壁共平面；以及
第二子开口，至少两个所述第一薄膜晶体管的所述第一电极围绕所述第二子开口设置，且所述第二子开口包括所述第一电极的所述第一侧壁，所述第二子开口与所述第一子开口连通，且所述第二子开口的尺寸小于所述第一子开口的尺寸。
4.根据权利要求2或3所述的阵列基板，其特征在于，所述第三侧壁的坡度大于或等于30度且小于或等于80度。
5.根据权利要求2或3所述的阵列基板，其特征在于，所述第一有源图案包括：
第一掺杂部，所述第一掺杂部的至少部分在所述第一电极的所述第一侧壁上延伸；
第二掺杂部，设置于所述第二电极远离所述第一电极的表面上；以及
第一沟道，连接在所述第一掺杂部与所述第二掺杂部之间，且所述第一沟道的至少部分在所述第一绝缘层的所述第三侧壁和所述第二电极的所述第二侧壁上延伸。
6.根据权利要求5所述的阵列基板，其特征在于，在垂直于所述阵列基板厚度的方向上所述第一掺杂部与所述第二掺杂部分别位于所述第一栅极的相对两侧，且所述第一沟道在所述基板上的正投影与所述第一栅极在所述基板上的正投影完全重合。
7.根据权利要求1或2所述的阵列基板，其特征在于，所述第一有源图案在所述基板上的正投影对应的图形为矩形，所述第一栅极在所述基板上的正投影对应的图形为矩形。
8.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：
至少两个断开部，至少两个所述断开部贯穿所述第一薄膜晶体管层，至少两个所述断开部围绕一个所述第一开口设置且与一个所述第一开口连通，且每个所述断开部位于对应一个所述第一开口设置的相邻两个所述第一薄膜晶体管之间，对应一个所述第一开口设置的相邻两个所述第一薄膜晶体管的所述第一电极和所述第二电极围绕一个所述第一开口设置。
9.根据权利要求1或8所述的阵列基板，其特征在于，所述阵列基板还包括：
环形槽，贯穿所述第一薄膜晶体管层，且环绕一个第一薄膜晶体管组设置，一个所述第一薄膜晶体管组包括至少两个所述第一薄膜晶体管，一个所述第一薄膜晶体管组的至少两个所述第一薄膜晶体管的所述第一电极和所述第二电极围绕一个所述第一开口设置。
10.根据权利要求2所述的阵列基板，其特征在于，多个所述第一薄膜晶体管的所述第一电极同层设置，多个所述第一薄膜晶体管的所述第二电极同层设置，多个所述第一薄膜晶体管的所述第一绝缘层同层设置，多个所述第一薄膜晶体管的所述第一有源图案同层设置，多个所述第一薄膜晶体管的所述第一栅极同层设置，多个所述第一薄膜晶体管的所述第二绝缘层同层设置。
11.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
第二薄膜晶体管层，设置于所述第一薄膜晶体管层远离所述基板的一侧，且包括多个间隔设置的第二薄膜晶体管，所述第二薄膜晶体管包括：
第三电极，具有第四侧壁；
第四电极，具有第五侧壁，且设置于所述第三电极远离所述基板的一侧；
第三绝缘层，具有第六侧壁，且设置于所述第三电极与所述第四电极之间；
第二有源图案，在所述阵列基板的厚度方向上延伸，且所述第二有源图案的部分位于所述第四侧壁、所述第五侧壁以及所述第六侧壁上；
第二栅极，在所述阵列基板的厚度方向上延伸，且在垂直于所述阵列基板的厚度方向上位于所述第二有源图案远离所述第三电极和所述第四电极的一侧；以及
第四绝缘层，所述第四绝缘层的至少部分在所述阵列基板的厚度方向上延伸，且所述第四绝缘层的至少部分设置于所述第二有源图案与所述第二栅极之间；以及
至少一个第二开口，贯穿所述第二薄膜晶体管层，与至少一个所述第一开口一对一设置，且每个所述第二开口与对应的所述第一开口连通；
其中，至少两个所述第二薄膜晶体管的所述第三电极、所述第四电极以及所述第三绝缘层围绕一个所述第二开口设置，且一个所述第二开口包括至少两个所述第二薄膜晶体管的所述第三电极的第四侧壁、至少两个所述第二薄膜晶体管的所述第四电极的所述第五侧壁以及至少两个所述第二薄膜晶体管的所述第三绝缘层的所述第六侧壁。
12.根据权利要求11所述的阵列基板，其特征在于，所述第一薄膜晶体管层中的多个所述第一薄膜晶体管与一个所述第二薄膜晶体管层中的多个所述第二薄膜晶体管在所述阵列基板的厚度方向上一对一设置。
13.根据权利要求12所述的阵列基板，其特征在于，所述第一薄膜晶体管层与所述第二薄膜晶体管层相邻设置，所述第一薄膜晶体管的所述第二电极复用为与所述第一薄膜晶体管相邻且对应设置的所述第二薄膜晶体管的所述第三电极。
14.根据权利要求12或13所述的阵列基板，其特征在于，所述第一薄膜晶体管的所述第一有源图案和与所述第一薄膜晶体管对应设置的所述第二薄膜晶体管的所述第二有源图案连接，所述第一薄膜晶体管的所述第二绝缘层和与所述第一薄膜晶体管对应设置的所述第二薄膜晶体管的所述第四绝缘层连接。
15.根据权利要求11或12所述的阵列基板，其特征在于，所述第二开口的尺寸大于对应的所述第一开口的尺寸。
16.一种显示面板，其特征在于，所述显示面板包括如权利要求1-15任一项所述阵列基板及发光元件，所述发光元件与至少一个所述第一薄膜晶体管电性连接。
17.一种如权利要求1-15任一项所述阵列基板的制造方法，其特征在于，所述方法包括如下步骤：
于基板上形成第一电极层和第二电极层；
形成贯穿所述第一电极层和所述第二电极层的至少一个开口，所述开口包括所述第一电极层的第一环形侧壁和所述第二电极层的第二环形侧壁；
至少于所述第一电极层的第一环形侧壁、所述第二电极层的第二环形侧壁以及所述基板上形成图案化半导体层；
至少于所述图案化半导体层远离所述第一电极层和第二电极层的表面上形成对应一个所述开口设置的至少两个间隔设置的第一栅极，对应一个所述开口设置的至少两个间隔设置的第一栅极的部分位于所述开口内；
形成贯穿所述图案化半导体层、所述第一电极层以及所述第二电极层的至少两个断开部，每个所述断开部位于对应一个所述第一开口设置的相邻两个所述第一栅极之间，至少两个所述断开部与所述开口连通，且至少两个断开部将所述图案化半导体层、所述第一电极层以及所述第二电极层分别断开为至少两个所述第一有源图案、至少两个所述第一电极以及至少两个所述第二电极。
CN202111348333.XA 2021-11-15 2021-11-15 阵列基板及其制造方法、显示面板 Active CN114122015B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111348333.XA CN114122015B (zh) 2021-11-15 2021-11-15 阵列基板及其制造方法、显示面板
PCT/CN2021/133535 WO2023082350A1 (zh) 2021-11-15 2021-11-26 阵列基板及其制造方法、显示面板
US17/618,463 US20240014216A1 (en) 2021-11-15 2021-11-26 Array substrate and manufacturing method and display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111348333.XA CN114122015B (zh) 2021-11-15 2021-11-15 阵列基板及其制造方法、显示面板

Publications (2)

Publication Number Publication Date
CN114122015A CN114122015A (zh) 2022-03-01
CN114122015B true CN114122015B (zh) 2023-08-22

Family

ID=80395495

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111348333.XA Active CN114122015B (zh) 2021-11-15 2021-11-15 阵列基板及其制造方法、显示面板

Country Status (3)

Country Link
US (1) US20240014216A1 (zh)
CN (1) CN114122015B (zh)
WO (1) WO2023082350A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117253799A (zh) * 2022-06-10 2023-12-19 中国科学院微电子研究所 一种晶体管器件的制造方法
CN118507493A (zh) * 2024-07-17 2024-08-16 Tcl华星光电技术有限公司 显示面板及显示终端

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730508A (zh) * 2012-10-16 2014-04-16 瀚宇彩晶股份有限公司 显示面板的垂直式薄膜晶体管结构及其制作方法
CN106328658A (zh) * 2015-07-02 2017-01-11 株式会社日本显示器 半导体装置
CN107221501A (zh) * 2017-05-26 2017-09-29 京东方科技集团股份有限公司 垂直型薄膜晶体管及其制备方法
CN108336092A (zh) * 2017-01-19 2018-07-27 三星显示有限公司 晶体管阵列面板
CN109873025A (zh) * 2019-04-11 2019-06-11 京东方科技集团股份有限公司 有机发光二极管阵列基板及显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629633B2 (en) * 2004-05-20 2009-12-08 Isaac Wing Tak Chan Vertical thin film transistor with short-channel effect suppression
CN105514173B (zh) * 2016-01-06 2018-09-04 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
KR102587728B1 (ko) * 2016-10-07 2023-10-12 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조방법
CN106953011B (zh) * 2017-03-28 2019-04-30 武汉华星光电技术有限公司 垂直沟道有机薄膜晶体管及其制作方法
CN106910778B (zh) * 2017-03-29 2020-02-18 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板
US10304959B2 (en) * 2017-07-17 2019-05-28 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Array substrate, display device, and method of manufacturing the same
KR20220099198A (ko) * 2021-01-05 2022-07-13 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730508A (zh) * 2012-10-16 2014-04-16 瀚宇彩晶股份有限公司 显示面板的垂直式薄膜晶体管结构及其制作方法
CN106328658A (zh) * 2015-07-02 2017-01-11 株式会社日本显示器 半导体装置
CN108336092A (zh) * 2017-01-19 2018-07-27 三星显示有限公司 晶体管阵列面板
CN107221501A (zh) * 2017-05-26 2017-09-29 京东方科技集团股份有限公司 垂直型薄膜晶体管及其制备方法
CN109873025A (zh) * 2019-04-11 2019-06-11 京东方科技集团股份有限公司 有机发光二极管阵列基板及显示装置

Also Published As

Publication number Publication date
WO2023082350A1 (zh) 2023-05-19
US20240014216A1 (en) 2024-01-11
CN114122015A (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
CN114122015B (zh) 阵列基板及其制造方法、显示面板
KR101987218B1 (ko) 어레이 기판, 그것의 제조 방법, 및 디스플레이 장치
CN110649043A (zh) 阵列基板、显示面板、显示装置及阵列基板的制备方法
TWI684815B (zh) 顯示面板及其製造方法
KR101383712B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US20030025444A1 (en) Flat panel display with high capacitance and method of manufacturing the same
CN103730508A (zh) 显示面板的垂直式薄膜晶体管结构及其制作方法
KR20120046555A (ko) 어레이 기판의 제조방법
CN109860305B (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
KR102520574B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
CN110112142B (zh) 阵列基板及其制造方法、显示面板及电子装置
CN112838100B (zh) 发光面板及其制作方法
KR100557732B1 (ko) 듀얼패널타입 유기전계발광장치 및 그 제조방법
CN113594213A (zh) 显示面板及显示装置
CN108807422A (zh) 阵列基板制作方法及阵列基板、显示面板
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR20120032273A (ko) 유기 발광 표시 장치 및 이의 제조 방법
CN114883370A (zh) 显示面板及其制备方法、显示终端
CN112820742A (zh) 显示面板的制备方法和显示面板
KR101012495B1 (ko) 액정표시장치용 어레이 기판 제조 방법
CN113540196B (zh) 一种可拉伸显示基板及显示装置
CN111864113B (zh) 显示背板及其制作方法和显示面板
TWI721584B (zh) 顯示裝置
CN118431234A (zh) 显示基板及其制备方法和显示面板
KR20080047935A (ko) 박막트랜지스터 기판과 이의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant