KR20220099198A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

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유춘기
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Abstract

본 발명은 전자 요소인 컴포넌트가 배치되는 영역에서도 이미지를 표시할 수 있도록 표시 영역이 확장된 표시 장치 및 그 제조 방법을 위하여, 제1 투과 영역이 정의된 기판; 상기 기판 상에 배치되고, 상기 제1 투과 영역을 사이에 두고 서로 이격된 복수의 표시 요소들; 및 상기 기판과 상기 복수의 표시 요소들 사이에 개재되고, 상기 제1 투과 영역에 대응하는 제1 개구를 갖는 절연층을 포함하고, 상기 제1 개구의 에지는 복수의 제1 볼록부들을 포함하는 표시 장치를 제공한다.

Description

표시 장치 및 그 제조 방법{Display apparatus and manufacturing the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치 중 표시 영역이 차지하는 면적을 확대하면서, 표시 장치에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로서 표시 영역 내측에 이미지 디스플레이가 아닌 다양한 기능을 부가하기 위한 영역을 갖는 표시 장치의 연구가 계속되고 있다.
본 발명이 해결하고자 하는 과제는 전자 요소인 컴포넌트가 배치되는 영역에서도 이미지를 표시할 수 있도록 표시 영역이 확장된 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 제1 투과 영역이 정의된 기판; 상기 기판 상에 배치되고, 상기 제1 투과 영역을 사이에 두고 서로 이격된 복수의 표시 요소들; 및 상기 기판과 상기 복수의 표시 요소들 사이에 개재되고, 상기 제1 투과 영역에 대응하는 제1 개구를 갖는 절연층을 포함하고, 상기 제1 개구의 에지는 복수의 제1 볼록부들을 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 복수의 제1 볼록부들은 각각 상기 제1 개구의 중심에서 멀어지는 방향으로 볼록하고, 상기 제1 개구의 에지는 상기 복수의 제1 볼록부들 중 서로 이웃하는 제1 볼록부들 사이에 위치하는 제1 오목부를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 개구의 상기 에지는, 상기 제1 개구의 중심을 사이에 두고 제1 방향으로 서로 이격된 제1 에지와 제2 에지; 및 상기 제1 개구의 상기 중심을 사이에 두고 제2 방향으로 서로 이격된 제3 에지와 제4 에지를 포함할 수 있다.
일 예에 따르면, 상기 제1 개구의 상기 에지는, 상기 제1 에지에 연결되는 제1 단, 및 상기 제3 에지에 연결되고 상기 제1 단에 대향하는 제2 단을 갖는 제5 에지; 및 상기 제1 에지에 연결되는 제1 단, 및 상기 제4 에지에 연결되고 상기 제1 단에 대향하는 제2 단을 갖는 제6 에지를 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 기판과 상기 절연층 사이에 개재되고, 상기 제1 개구에 대응하는 제2 개구를 갖는 도전층을 더 포함할 수 있다.
일 예에 따르면, 상기 제2 개구의 에지는 복수의 제2 볼록부들을 포함할 수 있다.
일 예에 따르면, 상기 도전층은 하부 도전층 및 상기 하부 도전층 상의 상부 도전층을 포함할 수 있다.
일 예에 따르면, 상기 하부 도전층의 제1 두께는 상기 상부 도전층의 제2 두께보다 작을 수 있다.
일 예에 따르면, 상기 상부 도전층은 언더컷 구조를 가질 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 도전층 상에 배치되고, 상기 복수의 표시 요소들과 전기적으로 각각 연결되는 복수의 트랜지스터들을 더 포함하고, 상기 도전층과 상기 복수의 트랜지스터들은 서로 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 기판에는 상기 제1 투과 영역을 포함하는 복수의 투과 영역들이 정의되고, 상기 절연층은 상기 제1 개구를 포함하고 상기 복수의 투과 영역들에 각각 대응하는 복수의 개구들을 가지고, 상기 복수의 개구들은 행 방향 및 열 방향을 따라 배열될 수 있다.
본 발명의 다른 관점에 따르면, 투과 영역이 정의된 기판을 준비하는 단계; 상기 기판 상에 도전 물질층을 형성하는 단계; 상기 도전 물질층 상에, 상기 투과 영역에 대응하는 제1 개구를 갖는 절연층을 형성하는 단계; 상기 도전 물질층 및 상기 절연층 상에 유기물층, 전극층, 및 캡핑층을 순차적으로 형성하는 단계; 및 상기 도전 물질층의 적어도 일부에 레이저를 조사하여 상기 제1 개구에 각각 대응하는 상기 유기물층의 일부, 상기 전극층의 일부, 및 상기 캡핑층의 일부를 제거하는 단계를 포함하고, 상기 제1 개구의 에지는 복수의 제1 볼록부들을 포함하는 표시 장치의 제조 방법이 제공된다.
일 예에 따르면, 상기 기판 상에 도전 물질층을 형성하는 단계는, 상기 기판 상에 제1 도전 물질층 및 제2 도전 물질층을 순차적으로 형성하는 단계를 포함할 수 있다.
일 예에 따르면, 상기 표시 장치의 제조 방법은 상기 제2 도전 물질층의 적어도 일부를 제거하여 상기 제1 개구에 대응하는 제2 개구를 갖는 상부 도전층을 형성하는 단계를 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치의 제조 방법은 상기 절연층 상에 화소 전극 물질층을 형성하는 단계; 및 상기 화소 전극 물질층의 적어도 일부를 제거하여 화소 전극을 형성하는 단계를 더 포함하고, 상기 화소 전극을 형성하는 단계와 상기 상부 도전층을 형성하는 단계는 동시에 이루어질 수 있다.
일 예에 따르면, 상기 화소 전극을 형성하는 단계와 상기 상부 도전층을 형성하는 단계는 습식 식각(wet etching) 공정을 통해 이루어질 수 있다.
일 예에 따르면, 상기 제2 개구의 에지는 복수의 제2 볼록부들을 포함할 수 있다.
일 예에 따르면, 상기 표시 장치의 제조 방법은 상기 제1 도전 물질층의 적어도 일부를 제거하여 상기 제2 개구에 대응하는 제3 개구를 갖는 하부 도전층을 형성하는 단계를 더 포함할 수 있다.
일 예에 따르면, 상기 유기물층의 일부, 상기 전극층의 일부, 및 상기 캡핑층의 일부를 제거하는 단계와 상기 하부 도전층을 형성하는 단계는 동시에 이루어질 수 있다.
일 예에 따르면, 상기 도전 물질층의 적어도 일부에 레이저를 조사하는 단계는, 상기 투과 영역에 대응하고, 상기 기판의 상면과 반대되는 상기 기판의 하면에 레이저를 조사하는 단계를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
본 발명의 다양한 실시예들에 따르면, 고품질의 이미지를 제공할 수 있는 표시 장치를 제공할 수 있으며, 컴포넌트가 수광하는 빛의 회절을 방지할 수 있다. 따라서, 표시 장치의 불량을 방지할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 화소의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 확대 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 다른 일부를 개략적으로 도시하는 확대 평면도이다.
도 8은 도 7의 일부분을 IX-IX'을 따라 절취한 예시적인 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 확대 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 절연층을 개략적으로 도시하는 확대 평면도이다.
도 11a는 도 10의 XII 부분을 개략적으로 도시하는 확대 평면도이다.
도 11b는 도 10의 XII 부분을 개략적으로 도시하는 확대 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 절연층을 개략적으로 도시하는 확대 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 절연층을 개략적으로 도시하는 확대 평면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 도전층을 개략적으로 도시하는 확대 평면도이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시하는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 표시 장치(1)는 표시 영역(DA)과 표시 영역(DA) 외측의 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 컴포넌트 영역(CA)과, 컴포넌트 영역(CA)을 적어도 부분적으로 둘러싸는 메인 영역(MDA)을 포함할 수 있다. 컴포넌트 영역(CA)과 메인 영역(MDA) 각각은 개별적으로 또는 함께 이미지를 디스플레이 할 수 있다. 주변 영역(PA)은 표시 요소들이 배치되지 않은 일종의 비표시 영역일 수 있다. 표시 영역(DA)은 주변 영역(PA)에 의해 전체적으로 둘러싸일 수 있다.
도 1은 메인 영역(MDA)의 내에 하나의 컴포넌트 영역(CA)이 위치하는 것을 도시한다. 다른 실시예로, 표시 장치(1)는 2개 이상의 컴포넌트 영역(CA)들을 가질 수 있고, 복수의 컴포넌트 영역(CA)들의 형상 및 크기는 서로 상이할 수 있다. 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 컴포넌트 영역(CA)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 1에서는 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 메인 영역(MDA)의 (+y 방향) 상측 중앙에 컴포넌트 영역(CA)이 배치된 것으로 도시하고 있으나, 컴포넌트 영역(CA)은 사각형인 메인 영역(MDA)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
표시 장치(1)는 표시 영역(DA)에 배치된 복수의 화소(PX)들을 이용하여 이미지를 제공할 수 있다. 표시 장치(1)는 메인 영역(MDA)에 배치된 복수의 메인 화소(PXm)들과 컴포넌트 영역(CA)에 배치된 복수의 보조 화소(PXa)들을 이용하여 이미지를 제공할 수 있다. 복수의 메인 화소(PXm)들 및 복수의 보조 화소(PXa)들 각각은 표시 요소를 구비할 수 있다. 복수의 메인 화소(PXm)들 및 복수의 보조 화소(PXa)들 각각은 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시 요소를 포함할 수 있다. 각 화소(PX)는 유기 발광 다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색 부화소, 녹색 부화소 및 청색 부화소 중 하나일 수 있다.
컴포넌트 영역(CA)에는 도 2를 참조하여 후술하는 것과 같이, 컴포넌트 영역(CA)에 대응하여 표시 패널의 하부에 전자 요소인 컴포넌트(40)가 배치될 수 있다. 컴포넌트(40)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상 소자를 구비할 수도 있다. 또는 컴포넌트(40)는 태양 전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(40)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(40)의 기능이 제한되는 것을 최소화하기 위해, 컴포넌트 영역(CA)은 컴포넌트(40)로부터 외부로 출력되거나 외부로부터 컴포넌트(40)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과 영역(TA)을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 패널 및 이를 구비하는 표시 장치의 경우, 컴포넌트 영역(CA)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
컴포넌트 영역(CA)에는 복수의 보조 화소(PXa)들이 배치될 수 있다. 복수의 보조 화소(PXa)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 컴포넌트 영역(CA)에서 표시되는 이미지는 보조 이미지로, 메인 영역(MDA)에서 표시되는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 컴포넌트 영역(CA)은 빛 및 음향이 투과할 수 있는 투과 영역(TA)을 구비하며, 투과 영역(TA) 상에 화소가 배치되지 않는 경우, 단위 면적 당 배치될 수 있는 보조 화소(PXa)들의 수가 메인 영역(MDA)에 단위 면적 당 배치되는 메인 화소(PXm)들의 수에 비해 적을 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 및 표시 패널(10)과 중첩 배치된 컴포넌트(40)를 포함할 수 있다. 표시 패널(10) 상부에는 표시 패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시 패널(10)은 컴포넌트(40)와 중첩되는 영역인 컴포넌트 영역(CA), 및 메인 이미지가 디스플레이 되는 메인 표시 영역(MDA)을 포함한다. 표시 패널(10)은 기판(100), 기판(100) 상의 도전층(BML), 도전층(BML) 상의 표시층(DISL), 및 기판(100) 하부에 배치된 보호 부재(PB)를 포함할 수 있다. 한편, 표시 패널(10)이 기판(100)을 포함하기에, 기판(100)에 컴포넌트 영역(CA) 및 메인 표시 영역(MDA)이 정의된다고 이해될 수 있다.
표시층(DISL)은 트랜지스터(TFT)를 포함하는 회로층(PCL), 표시 요소인 유기 발광 다이오드(OLED)를 포함하는 표시 요소층(EDL), 및 봉지 기판과 같은 밀봉 부재(ENCM)를 포함할 수 있다. 기판(100)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층들(IL, IL')이 배치될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시 패널(10)은 복수의 화소(PX)들을 이용하여 이미지를 제공할 수 있다. 화소(PX)들 중 메인 화소(PXm)는 메인 표시 영역(MDA)에 배치되고, 화소(PX)들 중 보조 화소(PXa)는 컴포넌트 영역(CA)에 배치될 수 있다. 메인 화소(PXm) 및 보조 화소(PXa) 각각은 트랜지스터(TFT) 및 트랜지스터(TFT)와 전기적으로 연결된 유기 발광 다이오드(OLED)를 포함할 수 있다. 다른 말로, 메인 화소(PXm) 및 보조 화소(PXa) 각각은 트랜지스터(TFT) 및 유기 발광 다이오드(OLED)를 통해 구현될 수 있다. 컴포넌트 영역(CA) 중 보조 화소(PXa)가 배치되는 영역은 보조 표시 영역으로 지칭될 수 있다.
또한, 컴포넌트 영역(CA)에는 표시 요소가 배치되지 않는 투과 영역(TA)이 배치될 수 있다. 투과 영역(TA)은 컴포넌트 영역(CA)에 대응되도록 배치된 컴포넌트(40)로부터 방출되는 빛/신호, 또는 컴포넌트(40)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 보조 표시 영역과 투과 영역(TA)은 컴포넌트 영역(CA) 내에서 교번적으로 배치될 수 있다.
기판(100)과 표시층(DISL), 예컨대 기판(100)과 트랜지스터(TFT) 사이 또는 기판(100)과 절연층들(IL, IL’) 사이에는 도전층(BML)이 배치될 수 있다. 도전층(BML)은 컴포넌트(40)에서 방출되거나 컴포넌트(40)로 향하는 빛이 지나갈 수 있는 적어도 하나의 개구(BML_OP)를 가질 수 있다. 도전층(BML)의 개구(BML_OP)는 투과 영역(TA)에 위치하며 컴포넌트(40)를 향하거나 컴포넌트(40)에서 방출된 빛의 이동을 허용할 수 있다. 도전층(BML)의 금속 물질 부분(또는, 금속 부분)은 컴포넌트 영역(CA)에 배치된 트랜지스터(TFT)들 사이의 좁은 틈 또는 트랜지스터(TFT)에 연결된 배선들 사이의 좁은 틈을 통해 빛이 회절하는 것을 방지할 수 있다.
도 2에 도시되지 않았지만, 도전층(BML)은 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 예컨대, 도전층(BML)은 트랜지스터(TFT)의 게이트 전극, 소스 전극, 또는 드레인 전극과 연결될 수 있다. 도전층(BML)은 트랜지스터(TFT)의 게이트 전극, 소스 전극, 또는 드레인 전극과 동일한 전압 레벨을 가질 수 있다. 도전층(BML)이 소정의 전압 레벨을 갖는 경우, 트랜지스터(TFT)의 성능 저하를 방지하거나 향상시킬 수 있다.
기판(100)과 표시층(DISL) 사이, 표시층(DISL) 내에 배치되는 절연층들(IL, IL’) 각각은 적어도 하나의 개구(IL_OP, IL'_OP)를 가질 수 있다. 절연층(IL, IL'_OP)들 각각의 개구(IL_OP, IL'_OP)를 통해 컴포넌트(40)에서 방출되거나 컴포넌트(40)로 향하는 빛이 지나갈 수 있다. 절연층들(IL, IL’) 각각의 개구(IL_OP, IL'_OP)는 투과 영역(TA)에 위치하며 컴포넌트(40)를 향하거나 컴포넌트(40)에서 방출된 빛의 이동을 허용할 수 있다.
한편, 후술할 도 15b 및 도 15c에 도시된 바와 같이 도전층(BML)의 개구(BML_OP)는 절연층들(IL, IL’)을 식각 마스크로 이용하여 형성되므로, 도전층(BML)의 개구(BML_OP)의 평면 형상은 절연층들(IL, IL’) 각각의 개구(IL_OP, IL'_OP)의 평면 형상과 실질적으로 대응될 수 있다.
표시 요소층(EDL)은 밀봉 부재(ENCM)로 커버될 수 있다. 밀봉 부재(ENCM)는 봉지 기판 또는 박막 봉지층일 수 있다.
일 실시예에 있어서, 밀봉 부재(ENCM)는 봉지 기판일 수 있다. 봉지 기판은 표시 요소층(EDL)을 사이에 두고 기판(100)과 마주보도록 배치될 수 있다. 봉지 기판과 표시 요소층(EDL) 사이에는 갭이 존재할 수 있다. 봉지 기판은 글래스를 포함할 수 있다. 기판(100)과 봉지 기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 도 1에서 전술한 주변 영역(PA)에 배치될 수 있다. 주변 영역(PA)에 배치된 실런트는 표시 영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
다른 실시예에 있어서, 밀봉 부재(ENCM)는 박막 봉지층일 수 있다. 박막 봉지층은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예컨대, 박막 봉지층은 제1 무기 봉지층, 제2 무기 봉지층, 및 이들 사이의 유기 봉지층을 포함할 수 있다.
보호 부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 보호 부재(PB)는 컴포넌트 영역(CA)에 대응되는 개구(PB_OP)를 구비할 수 있다. 보호 부재(PB)가 개구(PB_OP)를 구비함으로써, 컴포넌트 영역(CA)의 광 투과율을 향상시킬 수 있다. 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
컴포넌트 영역(CA)의 면적은 컴포넌트(40)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 보호 부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 컴포넌트 영역(CA)의 면적과 일치하지 않을 수 있다.
또한, 컴포넌트 영역(CA)에는 복수의 컴포넌트(40)들이 배치될 수 있다. 컴포넌트(40)들은 서로 기능을 달리할 수 있다. 예컨대, 컴포넌트(40)들은 카메라(촬상 소자), 태양 전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 3을 참조하면, 표시 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치될 수 있다. 기판(100)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 메인 이미지가 표시되는 메인 표시 영역(MDA)과, 투과 영역(TA)을 가지며 보조 이미지가 표시되는 컴포넌트 영역(CA)을 포함할 수 있다. 보조 이미지는 메인 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 보조 이미지는 메인 이미지로부터 독립된 이미지일 수도 있다.
메인 표시 영역(MDA)에는 복수의 메인 화소(PXm)들이 배치된다. 메인 화소(PXm)들은 각각 유기 발광 다이오드(OLED)와 같은 표시 요소로 구현될 수 있다. 각 메인 화소(PXm)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 메인 표시 영역(MDA)은 밀봉 부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
컴포넌트 영역(CA)은 도 1에서 전술한 바와 같이 메인 표시 영역(MDA)의 일측에 위치하거나, 표시 영역(DA)의 내측에 배치되어 메인 표시 영역(MDA)에 의해 둘러싸일 수 있다. 컴포넌트 영역(CA)에는 복수의 보조 화소(PXa)들이 배치된다. 복수의 보조 화소(PXa)들은 각각 유기 발광 다이오드(OLED)와 같은 표시 요소에 의해서 구현될 수 있다. 각 보조 화소(PXa)는 예컨대, 적색, 녹색, 청색, 또는 백색의 광을 방출할 수 있다. 컴포넌트 영역(CA)은 밀봉 부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
컴포넌트 영역(CA)은 투과 영역(TA)을 가질 수 있다. 투과 영역(TA)은 복수의 보조 화소(PXa)들을 둘러싸도록 배치될 수 있다. 또는 투과 영역(TA)은 복수의 보조 화소(PXa)들과 격자 형태로 배치될 수도 있다.
컴포넌트 영역(CA)은 투과 영역(TA)을 갖기에, 컴포넌트 영역(CA)의 해상도는 메인 표시 영역(MDA)의 해상도보다 낮을 수 있다. 예컨대, 컴포넌트 영역(CA)의 해상도는 메인 표시 영역(MDA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/12.25, 1/16 등일 수 있다. 예컨대 메인 표시 영역(MDA)의 해상도는 약 400ppi 이상이고, 컴포넌트 영역(CA)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
한편, 도 3에서는 컴포넌트 영역(CA)이 하나인 경우를 도시하고 있으나, 컴포넌트 영역(CA)은 복수로 구비될 수 있다. 이 경우, 복수의 컴포넌트 영역(CA)은 서로 이격되어 배치되며, 하나의 컴포넌트 영역(CA)에 대응하여 제1 카메라가 배치되고, 다른 컴포넌트 영역(CA)에 대응하여 제2 카메라가 배치될 수 있다. 또는, 하나의 컴포넌트 영역(CA)에 대응하여 카메라가 배치되고, 다른 컴포넌트 영역(CA)에 대응하여 적외선 센서가 배치될 수 있다. 복수의 컴포넌트 영역(CA)의 형상 및 크기는 서로 다르게 구비될 수 있다.
컴포넌트 영역(CA)은 원형, 타원형, 다각형 또는 비정형 형상으로 구비될 수 있다. 일부 실시예에서, 컴포넌트 영역(CA)은 팔각형으로 구비될 수 있다. 컴포넌트 영역(CA)은 사각형, 육각형 등 다양한 형태의 다각형으로 구비될 수 있다.
화소(PX)들 각각은 주변 영역(PA)에 배치된 외곽 회로들과 전기적으로 연결될 수 있다. 주변 영역(PA)에는 제1 게이트 구동 회로(GDRV1), 제2 게이트 구동 회로(GDRV2), 패드부(PAD), 구동 전압 공급 라인(11) 및 공통 전압 공급 라인(13)이 배치될 수 있다.
제1 게이트 구동 회로(GDRV1)는 ±x 방향으로 연장된 게이트 라인(GL)과 연결될 수 있다. 게이트 라인(GL)은 동일 행에 위치하는 화소(PX)들에 연결될 수 있으며, 게이트 라인(GL)을 통해 동일 행에 위치하는 화소(PX)들에 전기적 신호를 순차적으로 전달할 수 있다.
도 3에서는 게이트 라인(GL)을 하나의 배선으로 도시하고 있으나, 게이트 라인(GL) 각각은 복수의 배선들로 이루어질 수 있다. 게이트 라인(GL)은 스캔 라인, 발광 제어 라인 등을 포함할 수 있다.
제1 게이트 구동 회로(GDRV1)는 스캔 구동 회로 및 발광 제어 구동 회로를 포함할 수 있다. 제1 게이트 구동 회로(GDRV1)에 포함된 스캔 구동 회로는 스캔 라인을 통해 동일 행에 위치하는 화소(PX)들에 스캔 신호를 제공할 수 있다. 또한, 제1 게이트 구동 회로(GDRV1)에 포함된 발광 제어 구동 회로는 발광 제어 라인을 통해 동일 행에 위치하는 화소(PX)들에 발광 제어 신호를 제공할 수 있다. 제1 게이트 구동 회로(GDRV1)를 기준으로 설명하였으나 제2 게이트 구동 회로(GDRV2)도 동일하게 적용될 수 있다.
제2 게이트 구동 회로(GDRV2)는 표시 영역(DA)을 사이에 두고 제1 게이트 구동 회로(GDRV1)와 나란하게 배치될 수 있다. 표시 영역(DA)에 배치된 화소(PX)들은 제1 게이트 구동 회로(GDRV1)와 제2 게이트 구동 회로(GDRV2)에 공통으로 연결될 수 있다. 다른 실시예로, 표시 영역(DA)에 배치된 화소(PX)들 중 일부는 제1 게이트 구동 회로(GDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2 게이트 구동 회로(GDRV2)에 연결될 수 있다. 다른 실시예로, 제1 게이트 구동 회로(GDRV1) 또는 제2 게이트 구동 회로(GDRV2) 중 하나는 생략될 수 있다.
패드부(PAD)는 기판(100)의 일측에 배치될 수 있다. 패드부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 연결될 수 있다. 표시 회로 보드(30)에는 표시 구동부(32)가 배치될 수 있다.
표시 구동부(32)는 제1 게이트 구동 회로(GDRV1)와 제2 게이트 구동 회로(GDRV2)에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(32)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 데이터 라인(DL)을 통해 동일 열에 위치하는 화소(PX)들에 전달될 수 있다.
표시 구동부(32)는 구동 전압 공급 라인(11)에 구동 전압(ELVDD, 도 4)을 공급할 수 있고, 공통 전압 공급 라인(13)에 공통 전압(ELVSS, 도 4)을 공급할 수 있다. 구동 전압(ELVDD)은 구동 전압 공급 라인(11)과 연결된 구동 전압선(PL)을 통해 화소(PX)들에 인가되고, 공통 전압(ELVSS)은 공통 전압 공급 라인(13)과 연결되어 표시 요소의 대향 전극(223, 도 8)에 인가될 수 있다.
구동 전압 공급 라인(11)은 메인 표시 영역(MDA)의 하측에서 ±x 방향으로 연장되어 구비될 수 있다. 공통 전압 공급 라인(13)은 루프 형상에서 일측이 개방된 형상을 가질 수 있으며, 메인 표시 영역(MDA)을 부분적으로 둘러쌀 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4를 참조하면, 화소(PX)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결된 화소 회로(PC), 및 화소 회로(PC)에 연결된 유기 발광 다이오드(OLED)를 포함할 수 있다.
화소 회로(PC)는 구동 트랜지스터(T1), 스캔 트랜지스터(T2) 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 구동 트랜지스터(T1)와 스캔 트랜지스터(T2)는 박막 트랜지스터로 형성될 수 있다.
스캔 트랜지스터(T2)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결되며, 스캔 라인(SL)을 통해 입력되는 스캔 신호(Sn)에 동기화하여 데이터 라인(DL)을 통해 입력된 데이터 전압(Dm)을 구동 트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 스캔 트랜지스터(T2) 및 구동 전압선(PL)에 연결되며, 스캔 트랜지스터(T2)로부터 전달받은 데이터 전압(Dm)과 구동 전압선(PL)에 공급되는 구동 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 트랜지스터(T1)는 구동 전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동 전압선(PL)으로부터 유기 발광 다이오드(OLED)를 흐르는 구동 전류의 크기를 제어할 수 있다. 유기 발광 다이오드(OLED)는 구동 전류에 의해 구동 전류의 크기에 대응하는 휘도로 빛을 방출할 수 있다.
도 4에서는 화소 회로(PC)가 2개의 트랜지스터 및 1개의 스토리지 커패시터를 포함하는 예를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소 회로(PC)는 3개 이상의 트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소 회로(PC)는 7개의 트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다. 이에 대해서는 도 5에서 후술하고자 한다.
도 5는 본 발명의 다른 실시예에 따른 화소의 등가 회로도이다.
도 5를 참조하면, 하나의 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 전기적으로 연결된 유기 발광 다이오드(OLED)를 포함할 수 있다.
일 예로, 화소 회로(PC)는, 도 5에 도시된 바와 같이, 제1 내지 제7 트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함한다. 제1 내지 제7 트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)는 제1 내지 제3 스캔 신호(Sn, Sn-1, Sn+1)을 각각 전달하는 제1 내지 제3 스캔 라인(SL, SL-1, SL+1), 데이터 전압(Dm)을 전달하는 데이터 라인(DL), 발광 제어 신호(En)를 전달하는 발광 제어 라인(EL), 구동 전압(ELVDD)을 전달하는 구동 전압선(PL), 초기화 전압(Vint)을 전달하는 초기화 전압선(VL) 및 공통 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 박막 트랜지스터로 형성될 수 있다.
제1 박막 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 박막 트랜지스터(T2)는 스캔 트랜지스터로 지칭되고, 제3 박막 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 제4 박막 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭되고, 제5 박막 트랜지스터(T5)는 제1 발광 제어 트랜지스터로 지칭되고, 제6 박막 트랜지스터(T6)는 제2 발광 제어 트랜지스터로 지칭되고, 제7 박막 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.
스토리지 커패시터(Cst)는 구동 전압선(PL)과 구동 트랜지스터(T1)의 게이트 사이에 연결된다. 스토리지 커패시터(Cst)는 구동 전압선(PL)에 연결되는 상부 전극(CE2), 및 구동 트랜지스터(T1)의 게이트에 연결되는 하부 전극(CE1)을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전압선(PL)에서 유기 발광 다이오드(OLED)로 흐르는 구동 전류(IOLED)의 크기를 제어할 수 있다. 구동 트랜지스터(T1)는 스토리지 커패시터(Cst)의 하부 전극(CE1)에 연결되는 게이트, 제1 발광 제어 트랜지스터(T5)를 통해 구동 전압선(PL)에 연결되는 소스, 제2 발광 제어 트랜지스터(T6)를 통해 유기 발광 다이오드(OLED)에 연결되는 드레인을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(IOLED)를 유기 발광 다이오드(OLED)에 출력할 수 있다. 구동 전류(IOLED)의 크기는 구동 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(T1)로부터 구동 전류(IOLED)를 수신하고, 구동 전류(IOLED)의 크기에 따른 밝기로 발광할 수 있다.
스캔 트랜지스터(T2)는 제1 스캔 신호(Sn)에 응답하여 데이터 전압(Dm)을 구동 트랜지스터(T1)의 소스에 전달한다. 스캔 트랜지스터(T2)는 제1 스캔 라인(SL)에 연결되는 게이트, 데이터 라인(DL)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
보상 트랜지스터(T3)는 구동 트랜지스터(T1)의 드레인과 게이트 사이에 직렬로 연결되며, 제1 스캔 신호(Sn)에 응답하여 구동 트랜지스터(T1)의 드레인과 게이트를 서로 연결한다. 보상 트랜지스터(T3)는 제1 스캔 라인(SL)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 구동 트랜지스터(T1)의 게이트에 연결되는 드레인을 가질 수 있다. 도 5에서는 보상 트랜지스터(T3)가 한 개의 트랜지스터로 구성되는 것으로 도시하고 있으나, 보상 트랜지스터(T3)는 서로 직렬로 연결되는 2개의 트랜지스터를 포함할 수 있다.
게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(Sn-1)에 응답하여 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트에 인가한다. 게이트 초기화 트랜지스터(T4)는 제2 스캔 라인(SL-1)에 연결되는 게이트, 구동 트랜지스터(T1)의 게이트에 연결되는 소스, 및 초기화 전압선(VL)에 연결되는 드레인을 가질 수 있다. 도 5에서는 게이트 초기화 트랜지스터(T4)는 한 개의 트랜지스터로 구성되는 것으로 도시하고 있으나, 게이트 초기화 트랜지스터(T4)가 서로 직렬로 연결되는 2개의 트랜지스터를 포함할 수 있다.
애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(Sn+1)에 응답하여 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가한다. 애노드 초기화 트랜지스터(T7)는 제3 스캔 라인(SL+1)에 연결되는 게이트, 유기 발광 다이오드(OLED)의 애노드에 연결되는 소스, 및 초기화 전압선(VL)에 연결되는 드레인을 가질 수 있다.
제1 발광 제어 트랜지스터(T5)는 발광 제어 신호(En)에 응답하여 구동 전압선(PL)과 구동 트랜지스터(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 트랜지스터(T5)는 발광 제어 라인(EL)에 연결되는 게이트, 구동 전압선(PL)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제2 발광 제어 트랜지스터(T6)는 발광 제어 신호(En)에 응답하여 구동 트랜지스터(T1)의 드레인과 유기 발광 다이오드(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 트랜지스터(T6)는 발광 제어 라인(EL)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 유기 발광 다이오드(OLED)의 애노드에 연결되는 드레인을 가질 수 있다.
제2 스캔 신호(Sn-1)는 이전 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(Sn+1)는 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(Sn+1)는 다음 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다.
본 실시예에서, 제1 내지 제7 트랜지스터(T1 내지 T7)는 실리콘을 포함하는 반도체층을 포함할 수 있다. 일 예로, 제1 내지 제7 트랜지스터(T1 내지 T7)는 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 반도체층을 포함할 수 있다. 폴리실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층들은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 반도체층(A)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 또 다른 예로, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 일부 반도체층은 저온 폴리실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 산화물 반도체(IGZO 등)로 형성될 수도 있다.
이하에서 일 실시예에 따른 표시 장치의 한 화소(PX)의 구체적인 동작 과정을 상세히 설명한다. 도 5에 도시된 바와 같이, 제1 내지 제7 트랜지스터(T1 내지 T7)는 p형 MOSFET인 것으로 가정한다.
우선, 하이 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 오프되고, 구동 트랜지스터(T1)는 구동 전류(IOLED)의 출력을 멈추고, 유기 발광 다이오드(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(Sn-1)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 트랜지스터(T4)가 턴 온되며, 초기화 전압(Vint)은 구동 트랜지스터(T1)의 게이트, 즉, 스토리지 커패시터(Cst)의 하부 전극(CE1)에 인가된다. 스토리지 커패시터(Cst)에는 구동 전압(ELVDD)과 초기화 전압(Vint)의 차(ELVDD - Vint)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(Sn)가 수신되는 데이터 기입 기간 동안, 스캔 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm)은 구동 트랜지스터(T1)의 소스에 수신된다. 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 트랜지스터(T1)의 게이트 전압은 초기화 전압(Vint)에서 상승한다. 구동 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm - |Vth|)과 동일해지면, 구동 트랜지스터(T1)이 턴 오프되면서 구동 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 스토리지 커패시터(Cst)에는 구동 전압(ELVDD)과 데이터 보상 전압(Dm - |Vth|)의 차(ELVDD - Dm + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(Sn+1)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 트랜지스터(T7)가 턴 온되며, 초기화 전압(Vint)은 유기 발광 다이오드(OLED)의 애노드에 인가된다. 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가하여 유기 발광 다이오드(OLED)를 완전히 비발광시킴으로써, 다음 프레임에 화소(PX)가 블랙 계조에 대응하는 데이터 전압(Dm)을 수신하였지만, 유기 발광 다이오드(OLED)가 미세하게 발광하는 현상을 제거할 수 있다.
제1 스캔 신호(Sn)와 제3 스캔 신호(Sn+1)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 온되고, 구동 트랜지스터(T1)는 스토리지 커패시터(Cst)에 저장되었던 전압, 즉, 구동 트랜지스터(T1)의 소스-게이트 전압(ELVDD - Dm + |Vth|)에서 구동 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm)에 대응하는 구동 전류(IOLED)를 출력하고, 유기 발광 다이오드(OLED)는 구동 전류(IOLED)의 크기에 대응하는 휘도로 발광할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 확대 평면도이다.
도 6을 참조하면, 메인 표시 영역(MDA)에는 메인 화소 유닛(PXum)들이 배열될 수 있다. 메인 화소 유닛(PXum)들 각각은 제1 메인 화소(PXm1), 제2 메인 화소(PXm2), 및 제3 메인 화소(PXm3)를 포함할 수 있다. 제1 메인 화소(PXm1), 제2 메인 화소(PXm2), 및 제3 메인 화소(PXm3)는 서로 다른 색상의 광을 방출할 수 있다. 예컨대, 제1 메인 화소(PXm1)는 적색 광을 방출하고, 제2 메인 화소(PXm2)는 녹색 광을 방출하고, 제3 메인 화소(PXm3)는 청색 광을 방출할 수 있다.
일 실시예에 있어서, 제1 메인 화소(PXm1), 제2 메인 화소(PXm2), 및 제3 메인 화소(PXm3)는 펜타일 타입으로 배치될 수 있다.
제1 행(1N)에는 제1 메인 화소(PXm1)들과 제3 메인 화소(PXm3)들이 ±x 방향을 따라 서로 교대로 배치되고, 인접한 제2 행(2N)에는 제2 메인 화소(PXm2)들이 소정 간격 이격되어 배치될 수 있다. 제3 행(3N)에는 제3 메인 화소(PXm3)들과 제1 메인 화소(PXm1)들이 ±x 방향을 따라 서로 교대로 배치되고, 인접한 제4 행(4N)에는 제2 메인 화소(PXm2)들이 소정 간격 이격되어 배치될 수 있다. 이와 같은 메인 화소들의 배치가 제n 행까지 반복될 수 있다. 여기서, n은 자연수이다.
일 실시예에 있어서, 도 6에 도시된 바와 같이, 제3 메인 화소(PXm3) 및 제1 메인 화소(PXm1)의 크기(또는, 폭)는 제2 메인 화소(PXm2)의 크기(또는, 폭)보다 크게 구비될 수 있다.
제1 행(1N)에 배치된 제1 메인 화소(PXm1)들 및 제3 메인 화소(PXm3)들과 제2 행(2N)에 배치된 제2 메인 화소(PXm2)들은 서로 엇갈려서 배치될 수 있다. 다른 말로, 제1 열(1M)에는 제1 메인 화소(PXm1)들 및 제3 메인 화소(PXm3)들이 ±y 방향을 따라 서로 교대로 배치되고, 인접한 제2 열(2M)에는 제2 메인 화소(PXm2)들이 소정 간격 이격되어 배치될 수 있다. 제3 열(3M)에는 제3 메인 화소(PXm3)들 및 제1 메인 화소(PXm1)들이 ±y 방향을 따라 교대로 배치되고, 인접한 제4 열(4M)에는 제2 메인 화소(PXm2)들이 소정 간격 이격되어 배치될 수 있다. 이와 같은 메인 화소들의 배치가 제m 열까지 반복될 수 있다. 여기서, m은 자연수이다.
이와 같은 화소 배열 구조를 다르게 표현하면, 제2 메인 화소(PXm2)의 중심점을 사각형의 중심점으로 하는 가상의 사각형(VS)의 꼭지점 중에 서로 마주보는 제1 꼭지점과 제3 꼭지점에는 제1 메인 화소(PXm1)가 배치되며, 나머지 꼭지점인 제2 꼭지점과 제4 꼭지점에는 제3 메인 화소(PXm3)가 배치되어 있다고 표현할 수 있다. 이때, 가상의 사각형(VS)은 직사각형, 마름모, 정사각형 등 다양하게 변형될 수 있다.
이러한 화소 배열 구조를 펜타일 매트릭스(Pentile Matrix) 구조, 또는 펜타일 구조라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소로 고해상도를 구현할 수 있다.
도 6에서는 메인 표시 영역(MDA)에 배치된 메인 화소 유닛(PXum)들이 펜타일 매트릭스 구조로 배치된 것으로 도시하나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로서, 메인 화소 유닛(PXum)들, 예컨대 제1 메인 화소(PXm1), 제2 메인 화소(PXm2), 및 제3 메인 화소(PXm3)는 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 다른 일부를 개략적으로 도시하는 확대 평면도이다.
도 7을 참조하면, 컴포넌트 영역(CA)에는 보조 화소 유닛(PXua)들이 배열될 수 있다. 보조 화소 유닛(PXua)들 각각은 제1 보조 화소(PXa1), 제2 보조 화소(PXa2), 및 제3 보조 화소(PXa3)를 포함할 수 있다. 제1 보조 화소(PXa1), 제2 보조 화소(PXa2), 및 제3 보조 화소(PXa3)는 서로 다른 색상의 광을 방출할 수 있다. 예컨대, 제1 보조 화소(PXa1)는 적색 광을 방출하고, 제2 보조 화소(PXa2)는 녹색 광을 방출하고, 제3 보조 화소(PXa3)는 청색 광을 방출할 수 있다.
일 실시예에 있어서, 제1 보조 화소(PXa1), 제2 보조 화소(PXa2), 및 제3 보조 화소(PXa3)는 도 6을 참조하여 설명한 제1 메인 화소(PXm1), 제2 메인 화소(PXm2), 및 제3 메인 화소(PXm3)와 마찬가지로 펜타일 매트릭스 구조로 배치될 수 있다. 다른 실시예로, 제1 보조 화소(PXa1), 제2 보조 화소(PXa2), 및 제3 보조 화소(PXa3)는 메인 표시 영역(MDA, 도 6)에 배치된 제1 메인 화소(PXm1), 제2 메인 화소(PXm2), 및 제3 메인 화소(PXm3)와 다른 배열 구조, 예컨대, 스트라이프 구조, 모자이크 배열 구조, 델타 배열 구조 등과 같은 배열 구조로 배치될 수 있다.
컴포넌트 영역(CA)은 투과 영역(TA)을 포함할 수 있다. 투과 영역(TA)들은 상호 이격되되, ±x 방향 및 ±y 방향을 따라 이차원적으로 배열될 수 있다. 보조 화소 유닛(PXua)들은 투과 영역(TA) 주변에 배치될 수 있다. 예컨대, 보조 화소 유닛(PXua)들이 소정의 그룹(PG, 이하, 화소 그룹이라 함)을 이루어 투과 영역(TA) 주변에 배치될 수 있다.
화소 그룹(PG)은 복수의 보조 화소 유닛(PXua)들을 사전 설정된 단위로 묶은 집합체로 정의할 수 있다. 예컨대, 하나의 화소 그룹(PG)은 펜타일 구조로 배열된 8개의 보조 화소 유닛(PXua)들을 포함할 수 있으며, 도 7은 하나의 화소 그룹(PG)이 2개의 제1 보조 화소(PXa1), 4개의 제2 보조 화소(PXa2), 2개의 제3 보조 화소(PXa3)를 포함하는 것을 도시한다.
투과 영역(TA)은 화소 그룹(PG)들 사이에 배치될 수 있다. 예컨대, ±x 방향(또는 ±y 방향, 또는 ±x 방향과 ±y 방향에 비스듬한 방향)을 따라 인접한 두 개의 화소 그룹(PG) 사이에 투과 영역(TA)이 배치될 수 있다.
투과 영역(TA)은 앞서 도 2를 참조하여 설명한 바와 같이 빛이 투과할 수 있는 영역으로서, 보조 화소 유닛(PXua)들이 배치되지 않는 영역이다. 도 7에 도시된 하나의 단위(U)를 참조하면, 하나의 단위(U)는 하나의 투과 영역(TA)과 그 주변의 화소 그룹(PG)들을 포함할 수 있다. 하나의 단위(U)에서 투과 영역(TA)이 차지하는 면적과 화소 그룹(PG)들이 차지하는 면적은 트레이드 오프의 관계를 갖는다.
예컨대, 컴포넌트가 광량을 많이 필요로 하는 경우, 하나의 단위(U)에서 투과 영역(TA)이 차지하는 면적을 상대적으로 크게 하고 화소 그룹(PG)이 차지하는 면적을 상대적으로 작게 할 수 있다. 또는, 컴포넌트가 광량을 적게 필요로 하는 경우, 하나의 단위(U)에서 투과 영역(TA)이 차지하는 면적을 상대적으로 작게 하고 화소 그룹(PG)이 차지하는 면적을 상대적으로 크게 할 수 있다. 일 실시예로, 도 7은 하나의 단위(U)에서 화소 그룹(PG)이 차지하는 면적이 단위(U)에 해당하는 면적의 약 1/4 인 것을 도시하나, 다른 실시예로서 하나의 단위(U)에서 화소 그룹(PG)이 차지하는 면적은 단위(U)의 면적의 약 1/4 보다 클 수 있다.
투과 영역(TA)은 도 7에 도시된 바와 같이 전체적으로 다각형(또는 타원형, 원형)이면서 에지가 요철을 갖는 구조를 가질 수 있다. 다른 실시예로, 투과 영역(TA)은 대략 십자가 형상을 가질 수 있으며, 에지가 요철을 갖는 구조를 가질 수 있다.
도 8은 도 7의 일부분을 IX-IX'을 따라 절취한 예시적인 단면도이다.
도 8을 참조하면, 기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있다. 예컨대, 고분자 수지는 폴리에테르설폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(110)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
도전층(BML)은 기판(100)과 후술할 화소 회로(PC) 사이, 예컨대 기판(100)과 버퍼층(110) 사이에 배치될 수 있다. 도전층(BML)은 트랜지스터(TFT)들과 서로 적어도 일부 중첩할 수 있다.
도전층(BML)은 투과 영역(TA)에 대응하는 개구(BML_OP)를 가질 수 있다. 후술할 도 14에 도시된 바와 같이 도전층(BML)의 개구(BML_OP)는 평면 상에서 전체적으로 다각형(또는 타원형, 원형)이면서 에지가 요철을 갖는 구조를 가질 수 있다. 다른 실시예로, 도전층(BML)의 개구(BML_OP)는 대략 십자가 형상을 가질 수 있으며, 에지가 요철을 갖는 구조를 가질 수 있다.
일 실시예에 있어서, 도 8에 도시된 바와 같이 도전층(BML)은 하부 도전층(105a) 및 상부 도전층(105b)을 포함할 수 있다. 하부 도전층(105a)은 투과 영역(TA)에 대응하는 제1 개구(105a_OP)를 갖고, 상부 도전층(105b)은 투과 영역(TA)에 대응하는 제2 개구(105b_OP)를 가질 수 있다.
도전층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu), 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(ln2O3), 인듐갈륨산화물(IGO), 및/또는 알루미늄아연산화물(AZO)을 포함할 수 있다. 예컨대, 도전층(BML)의 하부 도전층(105a)은 티타늄(Ti), 크롬(Cr), 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(ln2O3), 인듐갈륨산화물(IGO), 및 알루미늄아연산화물(AZO) 중 적어도 하나를 포함할 수 있고, 도전층(BML)의 상부 도전층(105b)은 몰리브덴(Mo)을 포함할 수 있다.
트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함하는 화소 회로(PC)는 버퍼층(110) 상에 배치될 수 있다. 트랜지스터(TFT)는 반도체층(ACT), 반도체층(ACT)의 채널 영역과 중첩하는 게이트 전극(GE), 및 반도체층(ACT)의 소스 영역 및 드레인 영역에 각각 연결된 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
화소 회로(PC) 내에는 무기 절연층(IIL)들이 배치될 수 있다. 예컨대, 도 8에 도시된 바와 같이 도전층(BML)과 반도체층(ACT) 사이에는 버퍼층(110)이 개재되고, 반도체층(ACT)과 게이트 전극(GE) 사이에는 게이트 절연층(111)이 개재되고, 게이트 전극(GE)과 소스 전극(SE), 또는 게이트 전극(GE)과 드레인 전극(DE) 사이에는 제1 층간 절연층(113) 및 제2 층간 절연층(115)이 배치될 수 있다.
일 실시예에 있어서, 무기 절연층(IIL)들 각각은 투과 영역(TA)에 대응하는 개구(IIL_OP)를 가질 수 있다. 예컨대, 버퍼층(110)은 투과 영역(TA)에 대응하는 제3 개구(110OP)를 갖고, 게이트 절연층(111)은 투과 영역(TA)에 대응하는 제4 개구(111OP)를 갖고, 제1 층간 절연층(113)은 투과 영역(TA)에 대응하는 제5 개구(113OP)를 갖고, 제2 층간 절연층(115)은 투과 영역(TA)에 대응하는 제6 개구(115OP)를 가질 수 있다.
한편, 후술할 도 10에 도시된 바와 같이 무기 절연층(IIL)의 개구(IIL_OP)는 평면 상에서 전체적으로 다각형(또는 타원형, 원형)이면서 에지가 요철을 갖는 구조를 가질 수 있다. 다른 실시예로, 후술할 도 12 및 도 13에 도시된 바와 같이 무기 절연층(IIL)의 개구(IIL_OP)는 대략 십자가 형상을 가질 수 있으며, 에지가 요철을 갖는 구조를 가질 수 있다.
스토리지 커패시터(Cst)는 트랜지스터(TFT)와 중첩하여 배치될 수 있다. 스토리지 커패시터(Cst)는 서로 중첩하는 하부 전극(CE1)과 상부 전극(CE2)을 포함할 수 있다. 일부 실시예에서, 트랜지스터(TFT)의 게이트 전극(GE)이 스토리지 커패시터(Cst)의 하부 전극(CE1)을 포함할 수 있다. 다른 말로, 트랜지스터(TFT)의 게이트 전극(GE)은 스토리지 커패시터(Cst)의 하부 전극(CE1)으로 기능할 수 있다. 하부 전극(CE1)과 상부 전극(CE2) 사이에 제1 층간 절연층(113)이 배치될 수 있다.
반도체층(ACT)은 폴리 실리콘을 포함할 수 있다. 일부 실시예에서, 반도체층(ACT)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 일부 실시예에서, 반도체층(ACT)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 반도체층(ACT)은 채널 영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
게이트 절연층(111)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
게이트 전극(GE) 또는 하부 전극(CE1)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다.
제1 층간 절연층(113)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
상부 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제2 층간 절연층(115)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
소스 전극(SE) 또는 드레인 전극(DE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다. 예컨대, 소스 전극(SE) 또는 드레인 전극(DE)은 티타늄층/알루미늄층/티타늄층의 3층 구조일 수 있다. 소스 전극(SE) 또는 드레인 전극(DE)은 적어도 하나의 무기 절연층(IIL)에 형성된 콘택홀(CNT)을 통해 반도체층(ACT)과 전기적으로 연결될 수 있다.
평탄화 절연층(117)은 그 아래에 배치된 적어도 하나의 무기 절연층(IIL), 예컨대 게이트 절연층(111), 제1 층간 절연층(113), 및 제2 층간 절연층(115)과 다른 물질을 포함할 수 있다. 평탄화 절연층(117)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisxane) 등의 유기 절연물을 포함할 수 있다.
화소 전극(221)은 평탄화 절연층(117) 상에 형성될 수 있다. 화소 전극(221)은 평탄화 절연층(117)에 형성된 콘택홀을 통해 트랜지스터(TFT)와 전기적으로 연결될 수 있다.
화소 전극(221)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 화소 전극(221)은 전술한 물질을 포함하는 반사막, 및 반사막의 위 또는/및 아래에 배치된 투명도전막을 포함할 수 있다. 투명도전막은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide) 등을 포함할 수 있다. 일 실시예로, 화소 전극(221)은 순차적으로 적층된, ITO층/Ag층/ITO층의 3층 구조를 가질 수 있다.
화소 정의막(119)은 화소 전극(221)의 에지를 커버하며, 화소 전극(221)의 중심을 노출하는 홀(119TH)을 포함할 수 있다. 화소 정의막(119)은 BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기 절연물을 포함할 수 있다. 화소 정의막(119)의 홀(119TH)은 발광 영역(EA)을 정의할 수 있으며, 발광 영역(EA)을 통해 적색, 녹색, 또는 청색의 빛이 방출될 수 있다. 발광 영역(EA)의 면적 또는 폭이 화소의 면적 또는 폭을 정의할 수 있다.
스페이서(121)는 화소 정의막(119) 상에 형성될 수 있다. 스페이서(121)는 후술할 중간층(222) 등의 형성 공정에서 마스크에 의한 스페이서(121) 아래의 층들의 손상을 방지할 수 있다. 스페이서(121)는 화소 정의막(119)과 동일한 물질을 포함할 수 있다.
유기물층으로서 중간층(222)은 화소 전극(221)과 중첩하는 발광층(222b)을 포함한다. 발광층(222b)은 유기물을 포함할 수 있다. 발광층(222b)은 소정의 색상의 빛을 방출하는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다. 발광층(222b)은 전술한 바와 같이 마스크를 이용한 증착 공정을 통해 형성될 수 있다.
발광층(222b)의 아래 및/또는 위에는 각각 제1 기능층(222a) 및 제2 기능층(222c)이 배치될 수 있다.
제1 기능층(222a)은 단층 또는 다층일 수 있다. 예컨대 제1 기능층(222a)이 고분자 물질로 형성되는 경우, 제1 기능층(222a)은 단층 구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1 기능층(222a)이 저분자 물질로 형성되는 경우, 제1 기능층(222a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제1 기능층(222a)과 발광층(222b)을 고분자 물질로 형성하는 경우, 제2 기능층(222c)을 형성하는 것이 바람직할 수 있다. 제2 기능층(222c)은 단층 또는 다층일 수 있다. 제2 기능층(222c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
제1 기능층(222a) 및 제2 기능층(222c) 각각은 표시 영역을 전체적으로 커버하도록 일체로 형성될 수 있다. 도 8에 도시된 바와 같이 제1 기능층(222a) 및 제2 기능층(222c)은 표시 영역에 걸쳐 일체로 형성될 수 있다.
전극층으로서 대향 전극(223)은 비교적 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향 전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향 전극(223)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예로, 대향 전극(223)은 은(Ag) 및 마그네슘(Mg)을 포함할 수 있다.
대향 전극(223) 상에는 유기물질을 포함하는 캡핑층(224)이 형성될 수 있다. 캡핑층(224)은 대향 전극(223)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 캡핑층(224)은 대향 전극(223)보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 캡핑층(224)은 굴절률이 서로 다른 층들이 적층되어 구비될 수 있다. 예컨대, 캡핑층(224)은 고굴절률층/저굴절률층/고굴절률층이 적층되어 구비될 수 있다. 이때, 고굴절률층의 굴절률은 1.7이상 일 수 있으며, 저굴절률층의 굴절률은 1.3이하 일 수 있다. 캡핑층(224)은 추가적으로 LiF를 포함할 수 있다. 또는, 캡핑층(224)은 추가적으로 실리콘산화물(SiO2), 실리콘질화물(SiNx), 또는 실리콘산질화물(SiOXNY) 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 캡핑층(224)은 생략될 수도 있다.
투과 영역(TA)에 대응하여 제1 기능층(222a), 제2 기능층(222c), 대향 전극(223), 및 캡핑층(224) 각각은 개구를 가질 수 있다. 다른 말로, 투과 영역(TA)에 대응하여 제1 기능층(222a), 제2 기능층(222c), 대향 전극(223), 및 캡핑층(224)이 배치되지 않을 수 있다. 예컨대, 후술할 도 15d 및 도 15e에 도시된 바와 같이 제1 기능층(222a), 제2 기능층(222c), 대향 전극(223), 및 캡핑층(224)을 기판(100)의 전면에 형성한 다음, 레이저 리프트 오프(laser lift off) 공정을 이용하여 투과 영역(TA)에 대응되는 제1 기능층(222a), 제2 기능층(222c), 대향 전극(223), 및 캡핑층(224) 각각의 일부를 제거할 수 있다. 이로써, 투과 영역(TA)에는 제1 기능층(222a), 제2 기능층(222c), 대향 전극(223), 및 캡핑층(224)이 배치되지 않을 수 있다. 이를 통해 투과 영역(TA)에서의 광 투과율이 현저히 높아질 수 있다.
화소 전극(221), 중간층(222), 대향 전극(223), 및 캡핑층(224)의 적층 구조는 발광 다이오드, 예컨대 유기 발광 다이오드(OLED)를 형성할 수 있다. 화소 회로(PC), 절연층들 및 유기 발광 다이오드(OLED)를 포함하는 표시층(DISL)은 박막 봉지층(300)으로 커버될 수 있다.
박막 봉지층(300)은 제1 및 제2 무기 봉지층(310, 330) 및 이들 사이의 유기 봉지층(320)을 포함할 수 있다.
제1 및 제2 무기 봉지층(310, 330)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 또는/및 실리콘옥시나이트라이드를 포함할 수 있다. 제1 및 제2 무기 봉지층(310, 330)은 화학기상증착법을 통해 형성될 수 있다.
유기 봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 유기 봉지층(320)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 유기 봉지층(320)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
컴포넌트 영역(CA)은 투과 영역(TA)을 포함하기에, 도 8은 투과 영역(TA)을 사이에 두고 두 개의 화소 회로(PC) 및 두 개의 유기 발광 다이오드(OLED)가 인접하게 배치된 것을 도시한다.
기판(100) 상의 절연층, 예컨대 적어도 하나의 무기 절연층(IIL)과 평탄화 절연층(117), 그리고 화소 정의막(119)은 각각 투과 영역(TA)에 대응하는 개구들을 포함할 수 있다. 적어도 하나의 무기 절연층(IIL)은 버퍼층(110), 게이트 절연층(111), 제1 층간 절연층(113) 및 제2 층간 절연층(115) 중 선택된 어느 하나 이상을 포함할 수 있다.
적어도 하나의 무기 절연층(IIL)의 개구(IIL_OP), 평탄화 절연층(117)의 개구(117OP), 및 화소 정의막(119)의 개구(119OP)는 투과 영역(TA)에서 서로 중첩할 수 있다.
무기 절연층(IIL)의 개구(IIL_OP)는 버퍼층(110), 게이트 절연층(111), 제1 층간 절연층(113) 및 제2 층간 절연층(115)의 적층체를 관통하는 관통홀의 형상을 갖거나 전술한 적층체의 두께 방향을 따라 일부가 제거된 블라인드홀의 형상을 가질 수 있다. 평탄화 절연층(117)의 개구(117OP) 및 화소 정의막(119)의 개구(119OP)는 각각 관통홀의 형상을 가질 수 있다. 무기 절연층(IIL)의 개구(IIL_OP), 평탄화 절연층(117)의 개구(117OP), 및 화소 정의막(119)의 개구(119OP)의 크기 또는 폭은 서로 다를 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 확대 단면도이다.
도 9를 참조하면, 도전층(BML)은 하부 도전층(105a) 및 상부 도전층(105b)을 포함할 수 있다. 도전층(BML)은 기판(100) 상에 배치되되, 언더컷(u) 구조를 가질 수 있다. 보다 구체적으로, 도전층(BML)의 상부 도전층(105b)은 언더컷(u) 구조를 가질 수 있다. 상부 도전층(105b)의 언더컷(u) 구조는 화소 전극(221, 도 8)을 형성하는 물질이 식각될 때, 투과 영역(TA)에 배치된 상부 도전층(105b)이 함께 식각되어 형성될 수 있다.
일 실시예로, 도전층(BML)은 기판(100)의 상면(100a) 상에 직접 배치될 수 있다. 보다 구체적으로, 도전층(BML)의 하부 도전층(105a)은 기판(100)의 상면(100a) 상에 직접 배치될 수 있다. 다른 실시예로, 도전층(BML)과 기판(100) 사이에는 버퍼층(110)이 개재될 수도 있다.
도전층(BML)의 하부 도전층(105a)은 기판(100)의 상면(100a)으로부터 제1 두께(t1)를 가질 수 있다. 도전층(BML)의 상부 도전층(105b)은 하부 도전층(105a)의 상면(105a')으로부터 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 예컨대, 제1 두께(t1)는 약 100 옹스트롬(Å) 내지 약 500 옹스트롬(Å)이고, 제2 두께(t2)는 약 2000 옹스트롬(Å) 내지 약 4000 옹스트롬(Å)일 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 절연층을 개략적으로 도시하는 확대 평면도이고, 도 11a 및 도 11b는 도 10의 XII 부분을 개략적으로 도시하는 확대 평면도들이다.
도 10을 참조하면, 무기 절연층(IIL)은 상호 이격된 복수의 개구(IIL_OP)들을 포함할 수 있다. 무기 절연층(IIL)의 개구(IIL_OP)들은 ±x 방향(또는, 행 방향) 및 ±y 방향(또는, 열 방향)을 따라 상호 이격되어 배치될 수 있으며, 각각의 개구(IIL_OP)는 절연 물질 부분(IIL_M)에 의해 전체적으로 둘러싸일 수 있다.
도 10에서는 개구(IIL_OP)들이 ±x 방향(또는, 행 방향) 및 ±y 방향(또는, 열 방향)을 따라 배열되는 것으로 도시하고 있으나, 다른 실시예로서, 개구(IIL_OP)들은 지그재그 패턴을 따라 배치될 수 있다.
무기 절연층(IIL)의 개구(IIL_OP)는 평면 상에서 전체적으로 다각형 형상을 가질 수 있다. 예컨대, 도 10에 도시된 바와 같이 개구(IIL_OP)는 중심(C)에 대하여 좌우방향, 상하방향, 또는 대각선방향으로 각각 연장된 부분들을 포함할 수 있다.
보다 구체적으로, 개구(IIL_OP)는 개구(IIL_OP)의 중심(C)을 사이에 두고 ±y 방향으로 서로 이격된 제1 에지(e1)와 제2 에지(e2), 및 개구(IIL_OP)의 중심(C)을 사이에 두고 ±x 방향으로 서로 이격된 제3 에지(e3)와 제4 에지(e4)를 포함할 수 있다.
또한, 개구(IIL_OP)는 제5 에지(e5), 제6 에지(e6), 제7 에지(e7), 및 제8 에지(e8)를 더 포함할 수 있다. 제5 에지(e5)는 제1 에지(e1)에 연결되는 제1 단(e51) 및 제3 에지(e3)에 연결되는 제2 단(e52)을 포함하고, 제6 에지(e6)는 제1 에지(e1)에 연결되는 제1 단(e61) 및 제4 에지(e4)에 연결되는 제2 단(e62)을 포함하고, 제7 에지(e7)는 제2 에지(e2)에 연결되는 제1 단(e71) 및 제3 에지(e3)에 연결되는 제2 단(e72)을 포함하고, 제8 에지(e8)는 제2 에지(e2)에 연결되는 제1 단(e81) 및 제4 에지(e4)에 연결되는 제2 단(e82)을 포함할 수 있다. 이때, 제7 에지(e7) 및 제8 에지(e8)는 도 10에 도시된 바와 같이 개구(IIL_OP)의 중심(C)을 향하는 방향으로 오목할 수 있다.
개구(IIL_OP)의 에지는 오목하고 볼록한 요철(uneven) 에지를 포함할 수 있다. 도 10, 도 11a 및 도 11b에 도시된 바와 같이 개구(IIL_OP)의 에지는 중심(C)에서 멀어지는 방향으로 볼록한 제1 볼록부(CP1)들이 서로 인접하게 배치된 구조를 가질 수 있다. 개구(IIL_OP)의 에지는 복수의 제1 볼록부(CP1)들이 연속적으로 및/또는 규칙적으로 배열된 구조를 포함할 수 있으며, 이웃하는 제1 볼록부(CP1)들 사이에는 개구(IIL_OP)의 중심(C)을 향하는 제1 오목부(PP1)가 구비될 수 있다. 제1 오목부(PP1)는 도 11a에 도시된 바와 같이 상대적으로 뾰족한 형상을 가지거나 도 11b에 도시된 바와 같이 상대적으로 라운드진 형상을 가질 수 있다.
제1 볼록부(CP1)의 폭(W3, 이하 제3 폭이라 함)은 개구(IIL_OP)의 ±y 방향의 최대폭(W1, 이하 제1 폭이라 함) 및/또는 ±x 방향의 최대폭(W2, 이하 제2 폭이라 함)의 약 10%이거나 그보다 작게 형성될 수 있다. 예컨대, 제3 폭(W3)은 제1 폭(W1) 및/또는 제2 폭(W2)의 약 5% 내지 약 10%의 범위에서 선택될 수 있다.
제1 볼록부(CP1)는 도 11a 및 도 11b에 도시된 바와 같이 실질적으로 반원형의 형상을 가질 수 있다. 다른 실시예로서, 제1 볼록부(CP1)는 실질적으로 반-타원형의 형상이거나, 대략 삼각형의 형상이거나, 대략 사각형의 형상인 것과 같이 다양한 형상을 가질 수 있다.
개구(IIL_OP)의 에지(또는 개구(IIL_OP)를 정의하는 절연 물질 부분(IIL_M)의 에지)가 복수의 제1 볼록부(CP1)들을 포함하는 경우, 개구(IIL_OP)를 통해 컴포넌트로 진행하는 빛의 회절을 최소화할 수 있으며, 따라서 컴포넌트로 수광되는 빛의 해상력을 충분히 확보할 수 있다.
도 11a 및 도 11b를 참조하여 설명한 개구(IIL_OP)의 제1 에지(e1)에 대한 특징은 개구(IIL_OP)의 다른 에지들에도 동일하게 적용될 수 있다. 예컨대, 개구(IIL_OP)의 제2 내지 제8 에지(e2 내지 e8)도 제1 볼록부(CP1)들이 연속적으로 및/또는 규칙적으로 배열된 구조를 포함할 수 있다.
개구(IIL_OP)는 무기 절연층(IIL)의 절연 물질 부분(IIL_M)의 에지에 의해 정의되기에, 개구(IIL_OP)의 에지는 절연 물질 부분(IIL_M)의 에지일 수 있다. 개구(IIL_OP)의 에지가 오목하고 볼록한 요철을 갖는다는 것은, 개구(IIL_OP)를 정의하는 절연 물질 부분(IIL_M)의 에지가 오목하고 볼록한 요철을 갖는 것으로 이해될 수 있다.
일부 실시예에서, 무기 절연층(IIL)의 개구(IIL_OP)들은 각각 투과 영역(TA, 도 7)을 정의할 수 있다. 따라서, 투과 영역(TA)의 평면 형상은 무기 절연층(IIL)의 개구(IIL_OP)의 평면 형상과 실질적으로 동일할 수 있다.
도 10, 도 11a, 및 도 11b를 참조하여 설명한 무기 절연층(IIL)의 개구(IIL_OP)는 전체적으로 다각형 형상을 가지되, 요철 에지를 갖는 것으로 도시하고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 다른 실시예로서, 무기 절연층(IIL)의 개구(IIL_OP)는 도 12 및 도 13에 도시된 바와 같이 다양한 형상을 가질 수 있다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 표시 장치의 절연층을 개략적으로 도시하는 확대 평면도들이다.
도 12 및 도 13에 도시된 바와 같이 무기 절연층(IIL)은 개구(IIL_OP)들을 포함하되, 각 개구(IIL_OP)의 에지는 볼록부들을 포함하는 요철 구조를 포함할 수 있다. 도 12 및 도 13에 도시된 무기 절연층(IIL)의 개구(IIL_OP)는 대략 십자가의 형상을 가질 수 있으며, 중심(C)에 대하여 반대편에 위치하는 상측 에지와 하측 에지, 및 우측 에지와 좌측 에지는 각각 요철 구조를 포함할 수 있다.
일 실시예로, 도 12 및 도 13에 도시된 바와 같이 상측 에지의 길이는 하측 에지의 길이보다 작을 수 있다. 다른 실시예로, 상측 에지의 길이와 하측 에지의 길이는 동일하거나 상측 에지의 길이가 하측 에지의 길이보다 클 수 있다. 각각의 에지의 요철 구조, 예컨대 볼록부들에 대한 특징은 앞서 도 10 내지 도 11b를 참조하여 설명한 바와 같다.
일 실시예로, 각 에지에 포함된 볼록부들의 너비 또는 개수는 상이할 수 있다. 예컨대, 도 12에 도시된 것처럼 상측 에지에 3개의 볼록부들이 포함되거나, 도 13에 도시된 것처럼 상측 에지에 2개의 볼록부들이 포함될 수 있다. 또한, 도 12에 도시된 볼록부의 너비는 도 13에 도시된 볼록부의 너비보다 작을 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 도전층을 개략적으로 도시하는 확대 평면도이다.
도 14를 참조하면, 도전층(BML)은 상호 이격된 복수의 개구(BML_OP)들을 포함할 수 있다. 도전층(BML)의 개구(BML_OP)들은 ±x 방향(또는, 행 방향) 및 ±y 방향(또는, 열 방향)을 따라 상호 이격되어 배치될 수 있으며, 각각의 개구(BML_OP)는 금속 물질 부분(BML_M)에 의해 전체적으로 둘러싸일 수 있다.
도 14에서는 개구(BML_OP)들이 ±x 방향(또는, 행 방향) 및 ±y 방향(또는, 열 방향)을 따라 배열되는 것으로 도시하고 있으나, 다른 실시예로서, 개구(BML_OP)들은 지그재그 패턴을 따라 배치될 수 있다.
도전층(BML)의 개구(BML_OP)는 평면 상에서 전체적으로 다각형 형상을 가질 수 있다. 예컨대, 도 14에 도시된 바와 같이 개구(BML_OP)는 중심(C)에 대하여 좌우방향, 상하방향, 또는 대각선방향으로 각각 연장된 부분들을 포함할 수 있다.
보다 구체적으로, 개구(BML_OP)는 개구(BML_OP)의 중심(C)을 사이에 두고 ±y 방향으로 서로 이격된 제1 에지(e1')와 제2 에지(e2'), 및 개구(BML_OP)의 중심(C)을 사이에 두고 ±x 방향으로 서로 이격된 제3 에지(e3')와 제4 에지(e4')를 포함할 수 있다.
또한, 개구(BML_OP)는 제5 에지(e5'), 제6 에지(e6'), 제7 에지(e7'), 및 제8 에지(e8')를 더 포함할 수 있다. 제5 에지(e5')는 제1 에지(e1')에 연결되는 제1 단(e51') 및 제3 에지(e3')에 연결되는 제2 단(e52')을 포함하고, 제6 에지(e6')는 제1 에지(e1')에 연결되는 제1 단(e61') 및 제4 에지(e4')에 연결되는 제2 단(e62')을 포함하고, 제7 에지(e7')는 제2 에지(e2')에 연결되는 제1 단(e71') 및 제3 에지(e3')에 연결되는 제2 단(e72')을 포함하고, 제8 에지(e8')는 제2 에지(e2')에 연결되는 제1 단(e81') 및 제4 에지(e4')에 연결되는 제2 단(e82')을 포함할 수 있다. 이때, 제7 에지(e7') 및 제8 에지(e8')는 도 14에 도시된 바와 같이 개구(BML_OP)의 중심(C)을 향하는 방향으로 오목할 수 있다.
개구(BML_OP)의 에지는 오목하고 볼록한 요철(uneven) 에지를 포함할 수 있다. 도 14에 도시된 바와 같이 개구(BML_OP)의 에지는 중심(C)에서 멀어지는 방향으로 볼록한 제2 볼록부(CP2)들이 서로 인접하게 배치된 구조를 가질 수 있다. 개구(BML_OP)의 에지는 복수의 제2 볼록부(CP2)들이 연속적으로 및/또는 규칙적으로 배열된 구조를 포함할 수 있으며, 이웃하는 제2 볼록부(CP2)들 사이에는 개구(BML_OP)의 중심(C)을 향하는 제2 오목부(PP2)가 구비될 수 있다. 제2 오목부(PP2)는 도 11a에서 전술한 바와 같이 상대적으로 뾰족한 형상을 가지거나 도 11b에서 전술한 바와 같이 상대적으로 라운드진 형상을 가질 수 있다.
제2 볼록부(CP2)는 도 14에 도시된 바와 같이 실질적으로 반원형의 형상을 가질 수 있다. 다른 실시예로서, 제2 볼록부(CP2)는 실질적으로 반-타원형의 형상이거나, 대략 삼각형의 형상이거나, 대략 사각형의 형상인 것과 같이 다양한 형상을 가질 수 있다.
개구(BML_OP)의 에지(또는 개구(BML_OP)를 정의하는 금속 물질 부분(BML_M)의 에지)가 복수의 제2 볼록부(CP2)들을 포함하는 경우, 개구(BML_OP)를 통해 컴포넌트로 진행하는 빛의 회절을 최소화할 수 있으며, 따라서 컴포넌트로 수광되는 빛의 해상력을 충분히 확보할 수 있다.
개구(BML_OP)는 도전층(BML)의 금속 물질 부분(BML_M)의 에지에 의해 정의되기에, 개구(BML_OP)의 에지는 금속 물질 부분(BML_M)의 에지일 수 있다. 개구(BML_OP)의 에지가 오목하고 볼록한 요철을 갖는다는 것은, 개구(BML_OP)를 정의하는 금속 물질 부분(BML_M)의 에지가 오목하고 볼록한 요철을 갖는 것으로 이해될 수 있다.
일부 실시예에서, 도전층(BML)의 개구(BML_OP)들은 각각 투과 영역(TA, 도 7)을 정의할 수 있다. 따라서, 투과 영역(TA)의 평면 형상은 도전층(BML)의 개구(BML_OP)의 평면 형상과 실질적으로 동일할 수 있다.
한편, 후술할 도 15c에 도시된 바와 같이 도전층(BML)의 개구(BML_OP)는 무기 절연층(IIL)을 식각 마스크로 이용하여 형성되므로, 도전층(BML)의 개구(BML_OP)의 평면 형상은 무기 절연층(IIL)의 개구(IIL_OP)의 평면 형상과 실질적으로 대응될 수 있다. 따라서, 무기 절연층(IIL)의 개구(IIL_OP)를 도시한 도 10 내지 도 13에 대한 내용은 도전층(BML)의 개구(BML_OP)에도 동일하게 적용될 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시하는 단면도들이다. 도 15a 내지 도 15e는 전술한 도 8의 표시 장치를 형성하는 과정의 일부일 수 있다.
이하, 도 15a 내지 도 15e를 참조하여 표시 장치의 제조 방법을 순차적으로 설명한다.
먼저 도 15a를 참조하면, 투과 영역(TA)이 정의된 기판(100)을 준비하고, 기판(100)의 상면 상에 도전 물질층(BMLp)을 형성할 수 있다.
도전 물질층(BMLp)을 형성하는 단계는 제1 도전 물질층(105ap) 및 제2 도전 물질층(105bp)을 순차적으로 형성하는 단계일 수 있다. 일 실시예에 있어서, 제2 도전 물질층(105bp)의 두께는 제1 도전 물질층(105ap)의 두께보다 클 수 있다.
도전 물질층(BMLp)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu), 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(ln2O3), 인듐갈륨산화물(IGO), 및/또는 알루미늄아연산화물(AZO)을 포함할 수 있다. 예컨대, 제1 도전 물질층(105ap)은 티타늄(Ti), 크롬(Cr), 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(ln2O3), 인듐갈륨산화물(IGO), 및 알루미늄아연산화물(AZO) 중 적어도 하나를 포함할 수 있고, 제2 도전 물질층(105bp)은 몰리브덴(Mo)을 포함할 수 있다.
기판(100)의 상면 상에 도전 물질층(BMLp) 형성한 다음, 도전 물질층(BMLp) 상에 반도체층(ACT), 게이트 전극(GE), 및 스토리지 커패시터(Cst)가 형성되고, 반도체층(ACT), 게이트 전극(GE), 및 스토리지 커패시터(Cst) 사이 또는 상에 무기 절연층(IIL)이 형성될 수 있다. 예컨대, 도 15a에 도시된 바와 같이 도전 물질층(BMLp)과 반도체층(ACT) 사이에는 버퍼층(110)이 형성되고, 반도체층(ACT)과 게이트 전극(GE) 사이에는 게이트 절연층(111)이 형성되고, 하부 전극(CE1)과 상부 전극(CE2) 사이에는 제1 층간 절연층(113)이 형성되고, 상부 전극(CE2) 상에는 제2 층간 절연층(115)이 형성될 수 있다.
그 다음, 무기 절연층(IIL)의 일부를 식각하여 반도체층(ACT)의 적어도 일부를 노출하는 콘택홀(CNT)들 및 투과 영역(TA)에 대응하는 개구(IIL_OP)를 형성할 수 있다. 예컨대, 게이트 절연층(111), 제1 층간 절연층(113), 및 제2 층간 절연층(115) 각각의 일부를 제거하여 콘택홀(CNT)들을 형성할 수 있다. 투과 영역(TA)에 대응하는 버퍼층(110)의 일부를 제거하여 제3 개구(110OP)를 형성하고, 투과 영역(TA)에 대응하는 게이트 절연층(111)의 일부를 제거하여 제4 개구(111OP)를 형성하고, 투과 영역(TA)에 대응하는 제1 층간 절연층(113)의 일부를 제거하여 제5 개구(113OP)를 형성하고, 투과 영역(TA)에 대응하는 제2 층간 절연층(115)의 일부를 제거하여 제6 개구(115OP)를 형성할 수 있다.
일 실시예에 있어서, 전술한 도 10 내지 도 13에 도시된 바와 같이 무기 절연층(IIL)의 개구(IIL_OP)는 평면 상에서 전체적으로 다각형, 타원형, 또는 원형의 형상 또는 대략 십자가 형상을 가질 수 있으며, 에지가 요철을 갖는 구조를 가질 수 있다. 무기 절연층(IIL)의 개구(IIL_OP)의 에지는 중심에서 멀어지는 방향으로 볼록한 볼록부들을 포함할 수 있으며, 볼록부들 사이에는 오목부가 구비될 수 있다.
그 다음 도 15b를 참조하면, 제2 층간 절연층(115) 상에 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 소스 전극(SE) 및 드레인 전극(DE) 각각의 일부는 콘택홀(CNT)들에 각각 매립되어 반도체층(ACT)과 전기적으로 연결될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)을 형성한 다음, 투과 영역(TA)에 대응하는 개구(117OP)를 갖는 평탄화층(117)을 형성하고, 평탄화층(117) 상에 화소 전극 물질층(221p)을 형성할 수 있다.
화소 전극 물질층(221p)은 기판(100)의 전면에 형성될 수 있다. 보다 구체적으로, 화소 전극 물질층(221p)은 컴포넌트 영역(CA)의 평탄화층(117) 상에 형성될 수 있고, 투과 영역(TA)의 도전 물질층(BMLp) 상에 형성될 수 있다. 화소 전극 물질층(221p)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물 또는 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다.
도 15c를 참조하면, 평탄화층(117) 상에 화소 전극 물질층(221p)을 형성한 다음, 화소 전극 물질층(221p)의 적어도 일부를 제거하여 화소 전극(221)을 형성할 수 있다. 보다 구체적으로, 화소 전극 물질층(221p)의 적어도 일부를 습식 식각하여 화소 전극(221)을 형성할 수 있다.
기판(100)의 전면에 형성된 화소 전극 물질층(221p)의 적어도 일부가 식각될 때, 투과 영역(TA)에 대응하는 제2 도전 물질층(105bp)의 적어도 일부도 함께 식각될 수 있다. 보다 구체적으로, 무기 절연층(IIL)을 식각 마스크로 이용하여 제2 도전 물질층(105bp)의 적어도 일부를 습식 식각할 수 있고, 무기 절연층(IIL)의 개구(IIL_OP)에 대응하는 제2 개구(105b_OP)를 갖는 상부 도전층(105b)을 형성할 수 있다. 이때, 제2 개구(105b_OP)에 대응하는 제1 도전 물질층(105ap)의 일부 상면은 노출될 수 있다.
한편, 제2 개구(105b_OP)는 무기 절연층(IIL)을 식각 마스크로 이용하여 형성되므로, 제2 개구(105b_OP)의 평면 형상은 무기 절연층(IIL)의 개구(IIL_OP)의 평면 형상과 실질적으로 대응될 수 있다. 따라서, 도 14에서 전술한 바와 같이 제2 개구(105b_OP)는 평면 상에서 전체적으로 다각형, 타원형, 또는 원형의 형상 또는 대략 십자가 형상을 가질 수 있으며, 에지가 요철을 갖는 구조를 가질 수 있다. 제2 개구(105b_OP)는 중심에서 멀어지는 방향으로 볼록한 볼록부들을 포함할 수 있으며, 볼록부들 사이에는 오목부가 구비될 수 있다.
또한, 상부 도전층(105b)에는 등방성 식각으로 인해 도 9에서 전술한 바와 같이 언더컷(u) 구조가 형성될 수 있다.
도 15d를 참조하면, 화소 전극(221) 및 상부 도전층(105b)을 형성한 다음, 화소 전극(221) 및 상부 도전층(105b)을 덮도록 기판(100)의 전면에 유기물층으로서 중간층(222), 전극층으로서 대향 전극(223), 및 캡핑층(224)을 순차적으로 형성할 수 있다.
중간층(222) 중 제1 기능층(222a)과 제2 기능층(222c), 대향 전극(223), 및 캡핑층(224)은 표시 요소들에 대응되도록 일체로 형성될 수 있다. 제1 기능층(222a)의 일부(222ap), 제2 기능층(222c)의 일부(222cp), 대향 전극(223)의 일부(223p), 및 캡핑층(224)의 일부(224p)는 투과 영역(TA) 상의 상면이 외부로 노출된 제1 도전 물질층(105ap)의 일부 상면 상에 형성될 수 있다.
반면, 투과 영역(TA)에 대응하여 적어도 일부가 제거된 무기 절연층(IIL), 평탄화층(117), 및 화소 정의막(119)의 내측면에는 중간층(222), 대향 전극(223), 및 캡핑층(224)을 형성하는 물질들이 얇게 형성되거나, 형성되지 않을 수도 있다.
중간층(222), 대향 전극(223), 및 캡핑층(224)을 형성한 다음, 투과 영역(TA)에 대응되는 기판(100)의 상면과 반대되는 하면에 레이저를 조사할 수 있다. 레이저는 투과 영역(TA)에 대응하여 국소적으로 조사될 수 있다. 다른 예로, 레이저는 컴포넌트 영역(CA)에 대응하여 조사될 수 있으며, 레이저 마스크를 이용할 수 있다. 이때, 레이저 마스크의 개구는 투과 영역(TA)과 중첩하고, 상기 개구 이외의 레이저 마스크는 투과 영역(TA) 이외의 컴포넌트 영역(CA)과 중첩할 수 있다.
투과 영역(TA) 상에 제1 기능층(222a), 제2 기능층(222c), 대향 전극(223), 및 캡핑층(224)이 형성되는 경우, 투과 영역(TA)의 투과율이 현저하게 저하될 수 있으므로, 투과 영역(TA)의 투과율을 향상시키기 위해 투과 영역(TA) 상의 제1 도전 물질층(105ap)의 상면에 형성된 제1 기능층(222a)의 일부(222ap), 제2 기능층(222c)의 일부(222cp), 대향 전극(223)의 일부(223p), 및 캡핑층(224)의 일부(224p)을 제거하는 공정이 수행될 수 있다. 예컨대, 투과 영역(TA) 상에 형성된 제1 기능층(222a)의 일부(222ap), 제2 기능층(222c)의 일부(222cp), 대향 전극(223)의 일부(223p), 및 캡핑층(224)의 일부(224p)은 레이저에 의해 제거될 수 있다.
한편, 레이저를 이용하여 투과 영역 상에 형성된 유기물층, 전극층, 및 캡핑층을 제거시 전극층 및 캡핑층만 제거되고, 유기물층은 잔존하는 경우 투과 영역의 투과율이 저하될 수 있다.
또한, 화소 전극을 형성하는 화소 전극 물질층의 일부를 투과 영역 상에 잔존시키고, 잔존된 화소 전극 물질층을 희생층으로 이용하여 그 상부에 형성된 유기물층, 전극층, 및 캡핑층을 레이저로 제거하는 경우, 투과 영역의 측벽부에 화소 전극 물질층의 일부가 파티클로 잔존할 수 있다. 특히, 화소 전극 물질층이 은(Ag)을 포함하는 경우, 은(Ag)의 녹는점이 낮아 낮은 에너지의 레이저 빔이 조사되어야 하고, 은 파티클이 형성될 수 있다.
또한, 화소 회로 하부에 배치된 도전층은 컴포넌트 등으로부터 방출되는 빛에 의해서 트랜지스터의 특성이 열화되는 것을 방지하는 등의 역할을 위한 두께를 갖도록 형성될 수 있다. 다만, 이러한 도전층을 희생층으로 하여 투과 영역 상에 형성된 유기물층, 전극층, 및 캡핑층을 레이저 리프트 오프(laser lift off)를 통해 제거 시, 희생층의 두께가 두꺼운 경우 레이저 조사 시간이 증가할 수 있다.
다만, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 서로 다른 물질을 포함하는 제1 도전 물질층(105ap) 및 제2 도전 물질층(105bp)을 포함하는 도전 물질층(BMLp)을 형성하고, 제2 도전 물질층(105bp)보다 얇은 제1 도전 물질층(105ap)을 희생층으로 이용하여 제1 기능층(222a)의 일부(222ap), 제2 기능층(222c)의 일부(222cp), 대향 전극(223)의 일부(223p), 및 캡핑층(224)의 일부(224p)를 제거할 수 있다. 또한, 투과 영역(TA) 이외의 컴포넌트 영역(CA) 상에는 제1 도전 물질층(105ap)으로 형성된 하부 도전층(105a) 및 제2 도전 물질층(105bp)으로 형성된 상부 도전층(105b)이 배치될 수 있다. 충분한 두께를 갖는 하부 도전층(105a) 및 상부 도전층(105b)을 통해 컴포넌트 영역(CA)의 트랜지스터의 열화 등이 방지될 수 있다.
도 15e를 참조하면, 레이저 리프트 오프(laser lift off) 공정을 통해 제1 기능층(222a)의 일부(222ap), 제2 기능층(222c)의 일부(222cp), 대향 전극(223)의 일부(223p), 및 캡핑층(224)의 일부(224p)가 제거될 때, 투과 영역(TA) 상에 형성된 제1 도전 물질층(105ap)의 일부도 함께 제거될 수 있다. 그 결과, 제2 개구(105b_OP)에 대응하는 제1 개구(105a_OP)를 갖는 하부 도전층(105a)이 형성될 수 있다. 일 실시예에 있어서, 도 14에서 전술한 바와 같이 제1 개구(105a_OP)는 평면 상에서 전체적으로 다각형, 타원형, 또는 원형의 형상 또는 대략 십자가 형상을 가질 수 있으며, 에지가 요철을 갖는 구조를 가질 수 있다. 제1 개구(105a_OP)는 중심에서 멀어지는 방향으로 볼록한 볼록부들을 포함할 수 있으며, 볼록부들 사이에는 오목부가 구비될 수 있다.
한편, 투과 영역(TA) 상에 형성된 제1 기능층(222a)의 일부(222ap), 제2 기능층(222c)의 일부(222cp), 대향 전극(223)의 일부(223p), 및 캡핑층(224)의 일부(224p)이 제거될 수 있으므로, 투과 영역(TA)의 투과율이 향상될 수 있다.
제1 기능층(222a)의 일부(222ap), 제2 기능층(222c)의 일부(222cp), 대향 전극(223)의 일부(223p), 및 캡핑층(224)의 일부(224p)를 제거한 다음, 박막 봉지층(300)을 형성할 수 있다. 박막 봉지층(300)은 제1 및 제2 무기 봉지층(310, 330) 및 이들 사이의 유기 봉지층(320)을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
10: 표시 패널
100: 기판
MDA: 메인 표시 영역
CA: 컴포넌트 영역
TA: 투과 영역
IIL: 무기 절연층
IIL_OP: 무기 절연층의 개구
BML: 도전층
BML_OP: 도전층의 개구
CP1, CP2: 제1 및 제2 볼록부
PP1, PP2: 제1 및 제2 오목부

Claims (20)

  1. 제1 투과 영역이 정의된 기판;
    상기 기판 상에 배치되고, 상기 제1 투과 영역을 사이에 두고 서로 이격된 복수의 표시 요소들; 및
    상기 기판과 상기 복수의 표시 요소들 사이에 개재되고, 상기 제1 투과 영역에 대응하는 제1 개구를 갖는 절연층을 포함하고,
    상기 제1 개구의 에지는 복수의 제1 볼록부들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 볼록부들은 각각 상기 제1 개구의 중심에서 멀어지는 방향으로 볼록하고,
    상기 제1 개구의 에지는 상기 복수의 제1 볼록부들 중 서로 이웃하는 제1 볼록부들 사이에 위치하는 제1 오목부를 더 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 개구의 상기 에지는,
    상기 제1 개구의 중심을 사이에 두고 제1 방향으로 서로 이격된 제1 에지와 제2 에지; 및
    상기 제1 개구의 상기 중심을 사이에 두고 제2 방향으로 서로 이격된 제3 에지와 제4 에지를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 개구의 상기 에지는,
    상기 제1 에지에 연결되는 제1 단, 및 상기 제3 에지에 연결되고 상기 제1 단에 대향하는 제2 단을 갖는 제5 에지; 및
    상기 제1 에지에 연결되는 제1 단, 및 상기 제4 에지에 연결되고 상기 제1 단에 대향하는 제2 단을 갖는 제6 에지를 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 기판과 상기 절연층 사이에 개재되고, 상기 제1 개구에 대응하는 제2 개구를 갖는 도전층을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 개구의 에지는 복수의 제2 볼록부들을 포함하는 표시 장치.
  7. 제5 항에 있어서,
    상기 도전층은 하부 도전층 및 상기 하부 도전층 상의 상부 도전층을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 하부 도전층의 제1 두께는 상기 상부 도전층의 제2 두께보다 작은 표시 장치.
  9. 제7 항에 있어서,
    상기 상부 도전층은 언더컷 구조를 갖는 표시 장치.
  10. 제5 항에 있어서,
    상기 도전층 상에 배치되고, 상기 복수의 표시 요소들과 전기적으로 각각 연결되는 복수의 트랜지스터들을 더 포함하고,
    상기 도전층과 상기 복수의 트랜지스터들은 서로 적어도 일부 중첩하는 표시 장치.
  11. 제1 항에 있어서,
    상기 기판에는 상기 제1 투과 영역을 포함하는 복수의 투과 영역들이 정의되고,
    상기 절연층은 상기 제1 개구를 포함하고 상기 복수의 투과 영역들에 각각 대응하는 복수의 개구들을 가지고,
    상기 복수의 개구들은 행 방향 및 열 방향을 따라 배열된 표시 장치.
  12. 투과 영역이 정의된 기판을 준비하는 단계;
    상기 기판 상에 도전 물질층을 형성하는 단계;
    상기 도전 물질층 상에, 상기 투과 영역에 대응하는 제1 개구를 갖는 절연층을 형성하는 단계;
    상기 도전 물질층 및 상기 절연층 상에 유기물층, 전극층, 및 캡핑층을 순차적으로 형성하는 단계; 및
    상기 도전 물질층의 적어도 일부에 레이저를 조사하여 상기 제1 개구에 각각 대응하는 상기 유기물층의 일부, 상기 전극층의 일부, 및 상기 캡핑층의 일부를 제거하는 단계를 포함하고,
    상기 제1 개구의 에지는 복수의 제1 볼록부들을 포함하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 기판 상에 도전 물질층을 형성하는 단계는,
    상기 기판 상에 제1 도전 물질층 및 제2 도전 물질층을 순차적으로 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제2 도전 물질층의 적어도 일부를 제거하여 상기 제1 개구에 대응하는 제2 개구를 갖는 상부 도전층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 절연층 상에 화소 전극 물질층을 형성하는 단계; 및
    상기 화소 전극 물질층의 적어도 일부를 제거하여 화소 전극을 형성하는 단계를 더 포함하고,
    상기 화소 전극을 형성하는 단계와 상기 상부 도전층을 형성하는 단계는 동시에 이루어지는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 화소 전극을 형성하는 단계와 상기 상부 도전층을 형성하는 단계는 습식 식각(wet etching) 공정을 통해 이루어지는 표시 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 제2 개구의 에지는 복수의 제2 볼록부들을 포함하는 표시 장치의 제조 방법.
  18. 제14 항에 있어서,
    상기 제1 도전 물질층의 적어도 일부를 제거하여 상기 제2 개구에 대응하는 제3 개구를 갖는 하부 도전층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 유기물층의 일부, 상기 전극층의 일부, 및 상기 캡핑층의 일부를 제거하는 단계와 상기 하부 도전층을 형성하는 단계는 동시에 이루어지는 표시 장치의 제조 방법.
  20. 제12 항에 있어서,
    상기 도전 물질층의 적어도 일부에 레이저를 조사하는 단계는,
    상기 투과 영역에 대응하고, 상기 기판의 상면과 반대되는 상기 기판의 하면에 레이저를 조사하는 단계를 포함하는 표시 장치의 제조 방법.
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