KR20230104726A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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KR20230104726A
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야스하루 호사카
야스타카 나카자와
다카시 시라이시
기요후미 오기노
겐이치 오카자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

온 전류가 높은 트랜지스터를 갖는 반도체 장치 및 그 제작 방법을 제공한다. 전기 특성이 양호한 반도체 장치 및 그 제작 방법을 제공한다. 기판과, 기판 위의 섬 형상의 절연층과, 기판 위 및 절연층 위의 트랜지스터를 갖는 반도체 장치로 한다. 트랜지스터는 게이트 전극과, 게이트 절연층과, 반도체층과, 한 쌍의 도전층을 갖는다. 한 쌍의 도전층 중 한쪽은 절연층과 중첩되는 영역을 갖고, 한 쌍의 도전층 중 다른 쪽은 절연층과 중첩되지 않는 영역을 갖는다. 한 쌍의 도전층 중 다른 쪽의 상면의 높이는 한 쌍의 도전층 중 한쪽의 상면의 높이보다 낮다. 한 쌍의 도전층은 각각 반도체층과 접촉한다. 반도체층은 게이트 절연층을 개재(介在)하여 게이트 전극과 중첩되는 영역을 갖는다.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 본 발명의 일 형태는 트랜지스터 및 트랜지스터의 제작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용할 수 있는 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에는, 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 높임으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 줄일 수 있다. 또한 금속 산화물을 사용한 트랜지스터의 전계 효과 이동도는 비정질 실리콘을 사용한 트랜지스터의 전계 효과 이동도보다 높기 때문에, 구동 회로가 제공된 고기능의 표시 장치를 실현할 수 있다.
특허문헌 2에는 소스 영역 및 드레인 영역에 알루미늄, 붕소, 갈륨, 인듐, 타이타늄, 실리콘, 저마늄, 주석, 및 납으로 이루어지는 군 중 적어도 1종류를 도펀트로서 포함하는 저저항 영역을 갖는 산화물 반도체막이 적용된 박막 트랜지스터가 개시되어 있다.
일본 공개특허공보 특개2014-7399호 일본 공개특허공보 특개2011-228622호
반도체 장치의 성능을 높이는 방법으로서 반도체 장치가 갖는 트랜지스터의 온 전류를 높이는 방법을 들 수 있다. 그리고 트랜지스터의 온 전류를 높이는 방법으로서 트랜지스터의 미세화, 구체적으로는 트랜지스터의 채널 길이를 단축하는 방법을 들 수 있다.
예를 들어 BGTC(Bottom Gate Top Contact)형 트랜지스터, BGBC(Bottom Gate Bottom Contact)형 트랜지스터, TGTC(Top Gate Top Contact)형 트랜지스터, 및 TGBC(Top Gate Bottom Contact)형 트랜지스터에서 채널 길이를 단축하기 위해서는, 소스 전극과 드레인 전극의 거리를 단축할 필요가 있다. 그러나 포토리소그래피법을 사용한 패턴 형성에서는 노광 장치의 노광 한계보다 미세한 패턴을 형성하기 어렵고, 소스 전극과 드레인 전극의 거리의 단축에 한계가 있다.
본 발명의 일 형태는 온 전류가 높은 트랜지스터를 갖는 반도체 장치 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 생산성이 높은 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
본 발명의 일 형태는 기판과, 기판 위의 섬 형상의 절연층과, 기판 위 및 절연층 위의 트랜지스터를 갖는 반도체 장치이다. 트랜지스터는 게이트 전극과, 게이트 절연층과, 반도체층과, 한 쌍의 도전층을 갖는다. 한 쌍의 도전층 중 한쪽은 절연층과 중첩되는 영역을 갖고, 한 쌍의 도전층 중 다른 쪽은 절연층과 중첩되지 않는 영역을 갖는다. 한 쌍의 도전층 중 다른 쪽의 단부면의 높이는 한 쌍의 도전층 중 한쪽의 단부면의 높이보다 낮다. 한 쌍의 도전층은 각각 반도체층과 접촉한다. 반도체층은 게이트 절연층을 개재(介在)하여 게이트 전극과 중첩되는 영역을 갖는다.
상술한 반도체 장치에 있어서, 도전층은 절연층의 상면 및 측면과 접촉하고, 한 쌍의 도전층은 각각 반도체층의 상면과 접촉하는 것이 바람직하다.
상술한 반도체 장치에 있어서, 도전층은 절연층의 상면 및 측면과 접촉하고, 한 쌍의 도전층은 각각 반도체층의 하면과 접촉하는 것이 바람직하다.
상술한 반도체 장치에 있어서, 반도체층은 절연층의 상면 및 측면과 접촉하고, 한 쌍의 도전층은 각각 반도체층의 상면과 접촉하는 것이 바람직하다.
상술한 반도체 장치에 있어서, 한 쌍의 도전층 중 한쪽은 절연층의 상면과 접촉하고, 한 쌍의 도전층 중 다른 쪽은 절연층의 측면과 접촉하는 것이 바람직하다. 또한 한 쌍의 도전층은 각각 반도체층의 하면과 접촉하는 것이 바람직하다.
상술한 반도체 장치에 있어서, 절연층의 테이퍼 각은 45° 이상 90° 미만인 것이 바람직하다.
상술한 반도체 장치에 있어서, 반도체층은 게이트 절연층 측으로부터 제 1 층과 제 2 층을 이 순서대로 갖는 것이 바람직하다. 또한 제 2 층은 제 1 층보다 결정성이 높은 영역을 갖는 것이 바람직하다.
상술한 반도체 장치에 있어서, 반도체층은 게이트 절연층 측으로부터 제 1 층과, 제 2 층과, 제 3 층을 이 순서대로 갖는 것이 바람직하다. 또한 제 1 층은 제 2 층보다 결정성이 높은 영역을 갖고, 제 3 층은 제 2 층보다 결정성이 높은 영역을 갖는 것이 바람직하다.
본 발명의 일 형태는 섬 형상의 제 1 절연층과 섬 형상의 제 2 절연층을 기판 위에 형성하는 공정과, 제 1 절연층의 상면 및 측면과 접촉하는 게이트 전극을 형성하는 공정과, 게이트 전극 위에 게이트 절연층을 형성하는 공정과, 게이트 전극과 중첩되는 영역을 갖는 반도체층을 게이트 절연층 위에 형성하는 공정과, 반도체층 위에 도전막을 형성하는 공정과, 도전막 위에 레지스트를 형성하는 공정과, 차광부를 갖는 포토마스크를 사용하여 레지스트를 노광하여, 차광부로 차광되는 제 1 절연층 위의 제 1 미노광 영역과, 제 1 절연층과 제 2 절연층 사이의 제 2 미노광 영역을 형성하는 공정과, 레지스트를 현상하여, 제 1 미노광 영역에 제 1 레지스트 마스크를, 제 2 미노광 영역에 제 2 레지스트 마스크를 형성하는 공정과, 제 1 레지스트 마스크 및 제 2 레지스트 마스크를 마스크로서 사용하여 도전막을 가공함으로써 한 쌍의 도전층을 형성하는 공정을 갖는 반도체 장치의 제작 방법이다. 한 쌍의 도전층은 반도체층 위에 이격되어 제공되는 것이 바람직하다.
본 발명의 일 형태에 의하여 온 전류가 높은 트랜지스터를 갖는 반도체 장치 및 그 제작 방법을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치 및 그 제작 방법을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치의 제작 방법을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 반도체 장치 및 그 제작 방법을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
도 1의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면도이다.
도 2의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면도이다.
도 3의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면도이다.
도 4의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면도이다.
도 5의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면도이다.
도 6의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면도이다.
도 7은 반도체 장치의 구성예를 도시한 단면도이다.
도 8은 트랜지스터의 구성예를 도시한 단면도이다.
도 9는 반도체 장치의 구성예를 도시한 단면도이다.
도 10은 반도체 장치의 구성예를 도시한 단면도이다.
도 11의 (A), (B), 및 (C)는 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 12의 (A) 및 (B)는 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 13의 (A) 및 (B)는 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 14는 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 15는 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 16은 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 17은 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 18은 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 19의 (A) 및 (B)는 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 20의 (A), (B), 및 (C)는 표시 장치의 상면도이다.
도 21은 표시 장치의 단면도이다.
도 22는 표시 장치의 단면도이다.
도 23은 표시 장치의 단면도이다.
도 24는 표시 장치의 단면도이다.
도 25는 표시 장치의 단면도이다.
도 26의 (A)는 표시 장치의 블록도이다. 도 26의 (B) 및 (C)는 표시 장치의 회로도이다.
도 27의 (A), (C), 및 (D)는 표시 장치의 회로도이다. 도 27의 (B)는 표시 장치의 타이밍 차트이다.
도 28의 (A) 및 (B)는 표시 모듈의 구성예를 도시한 것이다.
도 29의 (A) 및 (B)는 전자 기기의 구성예를 도시한 것이다.
도 30의 (A), (B), (C), 및 (D)는 전자 기기의 구성예를 도시한 것이다.
도 31의 (A) 및 (B)는 실시예에 따른 STEM 이미지이다.
도 32의 (A) 및 (B)는 실시예에 따른 STEM 이미지이다.
도 33의 (A) 및 (B)는 실시예에 따른 STEM 이미지이다.
이하에서, 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태에서 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
본 명세서에서 설명하는 각 도면에 있어서 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
본 명세서에서 사용하는 '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것은 아니다.
본 명세서에 있어서, ' 위에', '아래에' 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에 있어서, 트랜지스터가 갖는 소스와 드레인의 기능은 상이한 극성의 트랜지스터를 사용하는 경우, 또는 회로 동작에 있어서 전류의 방향이 변화되는 경우에 바뀌는 경우가 있다. 그러므로 소스 및 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
본 명세서 등에 있어서, '전기적으로 접속'에는 '어떠한 전기적 작용을 갖는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서 '어떠한 전기적 작용을 갖는 것'은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어 '어떠한 전기적 작용을 갖는 것'에는 전극 및 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이들 이외의 각종 기능을 갖는 소자 등이 포함된다.
본 명세서 등에 있어서, '막'이라는 용어와 '층'이라는 용어를 서로 바꿀 수 있다. 예를 들어 '도전층'이라는 용어는 '도전막'이라는 용어로 상호적으로 교환할 수 있는 경우가 있다. 마찬가지로 '절연층'이라는 용어는 '절연막'이라는 용어로 상호적으로 교환할 수 있는 경우가 있다.
본 명세서 등에 있어서, 특별히 언급하지 않는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란 특별히 언급하지 않는 경우, n채널형 트랜지스터에서는 게이트와 소스 간의 전압 Vgs가 문턱 전압 Vth보다 낮은(p채널형 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에 있어서, 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 갖는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
본 명세서 등에 있어서, 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 또는 기판에 COG(Chip On Glass) 방식 등에 의하여 IC가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한 본 명세서 등에 있어서, 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시하는 기능과, 표시면에 손가락 또는 스타일러스 등의 피검지체가 접촉되거나, 가압하거나, 또는 근접되는 것 등을 검출하는 터치 센서로서의 기능을 갖는다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은 예를 들어 터치 센서를 갖는 표시 패널(또는 표시 장치), 터치 센서 기능을 갖는 표시 패널(또는 표시 장치)이라고 부를 수도 있다. 터치 패널은 표시 패널과 터치 센서 패널을 갖는 구성으로 할 수도 있다. 또는 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 갖는 구성으로 할 수도 있다.
본 명세서 등에 있어서, 터치 패널의 기판에, 커넥터 또는 IC가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 그 제작 방법 등에 대하여 설명한다.
본 발명의 일 형태는 기판과, 기판 위의 섬 형상의 제 1 절연층과, 기판 위 및 제 1 절연층 위의 트랜지스터를 갖는 반도체 장치이다. 트랜지스터는 게이트 전극과, 게이트 절연층과, 반도체층과, 한 쌍의 도전층을 갖는다. 한 쌍의 도전층 중 한쪽은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 한 쌍의 도전층 중 다른 쪽은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다.
한 쌍의 도전층 중 한쪽은 제 1 절연층 위에 제공되고, 제 1 절연층과 중첩되는 영역을 갖는다. 한편으로 한 쌍의 도전층 중 다른 쪽은 제 1 절연층과 중첩되지 않는 영역을 갖는다. 또한 한 쌍의 도전층 중 다른 쪽의 단부면의 높이는 한 쌍의 도전층 중 한쪽의 단부면의 높이보다 낮다. 이러한 구성으로 함으로써 한 쌍의 도전층 중 한쪽과 한 쌍의 도전층 중 다른 쪽의 간격을 노광 장치의 노광 한계보다 좁게 할 수 있다. 즉 소스 전극과 드레인 전극의 간격을 좁게 할 수 있어, 온 전류가 높은 트랜지스터로 할 수 있다.
본 발명의 일 형태인 반도체 장치는 섬 형상의 제 1 절연층과 섬 형상의 제 2 절연층을 기판 위에 제공하고, 기판 위 및 제 1 절연층 위에 트랜지스터를 제공함으로써 형성될 수 있다.
상기 트랜지스터가 갖는 한 쌍의 도전층은 한 쌍의 도전층이 되는 도전막 위에 레지스트를 형성하고, 차광부를 갖는 포토마스크를 사용하여 레지스트를 노광 및 현상함으로써 레지스트 마스크를 형성하고, 레지스트 마스크를 마스크로서 사용하여 도전막을 가공함으로써 형성될 수 있다.
이때 제 1 절연층 위의 레지스트의 두께는 얇고, 제 1 절연층과 제 2 절연층 사이의 레지스트의 두께는 두껍다. 노광할 때에는 포토마스크의 차광부로 차광되는 제 1 미노광 영역을 제 1 절연층 위에 형성한다. 또한 제 1 절연층과 제 2 절연층 사이의 레지스트의 일부가 노광되지 않도록 노광을 수행함으로써, 제 1 절연층과 제 2 절연층 사이에 제 2 미노광 영역을 형성한다. 또한 레지스트를 현상함으로써 제 1 미노광 영역에 제 1 레지스트 마스크를, 제 2 미노광 영역에 제 2 레지스트 마스크를 형성할 수 있다. 제 1 레지스트 마스크 및 제 2 레지스트 마스크를 마스크로서 사용하여 도전막을 가공함으로써 한 쌍의 도전층을 형성할 수 있다.
한 쌍의 도전층 중 한쪽을 포토마스크의 차광부를 사용하여 형성하고, 한 쌍의 도전층 중 다른 쪽을 포토마스크의 차광부를 사용하지 않고 형성함으로써, 한 쌍의 도전층 중 한쪽과 한 쌍의 도전층 중 다른 쪽의 간격을 노광 장치의 노광 한계보다 좁게 할 수 있다.
이하에서는 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 설명한다.
<구성예 1>
[구성예 1-1]
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터에 대하여 설명한다. 트랜지스터(100)의 채널 길이 방향의 단면 개략도를 도 1의 (A)에 도시하였다.
트랜지스터(100)는 도전층(104)과, 절연층(106)과, 반도체층(108)과, 도전층(112a)과, 도전층(112b)을 갖는다. 도전층(104)은 게이트 전극으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능한다. 도전층(112a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112b)은 다른 쪽으로서 기능한다. 반도체층(108)에서 도전층(104)과 중첩되는 영역은 채널 형성 영역으로서 기능한다.
트랜지스터(100)는 반도체층(108)보다 아래쪽에 게이트 전극을 갖는, 소위 보텀 게이트형 트랜지스터이다. 또한 반도체층(108)보다 위쪽에 소스 전극 및 드레인 전극을 갖기 때문에 BGTC형 트랜지스터라고 할 수 있다. 여기서 반도체층(108)에서 도전층(104) 측과 반대 측의 면을 백 채널 측의 면이라고 부르는 경우가 있다. 트랜지스터(100)는 반도체층(108)의 백 채널 측과 소스 전극 및 드레인 전극 사이에 보호층을 갖지 않는, 소위 채널 에치 구조의 트랜지스터이다.
트랜지스터(100)는 절연층(110) 위에 제공된다. 절연층(110)은 섬 형상을 갖고 기판(102) 위에 제공된다.
도전층(104)은 절연층(110) 위에 제공되고, 절연층(110)의 상면 및 측면과 접촉한다. 도전층(104)은 절연층(110)의 상면 및 측면의 형상을 따라 만곡된 형상을 갖는다. 또한 도전층(104)은 기판(102)과 접촉하여도 좋다. 도전층(104)의 한쪽 단부는 절연층(110)과 접촉하고, 다른 쪽 단부는 기판(102)과 접촉하는 구성으로 할 수 있다. 도전층(104)이 기판(102)과 접촉하는 구성으로 함으로써, 도전층(104)의 단부와 기판(102)의 단차가 작아진다. 따라서 도전층(104) 위에 형성되는 층(예를 들어 절연층(106))의 단차 피복성이 향상되어, 상기 층에 단절 또는 공동 등의 문제가 발생하는 것을 억제할 수 있다.
절연층(106)은 절연층(110) 위, 도전층(104) 위, 및 기판(102) 위에 제공되고, 절연층(110)의 상면, 도전층(104)의 상면 및 측면, 기판(102)과 접촉한다. 절연층(106)은 절연층(110)과 인접한 섬 형상의 절연층(110A) 위에 제공되고, 절연층(110A)의 상면 및 측면과 접촉하여도 좋다.
반도체층(108)은 섬 형상을 갖고, 절연층(106)의 상면과 접촉한다. 반도체층(108)은 절연층(106)을 개재하여 도전층(104)과 중첩되는 영역을 갖는다.
도전층(112a) 및 도전층(112b)은 각각 반도체층(108) 위에 제공되고, 반도체층(108)의 상면과 접촉한다. 또한 도전층(112a) 및 도전층(112b)은 각각 반도체층(108)의 측면 및 절연층(106)의 상면과 접촉하여도 좋다.
도전층(112a)은 절연층(110)과 중첩되는 영역을 갖고 절연층(110) 위에 제공된다. 도전층(112b)은 절연층(110)과, 절연층(110)과 인접한 섬 형상의 절연층(110A) 사이의 홈(111)에 제공된다. 도전층(112b)은 절연층(110)과 중첩되지 않는 영역을 갖는다. 홈(111)에 도전층(112b)을 제공함으로써, 단면에서 봤을 때 도전층(112b)은 U자형 형상을 갖는다. 따라서 도전층(112b)의 측면의 높이는 도전층(112b)의 상면의 높이보다 높은 경우가 있다. 또한 홈(111)에 위치하는 도전층(112b)의 상면의 높이는 절연층(110) 위에 위치하는 도전층(112a)의 상면의 높이보다 낮다. 도전층(112b)의 측면의 높이는 도전층(112a)의 측면의 높이보다 낮다. 도전층(112b)의 단부면의 높이는 도전층(112a)의 단부면의 높이보다 낮다.
또한 본 명세서 등에 있어서, 층의 단부면이란, 상기 층의 피형성면과 접촉하는 면을 하면으로 한 경우의 상면 및 측면을 포함한다.
또한 본 명세서 등에 있어서, 층의 상면의 높이를 비교할 때에는 기판에서, 상기 층의 상면의 가장 높은 부분까지의 높이를 사용한다. 마찬가지로 층의 측면의 높이를 비교할 때에는 기판에서, 상기 층의 측면의 가장 높은 부분까지의 높이를 사용한다. 마찬가지로 층의 단부면(상면 및 측면)의 높이를 비교할 때에는 기판에서, 상기 층의 단부면(상면 및 측면)의 가장 높은 부분까지의 높이를 사용한다.
도 1의 (A)에는 도전층(112b)의 한쪽 단부의 높이와 다른 쪽 단부의 높이가 일치 또는 실질적으로 일치하는 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전층(112b)의 한쪽 단부의 높이와 다른 쪽 단부의 높이가 상이하여도 좋다.
도전층(112a) 및 도전층(112b)에는 같은 재료를 사용하는 것이 바람직하다. 같은 재료를 사용함으로써 도전층(112a)과 도전층(112b)의 저항률을 같거나 또는 실질적으로 같게 할 수 있다. 또한 도전층(112a)과 도전층(112b)을 같은 공정에서 형성하는 것이 바람직하다. 도전층(112a)과 도전층(112b)을 같은 공정에서 형성함으로써, 제조 비용을 절감할 수 있을 뿐만 아니라, 생산 수율을 높일 수 있다.
절연층(110)의 단부는 테이퍼 형상인 것이 바람직하다. 절연층(110)의 단부의 테이퍼 각 θ는 90° 미만인 것이 바람직하다. 절연층(110)의 단부의 테이퍼 각 θ는 45° 이상 90° 미만인 것이 바람직하고, 50° 이상 85° 이하인 것이 더 바람직하고, 55° 이상 85° 이하인 것이 더 바람직하고, 60° 이상 85° 이하인 것이 더 바람직하고, 60° 이상 80° 이하인 것이 더 바람직하고, 65° 이상 80° 이하인 것이 더 바람직하고, 70° 이상 80° 이하인 것이 더 바람직하다. 절연층(110)의 테이퍼 각 θ를 상술한 범위로 함으로써, 절연층(110) 위에 형성되는 층(예를 들어 도전층(104))의 단차 피복성이 향상되기 때문에, 상기 층에 단절이나 공동 등의 문제가 발생하는 것을 억제할 수 있다. 또한 이와 동시에 도전층(112a)과 도전층(112b)의 간격을 노광 장치의 노광 한계보다 좁게 할 수 있다.
마찬가지로 절연층(110A)의 단부는 테이퍼 형상인 것이 바람직하다. 절연층(110A)의 테이퍼 각에 대해서는 절연층(110)의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다. 또한 절연층(110)의 테이퍼 각 θ와 절연층(110A)의 테이퍼 각은 같아도 좋고 상이하여도 좋다.
또한 본 명세서 등에 있어서, 테이퍼 각이란 층의 단부면과 층의 피형성면이 이루는 각을 가리킨다.
도 1의 (A)에는 절연층(110)의 두께와 절연층(110A)의 두께가 같은 예를 도시하였다. 절연층(110)과 절연층(110A)을 같은 공정에서 형성할 수 있다. 또한 절연층(110)과 절연층(110A)을 상이한 공정에서 형성하여도 좋다. 또한 절연층(110)의 두께와 절연층(110A)의 두께가 상이하여도 좋다.
또한 도 1의 (A)에는 기판(102)과 접촉하여 절연층(110) 및 절연층(110A)이 제공되는 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 기판(102) 위에 다른 절연층을 제공하고, 상기 절연층 위에 절연층(110) 및 절연층(110A)을 제공하여도 좋다. 이 경우, 도전층(104)과 기판(102) 사이 및 절연층(106)과 기판(102) 사이에 상기 절연층을 가져도 좋다.
기판(102) 위, 절연층(110) 위, 및 절연층(110A) 위에 다른 절연층을 제공하고, 상기 절연층 위에 도전층(104)을 제공하여도 좋다. 이 경우, 절연층(106)과 기판(102) 사이, 절연층(106)과 절연층(110) 사이, 및 절연층(106)과 절연층(110A) 사이에 상기 절연층을 가져도 좋다.
도 1의 (A) 중 일점쇄선으로 둘러싼 영역(P)의 확대도를 도 1의 (B)에 도시하였다. 도 1의 (B)에서 도전층(112a)과 도전층(112b)의 간격(SP100)과, 트랜지스터(100)의 채널 길이(L100)를 각각 화살표로 나타내었다. 채널 길이(L100)는 도전층(112a)과 도전층(112b) 사이의 반도체층(108)의 길이로 할 수 있다. 또한 채널 길이(L100)는 도전층(112a)과 도전층(112b) 사이에서 도전층(112a)과 도전층(112b) 모두와 접촉하지 않는 영역의 반도체층(108)의 길이라고 할 수 있다.
도전층(112a)과 도전층(112b) 사이에서 반도체층(108)은 만곡된 영역을 갖는다. 트랜지스터(100)는 만곡된 형상의 채널 형성 영역을 갖는다고 할 수도 있다. 또한 간격(SP100)과 채널 길이(L100)는 상이한 값이고, 채널 길이(L100)는 간격(SP100)보다 큰 값이다.
채널 길이(L100)를 노광 장치의 노광 한계보다 작은 값으로 할 수 있다. 예를 들어 채널 길이(L100)는 0.2μm 이상 1.5μm 미만인 것이 바람직하고, 0.3μm 이상 1.3μm 이하인 것이 더 바람직하고, 0.4μm 이상 1.2μm 이하인 것이 더 바람직하고, 0.5μm 이상 1.1μm 이하인 것이 더 바람직하고, 0.6μm 이상 1.0μm 이하인 것이 더 바람직하다. 트랜지스터(100)는 절연층(110) 위에 도전층(112a)을 제공하고 홈(111)에 도전층(112b)을 제공함으로써, 노광 장치의 노광 한계보다 짧은 채널 길이(L100)를 가질 수 있다. 예를 들어 노광 장치의 노광 한계가 1.5μm인 경우, 채널 길이(L100)를 1.5μm 미만으로 할 수 있다.
채널 길이(L100)를 짧게 함으로써 트랜지스터(100)의 온 전류를 높일 수 있다. 트랜지스터(100)를 사용함으로써 고속 동작이 가능한 회로를 제작할 수 있다. 또한 회로부의 점유 면적을 축소할 수 있게 된다. 예를 들어 트랜지스터(100)를 표시 장치에 적용함으로써, 표시 장치를 대형화 또는 고정세(高精細)화하여 배선 수가 증대하더라도, 각 배선에서의 신호 지연을 저감할 수 있고, 표시 불균일을 억제할 수 있다. 또한 회로부의 점유 면적을 축소할 수 있기 때문에, 표시 장치의 슬림베젤화가 가능하다.
도전층(112a), 도전층(112b), 및 반도체층(108)을 덮어 절연층(114), 절연층(116), 및 절연층(118)이 제공되어 있다. 절연층(114), 절연층(116), 및 절연층(118)은 각각 트랜지스터(100)의 보호층으로서 기능한다.
도전층(104)으로서 금속 또는 합금을 포함하는 도전막을 사용함으로써, 전기 저항을 낮게 할 수 있기 때문에 바람직하다. 특히 도전층(104)으로서 구리를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전층(104)에 산화물막을 사용하여도 좋다.
절연층(106)으로서 산화물막을 사용하는 것이 바람직하다. 특히 반도체층(108)과 접촉하는 부분에는 산화물막을 사용하는 것이 바람직하다.
절연층(106)은 절연 내압이 높은 것이 바람직하다. 절연층(106)의 절연 내압이 높으면, 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(106)은 응력의 절댓값이 작은 것이 바람직하다. 절연층(106)의 응력의 절댓값이 작으면, 기판의 휘어짐 등의 응력에 기인하는 공정 중의 문제의 발생을 억제할 수 있다.
절연층(106)은 물, 수소, 소듐 등의 불순물이 기판(102) 측으로부터 트랜지스터(100)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 또한 절연층(106)은 도전층(104)의 성분이 트랜지스터(100)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(106)이 불순물 등의 확산을 억제하는 배리어막으로서 기능함으로써, 전기 특성이 야호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(106)은 그 자체로부터의 물, 수소 등의 불순물의 방출이 적은 것이 바람직하다. 절연층(106)으로부터의 불순물의 방출이 적으면, 불순물이 트랜지스터(100) 측으로 확산되는 것이 억제되어, 전기 특성이 야호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(106)은 산소가 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(106)이 산소의 확산을 억제하는 기능을 가짐으로써, 산소가 절연층(106)보다 위쪽으로부터 도전층(104)으로 확산되는 것이 억제되어, 도전층(104)이 산화되는 것을 억제할 수 있다. 그 결과, 전기 특성이 야호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(106)은 적층 구조를 가져도 좋다. 도 1의 (A)는 절연층(106)이 절연층(106a)과, 절연층(106a) 위의 절연층(106b)의 2층 구조인 구성을 도시한 것이다. 예를 들어 기판(102) 측에 위치하는 절연층(106a)에 질화물막을 사용하고, 반도체층(108)과 접촉하는 절연층(106b)에 산화물막을 사용할 수 있다.
절연층(106a)은 절연 내압이 높은 것이 바람직하다. 절연층(106)의 절연 내압이 높으면, 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(106a)은 응력의 절댓값이 작은 것이 바람직하다. 절연층(106)의 응력의 절댓값이 작으면, 기판의 휘어짐 등의 응력에 기인하는 공정 중의 문제의 발생을 억제할 수 있다.
절연층(106a)은 물, 수소, 소듐 등의 불순물이 기판(102) 측으로부터 트랜지스터(100)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 또한 절연층(106a)은 도전층(104)의 성분이 트랜지스터(100)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(106a)이 불순물 등의 확산을 억제하는 기능을 가짐으로써, 전기 특성이 야호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(106a)은 그 자체로부터의 물, 수소 등의 불순물의 방출이 적은 것이 바람직하다. 절연층(106a)으로부터의 불순물의 방출이 적으면, 불순물이 트랜지스터(100) 측으로 확산되는 것이 억제되어, 전기 특성이 야호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(106a)은 산소가 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(106a)이 산소의 확산을 억제하는 기능을 가짐으로써, 산소가 절연층(106a)보다 위쪽으로부터 도전층(104)으로 확산되는 것이 억제되어, 도전층(104)이 산화되는 것을 억제할 수 있다. 그 결과, 전기 특성이 야호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(106a)으로서, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨 등의 산화물막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물막을 사용할 수 있다. 절연층(106a)으로서 특히 질화 실리콘을 적합하게 사용할 수 있다.
절연층(106b)은 반도체층(108)의 채널 형성 영역과 접촉하는 영역을 갖는다. 절연층(106b)은 결함 밀도가 낮은 것이 바람직하다. 또한 절연층(106b)은 그 자체로부터의 물, 수소 등의 수소를 갖는 불순물의 방출이 적은 것이 바람직하다. 절연층(106b)으로서, 산화 실리콘, 산화질화 실리콘 등의 산화물막을 적합하게 사용할 수 있다.
도 1의 (A)에 도시된 바와 같이, 절연층(106)을 적층 구조로 함으로써, 전기 특성이 야호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(106a)으로서 질화물막을 형성하고, 그 후에 절연층(106a)의 상부에 산소를 첨가함으로써 산소를 포함하는 영역을 형성하고, 상기 산소를 포함하는 영역을 절연층(106b)으로 하여도 좋다. 산소를 첨가하는 처리로서는, 예를 들어 산소를 포함하는 분위기하에서의 가열 처리 또는 플라스마 처리, 및 이온 도핑 처리가 있다.
또한 본 명세서 등에 있어서, 산화질화물이란 그 조성으로서 질소보다 산소의 함유량이 많은 물질을 가리키고, 산화질화물은 산화물에 포함된다. 질화산화물이란 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 가리키고, 질화산화물은 질화물에 포함된다.
또한 도 1의 (A)에는 절연층(106)으로서 절연층(106a) 및 절연층(106b)의 2층 구조를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 절연층(106)은 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 절연층(106a) 및 절연층(106b) 각각이 2층 이상의 적층 구조를 가져도 좋다.
반도체층(108)은 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 포함하여 구성된다. 산화물 반도체는 단결정 산화물 반도체와 이 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS, a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
반도체층(108)에는 결정성을 갖는 금속 산화물막을 사용하는 것이 바람직하다. 또한 반도체층(108)은 적어도 인듐과 산소를 포함하는 것이 바람직하다. 반도체층(108)이 인듐의 산화물을 포함함으로써, 캐리어 이동도를 높일 수 있고, 예를 들어 비정질 실리콘보다 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
여기서 반도체층(108)의 조성에 대하여 설명한다. 반도체층(108)은 적어도 인듐과 산소를 포함하는 금속 산화물을 포함하는 것이 바람직하다. 또한 반도체층(108)은 이들에 더하여 아연을 포함하여도 좋다. 또한 반도체층(108)은 갈륨을 포함하여도 좋다.
반도체층(108)으로서, 대표적으로는 산화 인듐, 인듐 아연 산화물(In-Zn 산화물), 인듐 갈륨 아연 산화물(In-Ga-Zn 산화물, IGZO라고도 표기함) 등을 사용할 수 있다. 또한 인듐 주석 산화물(In-Sn 산화물), 또는 실리콘을 포함하는 인듐 주석 산화물 등을 사용할 수도 있다.
예를 들어 반도체층(108)은 인듐과, 원소 M(원소 M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘에서 선택된 1종류 또는 복수 종류)과, 아연을 갖는 것이 바람직하다. 특히 원소 M은 알루미늄, 갈륨, 이트륨, 및 주석에서 선택된 1종류 또는 복수 종류로 하는 것이 바람직하다.
특히 반도체층(108)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다. 반도체층(108)으로서 In의 원자수비가 Ga의 원자수비 이상인 것이 바람직하다. 예를 들어 반도체층(108)의 금속 원소의 원자수비로서는In:Ga:Zn=1:1:1, In:Ga:Zn=1:1:1.2, In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, In:Ga:Zn=4:2:3, In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:3, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7, In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=5:2:5, In:Ga:Zn=10:1:3, In:Ga:Zn=10:1:6, In:Ga:Zn=10:1:8, 또는 이들의 근방을 들 수 있다.
반도체층(108)으로서 In의 원자수비를 Ga의 원자수비보다 높임으로써, 반도체층(108)의 캐리어 이동도가 높아져, 온 전류가 높은 트랜지스터(100)로 할 수 있다. 예를 들어 반도체층(108)의 금속 원소의 원자수비로서는 In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, In:Ga:Zn=4:2:3, In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:3, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7, In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=5:2:5, In:Ga:Zn=10:1:3, In:Ga:Zn=10:1:6, In:Ga:Zn=10:1:8, 또는 이들의 근방을 적합하게 사용할 수 있다.
반도체층(108a) 및 반도체층(108b)의 조성을 같거나 또는 실질적으로 같게 하여도 좋다. 반도체층(108a) 및 반도체층(108b)의 조성을 같게 또는 실질적으로 같게 함으로써, 같은 스퍼터링 타깃을 사용하여 반도체층(108a) 및 반도체층(108b)을 형성할 수 있기 때문에, 제조 비용을 절감할 수 있다.
반도체층(108)에는 결정성을 갖는 금속 산화물막을 사용하는 것이 바람직하다. 예를 들어 후술하는 CAAC(c-axis aligned crystal) 구조, 다결정 구조, 미결정(nc: nano-crystal) 구조 등을 갖는 금속 산화물막을 사용할 수 있다. 결정성을 갖는 금속 산화물막을 반도체층(108)에 사용함으로써, 반도체층(108) 내의 결함 준위 밀도를 저감할 수 있어, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
반도체층(108)은 결정성이 높을수록 막 내의 결함 준위 밀도를 저감할 수 있다. 한편으로 결정성이 낮은 금속 산화물막을 사용함으로써, 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
금속 산화물막을 스퍼터링법으로 형성하는 경우, 형성 시의 기판 온도(스테이지 온도)가 높을수록 결정성이 높은 금속 산화물막을 형성할 수 있다. 또한 형성 시에 사용하는 성막 가스 전체에 대한 산소 가스의 유량의 비율(산소 유량비라고도 함)이 높을수록 결정성이 높은 금속 산화물막을 형성할 수 있다.
반도체층(108)의 두께는 10nm 이상 100nm 이하인 것이 바람직하고, 15nm 이상 70nm 이하인 것이 더 바람직하고, 20nm 이상 50nm 이하인 것이 더 바람직하고, 25nm 이상 40nm 이하인 것이 더 바람직하다.
반도체층(108) 형성 시의 기판 온도는 실온(25℃ 이상 200℃ 이하인 것이 바람직하고, 실온 이상 130℃ 이하인 것이 더 바람직하다. 기판 온도를 상술한 범위로 함으로써, 대면적의 유리 기판을 사용하는 경우에, 기판의 휨 또는 변형을 억제할 수 있다.
여기서 반도체층(108) 내에 형성될 수 있는 산소 결손에 대하여 설명한다.
반도체층(108)이 산화물 반도체를 포함하는 경우, 산화물 반도체에 포함되는 수소가 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손(VO: Oxygen Vacancy)이 형성되는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함(이하, VOH라고 기재함)은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합되어, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스에 의하여 이동하기 쉽기 때문에, 산화물 반도체에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다.
VOH는 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에 있어서, 산화물 반도체의 파라미터로서, 도너 농도가 아니라 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉 본 명세서 등에 기재된 '캐리어 농도'는 '도너 농도'라고 바꿔 말할 수 있는 경우가 있다.
따라서 반도체층(108)에 산화물 반도체를 사용하는 경우, 반도체층(108) 내의 VOH를 가능한 한 저감하여, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는, 산화물 반도체 내의 물, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
반도체층(108)에 산화물 반도체를 사용하는 경우, 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
절연층(114) 및 절연층(116)은 트랜지스터(100)의 보호막으로서의 기능을 갖는다. 또한 절연층(114) 및 절연층(116)은 반도체층(108)에 산소를 공급하는 기능을 갖는다.
절연층(114) 및 절연층(116)으로부터 반도체층(108)에, 특히 반도체층(108)의 백 채널 측에 산소를 공급함으로써, 반도체층(108) 내의 VO 및 VOH를 저감할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 반도체층(108)에 산소를 공급하는 처리로서, 이 이외에는 산소를 포함하는 분위기하에서의 가열 처리, 또는 산소를 포함하는 분위기하에서의 플라스마 처리 등이 있다.
도전층(112a) 및 도전층(112b)으로서 금속 또는 합금을 포함하는 도전막을 사용함으로써, 전기 저항을 낮출 수 있기 때문에 바람직하다. 특히 도전층(112a) 및 도전층(112b)으로서는 구리를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전층(112a) 및 도전층(112b)으로서 산화물막을 사용하여도 좋다.
반도체층(108)과 접촉하는 절연층(114)은 질소 산화물(NOx, x는 0보다 크고 2 이하임)의 방출이 적은 것이 바람직하다. 질소 산화물에는, 예를 들어 NO2 또는 NO 등이 있다. 또한 절연층(114)은 암모니아의 방출이 많은 것이 바람직하다.
질소 산화물은 절연층(114) 등에 준위를 형성한다. 상기 준위는 반도체층(108)의 에너지 갭 내에 위치한다. 그러므로 질소 산화물이 절연층(114)과 반도체층(108)의 계면으로 확산되면, 상기 준위가 절연층(114) 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층(114)과 반도체층(108)의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
질소 산화물은 열이 가해짐으로써 암모니아 및 산소와 반응한다. 절연층(114)에 포함되는 질소 산화물은 열이 가해짐으로써 절연층(114) 및 절연층(116)에 포함되는 암모니아와 반응하기 때문에, 절연층(114)에 포함되는 질소 산화물이 저감된다. 그러므로 절연층(114)과 반도체층(108)의 계면에서 전자가 트랩되기 어렵다.
절연층(114)으로서, 암모니아의 방출이 많고, 또한 질소 산화물의 방출이 적은 막을 사용함으로써, 트랜지스터의 문턱 전압의 변동을 억제할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
절연층(114)으로서는, 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 플라스마 화학 기상 퇴적 장치(PECVD 장치 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 형성하는 것이 바람직하다. 이 경우, 원료 가스로서는 실리콘을 갖는 퇴적성 가스, 산화성 가스, 및 암모니아 가스를 포함하는 혼합 가스를 사용하는 것이 바람직하다. 암모니아 가스를 포함하는 혼합 가스를 사용하여 절연층(114)을 형성함으로써, 암모니아의 방출이 많은 절연층(114)으로 할 수 있다. 실리콘을 갖는 퇴적성 가스로서, 예를 들어 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인 중 어느 하나 또는 복수를 사용할 수 있다. 산화성 가스로서 산소를 포함하는 가스를 적합하게 사용할 수 있다. 산화성 가스로서 예를 들어 산소(O2), 오존(O3), 일산화 이질소(N2O), 일산화 질소(NO), 및 이산화 질소(NO2) 중 어느 하나 또는 복수를 사용할 수 있다.
절연층(114)의 형성에서 퇴적성 가스의 유량에 대한 산화성 가스의 유량은 20배보다 크고 200배 이하인 것이 바람직하고, 30배 이상 150배 이하인 것이 더 바람직하고, 40배 이상 100배 이하인 것이 더 바람직하고, 40배 이상 80배 이하인 것이 더 바람직하다.
절연층(114)의 형성에서 암모니아 가스의 유량은 산화성 가스의 유량 이하인 것이 바람직하다. 산화성 가스의 유량에 대한 암모니아 가스의 유량은 0.01배 이상 1배 이하인 것이 바람직하고, 0.02배 이상 0.9배 이하인 것이 더 바람직하고, 0.03배 이상 0.8배 이하인 것이 더 바람직하고, 0.04배 이상 0.6배 이하인 것이 더 바람직하고, 0.05배 이상 0.5배 이하인 것이 더 바람직하다. 상술한 가스 유량으로 함으로써, 암모니아의 방출이 많은 절연층(114)으로 할 수 있어, 절연층(114)으로부터의 질소 산화물의 방출이 적어짐으로써, 문턱 전압의 변동이 작은 트랜지스터로 할 수 있다. 또한 상술한 가스 유량으로 함으로써, 처리실 내의 압력이 비교적 높은 경우에도, 결함이 적은 절연층(114)을 형성할 수 있다. 또한 절연층(114) 형성 시의 조건, 예를 들어 압력 또는 파워에 따라, 산화성 가스의 유량에 대한 암모니아 가스의 바람직한 유량이 달라지는 경우가 있다.
절연층(114) 형성 시의 처리실 내의 압력은 200Pa 이하인 것이 바람직하고, 150Pa 이하인 것이 더 바람직하고, 120Pa 이하인 것이 더 바람직하고, 100Pa 이하인 것이 더 바람직하다. 상술한 압력의 범위로 함으로써, 질소 산화물의 방출이 적고, 또한 결함량이 적은 절연층(114)을 형성할 수 있다.
또한 암모니아의 방출이 많고, 또한 질소 산화물의 방출이 적은 절연층은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서, 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 범위에서의 방출량으로 한다.
절연층(114)은 결함 밀도가 낮은 것이 바람직하다. 절연층(114)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어 절연층(114)에서의 산소의 투과성이 감소된다. 결함 밀도가 낮은 절연층(114)을 사용함으로써, 문턱 전압의 변동이 작고, 우수한 전기 특성을 갖는 트랜지스터로 할 수 있다. 예를 들어 절연층(114)으로서 실리콘을 포함하는 절연막을 사용하는 경우, ESR 측정에서 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다.
절연층(114)은 반도체층(108) 위에 형성되기 때문에, 반도체층(108)에 대한 대미지가 적은 조건으로 형성된 막인 것이 바람직하다. 예를 들어 성막 속도(성막 레이트라고도 함)가 충분히 느린 조건으로 형성될 수 있다. 예를 들어 플라스마 CVD법으로 절연층(114)을 형성하는 경우, 전력이 낮은 조건으로 형성함으로써, 반도체층(108)에 주는 대미지를 매우 작게 할 수 있다.
절연층(116)에는 산화물막을 사용하는 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역을 갖는 것이 더 바람직하다. 바꿔 말하면, 절연층(116)은 산소를 방출할 수 있는 절연막을 갖는다. 예를 들어 산소 분위기에서 절연층(116)을 형성하거나, 형성 후의 절연층(116)에 대하여 산소 분위기에서 열처리 또는 제 2 플라스마 처리를 수행하거나, 또는 절연층(116) 위에 산소 분위기에서 산화물막을 형성함으로써, 절연층(116) 내에 산소를 공급할 수도 있다. 또한 절연층(116)은 TDS에서 산소 분자의 방출량이 1.0×1019molecules/cm3 이상, 바람직하게는 3.0×1020molecules/cm3 이상의 영역을 갖는다. 또한 상술한 산소의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
절연층(116)은 결함 밀도가 낮은 것이 바람직하고, 대표적으로는 ESR 측정에서 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만인 것이 바람직하고, 1×1018spins/cm3 이하인 것이 더 바람직하다. 또한 절연층(116)은 절연층(114)과 비교하여 반도체층(108)에서 떨어져 있기 때문에, 절연층(114)보다 결함 밀도가 높아도 좋다.
절연층(114) 및 절연층(116)으로서, 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연층을 사용할 수 있다.
절연층(114) 및 절연층(116)으로서는 같은 종류의 재료의 절연막을 사용할 수 있기 때문에, 절연층(114)과 절연층(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서 본 실시형태에서는, 절연층(114)과 절연층(116)의 경계(계면)를 명확하게 확인할 수 없는 경우가 있다. 그러므로 본 발명의 일 형태를 설명하는 도면에서는, 이들의 경계를 파선으로 나타내었다. 또한 본 실시형태에서는 절연층(114)과 절연층(116)의 2층 구조에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 절연층(114)의 단층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
절연층(114)을 형성한 후, 절연층(114)의 표면을 대기에 노출시키지 않고, 절연층(116)을 연속적으로 형성하는 것이 바람직하다. 절연층(114)의 형성에 이어 절연층(116)을 형성함으로써, 절연층(114)과 절연층(116)의 계면에 불순물이 부착되는 것을 억제할 수 있다.
절연층(118)은 트랜지스터(100)의 보호막으로서의 기능을 갖는다. 절연층(118)은 물, 수소 등의 불순물이 트랜지스터(100)의 외부로부터 트랜지스터(100)로 확산되는 것을 억제한다. 즉 트랜지스터(100)의 신뢰성 및 내습성을 향상시킬 수 있어, 신뢰성을 높인 반도체 장치로 할 수 있다.
절연층(118)은 물, 수소 등의 불순물이 트랜지스터(100)의 외부로부터 트랜지스터(100)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 또한 절연층(118)은 그 자체로부터의 물, 수소 등의 수소를 갖는 불순물의 방출이 적은 것이 바람직하다. 또한 절연층(118)은 산소가 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(118)으로서, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨 등의 산화물막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물막을 사용할 수 있다. 절연층(118)으로서 특히 질화 실리콘을 적합하게 사용할 수 있다.
여기서 절연층(116)이 노출된 상태에서 열이 가해지면, 절연층(114) 및 절연층(116)이 갖는 산소가 외부로 이탈되는 경우가 있다. 절연층(114) 및 절연층(116)이 갖는 산소가 외부로 이탈되면, 절연층(114) 및 절연층(116)이 갖는 산소량이 감소되어, 반도체층(108)에 공급되는 산소량이 감소되는 경우가 있다. 따라서 적어도 절연층(118)을 형성하기 시작할 때의 온도는 절연층(114) 및 절연층(116)이 갖는 산소가 외부로 이탈되지 않는 온도인 것이 바람직하다. 절연층(118)이 산소의 확산을 억제하는 기능을 갖고, 또한 절연층(114) 및 절연층(116)이 갖는 산소가 외부로 이탈되지 않는 온도에서 절연층(118)을 형성함으로써, 반도체층(108)에 산소를 공급할 수 있어, 반도체층(108) 내의 산소 결손을 효율적으로 보전할 수 있다.
물, 수소 등의 불순물이 확산되는 것을 억제하는 기능, 및 산소가 확산되는 것을 억제하는 기능을 갖는 절연층(118)은 치밀한 막인 것이 바람직하다. 예를 들어 절연층(118) 형성 시의 기판 온도를 높임으로써, 치밀한 막으로 할 수 있다.
절연층(118) 형성 시의 기판 온도는 180℃ 이상 400℃ 이하인 것이 바람직하고, 200℃ 이상 380℃ 이하인 것이 더 바람직하고, 220℃ 이상 360℃ 이하인 것이 더 바람직하고, 240℃ 이상 350℃ 이하인 것이 더 바람직하다. 기판 온도를 상술한 범위로 함으로써, 절연층(114) 및 절연층(116)이 갖는 산소가 외부로 이탈되는 것을 억제할 수 있고, 또한 절연층(118)을 치밀한 막으로 할 수 있다.
이러한 구성으로 함으로써, 전기 특성이 양호하고, 또한 신뢰성이 매우 높은 트랜지스터를 실현할 수 있다.
도 1의 (A)에는, 도전층(112a) 및 도전층(112b)이 각각 피형성면 측으로부터 도전층(113a), 도전층(113b), 및 도전층(113c)이 이 순서대로 적층된 적층 구조를 갖는 예를 도시하였다.
도전층(113b)에는 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 도전층(113a) 및 도전층(113c)에는 각각 독립적으로 도전층(113b)과 상이한 도전성 재료를 사용할 수 있다. 도전층(113b)을 도전층(113a)과 도전층(113c) 사이에 끼움으로써, 도전층(113b)의 표면이 산화되어, 도전층(113b)의 성분이 주변의 층으로 확산되는 것을 억제할 수 있다. 이러한 구성으로 함으로써, 도전층(112a) 및 도전층(112b)의 저항을 매우 낮게 할 수 있다.
도전층(112a) 및 도전층(112b)에서 가장 상부에 위치하는 도전층(113c)은, 구리 또는 알루미늄 등을 포함하는 도전막보다 산소와 결합되기 어려운 재료, 또는 산화되어도 도전성이 저하되기 어려운 재료를 포함하는 것이 바람직하다. 또한 반도체층(108)과 접촉하는 도전층(113a)에는 반도체층(108) 내의 산소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 가장 상부에 위치하는 도전층(113c) 및 반도체층과 접촉하는 도전층(113a)으로서, 예를 들어 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 및 루테늄 중 하나 또는 복수를 포함하는 도전성 재료를 사용할 수 있다. 도전층(113a) 및 도전층(113c)에는 같은 도전성 재료를 사용할 수 있다. 또한 도전층(113a) 및 도전층(113c)에는 상이한 도전성 재료를 사용하여도 좋다.
도전층(113b)은 구리, 은, 금, 및 알루미늄 중 하나 또는 복수를 포함하는 것이 바람직하다. 특히 도전층(113b)이 구리 및 알루미늄 중 한쪽 또는 양쪽을 포함하는 것이 바람직하다. 도전층(113b)에는 도전층(113a) 및 도전층(113c)보다 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 이로써 도전층(112a) 및 도전층(112b)의 저항을 매우 낮게 할 수 있다.
구리 또는 알루미늄을 포함하는 도전층(113b)을 도전층(113a)과 도전층(113c) 사이에 끼움으로써, 도전층(113b)의 표면이 산화되거나, 도전층(113b)의 원소가 주변의 층으로 확산되는 것을 억제할 수 있다. 특히 반도체층(108)과 도전층(113b) 사이에 도전층(113a)을 제공함으로써, 도전층(113a)에 포함되는 금속 원소가 반도체층(108) 내로 확산되는 것을 방지할 수 있어, 신뢰성이 높은 트랜지스터(100)를 실현할 수 있다.
여기서 도전층(113b)의 단부와 접촉하여 절연층(114)이 제공되어 있다. 본 발명의 일 형태에 따르면, 도전층(113b)에 산화되기 쉬운 도전성 재료를 사용하고, 그 위에 산화물막을 포함하는 절연층(114)을 형성한 경우에도, 절연층(114)을 형성하기 전에 산화성 가스 및 환원성 가스를 포함하는 분위기에서 플라스마 처리(이하, 제 1 플라스마 처리라고도 기재함)를 수행함으로써, 도전층(113b)의 표면이 산화되는 것을 억제할 수 있다. 그러므로 도전층(113b)과 절연층(114)의 계면에는 산화물을 포함하는 이층 등은 관측되지 않는다는 것이 본 발명의 일 형태인 반도체 장치의 특징 중 하나이다.
또한 도전층(112a) 및 도전층(112b)의 구성은 3층 구조에 한정되지 않고, 구리, 은, 금, 또는 알루미늄을 포함하는 도전층을 포함하는 2층 구조 또는 4층 구조로 하여도 좋다. 예를 들어 도전층(112a) 및 도전층(112b)으로서 도전층(113a)과 도전층(113b)을 적층한 2층 구조로 하여도 좋고, 도전층(113b)과 도전층(113c)을 적층한 2층 구조로 하여도 좋다.
도전층(112a) 및 도전층(112b)을 형성할 때에, 반도체층(108)의 표면이 대미지를 받는 경우가 있다. 대미지를 받은 반도체층(108)에 VO가 형성되고, 또한 반도체층(108) 내의 수소가 VO에 들어가 VOH가 형성되는 경우가 있기 때문에, 대미지를 받은 층을 제거하여도 좋다. 대미지를 받은 층을 제거함으로써, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다. 이 경우, 반도체층(108)에서 도전층(112a) 및 도전층(112b) 중 어느 것과도 중첩되지 않는 영역의 막 두께가 도전층(112a) 및 도전층(112b) 중 어느 것과 중첩되는 영역의 막 두께보다 얇아진다.
도 1의 (A) 및 (B)에는 도전층(113a)의 단부, 도전층(113b)의 단부, 및 도전층(113c)의 단부 모두가 일치 또는 실질적으로 일치하는 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전층(113a)의 단부, 도전층(113b)의 단부, 및 도전층(113c)의 단부 중 어느 것이 일치하지 않거나 실질적으로 일치하지 않아도 된다.
도전층(113b)의 단부 및 도전층(113c)의 단부는 도전층(113a)의 단부보다 내측에 위치하여도 좋다. 이러한 구성으로 함으로써, 도전층(113a) 위, 도전층(113b) 위, 도전층(113c) 위, 및 반도체층(108) 위에 형성되는 층(예를 들어 절연층(114))의 단차 피복성이 향상되어, 상기 층에 단절 또는 공동 등의 문제가 발생하는 것을 억제할 수 있다.
또한 도전층(113b) 및 도전층(113c)의 단부가 일치하지 않거나 실질적으로 일치하지 않아도 된다. 또한 도전층(113b)의 단부가 도전층(113c)의 단부보다 내측에 위치하는 경우, 도전층(112a) 위, 도전층(112b) 위, 및 반도체층(108) 위에 형성되는 층(예를 들어 절연층(118))의 단차 피복성이 저하되어, 상기 층에 단절 또는 공동 등의 문제가 발생하는 경우가 있다. 따라서 도전층(113c)의 단부가 도전층(113b)의 단부보다 내측에 위치하는 것이 바람직하다.
도전층(104)은 도전층(113a), 도전층(113b)에 사용할 수 있는 상술한 도전성 재료를 적절히 사용할 수 있다. 특히 구리를 포함하는 도전성 재료를 사용하는 것이 바람직하다.
반도체층(108)과 접촉하는 절연층(106) 및 절연층(114)에는 산화물을 포함하는 절연성 재료를 사용하는 것이 바람직하다. 또한 절연층(106) 또는 절연층(114)을 적층 구조로 하는 경우에는, 반도체층(108)과 접촉하는 층에 산화물을 포함하는 절연성 재료를 사용한다.
절연층(106)에는 질화 실리콘 또는 질화 알루미늄 등의 질화물막을 사용하여도 좋다. 산화물을 포함하지 않는 절연성 재료를 사용하는 경우에는, 절연층(106)의 상부에 산소를 첨가하는 처리를 수행하고, 산소를 포함하는 영역을 형성하는 것이 바람직하다. 산소를 첨가하는 처리로서는, 예를 들어 산소를 포함하는 분위기하에서의 가열 처리 또는 플라스마 처리, 및 이온 도핑 처리가 있다.
절연층(116)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(116)에는 질화 실리콘, 질화산화 실리콘, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 또는 질화 알루미늄 등의 무기 절연 재료를 사용할 수 있다. 특히 절연층(116)에 질화 실리콘 또는 산화 알루미늄 등 산소를 확산시키기 어려운 재료를 사용하면, 제작 공정 중에 가해지는 열 등으로 인하여 반도체층(108) 또는 절연층(114)으로부터 절연층(116)을 통하여 외부로 산소가 이탈되는 것을 방지할 수 있기 때문에 바람직하다.
절연층(116)에 평탄화막으로서 기능하는 유기 절연성 재료를 사용하여도 좋다. 또는 절연층(116)으로서 무기 절연 재료를 포함하는 막과 유기 절연 재료를 포함하는 막의 적층막을 사용하여도 좋다.
반도체층(108)에서는, 도전층(112a) 및 도전층(112b)과 접촉하는 부분 및 그 근방에 위치하고, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 저저항 영역이 형성되어 있어도 좋다. 상기 영역은 반도체층(108)의 일부이고, 채널 형성 영역보다 저항이 낮은 영역이다. 또한 저저항 영역은 캐리어 농도가 높은 영역 또는 n형 영역 등으로 바꿔 말할 수 있다. 또한 반도체층(108)에서는, 한 쌍의 저저항 영역 사이에 끼워지고, 또한 도전층(104)과 중첩되는 영역이 채널 형성 영역으로서 기능한다.
이상이 구성예 1-1에 대한 설명이다.
이하에서는 상술한 구성예 1-1과 일부의 구성이 상이한 트랜지스터의 구성예에 대하여 설명한다. 또한 이하에서는 상술한 구성예 1-1과 중복되는 부분은 설명을 생략하는 경우가 있다. 또한 이하에 나타내는 도면에서, 상술한 구성예 1-1과 같은 기능을 갖는 부분에 대해서는 해칭 패턴을 같게 하고, 부호를 붙이지 않는 경우가 있다.
[구성예 1-2]
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100A)의 채널 길이 방향의 단면 개략도를 도 2의 (A)에 도시하였다. 도 2의 (A) 중 일점쇄선으로 둘러싼 영역(P)의 확대도를 도 2의 (B)에 도시하였다. 트랜지스터(100A)는 반도체층(108)이 반도체층(108a)과, 반도체층(108a) 위의 반도체층(108b)의 적층 구조를 갖는 점에서 상술한 트랜지스터(100)와 주로 상이하다.
반도체층(108a) 및 반도체층(108b)은 각각 금속 산화물을 포함하는 것이 바람직하다. 또한 반도체층(108a)과 반도체층(108b)의 경계(계면)를 명확하게 확인할 수 없는 경우가 있다. 그러므로 본 발명의 일 형태를 설명하는 도면에서는, 이들 경계를 파선으로 나타내었다.
백 채널 측에 위치하는 반도체층(108b)은 도전층(104) 측에 위치하는 반도체층(108a)보다 결정성이 높은 영역을 갖는 것이 바람직하다. 반도체층(108b)이 결정성이 높은 영역을 가짐으로써, 도전층(112a) 및 도전층(112b)을 형성할 때에 반도체층(108)의 일부가 에칭되어, 소실되는 것을 억제할 수 있다. 또한 반도체층(108) 표면에 세정 처리를 수행할 때, 반도체층(108)이 대미지를 받는 것을 억제할 수 있다.
반도체층(108a)과 반도체층(108b)은 예를 들어 형성 조건을 다르게 함으로써 따로따로 형성될 수 있다. 예를 들어 반도체층(108a)과 반도체층(108b)에서 성막 가스 내의 산소 가스의 유량을 다르게 할 수 있다.
이때 반도체층(108a)의 형성 조건으로서, 가스 유량 전체에서 차지하는 산소 가스 유량의 비율(산소 유량비 또는 산소 분압이라고도 함)은 0% 이상 50% 미만인 것이 바람직하고, 5% 이상 30% 이하인 것이 더 바람직하고, 5% 이상 20% 이하인 것이 더욱 바람직하다. 상술한 산소 유량비로 함으로써, 반도체층(108a)의 결정성을 낮출 수 있다.
반도체층(108b) 형성 시의 산소 유량비는 반도체층(108a) 형성 시의 산소 유량비보다 높은 것이 바람직하다. 또한 반도체층(108b)의 형성 조건으로서, 산소 유량비는 50% 이상 100% 이하인 것이 바람직하고, 60% 이상 100% 이하인 것이 더 바람직하고, 70% 이상 100% 이하인 것이 더 바람직하고, 80% 이상 100% 이하인 것이 더 바람직하다. 상술한 산소 유량비로 함으로써, 반도체층(108b)의 결정성을 높일 수 있다.
반도체층(108)을 적층 구조로 하는 경우, 같은 스퍼터링 타깃을 사용하여 같은 처리실에서 연속적으로 형성함으로써, 계면을 양호하게 할 수 있기 때문에 바람직하다. 특히 각 금속 산화물막의 형성 조건으로서, 형성 시의 압력, 온도, 전력 등의 조건을 다르게 하여도 좋지만, 산소 유량비 이외의 조건을 같게 함으로써, 형성 공정에 걸리는 시간을 단축할 수 있기 때문에 바람직하다. 또한 반도체층(108)으로서 조성이 상이한 금속 산화물막의 적층 구조를 사용하여도 좋다. 조성이 상이한 금속 산화물막을 적층하는 경우에는, 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다.
반도체층(108)을 적층 구조로 하는 경우, 반도체층(108a) 및 반도체층(108b) 형성 시의 기판 온도를 같은 온도로 하면, 생산성을 높일 수 있다. 또한 반도체층(108a)과 반도체층(108b)의 기판 온도를 다르게 하는 경우에는, 반도체층(108a) 형성 시의 기판 온도보다 반도체층(108b) 형성 시의 기판 온도를 높이는 것이 바람직하다. 반도체층(108b) 형성 시의 기판 온도를 높임으로써, 반도체층(108a)의 결정성보다 반도체층(108b)의 결정성을 높일 수 있다.
반도체층(108b)은 반도체층(108a)보다 결정성이 높은 영역을 갖는 것이 바람직하다. 예를 들어 반도체층(108a)에 CAC-OS(Cloud-Aligned Composite oxide semiconductor)막을 사용하고, 반도체층(108b)에 CAAC-OS(c-axis-aligned crystalline oxide semiconductor)막을 사용하는 것이 바람직하다.
반도체층(108a) 및 반도체층(108b)의 결정성은, 예를 들어 X선 회절(XRD: X-Ray Diffraction), 투과형 전자 현미경(TEM: Transmission Electron Microscope), 전자선 회절(Electron Diffraction) 등에 의하여 해석할 수 있다.
반도체층(108a)의 두께는 1nm 이상 50nm 이하인 것이 바람직하고, 5nm 이상 30nm 이하인 것이 더 바람직하고, 5nm 이상 20nm 이하인 것이 더욱 바람직하다. 반도체층(108b)의 두께는 1nm 이상 50nm 이하인 것이 바람직하고, 5nm 이상 30nm 이하인 것이 더 바람직하고, 5nm 이상 20nm 이하인 것이 더욱 바람직하다.
또한 반도체층(108a) 및 반도체층(108b)에는 조성이 상이한 층, 결정성이 상이한 층, 또는 불순물 농도가 상이한 층을 사용하여도 좋다. 또한 반도체층(108)을 3층 이상의 적층 구조로 하여도 좋다.
[구성예 1-3]
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100B)의 채널 길이 방향의 단면 개략도를 도 3의 (A)에 도시하였다. 도 3의 (A) 중 일점쇄선으로 둘러싼 영역(P)의 확대도를 도 3의 (B)에 도시하였다. 트랜지스터(100B)는 반도체층(108)이 반도체층(108c)과, 반도체층(108c) 위의 반도체층(108a)과, 반도체층(108a) 위의 반도체층(108b)의 적층 구조를 갖는 점에서 상술한 트랜지스터(100)와 주로 상이하다. 반도체층(108a) 및 반도체층(108b)에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
반도체층(108a), 반도체층(108b), 및 반도체층(108c)은 각각 금속 산화물을 포함하는 것이 바람직하다. 또한 반도체층(108a)과 반도체층(108b)의 경계(계면)와 마찬가지로 반도체층(108c)과 반도체층(108a)의 경계(계면)를 명확하게 확인할 수 없는 경우가 있다. 그러므로 본 발명의 일 형태를 설명하는 도면에서는, 이들 경계를 파선으로 나타내었다.
절연층(106) 측에 위치하는 반도체층(108c)은 반도체층(108a)보다 결정성이 높은 영역을 갖는 것이 바람직하다. 반도체층(108a), 반도체층(108b), 및 반도체층(108c)은 예를 들어 형성 조건을 다르게 함으로써 따로따로 형성될 수 있다. 예를 들어 반도체층(108a), 반도체층(108b), 반도체층(108c)에서 성막 가스 내의 산소 가스의 유량을 다르게 할 수 있다.
반도체층(108c) 형성 시의 산소 유량비는 반도체층(108a) 형성 시의 산소 유량비보다 높은 것이 바람직하다. 또한 반도체층(108c)의 형성 조건으로서, 산소 유량비는 50% 이상 100% 이하인 것이 바람직하고, 60% 이상 100% 이하인 것이 더 바람직하고, 70% 이상 100% 이하인 것이 더 바람직하고, 80% 이상 100% 이하인 것이 더 바람직하다. 상술한 산소 유량비로 함으로써, 반도체층(108c)이 되는 막을 형성할 때에 절연층(106) 내에 산소를 적합하게 공급할 수 있다. 절연층(106)에 산소를 공급함으로써, 나중의 공정에서 반도체층(108)에 산소가 공급되어, 반도체층(108) 내의 산소 결손 VOH를 저감할 수 있다. 또한 반도체층(108c)의 결정성을 높일 수 있다. 반도체층(108a) 및 반도체층(108b)의 형성에서의 산소 유량비에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
반도체층(108c)은 반도체층(108a)보다 결정성이 높은 영역을 갖는 것이 바람직하다. 또한 반도체층(108b)은 반도체층(108a)보다 결정성이 높은 영역을 갖는 것이 바람직하다. 예를 들어 반도체층(108c)에 CAAC-OS막을 사용하고, 반도체층(108a)에 CAC-OS막을 사용하고, 반도체층(108b)에 CAAC-OS막을 사용하는 것이 바람직하다. 반도체층(108c)의 결정성은 반도체층(108a) 및 반도체층(108b)과 같은 방법으로 해석할 수 있다.
반도체층(108c)의 두께는 1nm 이상 50nm 이하인 것이 바람직하고, 5nm 이상 30nm 이하인 것이 더 바람직하고, 5nm 이상 20nm 이하인 것이 더욱 바람직하다. 반도체층(108a)의 두께는 1nm 이상 50nm 이하인 것이 바람직하고, 5nm 이상 30nm 이하인 것이 더 바람직하고, 5nm 이상 20nm 이하인 것이 더욱 바람직하다. 반도체층(108b)의 두께는 1nm 이상 50nm 이하인 것이 바람직하고, 5nm 이상 30nm 이하인 것이 더 바람직하고, 5nm 이상 20nm 이하인 것이 더욱 바람직하다.
또한 반도체층(108c), 반도체층(108a), 및 반도체층(108b)에는 조성이 상이한 층, 결정성이 상이한 층, 또는 불순물 농도가 상이한 층을 사용하여도 좋다. 또한 반도체층(108)을 4층 이상의 적층 구조로 하여도 좋다.
[구성예 1-4]
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100C)의 채널 길이 방향의 단면 개략도를 도 4의 (A)에 도시하였다. 트랜지스터(100C)는 도전층(112a) 위 및 도전층(112b) 위에 반도체층(108)을 갖는 점에서 상술한 트랜지스터(100)와 주로 상이하다.
트랜지스터(100C)는 반도체층(108)보다 아래쪽에 게이트 전극을 갖는, 소위 보텀 게이트형 트랜지스터이다. 또한 반도체층(108)보다 아래쪽에 소스 전극 및 드레인 전극을 갖기 때문에 BGBC형 트랜지스터라고 할 수 있다.
도전층(104) 및 절연층(106)에 대해서는 앞의 구성예 1-1의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다. 도전층(112a) 및 도전층(112b)은 각각 절연층(106) 위에 제공되고, 절연층(106)의 상면과 접촉한다. 도전층(112a) 및 도전층(112b)은 각각 반도체층(108)의 하면과 접촉한다. 반도체층(108)은 도전층(112a) 위, 도전층(112b) 위, 및 절연층(106) 위에 제공된다. 반도체층(108)은 도전층(112a)의 상면 및 측면, 도전층(112b)의 상면 및 측면, 그리고 절연층(106)의 상면과 접촉한다.
도 4의 (A) 중 일점쇄선으로 둘러싼 영역(Q)의 확대도를 도 4의 (B)에 도시하였다. 도전층(112a)과 도전층(112b) 사이에서 반도체층(108)은 만곡된 영역을 갖는다. 트랜지스터(100C)는 만곡된 형상의 채널 형성 영역을 갖는다고 할 수도 있다. 또한 간격(SP100)과 채널 길이(L100)는 상이한 값이고, 채널 길이(L100)는 간격(SP100)보다 큰 값이다.
예를 들어 채널 길이(L100)를 노광 장치의 노광 한계보다 작은 값으로 할 수 있다. 트랜지스터(100C)는 절연층(110) 위에 도전층(112a)을 제공하고 홈(111)에 도전층(112b)을 제공함으로써, 노광 장치의 노광 한계보다 짧은 채널 길이(L100)를 가질 수 있다.
[구성예 1-5]
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100D)의 채널 길이 방향의 단면 개략도를 도 5의 (A)에 도시하였다. 트랜지스터(100D)는 반도체층(108) 위에 도전층(104)을 갖는 점에서 상술한 트랜지스터(100)와 주로 상이하다.
트랜지스터(100D)는 반도체층(108)보다 위쪽에 게이트 전극을 갖는, 소위 톱 게이트형 트랜지스터이다. 또한 반도체층(108)보다 위쪽에 소스 전극 및 드레인 전극을 갖기 때문에 TGTC형 트랜지스터라고 할 수 있다.
반도체층(108), 도전층(112a), 및 도전층(112b)에 대해서는 앞의 구성예 1-1의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다. 절연층(106)은 반도체층(108) 위, 도전층(112a) 위, 및 도전층(112b) 위에 제공된다. 절연층(106)은 도전층(112a)의 상면 및 측면, 도전층(112b)의 상면 및 측면, 그리고 반도체층(108)의 상면과 접촉한다. 절연층(106)을 적층 구조로 하는 경우에는 반도체층(108) 측에 절연층(106a)을 제공하고, 반도체층(108)과 절연층(106a)이 접촉하는 구성으로 하는 것이 바람직하다. 도전층(104)은 절연층(106) 위에 제공되고, 절연층(106)의 상면과 접촉한다. 절연층(106)을 적층 구조로 하는 경우에는 도전층(104) 측에 절연층(106b)을 제공하고, 도전층(104)과 절연층(106b)이 접촉하는 구성으로 할 수 있다.
도 5의 (A) 중 일점쇄선으로 둘러싼 영역(R)의 확대도를 도 5의 (B)에 도시하였다. 도전층(112a)과 도전층(112b) 사이에서 반도체층(108)은 만곡된 영역을 갖는다. 트랜지스터(100D)는 만곡된 형상의 채널 형성 영역을 갖는다고 할 수도 있다. 또한 간격(SP100)과 채널 길이(L100)는 상이한 값이고, 채널 길이(L100)는 간격(SP100)보다 큰 값이다.
예를 들어 채널 길이(L100)를 노광 장치의 노광 한계보다 작은 값으로 할 수 있다. 트랜지스터(100D)는 절연층(110) 위에 도전층(112a)을 제공하고 홈(111)에 도전층(112b)을 제공함으로써, 노광 장치의 노광 한계보다 짧은 채널 길이(L100)를 가질 수 있다.
[구성예 1-6]
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100E)의 채널 길이 방향의 단면 개략도를 도 6의 (A)에 도시하였다. 트랜지스터(100E)는 도전층(112a) 위 및 도전층(112b) 위에 반도체층(108)을 갖고, 반도체층(108) 위에 도전층(104)을 갖는 점에서 상술한 트랜지스터(100)와 주로 상이하다.
트랜지스터(100E)는 반도체층(108)보다 위쪽에 게이트 전극을 갖는, 소위 톱 게이트형 트랜지스터이다. 또한 반도체층(108)보다 아래쪽에 소스 전극 및 드레인 전극을 갖기 때문에 TGBC형 트랜지스터라고 할 수 있다.
도전층(112a), 도전층(112b), 반도체층(108), 절연층(106), 및 도전층(104)에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
도 6의 (A) 중 일점쇄선으로 둘러싼 영역(S)의 확대도를 도 6의 (B)에 도시하였다. 도전층(112a)과 도전층(112b) 사이에서 반도체층(108)은 만곡된 영역을 갖는다. 트랜지스터(100E)는 만곡된 형상의 채널 형성 영역을 갖는다고 할 수도 있다. 또한 간격(SP100)과 채널 길이(L100)는 상이한 값이고, 채널 길이(L100)는 간격(SP100)보다 큰 값이다.
예를 들어 채널 길이(L100)를 노광 장치의 노광 한계보다 작은 값으로 할 수 있다. 트랜지스터(100D)는 절연층(110) 위에 도전층(112a)을 제공하고 홈(111)에 도전층(112b)을 제공함으로써, 노광 장치의 노광 한계보다 짧은 채널 길이(L100)를 가질 수 있다.
<구성예 2>
이하에서는 상술한 구성예 1에 나타낸 트랜지스터를 갖는 반도체 장치의 구성에 대하여 도면을 참조하여 설명한다.
[구성예 2-1]
본 발명의 일 형태인 반도체 장치(10)의 구성예를 도 7에 도시하였다. 여기서는 트랜지스터(100A)를 갖는 반도체 장치를 예로 들어 설명한다. 반도체 장치(10)는 절연층(110) 위의 트랜지스터(100A)와, 절연층(110A) 위의 트랜지스터(101)를 갖는다. 트랜지스터(100A)에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
트랜지스터(101)는 도전층(104A)과, 절연층(106)과, 반도체층(108A)과, 도전층(112Aa)과, 도전층(112Ab)을 갖는다. 도전층(104A)은 게이트 전극으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능한다. 도전층(112Aa)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112Ab)은 다른 쪽으로서 기능한다. 반도체층(108A)에서 도전층(104A)과 중첩되는 영역은 채널 형성 영역으로서 기능한다.
트랜지스터(101)는 반도체층(108A)보다 아래쪽에 게이트 전극을 갖고, 반도체층(108A)보다 위쪽에 소스 전극 및 드레인 전극을 갖는, 소위 BGTC형 트랜지스터이다. 또한 트랜지스터(101)는 반도체층(108A)의 백 채널 측과 소스 전극 및 드레인 전극 사이에 보호층을 갖지 않는, 소위 채널 에치 구조의 트랜지스터이다.
트랜지스터(101)는 절연층(110A) 위에 제공된다. 절연층(110A)은 섬 형상을 갖고 기판(102) 위에 제공된다.
도전층(104A)은 절연층(110A) 위에 제공되고, 절연층(110A)의 상면과 접촉한다. 도전층(104A)은 절연층(110A)의 상면의 형상을 따라 평탄한 형상을 갖는다.
반도체층(108A)은 섬 형상을 갖고, 절연층(106)의 상면과 접촉한다. 또한 반도체층(108A)은 절연층(106)을 개재하여 도전층(104A)과 중첩되는 영역을 갖는다. 도전층(112Aa) 및 도전층(112Ab)은 각각 반도체층(108A) 위에 제공되고, 반도체층(108A)의 상면과 접촉한다. 또한 도전층(112Aa) 및 도전층(112Ab)은 각각 반도체층(108A)의 측면 및 절연층(106)의 상면과 접촉하여도 좋다.
도전층(112Aa) 및 도전층(112b)은 각각 절연층(110A) 위에 제공된다. 도전층(104A)과 중첩되는 영역에서, 도전층(112Aa)의 상면의 높이와 도전층(112Ab)의 상면의 높이는 일치 또는 실질적으로 일치한다. 또한 도전층(104A)과 중첩되지 않는 영역에서, 도전층(112Aa)의 상면의 높이와 도전층(112Ab)의 상면의 높이는 일치 또는 실질적으로 일치한다.
또한 도 7에는 도전층(104A)과 중첩되는 영역에서 도전층(112Aa)의 측면의 높이와 도전층(112Ab)의 측면의 높이가 일치 또는 실질적으로 일치하고, 도전층(104A)과 중첩되지 않는 영역에서 도전층(112Aa)의 측면의 높이와 도전층(112Ab)의 측면의 높이가 일치 또는 실질적으로 일치하는 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전층(112Aa)의 측면의 높이와 도전층(112Ab)의 측면의 높이가 상이하여도 좋다.
도 7에는 도전층(112Aa) 및 도전층(112Ab)이 각각 피형성면 측으로부터 도전층(113Aa), 도전층(113Ab), 및 도전층(113Ac)이 이 순서대로 적층된 적층 구조를 갖는 예를 도시하였다. 도전층(113Aa)에는 도전층(113a)에 사용할 수 있는 재료를 사용할 수 있다. 도전층(113Ab)에는 도전층(113b)에 사용할 수 있는 재료를 사용할 수 있다. 도전층(113Ac)에는 도전층(113c)에 사용할 수 있는 재료를 사용할 수 있다. 또한 도전층(112Aa) 및 도전층(112Ab)은 도전층(112a) 및 도전층(112b)과 같은 공정에서 형성될 수 있다.
도 7 중 일점쇄선으로 둘러싼 영역(T)의 확대도를 도 8에 도시하였다. 도 8에서 도전층(112Aa)과 도전층(112Ab)의 간격(SP101)과, 트랜지스터(101)의 채널 길이(L101)를 각각 화살표로 나타내었다. 도전층(112Aa)과 도전층(112Ab) 사이에서 반도체층(108)은 평탄한 형상을 갖는다. 트랜지스터(101)는 평탄한 형상의 채널 형성 영역을 갖는다고 할 수도 있다. 또한 간격(SP101)과 채널 길이(L101)는 같은 값 또는 실질적으로 같은 값이다.
트랜지스터(101)의 채널 길이(L101)의 값은 트랜지스터(100A)의 채널 길이(L100)의 값보다 크게 할 수 있다. 예를 들어 채널 길이(L101)를 노광 장치의 노광 한계보다 큰 값으로 할 수 있다. 채널 길이가 긴 트랜지스터(101)는 포화 영역에서 양호한 포화 특성을 나타낼 수 있다.
도전층(104A)은 도전층(104)과 같은 공정에서 형성될 수 있다. 반도체층(108A)은 반도체층(108)과 같은 공정에서 형성될 수 있다. 도전층(112Aa) 및 도전층(112Ab)은 도전층(112a) 및 도전층(112b)과 같은 공정에서 형성될 수 있다. 즉 트랜지스터(101)는 트랜지스터(100A)와 같은 기판 위에 같은 공정을 거쳐 형성될 수 있다.
반도체층(108A)은 반도체층(108Aa)과 반도체층(108Aa) 위의 반도체층(108Ab)의 적층 구조를 갖는 것이 바람직하다. 반도체층(108Aa)은 반도체층(108a)과 같은 공정에서 형성될 수 있다. 반도체층(108Ab)은 반도체층(108b)과 같은 공정에서 형성될 수 있다. 또한 도 7에는 반도체층(108)과 반도체층(108A)이 모두 적층 구조를 갖는 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 반도체층(108) 및 반도체층(108A) 중 한쪽을 단층 구조로 하고, 다른 쪽을 적층 구조로 하여도 좋다.
본 발명의 일 형태인 반도체 장치(10)에서는 채널 길이가 짧고 온 전류가 높은 트랜지스터(100A)와, 채널 길이가 길고 포화 특성이 양호한 트랜지스터(101)를 같은 기판 위에 같은 공정에서 형성할 수 있다. 이러한 구성으로 함으로써, 각각의 트랜지스터의 이점을 활용한 고성능의 반도체 장치(10)로 할 수 있다. 또한 반도체 장치(10)의 제조 비용을 절감할 수 있다.
또한 도 7에는 절연층(110)과 인접한 절연층(110A) 위에 트랜지스터(101)를 제공하는 구성을 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 절연층 위에 트랜지스터(101)를 제공하지 않아도 된다. 또한 절연층(110)과 인접하지 않는 절연층 위에 트랜지스터(101)를 제공하여도 좋다.
또한 도 7에는 절연층(110) 위에 BGTC형 트랜지스터(100A)를 제공하고, 절연층(110A) 위에 BGTC형 트랜지스터(101)를 제공하는 반도체 장치(10)의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 절연층(110) 위의 트랜지스터에는 구성예 1에 나타낸 트랜지스터를 적용할 수 있다. 또한 절연층(110) 위의 트랜지스터의 구조와 절연층(110A) 위의 트랜지스터의 구조가 상이하여도 좋다. 예를 들어 절연층(110) 위에 BGTC형 트랜지스터를 제공하고 절연층(110A) 위에 TGTC형 트랜지스터를 제공할 수 있다. 또한 절연층(110A) 위의 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어 절연층(110) 위에 TGTC형 트랜지스터를 제공하고 절연층(110A) 위에 TGSA(Top Gate Self Align)형 트랜지스터를 제공하여도 좋다.
본 발명의 일 형태의 반도체 장치(10)는 예를 들어 표시 장치에 적용할 수 있다. 또한 표시 장치뿐만 아니라 다양한 회로 또는 장치에 적용할 수 있다. 예를 들어 연산 회로, 메모리 회로, 구동 회로, 및 인터페이스 회로 등, 전자 기기 등에 실장되는 IC칩 내의 각종 회로, 또는 액정 소자 또는 유기 EL 소자 등이 적용된 디스플레이 디바이스, 터치 센서, 광학 센서, 또는 생체 센서 등의 각종 센서 디바이스에서의 구동 회로 등에 적합하게 사용할 수 있다.
[구성예 2-2]
이하에서는 상술한 구성예 2-1과 일부의 구성이 상이한 반도체 장치의 구성예에 대하여 설명한다. 또한 이하에서는 상술한 구성예 2-1과 중복되는 부분은 설명을 생략하는 경우가 있다. 또한 이하에 나타내는 도면에서, 상술한 구성예 2와 같은 기능을 갖는 부분에 대해서는 해칭 패턴을 같게 하고, 부호를 붙이지 않는 경우가 있다.
본 발명의 일 형태인 반도체 장치(10A)의 구성예를 도 9에 도시하였다. 반도체 장치(10A)는 트랜지스터(100F)와 트랜지스터(101A)를 갖는다. 트랜지스터(100F)는 절연층(118) 위에 도전층(120)을 갖는 점에서 상술한 트랜지스터(100)와 주로 상이하다. 트랜지스터(101A)는 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 갖는 점에서 상술한 트랜지스터(101)와 주로 상이하다.
도전층(120)은 절연층(114), 절연층(116), 및 절연층(118)을 개재하여 반도체층(108)과 중첩되는 영역을 갖는다. 반도체층(108)은 도전층(104)과 도전층(120) 사이에 위치하고, 도전층(104), 반도체층(108), 및 도전층(120)은 서로 중첩되는 영역을 갖는다. 트랜지스터(100F)는 반도체층(108) 상하에 게이트 전극으로서 기능하는 도전층(104) 및 백 게이트 전극으로서 기능하는 도전층(120)을 갖는 듀얼 게이트형 트랜지스터이다. 여기서 트랜지스터(100F)에서, 절연층(106)의 일부는 제 1 게이트 절연층으로서 기능하고, 절연층(114), 절연층(116), 및 절연층(118)의 일부는 제 2 게이트 절연층으로서 기능한다.
도전층(120)은 절연층(106), 절연층(114), 절연층(116), 및 절연층(118)에 제공된 개구(도시하지 않았음)를 통하여 도전층(104)과 전기적으로 접속되어 있어도 좋다. 이로써 도전층(120)과 도전층(104)에 같은 전위를 인가할 수 있어, 온 전류가 높은 트랜지스터(100F)로 할 수 있다.
도전층(104)과 도전층(120)이 접속되지 않는 구성으로 하여도 좋다. 이때 게이트 전극 및 백 게이트 전극 중 한쪽에는 정전위를 인가하고, 다른 쪽에 트랜지스터(100F)를 구동하기 위한 신호를 공급하여도 좋다. 이때 게이트 전극 및 백 게이트 전극 중 한쪽에 인가하는 전위에 의하여, 트랜지스터(100F)를 다른 쪽의 전극으로 구동할 때의 문턱 전압을 제어할 수 있다. 또는 도전층(104)과 도전층(120)에 같은 전위를 인가함으로써, 온 상태일 때 흘릴 수 있는 전류를 크게 할 수 있다.
이러한 구성으로 함으로써, 전기 특성이 양호하고, 또한 신뢰성이 매우 높은 트랜지스터(100F)로 할 수 있다.
도전층(120a)은 절연층(114), 절연층(116), 및 절연층(118)을 개재하여 반도체층(108A)과 중첩되는 영역을 갖는다. 반도체층(108A)은 도전층(104A)과 도전층(120a) 사이에 위치하고, 도전층(104A), 반도체층(108A), 및 도전층(120a)은 서로 중첩되는 영역을 갖는다. 트랜지스터(101A)는 반도체층(108A) 상하에 게이트 전극으로서 기능하는 도전층(104A) 및 백 게이트 전극으로서 기능하는 도전층(120a)을 갖는 듀얼 게이트형 트랜지스터이다. 여기서 트랜지스터(101A)에서, 절연층(106)의 일부는 제 1 게이트 절연층으로서 기능하고, 절연층(114), 절연층(116), 및 절연층(118)의 일부는 제 2 게이트 절연층으로서 기능한다.
도전층(120a)은 절연층(106), 절연층(114), 절연층(116), 및 절연층(118)에 제공된 개구(도시하지 않았음)를 통하여 도전층(104A)과 전기적으로 접속되어 있어도 좋다. 이로써 도전층(120a)과 도전층(104A)에 같은 전위를 인가할 수 있어, 온 전류가 높은 트랜지스터(101A)로 할 수 있다.
도전층(104A)과 도전층(120a)이 접속되지 않는 구성으로 하여도 좋다. 이때 게이트 전극 및 백 게이트 전극 중 한쪽에는 정전위를 인가하고, 다른 쪽에 트랜지스터(101A)를 구동하기 위한 신호를 공급하여도 좋다. 이때 한쪽의 전극에 인가하는 전위에 의하여, 트랜지스터(101A)를 다른 쪽의 전극으로 구동할 때의 문턱 전압을 제어할 수 있다. 또는 도전층(104A)과 도전층(120a)에 같은 전위를 인가함으로써, 온 상태일 때 흘릴 수 있는 전류를 크게 할 수 있다.
이러한 구성으로 함으로써, 전기 특성이 양호하고, 또한 신뢰성이 매우 높은 트랜지스터(101A)로 할 수 있다.
도전층(120b)은 절연층(114), 절연층(116), 및 절연층(118)에 제공된 개구를 통하여 도전층(112Ab)과 전기적으로 접속되어 있다. 도전층(120b)은 배선 또는 전극으로서 사용할 수 있다. 예를 들어 반도체 장치(10A)를 표시 장치에 적용한 경우, 도전층(120b)을 화소 전극, 또는 화소 전극과 접속하기 위한 배선으로서 기능시킬 수 있다.
또한 도 9에는 트랜지스터(100F)와 트랜지스터(101A) 모두가 백 게이트 전극을 갖는 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(100F)가 도전층(120)을 갖고 트랜지스터(101A)가 도전층(120a)을 갖지 않는 구성으로 하여도 좋다. 또한 트랜지스터(100F)가 도전층(120)을 갖지 않고 트랜지스터(101A)가 도전층(120a)을 갖는 구성으로 하여도 좋다. 또한 트랜지스터(100F)와 트랜지스터(101A) 모두가 백 게이트 전극을 갖지 않는 구성으로 하여도 좋다.
이상이 구성예 2-2에 대한 설명이다.
[구성예 2-3]
이하에서는 상술한 구성예 2-1과 일부의 구성이 상이한 반도체 장치의 구성예에 대하여 설명한다. 또한 이하에서는 상술한 구성예 3과 중복되는 부분은 설명을 생략하는 경우가 있다. 또한 이하에 나타내는 도면에서, 상술한 구성예 3과 같은 기능을 갖는 부분에 대해서는 해칭 패턴을 같게 하고, 부호를 붙이지 않는 경우가 있다.
본 발명의 일 형태인 반도체 장치(10B)의 구성예를 도 10에 도시하였다. 반도체 장치(10B)는 트랜지스터(100G)와 트랜지스터(101B)를 갖는다. 트랜지스터(100G)는 절연층(116)과 절연층(118) 사이에 도전층(120)을 갖는 점에서 상술한 트랜지스터(100C)와 주로 상이하다. 트랜지스터(101B)는 절연층(116)과 절연층(118) 사이에 도전층(120a) 및 도전층(120b)을 갖는 점에서 상술한 트랜지스터(101A)와 주로 상이하다.
도전층(120b)은 절연층(114) 및 절연층(116)에 제공된 개구를 통하여 도전층(112Ab)과 전기적으로 접속된다.
이러한 구성으로 함으로써, 도전층(120)과 반도체층(108)의 거리가 짧아져, 트랜지스터(100G)의 전기 특성을 향상시킬 수 있다. 마찬가지로 도전층(120a)과 반도체층(108A)의 거리가 짧아져, 트랜지스터(101B)의 전기 특성을 향상시킬 수 있다.
<제작 방법예 1>
이하에서는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 도면을 참조하여 설명한다. 여기서는 상술한 반도체 장치(10)를 예로 들어 설명한다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성될 수 있다. CVD법으로서는 예를 들어 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법 및 열 CVD법이 있다. 또한 열 CVD법 중 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 딥 코팅, 스프레이 도포, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅 등의 방법으로 형성될 수 있다.
반도체 장치를 구성하는 박막을 가공할 때, 포토리소그래피법 등을 사용하여 가공할 수 있다. 이 외에, 나노 임프린트법, 샌드블라스트법(sandblasting method), 리프트 오프법 등으로 가공되어도 좋다. 또한 메탈 마스크 등의 차폐 마스크를 사용한 성막 방법으로 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법에는 대표적으로는 다음 두 가지 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 갖는 박막을 형성한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서 노광에 사용하는 광으로서는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 그 이외에, 자외선, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용하는 광으로서는 극단 자외(EUV: Extreme Ultra-violet)광 또는 X선을 사용하여도 좋다. 또한 노광에 사용하는 광 대신에 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세한 가공을 수행할 수 있기 때문에 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는 포토마스크가 불필요하다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 샌드블라스트법 등을 사용할 수 있다.
도 11 내지 도 17에 도시된 각 도면은 트랜지스터(100) 및 트랜지스터(101)의 제작 방법을 설명하는 도면이다. 각 도면에는 채널 길이 방향의 단면을 도시하였다.
[절연층(110), 절연층(110A)의 형성]
기판(102) 위에 절연막을 형성한다. 상기 절연막은 예를 들어 PECVD법 등으로 형성될 수 있다. 상기 절연막 위에 리소그래피 공정에 의하여 레지스트 마스크를 형성한 후, 절연을 가공함으로써, 섬 형상의 절연층(110) 및 절연층(110A)을 형성한다(도 11의 (A)). 상기 가공에는 웨트 에칭법 및 드라이 에칭법 중 한쪽 또는 양쪽을 사용하면 좋다.
[도전층(104), 도전층(104A)의 형성]
절연층(110) 위, 절연층(110A) 위, 및 기판(102) 위에 도전막을 형성하고, 상기 도전막 위에 리소그래피 공정에 의하여 레지스트 마스크를 형성한 후, 도전막을 가공함으로써 게이트 전극으로서 기능하는 도전층(104) 및 도전층(104A)을 형성한다(도 11의 (B)). 상기 가공에는 웨트 에칭법 및 드라이 에칭법 중 한쪽 또는 양쪽을 사용하면 좋다. 도전층(104)은 절연층(110) 위에 제공되고, 절연층(110)의 상면 및 측면과 접촉한다. 도전층(104A)은 절연층(110A) 위에 제공되고, 절연층(110A)의 상면과 접촉한다.
[절연층(106)의 형성]
이어서 절연층(110), 절연층(110A), 도전층(104), 도전층(104A), 및 기판(102)을 덮는 절연층(106)을 형성한다(도 11의 (C)). 절연층(106)은 예를 들어 PECVD법 등으로 형성될 수 있다.
절연층(106)을 형성한 후에, 가열 처리를 수행하여도 좋다. 가열 처리를 수행함으로써, 절연층(106)의 표면 및 막 내에서 물 및 수소를 이탈시킬 수 있다.
가열 처리의 온도는 150℃ 이상 기판의 변형점 미만인 것이 바람직하고, 250℃ 이상 450℃ 이하인 것이 더 바람직하고, 300℃ 이상 450℃ 이하인 것이 더욱 바람직하다. 가열 처리는 희가스, 질소, 및 산소 중 하나 이상을 포함하는 분위기에서 수행할 수 있다. 질소를 포함하는 분위기 또는 산소를 포함하는 분위기로서 건조 공기(CDA: Clean Dry Air)를 사용하여도 좋다. 또한 상기 분위기에서 수소, 물 등의 함유량이 가능한 한 적은 것이 바람직하다. 상기 분위기로서 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하의 고순도 가스를 사용하는 것이 바람직하다. 수소, 물 등의 함유량이 가능한 한 적은 분위기를 사용함으로써, 절연층(106)에 수소, 물 등이 들어가는 것을 가능한 한 방지할 수 있다. 가열 처리에는 오븐, 급속 가열(RTA: Rapid Thermal Annealing) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
이어서 절연층(106)에 대하여 산소를 공급하는 처리를 수행하여도 좋다. 산소의 공급 처리로서, 절연층(106)에 대하여 이온 도핑법, 이온 주입법, 플라스마 처리 등에 의하여 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등을 공급한다. 또한 절연층(106) 위에 산소의 이탈을 억제하는 막을 형성한 후, 상기 막을 통하여 절연층(106)에 산소를 첨가하여도 좋다. 상기 막은 산소를 첨가한 후에 제거하는 것이 바람직하다. 상술한 산소의 이탈을 억제하는 막으로서 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 갖는 도전막 또는 반도체막을 사용할 수 있다.
[반도체층(108), 반도체층(108A)의 형성]
이어서 절연층(106) 위에 금속 산화물막(108f)을 형성한다. 여기서는 금속 산화물막(108f)으로서 금속 산화물막(108af)과 금속 산화물막(108af) 위의 금속 산화물막(108bf)의 적층을 형성한다(도 12의 (A), (B)).
금속 산화물막(108af) 및 금속 산화물막(108bf)은 각각 금속 산화물 타깃을 사용한 스퍼터링법으로 형성하는 것이 바람직하다. 금속 산화물막(108af) 및 금속 산화물막(108bf)을 형성할 때에 산소 가스를 사용하는 것이 바람직하다. 도 12의 (A)에는 절연층(106) 위에 금속 산화물막(108af)을 형성할 때의 스퍼터링 장치 내부의 단면 모식도를 도시하였다. 또한 스퍼터링 장치 내부에 설치된 타깃(193)과 타깃(193)의 아래쪽에 형성되는 플라스마(194)를 모식적으로 도시하였다. 예를 들어 금속 산화물막(108af) 형성 시에 산소 가스를 사용하는 경우, 절연층(106) 내에 적합하게 산소를 공급할 수 있다. 예를 들어 절연층(106a)에 산화물을 사용하는 경우, 절연층(106a) 내에 산소를 적합하게 공급할 수 있다. 또한 도 12의 (A)에서는 절연층(106)에 공급되는 산소를 화살표로 나타내었다.
절연층(106)에 산소를 공급함으로써, 나중의 공정에서 반도체층(108)에 산소가 공급되어, 반도체층(108) 내의 산소 결손 VOH를 저감할 수 있다.
금속 산화물막(108af) 및 금속 산화물막(108bf)을 형성할 때, 산소 가스 이외에, 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 또한 금속 산화물막(108af) 및 금속 산화물막(108bf)을 형성할 때의 성막 가스 전체에서 차지하는 산소 가스 비율(이하, 산소 유량비라고도 함)은 각각 0% 이상 100% 이하의 범위로 할 수 있다.
산소 유량비를 낮추고, 결정성이 비교적 낮은 금속 산화물막으로 함으로써, 도전성이 높은 금속 산화물막을 얻을 수 있다. 한편으로 산소 유량비를 높이고, 결정성이 비교적 높은 금속 산화물막으로 함으로써, 에칭 내성이 높고, 전기적으로 안정된 금속 산화물막을 얻을 수 있다.
게이트 전극으로서 기능하는 도전층(104) 측에 위치하는 금속 산화물막(108af)을 결정성이 낮은 막으로 하고, 백 채널 측에 위치하는 금속 산화물막(108bf)을 결정성이 높은 막으로 함으로써, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다.
더 구체적으로는, 금속 산화물막(108af) 형성 시의 산소 유량비는 0% 이상 50% 미만인 것이 바람직하고, 5% 이상 30% 이하인 것이 더 바람직하고, 5% 이상 20% 이하인 것이 더욱 바람직하고, 대표적으로는 10%로 한다. 금속 산화물막(108bf) 형성 시의 산소 유량비는 금속 산화물막(108af) 형성 시의 산소 유량비보다 높은 것이 바람직하다. 또한 금속 산화물막(108bf) 형성 시의 산소 유량비는 50% 이상 100% 이하인 것이 바람직하고, 60% 이상 100% 이하인 것이 더 바람직하고, 70% 이상 100% 이하인 것이 더 바람직하고, 80% 이상 100% 이하인 것이 더 바람직하고, 대표적으로는 100%로 한다.
금속 산화물막(108af) 및 금속 산화물막(108bf)을 형성할 때의 기판 온도는 실온 이상 200℃ 이하인 것이 바람직하고, 실온 이상 140℃ 이하인 것이 더 바람직하다. 금속 산화물막(108af) 및 금속 산화물막(108bf) 형성 시의 기판 온도를, 예를 들어 실온 이상 140℃ 미만으로 하면, 생산성이 높아져 바람직하다.
금속 산화물막(108af)과 금속 산화물막(108bf)은 같은 조성 또는 실질적으로 같은 조성의 막으로 할 수 있다. 금속 산화물막(108af)과 금속 산화물막(108bf)을 같은 스퍼터링 타깃을 사용하여 형성할 수 있기 때문에, 제조 비용을 절감할 수 있다. 또한 같은 스퍼터링 타깃을 사용하는 경우, 같은 성막 장치에서 진공 중에서 연속적으로 금속 산화물막(108af) 및 금속 산화물막(108bf)을 형성할 수 있기 때문에, 반도체층(108a)과 반도체층(108b)의 계면에 불순물이 들어가는 것을 억제할 수 있다. 또한 금속 산화물막(108af)과 금속 산화물막(108bf)에서, 형성 시의 압력, 온도, 전력 등의 조건을 다르게 하여도 좋지만, 산소 유량비 이외의 조건을 같게 함으로써, 형성 공정에 걸리는 시간을 단축할 수 있기 때문에 바람직하다.
또한 금속 산화물막(108af)과 금속 산화물막(108bf)은 조성이 상이한 막이어도 좋다. 이때 금속 산화물막(108af) 및 금속 산화물막(108bf) 모두에 In-Ga-Zn 산화물을 사용한 경우, 금속 산화물막(108bf)에 금속 산화물막(108af)보다 In의 함유 비율이 높은 산화물 타깃을 사용하는 것이 바람직하다.
금속 산화물막(108af)과 금속 산화물막(108bf)을 형성한 후, 금속 산화물막(108bf) 위에 레지스트 마스크를 형성하고, 금속 산화물막(108af) 및 금속 산화물막(108bf)을 에칭에 의하여 가공하고 나서 레지스트 마스크를 제거함으로써, 반도체층(108a)과 반도체층(108b)이 적층된 섬 형상의 반도체층(108), 및 반도체층(108Aa)과 반도체층(108Ab)이 적층된 섬 형상의 반도체층(108A)을 형성할 수 있다(도 13의 (A)).
금속 산화물막(108af) 및 금속 산화물막(108bf)의 가공에는 웨트 에칭법 및 드라이 에칭법 중 한쪽 또는 양쪽을 사용하면 좋다.
또한 반도체층(108) 및 반도체층(108A)을 형성할 때에, 반도체층(108) 또는 반도체층(108A)과 중첩되는 영역의 절연층(106)의 막 두께보다 반도체층(108) 및 반도체층(108A) 모두와 중첩되지 않는 영역의 절연층(106)의 막 두께가 얇아지는 경우가 있다.
금속 산화물막(108af) 및 금속 산화물막(108bf)을 형성한 후, 또는 반도체층(108) 및 반도체층(108A)으로 가공한 후, 가열 처리를 수행하여도 좋다. 가열 처리를 수행함으로써, 금속 산화물막(108af) 및 금속 산화물막(108bf) 또는 반도체층(108) 및 반도체층(108A)의 표면 및 막 내의 수소 및 물을 제거할 수 있다. 또한 가열 처리를 수행함으로써, 금속 산화물막(108af) 및 금속 산화물막(108bf), 또는 반도체층(108) 및 반도체층(108A)의 에칭 속도가 느려지기 때문에, 나중의 공정(예를 들어 도전층(112a) 및 도전층(112b)의 형성)에서 반도체층(108) 및 반도체층(108A)이 소실되는 것을 억제할 수 있다.
가열 처리의 온도는 150℃ 이상 기판의 변형점 미만인 것이 바람직하고, 250℃ 이상 450℃ 이하인 것이 더 바람직하고, 300℃ 이상 450℃ 이하인 것이 더욱 바람직하다. 가열 처리는 희가스 및 질소 중 하나 이상을 포함하는 분위기에서 수행할 수 있다. 또는 상기 분위기에서 가열한 후, 산소를 포함하는 분위기에서 더 가열하여도 좋다. 질소를 포함하는 분위기 또는 산소를 포함하는 분위기로서 건조 공기(CDA)를 사용하여도 좋다. 또한 상기 분위기에서 수소, 물 등의 함유량이 가능한 한 적은 것이 바람직하다. 상기 분위기로서 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하의 고순도 가스를 사용하는 것이 바람직하다. 수소, 물 등의 함유량이 가능한 한 적은 분위기를 사용함으로써, 반도체층(108) 및 반도체층(108A)에 수소, 물 등이 들어가는 것을 가능한 한 방지할 수 있다. 가열 처리에는 오븐, 급속 가열(RTA) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
[도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)의 형성]
이어서 절연층(106) 반도체층(108), 및 반도체층(108A)을 덮어 도전막(113af), 도전막(113bf), 및 도전막(113cf)을 적층하여 형성한다.
도전막(113bf)은 나중에 도전층(113b)이 되는 막이고, 구리, 은, 금, 또는 알루미늄을 포함하는 것이 바람직하다. 또한 도전막(113af) 및 도전막(113cf)은 각각, 나중에 도전층(113a), 도전층(113b)이 되는 막이고, 각각 독립적으로 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 및 루테늄 중 하나 또는 복수를 포함하는 것이 바람직하다.
도전막(113af), 도전막(113bf), 및 도전막(113cf)은 스퍼터링법, 증착법, 또는 도금법 등의 형성 방법을 사용하여 형성하는 것이 바람직하다.
이어서 도전막(113cf) 위에 레지스트(141)를 도포한다(도 13의 (B)). 여기서 절연층(110) 및 절연층(110A) 모두와 중첩되지 않는 영역(홈(111) 위)의 레지스트(141)의 두께는 절연층(110) 또는 절연층(110A) 위의 레지스트(141)의 두께보다 두껍다. 레지스트(141)로서 네거티브형 레지스트 재료 또는 포지티브형 레지스트 재료를 사용할 수 있다. 레지스트(141)로서 네거티브형 레지스트 재료를 적합하게 사용할 수 있다. 본 실시형태에서는 레지스트(141)에 네거티브형 레지스트 재료를 사용하는 예를 들어 설명한다.
이어서 포토마스크를 통하여 레지스트(141)를 노광한다(도 14). 도 14에는 상기 포토마스크가 갖는 차광부(138a), 차광부(138b), 및 차광부(138c)를 도시하였다. 또한 차광부(138a), 차광부(138b), 및 차광부(138c)를 마스크로서 사용하여 레지스트(141)에 입사하는 광(139)을 도시하였다. 차광부(138a)는 도전층(112a)의 패턴에 상당하고, 차광부(138b)는 도전층(112Aa)의 패턴에 상당하고, 차광부(138c)는 도전층(112Ab)의 패턴에 상당한다. 또한 홈(111)에 제공되는 도전층(112b)에 상당하는 차광부는 제공하지 않는다.
여기서 차광부(138a), 차광부(138b), 또는 차광부(138c)와 중첩되는 영역에서 레지스트(141)가 차광되기 때문에 노광되지 않고, 미노광의 영역(이하 미노광 영역이라고도 기재함)이 형성된다. 차광부(138a), 차광부(138b), 및 차광부(138c) 모두와 중첩되지 않는 영역에서 레지스트(141) 전체는 노광되지 않고, 일부에 미노광 영역이 형성된다. 구체적으로는 두께가 두꺼운 영역의 레지스트(141)는 노광되고, 두께가 얇은 영역의 레지스트(141)는 일부가 노광되지 않도록 노광 시간을 조정함으로써 홈(111)의 레지스트(141)에 미노광 영역을 형성한다.
레지스트(140a)와 레지스트(140b)의 간격이 원하는 도전층(112a)과 도전층(112b)의 간격(SP100)이 되도록 노광 시간을 설정하면 좋다. 노광 시간을 고려하여 레지스트(141)의 두께, 절연층(110)의 두께, 및 절연층(110A)의 두께를 적절히 설정하면 좋다.
여기서 절연층(110)의 두께 및 절연층(110A)의 두께가 얇으면, 홈(111) 위의 레지스트(141)의 두께가 얇아져 홈(111)에 미노광 영역을 형성하기 어려워진다. 또한 차광부(138a)로 차광됨으로써 형성되는 미노광 영역과 홈(111)에 형성되는 미노광 영역을 이격시키기 어려워진다. 예를 들어 절연층(110)의 두께 및 절연층(110A)의 두께는 각각 200nm 이상 3000nm 이하인 것이 바람직하고, 400nm 이상 2500nm 이하인 것이 더 바람직하고, 600nm 이상 2000nm 이하인 것이 더 바람직하고, 800nm 이상 1600nm 이하인 것이 더 바람직하고, 800nm 이상 1400nm 이하인 것이 더 바람직하고, 800nm 이상 1200nm 이하인 것이 더 바람직하다. 상술한 범위로 함으로써, 차광부(138a)로 차광됨으로써 형성되는 미노광 영역과 이격되는 미노광 영역을 홈(111)에 형성할 수 있다. 또한 이와 동시에 절연층(110) 및 절연층(110A)이 되는 절연막의 성막 공정의 택트의 악화를 방지할 수 있다.
이어서 현상액을 사용하여 현상하여 노광된 영역의 레지스트(141)를 제거한다. 그 결과, 미노광 영역에 레지스트 마스크(140a), 레지스트 마스크(140b), 레지스트 마스크(140Aa), 및 레지스트 마스크(140Ab)를 형성할 수 있다(도 15).
여기서 레지스트 마스크(140a)는 포토마스크의 차광부(138a)에 의하여 형성되고, 레지스트 마스크(140Aa)는 차광부(138b)에 의하여 형성되고, 레지스트 마스크(140Ab)는 차광부(138b)에 의하여 형성된다. 또한 레지스트 마스크(140b)는 포토마스크의 차광부를 사용하지 않고 형성된다. 이로써 노광 영역의 노광 한계보다 차광부 간의 간격이 큰 포토마스크를 사용하여, 노광 장치의 노광 한계보다 간격이 좁은 레지스트 마스크(140a) 및 레지스트 마스크(140b)를 형성할 수 있다.
또한 편의상 도 14 및 도 15에는 차광부(138a)가 레지스트 마스크(140a)와, 차광부(138b)가 레지스트 마스크(140Aa)와, 차광부(138c)가 레지스트 마스크(140Ab)와 같은 크기인 등배 노광의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 레지스트 마스크(140a), 레지스트 마스크(140Aa), 및 레지스트 마스크(140Ab)의 형성에는 축소 노광을 사용하여도 좋다. 또한 포토마스크를 사용하지 않고 레지스트에 전자 빔 또는 이온 빔을 조사하여 레지스트 마스크(140a), 레지스트 마스크(140Aa), 및 레지스트 마스크(140Ab)를 형성하여도 좋다. 포토마스크를 사용하지 않기 때문에 미세한 레지스트 마스크(140a), 레지스트 마스크(140Aa), 및 레지스트 마스크(140Ab)를 형성할 수 있다.
이어서 레지스트 마스크(140a), 레지스트 마스크(140b), 레지스트 마스크(140Aa), 및 레지스트 마스크(140Ab)를 마스크로서 사용하여 도전막(113cf), 도전막(113bf), 및 도전막(113af)을 가공함으로써, 도전층(113a), 도전층(113b), 및 도전층(113c)이 적층된 구성을 갖는 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)을 형성할 수 있다(도 16). 상기 가공에는 웨트 에칭법 및 드라이 에칭법 중 한쪽 또는 양쪽을 사용하면 좋다. 특히 드라이 에칭법은 미세 가공에 적합하게 사용할 수 있다.
도전막(113cf), 도전막(113bf), 및 도전막(113af)은 각각 웨트 에칭 또는 드라이 에칭 등으로 에칭할 수 있다. 또한 하나의 공정에서 3층을 한 번에 에칭하여도 좋고, 각각을 상이한 공정에서 순차적으로 에칭하여도 좋다.
도전층(112a) 및 도전층(112b)은 도 16에 도시된 바와 같이 반도체층(108)의 채널 형성 영역 위에서 이격되도록 가공되는 것이 바람직하다. 바꿔 말하면, 도전층(112a) 및 도전층(112b)은, 이들이 대향하는 단부가 도전층(104)과 반도체층(108) 모두와 중첩되도록 가공되는 것이 바람직하다. 이로써 트랜지스터의 온 전류를 높일 수 있다. 마찬가지로 도전층(112Aa) 및 도전층(112Ab)은, 이들이 대향하는 단부가 도전층(104A) 및 반도체층(108A) 모두와 중첩되도록 가공되는 것이 바람직하다.
또한 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)을 형성할 때에, 도전층(112a) 또는 도전층(112b)과 중첩되는 영역의 반도체층(108)의 막 두께보다 도전층(112a) 및 도전층(112b) 모두와 중첩되지 않는 영역의 반도체층(108)의 막 두께가 얇아지는 경우가 있다. 마찬가지로 도전층(112Aa) 및 도전층(112Ab)과 중첩되는 영역의 반도체층(108A)의 막 두께보다 도전층(112Aa) 및 도전층(112Ab) 모두와 중첩되지 않는 영역의 반도체층(108A)의 막 두께가 얇아지는 경우가 있다.
도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)을 형성할 때에, 도전층(112a), 도전층(112b), 도전층(112Aa), 또는 도전층(112Ab)과 중첩되는 영역의 절연층(106)의 막 두께보다 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab) 모두와 중첩되지 않는 영역의 절연층(106)의 막 두께가 얇아지는 경우가 있다.
[제 1 세정 처리]
이어서 세정 처리(이하, 제 1 세정 처리라고 기재함)를 수행하여도 좋다. 제 1 세정 처리로서, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 열처리에 의한 세정 등이 있고, 상술한 세정을 적절히 조합하여 수행하여도 좋다.
도전막(113cf), 도전막(113bf), 및 도전막(113af)을 형성할 때에, 및 도전층(112a) 및 도전층(112b)을 형성할 때에, 반도체층(108)의 표면이 대미지를 받는 경우가 있다. 대미지를 받은 반도체층(108)에 VO가 형성되고, 또한 반도체층(108) 내의 수소가 VO에 들어가 VOH가 형성되는 경우가 있다. 도전층(112a) 및 도전층(112b)을 형성한 후에 제 1 세정 처리를 수행함으로써, 대미지를 받은 층을 제거할 수 있다. 또한 제 1 세정 처리를 수행함으로써, 도전층(112a) 및 도전층(112b)을 형성할 때에 반도체층(108)의 표면에 부착된 금속, 유기물 등을 제거할 수 있다.
제 1 세정 처리로서, 웨트 세정을 적합하게 사용할 수 있다. 제 1 세정 처리로서, 예를 들어 인산, 옥살산, 및 염산 중 어느 하나 이상을 포함하는 세정액을 사용하는 것이 바람직하다.
제 1 세정 처리로서 특히 인산을 포함하는 세정액을 적합하게 사용할 수 있다. 세정액의 농도는 반도체층(108)에 대한 에칭 속도를 고려하여 결정하는 것이 바람직하다. 예를 들어 제 1 세정 처리로서, 인산을 포함하는 세정액을 사용하는 경우, 인산 농도는 0.01weight% 이상 5weight% 이하인 것이 바람직하고, 0.02weight% 이상 4weight% 이하인 것이 더 바람직하고, 0.05weight% 이상 3weight% 이하인 것이 더 바람직하고, 0.1weight% 이상 2weight% 이하인 것이 더 바람직하고, 0.15weight% 이상 1weight% 이하인 것이 더 바람직하다. 상술한 농도의 범위로 함으로써, 반도체층(108)이 소실되는 것을 억제할 수 있고, 또한 반도체층(108)의 대미지를 받은 층, 및 반도체층(108)에 부착된 금속, 유기물 등을 효율적으로 제거할 수 있다.
도 16에 도시된 바와 같이, 도전층(112a)의 상면이 레지스트 마스크(140a)로, 도전층(112b)의 상면이 레지스트 마스크(140b)로, 도전층(112Aa)의 상면이 레지스트 마스크(140Aa)로, 도전층(112Ab)의 상면이 레지스트 마스크(140Ab)로 덮인 상태에서 제 1 세정 처리를 수행하는 것이 바람직하다. 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)의 상면이 레지스트 마스크로 덮인 상태에서 제 1 세정 처리를 수행함으로써, 예를 들어 도전층(113c)이 소실되는 것을 억제할 수 있다. 또한 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)의 상면이 레지스트 마스크로 덮인 상태에서 제 1 세정 처리를 수행함으로써, 제 1 세정 처리 시에 노출되는 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)의 면적을 축소할 수 있기 때문에, 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)의 성분이 반도체층(108) 및 반도체층(108A)에 부착되는 것을 억제할 수 있다.
이어서 레지스트 마스크(140a), 레지스트 마스크(140b), 레지스트 마스크(140Aa), 및 레지스트 마스크(140Ab)를 제거한다.
또한 제 1 세정 처리는 레지스트 마스크(140a), 레지스트 마스크(140b), 레지스트 마스크(140Aa), 및 레지스트 마스크(140Ab)를 제거한 후에 수행하여도 좋다.
[제 2 세정 처리]
이어서 세정 처리(이하, 제 2 세정 처리라고 기재함)를 수행하는 것이 바람직하다. 제 2 세정 처리로서, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리(제 1 플라스마 처리), 또는 열처리에 의한 세정 등이 있고, 상술한 세정을 적절히 조합하여 수행하여도 좋다. 제 2 세정 처리로서, 플라스마 처리를 적합하게 사용할 수 있다. 도 17에는, 반도체층(108)의 표면, 반도체층(108A)의 표면, 도전층(112a)의 표면, 도전층(112b)의 표면, 도전층(112Aa)의 표면, 도전층(112Ab)의 표면, 및 절연층(106)의 표면이 플라스마(130)에 노출되어 있는 상태를 모식적으로 도시하였다.
제 2 세정 처리로서 제 1 플라스마 처리를 수행하는 경우, 제 1 플라스마 처리는 특히 산화성 가스 및 환원성 가스를 포함하는 혼합 가스를 사용하는 것이 바람직하다. 제 1 플라스마 처리에 산화성 가스 및 환원성 가스를 사용함으로써, 도전층(112a) 및 도전층(112b)이 산화되는 것을 억제하는 동시에, 반도체층(108)의 표면에 흡착된 물, 수소, 및 유기물 성분을 효과적으로 제거할 수 있다. 산화성 가스로서 상술한 가스를 사용할 수 있다. 환원성 가스로서 상술한 가스를 사용할 수 있다.
제 1 플라스마 처리에서의 산화성 가스와 환원성 가스의 유량의 비율은 도전층(113a), 도전층(113b), 및 도전층(113c)의 산화 용이성에 따라 설정할 수 있지만, 적어도 환원성 가스의 유량을 산화성 가스의 유량 이하로 하는 것이 바람직하다. 산화성 가스의 유량에 대한 환원성 가스의 유량이 지나치게 적으면, 도전층(113b) 등의 표면의 산화 반응이 우위를 보이고, 표면에 산화물이 형성되기 쉬워진다. 한편으로 산화성 가스의 유량에 대한 환원성 가스의 유량이 지나치게 많으면, 반도체층(108)의 표면이 환원될 우려, 및 반도체층(108) 내에 환원성 가스의 성분(예를 들어 수소)이 공급될 우려가 있다.
제 1 플라스마 처리에서, 산화성 가스의 유량에 대한 환원성 가스의 유량은 상술한 범위로 하는 것이 바람직하다. 제 1 플라스마 처리를 수행할 때에, 도전층(113c), 도전층(113b), 및 도전층(113a)의 표면도 플라스마(130)에 노출되지만, 제 1 플라스마 처리에 사용하는 가스에 환원성 가스가 포함되기 때문에, 표면이 산화된 경우에도 바로 환원되므로, 결과적으로 산화물이 형성되는 것이 억제된다. 이로써 예를 들어 도전층(113b)에 구리 또는 알루미늄 등 산화되기 쉬운 재료를 사용한 경우에도, 도전층(113b)이 산화되는 것을 억제할 수 있고, 반도체층(108)의 표면에 흡착된 물, 수소, 및 유기물 성분을 효과적으로 제거할 수 있다.
여기서 제 1 플라스마 처리에 사용하는 가스에 환원성 가스를 포함하지 않는 경우에 대하여 설명한다. 환원성 가스를 포함하지 않는 경우, 도전층(113b)이 플라스마에 노출되면 도전층(113b)의 일부에 산화물이 형성되는 경우가 있다. 도전층(113a) 또는 도전층(113c)에도 산화되기 쉬운 재료를 사용한 경우에는, 그 표면에도 산화물이 형성된다. 도전층(113a), 도전층(113b), 및 도전층(113c) 중 어느 하나 이상이 산화되면 저항이 높아져, 트랜지스터의 전기 특성 및 신뢰성에 악영향을 미치는 경우가 있다. 또한 도전층(113a), 도전층(113b), 또는 도전층(113c)의 표면에 형성된 산화물은 제 1 플라스마 처리 중 또는 나중의 절연층(114) 형성 시에 일부가 비산되어, 반도체층(108b)의 표면을 오염시키는 경우가 있다. 반도체층(108b)에 부착된 산화물은 도너 또는 억셉터로서 기능될 수 있기 때문에, 트랜지스터의 전기 특성 및 신뢰성에 악영향을 미칠 우려가 있다. 예를 들어 반도체층(108) 내로 구리 원소가 확산된 경우, 구리 원소가 캐리어 트랩으로서 기능하고, 트랜지스터의 전기 특성 및 신뢰성이 저하될 경우가 있다.
한편으로 제 1 플라스마 처리에 사용하는 가스에 환원성 가스를 포함하는 경우, 도전층(113c)의 표면, 도전층(113b)의 표면, 및 도전층(113a)의 표면, 특히 도전층(113b)의 측면이 노출되어 있어도, 그 표면이 산화되는 것을 억제할 수 있다. 그러므로 도전층(112a) 및 도전층(112b)이 산화되는 것을 억제할 수 있고, 반도체층(108)의 표면에 흡착된 물, 수소, 및 유기물 성분을 효과적으로 제거할 수 있어, 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 제 1 플라스마 처리의 처리 시간을 조정하는 것이 바람직하다. 제 1 플라스마 처리의 처리 시간이 긴 경우, 산화성 가스로 인한 산화 반응이 진행되어, 도전층(113a), 도전층(113b), 및 도전층(113c)의 표면이 산화되는 경우가 있다. 또한 제 1 플라스마 처리의 처리 시간이 긴 경우, 제 2 가스로 인한 환원 반응이 진행되어, 반도체층(108)의 표면이 환원되는 경우가 있다. 따라서 제 1 플라스마 처리의 처리 시간을 조정하여, 도전층(113a), 도전층(113b), 및 도전층(113c)의 표면이 산화되는 것, 그리고 반도체층(108)의 표면이 환원되는 것을 억제하는 것이 바람직하다. 제 1 플라스마 처리의 처리 시간은 예를 들어 5sec 이상 180sec 이하인 것이 바람직하고, 10sec 이상 120sec 이하인 것이 더 바람직하고, 15sec 이상 60sec 이하인 것이 더욱 바람직하다. 상술한 처리 시간으로 함으로써, 전기 특성이 양호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
제 1 플라스마 처리를 수행할 때의 처리실 내의 압력은 50Pa 이상인 것이 바람직하고, 100Pa 이상인 것이 더 바람직하고, 150Pa 이상인 것이 더 바람직하고, 200Pa 이상인 것이 더 바람직하고, 250Pa 이상인 것이 더 바람직하고, 300Pa 이상인 것이 더 바람직하다. 상술한 압력의 범위로 함으로써, 반도체층(108)에 대한 대미지를 억제할 수 있다. 또한 제 1 플라스마 처리를 수행할 때의 처리실 내의 압력의 상한은 플라스마가 안정적으로 발생하는 압력으로 하는 것이 바람직하다. 예를 들어 압력은 2000Pa 이하인 것이 바람직하고, 1500Pa 이하인 것이 더 바람직하고, 1300Pa 이하인 것이 더 바람직하고, 1000Pa 이하인 것이 더 바람직하고, 700Pa 이하인 것이 더 바람직하고, 500Pa 이하가 더 바람직하다.
제 1 플라스마 처리에는 산소를 포함하는 가스를 사용하는 것이 바람직하다. 산소를 포함하는 가스를 사용함으로써, 반도체층(108)에 산소를 공급할 수 있다. 그리고 상기 산소에 의하여 반도체층(108) 내의 산소 결손(VO) 및 VOH를 저감할 수 있다(가산소화).
[절연층(114)의 형성]
이어서 도전층(112a), 도전층(112b), 반도체층(108), 및 절연층(106)을 덮도록 절연층(114)을 형성한다.
절연층(114)은, 예를 들어 산소를 포함하는 분위기에서 형성하는 것이 바람직하다. 특히 산소를 포함하는 분위기에서 플라스마 CVD법으로 형성하는 것이 바람직하다. 이로써 결함이 적은 절연층(114)으로 할 수 있다. 또한 절연층(114)은 암모니아의 방출이 많고, 또한 질소 산화물의 방출이 적은 것이 바람직하다. 암모니아의 방출이 많으며, 질소 산화물의 방출이 적은 절연층(114)을 사용함으로써, 트랜지스터의 문턱 전압의 변동을 억제할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
절연층(114)으로서, 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 플라스마 화학 기상 퇴적 장치(PECVD 장치 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 형성하는 것이 바람직하다. 이 경우, 원료 가스로서 실리콘을 갖는 퇴적성 가스 및 산화성 가스를 포함하는 혼합 가스를 사용하는 것이 바람직하다. 원료 가스가 암모니아를 더 포함하는 것이 바람직하다. 암모니아를 포함하는 혼합 가스를 사용하여 절연층(114)을 형성함으로써, 암모니아의 방출이 많은 절연층(114)으로 할 수 있다. 실리콘을 갖는 퇴적성 가스로서 상술한 가스를 사용할 수 있다. 산화성 가스로서 상술한 가스를 사용할 수 있다.
예를 들어 절연층(114)으로서 산화질화 실리콘을 사용하는 경우에는, 예를 들어 모노실레인, 일산화 이질소, 및 암모니아를 포함하는 혼합 가스로 절연층(114)을 형성할 수 있다.
절연층(114)의 형성에서 퇴적성 가스의 유량에 대한 산화성 가스의 유량은 상술한 범위로 하는 것이 바람직하다. 또한 산화성 가스의 유량에 대한 암모니아 가스의 유량은 상술한 범위로 하는 것이 바람직하다. 상술한 유량의 범위로 함으로써, 암모니아의 방출이 많은 절연층(114)으로 할 수 있어, 절연층(114)으로부터의 질소 산화물의 방출이 적어지기 때문에, 문턱 전압의 변동이 작은 트랜지스터로 할 수 있다. 또한 상술한 가스 유량으로 함으로써, 처리실 내의 압력이 비교적 높은 경우에도, 결함이 적은 절연층(114)을 형성할 수 있다.
절연층(114) 형성 시의 처리실 내의 압력은 상술한 범위로 하는 것이 바람직하다. 상술한 압력의 범위로 함으로써, 질소 산화물의 방출이 적고, 또한 결함량이 적은 절연층(114)을 형성할 수 있다.
절연층(114) 형성 시의 기판 온도는 150℃ 이상 400℃ 이하인 것이 바람직하고, 160℃ 이상 350℃ 이하인 것이 더 바람직하고, 180℃ 이상 300℃ 이하인 것이 더 바람직하고, 200℃ 이상 250℃ 이하인 것이 더 바람직하다. 기판 온도를 상술한 범위로 함으로써, 피형성면인 반도체층(108)에 대한 대미지를 줄일 수 있다.
마이크로파를 사용한 PECVD법을 사용하여 절연층(114)을 형성하여도 좋다. 마이크로파란 300MHz 내지 300GHz의 주파수 범위를 가리킨다. 마이크로파는 전자 온도가 낮고 전자 에너지가 작다. 또한 공급된 전력에서 전자의 가속에 사용되는 비율이 적어, 더 많은 분자의 해리 및 전리에 사용될 수 있기 때문에, 밀도가 높은 플라스마(고밀도 플라스마)를 여기할 수 있다. 그러므로 피형성면 및 퇴적물에 대한 플라스마 대미지가 적어, 결함이 적은 절연층(114)을 형성할 수 있다.
절연층(114)의 형성은 상술한 제 1 플라스마 처리를 수행한 후에, 반도체층(108)의 표면을 대기에 노출시키지 않고 연속적으로 수행하는 것이 바람직하다. 예를 들어 제 1 플라스마 처리는 절연층(114)의 성막 장치에서 수행하는 것이 바람직하다. 이때 제 1 플라스마 처리는 절연층(114)을 형성하는 처리실에서 수행하는 것이 바람직하다. 또는 게이트 밸브 등을 통하여 상기 처리실과 접속된 처리실에서 제 1 플라스마 처리를 수행한 후, 대기에 노출시키지 않고, 감압하에서, 절연층(114)의 처리실로 반송하는 구성으로 하여도 좋다. 또한 제 1 플라스마 처리와 절연층(114)의 형성을 같은 장치 내의 같은 처리실에서 연속적으로 수행하는 경우, 제 1 플라스마 처리와 절연층(114)의 형성을 같은 온도에서 수행하는 것이 바람직하다.
플라스마 화학 기상 퇴적 장치를 사용하여 제 1 플라스마 처리 및 절연층(114)의 형성을 수행하는 경우를 예로 들어 설명한다. 여기서 절연층(114)은 산화질화 실리콘으로 한다.
제 1 플라스마 처리에서 산화성 가스인 일산화 이질소(N2O)와 환원성 가스인 암모니아를 포함하는 혼합 가스를 사용하고, 절연층(114)의 형성에서 퇴적성 가스인 모노실레인, 산화성 가스인 일산화 이질소(N2O), 및 암모니아를 포함하는 혼합 가스를 사용할 수 있다. 여기서 제 1 플라스마 처리와 절연층(114)의 형성에서 일산화 이질소(N2O) 및 암모니아를 공통적으로 사용할 수 있다. 즉 일산화 이질소(N2O) 및 암모니아를 사용하여 제 1 플라스마 처리를 수행하고, 그 후에 모노실레인 가스를 공급함으로써 절연층(114)을 형성할 수 있다. 이와 같이, 같은 처리실에서 연속적으로 제 1 플라스마 처리 및 절연층(114)의 형성을 수행할 수 있기 때문에, 반도체층(108)과 절연층(114)의 계면의 불순물을 줄일 수 있어, 양호한 계면으로 할 수 있다.
절연층(114) 형성 후에, 절연층(114)에 산소를 공급하는 처리를 수행하여도 좋다. 산소를 공급하는 처리에는 상기 절연층(106)과 같은 방법을 사용할 수 있다.
[절연층(116)의 형성]
이어서 절연층(114)을 덮도록 절연층(116)을 형성한다.
절연층(116)에는 절연층(114)보다 산소, 수소, 및 물을 확산시키기 어려운 절연막을 사용하는 것이 바람직하다. 절연층(116)은 산소를 확산시키기 어려운 경우, 반도체층(108) 내의 산소가 절연층(114)을 통하여 외부로 이탈되는 것을 방지할 수 있다. 또한 절연층(116)이 수소를 확산시키기 어렵기 때문에, 외부로부터 수소 및 물 등이 반도체층(108) 등으로 확산되는 것을 방지할 수 있다.
절연층(116) 형성 시의 기판 온도는 150℃ 이상 400℃ 이하인 것이 바람직하고, 160℃ 이상 350℃ 이하인 것이 더 바람직하고, 180℃ 이상 300℃ 이하인 것이 더 바람직하고, 200℃ 이상 250℃ 이하인 것이 더 바람직하다. 기판 온도를 상술한 범위로 함으로써, 산소, 수소, 및 물이 확산되기 어려운 절연막으로 할 수 있다.
절연층(116) 형성 후에, 절연층(116)에 산소를 공급하는 처리를 수행하여도 좋다. 산소를 공급하는 처리에는 상기 절연층(106)과 같은 방법을 사용할 수 있다.
절연층(116)에 산화물막을 사용한 경우, 절연층(116) 형성 후에 절연층(116)의 표면에 대하여 질소를 포함하는 분위기에서 플라스마 처리를 수행하여도 좋다. 질소를 포함하는 분위기에서 플라스마 처리를 수행함으로써, 절연층(116)의 표면 또는 표면 근방을 질화시켜, 절연층(116)의 표면에 물 등의 불순물이 흡착되는 것을 억제할 수 있다. 절연층(116)의 표면에 물 등의 불순물이 흡착된 경우, 상기 불순물이 반도체층(108)에 도달하여, 반도체층(108) 내에 산소 결손(VO), VOH 등이 형성되는 경우가 있다. 절연층(116)의 표면에 물 등의 불순물이 흡착되는 것을 억제함으로써 신뢰성이 높은 트랜지스터로 할 수 있다. 특히 절연층(116) 형성부터 절연층(118) 형성까지 사이에 절연층(116)의 표면이 대기에 노출되는 경우에는 적합하다.
절연층(116) 형성 후에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써, 절연층(114) 및 절연층(116)이 갖는 산소가 반도체층(108)으로 확산되고, 상기 산소에 의하여 반도체층(108) 내의 산소 결손(VO) 및 VOH를 저감할 수 있다(가산소화). 구체적으로는, 반도체층(108)으로 확산된 산소는 산소 결손(VO)을 보전한다. 또한 반도체층(108)으로 확산된 산소는 VOH에서 수소를 빼앗아 물 분자(H2O)로서 이탈되고, 수소를 빼앗긴 VOH는 산소 결손(VO)이 된다. 또한 VOH에서 수소를 빼앗김으로써 생성된 산소 결손(VO)은 반도체층(108)에 도달한 다른 산소에 의하여 보전된다. 반도체층(108) 내의 산소 결손(VO) 및 VOH가 저감됨으로써, 신뢰성이 높은 트랜지스터로 할 수 있다.
반도체층(108)으로 확산된 산소는 반도체층(108) 내에 잔존하는 수소와 반응하여, 물 분자(H2O)로서 이탈된다. 즉 반도체층(108)에서 수소를 제거할 수 있다(탈수화, 탈수소화). 이로써 반도체층(108) 내에 잔존하는 수소가 산소 결손(VO)과 결합되어 VOH가 생성되는 것을 억제할 수 있다.
가열 처리를 수행함으로써, 절연층(116) 및 절연층(114)에 포함되는 수소 및 물을 제거할 수 있다. 또한 가열 처리에 의하여 절연층(116) 및 절연층(114)에 포함되는 결함을 저감할 수 있다.
또한 가열 처리를 수행함으로써, 절연층(114) 및 절연층(116)에 포함되는 질소 산화물이 절연층(114)에 포함되는 암모니아와 반응하여, 절연층(114) 및 절연층(116)에 포함되는 질소 산화물이 저감된다. 질소 산화물이 저감됨으로써, 트랜지스터의 문턱 전압의 변동을 억제할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
가열 처리의 온도는 150℃ 이상 기판의 변형점 미만인 것이 바람직하고, 250℃ 이상 450℃ 이하인 것이 더 바람직하고, 300℃ 이상 450℃ 이하인 것이 더욱 바람직하다. 가열 처리는 희가스, 질소, 및 산소 중 하나 이상을 포함하는 분위기에서 수행할 수 있다. 질소를 포함하는 분위기 또는 산소를 포함하는 분위기로서 건조 공기(CDA)를 사용하여도 좋다. 또한 상기 분위기에서 수소, 물 등의 함유량이 가능한 한 적은 것이 바람직하다. 상기 분위기로서 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하의 고순도 가스를 사용하는 것이 바람직하다. 수소, 물 등의 함유량이 가능한 한 적은 분위기를 사용함으로써, 절연층(116) 등에 수소, 물 등이 들어가는 것을 가능한 한 방지할 수 있다. 가열 처리에는 오븐, 급속 가열(RTA) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
[절연층(118)의 형성]
이어서 절연층(116)을 덮도록 절연층(118)을 형성한다(도 7).
절연층(118)은 절연층(114) 및 절연층(116)보다 산소, 수소, 및 물을 확산시키기 어려운 절연막을 사용하는 것이 바람직하다. 절연층(118)이 산소를 확산시키기 어렵기 때문에, 절연층(116), 절연층(114), 및 반도체층(108) 내의 산소가 외부로 이탈되는 것을 억제할 수 있다. 또한 절연층(118)이 수소를 확산시키기 어렵기 때문에, 외부로부터 수소 및 물이 반도체층(108) 등으로 확산되는 것을 억제할 수 있다. 절연층(118)으로서 특히 질화 실리콘을 적합하게 사용할 수 있다.
상술한 공정을 거쳐 반도체 장치(10)를 제작할 수 있다.
<제작 방법예 2>
상술한 <제작 방법예 1>에 나타낸 반도체 장치(10)의 제작 방법과 상이한 제작 방법에 대하여 설명한다. 또한 상술한 것과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 설명한다.
우선 <제작 방법예 1>과 마찬가지로 절연층(116)의 형성까지 수행한다. 절연층(116) 형성까지는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다. 또한 절연층(116) 형성 후에, 가열 처리를 수행하는 것이 바람직하다. 상기 가열 처리에 대해서는 앞의 <제작 방법예 1>의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
이어서 절연층(116)을 덮어 금속 산화물층(150)을 형성한다(도 18, 도 19의 (A)).
금속 산화물층(150)은 금속 산화물 타깃을 사용한 스퍼터링법으로 형성하는 것이 바람직하다. 금속 산화물층(150)을 형성할 때에 산소 가스를 사용하는 것이 바람직하다. 도 18에는 절연층(116) 위에 금속 산화물층(150)을 형성할 때의 스퍼터링 장치 내부의 단면 모식도를 도시하였다. 또한 스퍼터링 장치 내부에 설치된 타깃(191)과 타깃(191)의 아래쪽에 형성되는 플라스마(192)를 모식적으로 나타내었다. 예를 들어 금속 산화물층(150) 형성 시에 산소 가스를 사용하는 경우, 절연층(116) 내에 적합하게 산소를 공급할 수 있다. 또한 도 18에서는 절연층(116)에 공급되는 산소를 화살표로 나타내었다.
금속 산화물층(150)은 산소 및 수소를 투과시키기 어려운 재료로 형성된다. 금속 산화물층(150)은 절연층(114) 및 절연층(116)에 포함되는 산소가 반도체층(108)과 반대 측으로 확산되는 것을 억제하는 기능을 갖는다. 또한 금속 산화물층(150)은 외부로부터 수소 및 물이 절연층(114) 및 절연층(116) 측으로 확산되는 것을 억제하는 기능을 갖는다. 금속 산화물층(150)에는 적어도 절연층(114) 및 절연층(116)보다 산소 및 수소를 투과시키기 어려운 재료를 사용하는 것이 바람직하다.
금속 산화물층(150)은 절연층이어도 좋고, 도전층이어도 좋다.
금속 산화물층(150)으로서 산화 실리콘보다 유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 예를 들어 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등을 사용할 수 있다.
금속 산화물층(150)으로서, 예를 들어 인듐 산화물, 인듐 주석 산화물(ITO), 또는 실리콘을 함유한 인듐 주석 산화물(ITSO) 등, 도전성 산화물을 사용할 수도 있다.
금속 산화물층(150)으로서, 반도체층(108)과 동일한 원소를 하나 이상 포함하는 산화물 재료를 사용하는 것이 바람직하다. 특히 반도체층(108)에 적용할 수 있는 산화물 반도체 재료를 사용하는 것이 바람직하다. 금속 산화물층(150)을 형성하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 원소 M의 원자수비 이상인 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5, In:M:Zn=10:1:3, In:M:Zn=10:1:6, In:M:Zn=10:1:8 등을 들 수 있다.
금속 산화물층(150)으로서 특히 원소 M이 Ga인 In-Ga-Zn 산화물(IGZO)을 적합하게 사용할 수 있다. 반도체층(108)이 In-Ga-Zn 산화물인 경우, In-Ga-Zn 산화물을 형성하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 Ga의 원자수비 이상인 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:Ga:Zn=1:1:1, In:Ga:Zn=1:1:1.2, In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, In:Ga:Zn=4:2:3, In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:3, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7, In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=5:2:5, In:Ga:Zn=10:1:3, In:Ga:Zn=10:1:6, In:Ga:Zn=10:1:8 등을 들 수 있다.
금속 산화물층(150)으로서, 반도체층(108)과 같은 조성의 스퍼터링 타깃을 사용하여 형성한 금속 산화물막을 적용할 수 있다. 같은 조성의 스퍼터링 타깃을 사용함으로써, 제조 장치 및 스퍼터링 타깃을 공통화할 수 있기 때문에 바람직하다.
반도체층(108)과 금속 산화물층(150) 모두에 인듐 및 갈륨을 포함하는 금속 산화물 재료를 사용하는 경우, 반도체층(108)보다 갈륨의 조성(함유 비율)이 높은 재료를 금속 산화물층(150)에 사용할 수 있다. 갈륨의 조성(함유 비율)이 높은 재료를 금속 산화물층(150)에 사용함으로써, 산소에 대한 차단성을 더 높일 수 있기 때문에 바람직하다. 이때 반도체층(108)에는 금속 산화물층(150)보다 인듐의 조성이 높은 재료를 사용함으로써, 트랜지스터(100)의 전계 효과 이동도를 높일 수 있다.
금속 산화물층(150)은 스퍼터링 장치를 사용하여 형성하는 것이 바람직하다. 예를 들어 스퍼터링 장치를 사용하여 산화물막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써, 절연층(116) 내, 절연층(114) 내, 또는 반도체층(108) 내에 적합하게 산소를 공급할 수 있다.
금속 산화물층(150)은, 예를 들어 산소를 포함하는 분위기에서 형성하는 것이 바람직하다. 특히 산소를 포함하는 분위기에서 스퍼터링법으로 형성하는 것이 바람직하다. 이로써 금속 산화물층(150) 형성 시에 절연층(116), 절연층(114), 또는 반도체층(108)에 산소를 공급할 수 있다.
금속 산화물층(150)을 반도체층(108)의 경우와 같은 금속 산화물을 포함하는 산화물 타깃을 사용한 스퍼터링법으로 형성하는 경우에는, 상술한 내용을 원용할 수 있다.
예를 들어 성막 가스에 산소를 사용하고, 금속 타깃을 사용한 반응성 스퍼터링법으로 금속 산화물층(150)을 형성하여도 좋다. 예를 들어 금속 타깃으로서 알루미늄을 사용한 경우에는, 산화 알루미늄막을 형성할 수 있다.
금속 산화물층(150) 형성 시에 성막 장치의 처리실 내에 도입하는 성막 가스의 유량 전체에 대한 산소 유량의 비율(산소 유량비) 또는 처리실 내의 산소 분압이 높을수록, 절연층(116) 내에 공급되는 산소를 증가시킬 수 있다. 산소 유량비 또는 산소 분압은 예를 들어 50% 이상 100% 이하로, 바람직하게는 65% 이상 100% 이하로, 더 바람직하게는 80% 이상 100% 이하로, 더욱 바람직하게는 90% 이상 100% 이하로 한다. 특히 산소 유량비를 100%로 하고, 산소 분압을 100%에 가능한 한 가깝게 하는 것이 바람직하다.
이와 같이, 산소를 포함하는 분위기에서 스퍼터링법으로 금속 산화물층(150)을 형성함으로써, 금속 산화물층(150) 형성 시에 절연층(116)에 산소를 공급할 수 있고, 절연층(116)으로부터 산소가 이탈되는 것을 방지할 수 있다. 그 결과, 절연층(116)에 매우 많은 산소를 가둘 수 있다. 그리고 나중의 가열 처리에 의하여 반도체층(108)에 많은 산소를 공급할 수 있다. 그 결과, 반도체층(108) 내의 산소 결손을 저감할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
다음으로 가열 처리를 수행함으로써, 절연층(116)으로부터 반도체층(108)에 산소를 공급하는 것이 바람직하다. 가열 처리는 질소, 산소, 희가스 중 하나 이상을 포함하는 분위기하에 있어서, 200℃ 이상 400℃ 이하의 온도에서 수행할 수 있다.
금속 산화물층(150)을 형성한 후에 가열 처리를 수행함으로써, 금속 산화물층(150)으로부터 반도체층(108)에 효과적으로 산소를 공급할 수 있다.
다음으로 금속 산화물층(150)을 제거한다(도 19의 (B)). 또한 금속 산화물층(150)을 제거한 후의 공정은 각각, 상기 가열 처리의 온도 이하의 온도에서 수행하는 것이 바람직하다. 이로써 반도체층(108) 내의 산소가 이탈되는 것을 억제할 수 있어, 반도체층(108) 내에 산소 결손이 형성되는 것을 억제할 수 있다. 따라서 트랜지스터의 신뢰성을 높일 수 있다.
금속 산화물층(150)의 제거 방법은 특별히 한정되지 않지만, 웨트 에칭을 적합하게 사용할 수 있다. 웨트 에칭을 사용함으로써, 금속 산화물층(150)과 동시에 절연층(116)이 에칭되는 것을 억제할 수 있다. 이로써 절연층(116)의 막 두께가 얇아지는 것을 억제할 수 있어, 절연층(116)의 막 두께를 균일하게 할 수 있다.
이어서 절연층(118)을 형성한다(도 7). 절연층(118)의 형성에 대해서는 앞의 <제작 방법예 1>의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
상술한 공정을 거쳐 반도체 장치(10)를 제작할 수 있다.
<제작 방법예 3>
도 9에 도시된 반도체 장치(10A)의 제작 방법에 대하여 설명한다. 또한 상술한 것과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 설명한다.
우선 상술한 제작 방법예 1 또는 제작 방법예 2와 마찬가지로 절연층(118)의 형성까지 수행한다. 절연층(118) 형성까지는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[도전층(120), 도전층(120a), 및 도전층(120b)의 형성]
이어서 절연층(114), 절연층(116), 및 절연층(118)의 일부를 에칭함으로써, 도전층(112Ab)에 도달하는 개구를 형성한다. 또한 도전층(120)과 도전층(104)을 접속하는 경우에는 절연층(106), 절연층(114), 절연층(116), 및 절연층(118)의 일부를 에칭함으로써 도전층(104)에 도달하는 개구를 형성한다. 마찬가지로 도전층(120a)과 도전층(104A)을 접속하는 경우에는 절연층(106), 절연층(114), 절연층(116), 및 절연층(118)의 일부를 에칭함으로써 도전층(104A)에 도달하는 개구를 형성한다.
이어서 상기 개구를 덮도록 도전막을 형성한 후에 상기 도전막을 가공함으로써, 도전층(120), 도전층(120a), 및 도전층(120b)을 형성한다(도 9).
상술한 공정을 거쳐 반도체 장치(10A)를 제작할 수 있다.
<제작 방법예 4>
도 10에 도시된 반도체 장치(10B)의 제작 방법에 대하여 설명한다. 또한 상술한 것과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 설명한다.
우선 상술한 제작 방법예 1 또는 제작 방법예 2와 마찬가지로 절연층(116)의 형성까지 수행한다. 절연층(116) 형성까지는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[도전층(120), 도전층(120a), 및 도전층(120b)의 형성]
이어서 절연층(114) 및 절연층(116)의 일부를 에칭함으로써, 도전층(112Ab)에 도달하는 개구를 형성한다. 또한 도전층(120)과 도전층(104)을 접속하는 경우에는 절연층(106), 절연층(114), 및 절연층(116)의 일부를 에칭함으로써 도전층(104)에 도달하는 개구를 형성한다. 마찬가지로 도전층(120a)과 도전층(104A)을 접속하는 경우에는 절연층(106), 절연층(114), 및 절연층(116)의 일부를 에칭함으로써 도전층(104A)에 도달하는 개구를 형성한다.
이어서 상기 개구를 덮도록 도전막을 형성한 후에 상기 도전막을 가공함으로써, 도전층(120), 도전층(120a), 및 도전층(120b)을 형성한다.
[절연층(118)의 형성]
이어서 절연층(118)을 형성한다(도 10). 절연층(118)의 형성에 대해서는 앞의 <제작 방법예 1>의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
상술한 공정을 거쳐 반도체 장치(10B)를 제작할 수 있다.
<반도체 장치의 구성 요소>
본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 이하에서 자세히 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘 또는 탄소화 실리콘을 재료로 한 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100) 등을 형성하여도 좋다. 또는 기판(102)과 트랜지스터(100) 등 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리시키고, 다른 기판에 전재(轉載)하는 데 사용할 수 있다. 이때 트랜지스터(100) 등을 내열성이 떨어지는 기판 또는 가요성 기판으로도 전재할 수 있다.
[절연층(106)]
절연층(106)은 예를 들어 산화물 절연막 또는 질화물 절연막을 단층으로 또는 적층하여 형성할 수 있다. 또한 반도체층(108)과의 계면 특성을 향상시키기 위하여, 절연층(106)에서 적어도 반도체층(108)과 접촉하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한 절연층(106)에는 가열에 의하여 산소를 방출하는 막을 사용하는 것이 바람직하다.
절연층(106)으로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층으로 또는 적층하여 제공할 수 있다.
절연층(106)의 반도체층(108)과 접촉하는 측에 질화 실리콘막 등의 산화물막 이외의 막을 사용한 경우, 반도체층(108)과 접촉하는 표면에 대하여 산소 플라스마 처리 등의 전처리를 수행하여, 상기 표면 또는 표면 근방을 산화시키는 것이 바람직하다.
[도전막]
도전층(120), 도전층(120a), 배선으로서 기능하는 120b, 게이트 전극으로서 기능하는 도전층(104) 및 도전층(104A), 그리고 소스 전극 또는 드레인 전극으로서 기능하는 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab) 등은, 반도체 장치를 구성하는 도전막은 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트, 몰리브데넘, 및 나이오븀에서 선택된 금속, 상술한 금속 중 하나 또는 복수를 성분으로 하는 합금, 그리고 상술한 금속 중 하나 또는 복수를 조합한 합금 등을 사용하여 각각 형성될 수 있다.
특히 소스 전극 또는 드레인 전극으로서 기능하는 도전층(112a), 도전층(112b), 도전층(112Aa), 및 도전층(112Ab)으로서, 구리, 은, 금, 및 알루미늄 중 하나 또는 복수를 포함하는, 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 특히 구리 또는 알루미늄은 양산성이 우수하기 때문에 바람직하다.
반도체 장치를 구성하는 상기 도전막으로서, In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 적용할 수도 있다.
여기서 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 갖는 금속 산화물에 산소 결손을 형성하고 상기 산소 결손에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 결과적으로 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
반도체 장치를 구성하는 상기 도전막은 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조를 가져도 좋다. 금속 또는 합금을 포함하는 도전막을 사용함으로써 배선 저항을 낮출 수 있다. 이때 게이트 절연층으로서 기능하는 절연층과 접촉하는 측에는 산화물 도전체를 포함하는 도전막을 적용하는 것이 바람직하다.
도전층(104), 도전층(112a), 도전층(112b)에는 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써 웨트 에칭 공정으로 가공할 수 있기 때문에 제조 비용을 절감할 수 있게 된다.
도전층(104A)에 대해서는 도전층(104)의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다. 도전층(112Aa) 및 도전층(112Ab)에 대해서는 도전층(112a) 및 도전층(112b)의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[절연층(110), 절연층(110A), 절연층(114), 절연층(116)]
절연층(110)으로서, PECVD법, 스퍼터링법, ALD법 등으로 형성된 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 산화 네오디뮴막, 질화 실리콘, 질화산화 실리콘, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄 등의 무기 절연 재료의 하나 이상을 사용할 수 있다. 특히 플라스마 CVD법으로 형성된 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다. 또한 절연층(110)을 2층 이상의 적층 구조로 하여도 좋다.
절연층(110A)에 대해서는 절연층(110)의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
반도체층(108) 위에 제공되는 절연층(114)으로서, PECVD법, 스퍼터링법, ALD법 등으로 형성된, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 등을 1종류 이상 포함하는 절연층을 사용할 수 있다. 특히 플라스마 CVD법으로 형성된 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다. 또한 절연층(114)을 2층 이상의 적층 구조로 하여도 좋다.
보호층으로서 기능하는 절연층(116)으로서, PECVD법, 스퍼터링법, ALD법 등으로 형성된, 질화산화 실리콘막, 질화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등을 1종류 이상 포함하는 절연층을 사용할 수 있다. 또한 절연층(116)을 2층 이상의 적층 구조로 하여도 좋다.
[반도체층(108), 반도체층(108A)]
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 형성하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 원소 M의 원자수비 이상인 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5, In:M:Zn=10:1:3, In:M:Zn=10:1:6, In:M:Zn=10:1:8 등을 들 수 있다.
반도체층(108)으로서 특히 원소 M이 Ga인 In-Ga-Zn 산화물(IGZO)을 적합하게 사용할 수 있다. 반도체층(108)이 In-Ga-Zn 산화물인 경우, In-Ga-Zn 산화물을 형성하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 Ga의 원자수비 이상인 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:Ga:Zn=1:1:1, In:Ga:Zn=1:1:1.2, In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, In:Ga:Zn=4:2:3, In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:3, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7, In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=5:2:5, In:Ga:Zn=10:1:3, In:Ga:Zn=10:1:6, In:Ga:Zn=10:1:8 등을 들 수 있다.
스퍼터링 타깃으로서 다결정의 산화물을 포함하는 타깃을 사용하면, 결정성을 갖는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 형성되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어 반도체층(108)에 사용하는 스퍼터링 타깃의 조성(원자수비)이 In:Ga:Zn=4:2:4.1인 경우, 형성되는 반도체층(108)의 조성(원자수비)은 In:Ga:Zn=4:2:3 또는 그 근방인 경우가 있다.
또한 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방이라고 기재된 경우, In의 원자수비를 4로 하였을 때, Ga의 원자수비가 1 이상 3 이하이고, Zn의 원자수비가 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방이라고 기재된 경우, In의 원자수비를 5로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방이라고 기재된 경우, In의 원자수비를 1로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 0.1보다 크고 2 이하인 경우를 포함한다.
반도체층(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
반도체층(108)은 비단결정 구조인 것이 바람직하다. 비단결정 구조는 예를 들어 후술하는 CAAC 구조, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC 구조는 결함 준위 밀도가 가장 낮다.
반도체층(108A)에 대해서는 반도체층(108)의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
이하에서는 CAAC(c-axis aligned crystal)에 대하여 설명한다. CAAC는 결정 구조의 일례를 나타낸다.
CAAC 구조란 복수의 나노 결정(최대 직경이 10nm 미만인 결정 영역)을 갖는 박막 등의 결정 구조의 하나이고, 각 나노 결정은 c축이 특정의 방향으로 배향하고, 또한 a축 및 b축은 배향성을 갖지 않고, 나노 결정들이 입계를 형성하지 않고 연속적으로 연결된다는 특징을 갖는 결정 구조이다. 특히 CAAC 구조를 갖는 박막은 각 나노 결정의 c축이 박막의 두께 방향, 피형성면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향하기 쉽다는 특징을 갖는다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편으로 CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입 또는 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 갖는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 갖는 산화물 반도체는 열에 강하고 신뢰성이 높다.
여기서 결정학에서 단위 격자를 구성하는 a축, b축, 및 c축의 3개의 축(결정축)에 대하여 특이적인 축을 c축으로 한 단위 격자를 취하는 것이 일반적이다. 특히 층상 구조를 갖는 결정에서는 층의 면 방향에 평행한 2개의 축을 a축 및 b축으로 하고, 층과 교차하는 축을 c축으로 하는 것이 일반적이다. 이러한 층상 구조를 갖는 결정의 대표적인 예로서 육방정계로 분류되는 그래파이트가 있고, 그 단위 격자의 a축 및 b축은 벽개(劈開)면에 평행하고, c축은 벽개면과 직교한다. 예를 들어 층상 구조인 YbFe2O4형 결정 구조를 갖는 InGaZnO4의 결정은 육방정계로 분류될 수 있고, 그 단위 격자의 a축 및 b축은 층의 면 방향에 평행하고, c축은 층(즉 a축 및 b축)과 직교한다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. 또한 여기서는 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1<원자수비>)을 사용하여, 스퍼터링법으로 형성된 금속 산화물을 일례로서 설명한다. 상기 타깃을 사용하여, 기판 온도를 100℃ 이상 130℃ 이하로 하고 스퍼터링법으로 형성한 금속 산화물은, nc(nano crystal) 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조 또는 이들이 혼재된 구조를 갖기 쉽다. 한편으로 기판 온도를 실온으로 하고 스퍼터링법으로 형성한 금속 산화물은 nc의 결정 구조를 갖기 쉽다. 또한 여기서 실온은 기판을 가열하지 않는 경우의 온도를 포함한다.
이상이 구성 요소에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대하여 설명한다.
<구성예>
도 20의 (A)에 표시 장치(700)의 상면도를 도시하였다. 표시 장치(700)는 실재(712)에 의하여 접합된 제 1 기판(701)과 제 2 기판(705)을 갖는다. 또한 제 1 기판(701), 제 2 기판(705), 및 실재(712)로 밀봉되는 영역에서 제 1 기판(701) 위에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 제공된다. 또한 화소부(702)에는 복수의 표시 소자가 제공된다.
제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않은 부분에, FPC(716)(FPC: Flexible printed circuit)가 접속되는 FPC 단자부(708)가 제공되어 있다. FPC(716)에 의하여, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706) 각각에 각종 신호 등이 공급된다.
게이트 드라이버 회로부(706)는 복수로 제공되어 있어도 좋다. 또한 게이트 드라이버 회로부(706) 및 소스 드라이버 회로부(704)는 각각 반도체 기판 등에 별도로 형성되고 패키징된 IC칩의 형태이어도 좋다. 상기 IC칩은 제 1 기판(701) 위 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 갖는 트랜지스터에 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
화소부(702)에 제공되는 표시 소자로서, 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서, 투과형 액정 소자, 반사형 액정 소자, 반투과형 액정 소자 등을 사용할 수 있다. 또한 발광 소자로서, LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 반도체 레이저 등의 자발광성 발광 소자를 들 수 있다. 또한 셔터 방식 또는 광 간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
도 20의 (B)에 도시된 표시 장치(700A)는 제 1 기판(701) 대신에 가요성을 갖는 수지층(743)이 적용되고, 플렉시블 디스플레이로서 사용할 수 있는 표시 장치의 예이다.
표시 장치(700A)에서 화소부(702)는 직사각형이 아니라 그 코너부가 원호 형상을 갖는다. 또한 도 20의 (B) 중의 영역(P1)에 나타낸 바와 같이, 화소부(702) 및 수지층(743)의 일부가 잘린 노치부(notch portion)를 갖는다. 한 쌍의 게이트 드라이버 회로부(706)는 화소부(702)를 사이에 두고 양측에 제공된다. 또한 게이트 드라이버 회로부(706)는 화소부(702)의 코너부에서 원호 형상의 윤곽을 따라 제공된다.
수지층(743)은 FPC 단자부(708)가 제공된 부분이 돌출된 형상을 갖는다. 또한 수지층(743)의 FPC 단자부(708)를 포함하는 일부는 도 20의 (B) 중의 영역(P2)에서 뒤쪽으로 접을 수 있다. 수지층(743)의 일부를 접음으로써, FPC(716)를 화소부(702)의 이면과 겹쳐 배치한 상태로 표시 장치(700A)를 전자 기기에 실장할 수 있어 전자 기기의 크기 축소를 도모할 수 있다.
표시 장치(700A)에 접속되는 FPC(716)에는 IC(717)가 실장되어 있다. IC(717)는 예를 들어 소스 드라이버 회로로서의 기능을 갖는다. 이때 표시 장치(700B)의 소스 드라이버 회로부(704)는 보호 회로, 버퍼 회로, 디멀티플렉서 회로 등 중 적어도 하나를 포함하는 구성으로 할 수 있다.
도 20의 (C)에 도시된 표시 장치(700B)는 대형 화면을 갖는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 예를 들어 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 또는 데스크톱형을 포함함), 태블릿 단말, 디지털 사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700B)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로부(722)를 갖는다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 장착되어 있다. 또한 복수의 FPC(723)는 한쪽 단자가 제 1 기판(701)과, 다른 쪽 단자가 인쇄 기판(724)과 접속되어 있다. FPC(723)를 접음으로써, 인쇄 기판(724)을 화소부(702)의 이면에 배치하여 전자 기기에 실장할 수 있어 전자 기기의 크기 축소를 도모할 수 있다.
한편으로 게이트 드라이버 회로부(722)는 제 1 기판(701) 위에 형성되어 있다. 이로써 슬림 베젤의 전자 기기를 실현할 수 있다.
이러한 구성으로 함으로써, 대형이고, 또한 해상도가 높은 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각선 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치를 실현할 수 있다. 또한 해상도가 4K2K 또는 8K4K 등으로 매우 높은 표시 장치를 실현할 수 있다.
<단면 구성예>
이하에서는 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 21 내지 도 25를 사용하여 설명한다. 또한 도 21 내지 도 24는 각각 도 20의 (A)에 나타낸 일점쇄선 Q-R에서의 단면도이다. 또한 도 25는 도 20의 (B)에 나타낸 일점쇄선 S-T에서의 단면도이다. 도 21 내지 도 23은 표시 소자로서 액정 소자를 사용한 구성이고, 도 24 및 도 25는 EL 소자를 사용한 구성이다.
[표시 장치의 공통 부분에 관한 설명]
도 21 내지 도 25에 도시된 표시 장치는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 리드 배선부(711)는 신호선(710)을 갖는다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다. 도 22에는 용량 소자(790)가 없는 경우를 도시하였다.
트랜지스터(750) 및 트랜지스터(752)에는 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다. 예를 들어 소스 드라이버 회로부(704)는 온 전류가 높은 트랜지스터(100) 내지 트랜지스터(100E) 중 어느 하나 또는 복수를 갖는 구성으로 할 수 있다. 예를 들어 화소부(702)는 포화 특성이 양호한 트랜지스터(101) 내지 트랜지스터(101B) 중 어느 하나 또는 복수를 갖는 구성으로 할 수 있다. 또한 소스 드라이버 회로부(704)가 트랜지스터(100) 내지 트랜지스터(100E) 중 어느 하나 또는 복수와, 트랜지스터(101) 내지 트랜지스터(101B) 중 어느 하나 또는 복수를 갖는 구성으로 하여도 좋다. 화소부(702)가 트랜지스터(100) 내지 트랜지스터(100E) 중 어느 하나 또는 복수와, 트랜지스터(101) 내지 트랜지스터(101B) 중 어느 하나 또는 복수를 갖는 구성으로 하여도 좋다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성이 억제된 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전기 신호의 기록 간격도 길게 설정할 수 있다. 따라서 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비 전력을 저감하는 효과를 갖는다.
본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용되는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉 실리콘 웨이퍼 등으로 형성된 구동 회로를 적용하지 않는 구성도 가능하기 때문에 반도체 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
도 21, 도 24, 및 도 25에 도시된 용량 소자(790)는 트랜지스터(750)가 갖는 게이트 전극과 동일한 막을 가공하여 형성되는 하부 전극과, 소스 전극 또는 드레인 전극과 동일한 도전막을 가공하여 형성되는 상부 전극을 갖는다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)의 게이트 절연층으로서 기능하는 절연막의 일부가 제공된다. 즉 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형 구조이다.
트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공되어 있다.
화소부(702)가 갖는 트랜지스터(750)와 소스 드라이버 회로부(704)가 갖는 트랜지스터(752)에는 상이한 구조의 트랜지스터를 사용하여도 좋다. 예를 들어 이들 중 어느 한쪽에 톱 게이트형 트랜지스터를 적용하고 다른 쪽에 보텀 게이트형 트랜지스터를 적용한 구성으로 하여도 좋다. 또한 상기 게이트 드라이버 회로부(706)에 대해서도 소스 드라이버 회로부(704)와 마찬가지이다.
신호선(710)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성되어 있다. 이때 구리 원소를 포함하는 재료 등, 저항이 낮은 재료를 사용함으로써, 배선 저항에 기인하는 신호 지연 등이 적어져, 대화면에서의 표시가 가능하게 되기 때문에 바람직하다.
FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 접속 전극(760)은 이방성 도전막(780)을 통하여 FPC(716)가 갖는 단자와 전기적으로 접속된다. 여기서는 접속 전극(760)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성되어 있다.
제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어 유리 기판, 또는 플라스틱 기판 등의 가요성을 갖는 기판을 사용할 수 있다. 제 1 기판(701)으로서 가요성을 갖는 기판을 사용하는 경우에는, 제 1 기판(701)과 트랜지스터(750) 등 사이에 물 및 수소에 대한 배리어성을 갖는 절연층을 제공하는 것이 바람직하다.
제 2 기판(705) 측에는 차광층(738)과, 착색층(736)과, 이들과 접촉하는 절연층(734)이 제공된다.
[액정 소자를 사용하는 표시 장치의 구성예]
도 21에 도시된 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전층(772), 도전층(774), 및 이들 사이의 액정층(776)을 갖는다. 도전층(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서의 기능을 갖는다. 또한 도전층(772)은 트랜지스터(750)가 갖는 소스 전극 또는 드레인 전극과 전기적으로 접속된다. 도전층(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극으로서 기능한다.
도전층(772)에는, 가시광에 대하여 투광성을 갖는 재료 또는 반사성을 갖는 재료를 사용할 수 있다. 투광성 재료로서는, 예를 들어 인듐, 아연, 주석 등을 포함하는 산화물 재료를 사용하면 좋다. 반사성 재료로서는, 예를 들어 알루미늄, 은 등을 포함하는 재료를 사용하면 좋다.
도전층(772)에 반사성 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편으로 도전층(772)에 투광성 재료를 사용하면, 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편으로 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 기둥 모양의 스페이서이고, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한 구조체(778)로서 구(球)상의 스페이서를 사용하여도 좋다.
도 22에 도시된 표시 장치(700)는 수평 전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 사용하는 예를 도시한 것이다. 도전층(772) 위에 절연층(773)을 개재하여 공통 전극으로서 기능하는 도전층(774)이 제공된다. 도전층(772)과 도전층(774) 사이에 발생하는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 22에서, 도전층(774), 절연층(773), 도전층(772)의 적층 구조로 유지 용량을 구성할 수 있다. 그러므로 용량 소자를 별도로 제공할 필요가 없기 때문에 개구율을 높일 수 있다.
도 21 및 도 22에는 도시하지 않았지만, 액정층(776)과 접촉하는 배향막을 제공하는 구성으로 하여도 좋다. 또한 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 및 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한 수평 전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
액정 소자의 모드로서, TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
액정층(776)에 고분자 분산형 액정 또는 고분자 네트워크형 액정 등을 사용한, 산란형 액정을 사용할 수도 있다. 이때 착색층(736)을 제공하지 않고 흑백 표시를 수행하는 구성으로 하여도 좋고, 착색층(736)을 사용하여 컬러 표시를 수행하는 구성으로 하여도 좋다.
액정 소자의 구동 방법으로서 계시 가법 혼색법에 의거하여 컬러 표시를 수행하는 시간 분할 표시 방식(필드 시??셜 구동 방식이라고도 함)을 적용하여도 좋다. 그 경우, 착색층(736)을 제공하지 않는 구성으로 할 수 있다. 시간 분할 표시 방식을 사용한 경우, 예를 들어 R(적색), G(녹색), B(청색) 각각의 색을 나타내는 부화소를 제공할 필요가 없기 때문에, 화소의 개구율을 향상시키거나, 정세도를 높일 수 있다는 등의 이점이 있다.
도 22에 도시된 표시 장치(700)와 상이한, 수평 전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 사용하는 예를 도 23에 도시하였다.
도 23에 도시된 표시 장치(700)는 제 1 기판(701)과 제 2 기판(705) 사이에 트랜지스터(750), 트랜지스터(752), 액정 소자(775) 등을 갖는다. 제 1 기판(701)과 제 2 기판(705)은 밀봉층(732)에 의하여 접합되어 있다.
액정 소자(775)는 도전층(714), 액정층(776), 및 도전층(713)을 갖는다. 도전층(713)은 제 1 기판(701) 위에 제공된다. 도전층(713) 위에 하나 이상의 절연층이 제공되고, 상기 절연층 위에 도전층(714)이 제공된다. 또한 액정층(776)은 도전층(714)과 제 2 기판(705) 사이에 위치한다. 도전층(713)은 배선(728)과 전기적으로 접속되고, 공통 전극으로서 기능한다. 도전층(714)은 트랜지스터(750)와 전기적으로 접속되고, 화소 전극으로서 기능한다. 배선(728)에는 공통 전위가 인가된다.
도전층(714)은 빗살 형상 또는 슬릿을 갖는 상면 형상을 갖는다. 액정 소자(775)는 도전층(714)과 도전층(713) 사이에 발생하는 전계에 의하여, 액정층(776)의 배향 상태가 제어된다.
도전층(714), 도전층(713), 및 이들에 끼워진 하나 이상의 절연층의 적층 구조에 의하여, 유지 용량으로서 기능하는 용량 소자(790)가 형성되어 있다. 그러므로 용량 소자를 별도로 제공할 필요가 없기 때문에 개구율을 높일 수 있다.
도전층(714) 및 도전층(713)에는 각각 가시광에 대하여 투광성을 갖는 재료 또는 반사성을 갖는 재료를 사용할 수 있다. 투광성 재료로서는, 예를 들어 인듐, 아연, 주석 등을 포함하는 산화물 재료를 사용하면 좋다. 반사성 재료로서는, 예를 들어 알루미늄, 은 등을 포함하는 재료를 사용하면 좋다.
도전층(714) 및 도전층(713) 중 어느 한쪽 또는 양쪽에 반사성 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편으로 도전층(714) 및 도전층(713) 모두에 투광성 재료를 사용하면, 표시 장치(700)는 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편으로 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
도 23에는 투과형 액정 표시 장치의 예를 도시하였다. 제 1 기판(701)보다 외측에 편광판(755)과 광원(757)이 제공되고, 제 2 기판(705)보다 외측에 편광판(756)이 제공되어 있다. 광원(757)은 백라이트로서 기능한다.
제 2 기판(705)에서 제 1 기판(701) 측의 면에는 차광층(738) 및 착색층(736)이 제공되어 있다. 또한 차광층(738) 및 착색층(736)을 덮어 평탄화층으로서 기능하는 절연층(734)이 제공되어 있다. 절연층(734)의 제 1 기판(701) 측의 면에는 스페이서(727)가 제공되어 있다.
액정층(776)은 도전층(714)을 덮는 배향막(725)과, 절연층(734)을 덮는 배향막(726) 사이에 위치한다. 또한 배향막(725) 및 배향막(726)은 불필요하면 제공하지 않아도 된다.
도 23에는 도시하지 않았지만, 제 2 기판(705)보다 외측에 위상차 필름, 반사 방지 필름 등의 광학 부재(광학 필름), 보호 필름, 오염 방지 필름 등을 적절히 제공할 수 있다. 반사 방지 필름으로서는, AG(Anti Glare) 필름, AR(Anti Reflection) 필름 등이 있다.
도 23에 도시된 표시 장치(700)는 화소 전극으로서 기능하는 도전층(714) 및 공통 전극으로서 기능하는 도전층(713)의 피형성면 측에 평탄화층으로서 기능하는 유기 절연막을 제공하지 않는 구성을 갖는다. 또한 표시 장치(700)가 갖는 트랜지스터(750) 등으로서, 제작 공정을 비교적 짧게 할 수 있는, 보텀 게이트형 트랜지스터가 적용되어 있다. 이러한 구성으로 함으로써, 제조 비용을 절감할 수 있고, 또한 제조 수율을 높일 수 있어, 신뢰성이 높은 표시 장치를 저렴하게 제공할 수 있게 된다.
[발광 소자를 사용하는 표시 장치의 구성예]
도 24에 도시된 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전층(772), EL층(786), 및 도전막(788)을 갖는다. EL층(786)은 유기 화합물 또는 퀀텀닷(quantum dot) 등의 무기 화합물을 갖는다.
유기 화합물에 사용할 수 있는 재료로서 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한 퀀텀닷에 사용할 수 있는 재료로서 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어·셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다.
도 24에 도시된 표시 장치(700)에서는 평탄화 절연막(770) 위에 도전층(772)의 일부를 덮는 절연막(730)이 제공된다. 여기서 발광 소자(782)는 투광성의 도전막(788)을 갖는 톱 이미션형 발광 소자이다. 또한 발광 소자(782)는 도전층(772) 측으로 광을 사출하는 보텀 이미션 구조 또는 도전층(772) 측 및 도전막(788) 측 모두로 광을 사출하는 듀얼 이미션 구조로 하여도 좋다.
착색층(736)은 발광 소자(782)와 중첩되는 위치에 제공되고, 차광층(738)은 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 제공되어 있다. 또한 착색층(736) 및 차광층(738)은 절연층(734)으로 덮여 있다. 또한 발광 소자(782)와 절연층(734) 사이는 밀봉층(732)으로 충전되어 있다. 또한 EL층(786)을 화소마다 섬 형상으로, 또는 화소 열마다 줄무늬 형상으로 형성하는 경우, 즉 개별 도포하여 형성하는 경우에는, 착색층(736)을 제공하지 않는 구성으로 하여도 좋다.
도 25에는 플렉시블 디스플레이에 적합하게 적용할 수 있는 표시 장치의 구성을 도시하였다. 도 25는 도 20의 (B)에 도시된 표시 장치(700A) 중의 일점쇄선 S-T에서의 단면도이다.
도 25에 도시된 표시 장치(700A)는 도 24에 도시된 제 1 기판(701) 대신에 지지 기판(745), 접착층(742), 수지층(743), 및 절연층(744)이 적층된 구성을 갖는다. 트랜지스터(750) 등은 수지층(743) 위에 제공된 절연층(744) 위에 제공되어 있다.
지지 기판(745)은 유기 수지 또는 유리 등을 포함하고, 가요성을 가질 정도로 얇은 기판이다. 수지층(743)은 폴리이미드 또는 아크릴 등의 유기 수지를 포함하는 층이다. 절연층(744)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘 등의 무기 절연막을 포함한다. 수지층(743)과 지지 기판(745)은 접착층(742)에 의하여 접합되어 있다. 수지층(743)은 지지 기판(745)보다 얇은 것이 바람직하다.
도 25에 도시된 표시 장치(700)는 도 24에 도시된 제 2 기판(705) 대신에 보호층(740)을 갖는다. 보호층(740)은 밀봉층(732)과 접합되어 있다. 보호층(740)으로서 유리 기판 또는 수지 필름 등을 사용할 수 있다. 또한 보호층(740)으로서는 편광판, 산란판 등의 광학 부재 또는 터치 센서 패널 등의 입력 장치, 또는 이들을 2개 이상 적층한 구성을 적용하여도 좋다.
발광 소자(782)가 갖는 EL층(786)은 절연막(730) 및 도전층(772) 위에 섬 형상으로 제공되어 있다. EL층(786)을 부화소마다 발광색이 상이하게 되도록 형성함으로써, 착색층(736)을 사용하지 않고 컬러 표시를 실현할 수 있다. 또한 발광 소자(782)를 덮어 보호층(741)이 제공되어 있다. 보호층(741)은 발광 소자(782)로 물 등의 불순물이 확산되는 것을 방지하는 기능을 갖는다. 보호층(741)에는 무기 절연막을 사용하는 것이 바람직하다. 또한 무기 절연막과 유기 절연막을 각각 하나 이상 포함하는 적층 구조로 하는 것이 더 바람직하다.
도 25에는 접을 수 있는 영역(P2)을 도시하였다. 영역(P2)은 지지 기판(745), 접착층(742) 이외에, 절연층(744) 등의 무기 절연막이 제공되지 않은 부분을 갖는다. 또한 영역(P2)에서, 접속 전극(760)을 덮어 수지층(746)이 제공되어 있다. 접을 수 있는 영역(P2)에 무기 절연막을 제공하지 않고, 또한 금속 또는 합금을 포함하는 도전층과 유기 재료를 포함하는 층만을 적층한 구성으로 함으로써, 접었을 때 크랙이 생기는 것을 방지할 수 있다. 또한 영역(P2)에 지지 기판(745)을 제공하지 않음으로써, 표시 장치(700A)의 일부를 매우 작은 곡률 반경으로 접을 수 있다.
[표시 장치에 입력 장치를 제공하는 구성예]
도 21 내지 도 25에 도시된 표시 장치에 입력 장치를 제공하여도 좋다. 상기 입력 장치로서는 예를 들어 터치 센서 등이 있다.
예를 들어 센서의 방식으로서는, 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 중 2개 이상을 조합하여 사용하여도 좋다.
또한 터치 패널의 구성에는 입력 장치를 한 쌍의 기판 사이에 형성하는 소위 인셀형 터치 패널, 입력 장치를 표시 장치 위에 형성하는 소위 온셀형 터치 패널, 또는 표시 장치에 접합하여 사용하는 소위 아웃셀형 터치 패널 등이 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 대하여 도 26의 (A) 내지 (C)를 사용하여 설명한다.
도 26의 (A)에 나타낸 표시 장치는 화소부(502)와, 구동 회로부(504)와, 보호 회로(506)와, 단자부(507)를 갖는다. 또한 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
화소부(502) 및 구동 회로부(504)가 갖는 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 복수의 표시 소자를 구동시키는 복수의 화소 회로(501)를 갖는다.
구동 회로부(504)는 주사선(GL_1) 내지 주사선(GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선(DL_1) 내지 데이터선(DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 갖는다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 갖는 구성으로 하면 좋다. 또한 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는, 이 자체가 접속되는 배선에 일정한 범위 외의 전위가 인가되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 26의 (A)에 나타낸 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL_1) 내지 주사선(GL_X), 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL_1) 내지 데이터선(DL_Y) 등 각종 배선과 접속된다.
게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 같은 기판 위에 제공되어 있어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 별도로 형성된 기판(예를 들어 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 COG 또는 TAB(Tape Automated Bonding)에 의하여 기판에 실장하는 구성으로 하여도 좋다.
도 26의 (A)에 나타낸 복수의 화소 회로(501)는 예를 들어 도 26의 (B) 및 (C)에 나타낸 구성으로 할 수 있다.
도 26의 (B)에 나타낸 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 갖는다. 또한 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL) 등이 접속되어 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(코먼 전위)를 인가하여도 좋다. 또한 각 행에서의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 인가하여도 좋다.
도 26의 (C)에 나타낸 화소 회로(501)는 트랜지스터(552)와, 트랜지스터(554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 또한 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL_a), 전위 공급선(VL_b) 등이 접속되어 있다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 인가되고, 다른 쪽에는 저전원 전위(VSS)가 인가된다. 트랜지스터(554)의 게이트에 인가되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써 발광 소자(572)로부터의 발광 휘도가 제어된다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는 화소에 표시되는 계조를 보정하기 위한 메모리를 갖는 화소 회로와, 이를 갖는 표시 장치에 대하여 설명한다. 실시형태 1에서 예시한 트랜지스터는 이하에서 예시하는 화소 회로에 사용되는 트랜지스터에 적용할 수 있다.
<회로 구성>
도 27의 (A)에 화소 회로(400)의 회로도를 나타내었다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 갖는다. 또한 화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)는 게이트가 배선(G1)과 접속되고, 소스 및 드레인 중 한쪽이 배선(S1) 과 접속되고, 다른 쪽이 용량 소자(C1)의 한쪽 전극과 접속된다. 트랜지스터(M2)는 게이트가 배선(G2)과 접속되고, 소스 및 드레인 중 한쪽이 배선(S2)과 접속되고, 다른 쪽이 용량 소자(C1)의 다른 쪽 전극 및 회로(401)와 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함하는 회로이다. 표시 소자로서는 다양한 소자를 사용할 수 있지만, 대표적으로는 유기 EL 소자 또는 LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS(Micro Electro Mechanical Systems) 소자 등을 적용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)를 접속하는 노드를 노드(N1)로, 트랜지스터(M2)와 회로(401)를 접속하는 노드를 노드(N2)로 한다.
화소 회로(400)는 트랜지스터(M1)를 오프 상태로 함으로써 노드(N1)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 함으로써 노드(N2)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 한 상태에서 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변위에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서 트랜지스터(M1) 및 트랜지스터(M2) 중 한쪽 또는 양쪽에 실시형태 1에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그러므로 오프 전류가 매우 낮기 때문에, 노드(N1) 및 노드(N2)의 전위를 장기간에 걸쳐 유지할 수 있다. 또한 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임 주파수가 30Hz 이상인 경우 등)에는 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
<구동 방법예>
이어서 도 27의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례에 대하여 설명한다. 도 27의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한 여기서는 설명을 용이하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터 및 배선 등의 기생 용량, 그리고 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 27의 (B)에 나타낸 동작에서는 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
[기간 T1]
기간 T1에는, 배선(G1)과 배선(G2) 모두에 트랜지스터를 온 상태로 하는 전위를 인가한다. 또한 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 인가된다. 또한 노드(N2)에는 트랜지스터(M2)를 통하여 배선(S2)으로부터 제 1 데이터 전위(Vw)가 인가된다. 따라서 용량 소자(C1)에 전위차(Vw-Vref)가 유지된 상태가 된다.
[기간 T2]
이어서 기간 T2에는, 배선(G1)에 트랜지스터(M1)를 온 상태로 하는 전위를 인가하고, 배선(G2)에 트랜지스터(M2)를 오프 상태로 하는 전위를 인가한다. 또한 배선(S1)에는 제 2 데이터 전위 Vdata를 공급한다. 배선(S2)에는 소정의 정전위를 인가하거나 부유 상태로 하여도 좋다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 제 2 데이터 전위(Vdata)가 인가된다. 이때 용량 소자(C1)에 의한 용량 결합에 의하여 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼 변화된다. 즉 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 또한 도 27의 (B)에서는 전위(dV)를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉 제 2 데이터 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서 전위(dV)는 용량 소자(C1)의 용량값과 회로(401)의 용량값에 따라 대략 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까운 전위가 된다.
이와 같이, 화소 회로(400)는 2종류의 데이터 신호를 조합하여, 표시 소자를 포함하는 회로(401)에 인가하는 전위를 생성할 수 있기 때문에, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있게 된다.
화소 회로(400)는 배선(S1) 및 배선(S2)에 공급할 수 있는 최대 전위를 넘는 전위를 생성할 수도 있게 된다. 예를 들어 발광 소자를 사용한 경우에는, 하이 다이내믹 레인지(HDR) 표시 등을 수행할 수 있다. 또한 액정 소자를 사용한 경우에는, 오버 드라이브 구동 등을 실현할 수 있다.
<적용예>
[액정 소자를 사용한 예]
도 27의 (C)에 나타낸 화소 회로(400LC)는 회로(401LC)를 갖는다. 회로(401LC)는 액정 소자(LC)와 용량 소자(C2)를 갖는다.
액정 소자(LC)는 한쪽 전극이 노드(N2) 및 용량 소자(C2)의 한쪽 전극과 접속되고, 다른 쪽 전극이 전위(Vcom2)가 인가되는 배선과 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom1)가 인가되는 배선과 접속된다.
용량 소자(C2)는 유지 용량 소자로서 기능한다. 또한 용량 소자(C2)는 불필요하면 생략할 수 있다.
화소 회로(400LC)는 액정 소자(LC)에 높은 전압을 공급할 수 있기 때문에, 예를 들어 오버 드라이브 구동에 의하여 고속 표시를 실현하는 것, 구동 전압이 높은 액정 재료를 적용하는 것 등이 가능하다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 사용 온도 또는 액정 소자(LC)의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 사용한 예]
도 27의 (D)에 나타낸 화소 회로(400EL)는 회로(401EL)를 갖는다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 갖는다.
트랜지스터(M3)는 게이트가 노드(N2) 및 용량 소자(C2)의 한쪽 전극과 접속되고, 소스 및 드레인 중 한쪽이 전위(VH)가 인가되는 배선과 접속되고, 다른 쪽이 발광 소자(EL)의 한쪽 전극과 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom)가 인가되는 배선과 접속된다. 발광 소자(EL)는 다른 쪽 전극이 전위(VL)가 인가되는 배선과 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급되는 전류를 제어하는 기능을 갖는다. 용량 소자(C2)는 유지 용량 소자로서 기능한다. 용량 소자(C2)는 불필요하면 생략할 수 있다.
또한 여기서는 발광 소자(EL)의 애노드 측이 트랜지스터(M3)에 접속되는 구성을 나타내었지만, 캐소드 측이 트랜지스터(M3)에 접속되어도 좋다. 이때 전위(VH)와 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)는 트랜지스터(M3)의 게이트에 높은 전위를 인가함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에 예를 들어 HDR 표시 등을 실현할 수 있다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3) 또는 발광 소자(EL)의 전기 특성의 편차를 보정할 수도 있다.
또한 도 27의 (C) 및 (D)에서 예시한 회로에 한정되지 않고, 별도로 트랜지스터 또는 용량 소자 등을 추가한 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 28의 (A)에 도시된 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 인쇄 기판(6010), 및 배터리(6011)를 갖는다.
예를 들어 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)에 사용할 수 있다. 표시 장치(6006)에 의하여 소비 전력이 매우 낮은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상 또는 치수를 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널로서의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 인쇄 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하는 기능, 방열판으로서의 기능 등을 가져도 좋다.
인쇄 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 갖는다.
도 28의 (B)는 광학식 터치 센서를 갖는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 인쇄 기판(6010)에 제공된 발광부(6015) 및 수광부(6016)를 갖는다. 또한 상부 커버(6001)와 하부 커버(6002)로 둘러싸인 영역에 한 쌍의 도광부(도광부(6017a), 도광부(6017b))를 갖는다.
표시 장치(6006)는 프레임(6009)을 개재하여 인쇄 기판(6010) 및 배터리(6011)와 중첩되어 제공되어 있다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a), 도광부(6017b)에 고정되어 있다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)를 통하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락 또는 스타일러스 등의 피검지체에 의하여 광(6018)이 차단됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향하는 위치에 복수로 제공된다. 이로써 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)에는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 방출하는 광원을 사용하는 것이 바람직하다. 수광부(6016)에는 발광부(6015)가 방출하는 광을 받고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광할 수 있는 포토다이오드를 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a), 도광부(6017b)를 사용함으로써, 발광부(6015)와 수광부(6016)를 표시 장치(6006)의 아래쪽에 배치할 수 있어, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 더 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 적용할 수 있는 전자 기기의 예에 대하여 설명한다.
도 29의 (A)에 도시된 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 갖는다. 표시부(6502)는 터치 패널 기능을 갖는다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 29의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함하는 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 갖는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 프린트 기판(6517), 배터리(6518) 등이 배치된다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 도시하지 않은 접착층에 의하여 고정되어 있다.
표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있다. 또한 이 접힌 부분에 FPC(6515)가 접속되어 있다. FPC(6515)에는 IC(6516)가 실장되어 있다. 또한 FPC(6515)는 프린트 기판(6517)에 제공된 단자에 접속되어 있다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이 패널을 적용할 수 있다. 그러므로, 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에 전자 기기의 두께를 억제하면서 대용량 배터리(6518)를 탑재할 수도 있다. 또한 표시 패널(6511)의 일부를 접어 화소부의 이면 측에 FPC(6515)와의 접속부를 배치함으로써 슬림 베젤의 전자 기기를 실현할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작된 표시 장치를 갖는 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 갖는 것이다. 따라서 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 갖는 영상을 표시할 수 있다.
전자 기기로서 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 갖는 전자 기기 이외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 30의 (A)에 텔레비전 장치의 일례를 도시하였다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7500)가 제공되어 있다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
도 30의 (A)에 도시된 텔레비전 장치(7100)는 하우징(7101)이 갖는 조작 스위치 또는 별체의 리모트 컨트롤러(7111) 등에 의하여 조작할 수 있다. 또는 표시부(7500)에 터치 패널을 적용하고 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼 이외에 표시부를 가져도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기 또는 네트워크 접속을 위한 통신 장치를 가져도 좋다.
도 30의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 도시하였다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 갖는다. 하우징(7211)에 표시부(7500)가 제공되어 있다.
도 30의 (C) 및 (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 도시하였다.
도 30의 (C)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 갖는다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
도 30의 (D)는 원주상 기둥(7401)에 제공된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 갖는다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있고, 또한 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 선전(宣傳) 효과를 높이는 효과가 있다.
표시부(7500)에 터치 패널을 적용하여 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이로써 광고 용도뿐만 아니라, 노선 정보, 교통 정보, 또는 상업 시설의 안내 정보 등, 사용자가 요구하는 정보를 제공하기 위한 용도로 사용할 수도 있다.
또한 도 30의 (C) 및 (D)에 도시된 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어 표시부(7500)에 표시되는 광고의 정보를, 정보 단말기(7311)의 화면에 표시하거나 정보 단말기(7311)를 조작함으로써 표시부(7500)의 표시를 전환할 수 있다.
디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311)를 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이로써, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 30의 (A) 내지 (D)에서의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태의 전자 기기는 표시부를 갖는 구성으로 하였지만, 표시부를 갖지 않는 전자 기기에도 본 발명의 일 형태를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는 도 5의 (A)에 도시된 트랜지스터(100D)의 형상에 상당하는 샘플을 제작하고, 단면 형상을 평가하였다.
<샘플의 제작>
우선 PECVD 장치를 사용하여 유리 기판(202) 위에 두께 1000nm의 산화질화 실리콘막을 형성하였다. 이어서 산화질화 실리콘막을 선택적으로 에칭하여 섬 형상의 산화질화 실리콘층(210)을 형성하였다.
다음으로 PECVD 장치를 사용하여 유리 기판(202) 위 및 산화질화 실리콘층(210) 위에 하지막을 성막하였다. 하지막으로서 두께 50nm의 질화 실리콘막(260)과 두께 100nm의 산화질화 실리콘막(270)을 이 순서대로 형성하였다.
다음으로 산화질화 실리콘막 위에 두께 40nm의 금속 산화물막을 성막하였다. 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:1:4.1, 원자수비)을 사용한 스퍼터링법으로 성막하였다. 성막 시의 압력을 0.6Pa로, 전원 전력을 2.5kW로, 기판 온도를 130℃로 하였다. 성막 가스로서 산소 가스 및 아르곤 가스의 혼합 가스를 사용하고, 성막 가스의 총유량에 대한 산소 가스의 유량의 비율(산소 유량비)을 50%로 하였다. 다음으로 금속 산화물막을 섬 형상으로 가공하여 금속 산화물층(208)을 형성하였다.
다음으로 질소 분위기하, 380℃에서 30분 동안 가열 처리를 수행한 후, 질소와 산소의 혼합 가스(질소 가스 유량:산소 가스 유량=4:1) 분위기하, 380℃에서 30분 동안 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
다음으로 산화질화 실리콘막(270) 위 및 금속 산화물층(208) 위에 두께 100nm의 텅스텐막을 성막하였다. 텅스텐막은 스퍼터링법으로 성막하였다.
다음으로 텅스텐막 위에 레지스트를 형성하였다.
다음으로 포토마스크를 사용하여 레지스트를 노광하였다. 이때 포토마스크의 차광부에 의하여 제 1 질화 실리콘 위에 제 1 미노광 영역을 형성하였다. 또한 산화질화 실리콘층(210)과, 산화질화 실리콘층(210)과 인접한 섬 형상의 산화질화 실리콘막 사이에 제 2 미노광 영역을 형성하였다. 또한 노광에는 노광 한계가 1.5μm인 노광 장치를 사용하였다.
다음으로 레지스트를 현상하여, 제 1 미노광 영역에 제 1 포토마스크를 형성하고, 제 2 미노광 영역에 제 2 포토마스크를 형성하였다.
다음으로 제 1 포토마스크 및 제 2 포토마스크를 마스크로서 사용하여 텅스텐막을 에칭함으로써 도전층(212a)과 도전층(212b)을 형성하였다. 도전층(212a) 및 도전층(212b)의 형성에는 드라이 에칭법을 사용하였다.
다음으로 게이트 절연층(206)으로서, 두께 10nm의 제 1 산화질화 실리콘층과 두께 150nm의 질화 실리콘층을 이 순서대로 성막하였다. 게이트 절연층(206)은 PECVD 장치를 사용하여 성막하였다.
다음으로 게이트 전극(204)이 되는 두께 100nm의 금속 산화물막을 스퍼터링법으로 성막하였다. 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3, 원자수비)을 사용한 스퍼터링법으로 성막하였다. 성막 시의 기판 온도를 실온으로, 산소 유량비를 0%로 하였다. 이어서 금속 산화물막을 섬 형상으로 가공하여 게이트 전극(204)을 형성하였다.
다음으로 평탄화막(280)으로서 두께 약 1.5μm의 아크릴 수지막을 형성하였다. 아크릴 수지막에는 아크릴계 감광성 수지를 사용하였다. 이어서 질소 분위기하, 250℃에서 1시간 동안 소성을 수행하였다.
이상의 공정을 거쳐 샘플을 얻었다.
<단면 관찰>
다음으로 샘플을 집속 이온 빔(FIB: Focused Ion Beam)에 의하여 박편화하고, 단면을 주사 투과 전자 현미경(STEM: Scanning Transmission Electron Microscopy)으로 관찰하였다.
단면의 STEM 이미지를 도 31의 (A), (B), 도 32의 (A), (B), 및 도 33의 (A), (B)에 나타내었다. 도 31의 (A)는 배율 15000배의 투과 전자(TE: Transmitted Electron) 이미지이다. 도 31의 (A)는 도 31의 (B)와 같은 위치의 Z 콘트라스트(ZC: Z Contrast) 이미지이다. Z 콘트라스트 이미지에서는 원자 번호가 큰 물질일수록 밝게 관찰된다.
도 32의 (A)는 배율 50000배의 투과 전자(TE) 이미지이다. 도 32의 (B)는 도 32의 (A)에 나타낸 이미지에 도전층(212a)과 도전층(212b)의 간격(SP100)과, 채널 길이(L100)를 나타내는 화살표를 붙였다. 도 32의 (A)는 도 31의 (A)와 같은 위치의 Z 콘트라스트(ZC) 이미지이다. 도 32의 (B)는 도 32의 (A)에 나타낸 이미지에 간격(SP100)과 채널 길이(L100)를 나타내는 화살표를 붙였다.
도 31의 (A) 내지 도 33의 (B)에 나타낸 바와 같이, 샘플은 양호한 형상을 갖는 것을 확인할 수 있었다. 또한 간격(SP100)은 약 0.77μm이고, 채널 길이(L100)는 약 1.2μm이고, 산화질화 실리콘층(210)의 테이퍼 각 θ는 약 77°이었다.
본 실시예에 나타낸 바와 같이, 본 발명의 일 형태에 의하여 노광 장치의 노광 한계보다 채널 길이(L100)가 짧은 트랜지스터를 제작할 수 있는 것을 확인할 수 있었다.
DL_1: 데이터선, DL_n: 데이터선, DL_Y: 데이터선, GL_1: 주사선, GL_m: 주사선, GL_X: 주사선, L100: 채널 길이, L101: 채널 길이, LC: 액정 소자, SP100: 간격, SP101: 간격, VL_a: 전위 공급선, VL_b: 전위 공급선, VL: 전위 공급선, 10A: 반도체 장치, 10B: 반도체 장치, 10: 반도체 장치, 100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 100E: 트랜지스터, 100F: 트랜지스터, 100G: 트랜지스터, 100: 트랜지스터, 101A: 트랜지스터, 101B: 트랜지스터, 101: 트랜지스터, 102: 기판, 104A: 도전층, 104: 도전층, 106a: 절연층, 106b: 절연층, 106: 절연층, 108A: 반도체층, 108a: 반도체층, 108Aa: 반도체층, 108Ab: 반도체층, 108af: 금속 산화물막, 108b: 반도체층, 108bf: 금속 산화물막, 108c: 반도체층, 108f: 금속 산화물막, 108: 반도체층, 110A: 절연층, 110: 절연층, 111: 홈, 112a: 도전층, 112Aa: 도전층, 112Ab: 도전층, 112b: 도전층, 113a: 도전층, 113Aa: 도전층, 113Ab: 도전층, 113Ac: 도전층, 113af: 도전막, 113b: 도전층, 113bf: 도전막, 113c: 도전층, 113cf: 도전막, 114: 절연층, 116: 절연층, 118: 절연층, 120a: 도전층, 120b: 도전층, 120: 도전층, 130: 플라스마, 138a: 차광부, 138b: 차광부, 138c: 차광부, 139: 광, 140a: 레지스트 마스크, 140Aa: 레지스트 마스크, 140Ab: 레지스트 마스크, 140b: 레지스트 마스크, 141: 레지스트, 150: 금속 산화물층, 191: 타깃, 192: 플라스마, 193: 타깃, 194: 플라스마, 202: 유리 기판, 204: 게이트 전극, 206: 게이트 절연층, 208: 금속 산화물층, 210: 산화질화 실리콘층, 212a: 도전층, 212b: 도전층, 260: 질화 실리콘막, 270: 산화질화 실리콘막, 280: 평탄화막, 400EL: 화소 회로, 400LC: 화소 회로, 400: 화소 회로, 401EL: 회로, 401LC: 회로, 401: 회로, 501: 화소 회로, 502: 화소부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 504: 구동 회로부, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 700A: 표시 장치, 700B: 표시 장치, 700: 표시 장치, 701: 제 1 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 제 2 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 리드 배선부, 712: 실재, 713: 도전층, 714: 도전층, 716: FPC, 717: IC, 721: 소스 드라이버 IC, 722: 게이트 드라이버 회로부, 723: FPC, 724: 인쇄 기판, 725: 배향막, 726: 배향막, 727: 스페이서, 728: 배선, 730: 절연막, 732: 밀봉층, 734: 절연층, 736: 착색층, 738: 차광층, 740: 보호층, 741: 보호층, 742: 접착층, 743: 수지층, 744: 절연층, 745: 지지 기판, 746: 수지층, 750: 트랜지스터, 752: 트랜지스터, 755: 편광판, 756: 편광판, 757: 광원, 760: 접속 전극, 770: 평탄화 절연막, 772: 도전층, 773: 절연층, 774: 도전층, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 786: EL층, 788: 도전막, 790: 용량 소자, 6000: 표시 모듈, 6001: 상부 커버, 6002: 하부 커버, 6005: FPC, 6006: 표시 장치, 6009: 프레임, 6010: 인쇄 기판, 6011: 배터리, 6015: 발광부, 6016: 수광부, 6017a: 도광부, 6017b: 도광부, 6018: 광, 6500: 전자 기기, 6501: 하우징, 6502: 표시부, 6503: 전원 버튼, 6504: 버튼, 6505: 스피커, 6506: 마이크로폰, 6507: 카메라, 6508: 광원, 6510: 보호 부재, 6511: 표시 패널, 6512: 광학 부재, 6513: 터치 센서 패널, 6515: FPC, 6516: IC, 6517: 인쇄 기판, 6518: 배터리, 7100: 텔레비전 장치, 7101: 하우징, 7103: 스탠드, 7111: 리모트 컨트롤러, 7200: 노트북형 퍼스널 컴퓨터, 7211: 하우징, 7212: 키보드, 7213: 포인팅 디바이스, 7214: 외부 접속 포트, 7300: 디지털 사이니지, 7301: 하우징, 7303: 스피커, 7311: 정보 단말기, 7400: 디지털 사이니지, 7401: 기둥, 7500: 표시부

Claims (9)

  1. 반도체 장치로서,
    기판과, 상기 기판 위의 섬 형상의 절연층과, 상기 기판 위 및 상기 절연층 위의 트랜지스터를 갖고,
    상기 트랜지스터는 게이트 전극과, 게이트 절연층과, 반도체층과, 한 쌍의 도전층을 갖고,
    상기 한 쌍의 도전층 중 한쪽은 상기 절연층과 중첩되는 영역을 갖고,
    상기 한 쌍의 도전층 중 다른 쪽은 상기 절연층과 중첩되지 않는 영역을 갖고,
    상기 한 쌍의 도전층 중 다른 쪽의 단부면의 높이는 상기 한 쌍의 도전층 중 한쪽의 단부면의 높이보다 낮고,
    상기 한 쌍의 도전층은 각각 상기 반도체층과 접촉하고,
    상기 반도체층은 상기 게이트 절연층을 개재(介在)하여 상기 게이트 전극과 중첩되는 영역을 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 도전층은 상기 절연층의 상면 및 측면과 접촉하고,
    상기 한 쌍의 도전층은 각각 상기 반도체층의 상면과 접촉하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 도전층은 상기 절연층의 상면 및 측면과 접촉하고,
    상기 한 쌍의 도전층은 각각 상기 반도체층의 하면과 접촉하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체층은 상기 절연층의 상면 및 측면과 접촉하고,
    상기 한 쌍의 도전층은 각각 상기 반도체층의 상면과 접촉하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 한 쌍의 도전층 중 한쪽은 상기 절연층의 상면과 접촉하고,
    상기 한 쌍의 도전층 중 다른 쪽은 상기 절연층의 측면과 접촉하고,
    상기 한 쌍의 도전층은 각각 상기 반도체층의 하면과 접촉하는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 절연층의 테이퍼 각은 45° 이상 90° 미만인, 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 게이트 절연층 측으로부터 제 1 층과 제 2 층을 이 순서대로 갖고,
    상기 제 2 층은 상기 제 1 층보다 결정성이 높은 영역을 갖는, 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 게이트 절연층 측으로부터 제 1 층과, 제 2 층과, 제 3 층을 이 순서대로 갖고,
    상기 제 1 층은 상기 제 2 층보다 결정성이 높은 영역을 갖고,
    상기 제 3 층은 상기 제 2 층보다 결정성이 높은 영역을 갖는, 반도체 장치.
  9. 반도체 장치의 제작 방법으로서,
    섬 형상의 제 1 절연층과 섬 형상의 제 2 절연층을 기판 위에 형성하는 공정과,
    상기 제 1 절연층의 상면 및 측면과 접촉하는 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 위에 게이트 절연층을 형성하는 공정과,
    상기 게이트 전극과 중첩되는 영역을 갖는 반도체층을 상기 게이트 절연층 위에 형성하는 공정과,
    상기 반도체층 위에 도전막을 형성하는 공정과,
    상기 도전막 위에 레지스트를 형성하는 공정과,
    상기 차광부를 갖는 포토마스크를 사용하여 상기 레지스트를 노광하여, 상기 차광부로 차광되는 상기 제 1 절연층 위의 제 1 미노광 영역과, 상기 제 1 절연층과 상기 제 2 절연층 사이의 제 2 미노광 영역을 형성하는 공정과,
    상기 레지스트를 현상하여, 상기 제 1 미노광 영역에 제 1 레지스트 마스크를, 상기 제 2 미노광 영역에 제 2 레지스트 마스크를 형성하는 공정과,
    상기 제 1 레지스트 마스크 및 상기 제 2 레지스트 마스크를 마스크로서 사용하여 상기 도전막을 가공함으로써 한 쌍의 도전층을 형성하는 공정을 갖고,
    상기 한 쌍의 도전층은 상기 반도체층 위에 이격되어 제공되는, 반도체 장치의 제작 방법.
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