TWI521679B - 半導體裝置 - Google Patents

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Description

半導體裝置
所揭露的發明關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供給也保持儲存內容的非揮發性儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資訊。
根據上述原理，因為在從DRAM讀出資訊時電容器的電荷消失，所以為了在讀出資料之後再次儲存資訊，需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中存在漏電流，而即使未選擇電晶體也流出或流入電荷，所以資料的保持期間較短。為此，需要按預定的週期再次進行寫入工作(更新工作)，而難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要具有利用磁性材料或光學材料的另一儲存裝置以實現較長期間的儲存保持。
作為揮發性儲存裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取儲存器)。SRAM使用觸發器等電路保持儲存內容，而不需要進行更新工作，在這一點上SRAM優越於DRAM。但是，因為使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區域之間具有浮動閘極，並使該浮動閘極保持電荷而進行儲存，因此，快閃儲存器具有其資料保持期間極長(半永久)、不需要進行揮發性儲存裝置所需要的更新工作的優點(例如，參照專利文獻1)。
但是，由在進行寫入時產生的隧道電流而引起構成記憶元件的閘極絕緣層的退化，因此發生因預定次數的寫入而不能發揮記憶元件的功能的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均勻的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用上述方法，也不能解決使用壽命的根本問題。就是說，快閃記憶體不合適於資訊的重寫頻度高的用途。
另外，為了使浮動閘極保持電荷或者去除該電荷，需要高電壓。再者，還有電荷的保持或去除需要較長時間而難以實現寫入和抹除的高速化的問題。
專利文獻1　日本專利申請揭露昭57-105889號公報
鑒於上述問題，所揭露的發明的一個方式的目的之一就是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的新的結構的半導體裝置。
本發明的一個方式是根據使用氧化物半導體而形成的電晶體和使用除此以外的材料而形成的電晶體的疊層結構的半導體裝置。例如，可以採用如下結構。
本發明的一個方式是一種半導體裝置，包括：源極線；位元線；信號線；以及字線，其中在源極線和位元線之間串聯連接有多個儲存單元，多個儲存單元之一包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容器，其中第一電晶體設置在包含半導體材料的基板中，第二電晶體包含氧化物半導體層，第一閘極電極、第二源極電極和第二汲極電極中的一者以及電容器的電極中的一者電連接，源極線與第一源極電極電連接，位元線與第一汲極電極電連接，信號線與第二閘極電極電連接，字線、第二源極電極和第二汲極電極中的另一者以及電容器的電極中的另一者電連接。
另外，本發明的另一個方式是一種半導體裝置，包括：源極線；位元線；信號線；以及字線，其中在源極線和位元線之間串聯連接有多個儲存單元，多個儲存單元之一包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容器，其中第一電晶體設置在包含半導體材料的基板中，第二電晶體包含氧化物半導體層，第一閘極電極、第二源極電極和第二汲極電極中的一者以及電容器的電極中的一者電連接，源極線與第一源極電極電連接，位元線與第一汲極電極電連接，信號線與第二源極電極和第二汲極電極中的另一者電連接，字線、第二閘極電極以及電容器的電極中的另一者電連接。
在上述結構中，較佳的是，半導體裝置包括第一選擇線；第二選擇線；其閘極電極電連接於第一選擇線的第三電晶體；以及其閘極電極電連接於第二選擇線的第四電晶體，其中位元線隔著第三電晶體電連接於第一汲極電極，並且源極線隔著第四電晶體電連接於第一源極電極。
另外，在上述結構中，第一電晶體包括：設置在包含半導體材料的基板中的通道形成區域；以夾著通道形成區域的方式設置的雜質區域；通道形成區域上的第一閘極絕緣層；第一閘極絕緣層上的第一閘極電極；以及電連接於雜質區域的第一源極電極及第一汲極電極。
另外，在上述結構中，第二電晶體包括：包含半導體材料的基板上的第二閘極電極；第二閘極電極上的第二閘極絕緣層；第二閘極絕緣層上的氧化物半導體層；以及電連接於氧化物半導體層的第二源極電極及第二汲極電極。
另外，在上述結構中，較佳使用單晶半導體基板或SOI基板作為包含半導體材料的基板。尤其是，半導體材料較佳為矽。
另外，在上述結構中，氧化物半導體層較佳包含In-Ga-Zn-O類氧化物半導體材料。尤其是，氧化物半導體層較佳包含In2Ga2ZnO7的結晶。再者，氧化物半導體層的氫濃度較佳為5×1019atoms/cm3或以下。另外，第二電晶體的截止態電流較佳為1×10-13A或以下。
另外，在上述結構中，第二電晶體可以設置在重疊於第一電晶體的區域中。
另外，在本發明說明等中，“之上”或“之下”不侷限於構成要素的位置關係為“正上”或“正下”。例如，“閘極絕緣層上的第一閘極電極”包括在閘極絕緣層和第一閘極電極之間包含另一構成要素的情況。另外，“之上”或“之下”只是為了便於說明而使用的，在沒有特別的說明時，“之上”或“之下”還包括其上下倒轉的情況。
另外，在本發明說明等中，“電極”或“佈線”不在功能上限定其構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本發明說明中，“源極”和“汲極”可以互相調換。
另外，在本發明說明等中，“電連接”包括隔著“具有某種電作用的元件”連接的情況。這裏，“具有某種電 作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是在本發明說明等中，還包括在絕緣表面上設置有包含矽以外的材料而成的半導體層的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，“SOI基板”中的基板不侷限於矽片等的半導體基板，而還可以為玻璃基板、石英基板、藍寶石基板、金屬基板等的非半導體基板。就是說，“SOI基板”還包括其上具有包含半導體材料而成的層的具有絕緣表面的導體基板或絕緣體基板。再者，在本發明說明等中，“半導體基板”不但是指僅包含半導體材料而成的基板，而且是指包含半導體材料的所有的基板。就是說，在本發明說明等中，“半導體基板”包括“SOI基板”。
另外，在本發明說明等中，氧化物半導體以外的半導體材料只要是氧化物半導體以外的半導體材料，就可以是任何半導體材料。例如，有矽、鍺、矽鍺、碳化矽、砷化鎵等。另外，也可以使用有機半導體材料。另外，在未特別說明構成半導體裝置等的材料時，既可使用氧化物半導體材料又可使用氧化物半導體以外的半導體材料。
作為本發明的一個實施例，提供一種在其下部具有使 用氧化物半導體以外的材料的電晶體並在其上部具有使用氧化物半導體的電晶體的半導體裝置。
因為使用氧化物半導體的電晶體的截止態電流極小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退化的問題。例如，因為不需要如現有的非揮發性記憶體那樣將電子注入到浮動(floating)閘極並從浮動閘極抽出電子，所以完全不會發生閘極絕緣層的退化。就是說，根據本實施例的半導體裝置對現有的非揮發性記憶體所面臨的問題的可重寫次數沒有限制，而使其可靠性得到飛躍性提高。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，而可以容易實現高速工作。另外，還有不需要快閃記憶體等所需要的用來抹除資訊的工作的優點。
另外，與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體可以進行更高速度的工作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
如上所述，藉由將使用氧化物半導體以外的材料的電晶體和使用氧化物半導體的電晶體形成為一體，可以實現具有新的特徵的半導體裝置。
下面，參照附圖說明本發明的實施例的一個例子。但是，本發明並不侷限於下面的描述。所屬領域的普通技術人員可以很容易地理解一個事實就是其實施例和詳細內容可以被變換為各種各樣的形式，而不脫離本發明的宗旨及其範圍。因此，本發明不應該解釋為侷限於以下所示的實施例的記載內容。
注意，為了便於說明，附圖等所示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，本發明不侷限於附圖等所示出的位置、大小和範圍等。
另外，本發明說明等中使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混同，而不是為了在數目方面上限定。
實施例1
在本實施例中，參照圖1至圖15A和15B說明根據所揭露的發明的一個實施例的半導體裝置的結構及其製造方法。
<半導體裝置的電路結構>
圖1示出半導體裝置的電路結構的一個例子。該半導體裝置由使用氧化物半導體以外的材料的電晶體160和使用氧化物半導體的電晶體162構成。注意，在圖1中，使用 OS的符號表示電晶體162，以明確地示出電晶體162是使用氧化物半導體(Oxide Semiconductor)而形成的。這與以下的實施例同樣。
這裏，電晶體160的閘極電極與電晶體162的源極電極和汲極電極中的一者電連接。另外，第一佈線(1st Line ：也稱為源極線SL)和電晶體160的源極電極電連接，第二佈線(2nd Line：也稱為位元線BL)和電晶體160的汲極電極電連接。並且，第三佈線(3rd Line：也稱為第一信號線S1)與電晶體162的源極電極和汲極電極中的另一者電連接，第四佈線(4th Line：也稱為第二信號線S2)和電晶體162的閘極電極電連接。
與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體160可以進行更高速度的工作，因此藉由使用該使用氧化物半導體以外的材料的電晶體160而可以進行高速的儲存內容的讀出。另外，使用氧化物半導體的電晶體162具有截止態電流極小的特徵。因此，藉由使電晶體162處於截止狀態，可以在極長時間內保持電晶體160的閘極電極的電位。另外，使用氧化物半導體的電晶體162還有不容易呈現短通道效應的優點。
藉由發揮可以在長時間內保持閘極電極的電位的特徵，如下所述那樣可以進行資訊寫入、保持和讀出。
首先，說明資訊的寫入及保持。首先，藉由將第四佈線的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線的電位施加到 電晶體160的閘極電極(寫入)。然後，藉由將第四佈線的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而保持電晶體160的閘極電極的電位(保持)。
因為電晶體162的截止態電流極小，所以在長時間內保持電晶體160的閘極電極的電位。例如，在電晶體160的閘極電極的電位為使電晶體160處於導通狀態的電位的情況下，在長時間內保持電晶體160的導通狀態。另外，在電晶體160的閘極電極的電位為使電晶體160處於截止狀態的電位的情況下，在長時間內保持電晶體160的截止狀態。
下面，說明資訊的讀出。如上所述，當在保持電晶體160的導通狀態或截止狀態的狀態下將預定的電位(低電位)施加到第一佈線時，第二佈線的電位根據電晶體160的導通狀態或截止狀態而取不同的值。例如，在電晶體160處於導通狀態的情況下，第二佈線的電位根據第一佈線的電位而降低。與此相反，在電晶體160處於截止狀態的情況下，第二佈線的電位不變化。
如上所述，藉由在保持資訊的狀態下對第二佈線的電位和預定的電位進行比較，可以讀出資訊。
下面，說明資訊的重寫。與上述資訊的寫入及保持同樣，進行資訊的重寫。就是說，藉由將第四佈線的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線的電位(根據新的資訊的電位)施加到電晶體160的閘極電極。然後，藉由將第四佈線的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而處於保持新的資訊的狀態。
如上所述，根據所揭露的發明的半導體裝置可以藉由再次寫入資訊而直接重寫資訊。由此，不需要快閃記憶體等所需要的抹除工作，而可以抑制起因於抹除工作的工作速度的降低。就是說，可以實現半導體裝置的高速工作。
另外，上述說明關於使用以電子為載子的n型電晶體(n通道型電晶體)的情況，但是，當然可以使用以電洞為載子的p型電晶體代替n型電晶體。
另外，當然，也可以對電晶體160的閘極電極附加電容器等，以容易保持電晶體160的閘極電極的電位。
<半導體裝置的平面結構及剖面結構>
圖2A和圖2B是上述半導體裝置的結構的一個例子。圖2A和圖2B分別示出半導體裝置的剖面圖和半導體裝置的平面圖。這裏，圖2A相當於沿圖2B的線A1-A2及線B1-B2的剖面。圖2A和圖2B所示的半導體裝置在其下部具有使用氧化物半導體以外的材料的電晶體160並在其上部具有使用氧化物半導體的電晶體162。這裏，在電晶體160及電晶體162都是n型電晶體的情況下進行說明，但是也可以採用p型電晶體。尤其是，電晶體160容易成為p型電晶體。
電晶體160具有設置在包含半導體材料的基板100中的通道形成區域116、以夾著通道形成區域116的方式設置的雜質區域114及高濃度雜質區域120(也將這些區域總稱為雜質區域)、設置在通道形成區域116上的閘極絕緣層108、設置在閘極絕緣層108上的閘極電極110、電連接於雜質區域114的源極電極或汲極電極130a以及源極電極或汲極電極130b。
這裏，在閘極電極110的側面設置有側壁絕緣層118。另外，在基板100的平面圖中不重疊於側壁絕緣層118的區域中具有高濃度雜質區域120，並且在高濃度雜質區域120上存在著金屬化合物區域124。另外，在基板100上圍繞電晶體160地設置有元件分離絕緣層106，並且覆蓋電晶體160地設置有層間絕緣層126及層間絕緣層128。源極電極或汲極電極130a和源極電極或汲極電極130b藉由形成在層間絕緣層126及層間絕緣層128中的開口電連接於金屬化合物區域124。就是說，源極電極或汲極電極130a和源極電極或汲極電極130b隔著金屬化合物區域124電連接於高濃度雜質區域120及雜質區域114。另外，閘極電極110電連接於與源極電極或汲極電極130a和源極電極或汲極電極130b同樣設置的電極130c。
電晶體162具有設置在層間絕緣層128上的閘極電極136d、設置在閘極電極136d上的閘極絕緣層138、設置在閘極絕緣層138上的氧化物半導體層140、設置在氧化物半導體層140上且電連接於氧化物半導體層140的源極電極或汲極電極142a以及源極電極或汲極電極142b。
這裏，閘極電極136d設置為埋入形成在層間絕緣層128上的絕緣層132。另外，與閘極電極136d同樣，分別形成接觸於源極電極或汲極電極130a的電極136a、接觸於源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，並在保護絕緣層144上設置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中形成有到達源極電極或汲極電極142a和源極電極或汲極電極142b的開口，並且電極150d及電極150e形成為藉由該開口接觸於源極電極或汲極電極142a和源極電極或汲極電極142b。另外，與電極150d及電極150e同樣，電極150a、電極150b以及電極150c形成為藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口接觸於電極136a、電極136b以及電極136c。
這裏，氧化物半導體層140較佳為雜質如氫等充分得到去除而被高純度化的氧化物半導體層。明確地說，氧化物半導體層140的氫濃度為5×1019atoms/cm3或以下，較佳為5×1018atoms/cm3或以下，更佳為5×1017atoms/cm3或以下。另外，氧化物半導體層140較佳是藉由含有充分的氧而使起因於氧缺乏的缺陷得到降低的氧化物半導體層。氫濃度充分得到降低並高純度化，且起因於氧缺乏的缺陷得到降低的氧化物半導體層140的載子濃度低於1×1012/cm3，較佳為1×1011/cm3或以下。如上所述，藉由使用被i型化或實際上被i型化的氧化物半導體，可以得到截止態電流特性極為優良的電晶體162。例如，在汲極電壓Vd為+1V或+10V 且閘極電壓Vg為-5V至-20V的情況下，截止態電流為1×10-13A或以下。如上所述，藉由使用氫濃度充分得到降低並被高純度化，且起因於氧缺乏的缺陷得到降低的氧化物半導體層140而降低電晶體162的截止態電流，可以實現新的結構的半導體裝置。另外，使用二次離子質譜(SIMS)測量上述氧化物半導體層140中的氫濃度。
另外，在層間絕緣層146上設置有絕緣層152，並將電極154a、電極154b、電極154c以及電極154d設置為埋入該絕緣層152。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
就是說，在圖2A和2B所示的半導體裝置中，電晶體160的閘極電極110隔著電極130c、電極136c、電極150c、電極154c以及電極150d電連接於電晶體162的源極電極或汲極電極142a。
<半導體裝置的製造方法>
以下，說明上述半導體裝置的製造方法的一個例子。以下，首先，參照圖3A至3H說明下部的電晶體160的製造方法，然後，參照圖4A至4G和圖5A至5D說明上部的電晶體162的製造方法。
<下部的電晶體的製造方法>
首先，準備包含半導體材料的基板100(參照圖3A)。作為包含半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。這裏，示出作為包含半導體材料的基板100使用單晶矽基板時的一個例子。
在基板100上形成用作用來形成元件分離絕緣層的掩罩的保護層102(參照圖3A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氮氧化矽等為材料的絕緣層。另外，在該步驟的前後，也可以將賦予n型導電性的雜質元素和賦予p型導電性的雜質元素添加到基板100，以控制電晶體的臨界值電壓。在半導體為矽時，作為賦予n型導電性的雜質，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質，例如可以使用硼、鋁、鎵等。
接著，使用上述保護層102作為掩罩進行蝕刻，去除不由保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成得到分離的半導體區域104(參照圖3B)。該蝕刻較佳使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體和蝕刻液。
接著，覆蓋半導體區域104地形成絕緣層，並且藉由選擇性地去除重疊於半導體區域104的區域的絕緣層，形成元件分離絕緣層106(參照圖3B)。該絕緣層使用氧化矽、氮化矽、氮氧化矽等而形成。作為絕緣層的去除方法，有CMP等拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區域104之後，或者，在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區域104上形成絕緣層，並在該絕緣層上形成包含導電材料的層。
絕緣層是之後成為閘極絕緣層的層，該絕緣層較佳採用藉由CVD法或濺射法等來得到的包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的膜的單層結構或多層結構。另外，也可以藉由高密度電漿處理或熱氧化處理使半導體區域104的表面氧化或氮化，形成上述絕緣層。例如，可以使用He、Ar、Kr、Xe等稀有氣體和氧、氧化氮、氨、氮、氫等的混合氣體來進行高密度電漿處理。另外，對絕緣層的厚度沒有特別的限制，例如其厚度可以設定為1nm至100nm。
包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料而形成。另外，也可以藉由使用包含導電材料的多晶矽等的半導體材料形成包含導電材料的層。對形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種沉積方法。此外，在本實施例中，說明使用金屬材料形成包含導電材料的層時的一個例子。
然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層，形成閘極絕緣層108和閘極電極110。(參照圖3C)。
接著，形成覆蓋閘極電極110的絕緣層112(參照圖3C)。然後，藉由將磷(P)或砷(As)等添加到半導體區域104，在基板100中形成接面深度淺的雜質區域114(參照圖3C)。這裏，雖然添加磷或砷以形成n型電晶體，但是也可以在形成p型電晶體時添加硼(B)或鋁(Al)等的雜質元素。另外，藉由形成雜質區域114，在半導體區域104的閘極絕緣層108的下部形成通道形成區域116(參照圖3C)。在此，雖然可以適當地設定所添加的雜質的濃度，但是在進行半導體元件的高微細化時較佳提高其濃度。這裏，雖然採用在形成絕緣層112之後形成雜質區域114的步驟，但是也可以採用在形成雜質區域114之後形成絕緣層112的步驟。
接著，形成側壁絕緣層118(參照圖3D)。在覆蓋絕緣層112地形成絕緣層之後，藉由對該絕緣層進行各向異性高的蝕刻處理，以自對準的方式形成側壁絕緣層118。另外，此時，較佳藉由對絕緣層112的一部分進行蝕刻，暴露閘極電極110的上面和雜質區域114的上面。
接著，覆蓋閘極電極110、雜質區域114和側壁絕緣層118等地形成絕緣層。然後，藉由將磷(P)或砷(As)等添加到該絕緣層接觸雜質區域114的區域，形成高濃度雜質區域120(參照圖3E)。然後，藉由去除上述絕緣層，覆蓋閘極電極110、側壁絕緣層118和高濃度雜質區域120等地形成金屬層122(參照圖3E)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種沉積方法形成。較佳使用與構成半導體區域104的半導體材料起反應而成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料起反應。由此，形成接觸高濃度雜質區域120的金屬化合物區域124(參照圖3F)。另外，在使用多晶矽等作為閘極電極110的情況下，還在閘極電極110與金屬層122接觸的部分中形成金屬化合物區域。
作為上述熱處理，例如可以使用照射閃光燈的熱處理。當然，也可以使用其他熱處理方法，但是較佳使用可以在極短的時間內進行熱處理的方法，以提高根據金屬化合物形成的化學反應的控制性。另外，上述金屬化合物區域由金屬材料與半導體材料之間的反應而形成，該金屬化合物區域的導電性充分得到提高。藉由形成該金屬化合物區域，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區域124之後，去除金屬層122。
接著，覆蓋藉由上述步驟形成的各結構地形成層間絕緣層126和層間絕緣層128(參照圖3G)。層間絕緣層126和層間絕緣層128可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成。此外，也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成層間絕緣層126和層間絕緣層128。這裏，雖然示出層間絕緣層126和層間絕緣層128的兩層結構，但是層間絕緣層的結構不侷限於此。在形成層間絕緣層128之後，較佳藉由對其表面進行CMP或蝕刻處理等而使其平坦化。
然後，藉由在上述層間絕緣層中形成到達金屬化合物區域124的開口，在該開口中形成源極電極或汲極電極130a和源極電極或汲極電極130b(參照圖3H)。例如，可以在包括開口的區域中使用PVD法或CVD法等形成導電層，然後使用蝕刻處理或CMP等的方法去除上述導電層的一部分，以形成源極電極或汲極電極130a和源極電極或汲極電極130b。
另外，在藉由去除上述導電層的一部分形成源極電極或汲極電極130a和源極電極或汲極電極130b時，較佳將其表面加工為平坦。例如，當在包含開口的區域中形成薄的鈦膜或氮化鈦膜，然後將鎢膜形成為嵌入開口中時，藉由進行之後的CMP，可以在去除多餘的鎢膜、鈦膜或氮化鈦膜等的同時提高其表面的平坦性。像這樣，藉由對包含源極電極或汲極電極130a和源極電極或汲極電極130b的表面進行平坦化，可以在之後的步驟中形成優良的電極、佈線、絕緣層或半導體層等。
這裏，雖然附圖僅示出接觸金屬化合物區域124的源極電極或汲極電極130a和源極電極或汲極電極130b，但是也可以在該步驟中形成接觸閘極電極110的電極(例如，圖2A中的電極130c)等。對可以用作源極電極或汲極電極130a和源極電極或汲極電極130b的材料沒有特別的限制，而可以使用各種導電材料。例如，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料。
藉由上述步驟，形成使用包含半導體材料的基板100的電晶體160。另外，在進行上述步驟之後，還可以形成電極、佈線或絕緣層等。藉由使用由層間絕緣層和導電層的疊層結構構成的多層佈線結構作為佈線的結構，可以提供高集成化的半導體裝置。
<上部的電晶體的製造方法>
接著，參照圖4A至4G及圖5A至5D說明在層間絕緣層128上製造電晶體162的步驟。另外，圖4A至4G及圖5A至5D示出層間絕緣層128上的各種電極或電晶體162等的製程，而省略存在於電晶體162的下部的電晶體160等。
首先，在層間絕緣層128、源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c上形成絕緣層132(參照圖4A)。絕緣層132可以使用PVD法或CVD法等而形成。另外，可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成絕緣層132。
接著，在絕緣層132中形成到達源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c的開口。此時，還在之後形成閘極電極136d的區域中形成開口。然後，將導電層134形成為嵌入上述開口中(參照圖4B)。上述開口可以使用掩罩藉由蝕刻等的方法而形成。該掩罩藉由使用光掩罩的曝光等的方法而形成。作為蝕刻，使用濕蝕刻和乾蝕刻中的任何一種，但是從微細加工的觀點來看，較佳使用乾蝕刻。導電層134可以使用PVD法或CVD法等的沉積法而形成。作為可以用來形成導電層134的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
更明確地說，可以使用如下方法：例如，在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法形成的鈦膜具有使其與下部電極(這裏，源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c等)的介面的氧化膜還原而降低其與下部電極的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
在形成導電層134之後，藉由使用蝕刻處理或CMP等的方法去除導電層134的一部分，暴露絕緣層132，以形成電極136a、電極136b、電極136c以及閘極電極136d(參照圖4C)。另外，在去除上述導電層134的一部分以形成電極136a、電極136b、電極136c以及閘極電極136d時，較佳將其表面加工為平坦。如此，藉由將絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d的表面加工為平坦，可以在之後的步驟中形成優良的電極、佈線、絕緣層以及半導體層等。
接著，覆蓋絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d地形成閘極絕緣層138(參照圖4D)。閘極絕緣層138可以藉由CVD法或濺射法等形成。另外，閘極絕緣層138較佳包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿或氧化鉭等。另外，閘極絕緣層138可以為單層結構或者疊層結構。例如，藉由作為原料氣體使用矽烷(SiH4)、氧和氮的電漿CVD法，形成包含氧氮化矽的閘極絕緣層138。對閘極絕緣層138的厚度沒有特別的限制，例如其厚度可以設定為10nm至500nm。在使用疊層結構時，例如，較佳使用由厚度為50nm至200nm的第一閘極絕緣層和第一閘極絕緣層上的厚度為5nm至300nm的第二閘極絕緣層構成的疊層。
另外，因為藉由去除雜質而i型化或者在實際上被i型化的氧化物半導體(高純度化的氧化物半導體)對介面能階或介面電荷極為敏感，所以在使用該氧化物半導體作為氧化物半導體層的情況下，其與閘極絕緣層的介面是重要的。就是說，接觸高純度化的氧化物半導體層的閘極絕緣層138被要求高品質化。
另外，因為藉由使用μ波(2.45GHz)的高密度電漿CVD法可以形成緻密且絕緣耐壓高的高品質的閘極絕緣層138，所以該方法是較佳的。這是因為如下緣故：高純度化的氧化物半導體層與高品質閘極絕緣層密接，使得介面能階得到降低而可以得到優良的介面特性。
當然，只要是能夠作為閘極絕緣層形成優質的絕緣層的方法，就在使用高純度化的氧化物半導體層的情況下也可以使用濺射法或電漿CVD法等的其他方法。另外，也可以使用藉由形成後的熱處理而使膜品質或與氧化物半導體層之間的介面特性得到改善的絕緣層。總之，只要形成作為閘極絕緣層138的膜品質優良且可以降低與氧化物半導體層的介面態密度而形成優良的介面的閘極絕緣層，即可。
再者，在溫度為85℃，電場強度為2×106V/cm且時間為12小時的閘極偏壓-熱應力試驗(稱為BT試驗)中，如果在氧化物半導體中添加有雜質，雜質和氧化物半導體的主要成分之間的鍵被強電場(B：偏壓)和高溫(T：溫度)切斷，產生的懸空鍵導致臨界值電壓(Vth)的偏移。
與此相反，藉由儘量去除氧化物半導體的雜質，尤其是氫或水等，如上所述那樣與閘極絕緣層之間具有優良的介面特性，而可以得到對BT試驗也穩定的電晶體。
接著，在閘極絕緣層138上形成氧化物半導體層，藉由使用掩罩的蝕刻等方法而加工該氧化物半導體層，以形成島狀的氧化物半導體層140(參照圖4E)。
作為氧化物半導體層，可以應用使用如下材料的氧化物半導體層：四元金屬氧化物的In-Sn-Ga-Zn-O、三元金屬氧化物的In-Ga-Zn-O、In-Sn-Zn-O、In-Al-Zn-O、Sn-Ga-Zn-O、Al-Ga-Zn-O、Sn-Al-Zn-O、二元金屬氧化物的In-Zn-O、Sn-Zn-O、Al-Zn-O、Zn-Mg-O、Sn-Mg-O、In-Mg-O、以及In-O、Sn-O、Zn-O等。另外，也可以使上述氧化物半導體材料包含SiO2。
另外，作為氧化物半導體層，可以使用以InMO3(ZnO)m(m>0)表示的薄膜。這裏，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。在以InMO3(ZnO)m(m>0)表示的結構的氧化物半導體膜中，將作為M包含Ga的結構的氧化物半導體稱為In-Ga-Zn-O氧化物半導體，並將其薄膜稱為In-Ga-Zn-O氧化物半導體膜(In-Ga-Zn-O非晶膜)等。
在本實施例中，作為氧化物半導體層，使用In-Ga-Zn-O類氧化物半導體膜沉積用靶材藉由濺射法形成非晶氧化物半導體層。另外，因為可以藉由將矽添加到非晶氧化物半導體層中抑制其結晶化，所以，例如，也可以使用包含2wt.%至10wt.%的SiO2的靶材形成氧化物半導體層。
作為用來使用濺射法製造氧化物半導體層的靶材，例如，可以使用以氧化鋅為主要成分的氧化物半導體膜沉積用靶材。另外，也可以使用包含In、Ga和Zn的氧化物半導體膜沉積用靶材(組成比為In2O3：Ga2O3：ZnO=1:1:1[摩爾比])等。另外，作為包含In、Ga和Zn的氧化物半導體膜沉積用靶材，也可以使用其組成比為In2O3：Ga2O3：ZnO=1:1:2[摩爾比]或In2O3：Ga2O3：ZnO=1:1:4[摩爾比]的靶材等。氧化物半導體膜沉積用靶材的填充率為90%至100%，較佳為95%以上(例如，99.9%)。藉由使用填充率高的氧化物半導體膜沉積用靶材，形成緻密的氧化物半導體層。
氧化物半導體層的形成氣圍較佳為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，較佳使用氫、水、羥基或氫化物等的雜質的濃度降低到幾ppm左右(較佳為幾ppb左右)的高純度氣體。
在形成氧化物半導體層時，在保持為減壓狀態的處理室內固定基板，並且將基板溫度設定為100℃至600℃，較佳為200℃至400℃。藉由在加熱基板的同時形成氧化物半導體層，可以降低氧化物半導體層所包含的雜質的濃度。另外，可以減輕由濺射導致的損傷。然後，在去除處理室內的殘留水分的同時引入氫和水得到去除的濺射氣體，並且將金屬氧化物用作靶材以形成氧化物半導體層。較佳使用吸附型真空泵，以去除處理室內的殘留水分。例如，可以使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，排除氫原子、水(H2O)等包含氫原子的化合物(更佳，還有包含碳原子的化合物)等，因此可以降低在該沉積室中形成的氧化物半導體層所包含的雜質的濃度。
作為形成條件，例如，可以採用如下條件：基板和靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電力為0.5kW，並且氣圍為氧(氧流量比率為100%)氣圍。注意，當使用脈衝直流(DC)電源時，可以減少在沉積時發生的粉狀物質(也稱為微粒或塵埃)，並且膜厚度不均勻性也變小，所以是較佳的。將氧化物半導體層的厚度設定為2nm至200nm、較佳為5nm至30nm。另外，因為氧化物半導體層的適當的厚度根據使用的氧化物半導體材料而不同，所以可以根據使用的材料適當地選擇其厚度。
另外，較佳在藉由濺射法形成氧化物半導體層之前進行引入氬氣體來產生電漿的反濺射，以去除附著在閘極絕緣層138的表面的塵埃。這裏，通常的濺射是指將離子碰撞到濺射靶材，而反濺射是指將離子碰撞到處理表面以改變其表面的性質。作為將離子碰撞到處理表面的方法，有在氬氣圍中將高頻電壓施加到處理表面一側而在基板附近產生電漿的方法等。另外，也可以使用氮氣圍、氦氣圍或氧氣圍等代替氬氣圍。
作為上述氧化物半導體層的蝕刻可以使用乾蝕刻和濕蝕刻中的任何一種。當然，也可以組合乾蝕刻和濕蝕刻而使用。根據材料適當地設定蝕刻條件(蝕刻氣體、蝕刻液、蝕刻時間、溫度等)，以將其蝕刻成所希望的形狀。
作為乾蝕刻所使用的蝕刻氣體，例如有含有氯的氣體(氯類氣體，例如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、四氯化碳(CCl4)等)等。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(反應性離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。適當地設定蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以將其蝕刻成所希望的形狀。
作為用於濕蝕刻的蝕刻液，可以使用磷酸、醋酸以及硝酸混合的溶液等。另外，還可以使用ITO07N(由Kanto Chemical Co.,Inc製造)等。
接著，較佳對氧化物半導體層進行第一熱處理。藉由進行該第一熱處理，可以進行氧化物半導體層的脫水化或脫氫化。將第一熱處理的溫度設定為300℃至750℃，較佳為400℃至低於基板的應變點。例如，將基板引入到使用電阻發熱體等的電爐中，在氮氣團中且在450℃的溫度下對氧化物半導體層140進行熱處理1小時。在該期間，不使氧化物半導體層140接觸大氣，以避免水或氫的再混入。
另外，熱處理裝置不侷限於電爐，也可以為利用來自被進行了加熱的氣體等介質的熱傳達或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(氣體快速熱退火)裝置或LRTA(燈快速熱退火)裝置等RTA(快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。作為氣體，使用氬等稀有氣體或氮等即使藉由加熱處理也不與被處理物起反應的惰性氣體。
例如，作為第一熱處理，也可以進行如下GRTA處理，即將基板引入到被加熱到650℃至700℃的高溫的惰性氣體中，進行加熱幾分鐘，然後從該惰性氣體中抽出基板。藉由使用GRTA處理，可以在短時間內進行高溫熱處理。另外，因為GRTA處理是在短時間內進行的熱處理，所以即使在超過基板的應變點的溫度條件下也可以使用GRTA處理。
另外，較佳在以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍中進行第一熱處理。例如，較佳將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳設定為7N(99.99999%)以上(即，雜質濃度為1ppm或以下，較佳為0.1ppm)。
根據第一加熱處理的條件或氧化物半導體層的材料，有時氧化物半導體層晶化而成為微晶或多晶。例如，有時成為結晶化率為90%以上或80%以上的微晶氧化物半導體層。另外，根據第一熱處理的條件或氧化物半導體層的材料，有時成為不包含結晶成分的非晶氧化物半導體層。
另外，有時成為非晶氧化物半導體(例如，在氧化物半導體層的表面)和結晶(粒徑為1nm至20nm，典型為2nm至4nm)混合在一起的氧化物半導體層。
另外，藉由在非晶的表面設置結晶層，也可以改變氧化物半導體層的電特性。例如，在使用In-Ga-Zn-O類氧化物半導體膜沉積用靶材形成氧化物半導體層時，藉由形成具有電各向異性的In2Ga2ZnO7的晶粒對準的結晶部，可以改變氧化物半導體層的電特性。
更明確地說，例如，藉由將In2Ga2ZnO7的晶粒對準為其c軸垂直於氧化物半導體層的表面，可以提高平行於氧化物半導體層表面的方向上的導電性，並提高垂直於氧化物半導體層表面的方向上的絕緣性。另外，上述結晶部具有抑制水或氫等雜質侵入到氧化物半導體層中的功能。
另外，具有上述結晶部的氧化物半導體層可以藉由GRTA處理對氧化物半導體層進行表面加熱而形成。另外，更佳地，藉由使用Zn含量小於In或Ga含量的濺射靶材，可以形成氧化物半導體層。
也可以對被加工為島狀的氧化物半導體層140之前的氧化物半導體層進行對氧化物半導體層140的第一熱處理。在此情況下，在進行第一熱處理之後從加熱裝置抽出基板，並進行光刻步驟。
另外，上述第一熱處理具有對氧化物半導體層140進行脫水化或脫氫化的效果，所以也可以被稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後，在將源極電極或汲極電極層疊在氧化物半導體層140上之後，或者，在將保護絕緣層形成在源極電極或汲極電極上之後等進行上述脫水化處理或脫氫化處理。另外，可以進行該脫水化處理或脫氫化處理一次或多次。
接著，接觸氧化物半導體層140地形成源極電極或汲極電極142a和源極電極或汲極電極142b(參照圖4F)。藉由在覆蓋氧化物半導體層140地形成導電層之後對該導電層選擇性地進行蝕刻，可以形成源極電極或汲極電極142a和源極電極或汲極電極142b。
導電層可以使用以濺射法為典型的PVD法或電漿CVD法等的CVD法而形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹和釷的任何一種或多種材料。另外，也可以使用組合鋁與選自鈦 、鉭、鎢、鉬、鉻、釹和鈧的一種元素或多種元素而成的材料。
另外，導電層也可以使用導電金屬氧化物而形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時縮寫為ITO)，氧化銦氧化鋅合金(In2O3-ZnO)或者含有矽或氧化矽的上述金屬氧化物材料。
導電層既可為單層結構，又可為兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊有鈦膜的兩層結構以及層疊有鈦膜、鋁膜和鈦膜的三層結構等。
這裏，在進行曝光以形成用於蝕刻的掩罩時，較佳使用紫外線、KrF雷射或ArF雷射。
根據源極電極或汲極電極142a的下端部和源極電極或汲極電極142b的下端部的間隔，決定電晶體的通道長度(L)。另外，當在通道長度(L)短於25nm的條件下進行曝光時，使用波長極短，即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行用來形成掩罩的曝光。利用超紫外線的曝光的解析度高，並且聚焦深度也大。因此，也可以將之後形成的電晶體的通道長度(L)設定為10nm至1000nm，而可以實現電路的工作速度的高速化。再者，因為截止態電流值極小，所以可以抑制耗電量的增大。
另外，在對導電層進行蝕刻時，適當地調節其材料和蝕刻條件，以避免氧化物半導體層140得到去除。另外，根據材料和蝕刻條件，有時在該步驟中氧化物半導體層140的一部分被蝕刻而成為具有槽部(凹部)的氧化物半導體層。
另外，也可以在氧化物半導體層140和源極電極或汲極電極142a之間或者在氧化物半導體層140和源極電極或汲極電極142b之間形成氧化物導電層。可以連續形成(連續沉積)氧化物導電層和用來形成源極電極或汲極電極142a和源極電極或汲極電極142b的金屬層。氧化物導電層可以用作源極區或汲極區。藉由設置該氧化物導電層，可以實現源極區或汲極區的低電阻化，而可以實現電晶體的高速工作。
另外，也可以使用透光為具有多種強度的曝光掩罩，即多色調掩罩形成抗蝕劑掩罩，並使用該抗蝕劑掩罩進行蝕刻步驟，以減少上述掩罩的使用個數和步驟數。使用多色調掩罩形成的抗蝕劑掩罩成為具有多種厚度的形狀(階梯狀)，並進行灰化來可以進一步改變形狀，所以可以用於加工為不同的圖案的多個蝕刻步驟。就是說，利用一個多色調掩罩，可以形成對應於至少兩種以上的不同圖案的抗蝕劑掩罩。因此，可以削減曝光掩罩數，並且可以削減所對應的光刻步驟數，所以可以簡化步驟。
另外，在上述步驟之後，較佳進行使用N2O、N2或Ar等的氣體的電漿處理。藉由進行該電漿處理，去除附著於露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體等包含氧的氣體進行電漿處理。由此，可以將氧供給給氧化物半導體層而減少起因於氧缺乏的缺陷。
接著，不接觸大氣地形成接觸氧化物半導體層140的一部分的保護絕緣層144(參照圖4G)。
保護絕緣層144可以藉由適當地使用濺射法等的不使水或氫等的雜質混入到保護絕緣層144的方法而形成。另外，其厚度為1nm以上。作為可以用於保護絕緣層144的材料，有氧化矽、氮化矽、氧氮化矽或氮氧化矽等。此外，其結構可以為單層結構或者疊層結構。較佳將形成保護絕緣層144時的基板溫度設定為室溫至300℃或以下，較佳採用稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。
在保護絕緣層144包含氫的情況下，由於氫侵入到氧化物半導體層或者由氫從氧化物半導體層中抽出氧等，有時會導致氧化物半導體層的背通道一側的低電阻化而形成寄生通道。因此，重要的是在保護絕緣層144的形成方法中不使用氫，以儘量使保護絕緣層144不包含氫。
另外，較佳在去除處理室內的殘留水分的同時形成保護絕緣層144。這是為了不使氧化物半導體層140和保護絕緣層144包含氫、羥基或水。
較佳使用吸附型真空泵，以去除處理室內的殘留水分。例如，較佳使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，氫原子、水(H2O)等包含氫原子的化合物等得到去除，因此可以降低在該沉積室中形成的保護絕緣層144所包含的雜質的濃度。
作為形成保護絕緣層144時的濺射氣體，較佳使用將氫、水、羥基或氫化物等雜質的濃度降低到幾ppm左右(較佳為幾ppb左右)的高純度氣體。
接著，較佳在惰性氣體氣圍中或在氧氣體氣圍中進行第二熱處理(較佳為200℃至400℃，例如250℃至350℃)。例如，在氮氣圍下並在250℃的溫度下進行一個小時的第二熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻。另外，藉由進行第二熱處理，可以將氧供給給氧化物半導體層。
另外，也可以在大氣中並在100℃至200℃的溫度下進行熱處理1小時至30小時。該熱處理既可在保持一定的加熱溫度的狀態下進行加熱，又可反復多次進行從室溫到100℃至200℃的加熱溫度的升溫和從加熱溫度到室溫的降溫。另外，也可以在形成保護絕緣層之前在減壓狀態下進行該熱處理。藉由在減壓狀態下進行熱處理，可以縮短加熱時間。另外，既可進行該熱處理代替上述第二熱處理，又可在進行第二熱處理前後等進行該熱處理。
首先，在保護絕緣層144上形成層間絕緣層146(參照圖5A)。層間絕緣層146可以使用PVD法或CVD法等而形成。另外，可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成層間絕緣層146。在形成層間絕緣層146之後，較佳藉由對其表面進行CMP或蝕刻處理等而使其平坦化。
接著，在層間絕緣層146、保護絕緣層144以及閘極絕緣層138中形成到達電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b的開口，並將導電層148形成為嵌入該開口中(參照圖5B)。上述開口可以使用掩罩藉由蝕刻等的方法而形成。上述掩罩藉由使用光掩罩的曝光等的方法而形成。作為蝕刻，使用濕蝕刻和乾蝕刻中的任何一種，但是從微細加工的觀點來看，較佳使用乾蝕刻。導電層148可以使用PVD法或CVD法等的沉積法而形成。作為可以用來形成導電層148的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
明確地說，可以使用如下方法：例如，在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法形成的鈦膜具有使其與下部電極(這裏，電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b等)的介面的氧化膜還原而降低其與下部電極的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
在形成導電層148之後，藉由使用蝕刻處理或CMP等的方法去除導電層148的一部分，暴露層間絕緣層146，以形成電極150a、電極150b、電極150c、電極150d以及電極150e(參照圖5C)。另外，在去除上述導電層148的一部分以形成電極150a、電極150b、電極150c、電極150d以及電極150e時，較佳將其表面加工為平坦。如此，藉由將層間絕緣層146、電極150a、電極150b、電極150c、電極150d以及電極150e的表面加工為平坦，可以在之後的步驟中形成優良的電極、佈線、絕緣層以及半導體層等。
再者，形成絕緣層152，在絕緣層152中形成到達電極150a、電極150b、電極150c、電極150d以及電極150e的開口，並且將導電層形成為嵌入該開口，然後，使用蝕刻或CMP等的方法去除導電層的一部分來暴露絕緣層152，以形成電極154a、電極154b、電極154c以及電極154d(參照圖5D)。該步驟與形成電極150a等的情況相同，而省略其詳細說明。
在使用上述方法製造電晶體162的情況下，氧化物半導體層140的氫濃度為5×1019atoms/cm3或以下，另外，電晶體162的截止態電流為檢測限度的1×10-13A或以下。再者，電晶體162的截止態電流(這裏，每單位通道寬度(1μm)的數值)為100zA/μm或以下。像這樣，藉由使用氫濃度充分得到降低並被高純度化，且起因於氧缺乏的缺陷得到降低的氧化物半導體層140，可以得到優良特性的電晶體162。另外，可以製造在下部具有使用氧化物半導體以外的材料的電晶體160並在上部具有使用氧化物半導體的電晶體162且具有優良特性的半導體裝置。
另外，雖然對氧化物半導體的物性已在進行各種各樣的研究，但是這些研究不包括充分降低能隙中的定域能階本身的技術思想。在所揭露的發明的一個例中，藉由從氧化物半導體中去除成為定域能階的原因的水或氫，製造被高純度化的氧化物半導體。這是基於充分降低能隙中的定域能階本身的技術思想。由此，可以製造極為優良的工業產品。
另外，在去除氫或水等的同時，氧有時會被去除。由此，較佳地是，藉由將氧供給給由氧缺乏而產生的金屬的懸空鍵以減少由氧缺陷而起的定域能階，使氧化物半導體更高純度化(i型化)。例如，藉由緊密接觸通道形成區域地形成氧過剩的氧化膜，並且在200℃至400℃，典型為250℃左右的溫度條件下進行熱處理，可以將氧從該氧化膜供給給氧化物半導體中而減少由氧缺陷而起的定域能階。另外，也可以在進行第二熱處理的期間將氣體轉換為惰性氣體或包含氧的氣體。也可以在進行第二熱處理之後繼續經過氧氣圍中或者氫或水充分得到去除的氣圍中的降溫過程而將氧供給給氧化物半導體中。
使氧化物半導體的特性惡化的原因被認為是由氫過剩導致的傳導帶下0.1eV至0.2eV的較淺能階和由氧不足導致的較深能階等。儘量去除氫並且充分供給氧以消除上述缺陷的技術思想是對的。
在所揭露的發明中，因為實現氧化物半導體的高純度化，所以氧化物半導體中的載子密度充分小。
再者，藉由使用常溫下的費米-狄拉克分佈，能隙為3.05至3.15eV的氧化物半導體的本徵載子密度為1×10-7/cm3，這比本徵載子密度為1.45×1010/cm3的矽小得多。
因此，少數載子的電洞也極少，IGFET(Insulated Gate Field Effect Transistor：絕緣柵場效應管)的截止狀態下的漏電流可以被期待在常溫下為100aA/μm或以下，較佳為10aA/μm或以下，更佳為1aA/μm或以下。另外，這裏，“1aA/μm”表示按電晶體的每單位通道寬度1μm流過1aA(1×10-18A)的電流。
當然，作為能隙為3eV以上的寬頻隙半導體，已知4H-SiC(3.26eV)和GaN(3.42eV)等，而被期待得到同樣的電晶體特性。但是，因為這些半導體材料經過1500℃以上的步驟溫度，所以在實際上不能實現薄膜化。另外，即使想要在矽積體電路上進行三維的疊層化，也因步驟溫度過高而不能實現。另一者面，因為氧化物半導體可以藉由室溫至400℃的加熱濺射而形成薄膜，並且可以在450℃至700℃實現脫水化或脫氫化(去除氫或水)及氧添加(供給氧)，所以可以在矽積體電路上形成三維的疊層結構。
另外，一般來說，氧化物半導體為n型，但是在所揭露的發明的一個實施例中，藉由去除雜質如水或氫等並供給氧化物半導體的構成元素的氧，實現i型化。在這一點上，不是如矽等那樣添加雜質而實現i型化，因此可以說其包括從來沒有的技術思想。
<使用氧化物半導體的電晶體的導電機理>
這裏，參照圖6至圖9說明使用氧化物半導體的電晶體的導電機理。注意，在以下說明中，為便於說明而假設理想情況，不一定是其全部反映實際的情況。另外，以下說明只是一個考察而已，而不影響發明的有效性。
圖6是使用氧化物半導體的電晶體(薄膜電晶體)的剖面圖。在閘極電極(GE1)上隔著閘極絕緣層(GI)設置有氧化物半導體層(OS)，在其上設置有源極電極(S)和汲極電極(D)，並且覆蓋源極電極(S)和汲極電極(D)地設置有絕緣層。
圖7示出沿圖6的A-A ' 剖面的能帶圖(示意圖)。另外，在圖7中，黑色圓點(●)表示電子，而白色圓點(○)表示電洞，它們分別具有電荷(-q，+q)。圖7示出如下情況：在將正電壓(VD>0)施加到汲極電極的情況下，虛線表示不將電壓施加到閘極電極的情況(VG=0)，而實線表示將正的電壓(VG>0)施加到閘極電極的情況。在不將電壓施加到閘極電極的情況下，因為勢壘高，所以載子(電子)不從電極注入到氧化物半導體一側，而呈現沒有電流的截止狀態。另一方面，在將正的電壓施加到閘極的情況下，勢壘得到降低，而呈現產生電流的導通狀態。
圖8A和8B示出沿圖6的B-B ' 的剖面的能帶圖(示意圖)。圖8A示出將正的電壓(VG>0)施加到閘極電極(GE1)的狀態，並示出在源極電極和汲極電極之間流過載子(電子)的導通狀態。另外，圖8B示出將負的電壓(VG<0)施加到閘極電極(GE1)的狀態，並示出截止狀態(不流過少數載子的狀態)。
圖9示出真空能階、金屬的功函數(ΦM)和氧化物半導體的電子親和勢(χ)的關係。
在常溫下，金屬中的電子退化，其費米能階位於傳導帶內。另一方面，現有的氧化物半導體為n型，其費米能階(EF)離位於帶隙中央的本徵費米能階(Ei)遠，而位於接近傳導帶的一側。另外，氧化物半導體中的氫的一部分成為施主，這被認為是n型化的原因之一。
與此相反，根據所揭露的發明的一個實施例的氧化物半導體是：藉由從氧化物半導體去除成為n型化的原因的氫，並進行高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，而實現本徵(i型)或者想要實現本徵。就是說，其特徵在於：藉由儘量去除氫或水等的雜質，得到高純度化的本徵(i型)氧化物半導體或接近本徵的氧化物半導體，而不是添加雜質元素而實現i型化。由此，可以將費米能階(EF)設定為與本徵費米能階(Ei)大致相同。
氧化物半導體的帶隙(Eg)被認為是3.15eV，電子親和勢(χ)被認為是4.3V。構成源極電極及汲極電極的鈦(Ti)的功函數與氧化物半導體的電子親和勢(χ)大致相同。在此情況下，在金屬-氧化物半導體介面未形成對電子的肖特基勢壘。
就是說，在金屬的功函數(ΦM)和氧化物半導體的電 子親和勢(χ)相同的情況下，在兩者接觸時顯示如圖7所示的能帶圖(示意圖)。
在圖7中，黑色圓點(●)表示電子。在將正的電位施加到汲極時，電子超過勢壘而注入到氧化物半導體，然後向汲極流動。勢壘的高度隨閘極電壓和汲極電壓而變化，但是在施加正的汲極電壓時，勢壘的高度低於未施加電壓時的圖7的勢壘的高度，即帶隙(Eg)的1/2。
此時，如圖8A所示，電子在閘極絕緣層和被高純度化的氧化物半導體的介面附近(氧化物半導體的能量穩定的最低部)遷移。另外，如圖8B所示，在將負的電位施加到閘極電極(GE1)時，因為實際上沒有少數載子的電洞，所以電流成為極為接近0的數值。
如上所述，藉由進行高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，得到本徵(i型)或實際上本徵的氧化物半導體，由此其與閘極絕緣層的介面特性明顯化。因此，作為閘極絕緣層，要求可以與氧化物半導體形成優良介面的閘極絕緣層。明確地說，例如，較佳使用藉由使用利用VHF頻帶至微波頻帶的電源頻率而產生的高密度電漿的CVD法而製造的絕緣層或藉由濺射法而製造的絕緣層等。
藉由在對氧化物半導體進行高純度化的同時改善氧化物半導體和閘極絕緣層的介面，例如，在電晶體的通道寬度(W)為1×104μm且通道長度(L)為3μm的情況下可以實現10-13A或以下的截止態電流和0.1V/dec.的亞臨界值擺幅 值(S值)(閘極絕緣層的厚度：100nm)。
像這樣，藉由進行高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，可以實現電晶體的優良工作。
<載子濃度>
根據所揭露的發明的技術思想是：充分減小氧化物半導體層中的載子濃度，而儘量使其接近本徵(i型)。或以下，參照圖10及圖11說明求得載子濃度的方法和在實際上測量的載子濃度。
首先，簡單說明求得載子濃度的方法。藉由製造MOS電容器而評價MOS電容器的C-V測量的結果(C-V特性)，可以求得載子濃度。
更明確地說，得到繪製MOS電容器的閘極電壓Vg與電容C的關係而成的C-V特性，從該C-V特性得到顯示閘極電壓Vg與(1/C)2的關係的圖，在該圖中求得弱反型區的(1/C)2的微分值，並且將該微分值代入公式1，以求得載子濃度Nd的大小。注意，在公式1中，e表示元電荷，ε0表示真空的介電常數，並且ε表示氧化物半導體的介電常數。
接著，說明使用上述方法在實際上測量的載子濃度。 在進行測量時使用如下樣品(MOS電容器)：在玻璃基板上形成有300nm厚的鈦膜，在鈦膜上形成有100nm厚的氮化鈦膜，在氮化鈦膜上形成有2μm厚的使用了In-Ga-Zn-O類氧化物半導體的氧化物半導體層，並且在氧化物半導體層上形成有300nm厚的銀膜。另外，藉由使用包含In、Ga和Zn的氧化物半導體膜沉積用靶材(In2O3：Ga2O3：ZnO=1：1：1[摩爾比])的濺射法，形成氧化物半導體層。另外，氧化物半導體層的形成氣圍為氬和氧的混合氣圍(流量比為Ar：O2=30(sccm)：15(sccm))。
圖10和圖11分別示出C-V特性和Vg與(1/C)2的關係。使用公式1從圖11的弱反型區的(1/C)2的微分值得到的載子濃度為6.0×1010/cm3。
像這樣，藉由使用i型化或者在實際上i型化的氧化物半導體(例如，載子濃度低於1×1012/cm3，較佳為1×1011/cm3或以下)，可以得到截止態電流特性極為優良的電晶體。
<變形例>
圖12至圖15A和15B示出半導體裝置的結構的變形例子。另外，以下，作為變形例，說明其結構與上述不同的電晶體162。就是說，電晶體160的結構與上述同樣。
圖12示出具有如下電晶體162的半導體裝置的例子，該電晶體162具有氧化物半導體層140下的閘極電極136d，並且源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140。另外，平面的結構可以根據剖面而適當地改變，因此，這裏只示出剖面。
圖12所示的結構和圖2A和2B所示的結構的最大的不同之處在於：有源極電極或汲極電極142a和源極電極或汲極電極142b與氧化物半導體層140的連接位置。就是說，在圖2A和2B所示的結構中，源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的上一側表面接觸氧化物半導體層140，在圖12所示的結構中，源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140。起因於上述接觸的不同，其他電極和絕緣層等的配置與圖2A和2B不同。各構成要素的詳細與圖2A和2B同樣。
明確地說，半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的源極電極或汲極電極142a和源極電極或汲極電極142b；以及接觸源極電極或汲極電極142a和源極電極或汲極電極142b的上一側表面的氧化物半導體層140。
這裏，閘極電極136d設置為埋入形成在層間絕緣層128上的絕緣層132。另外，與閘極電極136d同樣，分別形成接觸於源極電極或汲極電極130a的電極136a、接觸於源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，並在保護絕緣層144上設置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中形成有到達源極電極或汲極電極142a和源極電極或汲極電極142b的開口，並且電極150d及電極150e形成為藉由該開口接觸於源極電極或汲極電極142a和源極電極或汲極電極142b。另外，與電極150d及電極150e同樣，電極150a、電極150b以及電極150c形成為藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口接觸於電極136a、電極136b以及電極136c。
另外，在層間絕緣層146上設置有絕緣層152，並將電極154a、電極154b、電極154c以及電極154d設置為埋入該絕緣層152。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
圖13A和13B示出在氧化物半導體層140上具有閘極電極136d的例子。這裏，圖13A示出源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140的例子，而圖13B示出源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的上一側表面接觸氧化物半導體層140的例子。
圖2A和2B及圖12所示的結構和圖13A和13B所示的結構的最大不同之處在於：在氧化物半導體層140上具有閘極電極136d。另外，圖13A所示的結構和圖13B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140還是在氧化物半導體層140的上一側表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各構成要素的詳細與圖2A和2B等同樣。
明確地說，圖13A所示的半導體裝置包括：設置在層間絕緣層128上的源極電極或汲極電極142a和源極電極或汲極電極142b；接觸源極電極或汲極電極142a和源極電極或汲極電極142b的上一側表面的氧化物半導體層140；設置在氧化物半導體層140上的閘極絕緣層138；以及閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，圖13B所示的半導體裝置包括：設置在層間絕緣層128上的氧化物半導體層140；設置為接觸氧化物半導體層140的上一側表面的源極電極或汲極電極142a和源極電極或汲極電極142b；設置在氧化物半導體層140、源極電極或汲極電極142a和源極電極或汲極電極142b上的閘極絕緣層138；以及閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，與圖2A和2B所示的結構等相比，在圖13A和13B所示的結構中有時可以省略構成要素(例如，電極150a和電極154a等)。在此情況下，可以得到製程的簡化的間接效果。當然，在圖2A和2B等所示的結構中也可以省略不一定需要的構成要素。
圖14A和14B示出在元件的尺寸比較大的情況下在氧化物半導體層140下具有閘極電極136d的例子。在此情況下，因為對表面的平坦性或覆蓋度的要求不太高，所以不需要將佈線或電極等形成為埋入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣製造電晶體160。
另外，圖14A所示的結構和圖14B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140還是在氧化物半導體層140的上一側表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各構成要素的詳細與圖2A和2B等同樣。
明確地說，圖14A所示的半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的源極電極或汲極電極142a和源極電極或汲極電極142b；以及接觸源極電極或汲極電極142a和源極電極或汲極電極142b的上一側表面的氧化物半導體層140。
另外，圖14B所示的半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的重疊於閘極電極136d的區域中的氧化物半導體層140；以及設置為接觸氧化物半導體層140的上一側表面的源極電極或汲極電極142a和源極電極或汲極電極142b。
另外，與圖2A和2B所示的結構等相比，在圖14A和14B所示的結構中有時可以省略構成要素。在此情況下，也可以得到製程的簡化的效果。
圖15A和15B示出在元件的尺寸比較大的情況下在氧化物半導體層140上具有閘極電極136d的例子。在此情況下，因為對表面的平坦性或覆蓋度的要求不太高，所以不需要將佈線或電極等形成為埋入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣製造電晶體160。
圖15A所示的結構和圖15B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140還是在氧化物半導體層140的上一側表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各構成要素的詳細與圖2A和2B等同樣。
明確地說，圖15A所示的半導體裝置包括：設置在層間絕緣層128上的源極電極或汲極電極142a和源極電極或汲極電極142b；接觸源極電極或汲極電極142a和源極電極或汲極電極142b的上一側表面的氧化物半導體層140；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，圖15B所示的半導體裝置包括：設置在層間絕緣層128上的氧化物半導體層140；設置為接觸氧化物半導體層140的上一側表面的源極電極或汲極電極142a和源極電極或汲極電極142b；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，與圖2A和2B所示的結構等相比，在圖15A和15B所示的結構中有時可以省略構成要素。在此情況下，也可以得到製程的簡化的效果。
如上所述，根據所揭露的發明的一個實施例，實現具有新的結構的半導體裝置。在本實施例中，雖然說明了層疊形成電晶體160和電晶體162的例子，但是半導體裝置的結構不侷限於此。另外，在本實施例中，雖然說明了電晶體160和電晶體162的通道長度方向相互垂直的例子，但是電晶體160和電晶體162的位置關係不侷限於此。再者，也可以將電晶體160和電晶體162設置為彼此重疊。
另外，在本實施例中，為了便於理解而說明了最小儲存單位(1位元)的半導體裝置，但是半導體裝置的結構不侷限於此。也可以藉由適當地連接多個半導體裝置而構成更高級的半導體裝置。例如，可以使用多個上述半導體裝置構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖1，而可以適當地改變佈線的結構。
根據本實施例的半導體裝置因電晶體162的低截止態電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的更新工作，而可以抑制耗電量。另外，可以將其實際上用作非揮發性儲存裝置。
另外，因為根據電晶體162的開關工作而進行資訊寫入等，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或抹除，而也可以容易實現高速工作。另外，藉由控制輸入到電晶體的電位，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的抹除工作，而可以抑制起因於抹除工作的工作速度的降低。
另外，與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體可以進行更高速度的工作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
本實施例所示的結構或方法等可以與其他實施例所示的結構或方法等適當地組合而使用。
實施例2
在本實施例中，說明根據本發明的一個實施例的半導體裝置的電路結構及工作方法。
<儲存單元的結構>
圖16示出半導體裝置所具有的儲存單元電路圖的一個例子。圖16所示的儲存單元200包括第一信號線S1、字線WL、電晶體201(第一電晶體)、電晶體202(第二電晶體)以及電容器203。電晶體201使用氧化物半導體以外的材料而形成，電晶體202使用氧化物半導體而形成。這裏，電晶體201較佳具有與實施例1所示的電晶體160同樣的結構。另外，電晶體202較佳具有與實施例1所示的電晶體162同樣的結構。另外，儲存單元200電連接於源極線SL及位元線BL，也可以隔著電晶體(包括構成其他儲存單元的電晶體)電連接於源極線SL及位元線BL。
這裏，電晶體201的閘極電極、電晶體202的源極電極和汲極電極中的一者以及電容器203的電極中的一者電連接。另外，源極線SL與電晶體201的源極電極電連接，位元線BL與電晶體201的汲極電極電連接，第一信號線S1與電晶體202的閘極電極電連接，字線WL、電晶體202的源極電極和汲極電極中的另一者以及電容器203的電極中的另一者電連接。另外，源極線SL和電晶體201的源極電極也可以隔著電晶體(包括構成其他儲存單元的電晶體)連接。另外，位元線BL和電晶體201的汲極電極也可以隔著電晶體(包括構成其他儲存單元的電晶體)連接。
<半導體裝置的結構>
圖17示出具有m×n位元的儲存容量的半導體裝置的方塊電路圖。這裏，作為一個例子，示出串聯連接有儲存單元200的NAND型半導體裝置。
根據本發明的一個實施例的半導體裝置包括：m個字線WL；n個位元線BL以及第一信號線S1；兩個選擇線SEL(1)及SEL(2)；將多個儲存單元200(1、1)至200(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的儲存單元陣行210；沿選擇線SEL(1)配置在位元線BL(1)至BL(n)與儲存單元200(1、1)至200(1、n)之間的電晶體215(1、1)至215(1、n)；沿選擇線SEL(2)配置在源極線SL(1)至SL(n)與儲存單元200(m、1)至200(m、n)之間的電晶體215(2、1)至215(2、n)；以及週邊電路如位元線及第一信號線的驅動電路211、字線的驅動電路213以及讀出電路212。作為其他週邊電路，也可以設置有更新電路等。
儲存單元200(i、j)(這裏，i為1至m的整數，j為1至n的整數)分別連接於第一信號線S1(j)及字線WL(i)。另外，儲存單元200(i1、j)(i1為2至m的整數)所具有的電晶體201的汲極電極連接於儲存單元200(i1-1、j)所具有的電晶體201的源極電極。儲存單元200(1、j)所具有的電晶體201的汲極電極連接於電晶體215(1、j)的源極電極，並且儲存單元200(m、j)所具有的電晶體201的源極電極連接於電晶體215(2、j)的汲極電極。電晶體215(1、j)的汲極電極連接於位元線BL(j)，而電晶體215(2、j)的源極電極連接於源極線SL(j)。另外，電晶體215(1、j)閘極電極連接於選擇線SEL(1)，電晶體215(2、j)閘極電極連接於選擇線SEL(2)。
另外，位元線BL(1)至BL(n)及第一信號線S1(1)至S1(n)連接於位元線及第一信號線的驅動電路211，而字線WL(1)至WL(m)和選擇線SEL(1)及SEL(2)連接於字線的驅動電路213。另外，位元線BL(1)至BL(n)也連接於讀出電路212。將電位Vs施加到源極線SL(1)至SL(n)。另外，源極線SL(1)至SL(n)不一定必須要分開而設置，也可以互相電連接。
<半導體裝置的工作>
接著，說明圖17所示的半導體裝置的工作。在本結構中，按每個行寫入資料，並且按每個列讀出資料。
在向第j行的儲存單元200(1，j)至200(m，j)寫入資料時，將第一信號線S1(j)的電位設定為V1(任意電位，例如2V)，而使物件的儲存單元的電晶體202處於導通狀態。另一方面，將第j行以外的第一信號線S1的電位設定為V0(任意電位，例如0V)，而使物件以外的儲存單元的電晶體202處於截止狀態。至於其他佈線，將位元線BL(1)至BL(n)的電位設定為V0，將選擇線SEL(1)及SEL(2)的電位設定為V0，並且將源極線SL(1)至SL(n)的電位Vs設定為V0。這裏，電位V1是指藉由將其施加到閘極電極而使電晶體201、電晶體202以及電晶體215處於導通狀態的電位，電位V0是指藉由將其施加到閘極電極而使電晶體201、電晶體202以及電晶體215處於截止狀態的電位。
在這個狀態下，藉由將字線WL的電位VWL設定為預定的電位，寫入資料。例如，在寫入資料“1”時，將連接於物件的儲存單元的字線WL的電位設定為Vw_1，而在寫入資料“0”時，將連接於物件的儲存單元的字線WL的電位設定為Vw_0。另外，在資料寫入完時，在字線WL的電位變化之前，將第一信號線S1(j)的電位設定為V0，而使物件的儲存單元的電晶體202處於截止狀態。
這裏，將對應於寫入時的字線WL的電位VWL的電荷QA儲存到連接於電晶體201的閘極電極的節點(以下稱為節點A)，由此儲存資料。這裏，因為電晶體202的截止態電流極小或者在實際上為0，所以在長時間內保持所寫入的資料。在其他行的儲存單元中，儲存到節點A的電荷QA不變。
另外，雖然在寫入時將位元線BL(1)至BL(n)的電位設定為V0，但是也可以在電晶體215(1，1)至215(1，n)處於截止狀態的範圍內使位元線BL(1)至BL(n)的電位處於浮動狀態或者充電到任意電位。
另外，在進行寫入時，在半導體裝置沒有基板電位的情況下如在將電晶體形成在SOI基板上的情況等下，例如，以如下所述的方法將資料寫入到儲存單元。首先，將選擇線SEL(1)的電位設定為V0，並且將選擇線SEL(2)的電位設定為V1，而使電晶體215(1，j)處於截止狀態 ，並且使電晶體215(2，j)處於導通狀態。另外，將第一信號線S1(j)的電位設定為V1，而使第j行的儲存單元200(1，j)至200(m，j)的電晶體202處於導通狀態。另外，將字線WL(1)至WL(m)的電位設定為V1，而使第j行的儲存單元200(1，j)至200(m，j)的電晶體201處於導通狀態。接著，從第一行的儲存單元200(1，j)依次將字線WL的電位VWL設定為預定的電位，可以進行上述資料的寫入。在直到第m列的儲存單元200(m，j)為止資料寫入完時，將選擇線SEL(2)的電位設定為V0，而使電晶體215(2，j)處於截止狀態。由此，可以在將第j行的儲存單元的電晶體201的源極電極的電位設定為大約V0的同時寫入資料。另外，至於其他佈線，只要與上述資料的寫入同樣進行，即可。另外，雖然說明了按從第一列到第m列的順序寫入資料的方法，但是本發明不侷限於此，也可以將位元線BL(1)至BL(n)的電位設定為V0，並且將選擇線SEL(1)的電位設定為V1而使電晶體215(1，j)處於導通狀態，以按從第m列到第一列的順序寫入資料。
另一方面，在半導體裝置具有基板電位的情況下如在將電晶體形成在單晶半導體基板上的情況等下，只要將基板電位設定為0V並進行上述資料的寫入，即可。
藉由將字線WL的電位VWL設定為預定的電位，可以從第i列的儲存單元200(i，1)至200(i，n)讀出數據。在從第i列的儲存單元200(i，1)至200(i，n)讀出資料時，將選擇線SEL(1)及SEL(2)的電位設定為V1，將第一信號線S1(1)至S1(n)的電位設定為V0，將源極線SL(1)至SL(n)的電位Vs設定為V0，並且使連接於位元線BL(1)至BL(n)的讀出電路212處於工作狀態。由此，使電晶體215(1，1)至215(2，n)處於導通狀態，並且使所有儲存單元的電晶體202處於截止狀態。
然後，將字線WL(i)的電位設定為Vr_1，並將第i列以外的字線WL的電位設定為Vr_0。此時，第i列以外的儲存單元的電晶體201處於導通狀態。結果，根據第i列的儲存單元的電晶體201是處於導通狀態還是處於截止狀態而決定儲存單元列的電阻狀態。在第i列的儲存單元中的具有資料“0”的儲存單元中，電晶體201處於截止狀態，儲存單元行處於高電阻狀態。另一方面，在第i列的儲存單元中的具有資料“1”的儲存單元中，電晶體201處於導通狀態，儲存單元行處於低電阻狀態。結果，讀出電路212可以根據儲存單元行的電阻狀態的不同而讀出資料“0”或“1”。
或以下，說明寫入時的字線WL的電位Vw_0及Vw_1、讀出時的字線WL的電位Vr_0及Vr_1的決定方法。
決定電晶體201的狀態的節點A的電位VA取決於電晶體201的閘極-源極(汲極)間的電容C1和電容器203的電容C2。VA以寫入時的字線WL的電位VWL(寫)以及讀出時的字線WL的電位VWL(讀)而表示為如下。
VA=(C1‧VWL(寫)+C2‧VWL(讀))/(C1+C2)
在讀出處於選擇狀態的儲存單元200中，VWL(讀)=Vr_1，而在讀出處於未選擇狀態的儲存單元200中，VWL(讀)=Vr_0。另外，在寫入資料“1”時VWL(寫)=Vw_1，而在寫入資料“0”時VWL(寫)=Vw_0。就是說，各狀態下的節點A的電位可以表示為如下：
讀出處於選擇狀態、資料“1”
VA(C1‧Vw_1+C2‧Vr_1)/(C1+C2)
讀出處於選擇狀態、資料“0”
VA(C1‧Vw_0+C2‧Vr_1)/(C1+C2)
讀出處於未選擇狀態、資料“1”
VA(C1‧Vw_1+C2‧Vr_0)/(C1+C2)
讀出處於未選擇狀態、資料“0”
VA(C1‧Vw_0+C2‧Vr_0)/(C1+C2)
在讀出處於選擇狀態且寫入有資料“1”時，電晶體201較佳處於導通狀態，節點A的電位VA較佳超過電晶體201的臨界值電壓Vth。就是說，較佳滿足如下公式：
(C1‧Vw_1+C2‧Vr_1)/(C1+C2)>Vth
在讀出處於選擇狀態且寫入有資料“0”時，電晶體201較佳處於截止狀態，節點A的電位VA較佳低於電晶體201的臨界值電壓Vth。就是說，較佳滿足如下公式：
(C1‧Vw_0+C2‧Vr_1)/(C1+C2)<Vth
在讀出處於未選擇狀態時，不管是寫入有資料“1”還是寫入有資料“0”，電晶體201都需要處於導通狀態，因此節點A的電位VA的條件為：節點A的電位VA超過電晶體201的臨界值電壓Vth。就是說，較佳滿足如下公式：(C1．Vw_1+C2．Vr_0)/(C1+C2)>Vth
(C1．Vw_0+C2．Vr_0)/(C1+C2)>Vth
藉由以滿足上述關係的方式決定Vw_0、Vw_1、Vr_0、Vr_1等，可以使半導體裝置工作。例如，在電晶體201的臨界值電壓Vth=0.3(V)且C1/C2=1的情況下，可以為：V0=0(V)，V1=2(V)，Vw_0=0(V),Vw_1=2(V),Vr_0=2(V),Vr_1=0(V)。另外，這些電位只是一個例子，而可以在滿足上述條件的範圍內適當地改變。
這裏，在C1/C2<<1的條件下，因為節點A和字線WL緊密結合，所以不管電晶體202是處於導通狀態還是處於截止狀態，字線WL的電位與節點A的電位大致相同。因此，即使在電晶體202處於導通的狀態下寫入資料，也因節點A能夠儲存的電荷極少而使資料“0”和“1”的差異變小。
明確地說，在將所選擇的字線WL的電位設定為Vr_1以進行上述讀出的情況下，不管是寫入有資料“0”還是寫入有資料“1”，儲存單元的節點A的電位下降，而使電晶體201處於截止狀態。結果，難以讀出資料。
另一方面，在C1/C2>>1的條件下，因為節點A和字線WL的結合較弱，所以即使改變字線WL的電位，節點A的電位也幾乎不變。因此，能夠控制電晶體201的導通狀態和截止狀態的節點A的電位非常有限，而難以控制電晶體201的導通狀態和截止狀態。
明確地說，在將所未選擇的字線WL的電位設定為 Vr_0以進行上述讀出的情況下，儲存單元的節點A的電位幾乎不上升，而使資料“0”的電晶體201處於截止狀態。結果。難以讀出資料。
像這樣，因為有時隨C1和C2的大小而難以進行工作，所以必須要注意到C1和C2的決定。另外，在Vw_0=0(V),Vw_1=Vdd,Vr_0=0(V),Vr_1=Vdd的情況下，只要C1/C2在Vth/(Vdd-Vth)至(Vdd-Vth)/Vth的範圍內，就可以充分進行工作。
另外，因為資料“1”和資料“0”只是為了方便起見被區別的，所以也可以彼此交換。另外，也可以使用接地電位GND等作為V0，使用電源電位Vdd等作為V1。
因為使用氧化物半導體的電晶體的截止態電流極小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退化的問題。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，而可以容易實現高速工作。另外，還有不需要快閃記憶體等所需要的用來抹除資訊的工作的優點。
另外，與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體可以進行更高速度的工作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
本實施例所示的結構或方法等可以與其他實施例所示的結構或方法等適當地組合而使用。
實施例3
以下，參照圖18說明根據本發明的一個實施例的半導體裝置所具有的讀出電路212的一個例子。
圖18所示的讀出電路212具有電晶體204和讀出放大器205。將偏置電壓Vbias施加到電晶體204的閘極電極，而流動預定的電流。將參考電位Vref輸入到讀出放大器205的兩個輸入端子中的一者。
在讀出資料時，電連接讀出放大器205的兩個輸入端子中的另一者和連接有被讀出資料的儲存單元的位元線BL。
儲存單元根據所儲存的資料“1”或“0”而具有不同的電阻。明確地說，在所選擇的儲存單元的電晶體201處於導通狀態時，儲存單元處於低電阻狀態，而在所選擇的儲存單元的電晶體201處於截止狀態時，儲存單元處於高電阻狀態。
在儲存單元處於高電阻狀態時，讀出放大器205的兩個輸入端子中的另一者的電位高於參考電位Vref，而從讀出放大器205的輸出端子輸出資料“1”。另一方面，在儲存單元處於低電阻狀態時，讀出放大器205的兩個輸入端子中的另一者的電位低於參考電位Vref，而從讀出放大器205的輸出端子輸出資料“0”。
如上所述，藉由使用讀出電路212，可以讀出儲存在儲存單元中的資料。另外，讀出電路212只是一個例子，也可以使用具有其他結構的讀出電路。例如，讀出電路212也可以具有預充電電路。
本實施例所示的結構和方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
實施例4
在本實施例中，說明與上述實施例所示的儲存單元不同的儲存單元的電路結構及其工作。
<儲存單元的結構>
圖19示出根據本實施例的儲存單元的電路圖的一個例子。圖19所示的儲存單元220包括第一信號線S1、字線WL、電晶體221(第一電晶體)、電晶體222(第二電晶體)以及電容器223。電晶體221使用氧化物半導體以外的材料而形成，電晶體222使用氧化物半導體而形成。這裏，電晶體221較佳具有與實施例1所示的電晶體160同樣的結構。另外，電晶體222較佳具有與實施例1所示的電晶體162同樣的結構。另外，儲存單元220電連接於源極線SL及位元線BL，也可以隔著電晶體(包括構成其他儲存單元的電晶體)電連接於源極線SL及位元線BL。
這裏，電晶體221的閘極電極、電晶體222的源極電極和汲極電極中的一者以及電容器223的電極中的一個電連接。另外，源極線SL和電晶體221的源極電極電連接，位元線BL與電晶體221的汲極電極電連接，第一信號線S1與電晶體222的源極電極和汲極電極中的另一者電連接，並且字線WL、電晶體222的閘極電極以及電容器223的電極中的另一者電連接。另外，源極線SL和電晶體221的源極電極也可以隔著電晶體(包括構成其他儲存單元的電晶體)連接。另外，位元線BL和電晶體221的汲極電極也可以隔著電晶體(包括構成其他儲存單元的電晶體)連接。
<儲存單元的工作>
以下，具體說明儲存單元的工作。
在將資料寫入到儲存單元220時，將電晶體221的源極電極或汲極電極的電位設定為V0(任意電位，例如0V)，將字線WL的電位設定為V1(任意電位，例如2V)。此時，電晶體222處於導通狀態。
在這個狀態下，藉由將第一信號線S1的電位VS1設定為預定的電位，寫入資料。例如，在寫入資料“1”時，將第一信號線S1的電位設定為Vw_1，而在寫入資料“0”時，將第一信號線S1的電位設定為Vw_0。另外，在資料寫入完時，在第一信號線S1的電位變化之前，將字線WL的電位設定為V0，而使電晶體222處於截止狀態。
將對應於寫入時的第一信號線S1的電位的電荷QA儲存到連接於電晶體221的閘極電極的節點(以下稱為節點A)，由此儲存資料。這裏，因為電晶體222的截止態電流極 小或者在實際上為0，所以在長時間內保持所寫入的資料。
藉由將字線WL的電位VWL設定為預定的電位，從儲存單元220讀出資料。例如，在被讀出資料的儲存單元220中，將字線WL的電位設定為Vr_1，在未被讀出資料的儲存單元220中，將字線WL的電位設定為Vr_0。在任一情況下，將第一信號線S1的電位設定為V1。
以如下方式設定寫入時的第一信號線S1的電位Vw_1及Vw_0、讀出時的字線WL的電位Vr_1及Vr_0：在將字線WL的電位設定為Vr_1時，儲存有資料“1”的儲存單元的電晶體221處於導通狀態，儲存有資料“0”的儲存單元的電晶體221處於截止狀態，並且電晶體222處於截止狀態；在將字線WL的電位設定為Vr_0時，不管是儲存有資料“1”還是儲存有資料“0”，儲存單元的電晶體221都處於導通狀態，並且電晶體222處於截止狀態。
在使用儲存單元220構成NAND型非揮發性記憶體的情況下，藉由使用上述關係的電位，可以進行讀出工作。就是說，在選擇讀出的儲存單元中，可以根據所儲存的資料而使電阻狀態不同，並且在儲存單元行的其他儲存單元中，可以不管所儲存的資料如何而都使儲存單元處於低電阻狀態。結果，藉由使用檢測出位元線BL的電阻狀態的不同的讀出電路，可以讀出儲存單元的資料。
另外，因為資料“1”和資料“0”只是為了方便起見被區別的，所以也可以彼此交換。另外，也可以使用接地電位GND等作為V0，使用電源電位Vdd等作為V1。
另外，在使用本實施例所示的儲存單元220的情況下，也可以實現矩陣形狀的半導體裝置。藉由使用其結構與上述實施例同樣的電路並且根據信號線的結構適當地構成驅動電路、讀出電路或寫入電路，可以實現矩陣形狀的半導體裝置。另外，在使用儲存單元220的情況下，按每個行進行讀出和寫入。
本實施例所示的結構和方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
實施例5
在本實施例中，參照圖20A至20F說明安裝有根據上述實施例而得到的半導體裝置的電子設備的例子。根據上述實施例而得到的半導體裝置即使沒有電力供給也可以保持資訊。另外，不發生由寫入和抹除導致的退化。再者，其工作速度快。由此，可以使用該半導體裝置提供具有新的結構的電子設備。另外，根據上述實施例的半導體裝置被集成化而安裝到電路基板等上，並將其安裝在各電子設備的內部。
圖20A示出包括根據上述實施例的半導體裝置的筆記型個人電腦，其包括主體301、外殼302、顯示部303和鍵盤304等。藉由將根據本發明的一個實施例的半導體裝置應用於筆記型個人電腦，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和抹除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於筆記型個人電腦。
圖20B示出包括根據上述實施例的半導體裝置的可攜式資訊終端(PDA)，在主體311中設置有顯示部313、外部介面315和操作按鈕314等。另外，作為操作用附屬部件，有手寫筆312。藉由將根據本發明的一個電施例的半導體裝置應用於PDA，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和抹除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於PDA。
作為包括根據上述實施例的半導體裝置的電子紙的一個例子，圖20C示出電子書320。電子書320由兩個外殼，即外殼321及外殼323構成。外殼321及外殼323由軸部337形成為一體，且可以以該軸部337為軸進行開閉工作。藉由這種結構，電子書320可以像紙質圖書一樣使用。藉由將根據本發明的一個實施例的半導體裝置應用於電子紙，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和抹除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於電子紙。
外殼321安裝有顯示部325，而外殼323安裝有顯示部327。顯示部325和顯示部327可顯示連續影像或不同影像。藉由採用顯示不同影像的結構，例如可以在右側的顯示部(圖20C中的顯示部325)上顯示文章，而在左側的顯示部(圖20C中的顯示部327)上顯示圖像。
此外，在圖20C中示出外殼321具備操作部等的例子。例如，外殼321具備電源331、操作鍵333以及揚聲器335等。利用操作鍵333可以翻頁。注意，在與外殼的顯示部相同的平面上可以設置鍵盤、指示裝置等。另外，也可以採用在外殼的背面及側面具備外部連接用端子(耳機端子、USB端子或可與AC適配器及USB纜線等的各種纜線連接的端子等)、記錄媒體插入部等的結構。再者，電子書320也可以具有電子詞典的功能。
此外，電子書320也可以採用以無線的方式收發資訊的結構。還可以採用以無線的方式從電子書伺服器購買所希望的書籍資料等，然後下載的結構。
另外，電子紙可以用於顯示資訊的所有領域的電子設備。例如，除了可以將電子紙應用於電子書以外，還可以將其應用於招貼、電車等交通工具的車廂廣告、信用卡等各種卡片中的顯示等。
圖20D示出包括根據上述實施例的半導體裝置的行動電話。該行動電話由外殼340及外殼341的兩個外殼構成。外殼341具備顯示面板342、揚聲器343、麥克風344、指示裝置346、相機透鏡347、外部連接端子348等。另外，外殼340具備進行對該行動電話的充電的太陽能電池單元349和外部儲存插槽350等。此外，天線被內置在外殼341中。藉由將根據本發明的一個實施例的半導體裝置應用於行動電話，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和抹除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於行動電話。
顯示面板342具有觸摸螢幕功能，圖20D使用虛線示出被顯示出來的多個操作鍵345。另外，該行動電話安裝有用來將太陽能電池單元349所輸出的電壓升壓到各電路所需要的電壓的升壓電路。另外，除了上述結構以外，還可以安裝有非接觸IC晶片、小型記錄裝置等。
顯示面板342根據使用模式適當地改變顯示的方向。另外，由於在與顯示面板342同一個表面上具有相機透鏡347，所以可以進行可視通話。揚聲器343及麥克風344不侷限於聲音通話，還可以用於可視通話、錄音、再生等的用途。再者，外殼340和外殼341滑動而可以從如圖20D那樣的展開狀態變成重疊狀態，可以進行適於攜帶的小型化。
外部連接端子348可以連接到各種纜線，比如AC適配器或USB纜線，由此行動電話可以被充電，或者可以進行資料通信。另外，將記錄媒體插入到外部儲存插槽350中來可以對應更大容量的資料儲存及移動。另外，行動電話除了上述功能以外還可以具有紅外線通訊功能、電視接收功能等。
圖20E示出包括根據上述實施例的半導體裝置的數位相機。該數位相機包括主體361、顯示部A367、取景器363、操作開關364、顯示部B365以及電池366等。藉由將根據本發明的一個方式的半導體裝置應用於數位相機，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和抹除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個方式的半導體裝置應用於數位相機。
圖20F示出包括根據上述實施方式的半導體裝置的電視機。在電視機370的外殼371中安裝有顯示部373。利用顯示部373可以顯示映射。此外，在此示出利用支架375支撐外殼371的結構。
可以藉由利用外殼371所具備的操作開關、另行提供的遙控器380進行電視機370的操作。可利用遙控器380所具備的操作鍵379控制頻道和音量，並可控制顯示部373上顯示的圖像。此外，也可以採用在遙控器380中設置顯示從該遙控器380輸出的資訊的顯示部377的結構。藉由將根據本發明的一個實施例的半導體裝置應用於電視機，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和抹除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於電視機。
另外，電視機370較佳設置有接收器、數據機等。藉由接收器，可接收一般電視廣播。此外，當顯示裝置藉由有線或無線經由數據機連接到通信網路時，可執行單向(從發送器到接收器)或雙向(在發送器與接收器之間或者在接收器之間)的資訊通信。
本實施例所示的結構和方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
100．．．基板
102．．．保護層
104．．．半導體區域
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
112．．．絕緣層
114．．．雜質區域
116．．．通道形成區域
118．．．側壁絕緣層
120．．．高濃度雜質區域
122．．．金屬層
124．．．金屬化合物區域
126．．．層間絕緣層
128．．．層間絕緣層
130a．．．源極電極或汲極電極
130b．．．源極電極或汲極電極
130c．．．電極
132．．．絕緣層
134．．．導電層
136a．．．電極
136b．．．電極
136c．．．電極
136d．．．閘極電極
138．．．閘極絕緣層
140．．．氧化物半導體層
142a．．．源極電極或汲極電極
142b．．．源極電極或汲極電極
144．．．保護絕緣層
146．．．層間絕緣層
148．．．導電層
150a．．．電極
150b．．．電極
150c．．．電極
150d．．．電極
150e．．．電極
152．．．絕緣層
154a．．．電極
154b．．．電極
154c．．．電極
154d．．．電極
160．．．電晶體
162．．．電晶體
200．．．儲存單元
201．．．電晶體
202．．．電晶體
203．．．電容器
204．．．電晶體
205．．．讀出放大器
210．．．儲存單元陣行
211．．．位元線及信號線的驅動電路
212．．．讀出電路
213．．．字線的驅動電路
215．．．電晶體
220．．．儲存單元
221．．．電晶體
222．．．電晶體
223．．．電容器
301．．．主體
302．．．外殼
303．．．顯示部
304．．．鍵盤
311．．．主體
312．．．手寫筆
313．．．顯示部
314．．．操作按鈕
315．．．外部介面
320．．．電子書
321．．．外殼
323．．．外殼
325．．．顯示部
327．．．顯示部
331．．．電源
333．．．操作鍵
335．．．揚聲器
337．．．軸部
340．．．外殼
341．．．外殼
342．．．顯示面板
343．．．揚聲器
344．．．麥克風
345．．．操作鍵
346．．．指示裝置
347．．．相機透鏡
348．．．外部連接端子
349．．．太陽能電池單元
350．．．外部儲存插槽
361．．．主體
363．．．取景器
364．．．操作開關
365．．．顯示部B
366．．．電池
367．．．顯示部A
370．．．電視機
371．．．外殼
373．．．顯示部
375．．．支架
377．．．顯示部
379．．．操作鍵
380．．．遙控器
本申請基於2009年11月20日在日本專利局受理的日本專利申請第2009-264615號而製作，所述申請內容包括在本發明說明中。
圖1是用來說明半導體裝置的電路圖；
圖2A和2B是用來說明半導體裝置的剖面圖及平面圖；
圖3A至3H是用來說明半導體裝置的製程的剖面圖；
圖4A至4G是用來說明半導體裝置的製程的剖面圖；
圖5A至5D是用來說明半導體裝置的製程的剖面圖；
圖6是使用氧化物半導體的電晶體的剖面圖；
圖7是沿圖6的A-A ' 剖面的能帶圖(示意圖)；
圖8A是示出將正的電位(VG>0)施加到閘極(GE1)的狀態的圖，而圖8B是示出將負的電位(VG<0)施加到閘極(GE1)的狀態的圖；
圖9是示出真空能階、金屬的功函數(ΦM)和氧化物半導體的電子親和勢(χ)的關係的圖；
圖10是示出C-V特性的圖；
圖11是示出Vg和(1/C)2的關係的圖；
圖12是用來說明半導體裝置的剖面圖；
圖13A和13B是用來說明半導體裝置的剖面圖；
圖14A和14B是用來說明半導體裝置的剖面圖；
圖15A和15B是用來說明半導體裝置的剖面圖；
圖16是用來說明半導體裝置的電路圖；
圖17是用來說明半導體裝置的方塊電路圖；
圖18是用來說明半導體裝置的電路圖；
圖19是用來說明半導體裝置的電路圖；
圖20A至20F是用來說明使用半導體裝置的電子設備的圖。
200．．．儲存單元
201．．．電晶體
202．．．電晶體
203．．．電容器
210．．．儲存單元陣行
211．．．位元線及信號線的驅動電路
212．．．讀出電路
215．．．電晶體
SEL．．．選擇線
WL．．．字線
S1．．．第一信號線
BL．．．位元線
SL．．．源極線
Vs．．．電位

Claims (10)

  1. 一種半導體裝置，包括：具有半導體材料之基板；源極線；位元線；信號線；字線；以及該源極線和該位元線之間串聯連接有多個儲存單元，其中，該多個儲存單元的其中之一包括：該基板中的第一電晶體，包含第一閘極電極、第一源極電極以及第一汲極電極；包括氧化物半導體層的第二電晶體，包含第二閘極電極、第二源極電極以及第二汲極電極；以及電容器，其中，該氧化物半導體層包含In-Ga-Zn-O類氧化物半導體材料，其中，該氧化物半導體層包含晶粒，該晶粒以該晶粒的c軸定向為與該氧化物半導體層的表面垂直的方式對準，其中，該第一閘極電極、該第二源極電極和該第二汲極電極中的一者以及該電容器的一個電極相互電連接，其中，該源極線與該第一源極電極相互電連接，其中，該位元線與該第一汲極電極相互電連接，其中，該信號線與該第二閘極電極相互連接，並且 其中，該字線、該第二源極電極和該第二汲極電極中的另一者以及該電容器的另一個電極相互電連接。
  2. 一種半導體裝置，包括：具有半導體材料之基板；源極線；位元線；信號線；字線；第一選擇線；第二選擇線；第三電晶體，包含第三閘極，該第三閘極電連接於該第一選擇線；第四電晶體，包含第四閘極，該第四閘極電連接於該第二選擇線；以及該源極線和該位元線之間串聯連接有多個儲存單元，其中，該多個儲存單元的其中之一包括：該基板中的第一電晶體，包含第一閘極電極、第一源極電極以及第一汲極電極；包括氧化物半導體層的第二電晶體，包含第二閘極電極、第二源極電極以及第二汲極電極；以及電容器，其中，該氧化物半導體層包含In-Ga-Zn-O類氧化物半導體材料，其中，該氧化物半導體層包含晶粒，該晶粒以該晶粒 的c軸定向為與該氧化物半導體層的表面垂直的方式對準，其中，該第一閘極電極、該第二源極電極和該第二汲極電極中的一者以及該電容器的一個電極相互電連接，其中，該源極線與該第一源極電極相互電連接，其中，該位元線與該第一汲極電極相互電連接，其中，該位元線穿越該第三電晶體而電連接於該第一汲極電極，並且其中，該源極線穿越該第四電晶體電連接於該第一源極電極；其中，該信號線與該第二閘極電極相互連接，並且其中，該字線、該第二源極電極和該第二汲極電極中的另一者以及該電容器的另一個電極相互電連接。
  3. 一種半導體裝置，包括：具有半導體材料之基板；源極線；位元線；信號線；字線；以及該源極線和該位元線之間串聯連接有多個儲存單元，其中，該多個儲存單元的其中之一包括：該基板中的第一電晶體，包含：該基板中的通道形成區域；夾著該通道形成區域的雜質區域； 該通道形成區域上的第一閘極絕緣層；該第一閘極絕緣層上的第一閘極電極；以及電連接於該雜質區域的第一源極電極及第一汲極電極；包括氧化物半導體層的第二電晶體，包含第二閘極電極、第二源極電極以及第二汲極電極；以及電容器，其中，該氧化物半導體層包含In-Ga-Zn-O類氧化物半導體材料，其中，該氧化物半導體層包含晶粒，該晶粒以該晶粒的c軸定向為與該氧化物半導體層的表面垂直的方式對準，其中，該第一閘極電極、該第二源極電極和該第二汲極電極中的一者以及該電容器的一個電極相互電連接，其中，該源極線與該第一源極電極相互電連接，其中，該位元線與該第一汲極電極相互電連接，其中，該信號線與該第二閘極電極相互連接，並且其中，該字線、該第二源極電極和該第二汲極電極中的另一者以及該電容器的另一個電極相互電連接。
  4. 一種半導體裝置，包括：具有半導體材料之基板；源極線；位元線；信號線； 字線；第一選擇線；第二選擇線；第三電晶體，包含第三閘極，該第三閘極電連接於該第一選擇線；第四電晶體，包含第四閘極，該第四閘極電連接於該第二選擇線；以及該源極線和該位元線之間串聯連接有多個儲存單元，其中，該多個儲存單元的其中之一包括：該基板中的第一電晶體，包含：該基板中的通道形成區域；夾著該通道形成區域的雜質區域；該通道形成區域上的第一閘極絕緣層；該第一閘極絕緣層上的第一閘極電極；以及電連接於該雜質區域的第一源極電極及第一汲極電極；包括氧化物半導體層的第二電晶體，包含第二閘極電極、第二源極電極以及第二汲極電極；以及電容器，其中，該氧化物半導體層包含In-Ga-Zn-O類氧化物半導體材料，其中，該氧化物半導體層包含晶粒，該晶粒以該晶粒的c軸定向為與該氧化物半導體層的表面垂直的方式對準， 其中，該第一閘極電極、該第二源極電極和該第二汲極電極中的一者以及該電容器的一個電極相互電連接，其中，該源極線與該第一源極電極相互電連接，其中，該位元線與該第一汲極電極相互電連接，其中，該位元線穿越該第三電晶體而電連接於該第一汲極電極，並且其中，該源極線穿越該第四電晶體電連接於該第一源極電極；其中，該信號線與該第二閘極電極相互連接，並且其中，該字線、該第二源極電極和該第二汲極電極中的另一者以及該電容器的另一個電極相互電連接。
  5. 根據申請專利範圍第1至4項中之任一項之半導體裝置，其中，該第二電晶體包括：該第二閘極電極於該基板上；第二閘極絕緣層於該第二閘極電極上；該氧化物半導體層於該第二閘極絕緣層上；以及該第二源極電極及該第二汲極電極電連接於該氧化物半導體層。
  6. 根據申請專利範圍第1至4項中之任一項之半導體裝置，其中，該基板為單晶半導體基板或SOI基板。
  7. 根據申請專利範圍第1至4項中之任一項之半導體裝置，其中，該半導體材料為矽。
  8. 根據申請專利範圍第1至4項中之任一項之半導體裝置，其中，該晶粒由In2Ga2ZnO7表示。
  9. 根據申請專利範圍第1至4項中之任一項之半導體裝置，其中，該氧化物半導體層的氫濃度為5×1019atoms/cm3或更少。
  10. 根據申請專利範圍第1至4項中之任一項之半導體裝置，其中，該第二電晶體的截止態電流為1×10-13A或更少。
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