JP2791613B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にいわゆる薄膜トランジスタのゲート絶縁耐圧を増大
し得る薄膜トランジスタの構造およびその製造方法に関
するものである。
特にいわゆる薄膜トランジスタのゲート絶縁耐圧を増大
し得る薄膜トランジスタの構造およびその製造方法に関
するものである。
【０００２】
【従来の技術】絶縁性基板の上に半導体薄膜を形成し、
この膜内にチャネル領域を設けて絶縁ゲート電界効果ト
ランジスタを構成したものにいわゆる薄膜トランジスタ
がある。
この膜内にチャネル領域を設けて絶縁ゲート電界効果ト
ランジスタを構成したものにいわゆる薄膜トランジスタ
がある。
【０００３】図２０は、従来の薄膜トランジスタの断面
構造図であり、たとえばＩｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｄ
ｅｃｅｍｂｅｒ１１〜１４，１９８８，Ｐ４８〜Ｐ５
１，「Ａ ２５μｍ2 ，ＮｅｗＰｏｌｙ−Ｓｉ ＰＭＯ
Ｓ Ｌｏａｄ（ＰＰＬ） ＳＲＡＭ Ｃｅｌｌ Ｈａｖ
ｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓｏｆｔ Ｅｒｒｏｒ
Ｉｍｍｕｎｉｔｙ」Ｔ．Ｙａｍａｎａｋａ ｅｔ ａ
ｌ．に開示されている。図２０を参照して、従来の薄膜
トランジスタは、絶縁性基板あるいは絶縁層１０の表面
上に多結晶シリコンからなるゲート電極１が形成されて
いる。さらに、絶縁性基板１０およびゲート電極１の表
面上には膜厚２５０Å程度の酸化膜などからなる誘電体
層３が形成されている。さらに、誘電体層３の表面上に
は膜厚２００Å程度の多結晶シリコン層が形成されてい
る。多結晶シリコン層８には、１対のソース・ドレイン
領域となる導電領域４、５が形成され、さらにこの導電
領域４、５の間に位置する領域がチャネル領域２を構成
する。
構造図であり、たとえばＩｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｄ
ｅｃｅｍｂｅｒ１１〜１４，１９８８，Ｐ４８〜Ｐ５
１，「Ａ ２５μｍ2 ，ＮｅｗＰｏｌｙ−Ｓｉ ＰＭＯ
Ｓ Ｌｏａｄ（ＰＰＬ） ＳＲＡＭ Ｃｅｌｌ Ｈａｖ
ｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓｏｆｔ Ｅｒｒｏｒ
Ｉｍｍｕｎｉｔｙ」Ｔ．Ｙａｍａｎａｋａ ｅｔ ａ
ｌ．に開示されている。図２０を参照して、従来の薄膜
トランジスタは、絶縁性基板あるいは絶縁層１０の表面
上に多結晶シリコンからなるゲート電極１が形成されて
いる。さらに、絶縁性基板１０およびゲート電極１の表
面上には膜厚２５０Å程度の酸化膜などからなる誘電体
層３が形成されている。さらに、誘電体層３の表面上に
は膜厚２００Å程度の多結晶シリコン層が形成されてい
る。多結晶シリコン層８には、１対のソース・ドレイン
領域となる導電領域４、５が形成され、さらにこの導電
領域４、５の間に位置する領域がチャネル領域２を構成
する。
【０００４】次に、上記のような薄膜トランジスタの製
造工程について説明する。図２１ないし図２４は、図２
０に示す薄膜トランジスタの製造工程断面図である。
造工程について説明する。図２１ないし図２４は、図２
０に示す薄膜トランジスタの製造工程断面図である。
【０００５】まず、図２１に示すように、絶縁性基板１
０の表面上に多結晶シリコン層を形成した後、フォトリ
ソグラフィ法およびエッチング法を用いて所定の形状に
パターニングする。この工程によりゲート電極１が形成
される。
０の表面上に多結晶シリコン層を形成した後、フォトリ
ソグラフィ法およびエッチング法を用いて所定の形状に
パターニングする。この工程によりゲート電極１が形成
される。
【０００６】次に、図２２に示すように、全面に減圧Ｃ
ＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｉｎ）法を用いて、たとえば酸化膜を膜厚２５０Å程
度堆積する。酸化膜が誘電体層３となる。
ＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｉｎ）法を用いて、たとえば酸化膜を膜厚２５０Å程
度堆積する。酸化膜が誘電体層３となる。
【０００７】さらに、図２３に示すように、誘電体層３
の表面上に減圧ＣＶＤ法を用いて多結晶シリコン層８を
膜厚２００Å程度堆積する。そして、フォトリソグラフ
ィ法およびエッチング法を用いて多結晶シリコン層８を
所定の形状にパターニングする。
の表面上に減圧ＣＶＤ法を用いて多結晶シリコン層８を
膜厚２００Å程度堆積する。そして、フォトリソグラフ
ィ法およびエッチング法を用いて多結晶シリコン層８を
所定の形状にパターニングする。
【０００８】その後、図２４に示すように、多結晶シリ
コン層８の表面上の所定位置にレジストパターン６を形
成する。そして、このレジストパターン６をマスクとし
て多結晶シリコン層８中にｐ型不純物、たとえばＢＦ2
イオン７をイオン注入し、多結晶シリコン層８中にｐ型
の導電領域４、５を形成する。
コン層８の表面上の所定位置にレジストパターン６を形
成する。そして、このレジストパターン６をマスクとし
て多結晶シリコン層８中にｐ型不純物、たとえばＢＦ2
イオン７をイオン注入し、多結晶シリコン層８中にｐ型
の導電領域４、５を形成する。
【０００９】以上の工程により図２０に示す薄膜トラン
ジスタが形成される。
ジスタが形成される。
【００１０】
【発明が解決しようとする課題】上記のような製造方法
により製造される薄膜トランジスタは、誘電体膜３の膜
厚が、特にゲート電極１の角部上方において不均一とな
り、このために所定の動作時においてこの領域に強電界
が生じることが問題となる。すなわち、ＣＶＤ法により
形成される誘電体膜３は、ゲート電極１の角部において
は他の部分に比べてその膜厚が減少し、薄膜化する。こ
のため、この領域近傍では、所定の絶縁耐圧を確保する
上で必要とされる実効的な膜厚が減少する。図２５は、
薄膜化した誘電体膜の領域近傍における電界分布を示す
電界分布図である。図示の状態は、ゲート電極１に−５
Ｖ、ソース領域に０Ｖ、ドレイン領域に−５Ｖを印加し
た状態を示している。このシミュレーションにおいて
は、誘電体膜３は、均一な膜厚を有し、かつゲート電極
１の角部に対応する角部を持つ形状にモデル化されてい
る。図２５に示されるように、ゲート電極１の角部上方
に位置する誘電体層３の領域において等電界曲線１１の
勾配が急岐となり電界集中が生じていることが判明す
る。このような強電界領域の発生によりゲート電極１か
らソース・ドレイン領域４、５へのリークが生じ、薄膜
トランジスタの駆動電流が減少する。また、強度の電界
集中により誘電体膜の絶縁破壊が生じたりする。
により製造される薄膜トランジスタは、誘電体膜３の膜
厚が、特にゲート電極１の角部上方において不均一とな
り、このために所定の動作時においてこの領域に強電界
が生じることが問題となる。すなわち、ＣＶＤ法により
形成される誘電体膜３は、ゲート電極１の角部において
は他の部分に比べてその膜厚が減少し、薄膜化する。こ
のため、この領域近傍では、所定の絶縁耐圧を確保する
上で必要とされる実効的な膜厚が減少する。図２５は、
薄膜化した誘電体膜の領域近傍における電界分布を示す
電界分布図である。図示の状態は、ゲート電極１に−５
Ｖ、ソース領域に０Ｖ、ドレイン領域に−５Ｖを印加し
た状態を示している。このシミュレーションにおいて
は、誘電体膜３は、均一な膜厚を有し、かつゲート電極
１の角部に対応する角部を持つ形状にモデル化されてい
る。図２５に示されるように、ゲート電極１の角部上方
に位置する誘電体層３の領域において等電界曲線１１の
勾配が急岐となり電界集中が生じていることが判明す
る。このような強電界領域の発生によりゲート電極１か
らソース・ドレイン領域４、５へのリークが生じ、薄膜
トランジスタの駆動電流が減少する。また、強度の電界
集中により誘電体膜の絶縁破壊が生じたりする。
【００１１】したがって、この発明は、上記のような問
題点を解消するためになされたもので、ゲートの誘電体
層内における電界集中を緩和し得るゲート構造を有する
半導体装置およびその製造方法を提供することを目的と
する。
題点を解消するためになされたもので、ゲートの誘電体
層内における電界集中を緩和し得るゲート構造を有する
半導体装置およびその製造方法を提供することを目的と
する。
【００１２】
【００１３】この発明による半導体装置は、第１絶縁層
上にゲート電極が形成されている。ゲート電極の表面上
に形成される誘電体層は、ゲート電極の側面に接し、か
つゲート電極の近傍の第１絶縁層上にのみ形成された第
２絶縁層と、第１絶縁層、第２絶縁層およびゲート電極
の上部表面上に形成された第３絶縁層とから構成され
る。また、誘電体層の表面上には半導体層が形成され、
この半導体層は、ゲート電極の上部に位置する領域にチ
ャネル領域を有し、チャネル領域の両側に位置する領域
に１対の導電領域を有している。
上にゲート電極が形成されている。ゲート電極の表面上
に形成される誘電体層は、ゲート電極の側面に接し、か
つゲート電極の近傍の第１絶縁層上にのみ形成された第
２絶縁層と、第１絶縁層、第２絶縁層およびゲート電極
の上部表面上に形成された第３絶縁層とから構成され
る。また、誘電体層の表面上には半導体層が形成され、
この半導体層は、ゲート電極の上部に位置する領域にチ
ャネル領域を有し、チャネル領域の両側に位置する領域
に１対の導電領域を有している。
【００１４】
【００１５】さらに他の発明による半導体装置の製造方
法においては、以下の工程を備えている。
法においては、以下の工程を備えている。
【００１６】まず、第１絶縁層の表面上にゲート電極を
形成する。次に、第１絶縁層およびゲート電極の表面上
に第２絶縁層を形成する。そして、第２絶縁層を異方性
エッチングしてゲート電極の側壁に第２絶縁層の側壁絶
縁膜を形成する。さらに、第１絶縁層、側壁絶縁膜およ
びゲート電極の表面上に第３絶縁層を形成する。そし
て、第３絶縁層の表面上に半導体層を形成する。その
後、半導体層の表面上に所定形状のマスク層を形成し、
このマスク層を用いて半導体層の中に不純物をイオン注
入し、１対の不純物領域を形成する。
形成する。次に、第１絶縁層およびゲート電極の表面上
に第２絶縁層を形成する。そして、第２絶縁層を異方性
エッチングしてゲート電極の側壁に第２絶縁層の側壁絶
縁膜を形成する。さらに、第１絶縁層、側壁絶縁膜およ
びゲート電極の表面上に第３絶縁層を形成する。そし
て、第３絶縁層の表面上に半導体層を形成する。その
後、半導体層の表面上に所定形状のマスク層を形成し、
このマスク層を用いて半導体層の中に不純物をイオン注
入し、１対の不純物領域を形成する。
【００１７】
【作用】この発明による半導体装置は、ゲート電極の角
部およびその側壁部に接する誘電体層の膜厚を厚く形成
することにより、この領域での電界集中を緩和し、絶縁
耐圧の劣化や絶縁破壊を防止している。
部およびその側壁部に接する誘電体層の膜厚を厚く形成
することにより、この領域での電界集中を緩和し、絶縁
耐圧の劣化や絶縁破壊を防止している。
【００１８】
【００１９】また、ゲート電極の側壁のみを覆う側壁絶
縁層を形成した後、所定膜厚の絶縁層を形成し、ゲート
電極の角部および側壁に沿う領域の膜厚を厚くしてい
る。
縁層を形成した後、所定膜厚の絶縁層を形成し、ゲート
電極の角部および側壁に沿う領域の膜厚を厚くしてい
る。
【００２０】
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。
詳細に説明する。
【００２１】図１は、この発明の第１の実施例による薄
膜トランジスタの断面構造図である。薄膜トランジスタ
は絶縁性基板あるいはシリコン基板上に形成されたれ絶
縁層１０などの表面上に形成される。すなわち、絶縁層
１０の表面上にほぼ矩形断面を有する多結晶シリコンか
らなるゲート電極１が形成されている。ゲート電極１の
内部には導電性を付与するための不純物が導入されてい
る。ゲート電極１の両側にはゲート電極１とほぼ同じ膜
厚を有する第１誘電体層３ａが形成されている。この第
１誘電体層３ａはたとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔ
ｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜などから構
成される。ゲート電極１および第１誘電体層３ａの表面
上にはシリコン酸化膜などからなる第２誘電体層３ｂが
形成されている。第２誘電体層３ａの表面はほぼ平坦に
形成されている。さらに、第２誘電体層３ｂの表面上に
多結晶シリコン層８が形成されている。多結晶シリコン
層８は、ゲート電極の上部に位置する領域にチャネル領
域２を有し、さらにこのチャネル領域２の両側にソース
・ドレイン領域となる導電領域４、５が形成されてい
る。ソース・ドレイン領域４，５とチャネル領域２の境
界は、ゲート電極１の上方に位置してもよく、また、ゲ
ート電極１の端面から離れていてもよい。
膜トランジスタの断面構造図である。薄膜トランジスタ
は絶縁性基板あるいはシリコン基板上に形成されたれ絶
縁層１０などの表面上に形成される。すなわち、絶縁層
１０の表面上にほぼ矩形断面を有する多結晶シリコンか
らなるゲート電極１が形成されている。ゲート電極１の
内部には導電性を付与するための不純物が導入されてい
る。ゲート電極１の両側にはゲート電極１とほぼ同じ膜
厚を有する第１誘電体層３ａが形成されている。この第
１誘電体層３ａはたとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔ
ｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜などから構
成される。ゲート電極１および第１誘電体層３ａの表面
上にはシリコン酸化膜などからなる第２誘電体層３ｂが
形成されている。第２誘電体層３ａの表面はほぼ平坦に
形成されている。さらに、第２誘電体層３ｂの表面上に
多結晶シリコン層８が形成されている。多結晶シリコン
層８は、ゲート電極の上部に位置する領域にチャネル領
域２を有し、さらにこのチャネル領域２の両側にソース
・ドレイン領域となる導電領域４、５が形成されてい
る。ソース・ドレイン領域４，５とチャネル領域２の境
界は、ゲート電極１の上方に位置してもよく、また、ゲ
ート電極１の端面から離れていてもよい。
【００２２】図１に示すようなトランジスタ構造におい
て、ゲート電極１とチャネル領域２との間にある第２誘
電体層３ｂは所定の膜厚、たとえば２５０Å程度に形成
されている。そして、ゲート電極１と導電領域４、５と
の間には第１誘電体層３ａおよび第２誘電体層３ｂが介
在している。図１９は、図１に示す薄膜トランジスタの
動作時における電界強度分布図である。動作条件は、従
来の薄膜トランジスタにおいて示した図２５の条件と同
等である。すなわち、ゲート電極１に−５Ｖ、ソース領
域５に０Ｖ、ドレイン領域に−５Ｖを印加している。図
からわかるように、ゲート電極１の角部および側壁近傍
の誘電体層３ａ、３ｂにおける電界は、図２５に示す従
来のものに比べて等電界曲線１１の勾配が緩やかにな
り、電界集中が緩和されていることが判明する。
て、ゲート電極１とチャネル領域２との間にある第２誘
電体層３ｂは所定の膜厚、たとえば２５０Å程度に形成
されている。そして、ゲート電極１と導電領域４、５と
の間には第１誘電体層３ａおよび第２誘電体層３ｂが介
在している。図１９は、図１に示す薄膜トランジスタの
動作時における電界強度分布図である。動作条件は、従
来の薄膜トランジスタにおいて示した図２５の条件と同
等である。すなわち、ゲート電極１に−５Ｖ、ソース領
域５に０Ｖ、ドレイン領域に−５Ｖを印加している。図
からわかるように、ゲート電極１の角部および側壁近傍
の誘電体層３ａ、３ｂにおける電界は、図２５に示す従
来のものに比べて等電界曲線１１の勾配が緩やかにな
り、電界集中が緩和されていることが判明する。
【００２３】次に、図１に示す薄膜トランジスタの製造
工程について説明する。図２ないし図７は、図１の薄膜
トランジスタの製造工程断面図である。
工程について説明する。図２ないし図７は、図１の薄膜
トランジスタの製造工程断面図である。
【００２４】まず、図２に示すように、絶縁層１０の表
面上に減圧ＣＶＤ法を用いて多結晶シリコン層を膜厚１
５００Å程度堆積する。そして、多結晶シリコン中に不
純物イオンをイオン注入して導電性を付与する。その
後、フォトリソグラフィ法およびエッチング法を用いて
所定の形状にパターニングし、ゲート電極１を形成す
る。
面上に減圧ＣＶＤ法を用いて多結晶シリコン層を膜厚１
５００Å程度堆積する。そして、多結晶シリコン中に不
純物イオンをイオン注入して導電性を付与する。その
後、フォトリソグラフィ法およびエッチング法を用いて
所定の形状にパターニングし、ゲート電極１を形成す
る。
【００２５】次に、図３に示すように、減圧ＣＶＤ法を
用いてＴＥＯＳ膜３ａを膜厚１００００Å程度堆積す
る。このＴＥＯＳ膜は、その成膜中に流動的な特性を示
すため、絶縁層１０などの下地の凹凸面がＴＥＯＳ膜の
成長過程において軽減され、その結果形成されるＴＥＯ
Ｓ膜の表面を平坦に形成することができる。ＴＥＯＳ膜
のこのような特性は、たとえば、「ＶＬＳＩ ＴＥＣＨ
ＮＯＬＯＧＹ」Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，ｂｙ
Ｓ．Ｍ．Ｓｚｅ．ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ
Ｃｏｍｐａｎｙ，Ｐ２３５〜２５８に記載されている。
用いてＴＥＯＳ膜３ａを膜厚１００００Å程度堆積す
る。このＴＥＯＳ膜は、その成膜中に流動的な特性を示
すため、絶縁層１０などの下地の凹凸面がＴＥＯＳ膜の
成長過程において軽減され、その結果形成されるＴＥＯ
Ｓ膜の表面を平坦に形成することができる。ＴＥＯＳ膜
のこのような特性は、たとえば、「ＶＬＳＩ ＴＥＣＨ
ＮＯＬＯＧＹ」Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，ｂｙ
Ｓ．Ｍ．Ｓｚｅ．ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ
Ｃｏｍｐａｎｙ，Ｐ２３５〜２５８に記載されている。
【００２６】さらに、図４に示すように、反応性イオン
エッチング（ＲＩＥ）などのドライエッチングを用いて
ＴＥＯＳ膜３ａをエッチバックし、ゲート電極１の表面
を露出させる。この工程により、ゲート電極１と第１誘
電体層３ａの表面が平坦に形成される。
エッチング（ＲＩＥ）などのドライエッチングを用いて
ＴＥＯＳ膜３ａをエッチバックし、ゲート電極１の表面
を露出させる。この工程により、ゲート電極１と第１誘
電体層３ａの表面が平坦に形成される。
【００２７】さらに、図５に示すように、ゲート電極１
および第１誘電体層３ａの表面上に減圧ＣＶＤ法を用い
てシリコン酸化膜（第２誘電体層）３ｂを膜厚２５０Å
程度堆積する。
および第１誘電体層３ａの表面上に減圧ＣＶＤ法を用い
てシリコン酸化膜（第２誘電体層）３ｂを膜厚２５０Å
程度堆積する。
【００２８】さらに、図６に示すように、第２誘電体層
３ｂの表面上に、減圧ＣＶＤ法を用いて多結晶シリコン
層８を膜厚２００Å程度堆積する。
３ｂの表面上に、減圧ＣＶＤ法を用いて多結晶シリコン
層８を膜厚２００Å程度堆積する。
【００２９】その後、図７に示すように、多結晶シリコ
ン層８のゲート電極１の上部に位置する表面上にレジス
ト６をフォトリソグラフィ法を用いて形成する。そし
て、このレジスト６をマスクとして多結晶シリコン層８
中にｐ型不純物領域、たとえばＢＦ2 イオン７をドーズ
量１０15／ｃｍ2 程度イオン注入する。これにより、多
結晶シリコン層８中にソース・ドレイン領域となる導電
領域４、５が形成される。
ン層８のゲート電極１の上部に位置する表面上にレジス
ト６をフォトリソグラフィ法を用いて形成する。そし
て、このレジスト６をマスクとして多結晶シリコン層８
中にｐ型不純物領域、たとえばＢＦ2 イオン７をドーズ
量１０15／ｃｍ2 程度イオン注入する。これにより、多
結晶シリコン層８中にソース・ドレイン領域となる導電
領域４、５が形成される。
【００３０】なお、上記の実施例においては、第１誘電
体層（ＴＥＯＳ膜）３ａのエッチバックにドライエッチ
ング法を用いたが、ウェットエッチング方を用いても構
わない。
体層（ＴＥＯＳ膜）３ａのエッチバックにドライエッチ
ング法を用いたが、ウェットエッチング方を用いても構
わない。
【００３１】次に、この発明の第２の実施例について説
明する。第２の実施例は、図１に示す薄膜トランジスタ
の製造方法の変形例である。図８ないし図１２は、図１
に示す薄膜トランジスタの製造工程断面図である。な
お、図８および図９に示す工程は、第１の実施例の図２
および図３に示す工程と同一であるので、ここでの説明
を省略する。次に、図１０に示すように、絶縁層上に厚
く形成されたＴＥＯＳ膜３をエッチバックし、ゲート電
極１の上部に所定膜厚のＴＥＯＳ膜が残余するようにエ
ッチングを途中で終了する。
明する。第２の実施例は、図１に示す薄膜トランジスタ
の製造方法の変形例である。図８ないし図１２は、図１
に示す薄膜トランジスタの製造工程断面図である。な
お、図８および図９に示す工程は、第１の実施例の図２
および図３に示す工程と同一であるので、ここでの説明
を省略する。次に、図１０に示すように、絶縁層上に厚
く形成されたＴＥＯＳ膜３をエッチバックし、ゲート電
極１の上部に所定膜厚のＴＥＯＳ膜が残余するようにエ
ッチングを途中で終了する。
【００３２】そして、図１１に示すように、誘電体層３
の表面上に所定膜厚の多結晶シリコン層８を形成する。
の表面上に所定膜厚の多結晶シリコン層８を形成する。
【００３３】その後、図１２に示すように、図７と同様
の工程を行なって図１に示す薄膜トランジスタが形成さ
れる。
の工程を行なって図１に示す薄膜トランジスタが形成さ
れる。
【００３４】さらに、この発明の第３の実施例について
説明する。図１３は、第３の実施例による薄膜トランジ
スタの断面構造図である。この例による薄膜トランジス
タは、誘電体層としてゲート電極１の側壁に形成される
側壁絶縁層からなる第１誘電体層３ａと、ゲート電極１
および側壁絶縁膜３ａの表面上に形成される第２誘電体
層３ｂの２層構造を有している。このような構造におい
ても、ゲート電極１の角部およびその側面に位置する誘
電体層の領域に電界集中が生じるのを緩和することがで
きる。
説明する。図１３は、第３の実施例による薄膜トランジ
スタの断面構造図である。この例による薄膜トランジス
タは、誘電体層としてゲート電極１の側壁に形成される
側壁絶縁層からなる第１誘電体層３ａと、ゲート電極１
および側壁絶縁膜３ａの表面上に形成される第２誘電体
層３ｂの２層構造を有している。このような構造におい
ても、ゲート電極１の角部およびその側面に位置する誘
電体層の領域に電界集中が生じるのを緩和することがで
きる。
【００３５】次に、図１３に示す薄膜トランジスタの製
造工程について説明する。図１４ないし図１８は、その
製造工程断面図である。
造工程について説明する。図１４ないし図１８は、その
製造工程断面図である。
【００３６】まず、図１４に示すように、図２を用いて
説明したと同等の工程を用いてゲート電極１を形成す
る。
説明したと同等の工程を用いてゲート電極１を形成す
る。
【００３７】次に、図１５に示すように、減圧ＣＶＤ法
を用いてシリコン酸化膜３ａを堆積する。
を用いてシリコン酸化膜３ａを堆積する。
【００３８】さらに、図１６に示すように、シリコン酸
化膜３ａを異方性エッチングする。この異方性エッチン
グによりシリコン酸化膜３ａはその膜厚方向にのみ均一
にエッチング除去される。したがって、ゲート電極１の
側壁にのみシリコン酸化膜からなる第１誘電体層３ａ、
３ａが形成される。
化膜３ａを異方性エッチングする。この異方性エッチン
グによりシリコン酸化膜３ａはその膜厚方向にのみ均一
にエッチング除去される。したがって、ゲート電極１の
側壁にのみシリコン酸化膜からなる第１誘電体層３ａ、
３ａが形成される。
【００３９】さらに、図１７に示すように、全面に減圧
ＣＶＤ法を用いてシリコン酸化膜３ｂを所定の膜厚に堆
積する。
ＣＶＤ法を用いてシリコン酸化膜３ｂを所定の膜厚に堆
積する。
【００４０】その後、図１８に示すように、減圧ＣＶＤ
法を用いて第２誘電体層３ｂの表面上に多結晶シリコン
層８を堆積する。さらに、多結晶シリコン層８のゲート
電極１の上部に位置する領域の表面上に、フォトリソグ
ラフィ法を用いてレジストパターン６を形成する。そし
て、レジスト６をマスクとして多結晶シリコン層８中に
ｐ型不純物イオン７をイオン注入し、導電領域４、５を
形成する。
法を用いて第２誘電体層３ｂの表面上に多結晶シリコン
層８を堆積する。さらに、多結晶シリコン層８のゲート
電極１の上部に位置する領域の表面上に、フォトリソグ
ラフィ法を用いてレジストパターン６を形成する。そし
て、レジスト６をマスクとして多結晶シリコン層８中に
ｐ型不純物イオン７をイオン注入し、導電領域４、５を
形成する。
【００４１】なお、上記の第１ないし第３の実施例にお
いては、ｐチャネルトランジスタについて説明したが、
これに限定されることなく、ｎチャネルトランジスタに
も適用することができる。
いては、ｐチャネルトランジスタについて説明したが、
これに限定されることなく、ｎチャネルトランジスタに
も適用することができる。
【００４２】さらに、上記実施例では、多結晶シリコン
層８に、チャネル領域２、ソース・ドレイン領域４、５
を形成する例について説明したが、多結晶シリコンの代
わりに単結晶シリコンや、アモルファスシリコン、ある
いは他の半導体材料を用いてもかまわない。単結晶シリ
コンは、たとえば固相エピタキシャル成長法により形成
される。また、アモルファスシリコンは、ＣＶＤ法やス
パッタ法などにより形成される。
層８に、チャネル領域２、ソース・ドレイン領域４、５
を形成する例について説明したが、多結晶シリコンの代
わりに単結晶シリコンや、アモルファスシリコン、ある
いは他の半導体材料を用いてもかまわない。単結晶シリ
コンは、たとえば固相エピタキシャル成長法により形成
される。また、アモルファスシリコンは、ＣＶＤ法やス
パッタ法などにより形成される。
【００４３】また、誘電体層として酸化膜を用いた例に
ついて説明したが、窒化膜など他の絶縁膜あるいはこれ
らの多層膜を用いても構わない。
ついて説明したが、窒化膜など他の絶縁膜あるいはこれ
らの多層膜を用いても構わない。
【００４４】
【００４５】この発明によれば、側壁絶縁膜とその表面
上を覆う他の絶縁膜との２層構造で、ゲート電極と半導
体層との間の誘電体層を構成したので、ゲート電極の側
部および角部近傍での電界集中を緩和し、トランジスタ
の寿命を増大することができる。
上を覆う他の絶縁膜との２層構造で、ゲート電極と半導
体層との間の誘電体層を構成したので、ゲート電極の側
部および角部近傍での電界集中を緩和し、トランジスタ
の寿命を増大することができる。
【００４６】
【００４７】また、ゲート電極の側壁に異方性エッチン
グを用いて側壁絶縁層を形成し、さらにその表面を第３
の絶縁層で覆うことにより、ゲート電極の側部近傍にお
いて誘電体層の膜厚が増大した半導体装置を容易に製造
することができる。
グを用いて側壁絶縁層を形成し、さらにその表面を第３
の絶縁層で覆うことにより、ゲート電極の側部近傍にお
いて誘電体層の膜厚が増大した半導体装置を容易に製造
することができる。
【図１】この発明の第１の実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図２】図１に示す薄膜トランジスタの製造工程の第１
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図３】図１に示す薄膜トランジスタの製造工程の第２
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図４】図１に示す薄膜トランジスタの製造工程の第３
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図５】図１に示す薄膜トランジスタの製造工程の第４
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図６】図１に示す薄膜トランジスタの製造工程の第５
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図７】図１に示す薄膜トランジスタの製造工程の第６
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
【図８】図１に示す薄膜トランジスタの他の製造方法に
よる製造工程の第１工程を示す製造工程断面図である。
よる製造工程の第１工程を示す製造工程断面図である。
【図９】図１に示す薄膜トランジスタの他の製造方法に
よる製造工程の第２工程を示す製造工程断面図である。
よる製造工程の第２工程を示す製造工程断面図である。
【図１０】図１に示す薄膜トランジスタの他の製造方法
による製造工程の第３工程を示す製造工程断面図であ
る。
による製造工程の第３工程を示す製造工程断面図であ
る。
【図１１】図１に示す薄膜トランジスタの他の製造方法
による製造工程の第４工程を示す製造工程断面図であ
る。
による製造工程の第４工程を示す製造工程断面図であ
る。
【図１２】図１に示す薄膜トランジスタの他の製造方法
による製造工程の第５工程を示す製造工程断面図であ
る。
による製造工程の第５工程を示す製造工程断面図であ
る。
【図１３】この発明の第３の実施例による薄膜トランジ
スタの断面構造図である。
スタの断面構造図である。
【図１４】図１３に示す薄膜トランジスタの製造工程の
第１工程を示す製造工程断面図である。
第１工程を示す製造工程断面図である。
【図１５】図１３に示す薄膜トランジスタの製造工程の
第２工程を示す製造工程断面図である。
第２工程を示す製造工程断面図である。
【図１６】図１３に示す薄膜トランジスタの製造工程の
第３工程を示す製造工程断面図である。
第３工程を示す製造工程断面図である。
【図１７】図１３に示す薄膜トランジスタの製造工程の
第４工程を示す製造工程断面図である。
第４工程を示す製造工程断面図である。
【図１８】図１３に示す薄膜トランジスタの製造工程の
第５工程を示す製造工程断面図である。
第５工程を示す製造工程断面図である。
【図１９】図１に示す薄膜トランジスタの動作時の電界
強度分布を示す電界強度分布図である。
強度分布を示す電界強度分布図である。
【図２０】従来の薄膜トランジスタの断面構造図であ
る。
る。
【図２１】図２０に示す薄膜トランジスタの製造工程の
第１工程を示す製造工程断面図である。
第１工程を示す製造工程断面図である。
【図２２】図２０に示す薄膜トランジスタの製造工程の
第２工程を示す製造工程断面図である。
第２工程を示す製造工程断面図である。
【図２３】図２０に示す薄膜トランジスタの製造工程の
第３工程を示す製造工程断面図である。
第３工程を示す製造工程断面図である。
【図２４】図２０に示す薄膜トランジスタの製造工程の
第４工程を示す製造工程断面図である。
第４工程を示す製造工程断面図である。
【図２５】従来の薄膜トランジスタの電界強度分布を示
す電界強度分布図である。
す電界強度分布図である。
１ ゲート電極 ２ チャネル領域 ３、３ａ、３ｂ 誘電体層 ４、５ 導電領域 １０ 絶縁層
Claims (2)
- 【請求項１】 第１絶縁層上に形成されたゲート電極
と、 前記ゲート電極の側面に接し、かつ前記ゲート電極の近
傍の前記第１絶縁層上にのみ形成された第２絶縁層と、
前記ゲート電極、前記第１絶縁層および前記第２絶縁層
の表面上に形成された第３絶縁層とからなる誘電体層
と、 前記誘電体層の表面上に形成された半導体層と、 前記半導体層において前記ゲート電極の上部に位置する
領域に形成されたチャネル領域と、該チャネル領域の両
側に位置する領域に形成された１対の導電領域とを備え
た、半導体装置。 - 【請求項２】 第１絶縁層の表面上にゲート電極を形成
する工程と、 前記第１絶縁層および前記ゲート電極の表面上に第２絶
縁層を形成する工程と、 前記第２絶縁層を異方性エッチングして前記ゲート電極
の側壁に前記第２絶縁層の側壁絶縁膜を形成する工程
と、 前記第１絶縁層、前記側壁絶縁膜および前記ゲート電極
の表面上に第３絶縁層を形成する工程と、 前記第３絶縁層の表面上に半導体層を形成する工程と、 前記半導体層の表面上に所定形状のマスク層を形成し、
前記マスク層を用いて前記半導体層の中に不純物をイオ
ン注入することにより１対の不純物領域を形成する工程
とを備えた、半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220277A JP2791613B2 (ja) | 1990-10-12 | 1991-08-30 | 半導体装置およびその製造方法 |
| EP91117410A EP0481379B1 (en) | 1990-10-12 | 1991-10-11 | Thin film transistor and manufacturing method thereof |
| DE1991624563 DE69124563T2 (de) | 1990-10-12 | 1991-10-11 | Dünnfilm-Transistor und Verfahren zur Herstellung |
| US08/358,050 US6018181A (en) | 1990-10-12 | 1994-12-16 | Thin film transistor and manufacturing method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-274360 | 1990-10-12 | ||
| JP27436090 | 1990-10-12 | ||
| JP3220277A JP2791613B2 (ja) | 1990-10-12 | 1991-08-30 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0529347A JPH0529347A (ja) | 1993-02-05 |
| JP2791613B2 true JP2791613B2 (ja) | 1998-08-27 |
Family
ID=26523621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220277A Expired - Fee Related JP2791613B2 (ja) | 1990-10-12 | 1991-08-30 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| EP (1) | EP0481379B1 (ja) |
| JP (1) | JP2791613B2 (ja) |
| DE (1) | DE69124563T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602047A (en) * | 1996-06-13 | 1997-02-11 | Industrial Technology Research Institute | Process for polysilicon thin film transistors using backside irradiation and plasma doping |
| CN102598266B (zh) * | 2009-11-20 | 2015-04-22 | 株式会社半导体能源研究所 | 半导体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742167A (en) * | 1980-08-26 | 1982-03-09 | Toshiba Corp | Production of mos type semiconductor device |
| US4461071A (en) * | 1982-08-23 | 1984-07-24 | Xerox Corporation | Photolithographic process for fabricating thin film transistors |
| FR2535528B1 (fr) * | 1982-10-29 | 1986-01-17 | Efcis | Structure de circuit integre sur substrat isolant avec remblai isolant autour des ilots semi-conducteurs |
| JPS63262875A (ja) * | 1987-04-20 | 1988-10-31 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPS6418757U (ja) * | 1987-07-25 | 1989-01-30 | ||
| JPH079389Y2 (ja) * | 1987-07-25 | 1995-03-06 | カシオ計算機株式会社 | 薄膜トランジスタ |
-
1991
- 1991-08-30 JP JP3220277A patent/JP2791613B2/ja not_active Expired - Fee Related
- 1991-10-11 DE DE1991624563 patent/DE69124563T2/de not_active Expired - Fee Related
- 1991-10-11 EP EP91117410A patent/EP0481379B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529347A (ja) | 1993-02-05 |
| EP0481379A1 (en) | 1992-04-22 |
| DE69124563T2 (de) | 1997-08-07 |
| EP0481379B1 (en) | 1997-02-05 |
| DE69124563D1 (de) | 1997-03-20 |
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