KR20210040363A - 촬상 장치 및 전자 기기 - Google Patents

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KR20210040363A
KR20210040363A KR1020217001985A KR20217001985A KR20210040363A KR 20210040363 A KR20210040363 A KR 20210040363A KR 1020217001985 A KR1020217001985 A KR 1020217001985A KR 20217001985 A KR20217001985 A KR 20217001985A KR 20210040363 A KR20210040363 A KR 20210040363A
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South Korea
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transistor
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potential
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wiring
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KR1020217001985A
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게이 다카하시
나오토 구스모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

화소에 공급되는 전위보다 높은 전위를 화소 내에서 생성하는 촬상 장치를 제공한다. 제 1 회로와 제 2 회로를 구비한 화소를 가지는 촬상 장치이고, 제 2 회로는 광전 변환 디바이스를 가지고, 제 1 회로와 제 2 회로는 전기적으로 접속되고, 제 1 회로는 제 1 전위와 제 2 전위를 가산하여 제 3 전위를 생성하는 기능을 가지고, 제 2 회로는 제 3 전위가 인가된 광전 변환 디바이스로 데이터를 생성하는 기능 및 데이터를 출력하는 기능을 가진다.

Description

촬상 장치 및 전자 기기
본 발명의 일 형태는 촬상 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 가지는 경우가 있다.
기판 위에 형성된 산화물 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 예를 들어, 산화물 반도체를 가지고 오프 전류가 매우 낮은 트랜지스터를 화소 회로에 사용하는 구성의 촬상 장치가 특허문헌 1에 개시되어 있다.
또한 오프 전류가 매우 낮은 트랜지스터를 메모리 셀에 사용하는 구성의 기억 장치가 특허문헌 2에 개시되어 있다.
일본 공개특허공보 특개2011-119711호 일본 공개 특허공보 특개2011-119674호
이미지 센서를 고해상도화시키기 위해서는 화소 하나당 면적을 축소하여 화소 밀도를 높일 필요가 있다. 화소 면적의 축소에는 광전 변환 디바이스의 수광부의 면적의 축소가 따르기 때문에, 광감도가 저하된다. 특히 저조도 하에서의 촬상에 있어서는 촬상 데이터의 S/N비가 대폭 저하되는 경우가 있다. 즉, 종래의 구성의 이미지 센서에서는 해상도와 광감도는 트레이드오프의 관계에 있다는 과제가 있다.
상기 과제에 대해서는, 광감도가 높은 애벌란시(avalanche) 증배 효과를 이용한 광전 변환 디바이스를 사용하는 것이 해결책 중 하나가 된다. 다만, 애벌란시 증배 효과를 이용하기 위해서는 비교적 높은 전압을 광전 변환 디바이스에 인가할 필요가 있고, 전용 전원 회로 등을 사용해야 한다.
따라서, 본 발명의 일 형태에서는 화소에 공급하는 전압보다 높은 전압을 생성할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 화소에 공급하는 2개의 전위를 가산할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 화소 내에서 리셋 전위를 생성할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다.
또는 소비전력이 낮은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 촬상을 고속으로 수행할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 신규 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 상기 촬상 장치의 동작 방법을 제공하는 것을 목적 중 하나로 한다. 또는 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 화소에 공급하는 전위보다 높은 전위를 화소 내에서 생성하는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 제 1 회로와 제 2 회로를 구비한 화소를 가지는 촬상 장치이고, 제 2 회로는 광전 변환 디바이스를 가지고, 제 1 회로와 제 2 회로는 전기적으로 접속되고, 제 1 회로는 제 1 전위와 제 2 전위를 가산하여 제 3 전위를 생성하는 기능을 가지고, 제 2 회로는 제 3 전위가 인가된 광전 변환 디바이스로 데이터를 생성하는 기능, 및 데이터를 출력하는 기능을 가지는 촬상 장치이다.
제 1 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 커패시터를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 커패시터의 한쪽 전극과 전기적으로 접속되고, 제 1 커패시터의 다른 쪽 전극은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 회로와 접속될 수 있다.
제 2 회로는 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 2 커패시터를 더 가지고, 광전 변환 디바이스의 한쪽 전극은 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 커패시터의 한쪽 전극과 전기적으로 접속되고, 제 2 커패시터의 한쪽 전극은 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속될 수 있다.
제 2 회로의 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 회로와 접속될 수 있다. 또는, 제 2 회로의 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 회로와 접속될 수 있다.
상기와 상이한 구성으로서, 제 2 회로는 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 2 커패시터를 더 가지고, 광전 변환 디바이스의 한쪽 전극은 제 2 커패시터의 한쪽 전극과 전기적으로 접속되고, 제 2 커패시터의 다른 쪽 전극은 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 광전 변환 디바이스의 다른 쪽 전극은 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 광전 변환 디바이스의 한쪽 전극은 제 1 회로와 접속되어도 좋다.
촬상 장치가 가지는 트랜지스터 중 적어도 하나 이상은 채널 형성 영역에 금속 산화물을 가지고, 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지는 것이 바람직하다.
광전 변환 디바이스에는 애벌란시 포토다이오드를 사용하는 것이 바람직하다.
본 발명의 일 형태를 사용함으로써, 화소에 공급하는 전압보다 높은 전압을 생성할 수 있는 촬상 장치를 제공할 수 있다. 또는, 화소에 공급되는 2개의 전위를 가산할 수 있는 촬상 장치를 제공할 수 있다. 또는, 화소 내에서 리셋 전위를 생성할 수 있는 촬상 장치를 제공할 수 있다.
또는 소비전력이 낮은 촬상 장치를 제공할 수 있다. 또는, 촬상을 고속으로 수행할 수 있는 촬상 장치를 제공할 수 있다. 또는 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는, 신규 촬상 장치를 제공할 수 있다. 또는, 상기 촬상 장치의 동작 방법을 제공할 수 있다. 또는 신규 반도체 장치 등을 제공할 수 있다.
도 1은 화소 회로를 설명하는 도면이다.
도 2는 화소 회로를 설명하는 도면이다.
도 3은 화소 회로를 설명하는 도면이다.
도 4의 (A), (B)는 화소 회로를 설명하는 도면이다.
도 5의 (A), (B)는 화소 회로의 동작을 설명하는 타이밍 차트이다.
도 6의 (A), (B)는 화소 회로를 설명하는 도면이다.
도 7의 (A), (B)는 화소 회로를 설명하는 도면이다.
도 8은 화소 회로를 설명하는 도면이다.
도 9는 화소 회로의 동작을 설명하는 타이밍 차트이다.
도 10은 화소 회로를 설명하는 도면이다.
도 11은 화소 회로를 설명하는 도면이다.
도 12는 화소 회로의 동작을 설명하는 타이밍 차트이다.
도 13은 촬상 장치를 설명하는 블록도이다.
도 14의 (A), (B)는 시뮬레이션 결과를 설명하는 도면이다.
도 15의 (A) 내지 (E)는 촬상 장치의 화소의 구성을 설명하는 도면이다.
도 16의 (A), (B)는 촬상 장치의 화소의 구성을 설명하는 도면이다.
도 17의 (A) 내지 (C)는 트랜지스터를 설명하는 도면이다.
도 18의 (A), (B)는 촬상 장치의 화소의 구성을 설명하는 도면이다.
도 19의 (A) 내지 (D)는 트랜지스터를 설명하는 도면이다.
도 20의 (A) 내지 (C)는 촬상 장치의 화소의 구성을 설명하는 도면이다.
도 21의 (A1) 내지 (B3)은 촬상 장치가 제공된 패키지 및 모듈의 사시도이다.
도 22의 (A) 내지 (F)는 전자 기기를 설명하는 도면이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한 아래에서 설명하는 발명의 구성에서 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략하는 경우가 있다. 또한 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략 또는 변경하는 경우도 있다.
또한 회로도 상에서는 단일 요소로서 도시된 경우에도 기능적으로 문제가 없으면 상기 요소가 복수로 구성되어도 좋다. 예를 들어 스위치로서 동작하는 트랜지스터는 복수가 직렬 또는 병렬로 접속되어도 좋은 경우가 있다. 또한 커패시터를 분할하여 복수의 위치에 배치하는 경우도 있다.
또한 하나의 도전체가 배선, 전극, 및 단자와 같은 복수의 기능을 겸비하는 경우가 있고, 본 명세서에서는 동일 요소에 대하여 복수의 호칭을 사용하는 경우가 있다. 또한 회로도 상에서 요소 간이 직접 접속되는 것처럼 도시된 경우에도 실제로는 상기 요소 간이 복수의 도전체를 통하여 접속되어 있는 경우가 있고, 본 명세서에서는 이와 같은 구성도 직접 접속의 범주에 포함한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 화소 내에서 승압 동작을 수행할 수 있는 촬상 장치이다. 화소 내에서 높은 전압을 생성함으로써, 고전압 전원을 사용하지 않으며 애벌란시 포토다이오드를 동작시킬 수 있다. 따라서, 소비전력이 낮고 감도가 높은 촬상 장치를 제공할 수 있다.
<구성예 1>
도 1은 본 발명의 일 형태의 촬상 장치에 사용할 수 있는 화소(10a)를 설명하는 도면이다. 화소(10a)는 회로(11) 및 회로(12)를 가지는 구성으로 할 수 있다.
회로(11)는 리셋 전위를 생성하는 회로이고, 공급되는 2개의 전위를 가산함으로써 높은 전압을 생성할 수 있다.
회로(12)는 광전 변환 디바이스를 가지고, 회로(11)에서 생성한 리셋 전위를 사용하여 광전 변환 디바이스를 동작시키고, 화상 데이터를 생성, 유지할 수 있다.
광전 변환 디바이스로서는, 애벌란시 포토다이오드를 사용하는 것이 바람직하다. 회로(11)에서 높은 전압(리셋 전위)을 생성할 수 있기 때문에, 고전압 전원을 사용하지 않으며 애벌란시 포토다이오드를 동작시킬 수 있다.
회로(11)는 트랜지스터(102)와, 트랜지스터(103)와, 커패시터(107)를 가질 수 있다. 트랜지스터(102)의 소스 및 드레인 중 한쪽은 커패시터(107)의 한쪽 전극과 전기적으로 접속된다. 커패시터(107)의 다른 쪽 전극은 트랜지스터(103)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(102)의 소스 및 드레인 중 한쪽은 회로(12)와 접속될 수 있다.
회로(12)는 광전 변환 디바이스(101)와, 트랜지스터(104)와, 트랜지스터(105)와, 트랜지스터(106)와, 커패시터(108)를 가질 수 있다. 또한, 커패시터(108)를 제공하지 않는 구성으로 하여도 좋다.
광전 변환 디바이스(101)의 한쪽 전극(캐소드)은 트랜지스터(104)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(104)의 소스 및 드레인 중 다른 쪽은 커패시터(108)의 한쪽 전극과 전기적으로 접속된다. 커패시터(108)의 한쪽 전극은 트랜지스터(105)의 게이트와 전기적으로 접속된다. 트랜지스터(105)의 소스 및 드레인 중 한쪽은 트랜지스터(106)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(104)의 소스 및 드레인 중 한쪽은 회로(11)와 전기적으로 접속될 수 있다.
여기서, 트랜지스터(104)의 소스 및 드레인 중 다른 쪽, 커패시터(108)의 한쪽 전극, 트랜지스터(105)의 게이트를 접속하는 배선을 노드(FD)로 한다. 노드(FD)는 전하 축적부로서 기능시킬 수 있다.
광전 변환 디바이스(101)의 다른 쪽 전극(애노드)은 배선(122)과 전기적으로 접속된다. 트랜지스터(102)의 게이트는 배선(125)과 전기적으로 접속된다. 트랜지스터(102)의 소스 및 드레인 중 다른 쪽은 배선(123)에 전기적으로 접속된다. 트랜지스터(103)의 게이트는 배선(126)과 전기적으로 접속된다. 트랜지스터(103)의 소스 및 드레인 중 다른 쪽은 배선(124)과 전기적으로 접속된다. 트랜지스터(104)의 게이트는 배선(127)과 전기적으로 접속된다. 커패시터(108)의 다른 쪽 전극은, 예를 들어 GND 배선 등의 기준 전위선과 전기적으로 접속된다. 트랜지스터(105)의 소스 및 드레인 중 다른 쪽은 배선(121)과 전기적으로 접속된다. 트랜지스터(106)의 게이트는 배선(128)과 전기적으로 접속된다. 트랜지스터(106)의 소스 및 드레인 중 다른 쪽은 배선(129)과 전기적으로 접속된다.
배선(121, 122)은 전원선으로서의 기능을 가질 수 있다. 배선(123, 124)은 리셋 전위를 생성하기 위한 전위를 공급하는 기능을 가질 수 있다. 배선(123, 124)의 전위는 광전 변환 디바이스(101)의 접속의 방향에 따라 상이하다. 도 1에 도시된 구성에서는 광전 변환 디바이스(101)의 캐소드 측이 트랜지스터(102)와 전기적으로 접속되는 구성이고, 노드(FD)를 고전위로 리셋하여 동작시키는 구성이기 때문에, 배선(123, 124)은 고전위(배선(122)보다 높은 전위)로 한다. 광전 변환 디바이스(101)의 접속의 방향이 도 1과 반대인 경우에는, 배선(123, 124)은 저전위(배선(122)보다 낮은 전위)로 하면 좋다.
배선(125, 126, 127, 128)은 각 트랜지스터의 도통을 제어하는 신호선으로서 기능시킬 수 있다. 배선(129)은 출력선으로서 기능시킬 수 있다.
광전 변환 디바이스(101)로서는 포토다이오드를 사용할 수 있다. 본 발명의 일 형태에서는, 애벌란시 포토다이오드를 사용하는 것이 바람직하다.
트랜지스터(102, 103)는 리셋 전위를 생성하는 기능을 가진다. 트랜지스터(104)는 노드(FD)의 전위를 제어하는 기능을 가진다. 트랜지스터(105)는 소스 폴로어 회로로서 기능하고, 노드(FD)의 전위를 화상 데이터로서 배선(129)에 출력할 수 있다. 트랜지스터(106)는 화상 데이터를 출력하는 화소를 선택하는 기능을 가진다.
광전 변환 디바이스(101)에 애벌란시 포토다이오드를 사용하는 경우에는, 비교적 높은 전압을 인가하기 때문에, 광전 변환 디바이스(101)와 접속되는 트랜지스터에는 내압이 높은 트랜지스터를 사용하는 것이 바람직하다. 내압이 높은 트랜지스터에는 예를 들어, 채널 형성 영역에 금속 산화물을 사용한 트랜지스터(이하, OS 트랜지스터) 등을 사용할 수 있다. 구체적으로는, 트랜지스터(102, 104) 등에 OS 트랜지스터를 적용하는 것이 바람직하다. 또한, 트랜지스터(103, 105, 106)에 OS 트랜지스터를 적용하여도 좋다.
또한, OS 트랜지스터는 오프 전류가 매우 낮다는 특성도 가진다. 트랜지스터(102, 104)에 OS 트랜지스터를 사용함으로써, 노드(FD)에서 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 그러므로, 회로 구성이나 동작 방법을 복잡하게 하지 않고 모든 화소에서 동시에 전하의 축적 동작을 수행하는 글로벌 셔터 방식을 적용할 수 있다.
또한, 상기에 한정되지 않고, OS 트랜지스터 및 채널 형성 영역에 Si을 사용한 트랜지스터(이하, Si 트랜지스터)를 임의로 조합하여 적용하여도 좋다. 또한, 모든 트랜지스터를 OS 트랜지스터 또는 Si 트랜지스터로 하여도 좋다. Si 트랜지스터로서는, 비정질 실리콘을 가지는 트랜지스터, 결정성 실리콘(대표적으로는 저온 폴리 실리콘, 단결정 실리콘 등)을 가지는 트랜지스터 등을 들 수 있다.
<구성예 2>
본 발명의 일 형태의 촬상 장치에는, 도 2에 도시된 화소(10b)의 구성을 사용하여도 좋다. 상기 구성에서는 회로(11)와 회로(12)의 접속 위치가 화소(10a)와 다르고, 노드(FD)에 회로(11)가 접속된다. 상기 구성에서는, 트랜지스터(104)의 소스 및 드레인 중 다른 쪽, 커패시터(108)의 한쪽 전극, 트랜지스터(105)의 게이트, 트랜지스터(102)의 소스 및 드레인 중 한쪽, 및 커패시터(107)의 한쪽 전극을 접속하는 배선이 노드(FD)가 된다. 회로(11), 회로(12), 및 이들과 접속되는 배선의 구성은 화소(10a)와 같다.
<구성예 3>
본 발명의 일 형태의 촬상 장치에는, 도 3에 도시된 화소(10c)의 구성을 사용하여도 좋다. 상기 구성에서는 회로(12)에 있어서의 트랜지스터(104)의 접속 위치가 도 1에 도시된 화소(10a)와 상이하다. 트랜지스터(104)의 소스 및 드레인 중 한쪽은 광전 변환 디바이스(101)의 다른 쪽 전극(애노드)과 전기적으로 접속되고, 트랜지스터(104)의 소스 및 드레인 중 다른 쪽은 배선(122)과 전기적으로 접속된다. 이들 외의 구성은 화소(10a)와 같다.
상기 구성에서는 노드(FD)는 트랜지스터(102)의 소스 및 드레인 중 한쪽, 커패시터(107)의 한쪽 전극, 커패시터(108)의 한쪽 전극, 트랜지스터(105)의 게이트, 및 광전 변환 디바이스(101)의 한쪽 전극(캐소드)을 접속하는 배선이다. 또한, 노드(FD)의 전위는 광전 변환 디바이스(101)의 다른 쪽 전극(애노드)에 분배되는 전위를 포함하여 확정된다.
트랜지스터(104)는 노드(FD)의 전위를 제어하는 기능을 가진다. 구체적으로는, 노드(FD)의 전위의 초기화 및 유지의 동작에 사용된다. 화소(10a)에서는, 트랜지스터(104)를 비도통으로 함으로써, 광전 변환 디바이스(101)와 노드(FD)의 도통을 차단하여, 노드(FD)의 전위를 확정하는 동작을 수행한다.
화소(10c)에서는, 트랜지스터(104)를 비도통으로 함으로써 광전 변환 디바이스(101)의 다른 쪽 전극(애노드)과 배선(122)의 도통을 차단한다. 트랜지스터(104)를 비도통으로 하면 광전 변환 디바이스(101)의 애노드의 전위가 상승하여 캐소드와 애노드의 전위차가 순방향 전압(Vf)에 가까워져, 광전 변환 디바이스(101)의 동작은 정지한다. 따라서, 노드(FD)의 전위를 확정할 수 있다.
<회로(12)의 변형예>
상술한 화소(10a, 10b, 10c)는 노드(FD)의 리셋 전위를 광전 변환 디바이스(101)의 애노드보다 높은 전압으로 하고, 역 바이어스가 가해지는 방향으로 광전 변환 디바이스(101)를 접속하는 구성이다.
이 외의 구성으로서, 도 4의 (A), (B)에 도시된 회로(12)의 변형예와 같이, 노드(FD)의 리셋 전위를 광전 변환 디바이스(101)의 캐소드보다 낮은 전압으로 하고, 역 바이어스가 가해지는 방향으로 광전 변환 디바이스(101)를 접속하는 구성이어도 좋다. 도 4의 (A)에 도시된 회로(12)는 화소(10a, 10b)의 변형예로서 적용할 수 있고, 도 4의 (B)에 도시된 회로(12)는 화소(10c)의 변형예로서 적용할 수 있다.
또한, 도 4의 (A), (B)에 도시된 구성에서는, 노드(FD)가 음의 전위가 되도록 동작시키는 것이 바람직하다. 따라서, 적어도 트랜지스터(105)에는 p 채널형 트랜지스터를 사용하는 것이 바람직하다.
<회로(11)의 동작>
도 2에 도시된 회로(11)와 회로(12)의 접속 구성을 예로 들어, 회로(11)에 있어서의 전압의 가산 동작을 설명한다. 우선, 트랜지스터(102)를 도통시키고, 노드(FD)에 배선(123)의 전위 "VRS1"(리셋 전위 1)을 기록한다. 또한, 트랜지스터(103)를 도통시키고, 커패시터(107)의 다른 쪽 전극에 배선(124)의 전위 "VREF"(참조 전위)를 공급한다. 이때, 커패시터(107)에는 전위 "VRS1-VREF"가 유지된다. 다음으로, 노드(FD)를 플로팅으로 하고, 커패시터(107)의 다른 쪽 전극에 배선(124)의 전위 "VRS2"(리셋 전위 2)를 공급한다.
이때, 커패시터(107)의 용량값을 C107, 노드(FD)의 용량값을 CFD로 하면, 노드(FD)의 전위는 "VRS1+(C107/(C107+CFD))×(VRS2-VREF)"가 된다. 여기서, C107의 값이 CFD보다 충분히 크고, CFD의 값을 무시할 수 있게 되면, 노드(FD)의 전위는 "VRS1+VRS2-VREF"가 된다.
따라서, "VRS1"="VRS2", "VREF"=0V이고, C107이 CFD에 비하여 충분히 크면 노드(FD)의 전위는 "2VRS1"에 가까워진다. 즉, 화소에 공급할 수 있는 전압의 약 2배가 되는 전압을 리셋 전위로서 노드(FD)에 공급할 수 있게 된다.
노드(FD)에 공급된 고전압의 리셋 전위는 광전 변환 디바이스(101)에 공급할 수 있다. "VRS1", "VRS2"로서 적절한 전압을 공급함으로써, 전용 고전압 전원을 사용하지 않고 애벌란시 포토다이오드를 동작시킬 수 있다.
<구성예 1의 동작>
다음으로, 화소(10a)의 동작의 일례를 도 5의 (A)의 타이밍 차트를 사용하여 설명한다. 또한, 본 명세서에 있어서의 타이밍 차트의 설명에 있어서는, 고전위를 "HH" 또는 "H"("HH">"H"), 저전위를 "L", 리셋 전위를 "VRS1" 또는 "VRS2", 참조 전위를 "VREF"로 나타낸다. 배선(121)에는 항상 "H"가 공급되고, 배선(122)에는 항상 "L"이 공급되는 상태로 한다.
또한 여기서는 전위의 분배, 결합, 또는 손실에서 회로의 구성이나 동작 타이밍 등에 기인하는 자세한 변화는 감안하지 않는다. 또한, 커패시터를 사용한 용량 결합에 의한 전위의 변화는 상기 커패시터와, 접속되는 요소의 용량비에 의존하지만, 설명을 명료화하기 위하여 상기 요소의 용량값은 충분히 작은 값으로 가정한다.
기간(T1)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VREF", 배선(125)의 전위를 "H", 배선(126)의 전위를 "H", 배선(127)의 전위를 "H", 배선(128)의 전위를 "L"로 하면, 트랜지스터(102, 104)가 도통되고, 노드(FD)에는 배선(123)의 전위 "VRS1"이 공급된다. 또한, 트랜지스터(103)가 도통되고, 커패시터(107)의 다른 쪽 전극에 배선(124)의 전위 "VREF"가 공급된다. 상기 동작에 있어서, 커패시터(107)에는 "VRS1-VREF"가 유지된다.
기간(T2)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VRS2", 배선(125)의 전위를 "L", 배선(126)의 전위를 "H", 배선(127)의 전위를 "H", 배선(128)의 전위를 "L"로 하면, 커패시터(107)의 다른 쪽 전극에는 배선(124)의 전위"VRS2"가 공급된다. 이때, 커패시터(107)의 용량 결합에 의하여 노드(FD)의 전위는 "VRS1+VRS2'"가 된다(리셋 동작).
회로(11)의 동작에서 설명한 바와 같이, C107의 값이 CFD의 값보다 충분히 크고, CFD의 값을 무시할 수 있게 되면, 노드(FD)의 전위는 "VRS1+VRS2-VREF"가 된다. 여기서, "VREF"가 0V이고, CFD가 실제로는 무시할 수 없는 값을 가지는 것으로 가정하면, 노드(FD)의 전위는 "VRS1+VRS2'"로 나타낼 수 있다.
"VRS1" 및 "VRS2"는 "VRS1+VRS2'"로 광전 변환 디바이스(101)가 애벌란시 증배 특성을 나타내는 전압에 도달하도록 설정하는 것이 바람직하다. 예를 들어, "VRS1" 및 "VRS2"는 광전 변환 디바이스(101)가 애벌란시 증배 특성을 나타내는 전압의 1/2보다 높은 전압으로 한다.
또한, 기간(T2)에서는 광전 변환 디바이스(101)의 동작에 따라 노드(FD)의 전위가 저하된다(축적 동작).
기간(T3)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VRS2", 배선(125)의 전위를 "L", 배선(126)의 전위를 "L", 배선(127)의 전위를 "L", 배선(128)의 전위를 "L"로 하면, 노드(FD)의 전위는 확정되고 유지된다(유지 동작).
기간(T4)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VRS2", 배선(125)의 전위를 "L", 배선(126)의 전위를 "L", 배선(127)의 전위를 "L", 배선(128)의 전위를 "H"로 하면, 트랜지스터(106)가 도통되고, 트랜지스터(105)의 소스 폴로어 동작에 의하여 노드(FD)의 전위가 배선(129)에 판독된다(판독 동작).
이상이 도 1에 도시된 화소(10a)의 동작의 일례이다. 또한, 도 4의 (A)에 도시된 회로(12)를 적용하는 경우에는, "VRS1" 및 "VRS2"에 음의 전위를 사용하면 좋다.
<구성예 2, 3의 동작>
다음으로, 화소(10b, 10c)의 동작의 일례를 도 5의 (B)의 타이밍 차트를 사용하여 설명한다. 또한, 화소(10b, 10c)는 회로 요소의 접속 형태가 상이하지만, 동일한 타이밍 차트로 동작할 수 있다.
기간(T1)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VREF", 배선(125)의 전위를 "H", 배선(126)의 전위를 "H", 배선(127)의 전위를 "L", 배선(128)의 전위를 "L"로 하면, 트랜지스터(102)가 도통되고, 노드(FD)에는 배선(123)의 전위 "VRS1"이 공급된다. 또한, 트랜지스터(103)가 도통되고, 커패시터(107)의 다른 쪽 전극에 배선(124)의 전위 "VREF"가 공급된다. 상기 동작에 있어서, 커패시터(107)에는 "VRS1-VREF"가 유지된다.
기간(T2)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VRS2", 배선(125)의 전위를 "L", 배선(126)의 전위를 "H", 배선(127)의 전위를 "L", 배선(128)의 전위를 "L"로 하면, 커패시터(107)의 다른 쪽 전극에는 배선(124)의 전위"VRS2"가 공급된다. 이때, 커패시터(107)의 용량 결합에 의하여, 노드(FD)의 전위는 "VRS1+VRS2'"가 된다(리셋 동작).
회로(11)의 동작에서 설명한 바와 같이, C107의 값이 CFD의 값보다 충분히 크고, CFD의 값을 무시할 수 있게 되면, 노드(FD)의 전위는 "VRS1+VRS2-VREF"가 된다. 여기서, "VREF"가 0V이고 CFD가 실제로는 무시할 수 없는 값을 가지는 것으로 가정하면, 노드(FD)의 전위는 "VRS1+VRS2'"로 나타낼 수 있다.
기간(T3)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VRS2", 배선(125)의 전위를 "L", 배선(126)의 전위를 "L", 배선(127)의 전위를 "H", 배선(128)의 전위를 "L"로 하면, 광전 변환 디바이스(101)의 동작에 따라 노드(FD)의 전위가 저하된다(축적 동작).
기간(T4)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VRS2", 배선(125)의 전위를 "L", 배선(126)의 전위를 "L", 배선(127)의 전위를 "L", 배선(128)의 전위를 "L"로 하면, 노드(FD)의 전위는 확정되고 유지된다(유지 동작).
기간(T5)에 있어서, 배선(123)의 전위를 "VRS1", 배선(124)의 전위를 "VRS2", 배선(125)의 전위를 "L", 배선(126)의 전위를 "L", 배선(127)의 전위를 "L", 배선(128)의 전위를 "H"로 하면, 트랜지스터(106)가 도통되고, 트랜지스터(105)의 소스 폴로어 동작에 의하여 노드(FD)의 전위가 배선(129)에 판독된다(판독 동작).
이상이 도 2에 도시된 화소(10b) 및 도 3에 도시된 화소(10c)의 동작의 일례이다. 또한, 화소(10b)에 도 4의 (A)에 도시된 회로(12)를 적용하는 경우, 및 화소(10c)에 도 4의 (B)에 도시된 회로(12)를 적용하는 경우에는, "VRS1" 및 "VRS2"에 음의 전위를 사용하면 좋다.
<구성예 1, 2, 3의 변형예>
본 발명의 일 형태에 있어서는, 도 6의 (A), (B)에 예시한 바와 같이, 트랜지스터에 백 게이트를 제공한 구성으로 하여도 좋다. 도 6의 (A)는 백 게이트가 프런트 게이트와 전기적으로 접속된 구성을 나타내고, 온 전류를 높이는 효과를 가진다. 도 6의 (B)는 백 게이트가 정전위를 공급할 수 있는 배선과 전기적으로 접속된 구성을 도시한 것이고, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 도 6의 (A), (B)를 조합하는 등 각각의 트랜지스터가 적절한 동작을 수행할 수 있는 구성으로 하여도 좋다. 또한 화소 회로가, 백 게이트가 제공되지 않은 트랜지스터를 가져도 좋다. 또한, 트랜지스터에 백 게이트를 제공하는 구성은, 화소(10a 내지 10c) 모두에 적용할 수 있다.
또한, 화소(10a, 10b)의 변형예로서, 회로(11)는 도 7의 (A), (B)에 도시된 바와 같이, 트랜지스터(102)의 소스 및 드레인 중 한쪽과 커패시터(107)의 한쪽 전극이 트랜지스터(104)를 통하여 전기적으로 접속되는 구성이어도 좋다.
또한, 화소(10a, 10b, 10c)는 변형되면 복수의 화소에서 소스 폴로어 회로를 공유할 수 있다. 예를 들어, 도 8에 도시된 구성으로 한다. 도 8은 화소(10a)를 기본 구성으로 하고, 적절한 요소를 더한 구성이고, 글로벌 셔터 방식에도 대응할 수 있다. 복수의 화소에서 소스 폴로어 회로를 공유함으로써, 화소 하나당 트랜지스터의 개수를 줄일 수 있다.
도 8은 수직 방향의 4개의 화소에서 리셋 회로(트랜지스터(111)) 및 소스 폴로어 회로(트랜지스터(105))를 공유하는 공유형 화소 회로의 구성을 도시한 것이다. 화소(10a')(화소(10a'[1] 내지 10a'[4]))는 화소(10a)가 가지는 요소 이외에, 커패시터(109), 트랜지스터(110)를 가진다.
커패시터(109)의 한쪽 전극은 트랜지스터(104)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 트랜지스터(104)의 소스 및 드레인 중 다른 쪽은 트랜지스터(110)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(110)의 소스 및 드레인 중 다른 쪽은 트랜지스터(111)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(111)의 소스 및 드레인 중 한쪽은 트랜지스터(105)의 게이트와 전기적으로 접속된다.
커패시터(109)의 다른 쪽 전극 및 트랜지스터(111)의 소스 및 드레인 중 다른 쪽은 예를 들어 GND 배선 등의 기준 전위선과 전기적으로 접속된다. 트랜지스터(110)의 게이트는 배선(130)과 전기적으로 접속된다. 트랜지스터(111)의 게이트는 배선(131)과 전기적으로 접속된다. 배선(130)(배선(130[1] 내지 130[4])) 및 배선(131)은 각 트랜지스터의 도통을 제어하는 신호선으로서 기능시킬 수 있다.
화소(10a'[1] 내지 10a'[4]) 각각에 있어서의 트랜지스터(110)의 소스 및 드레인 중 다른 쪽, 트랜지스터(111)의 소스 및 드레인 중 한쪽, 및 트랜지스터(105)의 게이트가 접속되는 배선이 노드(FD)가 된다. 또한, 트랜지스터(104)의 소스 및 드레인 중 다른 쪽, 커패시터(109)의 한쪽 전극, 및 트랜지스터(110)의 소스 및 드레인 중 한쪽을 접속하는 배선을 노드(AD)로 한다. 노드(AD)는 각 화소에서 촬상한 데이터를 유지하는 기능을 가진다.
도 8에 도시된 공유형 화소 회로의 동작을 도 9에 도시된 타이밍 차트를 사용하여 설명한다. 또한, 상기 동작은 모든 화소에서 동시에 축적 동작을 수행하는 글로벌 셔터 방식이다.
기간(T1 내지 T3)의 동작은 화소(10a)의 동작의 설명을 참조할 수 있다. 또한, 축적 동작에서 취득한 데이터는 노드(AD[1] 내지 AD[4])에 유지된다.
기간(T4)에서 배선(131)의 전위를 "H"로 하면 트랜지스터(111)가 도통되고 노드(FD)의 전위가 리셋된다. 리셋 전위로서는, 예를 들어 GND 또는 0V 등으로 할 수 있다.
기간(T5)에서 배선(131)의 전위를 "L", 배선(130[1])의 전위를 "H", 배선(128)의 전위를 "H"로 하면, 트랜지스터(110)가 도통되고 노드(AD[1])의 전위가 노드(FD)에 분배된다. 또한, 트랜지스터(105)의 소스 폴로어 동작 및 트랜지스터(106)의 도통에 의하여, 노드(FD)의 전위에 따른 전위가 배선(129)에 판독된다.
노드(AD[2] 내지 AD[4])에는 데이터가 유지되어 있기 때문에, 기간(T6 내지 T12)에서 상기 동작을 반복함으로써, 화소(10a'[1] 내지 10a'[4])로부터 데이터를 판독할 수 있다.
상기 설명과 마찬가지로, 화소(10b 및 10c)도 공유형 화소 회로의 구성으로 할 수 있다. 도 10은 수직 방향의 4개의 화소의 공유형 화소 회로에 화소(10b)를 적용한 구성(화소(10b'[1] 내지 10b'[4]))을 도시한 것이다. 도 11은 수직 방향의 4개의 화소의 공유형 화소 회로에 화소(10c)를 적용한 구성(화소(10c'[1] 내지 10c'[4]))을 도시한 것이다. 어느 공유형 화소 회로도 도 12에 도시된 타이밍 차트로 동작시킬 수 있다.
도 13은 본 발명의 일 형태의 촬상 장치의 회로 구성을 설명하는 블록도의 일례이다. 상기 촬상 장치는 매트릭스상으로 배열된 화소(10)를 가지는 화소 어레이(21)와, 화소 어레이(21)의 행을 선택하는 기능을 가지는 회로(22)(로 드라이버(row driver))와, 화소(10)로부터 데이터를 판독하는 기능을 가지는 회로(23)와, 전원 전위를 공급하는 회로(28)를 가진다. 화소(10)에는 화소(10a, 10b, 10c) 및 그 변형예 중 어느 것을 사용할 수 있다.
회로(23)는 화소 어레이(21)의 열을 선택하는 기능을 가지는 회로(24)(칼럼 드라이버(column driver))와, 화소(10)의 출력 데이터에 대하여 상관 이중 샘플링 처리를 수행하기 위한 회로(25)(CDS 회로)와, 회로(25)로부터 출력된 아날로그 데이터를 디지털 데이터로 변환하는 기능을 가지는 회로(26)(A/D 변환 회로 등)를 가진다.
회로(23)는 배선(129)과 전기적으로 접속되고, 화소(10)가 출력하는 데이터를 디지털 데이터로 변환한 후에 외부에 출력할 수 있다. 예를 들어, 뉴럴 네트워크, 기억 장치, 표시 장치, 통신 장치 등을 출력처로 할 수 있다.
다음으로, 화소 회로의 동작에 관한 시뮬레이션 결과를 설명한다. 시뮬레이션은 도 1에 도시된 화소(10a) 및 도 2에 도시된 화소(10b)를 상정하고, 노드(FD)의 전위를 산출하였다.
시뮬레이션에 사용한 파라미터는 이하와 같고, 트랜지스터 크기는 L/W=3μm/10μm(트랜지스터(102, 103, 104)), L/W=3μm/50μm(트랜지스터(105, 106)), 커패시터(107)의 용량값은 200fF, 커패시터(108)의 용량값은 100fF(화소(10a)는 설정되지 않았음), 광전 변환 디바이스(101)의 용량값은 20fF, 리셋 전위 1(VRS1)은 20V, 리셋 전위 2(VRS2)는 26V로 하였다. 또한, 트랜지스터의 게이트에 인가하는 전압은 "H"로서 +26V 또는 +46V, "L"로서 0V로 하였다. 또한, 회로 시뮬레이션 소프트웨어로서는 SPICE를 사용하였다.
도 14의 (A)는 도 5의 (A)의 타이밍 차트에 따라 화소(10a)를 동작시켰을 때의 시뮬레이션 결과이다. 가로축은 시간, 세로축(왼쪽)은 게이트 배선(GL1, GL2)에 공급되는 전압, 세로축(오른쪽)은 노드(FD)의 전압을 나타낸다. 또한, GL1은 배선(125), GL2는 배선(126)에 상당한다.
노드(FD)에 VRS1이 기록된 후, 용량비에 따라 VRS2가 부가되고, 고전압(VRS1+VRS2')이 생성될 수 있다는 것이 확인되었다.
도 14의 (B)는 도 5의 (B)의 타이밍 차트에 따라 화소(10b)를 동작시켰을 때의 시뮬레이션 결과이다. 화소(10a)와 마찬가지로, 노드(FD)에 VRS1이 기록된 후, 용량비에 따라 VRS2가 부가되고, 고전압(VRS1+VRS2')이 생성될 수 있다는 것이 확인되었다.
이상의 시뮬레이션 결과에 의하여, 본 발명의 일 형태를 사용함으로써, 고전압 전원 회로를 사용하지 않고 화소 내에서 고전압을 생성할 수 있고, 애벌란시 포토다이오드의 동작이 가능하게 되는 것이 확인되었다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 촬상 장치의 구조예 등에 대하여 설명한다.
도 15의 (A), (B)에 촬상 장치가 가지는 화소의 구조를 예시하였다. 도 15의 (A)에 도시된 화소는, 층(561 및 562)의 적층 구조를 가지는 예이다.
층(561)은 광전 변환 디바이스(101)를 가진다. 광전 변환 디바이스(101)는 도 15의 (C)에 도시된 바와 같이 층(565a)과, 층(565b)과, 층(565c)의 적층으로 할 수 있다.
도 15의 (C)에 도시된 광전 변환 디바이스(101)는 pn 접합형 포토다이오드이고, 예를 들어 층(565a)에 p+형 반도체를, 층(565b)에 n형 반도체를, 층(565c)에 n+형 반도체를 사용할 수 있다. 또는, 층(565a)에 n+형 반도체를, 층(565b)에 p형 반도체를, 층(565c)에 p+형 반도체를 사용하여도 좋다. 또는, 층(565b)을 i형 반도체로 한 pin 접합형 포토다이오드이어도 좋다.
상기 pn 접합형 포토다이오드 또는 pin 접합형 포토다이오드는 단결정 실리콘을 사용하여 형성할 수 있다. 또한 pin 접합형 포토다이오드는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘 등의 박막을 사용하여 형성할 수도 있다.
또한 층(561)이 가지는 광전 변환 디바이스(101)는 도 15의 (D)에 도시된 바와 같이, 층(566a)과, 층(566b)과, 층(566c)과, 층(566d)의 적층으로 하여도 좋다. 도 15의 (D)에 도시된 광전 변환 디바이스(101)는 애벌란시 포토다이오드의 일례이고, 층(566a), 층(566d)은 전극에 상당하고, 층(566b), 층(566c)은 광전 변환부에 상당한다.
층(566a)에는 저항이 낮은 금속층 등을 사용하는 것이 바람직하다. 예를 들어, 알루미늄, 타이타늄, 텅스텐, 탄탈럼, 은, 또는 이들의 적층을 사용할 수 있다.
층(566d)에는 가시광에 대하여 높은 투광성을 가지는 도전층을 사용하는 것이 바람직하다. 예를 들어, 인듐 산화물, 주석 산화물, 아연 산화물, 인듐-주석 산화물, 갈륨-아연 산화물, 인듐-갈륨-아연 산화물, 또는 그래핀 등을 사용할 수 있다. 또한 층(566d)을 생략하는 구성으로 할 수도 있다.
광전 변환부의 층(566b), 층(566c)은 예를 들어 셀레늄계 재료를 광전 변환층으로 한 pn 접합형 포토다이오드의 구성으로 할 수 있다. 층(566b)으로서는 p형 반도체인 셀레늄계 재료를 사용하고, 층(566c)으로서는 n형 반도체인 갈륨 산화물 등을 사용하는 것이 바람직하다.
셀레늄계 재료를 사용한 광전 변환 디바이스는 가시광에 대한 외부 양자 효율이 높다는 특성을 가진다. 상기 광전 변환 디바이스에서는, 애벌란시 증배를 이용함으로써, 입사하는 광(Light)의 양에 대한 전자의 증폭을 크게 할 수 있다. 또한 셀레늄계 재료는 광 흡수 계수가 높기 때문에, 광전 변환층을 박막으로 제작할 수 있다는 등의 생산상의 이점을 가진다. 셀레늄계 재료의 박막은 진공 증착법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
셀레늄계 재료로서는, 단결정 셀레늄이나 다결정 셀레늄 등의 결정성 셀레늄, 비정질 셀레늄, 구리, 인듐, 셀레늄의 화합물(CIS), 또는 구리, 인듐, 갈륨, 셀레늄의 화합물(CIGS) 등을 사용할 수 있다.
n형 반도체는 밴드 갭이 넓고 가시광에 대하여 투광성을 가지는 재료로 형성하는 것이 바람직하다. 예를 들어, 아연 산화물, 갈륨 산화물, 인듐 산화물, 주석 산화물, 또는 이들이 혼재된 산화물 등을 사용할 수 있다. 또한 이들의 재료는 정공 주입 저지층으로서의 기능도 가지고, 암전류를 작게 할 수도 있다.
또한, 층(561)이 가지는 광전 변환 디바이스(101)는 도 15의 (E)에 도시된 바와 같이, 층(567a)과, 층(567b)과, 층(567c)과, 층(567d)과, 층(567e)의 적층으로 하여도 좋다. 도 15의 (E)에 도시된 광전 변환 디바이스(101)는 유기 광 도전막의 일례이고, 층(567a), 층(567e)은 전극에 상당하고, 층(567b), 층(567c), 층(567d)은 광전 변환부에 상당한다.
광전 변환부의 층(567b), 층(567d) 중 어느 한쪽은 정공 수송층, 다른 쪽은 전자 수송층으로 할 수 있다. 또한, 층(567c)은 광전 변환층으로 할 수 있다.
정공 수송층으로서는 예를 들어 산화 몰리브데넘 등을 사용할 수 있다. 전자 수송층으로서는 예를 들어 C60, C70 등의 풀러렌, 또는 이들의 유도체 등을 사용할 수 있다.
광전 변환층으로서는, n형 유기 반도체 및 p형 유기 반도체의 혼합층(벌크 헤테로 접합 구조)을 사용할 수 있다.
도 15의 (A)에 도시된 층(562)으로서는, 예를 들어 실리콘 기판을 사용할 수 있다. 상기 실리콘 기판은 Si 트랜지스터 등을 가진다. 상기 Si 트랜지스터를 사용하여, 화소 회로 외에, 상기 화소 회로를 구동하는 회로, 화상 신호의 판독 회로, 화상 처리 회로 등을 제공할 수 있다. 구체적으로는, 실시형태 1에서 설명한 화소 회로 및 주변 회로(화소(10), 회로(22, 23, 28) 등)가 가지는 일부 또는 모든 트랜지스터를 층(562)에 제공할 수 있다.
또한, 화소는 도 15의 (B)에 도시된 바와 같이 층(561), 층(563), 및 층(562)의 적층 구조를 가져도 좋다.
층(563)은 OS 트랜지스터(예를 들어, 화소(10a)의 트랜지스터(102, 103, 104) 등)를 가질 수 있다. 이때, 층(562)은 Si 트랜지스터(예를 들어 화소(10a)의 트랜지스터(105, 106) 등)를 가져도 좋다. 또한, 실시형태 1에서 설명한 주변 회로가 가지는 일부의 트랜지스터를 층(563)에 제공하여도 좋다.
상기 구성으로 함으로써, 화소 회로를 구성하는 요소 및 주변 회로를 복수의 층에 분산시켜, 상기 요소끼리 또는 상기 요소와 상기 주변 회로를 중첩시켜 제공할 수 있기 때문에, 촬상 장치의 면적을 작게 할 수 있다. 또한, 도 15의 (B)의 구성에서, 층(562)을 지지 기판으로 하고, 층(561) 및 층(563)에 화소(10) 및 주변 회로를 제공하여도 좋다.
OS 트랜지스터에 사용하는 반도체 재료로서는 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 금속 산화물을 사용할 수 있다. 대표적으로는 인듐을 포함한 산화물 반도체 등이 있고, 예를 들어 후술하는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor) 또는 CAC(Cloud-Aligned Composite)-OS 등을 사용할 수 있다. CAAC-OS는 결정을 구성하는 원자가 안정적이고, 신뢰성을 중시하는 트랜지스터 등에 적합하다. 또한 CAC-OS는 고이동도 특성을 나타내기 때문에, 고속 구동을 수행하는 트랜지스터 등에 적합하다.
OS 트랜지스터는 반도체층의 에너지 갭이 크기 때문에, 수 yA/μm(채널 폭 1μm당 전류값)라는 매우 낮은 오프 전류 특성을 나타낸다. 또한 OS 트랜지스터는 임팩트 이온화, 애벌란시 항복, 및 단채널 효과 등이 일어나지 않는다는 등, Si 트랜지스터와는 상이한 특징을 가지고, 내압이 높고 신뢰성이 높은 회로를 형성할 수 있다. 또한 Si 트랜지스터에서 문제가 되는 결정성의 불균일성에 기인하는 전기 특성의 편차도 OS 트랜지스터에서는 일어나기 어렵다.
OS 트랜지스터가 가지는 반도체층은, 예를 들어 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함하는 In-M-Zn계 산화물로 표기되는 막으로 할 수 있다.
반도체층을 구성하는 산화물 반도체가 In-M-Zn계 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8 등이 바람직하다. 또한 성막되는 반도체층의 원자수비는 각각 상기 스퍼터링 타깃에 포함된 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
반도체층으로서는 캐리어 밀도가 낮은 산화물 반도체를 사용한다. 예를 들어 반도체층에는 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더욱더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체를 사용할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. 상기 산화물 반도체는 결함 준위 밀도가 낮고, 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 가지는 것을 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여 반도체층의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층을 구성하는 산화물 반도체에 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산소 결손이 증가되어 n형화된다. 그래서, 반도체층에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면, 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그래서, 반도체층에서의 알칼리 금속 또는 알칼리 토금속의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 반도체층을 구성하는 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 결과적으로, 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그래서, 반도체층에서의 질소 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한 반도체층을 구성하는 산화물 반도체에 수소가 포함되면 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성이 되는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
산소 결손에 수소가 들어간 결함은 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서 도너 농도가 아니라 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉 본 명세서 등에 기재된 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
따라서 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 반도체층은 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어 c축으로 배향된 결정을 가지는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
비정질 구조의 산화물 반도체막은 예를 들어 원자 배열이 무질서하며 결정 성분을 가지지 않는다. 또는, 비정질 구조의 산화물 반도체막은 예를 들어 완전한 비정질 구조이며 결정부를 가지지 않는다.
또한 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종류 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어 상술한 영역 중 어느 2종류 이상의 영역을 포함한 단층 구조 또는 적층 구조를 가지는 경우가 있다.
비단결정 반도체층의 일 형태인 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 아래에서 설명한다.
CAC-OS란 예를 들어 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성이다. 또한 아래에서는 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수의 종류가 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(이후, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이후, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(이후, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이후, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리됨으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 중에 균일하게 분포된 구성(이후, 클라우드상(cloud-like)이라고도 함)이다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합된 구성을 가지는 복합 산화물 반도체이다. 또한 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다"라고 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어진 하나의 화합물을 뜻하는 경우가 있다. 대표예로서, InGaO3(ZnO)m1(m1은 자연수임) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수임)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조란 복수의 IGZO의 나노 결정이 c축 배향을 가지고, 또한 a-b면에서는 배향되지 않고 연결된 결정 구조를 뜻한다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함한 재료 구성에서, 일부에 Ga을 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 뜻한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소이다.
또한 CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga을 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역 사이의 경계는 명확히 관찰될 수 없는 경우가 있다.
또한 갈륨 대신에 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 뜻한다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건에서 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때 명확한 피크가 관찰되지 않는 특징을 가진다. 즉, X선 회절 측정에서 측정 영역의 a-b면 방향 및 c축 방향의 배향은 보이지 않는 것을 알 수 있다.
또한 CAC-OS는 프로브 직경이 1nm인 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 링 형상으로 휘도가 높은 영역(링 영역)이 관측되고, 이 링 영역에 복수의 휘점이 관측된다. 따라서, 이 전자선 회절 패턴에 의거하여 CAC-OS의 결정 구조는 평면 방향 및 단면 방향에서 배향성을 가지지 않는 nc(nano-crystal) 구조를 가지는 것을 알 수 있다.
또한 예를 들어 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 얻은 EDX 매핑에 의하여, In-Ga-Zn 산화물의 CAC-OS는 GaOX3 등이 주성분인 영역과, Inx2ZnY2OZ2 또는 InOx1이 주성분인 영역이 편재하고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어 각 원소를 주성분으로 하는 영역이 모자이크 패턴이 되는 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써 누설 전류가 억제되어 양호한 스위칭 동작을 실현할 수 있다.
따라서, CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서, CAC-OS는 다양한 반도체 장치의 구성 재료로서 적합하다.
도 16의 (A)는 도 15의 (A)에 도시된 화소의 단면의 일례를 설명하는 도면이다. 층(561)은 광전 변환 디바이스(101)로서 실리콘을 광전 변환층으로 하는 pn 접합형 포토다이오드를 가진다. 층(562)은 Si 트랜지스터를 가지고, 도 16의 (A)에서는 화소(10b)를 예로 들어 화소 회로를 구성하는 트랜지스터(102, 104)를 예시하였다.
광전 변환 디바이스(101)에서, 층(565a)을 p+형 영역으로, 층(565b)을 n형 영역으로, 층(565c)을 n+형 영역으로 할 수 있다. 또한 층(565b)에는 전원선과 층(565c)을 접속하기 위한 영역(536)이 제공된다. 예를 들어, 영역(536)을 p+형 영역으로 할 수 있다.
도 16의 (A)에 도시된 Si 트랜지스터는 실리콘 기판(540)에 채널 형성 영역을 가지는 FIN형이고, 채널 폭 방향의 단면을 도 17의 (A)에 도시하였다. Si 트랜지스터는 도 17의 (B)에 도시된 바와 같이 플레이너형이어도 좋다.
또는, 도 17의 (C)에 도시된 바와 같이, 실리콘 박막의 반도체층(545)을 가지는 트랜지스터이어도 좋다. 반도체층(545)은 예를 들어 실리콘 기판(540) 위의 절연층(546) 위에 형성된 단결정 실리콘(SOI(Silicon on Insulator))으로 할 수 있다.
도 16의 (A)에서는, 층(561)이 가지는 요소와 층(562)이 가지는 요소의 전기적인 접속을 접합 기술에 의하여 얻는 구성예를 도시하였다.
층(561)에는 절연층(542), 도전층(533), 및 도전층(534)이 제공된다. 도전층(533) 및 도전층(534)은 절연층(542)에 매설된 영역을 가진다. 도전층(533)은 층(565a)과 전기적으로 접속된다. 도전층(534)은 영역(536)과 전기적으로 접속된다. 또한 절연층(542), 도전층(533), 및 도전층(534)의 표면은 각각 높이가 일치하도록 평탄화되어 있다.
층(562)에는 절연층(541), 도전층(531), 및 도전층(532)이 제공된다. 도전층(531) 및 도전층(532)은 절연층(541)에 매설된 영역을 가진다. 도전층(532)은 전원선과 전기적으로 접속된다. 도전층(531)은 트랜지스터(104)의 소스 또는 드레인과 전기적으로 접속된다. 또한 절연층(541), 도전층(531), 및 도전층(532)의 표면은 각각 높이가 일치하도록 평탄화되어 있다.
여기서, 도전층(531) 및 도전층(533)은 주성분이 동일한 금속 원소인 것이 바람직하다. 도전층(532) 및 도전층(534)은 주성분이 동일한 금속 원소인 것이 바람직하다. 또한 절연층(541) 및 절연층(542)은 동일한 성분으로 구성되는 것이 바람직하다.
예를 들어, 도전층(531, 532, 533, 534)에는 Cu, Al, Sn, Zn, W, Ag, Pt, 또는 Au 등을 사용할 수 있다. 접합의 용이성을 고려하여, 바람직하게는 Cu, Al, W, 또는 Au를 사용한다. 또한 절연층(541, 542)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 질화 타이타늄 등을 사용할 수 있다.
즉, 도전층(531)과 도전층(533)의 조합 및 도전층(532)과 도전층(534)의 조합 각각에 상술한 동일한 금속 재료를 사용하는 것이 바람직하다. 또한 절연층(541) 및 절연층(542) 각각에 상술한 동일한 절연 재료를 사용하는 것이 바람직하다. 상기 구성으로 함으로써, 층(561)과 층(562) 사이의 경계를 접합 위치로 하는 접합을 수행할 수 있다.
상기 접합에 의하여, 도전층(531)과 도전층(533)의 조합 및 도전층(532)과 도전층(534)의 조합 각각의 전기적인 접속을 얻을 수 있다. 또한 절연층(541)과 절연층(542) 사이의 기계적인 강도를 가지는 접속을 얻을 수 있다.
금속층들의 접합에는, 표면의 산화막 및 불순물의 흡착층 등을 스퍼터링 처리 등에 의하여 제거하고, 청정화 및 활성화된 표면들을 접촉시켜 접합하는 표면 활성화 접합법을 사용할 수 있다. 또는, 온도와 압력을 병용하여 표면들을 접합하는 확산 접합법 등을 사용할 수 있다. 둘 다 원자 레벨의 결합이 일어나기 때문에, 전기적뿐만 아니라 기계적으로도 우수한 접합을 얻을 수 있다.
또한 절연층들의 접합에는, 연마 등에 의하여 높은 평탄성을 얻은 후, 산소 플라스마 등으로 친수성 처리를 수행한 표면들을 접촉시켜 임시적으로 접합하고, 열처리에 의하여 탈수시켜 제대로 접합하는 친수성 접합법 등을 사용할 수 있다. 친수성 접합법도 원자 레벨의 결합이 일어나기 때문에, 기계적으로 우수한 접합을 얻을 수 있다.
층(561)과 층(562)을 접합하는 경우, 각각의 접합면에는 절연층과 금속층이 혼재하기 때문에, 예를 들어 표면 활성화 접합법 및 친수성 접합법을 조합하여 수행하면 좋다.
예를 들어, 연마 후에 표면을 청정화하고, 금속층의 표면에 산화 방지 처리를 수행한 후에, 친수성 처리를 수행하여 접합하는 방법 등을 사용할 수 있다. 또한 금속층의 표면을 Au 등의 난(難)산화성 금속으로 하고 친수성 처리를 수행하여도 좋다. 또한 상술한 방법 외의 접합 방법을 사용하여도 좋다.
도 16의 (B)는, 도 15의 (A)에 도시된 화소의 층(561)에 셀레늄계 재료를 광전 변환층으로 하는 pn 접합형 포토다이오드를 사용한 경우의 단면도이다. 한쪽 전극으로서 층(566a)을, 광전 변환층으로서 층(566b, 566c)을, 다른 쪽 전극으로서 층(566d)을 가진다.
이 경우, 층(561)은 층(562) 위에 직접 형성할 수 있다. 층(566a)은 트랜지스터(104)의 소스 또는 드레인과 전기적으로 접속된다. 층(566d)은 도전층(537)을 통하여 전원선과 전기적으로 접속된다. 또한, 층(561)에 유기 광 도전막을 사용한 경우에도 트랜지스터와의 접속 형태는 마찬가지이다.
도 18의 (A)는, 도 15의 (B)에 도시된 화소의 단면의 일례를 설명하는 도면이다. 층(561)은 광전 변환 디바이스(101)로서 실리콘을 광전 변환층으로 하는 pn 접합형 포토다이오드를 가진다. 층(562)은 Si 트랜지스터를 가지고, 도 18의 (A)에서는 화소(10b)를 예로 들어, 화소 회로를 구성하는 트랜지스터(105, 106)를 예시하였다. 층(563)은 OS 트랜지스터를 가지고, 화소 회로를 구성하는 트랜지스터(102, 104)를 예시하였다. 층(561)과 층(563)은 접합으로 전기적인 접속을 얻는 구성예를 나타내었다.
도 19의 (A)에 OS 트랜지스터의 자세한 사항을 도시하였다. 도 19의 (A)에 도시된 OS 트랜지스터는 산화물 반도체층 및 도전층의 적층 위에 절연층을 제공하고, 상기 산화물 반도체층에 도달하는 홈을 제공함으로써 소스 전극(205) 및 드레인 전극(206)을 형성하는 셀프 얼라인형 구성이다.
OS 트랜지스터는 산화물 반도체층에 형성되는 채널 형성 영역, 소스 영역(203) 및 드레인 영역(204) 이외에 게이트 전극(201), 게이트 절연막(202)을 가지는 구성으로 할 수 있다. 상기 홈에는 적어도 게이트 절연막(202) 및 게이트 전극(201)이 제공된다. 상기 홈에는 산화물 반도체층(207)이 더 제공되어 있어도 좋다.
OS 트랜지스터는 도 19의 (B)에 도시된 바와 같이 게이트 전극(201)을 마스크로 하고 산화물 반도체층에 소스 영역 및 드레인 영역을 형성하는 셀프 얼라인형의 구성으로 하여도 좋다.
또는, 도 19의 (C)에 도시된 바와 같이, 소스 전극(205) 또는 드레인 전극(206)과 게이트 전극(201)이 중첩되는 영역을 가지는 비셀프 얼라인형 톱 게이트형 트랜지스터이어도 좋다.
트랜지스터(102, 104)는 백 게이트(535)를 가지는 구성을 나타내었지만, 백 게이트를 가지지 않는 구조이어도 좋다. 백 게이트(535)는 도 19의 (D)에 도시된 트랜지스터의 채널 폭 방향의 단면도와 같이, 대향하여 제공되는 트랜지스터의 프런트 게이트와 전기적으로 접속되어도 좋다. 또한, 도 19의 (D)는 도 18의 (A)의 트랜지스터를 예로 들어 도시한 것이지만, 이 이외의 구조의 트랜지스터도 마찬가지이다. 또는, 백 게이트(535)에 프런트 게이트와 상이한 고정 전위를 공급할 수 있는 구성이어도 좋다.
OS 트랜지스터가 형성되는 영역과 Si 트랜지스터가 형성되는 영역 사이에는, 수소의 확산을 방지하는 기능을 가지는 절연층(543)이 제공된다. 트랜지스터(105, 106)의 채널 형성 영역 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단한다. 한편, 트랜지스터(102, 104)의 채널 형성 영역의 근방에 제공되는 절연층 내의 수소는 산화물 반도체층 내에 캐리어를 생성하는 요인 중 하나가 된다.
절연층(543)에 의하여 한쪽의 층에 수소를 가둠으로써 트랜지스터(105, 106)의 신뢰성을 향상시킬 수 있다. 또한 한쪽 층으로부터 다른 쪽 층으로의 수소의 확산이 억제됨으로써 트랜지스터(102, 104)의 신뢰성도 향상시킬 수 있다.
절연층(543)으로서는, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
도 18의 (B)는, 도 15의 (B)에 도시된 화소의 층(561)에 셀레늄계 재료를 광전 변환층으로 하는 pn 접합형 포토다이오드를 사용한 경우의 단면도이다. 층(561)은 층(563) 위에 직접 형성할 수 있다. 층(561, 562, 563)의 자세한 내용은 상술한 설명을 참조할 수 있다. 또한, 층(561)에 유기 광 도전막을 사용한 경우에도 트랜지스터와의 접속 형태는 마찬가지이다.
도 20의 (A)는 본 발명의 일 형태의 촬상 장치의 화소에 컬러 필터 등을 부가한 예를 도시한 사시도이다. 상기 사시도에는 복수의 화소의 단면도 함께 나타내었다. 광전 변환 디바이스(101)가 형성되는 층(561) 위에는 절연층(580)이 형성된다. 절연층(580)에는 가시광에 대하여 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한 패시베이션막으로서 질화 실리콘막을 적층시켜도 좋다. 또한 반사 방지막으로서, 산화 하프늄 등의 유전체막을 적층시켜도 좋다.
절연층(580) 위에는 차광층(581)이 형성되어도 좋다. 차광층(581)은 상부의 컬러 필터를 통과하는 광의 혼색을 방지하는 기능을 가진다. 차광층(581)에는 알루미늄, 텅스텐 등의 금속층을 사용할 수 있다. 또한 상기 금속층과 반사 방지막으로서의 기능을 가지는 유전체막을 적층시켜도 좋다.
절연층(580) 및 차광층(581) 위에는 평탄화막으로서 유기 수지층(582)을 제공할 수 있다. 또한 화소별로 컬러 필터(583)(컬러 필터(583a, 583b, 583c))가 형성된다. 예를 들어, 컬러 필터(583a, 583b, 583c)에 R(적색), G(녹색), B(청색), Y(황색), C(시안), M(마젠타) 등의 색을 할당함으로써, 컬러 화상을 얻을 수 있다.
컬러 필터(583) 위에는 가시광에 대하여 투광성을 가지는 절연층(586) 등을 제공할 수 있다.
또한 도 20의 (B)에 나타낸 바와 같이, 컬러 필터(583) 대신에 광학 변환층(585)을 사용하여도 좋다. 이와 같은 구성으로 함으로써, 다양한 파장 영역에서의 화상을 얻을 수 있는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(585)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면, 적외선 촬상 장치를 얻을 수 있다. 또한 광학 변환층(585)에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치를 얻을 수 있다. 또한 광학 변환층(585)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치를 얻을 수 있다.
또한 광학 변환층(585)에 신틸레이터를 사용하면, X선 촬상 장치 등에 사용하는 방사선의 강약을 가시화한 화상을 얻는 촬상 장치를 얻을 수 있다. 피사체를 투과한 X선 등의 방사선이 신틸레이터에 입사하면 포토루미네선스 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 상기 광을 광전 변환 디바이스(101)에 의하여 검지함으로써 화상 데이터를 취득한다. 또한 방사선 검출기 등에 이 구성의 촬상 장치를 사용하여도 좋다.
신틸레이터는 X선이나 감마선 등의 방사선이 조사되면, 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질을 포함한다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO 등을 수지나 세라믹에 분산시킨 것을 사용할 수 있다.
또한 셀레늄계 재료를 사용한 광전 변환 디바이스(101)에서는 X선 등의 방사선을 전하로 직접 변환할 수 있기 때문에, 신틸레이터가 불필요한 구성으로 할 수도 있다.
또한 도 20의 (C)에 도시된 바와 같이, 컬러 필터(583) 위에 마이크로 렌즈 어레이(584)를 제공하여도 좋다. 마이크로 렌즈 어레이(584)가 가지는 각각의 렌즈를 통과하는 광이 직하의 컬러 필터(583)를 통과하고, 광전 변환 디바이스(101)에 조사된다. 또한 도 20의 (B)에 도시된 광학 변환층(585) 위에 마이크로 렌즈 어레이(584)를 제공하여도 좋다.
아래에서는, 이미지 센서 칩이 제공된 패키지 및 카메라 모듈의 일례에 대하여 설명한다. 상기 이미지 센서 칩에는 상기 촬상 장치의 구성을 사용할 수 있다.
도 21의 (A1)은 이미지 센서 칩이 제공된 패키지의 상면 측의 외관 사시도이다. 상기 패키지는 이미지 센서 칩(450)(도 21의 (A3) 참조)을 고정하는 패키지 기판(410), 커버 유리(420), 및 이들을 접착하는 접착제(430) 등을 가진다.
도 21의 (A2)는 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는, 땜납 볼을 범프(440)로 한 BGA(Ball grid array)를 가진다. 또한 BGA에 한정되지 않고, LGA(Land grid array)나 PGA(Pin Grid Array) 등을 가져도 좋다.
도 21의 (A3)은 커버 유리(420) 및 접착제(430)의 일부를 생략하여 도시한 패키지의 사시도이다. 패키지 기판(410) 위에는 전극 패드(460)가 형성되고, 전극 패드(460) 및 범프(440)는 스루 홀을 통하여 전기적으로 접속된다. 전극 패드(460)는 이미지 센서 칩(450)과 와이어(470)에 의하여 전기적으로 접속된다.
또한 도 21의 (B1)은 렌즈 일체형의 패키지에 이미지 센서 칩을 내장한 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은 이미지 센서 칩(451)을 고정하는 패키지 기판(411), 렌즈 커버(421), 및 렌즈(435) 등을 가진다. 또한 패키지 기판(411) 및 이미지 센서 칩(451)(도 21의 (B3) 참조) 사이에는 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 가지는 IC칩(490)(도 21의 (B3) 참조)도 제공되어 있고, SiP(System in package)로서의 구성을 가진다.
도 21의 (B2)는 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(411)의 하면 및 측면에는 실장용 랜드(441)가 제공된 QFN(Quad flat no-lead package)의 구성을 가진다. 또한 상기 구성은 일례이고, QFP(Quad flat package)나 상술한 BGA가 제공되어도 좋다.
도 21의 (B3)은 렌즈 커버(421) 및 렌즈(435)의 일부를 생략하여 도시한 모듈의 사시도이다. 랜드(441)는 전극 패드(461)와 전기적으로 접속되고, 전극 패드(461)는 이미지 센서 칩(451) 또는 IC칩(490)과 와이어(471)에 의하여 전기적으로 접속된다.
상술한 바와 같은 형태의 패키지에 이미지 센서 칩을 내장함으로써, 프린트 기판 등으로의 실장이 용이하게 되어, 다양한 반도체 장치, 전자 기기에 이미지 센서 칩을 제공할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 3)
본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 가지는 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 휴대용을 포함함 게임기, 휴대 정보 단말기, 전자 서적 단말기, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 22의 (A) 내지 (F)에 나타내었다.
도 22의 (A)는 휴대 전화기의 일례이며, 하우징(981), 표시부(982), 조작 버튼(983), 외부 접속 포트(984), 스피커(985), 마이크로폰(986), 카메라(987) 등을 가진다. 상기 휴대 전화기는 표시부(982)에 터치 센서를 구비한다. 전화를 걸거나 또는 문자를 입력하는 등의 다양한 조작은 손가락이나 스타일러스 등으로 표시부(982)를 터치함으로써 수행할 수 있다. 상기 휴대 전화기에 있어서의 화상 취득을 위한 요소에 본 발명의 일 형태의 촬상 장치를 적용할 수 있다.
도 22의 (B)는 휴대 정보 단말기이고, 하우징(911), 표시부(912), 스피커(913), 카메라(919) 등을 가진다. 표시부(912)가 가지는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 또한 카메라(919)로 취득한 화상의 문자 등을 인식하고, 스피커(913)로부터 이 문자를 음성으로 출력할 수 있다. 상기 휴대 정보 단말기에 있어서의 화상 취득을 위한 요소에 본 발명의 일 형태의 촬상 장치를 적용할 수 있다.
도 22의 (C)는 감시 카메라이며, 지지대(951), 카메라 유닛(952), 보호 커버(953) 등을 가진다. 카메라 유닛(952)에는 회전 기구 등이 제공되고, 천장에 설치함으로써 모든 방향의 촬상이 가능해진다. 상기 카메라 유닛에 있어서의 화상 취득을 위한 요소에 본 발명의 일 형태의 촬상 장치를 적용할 수 있다. 또한, 감시 카메라란 관용적인 명칭이고, 용도를 한정하는 것은 아니다. 예를 들어, 감시 카메라로서의 기능을 가지는 기기는 카메라 또는 비디오 카메라라고도 불린다.
도 22의 (D)는 비디오 카메라이며, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 접속부(976), 스피커(977), 마이크로폰(978) 등을 가진다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공된다. 상기 비디오 카메라에 있어서의 화상 취득을 위한 요소에 본 발명의 일 형태의 촬상 장치를 적용할 수 있다.
도 22의 (E)는 디지털 카메라이며, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 가진다. 상기 디지털 카메라에 있어서의 화상 취득을 위한 요소에 본 발명의 일 형태의 촬상 장치를 적용할 수 있다.
도 22의 (F)는 손목시계형의 정보 단말기이며, 표시부(932), 하우징 겸 리스트 밴드(933), 카메라(939) 등을 가진다. 표시부(932)는 정보 단말의 조작을 수행하기 위한 터치 패널을 구비한다. 표시부(932) 및 하우징 겸 리스트 밴드(933)는 가요성을 가지고 신체에 대한 장착성이 우수하다. 상기 정보 단말기에 있어서의 화상 취득을 위한 요소에 본 발명의 일 형태의 촬상 장치를 적용할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
10: 화소, 10a: 화소, 10b: 화소, 10c: 화소, 11: 회로, 12: 회로, 21: 화소 어레이, 22: 회로, 23: 회로, 24: 회로, 25: 회로, 26: 회로, 28: 회로, 101: 광전 변환 디바이스, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 커패시터, 108: 커패시터, 109: 커패시터, 110: 트랜지스터, 111: 트랜지스터, 121: 배선, 122: 배선, 123: 배선, 124: 배선, 125: 배선, 126: 배선, 127: 배선, 128: 배선, 129: 배선, 130: 배선, 131: 배선, 201: 게이트 전극, 202: 게이트 절연막, 203: 소스 영역, 204: 드레인 영역, 205: 소스 전극, 206: 드레인 전극, 207: 산화물 반도체층, 410: 패키지 기판, 411: 패키지 기판, 420: 커버 유리, 421: 렌즈 커버, 430: 접착제, 435: 렌즈, 440: 범프, 441: 랜드, 450: 이미지 센서 칩, 451: 이미지 센서 칩, 460: 전극 패드, 461: 전극 패드, 470: 와이어, 471: 와이어, 490: IC칩, 531: 도전층, 532: 도전층, 533: 도전층, 534: 도전층, 535: 백 게이트, 536: 영역, 537: 도전층, 540: 실리콘 기판, 541: 절연층, 542: 절연층, 543: 절연층, 545: 반도체층, 546: 절연층, 561: 층, 562: 층, 563: 층, 565a: 층, 565b: 층, 565c: 층, 566a: 층, 566b: 층, 566c: 층, 566d: 층, 567a: 층, 567b: 층, 567c: 층, 567d: 층, 567e: 층, 580: 절연층, 581: 차광층, 582: 유기 수지층, 583: 컬러 필터, 583a: 컬러 필터, 583b: 컬러 필터, 583c: 컬러 필터, 584: 마이크로 렌즈 어레이, 585: 광학 변환층, 586: 절연층, 911: 하우징, 912: 표시부, 913: 스피커, 919: 카메라, 932: 표시부, 933: 하우징 겸 리스트 밴드, 939: 카메라, 951: 지지대, 952: 카메라 유닛, 953: 보호 커버, 961: 하우징, 962: 셔터 버튼, 963: 마이크로폰, 965: 렌즈, 967: 발광부, 971: 하우징, 972: 하우징, 973: 표시부, 974: 조작 키, 975: 렌즈, 976: 접속부, 977: 스피커, 978: 마이크로폰, 981: 하우징, 982: 표시부, 983: 조작 버튼, 984: 외부 접속 포트, 985: 스피커, 986: 마이크로폰, 987: 카메라

Claims (9)

  1. 제 1 회로와 제 2 회로를 구비한 화소를 가지는 촬상 장치로서,
    상기 제 2 회로는 광전 변환 디바이스를 가지고,
    상기 제 1 회로와 상기 제 2 회로는 전기적으로 접속되고,
    상기 제 1 회로는 제 1 전위와 제 2 전위를 가산하여 제 3 전위를 생성하는 기능을 가지고,
    상기 제 2 회로는 상기 제 3 전위가 인가된 상기 광전 변환 디바이스로 데이터를 생성하는 기능, 및 상기 데이터를 출력하는 기능을 가지는, 촬상 장치.
  2. 제 1 항에 있어서,
    상기 제 1 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 커패시터를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 커패시터의 한쪽 전극과 전기적으로 접속되고,
    상기 제 1 커패시터의 다른 쪽 전극은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 회로와 접속되어 있는, 촬상 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 회로는 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 2 커패시터를 더 가지고,
    상기 광전 변환 디바이스의 한쪽 전극은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 커패시터의 한쪽 전극과 전기적으로 접속되고,
    상기 제 2 커패시터의 한쪽 전극은 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있는, 촬상 장치.
  4. 제 3 항에 있어서,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽이 상기 제 1 회로와 접속되어 있는, 촬상 장치.
  5. 제 3 항에 있어서,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽이 상기 제 1 회로와 접속되어 있는, 촬상 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 회로는 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 2 커패시터를 더 가지고,
    상기 광전 변환 디바이스의 한쪽 전극은 상기 제 2 커패시터의 한쪽 전극과 전기적으로 접속되고,
    상기 제 2 커패시터의 다른 쪽 전극은 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 광전 변환 디바이스의 다른 쪽 전극은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 광전 변환 디바이스의 한쪽 전극은 상기 제 1 회로와 접속되어 있는, 촬상 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 촬상 장치가 가지는 트랜지스터 중 적어도 하나 이상은 채널 형성 영역에 금속 산화물을 가지고, 상기 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지는, 촬상 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 광전 변환 디바이스는 애벌란시 포토다이오드인, 촬상 장치.
  9. 전자 기기로서,
    제 1 항 내지 제 8 항 중 어느 한 항에 기재된 촬상 장치와 스피커를 가지는, 전자 기기.
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