TWI659524B - 具有多層的半導體裝置及其方法 - Google Patents

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Abstract

本發明揭示裝置及方法，其包含一種裝置，該裝置包含一第一半導體材料之若干個層，每一層包含至少一個記憶體胞之至少一個存取線及至少一個周邊電晶體之至少一個源極、通道及/或汲極，諸如用於一存取線解碼器電路或一資料線多工電路中之一個層。該裝置亦可包含延伸穿過該第一半導體材料之該等層之一第二半導體材料之若干個柱，每一柱包含該等記憶體胞中之至少一者之一源極、通道及/或汲極，或者該等周邊電晶體中之至少一者之一閘極。亦連同其他實施例一起闡述形成此裝置之方法。

Description

具有多層的半導體裝置及其方法
已在諸多電子器件(諸如，個人數位助理(PDA)、膝上型電腦、行動電話及數位相機)中使用具有多層之半導體構造。此等半導體構造中之某些具有電荷儲存電晶體之陣列。
三維半導體器件中之組件密度隨競爭而不斷增加以便增加器件之銷售。本發明人已發現，可藉由在複數個半導體材料層中之每一層中製造一各別第一器件之至少一各別部分及一各別第二器件之至少一部分來解決上文提及之挑戰以及其他挑戰。舉例而言，在一記憶體器件之同一半導體材料層中製造一周邊電路(諸如一存取線解碼器電路或一資料線多工電路)之一個三維電晶體之一部分及一個三維記憶體胞之一部分。所得記憶體器件可在無需用以製造至少一個周邊電路之電晶體之顯著額外處理事件之情況下提供增加密度的記憶體胞。
在隨附圖式之圖中藉由實例而非限定地圖解說明某些實施例。
圖1係根據本發明之各種實施例之一半導體記憶體器件100之一個三維視圖。記憶體器件100可形成於一基板106上，且包含多個半導體材料層，該多個半導體材料層包含至少部分地圍繞電荷儲存電晶體之電荷儲存結構(例如， 浮動閘極)之存取線110、112、114及116。出於此文檔之目的，一「半導體材料層」可意指形成於同一平面、秩、列或單元中(諸如在一結構之一水平或垂直或傾斜平面、列、秩或單元中)之半導體材料。兩個U形柱118及120係形成於器件100中且可充當電荷儲存電晶體之通道。U形柱118及120可延伸至基板106中。垂直槽124分離電荷儲存電晶體與至少部分地圍繞每一U形柱118及120之其存取線110、112、114及116。每一U形柱118及120包括一半導體材料，諸如矽或多晶矽(例如，具有一核心之矽或多晶矽之一管，其中該核心可填充有空氣或一介電材料)。選擇閘極130之一單個層圍繞形成於U形柱118及120中之每一者之兩個端部處之選擇電晶體。源極線138係形成於U形柱118及120之第一端部處之選擇電晶體上。資料線144係形成於U形柱118及120之第二端部處之選擇電晶體上。包含存取線110、112、114及116之半導體材料層亦可各自充當一周邊電晶體(諸如一解碼器電晶體)之一主體。U形柱118及120可包括亦充當如參照下列圖2至圖16所展示及闡述之一周邊電晶體之閘極之一半導體材料。
圖2係根據本發明之各種實施例之半導體構造200之一前視圖。出於簡潔及清晰之目的，貫穿圖2至圖10，將由相同元件符號來識別半導體構造200中之相同層及區。半導體構造200可形成於一半導體(例如，矽)基板206上。一半導體材料(諸如n型多晶矽)之層係與一電介質(未展示)交替地沈積於基板206上。該等半導體材料層包含第一層210、 第二層214、第三層218、第四層222及第五層226。該電介質可係(舉例而言)二氧化矽，其用於使半導體材料層210、214、218、222及226彼此分離及與基板206分離。半導體材料層210、214、218、222及226(在下文中藉由實例稱為多晶矽層)係呈一經堆疊配置。半導體構造200可包含(舉例而言)與電介質交替地形成的偶數數目個(諸如，8、16、24、32、40、48或更多)多晶矽層。儘管本文論述之實施例涉及n型多晶矽層，但根據本發明之各種實施例，多晶矽層可替代地係未摻雜多晶矽或p型多晶矽。
圖3係根據本發明之各種實施例之半導體構造200之一前視圖。一垂直槽302蝕刻穿過層210、214、218、222及226以將半導體構造200劃分成(舉例而言)一左手側構造304及一右手側構造308。左手側構造304與右手側構造308可係大小不同的，及/或構造200可進一步被劃分成額外構造。 舉例而言，左手側構造304可包括約70%至80%之半導體構造200，而右手側構造308可包括約5%之半導體構造200。 垂直槽302足夠大以用於將形成於左手側構造304與右手側構造308之間的互連線(例如，導線)。左手側構造304分別包含層210、214、218、222及226之第一部分310、314、318、322及326，而右手側構造分別包含層210、214、218、222及226之第二部分340、344、348、352及356。
圖4係根據本發明之各種實施例之半導體構造200之一前視圖。左手側構造304及右手側構造308各自形成(例如，蝕刻)為一階梯組態。因此，在左手側構造304中，分別在 層210、214、218、222及226中，第一部分310比第一部分314長，第一部分314比第一部分318長，第一部分318比第一部分322長，且第一部分322比第一部分326長。在右手側構造308中，分別在層210、214、218、222及226中，第二部分340比第二部分344長，第二部分344比第二部分348長，第二部分348比第二部分352長，且第二部分352比第二部分356長。
圖5係參照圖4闡述之半導體構造200之一俯視圖。
圖6係根據本發明之各種實施例之半導體構造200之一俯視圖。諸如藉由不同蝕刻活動，將左手側構造304及右手側構造308分別形成為一記憶體胞陣列及一周邊電晶體陣列。一垂直槽637可蝕刻穿過右手側構造308以留下(舉例而言)一第一解碼器區塊654及一第二解碼器區塊658。左手側構造304可被蝕刻成經指狀交叉地配置之一第一組指狀件672及一第二組指狀件678。第一組指狀件672及第二組指狀件678彼此分離以使得層210、214、218、222及226之第一部分310、314、318、322及326中之每一者分別分離成兩個部分。每一第一部分310、314、318及322之每一單獨部分可充當一記憶體胞之一存取線。出於簡潔及清晰之目的，在圖6中分別展示層210、214、218、222及226之第一部分310、314、318、322及326之不到所有。
在第一組指狀件672中分別展示來自層214、218及222之第一部分314、318及322之多晶矽。在第二組指狀件678中分別展示來自層210、214及218之第一部分310、314及318 之多晶矽。來自層226之第一部分326之多晶矽係形成(例如，蝕刻)為經伸長且實質上平行的選擇閘極680、682、684、686、688、690、692、694、696及698。選擇閘極680、682、684、686、688、690、692、694、696及698中的兩個選擇閘極係在第一組指狀件672及第二組指狀件678之指狀件中的每一者中。
圖7係根據本發明之各種實施例之半導體構造200之一俯視圖。孔782分別蝕刻穿過第二組指狀件678中之層210、214、218、222及226之第一部分310、314、318、322及326。類似孔788分別蝕刻穿過第一組指狀件672中之層210、214、218、222及226之第一部分310、314、318、322及326。孔782及788經蝕刻以容納左手側構造304中之一半導體材料之U形柱，且在本發明之某些實施例中係大致相同的大小。
右手側構造308之第一解碼器區塊654及第二解碼器區塊658中之層210、214、218、222及226之第二部分340、344、348、352及356中之每一者分別充當一解碼器電晶體之一主體(一源極、一通道及/或一汲極)，該主體將耦合至一記憶體胞之一存取線或一選擇閘極。多個孔794分別蝕刻穿過第一解碼器區塊654及第二解碼器區塊658中之每一者中之層210、214、218、222及226之所有第二部分340、344、348、352及356以容納可充當多閘極解碼器電晶體之閘極之(例如，多晶矽材料之)柱。孔794可係單獨形成，及/或大於左手側構造304中之孔782及/或788，諸如以提供用 於解碼器電晶體中之較高驅動電流。右手側構造308之解碼器電晶體中之某些或全部解碼器電晶體亦可係單閘極解碼器電晶體。根據本發明之各種實施例，右手側構造308中之孔794亦可係實質上相同的大小，及/或可與左手側構造304中之孔782或788形成於實質上相同的時間處。
圖8係根據本發明之各種實施例之半導體構造200之一俯視圖。左手側構造304中之記憶體胞電晶體包含形成於孔782及788中之電荷儲存結構(例如，電荷陷阱或浮動閘極)。可藉由將一多晶矽間電介質、一儲存元件(諸如浮動閘極及氮化矽(SiN))、一穿隧氧化物及一多晶矽層沈積於左手側構造304中同時覆蓋右手側構造308以屏蔽其免受沈積物之影響而形成記憶體胞電晶體。在左手側構造304中之孔782及788中形成一半導體材料之U形柱810用於該等記憶體胞。每一U形柱810自第一組指狀件672延伸至第二組指狀件678且充當指狀件672及678中之數個記憶體胞電晶體之一主體(一源極、一通道及/或一汲極)；舉例而言，其中針對每一存取線存在一個記憶體胞電晶體。舉例而言，每一U形柱810包括矽或多晶矽(例如，具有一核心之矽或多晶矽之一管，其中該核心可填充有空氣或一介電材料)。該等電荷儲存結構(例如，電荷陷阱或浮動閘極)係形成於U形柱810周圍的孔782及788中。
解碼器電晶體之閘極(例如，包括多晶矽)(未展示)係形成於第一解碼器區塊654之層210、214、218、222及226之第二部分340、344、348、352及356中之孔794中。同樣， 解碼器電晶體之閘極係形成於第二解碼器區塊658之層210、214、218、222及226之第二部分340、344、348、352及356中之孔794中。該等閘極可藉由沈積諸如二氧化矽之一介電材料後續接著一多晶矽層以分別形成一閘極氧化物及該等閘極同時覆蓋左手側構造304以屏蔽其免受沈積物之影響而形成。該等閘極可經沈積及蝕刻為單獨閘極，或可經沈積及蝕刻為用於第一解碼器區塊654及第二解碼器區塊658兩者之一單個閘極。
可針對左手側構造304中之U形柱810及第一解碼器區塊654及/或第二解碼器區塊658中之解碼器電晶體之閘極來同時地或在單獨步驟中沈積多晶矽。
線882經形成以耦合至第一解碼器區塊654及第二解碼器區塊658中之解碼器電晶體之閘極(未展示)。左手側構造304中之U形柱810之多晶矽亦可係第一解碼器區塊654或第二解碼器區塊658中之解碼器電晶體之閘極。線882可係(舉例而言)鎢、鋁或銅。線882可由諸如多晶矽線之半導體線取代。
資料線826及源極線(未展示)(諸如包括金屬或經摻雜多晶矽之彼等線)係與左手側構造304中之孔782及788中之U形柱810之相對端部各別接觸地形成。資料線826可經配置以實質上彼此平行且實質上垂直於選擇閘極680、682、684、686、688、690、692、694、696及698。資料線826包括金屬或多晶矽。層210、214、218及222之第一部分310、314、318及322分別各自充當對形成於U形柱810中之 每一者中及周圍之一(或多個)各別記憶體胞電晶體之一存取線。該金屬可係(舉例而言)氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或鎢(W)。
出於簡潔及清晰之目的，並未在圖8中展示第一解碼器區塊654之解碼器電晶體至存取線及選擇線之耦合。然而，第二解碼器區塊658之解碼器電晶體係展示為分別耦合至層210及214之第一部分310及314之存取線及藉由線840、850、860及870耦合至選擇閘極684及686。線840、850、860及870可係同時形成，及/或由用以形成資料線826或源極線(未展示)之相同材料(諸如，舉例而言，多晶矽、鎢、鋁或銅)形成。在另一實施例中，資料線826或源極線(未展示)及線840、850、860及870可係在不同時間形成，及/或由不同材料形成。如所繪示，線840經形成以將第一部分310耦合至第二部分340。線850經形成以將第一部分314耦合至第二部分344。線860經形成以將選擇閘極684耦合至第二部分348。線870經形成以將選擇閘極686耦合至第二部分352。出於簡潔及清晰之目的，未展示左手側構造304之其他存取線及選擇閘極至解碼器電晶體之耦合。圖2至圖8中展示之半導體構造200經配置以使得層210、214、218及222之第一部分310、314、318及322之存取線分別相對於彼此堆疊。
圖9係根據本發明之各種實施例之半導體構造200之一俯視圖。左手側構造304與圖7中展示之左手側構造304相同，且右手側構造308與如上文所述在蝕刻孔之前在圖6中 展示之右手側構造308相同。出於簡潔及清晰之目的，相同元件符號識別相同元件。
右手側構造308之第一解碼器區塊654及第二解碼器區塊658中之層210、214、218、222及226之第二部分340、344、348、352及356中之每一者分別充當將耦合至一記憶體胞之一存取線之一解碼器電晶體之一主體(一源極、一通道及/或一汲極)。孔910分別蝕刻穿過第一解碼器區塊654及第二解碼器區塊658中之層210、214、218、222及226之所有第二部分340、344、348、352及356以容納解碼器電晶體之多晶矽閘極。右手側構造308中之孔910與左手側構造304中之孔782或788相同，且係同時蝕刻的。多個列及行之孔910經蝕刻以使得一較高驅動電流穿過右手側構造308。
可藉由將諸如二氧化矽之一介電材料後續接著一多晶矽層沈積於右手側構造308中以形成一閘極氧化物及該等閘極同時覆蓋左手側構造304以屏蔽其免受此等沈積物影響來形成閘極。該等閘極可經沈積及蝕刻為單獨閘極，或可經沈積及蝕刻為用於第一解碼器區塊654及第二解碼器區塊658兩者之一單個閘極。可藉由將一多晶矽間電介質、一儲存元件(諸如一浮動閘極及SiN)、一穿隧氧化物及一多晶矽層沈積於左手側構造304中同時覆蓋右手側構造308以屏蔽其免受沈積物之影響而形成記憶體胞電晶體。
圖10係根據本發明之各種實施例之半導體構造200之一俯視圖。針對如圖7中展示之記憶體胞而在左手側構造304 中之孔782及788中形成一半導體材料之U形柱1010。與如圖10中所展示之左手側構造304中之孔782及788中之U形柱1010之相對端部各別接觸地形成資料線1026及源極線(未展示)，諸如包括金屬或經摻雜多晶矽之彼等。資料線1026可經配置以實質上彼此平行，且實質上垂直於選擇閘極680、682、684、686、688、690、692、694、696及698。層210、214、218及222之第一部分310、314、318及322分別各自充當對形成於U形柱1010中之每一者中及周圍的一(或多個)各別記憶體胞電晶體之一存取線。
線1082係穿過第一解碼器區塊654及第二解碼器區塊658之孔910形成以耦合至解碼器電晶體之閘極。左手側構造304中之U形柱1010之多晶矽亦可係第一解碼器區塊654或第二解碼器區塊658中之解碼器電晶體之閘極。線1082可係(舉例而言)鎢、鋁或銅。線1082可由諸如多晶矽線之半導體線取代。
第一解碼器區塊654之解碼器電晶體將耦合至圖10中未展示之記憶體胞電晶體。第二解碼器區塊658之解碼電晶體耦合至第一部分310及第一部分314之存取線及藉由線1040、1050、1060及1070耦合至選擇閘極684及686。線1040、1050、1060及1070可係(舉例而言)鎢、鋁或銅。線1040、1050、1060及1070可由一半導體(諸如多晶矽)取代。線1040經路由以將第一部分310耦合至第二部分340。線1050經路由以將第一部分314耦合至第二部分344。線1060經路由以將選擇閘極684耦合至第二部分348。線1070 經路由以將選擇閘極686耦合至第二部分352。左手側構造304之其他存取線及選擇閘極耦合至未展示之解碼器電晶體。圖2至圖10中展示之半導體構造200經配置以使得層210、214、218及222之第一部分310、314、318及322之存取線分別相對於彼此堆疊。
用於分別形成層210、214、218、222及226之第一部分310、314、318及322中之存取線之多晶矽可具有分別與層210、214、218、222及226之第二部分340、344、348、352及356中之解碼器電晶體之主體之多晶矽相同或不同的植入濃度。而且，儘管先前說明集中於其中由多晶矽形成存取線及解碼器電晶體之主體兩者之實施例，但在其他實施例中，存取線可用金屬來取代。於此等情形中，可在處理構造304或308中之一者之至少一部分時遮蔽構造304或308之其他構造或部分。
半導體構造200包括記憶體胞之存取線及周邊電晶體之主體，諸如在相同半導體材料層中之解碼器電晶體。該等解碼器電晶體之閘極亦可由經沈積以形成記憶體胞之主體之相同半導體材料形成。
根據本發明之各種實施例，圖2至圖10中展示之半導體構造200之實施例係在圖1中展示之半導體記憶體器件100之實例。
圖11係根據本發明之各種實施例之解碼器電晶體1100之一個三維視圖，該等解碼器電晶體係圖6至圖10中展示之解碼器區塊654及658中之解碼器電晶體之實例。在三個多 晶矽層1110、1120及1130中形成三個解碼器電晶體1102、1104及1106。層1110、1120及1130係以一階梯組態彼此上下地配置。層1130大於其上方的層1120，且層1120大於其上方的層1110。層1110、1120及1130藉由諸如二氧化矽之一電介質(未展示)彼此分離。舉例而言，可使用多晶矽以在層1110、1120及1130上方形成一區塊選擇線1150，且在層1110、1120及1130中之孔(例如，孔794)中形成兩個閘極1160。在線1150之一個側上之層1110、1120及1130之部分充當解碼器電晶體1102、1104及1106之汲極1170。在線1150之一第二側上之層1110、1120及1130之部分充當解碼器電晶體1102、1104及1106之源極1180。源極1180與汲極1170之間的層1110、1120及1130中之多晶矽充當解碼器電晶體1102、1104及1106之通道。
圖12係根據本發明之各種實施例之記憶體胞之一個三維視圖，該等記憶體胞係在圖8及圖10中展示之左手側構造304中之記憶體胞及U形柱810之部分之實例。圖12展示六個三維記憶體胞1206。每一記憶體胞1206係一電荷儲存電晶體，其包含充當一浮動閘極之p+型多晶矽1210之一環。 p+型多晶矽1210之環藉由電介質之層1220彼此分離。多晶矽柱1230通過p+型多晶矽1210之環，且藉由穿隧電介質1228與其各別環分離。在介電材料之層1220之間，p+型多晶矽1210之該等環中之每一者係由一多晶矽間電介質(IPD)(諸如包括二氧化矽1232、氮化矽(Si3N4)1234及二氧化矽(ONO)1236之一個IPD)以及一各別多晶矽存取線1240 圍繞。電介質1220之層及穿隧電介質1228可係(舉例而言)二氧化矽。記憶體胞1206經配置以使得存取線1240係經堆疊的。存取線1240可包括金屬而不包括多晶矽。
圖13係根據本發明之各種實施例之一半導體構造1300之一示意圖。半導體構造1300包含一記憶體胞陣列1302及解碼器電晶體之四個解碼器區塊，即一第一解碼器區塊1312、一第二解碼器區塊1314、一第三解碼器區塊1316及一第四解碼器區塊1318。將陣列1302劃分成記憶體胞之一第一陣列1304及一第二陣列1306，其各自具有經指狀交叉地配置之指狀件。陣列1302及解碼器區塊1312、1314、1316及1318中之每一者係形成於九個n型多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346中。多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346藉由諸如二氧化矽之電介質之層(未展示)而彼此分離，且陣列1302及解碼器區塊1312、1314、1316及1318係蝕刻成階梯組態。第一陣列1304及第二陣列1306中之每一者中的多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346充當記憶體胞之存取線或選擇閘極。U形柱1347在第一陣列1304與第二陣列1306之間延伸。每一U形柱1347針對至少部分地包圍彼U形柱1347之每一存取線充當一記憶體胞電晶體之一主體(一源極、一通道及/或一汲極)。每一U形柱1347包括一半導體材料，諸如矽或多晶矽(例如，具有一核心之矽或多晶矽之一管，其中該核心可填充有空氣或一介電材料)。將第一陣 列1304及第二陣列1306中之頂部層1346蝕刻成選擇閘極，且每一選擇閘極耦合至U形柱1347中之多個U形柱之端部。
在解碼器區塊1312、1314、1316及1318中之每一者中的多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346中之某些充當一解碼器電晶體之一主體(一源極、一通道及/或一汲極)，其將耦合至一記憶體胞之一存取線或一選擇閘極，且某些可不耦合至一存取線或一選擇閘極。該等解碼器電晶體之多晶矽閘極1350延伸穿過解碼器區塊1312、1314、1316及1318中之每一者中的多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346中之孔。24個線1356(WL0至WL15及SG0-7)係展示為將第一陣列1304及第二陣列1306中之每一者中的個別多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346之單獨部分耦合至解碼器區塊1312、1314、1316及1318中之一各別解碼器區塊中的多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346中之一者。 線1356中之八個線係展示為將形成於頂部層1346中之八個選擇閘極中之每一者耦合至解碼器區塊1312、1314、1316及1318中之一各別者中的多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346中之一各別多晶矽層。在表I中提供線1356之各別耦合，其中WL#指示一存取線且SG#指示一選擇閘極。一線1356可使得相同層彼此耦合，諸如關於WL2(其自第二陣列1306中之層1340耦合 至解碼器區塊1314中之同一層1340)所展示。另一選擇係，一線1356可使得不同層彼此耦合，諸如關於WL 11(其自第一陣列1304中之層1336耦合至解碼器區塊1312中之層1342)所展示。「X」指示解碼器區塊1312、1314、1316及1318中之每一者中的底部三個多晶矽層1330、1332、1334不耦合至存取線且係未使用的。因此，將總計九個多晶矽層1330、1332、1334、1336、1338、1340、1342、1344及1346用作存取線，而將六個多晶矽層1336、1338、1340、1342、1344及1346用作解碼器電晶體。在圖13中展示用作存取線之九個多晶矽層對用作解碼器電晶體之六個多晶矽層之一比率。亦可使用其他比率，諸如八比五或十比七或一比十。舉例而言，解碼器區塊1312、1314、1316及1318中之一者可用於其他記憶體胞(未展示)，其中剩餘解碼器區塊中之所有多晶矽層係用作解碼器電晶體。解碼器區塊1312、1314、1316及1318可與陣列1302對準以容納資料線之路由。
根據本發明之各種實施例，圖13中所展示之半導體構造 1300之實施例係在圖1中展示之半導體記憶體器件100之一實例。
圖14係根據本發明之各種實施例之一半導體構造1400之一俯視圖。半導體構造1400係由與一電介質交替地形成之多晶矽之層形成。半導體構造1400係蝕刻成經指狀交叉地配置之一第一組指狀件1402及一第二組指狀件1408。半導體構造1400中之該等層中之一或多者係無斷裂、整體形成之多晶矽層，其包含一周邊電晶體之一主體(一源極、一通道及/或一汲極)及一記憶體胞或一選擇閘極之一存取線。根據本發明之各種實施例，該等無斷裂、整體形成之多晶矽層可包含一周邊電晶體之一主體(一源極、一通道及/或一汲極)及一記憶體胞或一選擇閘極之一主體(一源極、一通道及/或一汲極)。該周邊電晶體可係一解碼器電晶體。第一孔蝕刻穿過第一組指狀件1402及第二組指狀件1408之多晶矽層，且一半導體材料之第一柱1410係形成於第一孔中以作為記憶體胞之通道。第一柱1410包括矽或多晶矽。線1416係與第一柱1410之端部接觸地形成以作為第一柱1410之資料線。第二孔蝕刻穿過第一組指狀件1402及第二組指狀件1408之多晶矽層，且一半導體材料之第二柱1420係形成於第二孔中以作為周邊電晶體(諸如多晶矽層中之解碼器電晶體)之選擇線。第二柱1420包括矽或多晶矽，且可連接至周邊電晶體之多晶矽閘極。線1428係與第二柱1420之端部接觸地形成。總存取線或總選擇線1434係與第一組指狀件1402及第二組指狀件1408中之多晶矽層接 觸地形成。根據本發明之各種實施例，第一孔及第二孔係大致相同的大小。舉例而言，線1416、1428及1434可係鎢、鋁或銅。線1416、1428及1434可由諸如多晶矽線之半導體線取代。
圖15係根據本發明之各種實施例之半導體構造1400之一剖視圖。半導體構造1400在一矽基板1530上包含無斷裂、整體形成之多晶矽層1510、1512、1514、1516及1518。第一柱1410自線1416穿過層1510、1512、1514、1516及1518延伸至基板1530。層1510及1518包含選擇電晶體1540(由隱藏線指示)以選擇通過其的第一柱1410中之一或多者。 層1512、1514及1516係用於電荷儲存器件1550(由隱藏線指示)之存取線，其中第一柱1410係電荷儲存器件1550之通道。第一柱1410可係U形柱，其通過基板1530或可在基板1530中結束。第二柱1420自線1428延伸穿過層1510、1512、1514、1516及1518且在基板1530之前結束。第二柱1420與層1510、1512及1514中之周邊電晶體1560接觸。層1516及1518亦可包含周邊電晶體。線1434自1510、1512、1514、1516及1518之層延伸。半導體構造1400包含比圖15中所展示的多晶矽層更多的多晶矽層。
圖16係根據本發明之各種實施例之半導體構造1400之一剖視圖。圖16中展示之第一柱1410自線1416中之一者延伸穿過層1510、1512、1514、1516及1518至基板1530。將層1512、1514、1516及1518劃分成單獨部分以使得第一柱1410中之兩個第一柱通過層1510、1512、1514及1516之該 等部分中之每一者且每一柱1410通過層1518之該等部分中之一者。層1510及1518之該等部分中之每一者包含一選擇閘極以選擇通過其的一或多個第一柱1410。層1512、1514及1516之該等部分係用於電荷儲存器件之存取線，其中第一柱1410係用於該等電荷儲存器件之通道。
根據本發明之各種實施例，圖14至圖16中展示之半導體構造1400之實施例係圖1中展示之半導體記憶體器件100之實例。
圖17係根據本發明之各種實施例之一半導體記憶體器件1700之一透視圖。記憶體器件1700包含電荷儲存器件之水平nand串。一nand串之電荷儲存器件之主體(每一主體可包含一源極、一通道及/或一汲極)係在諸如多晶矽之一半導體材料之一水平桿1710中共用。記憶體器件1700包含藉由水平電介質(圖未示)彼此分離之多個水平桿1710。每一水平桿1710可具有一矩形或一圓形剖面。每一水平桿1710包含十二個電荷儲存器件之主體，但水平桿1710可支撐不同數目個電荷儲存器件。每一水平桿1710配置成一垂直平面，且一垂直平面中之每一水平桿1710在一第一端部處連接至一第一垂直半導體材料(諸如多晶矽)柱1720，該柱係作為一電壓源之一共同源極線(CSL)。該平面中之每一水平桿1710在一第二端部處連接至一第二垂直半導體材料(諸如多晶矽)柱1730，該柱係用於該平面中之電荷儲存器件之一資料線。每一水平桿1710中之電荷儲存器件之主體與在該垂直平面在其上方及下方的主體對準，且第三垂直 半導體材料(諸如多晶矽)柱1740充當用於該垂直平面中之電荷儲存器件之存取線。每一第三垂直柱1740係用於與每一水平桿1710相關聯之一個電荷儲存器件之一存取線，且延伸穿過該垂直平面中之所有水平桿1710。在圖17中作為一單個記憶體器件展示水平桿1710之六個垂直平面，但記憶體器件1700亦可包含不同數目個水平桿1710及相關聯電荷儲存器件。第二垂直柱1730改變方向且具有穿過半導體構造1700下方之水平部分1760。第二垂直柱1730之水平部分1760沿實質上與水平桿1710平行之一水平方向延伸該等資料線。
圖18係根據本發明之各種實施例之一半導體構造1800之一示意圖。半導體構造1800包括一記憶體胞陣列1802及解碼器電晶體之七個解碼器區塊1812、1814、1816、1818、1820、1822及1824。解碼器區塊1812、1814、1816、1818、1820、1822及1824各自包括具有多晶矽閘極1828之多個解碼器電晶體，且具有一階梯組態。陣列1802包括記憶體胞之主體，每一主體包括形成於半導體材料(諸如n型多晶矽)之各別水平桿1830中之一源極、一通道及/或一汲極。與水平桿1830中之胞接觸地形成存取線1840。存取線1840係一半導體材料(諸如n型多晶矽)之垂直柱。每一存取線1840通過導電線1850中之一各別導電線耦合至解碼器區塊1812、1814、1816及1818中之一各別解碼器區塊中之一各別解碼器電晶體。每一水平桿1830透過資料線1860中之一各別資料線耦合至解碼器區塊1820、1822及1824中之一 各別解碼器區塊中之一各別解碼器電晶體。解碼器區塊1816及1818可與記憶體胞陣列1802對準。根據本發明之各種實施例，解碼器區塊1812及1814亦可與記憶體胞陣列1802對準。
圖19係根據本發明之各種實施例之半導體構造1800之一剖視圖。具有記憶體胞之主體之水平桿1830係位於一矽基板1930上方。存取線1840之剖面視圖係展示為實質上正交於水平桿1830。存取線1840實質上係方形的，但亦可具有一不同幾何形狀。每一存取線1840具有延伸至與複數個水平桿1830相交之一第一接觸部分1950。一電荷儲存器件1956(由隱藏線指示)係位於一水平桿1830與一第一接觸部分1950之每一相交處，且第一接觸部分1950可藉由一電介質(諸如二氧化矽)與水平桿1830分離。每一水平桿1830透過一第二接觸部分1970耦合至一資料線1860。第一接觸部分1950及第二接觸部分1970包括金屬或多晶矽。根據本發明之各種實施例，與圖19中所展示的相比，半導體構造1800包含更多水平桿1830及更多存取線1840。
圖20係根據本發明之各種實施例之半導體構造1800之一剖視圖。在圖20中圖解說明水平桿1830及資料線1860之剖面視圖，且每一資料線1860藉由第二接觸部分1970中之一者耦合至水平桿1830中之四個水平桿。存取線1840及資料線1860係實質上方形的，但亦可具有不同幾何形狀。存取線1840中之一者係展示為在矽基板1930與水平桿1830之間，且第一接觸部分1950自存取線1840朝向水平桿1830延 伸。一電荷儲存器件係位於一水平桿1830與一第一接觸部分1950之間的每一相交處，諸如電荷儲存器件2010(由隱藏線指示)。第一接觸部分1950可藉由一電介質(諸如二氧化矽)與水平桿1830分離。根據本發明之各種實施例，與圖20中所展示的相比，半導體構造1800包含更多水平桿1830及更多存取線1840。
根據本發明之各種實施例，圖18至圖20中展示之半導體構造1800之實施例係圖17中展示之半導體記憶體器件1700之實例。
圖21係根據本發明之各種實施例之一半導體構造2100之一剖視圖。半導體構造2100包含圍繞形成於一p型矽基板2114上之兩個多晶矽柱2110配置之電荷陷阱層。每一柱2110在基板2114與一導電插塞2118之間延伸。導電插塞2118包括金屬或多晶矽。該金屬可係(舉例而言)氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或鎢(W)。導電插塞2118係與一資料線2120電接觸。資料線2120係在柱2110之一汲極端部處且基板2114係在柱2110之一源極端部處。在半導體構造2100之供電操作期間，電流自資料線2120穿過柱2110流動至基板2114。
資料係儲存於圍繞每一柱2110之一電荷陷阱層2130中。每一電荷陷阱層2130具有一螺旋圖案，包含與柱2110接觸之電荷陷阱層2130之第一部分2134及藉由一電介質2142與該柱分離之電荷陷阱層2130之第二部分2138。電介質2142可包括(舉例而言)二氧化矽(SiO2)、氮氧化物或氮化氧化 物。每一電荷陷阱層2130包括一個二氧化矽(SiO2)層，其係最接近於柱2110之一穿隧氧化物層。在該穿隧氧化物層上形成氮化矽(Si3N4)之一陷阱層，且在該陷阱層上形成一阻塞層。該阻塞層可包括在兩個二氧化矽(SiO2)層之間的氮化矽(Si3N4)，其一起構成氧化物-氮化物-氧化物(SiO2Si3N4SiO2或「ONO」)之一多晶矽間電介質(IPD)層。 控制閘極2146與電荷陷阱層2130之第一部分2134(其係與柱2110接觸)中之各別第一部分接觸地圍繞每一柱2110。 控制閘極2146包括金屬或多晶矽。控制閘極2146中之一或多者之一電位可經升高以將電荷儲存於電荷陷阱層2130之各別第一部分2134中或讀取該等第一部分中之資料。參照圖11中展示之解碼器電晶體1100，解碼器電晶體1100之閘極1160可形成有柱2110。另外，根據本發明之各種實施例，包含解碼器電晶體1100之源極1180及汲極1170之三個多晶矽層1110、1120及1130可形成有記憶體器件2100之控制閘極2146。
圖22係根據本發明之各種實施例之一半導體構造2200之一剖視圖。在存取線2214與隔離膜2218之四個交替層之一堆疊2210上形成一nand串之電荷儲存器件。在存取線2214與隔離膜2218之堆疊2210上方形成一閘極電介質及一多晶矽通道2226。通道2226包括由堆疊2210中之四個存取線2214控制之八個電荷儲存器件。每一存取線2214以堆疊2210中之每一側上一個地控制通道2226中之兩個電荷儲存器件。每一通道2226係由一第一端部處之一源極選擇線 (SSL)電晶體2240及在一第二端部處之一接地選擇線(GSL)電晶體2250控制。每一GSL電晶體2250耦合至一線2252以接收一供應電壓，且每一SSL電晶體2240耦合至一資料線2260。每一存取線2214耦合至一金屬端子2270。每一通道2226係形成於存取線2214之三個堆疊2210上方，且存取線2214之每一堆疊2210在三個單獨且實質上平行的通道2226下面延伸以使得半導體構造2200包括72個電荷儲存器件。 通道2226可包括除多晶矽外的一半導體材料。半導體記憶體器件2200可包含不同數目個通道2226，且存取線2214之堆疊2210可係較長的以在更多通道2226下面延伸。參照圖11中展示之解碼器電晶體1100，解碼器電晶體1100之閘極1160可形成有存取線2214。另外，根據本發明之各種實施例，包含解碼器電晶體1100之源極1180及汲極1170的三個多晶矽層1110、1120及1130可形成有通道2226。
圖23係根據本發明之各種實施例之方法2300之一流程圖。在方塊2310中，方法2300開始。在方塊2320中，形成複數個半導體材料(諸如n型多晶矽)層。在方塊2330中，在該半導體材料(例如，n型多晶矽)之一層中形成一記憶體胞之一存取線。在方塊2340中，在同一n型多晶矽層中形成一周邊電晶體(諸如一解碼器電晶體)之一源極、一通道及/或一汲極。可針對每一層重複此過程。在方塊2350中，將一周邊電晶體之一源極或汲極耦合至該等存取線中之一者。在方塊2360中，方法2300結束。各種實施例可具有比圖23中所展示之活動更多或更少之活動。在某些實施例 中，可重複、彼此置換及/或以連續或並行方式執行該等活動。
圖24係圖解說明根據本發明之各種實施例之一系統2400之一圖式。系統2400可包含一處理器2410、一記憶體器件2420、一記憶體控制器2430、一圖形控制器2440、一輸入與輸出(I/O)控制器2450、一顯示器2452、一鍵盤2454、一指標器件2456及一周邊器件2458。一匯流排2460將所有此等器件耦合在一起。一時脈產生器2470耦合至匯流排2460以透過匯流排2460將一時脈信號提供至系統2400之該等器件中之至少一者。時脈產生器2470可包含在一電路板(諸如，一母板)中之一振盪器。系統2400中所展示之兩個或兩個以上器件可形成於一單個積體電路晶片中。根據本發明之各種實施例，記憶體器件2420可包括在本文闡述且在圖中展示之記憶體器件100、1700、2100或2200中之一者。根據本發明之各種實施例，記憶體器件2420可包括一半導體構造2482或2484，諸如(舉例而言)在本文闡述且在圖中展示之半導體構造200、1300、1400及1800中之一或多者。匯流排2460可係一電路板上之互連跡線或可係一或多個電纜。匯流排2460可藉由無線方式(諸如，藉由電磁輻射，舉例而言，無線電波)耦合系統2400之器件。耦合至I/O控制器2450之周邊器件2458可係一印表機、一光學器件(諸如，一CD-ROM及一DVD讀取器及寫入器)、一磁性器件讀取器及寫入器(諸如，一軟磁碟機)或一音訊器件(諸如，一麥克風)。
圖24所表示之系統2400可包含：電腦(例如，桌上型電腦、膝上型電腦、手持式電腦、伺服器、Web器具、路由器等)、無線通信器件(例如，蜂巢式電話、無繩電話、傳呼機、個人數位助理等)、電腦相關周邊設備(例如，印表機、掃描器、監視器等)、娛樂器件(例如，電視、無線電、立體音響設備、磁帶及光碟播放器、磁帶錄影機、攝錄影機、數位相機、MP3(動畫專家組，音訊層3)播放器、視訊遊戲、表等)及諸如此類。
本發明已闡述製造半導體器件之實例性結構及方法。儘管已闡述特定實施例，但將顯而易見，可對此等實施例做出各種修改及改變。因此，應將說明書及圖式視為具有一例示性意義而非一限制性意義。
提供本發明之摘要以符合37 C.F.R.§1.72(b)，其要求允許讀者快速斷定技術性發明之性質之一摘要。該摘要係在其將不用於闡釋或限制申請專利範圍之理解下提交的。另外，在前述實施方式中，可看到，出於流線化本揭示內容之目的，將各種特徵一起編組於一單個實施例中。不應將本發明之此方法闡釋為限制申請專利範圍。因此，將以下申請專利範圍併入至實施方式中，其中每一請求項本身獨立地作為一單獨實施例。
100‧‧‧記憶體器件
106‧‧‧基板
110‧‧‧存取線
112‧‧‧存取線
114‧‧‧存取線
116‧‧‧存取線
118‧‧‧U形柱
120‧‧‧U形柱
124‧‧‧垂直槽
130‧‧‧選擇閘極
138‧‧‧源極線
144‧‧‧資料線
200‧‧‧半導體構造
206‧‧‧基板
210‧‧‧第一層/半導體材料層
214‧‧‧第二層/半導體材料層
218‧‧‧第三層/半導體材料層
222‧‧‧第四層/半導體材料層
226‧‧‧第五層/半導體材料層
302‧‧‧垂直槽
304‧‧‧左手側構造
308‧‧‧右手側構造
310‧‧‧第一部分
314‧‧‧第一部分
318‧‧‧第一部分
322‧‧‧第一部分
326‧‧‧第一部分
340‧‧‧第二部分
344‧‧‧第二部分
348‧‧‧第二部分
352‧‧‧第二部分
356‧‧‧第二部分
637‧‧‧垂直槽
654‧‧‧第一解碼器區塊
658‧‧‧第二解碼器區塊
672‧‧‧第一組指狀件
678‧‧‧第二組指狀件
680‧‧‧選擇閘極
682‧‧‧選擇閘極
684‧‧‧選擇閘極
686‧‧‧選擇閘極
688‧‧‧選擇閘極
690‧‧‧選擇閘極
692‧‧‧選擇閘極
694‧‧‧選擇閘極
696‧‧‧選擇閘極
698‧‧‧選擇閘極
782‧‧‧孔
788‧‧‧孔
794‧‧‧孔
810‧‧‧U形柱
826‧‧‧資料線
840‧‧‧線
850‧‧‧線
860‧‧‧線
870‧‧‧線
882‧‧‧線
910‧‧‧孔
1010‧‧‧U形柱
1026‧‧‧資料線
1040‧‧‧線
1050‧‧‧線
1060‧‧‧線
1070‧‧‧線
1082‧‧‧線
1100‧‧‧解碼器電晶體
1102‧‧‧解碼器電晶體
1104‧‧‧解碼器電晶體
1106‧‧‧解碼器電晶體
1110‧‧‧多晶矽層
1120‧‧‧多晶矽層
1130‧‧‧多晶矽層
1150‧‧‧區塊選擇線
1160‧‧‧閘極
1170‧‧‧汲極
1180‧‧‧源極
1206‧‧‧三維記憶體胞
1210‧‧‧p+型多晶矽
1220‧‧‧層
1228‧‧‧穿隧電介質
1230‧‧‧多晶矽柱
1236‧‧‧多晶矽間電介質
1240‧‧‧存取線
1300‧‧‧半導體構造
1302‧‧‧記憶體胞陣列
1304‧‧‧第一陣列
1306‧‧‧第二陣列
1312‧‧‧第一解碼器區塊
1314‧‧‧第二解碼器區塊
1316‧‧‧第三解碼器區塊
1318‧‧‧第四解碼器區塊
1330‧‧‧n型多晶矽層
1332‧‧‧n型多晶矽層
1334‧‧‧n型多晶矽層
1336‧‧‧n型多晶矽層
1338‧‧‧n型多晶矽層
1340‧‧‧n型多晶矽層
1342‧‧‧n型多晶矽層
1344‧‧‧n型多晶矽層
1346‧‧‧n型多晶矽層/頂部層
1347‧‧‧U形柱
1350‧‧‧多晶矽閘極
1356‧‧‧線
1400‧‧‧半導體構造
1402‧‧‧第一組指狀件
1408‧‧‧第二組指狀件
1410‧‧‧第一柱
1416‧‧‧線
1420‧‧‧第二柱
1428‧‧‧線
1434‧‧‧總存取線/總選擇線/線
1510‧‧‧多晶矽層
1512‧‧‧多晶矽層
1514‧‧‧多晶矽層
1516‧‧‧多晶矽層
1518‧‧‧多晶矽層
1530‧‧‧矽基板
1700‧‧‧記憶體器件/半導體構造
1710‧‧‧水平桿
1720‧‧‧柱
1730‧‧‧柱/第二垂直柱
1740‧‧‧第三垂直柱/柱
1800‧‧‧半導體構造
1802‧‧‧記憶體胞陣列
1812‧‧‧解碼器區塊
1814‧‧‧解碼器區塊
1816‧‧‧解碼器區塊
1818‧‧‧解碼器區塊
1820‧‧‧解碼器區塊
1822‧‧‧解碼器區塊
1824‧‧‧解碼器區塊
1828‧‧‧多晶矽閘極
1830‧‧‧水平桿
1840‧‧‧存取線
1850‧‧‧導電線
1860‧‧‧資料線
1930‧‧‧矽基板
1950‧‧‧第一接觸部分
1970‧‧‧第二接觸部分
2010‧‧‧電荷儲存器件
2100‧‧‧半導體構造
2110‧‧‧多晶矽柱
2114‧‧‧p型矽基板/基板
2118‧‧‧導電插塞
2120‧‧‧資料線
2130‧‧‧電荷陷阱層
2134‧‧‧第一部分
2138‧‧‧第二部分
2142‧‧‧電介質
2146‧‧‧控制閘極
2200‧‧‧半導體構造
2210‧‧‧堆疊
2214‧‧‧存取線
2218‧‧‧隔離膜
2226‧‧‧通道/多晶矽通道
2240‧‧‧源極選擇線電晶體
2250‧‧‧接地選擇線電晶體
2252‧‧‧線
2260‧‧‧資料線
2300‧‧‧方法
2400‧‧‧系統
2460‧‧‧匯流排
圖1係根據本發明之各種實施例之一第一半導體記憶體器件之一個三維視圖；圖2係根據本發明之各種實施例之圖1之半導體記憶體器 件之一半導體構造之一前視圖；圖3係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一前視圖；圖4係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一前視圖；圖5係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一俯視圖；圖6係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一俯視圖；圖7係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一俯視圖；圖8係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一俯視圖；圖9係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一俯視圖；圖10係根據本發明之各種實施例之圖1之半導體記憶體器件之一半導體構造之一俯視圖；圖11係根據本發明之各種實施例之圖1之半導體記憶體器件之解碼電晶體之一個三維視圖；圖12係根據本發明之各種實施例之圖1之半導體記憶體器件之記憶體胞之一個三維視圖；圖13係根據本發明之各種實施例之一第二記憶體器件之一半導體構造之一示意圖；圖14係根據本發明之各種實施例之一第三記憶體器件之 一半導體構造之一俯視圖。
圖15係根據本發明之各種實施例之第三記憶體器件之一半導體構造之一剖視圖。
圖16係根據本發明之各種實施例之第三記憶體器件之一半導體構造之一剖視圖。
圖17係根據本發明之各種實施例之一第四記憶體器件之一半導體構造之一透視圖。
圖18係根據本發明之各種實施例之一第五記憶體器件之一半導體構造之一示意圖。
圖19係根據本發明之各種實施例之第五記憶體器件之一半導體構造之一剖視圖。
圖20係根據本發明之各種實施例之第五記憶體器件之一半導體構造之一剖視圖。
圖21係根據本發明之各種實施例之一第六記憶體器件之一半導體記憶體器件之一剖視圖。
圖22係根據本發明之各種實施例之一第七記憶體器件之一半導體記憶體器件之一剖視圖。
圖23係根據本發明之各種實施例之方法之一流程圖；且圖24係圖解說明根據本發明之各種實施例之一系統之一圖式。

Claims (27)

  1. 一種包括複數個半導體材料層之裝置，其包括：一記憶體胞之一部分，其係在該等半導體材料層中之一特定層中，該記憶體胞之該部分包括一記憶體胞電晶體之一主體；及一周邊電晶體之一部分，其係在該等半導體材料層中之該特定層中，其中穿過該等半導體材料層之一槽分離記憶體胞之該部分與周邊電晶體之該部分。
  2. 如請求項1之裝置，其中：該記憶體胞之該部分進一步包括形成在該等半導體材料層中之該特定層中之一存取線；且其中該周邊電晶體之該部分包括一解碼器電晶體之一第一主體。
  3. 如請求項1之裝置，其中：該周邊電晶體之該部分包括一解碼器電晶體之一第一主體。
  4. 如請求項1之裝置，其進一步包括：一第一半導體材料柱，其毗鄰於該等半導體材料層中之該特定層，在該第一柱中具有該記憶體胞之另一部分；及一第二半導體材料柱，其毗鄰於該等半導體材料層中之該特定層，在該第二柱中具有該周邊電晶體之另一部分。
  5. 如請求項4之裝置，其中該第一柱與該第二柱係由相同半導體材料形成。
  6. 如請求項4之裝置，其中：該記憶體胞之另一部分包括該記憶體胞之一源極、一通道及/或一汲極；且該解碼器電晶體之該第一主體為該解碼器電晶體之一閘極。
  7. 如請求項1之裝置，其中該記憶體胞之該部分耦合至該周邊電晶體之該部分。
  8. 如請求項1之裝置，其中該記憶體胞之該部分耦合至形成於該等層中之一不同層中的另一周邊電晶體之一部分。
  9. 一種記憶體裝置，其包括：複數個半導體材料層；及一槽，其穿過該等半導體材料層以分離該等半導體材料層之一第一部分與該等半導體材料層之一第二部分，其中每一半導體材料層包括在該等半導體材料層之該第一部分中之一各別記憶體胞之一各別部分及在該等半導體材料層之該第二部分中之一各別周邊電晶體之一各別部分，其中在該等半導體材料層之該第一部分中之一各別記憶體胞之各別部分包括一記憶體胞電晶體之一第一主體。
  10. 如請求項9之裝置，其中該等半導體材料層之該第一部分中之一各別記憶體胞之各別部分耦合至該等半導體材料層之該第二部分中之一各別周邊電晶體之該各別部分。
  11. 如請求項9之裝置，其中該等半導體材料層之該第一部分中之一各別記憶體胞之各別部分進一步包括一記憶體胞之一存取線，且其中該周邊電晶體為一解碼器電晶體，且其中該等半導體材料層之該第二部分中之一各別周邊電晶體之各別部分包括該解碼器電晶體之一主體。
  12. 如請求項9之裝置，其進一步包括延伸穿過該複數個半導體材料層之一第一半導體材料柱，該第一半導體材料柱形成該等記憶體胞電晶體之至少一者之一第二主體。
  13. 如請求項12之裝置，其進一步包括延伸穿過該複數個半導體材料層之一第二半導體材料柱，該第二半導體材料柱包括該等周邊電晶體中之至少一者之一閘極。
  14. 如請求項9之裝置，其中該半導體材料包括n型多晶矽。
  15. 一種記憶體裝置，其包括：一半導體材料之複數個層，每一半導體材料層包括：一各別記憶體胞之一各別部分，該一各別記憶體胞之各別部分包括一記憶體胞電晶體之一主體；及一各別周邊電晶體之一各別部分，其中穿過該等半導體材料層之一槽分離一第一構造中之記憶體胞之該等部分與一第二構造中之周邊電晶體之該等部分。
  16. 如請求項15之裝置，其中該第一構造中之該等半導體材料層中之一者之一第一部分耦合至該第二構造中之該等半導體材料層中之一者之一第二部分。
  17. 如請求項15之裝置，其中該等層中之一者中之一記憶體胞之一部分耦合至該等層中之另一者中之一周邊電晶體之一部分。
  18. 一種記憶體器件，其包括：一各別記憶體胞之一各別部分，其係在一半導體材料之N個層中之每一者中，該在一半導體材料之N個層中之每一者中一各別記憶體胞之各別部分包括一記憶體胞電晶體之一主體，其中N係大於一之一整數；及一各別周邊電晶體之一各別部分，其係在該半導體材料之該N個層中之M個層中之每一者中，其中M係等於或小於N之一整數，其中穿過該半導體材料之該N個層之一槽分離一第一構造中之記憶體胞之該等部分與一第二構造中之周邊電晶體之該等部分。
  19. 如請求項18之記憶體器件，其中：該在一半導體材料之N個層中之每一者中一各別記憶體胞之各別部分包括一存取線。
  20. 如請求項18之記憶體器件，其中：在該半導體材料之該N個層中之M個層中之每一者中之一各別周邊電晶體之各別部分包括一解碼器電晶體之一主體。
  21. 如請求項18之記憶體器件，其中M係小於N之一整數。
  22. 一種包括複數個無斷裂之半導體材料層之裝置，其包括：一記憶體胞之一部分，其係在該等無斷裂之半導體材料層中之一特定層中，該記憶體胞之該部分包括一記憶體胞電晶體之一主體；一周邊電晶體之一部分，其係在該等無斷裂之半導體材料層中之該特定層中；一第一半導體材料柱，其穿過該等無斷裂之半導體材料層中之該特定層，在該第一柱中具有該記憶體胞之另一部分；及一第二半導體材料柱，其穿過該等無斷裂之半導體材料層中之該特定層，在該第二柱中具有該周邊電晶體之另一部分。
  23. 如請求項22之裝置，其中：該記憶體胞之該部分包括一存取線；且該周邊電晶體之該部分包括一周邊電晶體之一源極、一通道及/或一汲極。
  24. 如請求項23之裝置，其中：該周邊電晶體包括一解碼器電晶體。
  25. 如請求項22之裝置，其中：該周邊電晶體之該部分包括一周邊電晶體之一主體。
  26. 一種記憶體系統，其包括：一處理器，其耦合至一匯流排；及一記憶體器件，其耦合至該匯流排以與該處理器通信，該記憶體器件包括一第一半導體材料之複數個層，一記憶體胞之一第一部分係在該第一半導體材料之該等層中之一特定層中，該第一部分包括一記憶體胞電晶體之一第一主體；一周邊電晶體之一第一主體，其位於在該第一半導體材料之該等層中之該特定層中；第一孔，其等穿過該記憶體胞之該第一部分；第二孔，其等穿過該周邊電晶體之該第一部分，其中該第二孔大於該第一孔；一第三半導體材料之第一柱，其延伸穿過該等第一孔，該等第一柱中之每一者包括該記憶體胞電晶體之一第二部分；及一第四半導體材料之第二柱，其延伸穿過該等第二孔，該等第二柱中之每一者包括該周邊電晶體之一第二主體。
  27. 如請求項26之系統，其中：該記憶體胞之該第一部分包括該記憶體胞之一存取線；該記憶體胞之該主體包括該記憶體胞之一源極、一通道及/或一汲極；該周邊電晶體之該第一部分包括一解碼器電晶體之一源極、一通道及/或一汲極；且該周邊電晶體之該第二部分包括該解碼器電晶體之閘極。
TW101115256A 2011-04-28 2012-04-27 具有多層的半導體裝置及其方法 TWI659524B (zh)

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