KR20180063367A - 다수의 티어들을 갖는 반도체 장치, 및 방법들 - Google Patents

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Abstract

장치 및 방법들이 개시되고, 제 1 반도체 재료의 다수의 티어들을 포함하는 장치를 포함하며, 각각의 티어는 액세스 라인 디코더 회로 또는 데이터 라인 멀티플렉싱 회로에 사용되는 것과 같이, 적어도 1개의 메모리 셀의 적어도 1개의 액세스 라인 및 적어도 1개의 소스, 적어도 1개의 주변 트랜지스터의 채널 및/또는 드레인을 포함한다. 장치는 제 1 반도체 재료의 티어들을 통해 연장되는 제 2 반도체 재료의 다수의 필라들을 포함할 수도 있으며, 각각의 필라는 메모리 셀들 중 적어도 1개의 메모리 셀의 소스, 채널 및/또는 드레인, 또는 주변 트랜지스터들 중 적어도 1개의 주변 트랜지스터의 게이트를 포함한다. 그러한 장치를 형성하는 방법들은 또한 다른 실시예들과 함께 설명된다.

Description

다수의 티어들을 갖는 반도체 장치, 및 방법들{SEMICONDUCTOR APPARATUS WITH MULTIPLE TIERS, AND METHODS}
우선권 출원
본 출원은 2011년 4월 28일자로 출원된 미국 출원 제13/096,822호로부터의 우선권 이득을 주장하며, 이는 본 명세서에 그 전체가 참고문헌에 의해 포함된다.
다수의 티어들(tiers)을 갖는 반도체 구성들은 PDA들(personal digital assistants), 랩톱 컴퓨터들, 이동 전화들 및 디지털 카메라들과 같은 많은 전자 장치들에 사용된다. 이 반도체 구성들의 일부는 전하 저장 트랜지스터들의 어레이들을 갖는다.
일부 실시예들은 첨부 도면들의 도면들에서 제한이 아닌 예로서 예시된다.
도 1은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 3차원 도면이다.
도 2는 본 발명의 다양한 실시예들에 따른 반도체 구성의 정면도이다.
도 3은 본 발명의 다양한 실시예들에 따른 반도체 구성의 정면도이다.
도 4는 본 발명의 다양한 실시예들에 따른 반도체 구성의 정면도이다.
도 5는 본 발명의 다양한 실시예들에 따른 반도체 구성의 평면도이다.
도 6은 본 발명의 다양한 실시예들에 따른 반도체 구성의 평면도이다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 구성의 평면도이다.
도 8은 본 발명의 다양한 실시예들에 따른 반도체 구성의 평면도이다.
도 9는 본 발명의 다양한 실시예들에 따른 반도체 구성의 평면도이다.
도 10은 본 발명의 다양한 실시예들에 따른 반도체 구성의 평면도이다.
도 11은 본 발명의 다양한 실시예들에 따른 디코더 트랜지스터들의 3차원 도면이다.
도 12는 본 발명의 다양한 실시예들에 따른 메모리 셀들의 3차원 도면이다.
도 13은 본 발명의 다양한 실시예들에 따른 반도체 구성의 개략도이다.
도 14는 본 발명의 다양한 실시예들에 따른 반도체 구성의 평면도이다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 구성의 단면도이다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 구성의 단면도이다.
도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 18은 본 발명의 다양한 실시예들에 따른 반도체 구성의 개략도이다.
도 19는 본 발명의 다양한 실시예들에 따른 반도체 구성의 단면도이다.
도 20은 본 발명의 다양한 실시예들에 따른 반도체 구성의 단면도이다.
도 21은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 22는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 23은 본 발명의 다양한 실시예들에 따른 방법들의 흐름도이다.
도 24는 본 발명의 다양한 실시예들에 따른 시스템을 예시하는 도면이다.
3차원 반도체 장치들 내의 구성요소들의 밀도는 장치들의 판매를 증가시키는 경쟁으로 계속 증가한다. 본 발명자는 상기 언급된 도전 뿐만 아니라, 다른 것들이 반도체 재료의 복수의 티어들의 각각의 티어에서, 각각의 제 1 장치의 적어도 각각의 일부 및 각각의 제 2 장치의 적어도 일부를 제조함으로써 처리될 수 있는 것을 발견했다. 예를 들어, 액세스 라인 디코더 회로 또는 데이터 라인 멀티플렉싱 회로와 같은 주변 회로에 대한 3차원 트랜지스터의 일부, 및 3차원 메모리 셀의 일부는 메모리 장치의 반도체 재료의 동일한 티어에서 제조된다. 최종 메모리 장치는 적어도 1개의 주변 회로의 트랜지스터들을 제조하는 중요한 부가 처리 이벤트들 없이 메모리 셀들의 증가된 밀도를 제공할 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치(100)의 3차원 도면이다. 메모리 장치(100)는 기판(106) 상에 형성될 수 있고 전하 저장 트랜지스터들의 전하 저장 구조들(예를 들어, 부동 게이트(floating gate)들)을 적어도 부분적으로 둘러싸는 액세스 라인들(110, 112, 114 및 116)을 포함하는 반도체 재료의 다수의 티어들을 포함한다. 이 문서의 목적들을 위해, "반도체 재료의 티어"는 구조의 수평 또는 수직 또는 경사진 평면, 행(row), 랭크(rank) 또는 유닛(unit)에서와 같이, 동일한 평면, 랭크, 행 또는 유닛에서 형성되는 반도체 재료를 의미한다. 2개의 U자형 필라(pillar)들(118 및 120)은 장치(100)에 형성되고 전하 저장 트랜지스터들에 대한 채널들로서의 기능을 한다. U자형 필라들(118 및 120)은 기판(106)까지 연장될 수 있다. 수직 슬롯들(124)은 전하 저장 트랜지스터들 및 각각의 U자형 필라(118 및 120)를 적어도 부분적으로 둘러싸는 그의 액세스 라인들(110, 112, 114 및 116)을 분리한다. 각각의 U자형 필라(118 및 120)는 실리콘 또는 폴리실리콘(예를 들어, 코어(core)를 갖는 실리콘 또는 폴리실리콘 튜브, 코어는 공기 또는 유전체 재료로 충전될 수 있음)과 같은 반도체 재료를 포함한다. 선택 게이트들(130)의 단일 티어는 U자형 필라들(118 및 120) 각각의 양 단부들에서 형성되는 선택 트랜지스터들을 둘러싼다. 소스 라인들(138)은 U자형 필라들(118 및 120)의 제 1 단부들에서 선택 트랜지스터들 상에 형성된다. 데이터 라인들(144)은 U자형 필라들(118 및 120)의 제 2 단부들에서 선택 트랜지스터들 상에 형성된다. 액세스 라인들(110, 112, 114 및 116)을 포함하는 반도체 재료의 티어들은 디코더 트랜지스터와 같은 주변 트랜지스터의 바디(body)로서의 역할을 각각 할 수도 있다. U자형 필라들(118 및 120)는 또한 이하의 도 2-도 16에 도시되고 설명되는 바와 같은 주변 트랜지스터의 게이트로서의 기능을 하는 반도체 재료를 포함한다.
도 2는 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 정면도이다. 반도체 구성(200) 내의 동일한 티어들 및 영역들은 간결성 및 명료성의 목적들을 위해 도 2-도 10에 걸쳐 동일한 참조 번호들에 의해 식별될 것이다. 반도체 구성(200)은 반도체(예를 들어, 실리콘) 기판(206) 상에 형성될 수 있다. n형 폴리실리콘과 같은 반도체 재료의 티어들은 기판(206) 상에 유전체(도시되지 않음)로 교대로 증착된다. 반도체 재료의 티어들은 제 1(210), 제 2(214), 제 3(218), 제 4(222) 및 제 5(226) 티어들을 포함한다. 유전체는 예를 들어 서로 및 기판(206)으로부터 반도체 재료의 티어들(210, 214, 218, 222 및 226)을 분리하기 위해 사용되는 이산화 실리콘일 수 있다. 반도체 재료의 티어들(210, 214, 218, 222 및 226)(이하 예로서 폴리실리콘의 티어들로 언급됨)은 적층 배열로 되어 있다. 반도체 구성(200)은 예를 들어 유전체로 교대로 형성되는 폴리실리콘의 8, 16, 24, 32, 40, 48 이상과 같은 짝수 티어들을 포함할 수 있다. 본 명세서에 논의되는 실시예들이 n형 폴리실리콘의 티어들을 포함하지만, 폴리실리콘의 티어들은 대안적으로 본 발명의 다양한 실시예들에 따른 도핑되지 않은 또는 p형 폴리실리콘일 수 있다.
도 3은 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 정면도이다. 수직 슬롯(302)은 티어들(210, 214, 218, 222 및 226)을 통해 에칭되어 반도체 구성(200)을 예를 들어 좌측 구성(304) 및 우측 구성(308)으로 분할한다. 좌측 구성(304) 및 우측 구성(308)은 크기가 상이할 수 있으며/있거나 구성(200)은 부가 구성들로 더 분할될 수 있다. 예를 들어, 좌측 구성(304)은 반도체 구성(200)의 약 70 내지 80 퍼센트를 포함할 수 있는 한편, 우측 구성(308)은 반도체 구성(200)의 약 5 퍼센트를 포함할 수 있다. 수직 슬롯(302)은 상호연결 라인들(예를 들어, 와이어들)이 좌측 구성(304)과 우측 구성(308) 사이에 형성되기에 충분히 크다. 좌측 구성(304)은 각각 티어들(210, 214, 218, 222, 및 226)의 제 1 부분들(310, 314, 318, 322 및 326)을 포함하는 한편, 우측 구성은 각각 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356)을 포함한다.
도 4는 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 정면도이다. 좌측 구성(304) 및 우측 구성(308)은 계단 구성으로 각각 형성(예를 들어, 에칭)된다. 결과적으로, 좌측 구성(304)에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 1 부분(310)은 제 1 부분(314)보다 더 길고, 제 1 부분(314)은 제 1 부분(318)보다 더 길고, 제 1 부분(318)은 제 1 부분(322)보다 더 길며 제 1 부분(322)은 제 1 부분(326)보다 더 길다. 우측 구성(308)에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 2 부분(340)은 제 2 부분(344)보다 더 길고, 제 2 부분(344)은 제 2 부분(348)보다 더 길고, 제 2 부분(348)은 제 2 부분(352)보다 더 길며 제 2 부분(352)은 제 2 부분(356)보다 더 길다.
도 5는 도 4에 설명되는 반도체 구성(200)의 평면도이다.
도 6은 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 평면도이다. 좌측 구성(304) 및 우측 구성(308)은 상이한 에칭 활동들에 의해서와 같이, 각각 메모리 셀들 및 주변 트랜지스터들의 어레이로 형성된다. 수직 슬롯(637)은 예를 들어 제 1 디코더 블록(654) 및 제 2 디코더 블록(658)을 남기기 위해 우측 구성(308)을 통해 에칭될 수 있다. 좌측 구성(304)은 인터디지털적으로(interdigitally) 배열되는 제 1 핑거(finger) 세트(672) 및 제 2 핑거 세트(678)로 에칭될 수 있다. 제 1 핑거 세트(672) 및 제 2 핑거 세트(678)는 각각 티어들(210, 214, 218, 222, 및 226)의 제 1 부분들(310, 314, 318, 322 및 326) 각각이 2개의 파트들로 분리되도록 서로 분리된다. 각각의 제 1 부분(310, 314, 318 및 322)의 각각의 분리 파트는 메모리 셀에 대한 액세스 라인으로서의 기능을 할 수 있다. 각각 티어들(210, 214, 218, 222, 및 226)의 제 1 부분들(310, 314, 318, 322 및 326)의 모두보다 적은 것이 간결성 및 명료성의 목적들을 위해 도 6에 도시된다.
각각 티어들(214, 218 및 222)의 제 1 부분들(314, 318 및 322)로부터의 폴리실리콘은 제 1 핑거 세트(672)에 도시된다. 각각 티어들(210, 214, 및 218)의 제 1 부분들(310, 314 및 318)로부터의 폴리실리콘은 제 2 핑거 세트(678)에 도시된다. 티어(226)의 제 1 부분(326)으로부터의 폴리실리콘은 신장되고 실질적인 병렬 선택 게이트들(680, 682, 684, 686, 688, 690, 692, 694, 696 및 698)에 형성(예를 들어, 에칭)된다. 선택 게이트들(680, 682, 684, 686, 688, 690, 692, 694, 696 및 698) 중 2개는 제 1 핑거 세트(672) 및 제 2 핑거 세트(678)의 핑거들 각각에 있다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 평면도이다. 구멍들(782)은 제 2 핑거 세트(678)에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 1 부분들(310, 314, 318, 322 및 326)을 통해 에칭된다. 유사한 구멍들(788)은 제 1 핑거 세트(672)에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 1 부분들(310, 314, 318, 322 및 326)을 통해 에칭된다. 구멍들(782 및 788)은 본 발명의 일부 실시예들에서 에칭되어 반도체 재료의 U자형 필라들을 좌측 구성(304)에 수용하고, 거의 동일한 크기이다.
우측 구성(308)의 제 1 디코더 블록(654) 및 제 2 디코더 블록(658)에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356) 각각은 메모리 셀의 액세스 라인 또는 선택 게이트에 결합될 디코더 트랜지스터의 바디(소스, 채널 및/또는 드레인)로서의 기능을 한다. 다수의 구멍들(794)은 제 1 디코더 블록(654) 및 제 2 디코더 블록(658) 각각에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356) 모두를 통해 에칭되어 멀티 게이트 디코더 트랜지스터들의 게이트들로서의 기능을 할 수 있는 필라들(예를 들어, 폴리실리콘 재료의)을 수용한다. 구멍들(794)은 개별적으로 형성되며/되거나 더 높은 구동 전류를 디코더 트랜지스터들에 제공하기 위해서와 같이, 좌측 구성(304) 내의 구멍들(782 및/또는 788)보다 더 클 수 있다. 우측 구성(308)의 디코더 트랜지스터들의 일부 또는 전부는 단일 게이트 디코더 트랜지스터들일 수도 있다. 우측 구성(308) 내의 구멍들(794)은 또한 실질적으로 동일한 크기일 수 있으며/있거나 본 발명의 다양한 실시예들에 따른 좌측 구성(304) 내의 구멍들(782 또는 788)과 실질적으로 동시에 형성될 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 평면도이다. 좌측 구성(304) 내의 메모리 셀 트랜지스터들은 구멍들(782 및 788)에 형성되는 전하 저장 구조들(예를 들어, 전하 트랩들 또는 부동 게이트들)을 포함한다. 메모리 셀 트랜지스터들은 인터폴리(inter-poly) 유전체, 부동 게이트 및 질화 실리콘(SiN)과 같은 저장 요소, 터널 산화물 및 폴리실리콘 층을 좌측 구성(304)에 증착함으로써 형성될 수 있는 한편, 우측 구성(308)은 증착들로부터 그것을 차폐하기 위해 커버된다. 반도체 재료의 U자형 필라들(810)은 메모리 셀들에 대한 좌측 구성(304) 내의 구멍들(782 및 788)에 형성된다. 각각의 U자형 필라(810)는 제 1 핑거 세트(672)로부터 제 2 핑거 세트(678)로 연장되고 핑거들(672 및 678) 내의 수개의 메모리 셀 트랜지스터들의 바디(소스, 채널 및/또는 드레인)로서의 기능을 하며; 예를 들어, 각각의 액세스 라인에 대한 하나의 메모리 셀 트랜지스터가 존재한다. 각각의 U자형 필라(810)는 예를 들어 실리콘 또는 폴리실리콘(예를 들어, 코어를 갖는 실리콘 또는 폴리실리콘 튜브, 코어는 공기 또는 유전체 재료로 충전될 수 있음)을 포함한다. 전하 저장 구조들(예를 들어, 전하 트랩들 또는 부동 게이트들)은 U자형 필라들(810) 주위의 구멍들(782 및 788)에 형성된다.
디코더 트랜지스터들에 대한 게이트들(예를 들어, 폴리실리콘을 포함함)(도시되지 않음)은 제 1 디코더 블록(654)의 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356) 내의 구멍들(794)에 형성된다. 마찬가지로, 디코더 트랜지스터들에 대한 게이트들은 제 2 디코더 블록(658)의 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356) 내의 구멍들(794)에 형성된다. 게이트들은 폴리실리콘 층 전에 이산화 실리콘과 같은 유전체 재료를 증착하여 각각 게이트 산화물 및 게이트들을 형성함으로써 형성될 수 있는 한편, 좌측 구성(304)은 증착들로부터 그것을 차폐하기 위해 커버된다. 게이트들은 분리 게이트들로서 증착되어 에칭될 수 있거나, 제 1 디코더 블록(654) 및 제 2 디코더 블록(658) 둘 다에 대한 단일 게이트로서 증착되어 에칭될 수 있다.
폴리실리콘은 동시에 또는 분리 단계들로 좌측 구성(304) 내의 U자형 필라들(810) 및 제 1 디코더 블록(654) 및/또는 제 2 디코더 블록(658) 내의 디코더 트랜지스터들에 대한 게이트들에 대해 증착될 수 있다.
라인들(882)은 제 1 디코더 블록(654) 및 제 2 디코더 블록(658) 내의 디코더 트랜지스터들에 대한 게이트들(도시되지 않음)에 결합되도록 형성된다. 좌측 구성(304) 내의 U자형 필라들(810)의 폴리실리콘은 제 1 디코더 블록(654) 또는 제 2 디코더 블록(658) 내의 디코더 트랜지스터들에 대한 게이트들일 수도 있다. 라인들(882)은 예를 들어 텅스텐, 알루미늄 또는 구리일 수 있다. 라인들(882)은 폴리실리콘 라인들과 같은 반도체 라인들로 대체될 수 있다.
금속 또는 도핑된 폴리실리콘을 포함하는 것들과 같은 데이터 라인들(826) 및 소스 라인들(도시되지 않음)은 좌측 구성(304) 내의 구멍들(782 및 788)에서 U자형 필라들(810)의 대향 단부들과 개별적인 접촉으로 형성된다. 데이터 라인들(826)은 서로 실질적으로 평행하고 선택 게이트들(680, 682, 684, 686, 688, 690, 692, 694, 696 및 698)과 실질적으로 수직이도록 배열될 수 있다. 데이터 라인들(826)은 금속 또는 폴리실리콘을 포함한다. 각각 티어들(210, 214, 218 및 222)의 제 1 부분들(310, 314, 318 및 322)은 U자형 필라들(810) 각각에 및 각각 주위에 형성되는 각각의 메모리 셀 트랜지스터(들)에 대한 액세스 라인으로서의 기능을 각각 한다. 금속은 예를 들어 질화 티탄(TiN), 탄탈(Ta), 질화 탄탈(TaN) 또는 텅스텐(W)일 수 있다.
간결성 및 명료성의 목적들을 위해, 액세스 라인들 및 선택 라인들에 제 1 디코더 블록(654)의 디코더 트랜지스터들의 결합은 도 8에 도시되지 않는다. 그러나, 제 2 디코더 블록(658)의 디코더 트랜지스터들은 라인들(840, 850, 860 및 870)에 의해 각각 티어들(210 및 214)의 제 1 부분들(310 및 314)의 액세스 라인들, 및 선택 게이트들(684 및 686)에 결합된 것으로 도시된다. 라인들(840, 850, 860 및 870)은 동시에 및/또는 예를 들어 폴리실리콘, 텅스텐, 알루미늄 또는 구리와 같은, 데이터 라인들(826) 또는 소스 라인들(도시되지 않음)을 형성하기 위해 사용되는 동일한 재료로 형성될 수 있다. 다른 실시예에서, 데이터 라인들(826) 또는 소스 라인들(도시되지 않음) 및 라인들(840, 850, 860 및 870)은 상이한 시간들에 및/또는 상이한 재료들로 형성될 수 있다. 도시된 바와 같이, 라인(840)은 제 1 부분(310)을 제 2 부분(340)에 결합하기 위해 형성된다. 라인(850)은 제 1 부분(314)을 제 2 부분(344)에 결합하기 위해 형성된다. 라인(860)은 선택 게이트(684)를 제 2 부분(348)에 결합하기 위해 형성된다. 라인(870)은 선택 게이트(686)를 제 2 부분(352)에 결합하기 위해 형성된다. 간결성 및 명료성을 위해, 디코더 트랜지스터들에 좌측 구성(304)의 다른 액세스 라인들 및 선택 게이트들의 결합은 도시되지 않는다. 도 2-도 8에 도시된 반도체 구성(200)은 각각 티어들(210, 214, 218 및 222)의 제 1 부분들(310, 314, 318 및 322)의 액세스 라인들이 서로에 대해 적층되도록 배열된다.
도 9는 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 평면도이다. 구멍들이 상술한 바와 같이 에칭되기 전에 좌측 구성(304)은 도 7에 도시된 좌측 구성(304)과 동일하고, 우측 구성(308)은 도 6에 도시된 우측 구성(308)과 동일하다. 동일한 참조 번호들은 간결성 및 명료성의 목적들을 위해 동일한 요소들을 식별한다.
우측 구성(308) 내의 제 1 디코더 블록(654) 및 제 2 디코더 블록(658)에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356) 각각은 메모리 셀의 액세스 라인에 결합될 디코더 트랜지스터의 바디(소스, 채널 및/또는 드레인)로서의 기능을 한다. 구멍들(910)은 제 1 디코더 블록(654) 및 제 2 디코더 블록(658)에서, 각각 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356) 모두를 통해 에칭되어 디코더 트랜지스터들의 폴리실리콘 게이트들을 수용한다. 우측 구성(308) 내의 구멍들(910)은 좌측 구성(304) 내의 구멍들(782 또는 788)과 동일한 크기이고 동시에 에칭된다. 구멍들(910)의 다수의 행들 및 열들은 에칭되어 우측 구성(308)을 통해 더 높은 구동 전류를 가능하게 한다.
게이트들은 폴리실리콘 층 전에 이산화 실리콘과 같은 유전체 재료를 우측 구성(308)에 증착하여 게이트 산화물 및 게이트들을 형성함으로써 형성될 수 있는 한편, 좌측 구성(304)은 이 증착들로부터 그것을 차폐하기 위해 커버된다. 게이트들은 분리 게이트들로서 증착되어 에칭될 수 있거나, 제 1 디코더 블록(654) 및 제 2 디코더 블록(658) 둘 다에 대한 단일 게이트로서 증착되어 에칭될 수 있다. 메모리 셀 트랜지스터들은 인터폴리 유전체, 부동 게이트 및 SiN과 같은 저장 요소, 터널 산화물 및 폴리실리콘 층을 좌측 구성(304)에 증착함으로써 형성될 수 있는 한편, 우측 구성(308)은 이 증착들로부터 그것을 차폐하기 위해 커버된다.
도 10은 본 발명의 다양한 실시예들에 따른 반도체 구성(200)의 평면도이다. 반도체 재료의 U자형 필라들(1010)은 도 7에 도시된 바와 같은 메모리 셀들에 대한 좌측 구성(304) 내의 구멍들(782 및 788)에 형성된다. 금속 또는 도핑된 폴리실리콘을 포함하는 것들과 같은 데이터 라인들(1026) 및 소스 라인들(도시되지 않음)은 도 10에 도시된 바와 같은 좌측 구성(304) 내의 구멍들(782 및 788)에서 U자형 필라들(1010)의 대향 단부들과 개별적인 접촉으로 형성된다. 데이터 라인들(1026)은 서로 실질적으로 평행하고 선택 게이트들(680, 682, 684, 686, 688, 690, 692, 694, 696 및 698)과 실질적으로 수직이도록 배열될 수 있다. 각각 티어들(210, 214, 218 및 222)의 제 1 부분들(310, 314, 318 및 322)은 U자형 필라들(1010) 각각에 및 각각 주위에 형성되는 각각의 메모리 셀 트랜지스터(들)에 대한 액세스 라인으로서의 기능을 각각 한다.
라인들(1082)은 제 1 디코더 블록(654) 및 제 2 디코더 블록(658)의 구멍들(910)을 통해 형성되어 디코더 트랜지스터들의 게이트들에 결합된다. 좌측 구성(304) 내의 U자형 필라들(1010)의 폴리실리콘은 제 1 디코더 블록(654) 또는 제 2 디코더 블록(658) 내의 디코더 트랜지스터들에 대한 게이트들일 수도 있다. 라인들(1082)은 예를 들어 텅스텐, 알루미늄 또는 구리일 수 있다. 라인들(1082)은 폴리실리콘 라인들과 같은 반도체 라인들로 대체될 수 있다.
제 1 디코더 블록(654)의 디코더 트랜지스터들은 도 10에 도시되지 않은 메모리 셀 트랜지스터들에 결합될 수 있다. 제 2 디코더 블록(658)의 디코더 트랜지스터들은 라인들(1040, 1050, 1060 및 1070)에 의해 제 1 부분(310) 및 제 1 부분(314)의 액세스 라인들 및 선택 게이트들(684 및 686)에 결합된다. 라인들(1040, 1050, 1060 및 1070)은 예를 들어 텅스텐, 알루미늄 또는 구리일 수 있다. 라인들(1040, 1050, 1060 및 1070)은 폴리실리콘과 같은 반도체로 대체될 수 있다. 라인(1040)은 제 1 부분(310)을 제 2 부분(340)에 결합하기 위해 라우팅된다. 라인(1050)은 제 1 부분(314)을 제 2 부분(344)에 결합하기 위해 라우팅된다. 라인(1060)은 선택 게이트(684)를 제 2 부분(348)에 결합하기 위해 라우팅된다. 라인(1070)은 선택 게이트(686)를 제 2 부분(352)에 결합하기 위해 라우팅된다. 좌측 구성(304)의 다른 액세스 라인들 및 선택 게이트들은 도시되지 않은 디코더 트랜지스터들에 결합된다. 도 2-도 10에 도시된 반도체 구성(200)은 각각 티어들(210, 214, 218 및 222)의 제 1 부분들(310, 314, 318 및 322)의 액세스 라인들이 서로에 대해 적층되도록 배열된다.
각각 액세스 라인들을 티어들(210, 214, 218, 222, 및 226)의 제 1 부분들(310, 314, 318 및 322)에 형성하기 위해 사용되는 폴리실리콘은 각각 티어들(210, 214, 218, 222, 및 226)의 제 2 부분들(340, 344, 348, 352 및 356) 내의 디코더 트랜지스터들의 바디들의 폴리실리콘과 동일하거나 상이한 주입 농도를 가질 수 있다. 또한, 이전 설명은 디코더 트랜지스터들의 액세스 라인들 및 바디들 둘 다가 폴리실리콘으로 형성되는 실시예들에 초점이 맞춰지지만, 다른 실시예들에서, 액세스 라인들은 금속으로 대체될 수 있다. 그러한 경우들에서, 구성들(304 또는 308) 중 하나의 적어도 일부가 마스킹될(masked) 수 있는 한편, 다른 구성 또는 구성(304 또는 308)의 일부가 처리된다.
반도체 구성(200)은 반도체 재료의 동일한 티어들 내의 디코더 트랜지스터들과 같은 주변 트랜지스터들의 메모리 셀들 및 바디들의 액세스 라인들을 포함한다. 디코더 트랜지스터들의 게이트들은 메모리 셀들의 바디들을 형성하기 위해 증착되는 동일한 반도체 재료로 형성될 수도 있다.
도 2 내지 도 10에 도시된 반도체 구성(200)의 실시예들은 본 발명의 다양한 실시예들에 따른 도 1에 도시된 반도체 메모리 장치(100)의 예들이다.
도 11은 도 6-도 10에 도시된 디코더 블록들(654 및 658) 내의 디코더 트랜지스터들의 예들인 본 발명의 다양한 실시예들에 따른 디코더 트랜지스터들(1100)의 3차원 도면이다. 3개의 디코더 트랜지스터들(1102, 1104 및 1106)은 폴리실리콘의 3개의 티어들(1110, 1120 및 1130)에 형성된다. 티어들(1110, 1120 및 1130)은 계단 구성으로 서로 겹치게(one above the other) 배열된다. 티어(1130)는 그것 위의 티어(1120)보다 더 크고, 티어(1120)는 그것 위의 티어(1110)보다 더 크다. 티어들(1110, 1120 및 1130)은 이산화 실리콘(도시되지 않음)과 같은 유전체에 의해 서로 분리된다. 폴리실리콘은 예를 들어 블록 선택 라인(1150)을 티어들(1110, 1120 및 1130) 위에 형성하기 위해 사용될 수 있고, 2개의 게이트들(1160)은 티어들(1110, 1120 및 1130) 내의 구멍들(예를 들어, 구멍들(794))에 형성된다. 라인(1150)의 일 측면 상의 티어들(1110, 1120 및 1130)의 일부들은 디코더 트랜지스터들(1102, 1104 및 1106)에 대한 드레인들(1170)로서의 기능을 한다. 라인(1150)의 제 2 측면 상의 티어들(1110, 1120 및 1130)의 일부들은 디코더 트랜지스터들(1102, 1104 및 1106)에 대한 소스들(1180)로서의 기능을 한다. 소스들(1180)과 드레인들(1170) 사이의 티어들(1110, 1120 및 1130) 내의 폴리실리콘은 디코더 트랜지스터들(1102, 1104 및 1106)에 대한 채널들로서의 기능을 한다.
도 12는 도 8 및 도 10에 도시된 좌측 구성(304) 내의 U자형 필라들(810)의 메모리 셀들 및 부분들의 예들인 본 발명의 다양한 실시예들에 따른 메모리 셀들의 3차원 도면이다. 도 12는 6개의 3차원 메모리 셀들(1206)을 도시한다. 각각의 메모리 셀(1206)은 부동 게이트로서의 기능을 하는 p+ 형 폴리실리콘(1210)의 링을 포함하는 전하 저장 트랜지스터이다. p+ 형 폴리실리콘(1210)의 링들은 유전체들(1220)의 티어들에 의해 서로 분리된다. 폴리실리콘 필라들(1230)은 p+ 형 폴리실리콘(1210)의 링들을 통과하고, 터널 유전체(1228)에 의해 그의 개별 링들로부터 분리된다. 유전체 재료(1220)의 티어들 사이에서, p+ 형 폴리실리콘(1210)의 링들 각각은 이산화 실리콘, 질화 실리콘(Si3N4) 및 이산화 실리콘(ONO)을 포함하는 것과 같은 인터폴리 유전체(IPD)(1236), 및 각각의 폴리실리콘 액세스 라인(1240)에 의해 둘러싸여진다. 유전체들(1220) 및 터널 유전체(1228)의 티어들은 예를 들어 이산화 실리콘일 수 있다. 메모리 셀들(1206)은 액세스 라인들(1240)이 적층되도록 배열된다. 액세스 라인들(1240)은 금속을 포함하고 폴리실리콘을 포함하지 않을 수 있다.
도 13은 본 발명의 다양한 실시예들에 따른 반도체 구성(1300)의 개략도이다. 반도체 구성(1300)은 메모리 셀들의 어레이(1302) 및 디코더 트랜지스터들의 4개의 디코더 블록들, 즉 제 1 디코더 블록(1312), 제 2 디코더 블록(1314), 제 3 디코더 블록(1316) 및 제 4 디코더 블록(1318)을 포함한다. 어레이(1302)는 인터디지털적으로 배열되는 핑거들을 각각 갖는 메모리 셀들의 제 1 어레이(1304) 및 제 2 어레이(1306)로 분할된다. 어레이(1302) 및 디코더 블록들(1312, 1314, 1316 및 1318) 각각은 n형 폴리실리콘의 9개의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346)에 형성된다. 폴리실리콘의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346)은 이산화 실리콘(도시되지 않음)과 같은 유전체의 티어들에 의해 서로 분리되고, 어레이(1302) 및 디코더 블록들(1312, 1314, 1316 및 1318)은 계단 구성들로 에칭된다. 제 1 어레이(1304) 및 제 2 어레이(1306) 각각 내의 폴리실리콘의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346)은 메모리 셀들에 대한 액세스 라인들 또는 선택 게이트로서의 기능을 한다. U자형 필라들(1347)은 제 1 어레이(1304)와 제 2 어레이(1306) 사이에서 연장된다. 각각의 U자형 필라(1347)는 그 U자형 필라(1347)를 적어도 부분적으로 둘러싸는 각각의 액세스 라인에 대한 메모리 셀 트랜지스터의 바디(소스, 채널 및/또는 드레인)로서의 기능을 한다. 각각의 U자형 필라(1347)는 실리콘 또는 폴리실리콘(예를 들어, 코어를 갖는 실리콘 또는 폴리실리콘 튜브, 코어는 공기 또는 유전체 재료로 충전될 수 있음)과 같은 반도체 재료를 포함한다. 제 1 어레이(1304) 및 제 2 어레이(1306) 내의 상단 티어(1346)는 선택 게이트들로 에칭되고, 각각의 선택 게이트는 U자형 필라들(1347) 중 다수의 필라들의 단부들에 결합된다.
디코더 블록들(1312, 1314, 1316 및 1318) 각각 내의 폴리실리콘의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346)의 일부는 메모리 셀의 액세스 라인 또는 선택 게이트에 결합될 디코더 트랜지스터의 바디(소스, 채널 및/또는 드레인)로서의 기능을 하고, 일부는 액세스 라인 또는 선택 게이트에 결합되지 않을 수 있다. 디코더 트랜지스터들에 대한 폴리실리콘 게이트들(1350)은 디코더 블록들(1312, 1314, 1316 및 1318) 각각 내의 폴리실리콘의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346) 내의 구멍들을 통해 연장된다. 제 1 어레이(1304) 및 제 2 어레이(1306) 각각 내의 폴리실리콘의 개별 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346)의 분리 부분들을 디코더 블록들(1312, 1314, 1316 및 1318)의 각각의 디코더 블록 내의 폴리실리콘의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346) 중 하나에 결합하는 24개의 라인들(1356)(WL0 내지 WL15 및 SG0-7)이 도시된다. 라인들(1356) 중 8개는 상단 티어(1346)에 형성되는 8개의 선택 게이트들 각각을 디코더 블록들(1312, 1314, 1316 및 1318)의 각각의 디코더 블록 내의 폴리실리콘의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346) 중 하나에 결합하기 위해 도시된다. 라인들(1356)의 각각의 결합은 표 1에 제공되며, WL#은 액세스 라인을 표시하고 SG#은 선택 게이트를 표시한다. 라인(1356)은 WL2(제 2 어레이(1306) 내의 티어(1340)로부터 디코더 블록(1314) 내의 동일한 티어(1340)로 결합됨)로 나타낸 바와 같이, 동일한 티어들을 서로 결합할 수 있다. 대안적으로, 라인(1356)은 WL11(제 1 어레이(1304) 내의 티어(1336)로부터 디코더 블록(1312) 내의 티어(1342)로 결합됨)로 나타낸 바와 같이, 상이한 티어들을 서로 결합할 수 있다. "X"는 디코더 블록들(1312, 1314, 1316 및 1318) 각각 내의 폴리실리콘의 하단 3개의 티어들(1330, 1332, 1334)이 액세스 라인들에 결합되지 않고 미사용인 것을 표시한다. 결과적으로, 폴리실리콘의 모든 9개의 티어들(1330, 1332, 1334, 1336, 1338, 1340, 1342, 1344 및 1346)은 액세스 라인들로서 사용되는 한편, 폴리실리콘의 6개의 티어들(1336, 1338, 1340, 1342, 1344 및 1346)은 디코더 트랜지스터들로서 사용된다. 액세스 라인들로서 사용되는 폴리실리콘의 9개의 티어들 대 디코더 트랜지스터들로서 사용되는 폴리실리콘의 6개의 티어들의 비율은 도 13에 도시된다. 8 대 5 또는 10 대 7 또는 1 대 1과 같은 다른 비율들이 사용될 수도 있다. 예를 들어, 디코더 블록들(1312, 1314, 1316 및 1318) 중 하나는 나머지 디코더 블록들이 디코더 트랜지스터들로서 사용될 시에 폴리실리콘의 모든 티어들을 갖는 다른 메모리 셀들(도시되지 않음)에 사용될 수 있다. 디코더 블록들(1312, 1314, 1316 및 1318)은 어레이(1302)와 정렬되어 데이터 라인들의 라우팅을 수용할 수 있다.
1312 1316 1304 1306 1314 1318
1346 WL13 SG3 SGO-3 SG4-7 WL5 SG7
1344 WL12 SG2 WL15 WL0 WL4 SG6
1342 WL11 SG1 WL14 WL1 WL3 SG5
1340 WL10 SG0 WL13 WL2 WL2 SG4
1338 WL9 WL15 WL12 WL3 WL1 WL7
1336 WL8 WL14 WL11 WL4 WL0 WL6
1334 X X WL10 WL5 X X
1332 X X WL9 WL6 X X
1330 X X WL8 WL7 X X
도 13에 도시된 반도체 구성(1300)의 실시예는 본 발명의 다양한 실시예들에 따른 도 1에 도시된 반도체 메모리 장치(100)의 일 예이다.
도 14는 본 발명의 다양한 실시예들에 따른 반도체 구성(1400)의 평면도이다. 반도체 구성(1400)은 유전체로 교대로 형성되는 폴리실리콘의 티어들로 형성된다. 반도체 구성(1400)은 인터디지털적으로 배열되는 제 1 핑거 세트(1402) 및 제 2 핑거 세트(1408)로 에칭된다. 반도체 구성(1400) 내의 티어들 중 1개 이상은 주변 트랜지스터의 바디(소스, 채널 및/또는 드레인) 및 메모리 셀의 액세스 라인 또는 선택 게이트를 포함하는 폴리실리콘의 끊어지지 않은(unbroken) 일체 형성 티어들이다. 폴리실리콘의 끊어지지 않은 일체 형성 티어들 중 1개 이상은 본 발명의 다양한 실시예들에 따른 주변 트랜지스터의 바디(소스, 채널 및/또는 드레인) 및 메모리 셀의 바디(소스, 채널 및/또는 드레인) 또는 선택 게이트를 포함할 수 있다. 주변 트랜지스터는 디코더 트랜지스터일 수 있다. 제 1 구멍들은 제 1 핑거 세트(1402) 및 제 2 핑거 세트(1408)의 폴리실리콘의 티어들을 통해 에칭되고, 반도체 재료의 제 1 필라들(1410)은 제 1 구멍들에 형성되어 메모리 셀들에 대한 채널들이 된다. 제 1 필라들(1410)은 실리콘 또는 폴리실리콘을 포함한다. 라인들(1416)은 제 1 필라들(1410)의 단부들과 접촉으로 형성되어 제 1 필라들(1410)에 대한 데이터 라인들이 된다. 제 2 구멍들은 제 1 핑거 세트(1402) 및 제 2 핑거 세트(1408)의 폴리실리콘의 티어들을 통해 에칭되고, 반도체 재료의 제 2 필라들(1420)은 제 2 구멍들에 형성되어 폴리실리콘의 티어들 내의 디코더 트랜지스터들과 같은 주변 트랜지스터들에 대한 선택 라인들이 된다. 제 2 필라들(1420)은 실리콘 또는 폴리실리콘을 포함하고 주변 트랜지스터들의 폴리실리콘 게이트들에 연결될 수 있다. 라인들(1428)은 제 2 필라들(1420)의 단부들과의 접촉으로 형성된다. 전체적인 액세스 또는 선택 라인들(1434)은 제 1 핑거 세트(1402) 및 제 2 핑거 세트(1408) 내의 폴리실리콘의 티어들과의 접촉으로 형성된다. 제 1 구멍들 및 제 2 구멍들은 본 발명의 다양한 실시예들에 따른 거의 동일한 크기이다. 라인들(1416, 1428 및 1434)은 예를 들어 텅스텐, 알루미늄 또는 구리일 수 있다. 라인들(1416, 1428 및 1434)은 폴리실리콘 라인들과 같은 반도체 라인들로 대체될 수 있다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 구성(1400)의 단면도이다. 반도체 구성(1400)은 실리콘 기판(1530)에 걸쳐 폴리실리콘의 끊어지지 않은 일체 형성 티어들(1510, 1512, 1514, 1516 및 1518)을 포함한다. 제 1 필라들(1410)은 라인들(1416)로부터 티어들(1510, 1512, 1514, 1516 및 1518)을 통해 기판(1530)으로 연장된다. 티어들(1510 및 1518)은 선택 트랜지스터들(1540)(은선들에 의해 표시됨)을 포함하여 그것들을 통과하는 제 1 필라들(1410) 중 1개 이상을 선택한다. 티어들(1512, 1514 및 1516)은 제 1 필라들(1410)이 채널들인 전하 저장 장치들(1550)(은선들에 의해 표시됨)에 대한 액세스 라인들이다. 제 1 필라들(1410)은 기판(1530)을 통과하는 U자형 필라들일 수 있거나 기판(1530)에서 끝날 수 있다. 제 2 필라들(1420)은 라인들(1428)로부터 티어들(1510, 1512, 1514, 1516 및 1518)을 통해 연장되고 기판(1530) 전에 끝난다. 제 2 필라들(1420)은 티어들(1510, 1512 및 1514) 내의 주변 트랜지스터들(1560)과 접촉한다. 티어들(1516 및 1518)은 주변 트랜지스터들을 포함할 수도 있다. 라인들(1434)은 티어들(1510, 1512, 1514, 1516 및 1518)로부터 연장된다. 반도체 구성(1400)은 도 15에 도시된 폴리실리콘의 더 많은 티어들을 포함한다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 구성(1400)의 단면도이다. 도 16에 도시된 제 1 필라들(1410)은 라인들(1416)로부터 티어들(1510, 1512, 1514, 1516 및 1518)을 통해 기판(1530)으로 연장된다. 티어들(1512, 1514, 1516 및 1518)은 제 1 필라들(1410) 중 2개가 티어들(1510, 1512, 1514 및 1516)의 일부들 각각을 통과하고 각각의 필라(1410)가 티어(1518)의 일부들 중 하나를 통과하도록 분리 부분들로 분할된다. 티어들(1510 및 1518)의 일부들 각각은 선택 게이트를 포함하여 그것을 통과하는 제 1 필라 또는 필라들(1410)을 포함한다. 티어들(1512, 1514 및 1516)의 일부들은 제 1 필라들(1410)이 채널들인 전하 저장 장치들에 대한 액세스 라인들이다.
도 14 내지 도 16에 도시된 반도체 구성(1400)의 실시예들은 본 발명의 다양한 실시예들에 따른 도 1에 도시된 반도체 메모리 장치(100)의 예들이다.
도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치(1700)의 사시도이다. 메모리 장치(1700)는 전하 저장 장치들의 수평 낸드스트링들(nandstrings)을 포함한다. 낸드스트링의 전하 저장 장치들의 바디들(각각이 소스, 채널 및/또는 드레인을 포함할 수 있음)은 폴리실리콘과 같은 반도체 재료의 수평 바(bar)(1710)에 공유된다. 메모리 장치(1700)는 수평 유전체들(1716)에 의해 서로 분리되는 다수의 수평 바들(1710)을 포함한다. 각각의 수평 바(1710)는 직사각형 또는 원형 단면을 가질 수 있다. 각각의 수평 바(1710)는 12개의 전하 저장 장치들의 바디들을 포함하지만, 수평 바들(1710)은 상이한 수의 전하 저장 장치들을 지지할 수 있다. 8개의 수평 바들(1710)은 수직 평면에 배열되고, 수직 평면 내의 각각의 수평 바(1710)는 제 1 단부에서 전압 소스인 공통 소스 라인(CSL)인 폴리실리콘과 같은 반도체 재료의 제 1 수직 필라(1720)에 연결된다. 평면 내의 각각의 수평 바(1710)는 제 2 단부에서 평면 내의 전하 저장 장치들에 대한 데이터 라인인 폴리실리콘과 같은 반도체 재료의 제 2 수직 필라(1730)에 연결된다. 각각의 수평 바(1710) 내의 전하 저장 장치들의 바디들은 수직 평면에서 그들 위 및 아래에서 바디들과 정렬되고, 폴리실리콘과 같은 반도체 재료의 제 3 수직 필라들(1740)은 수직 평면 내의 전하 저장 장치들에 대한 액세스 라인들로서의 기능을 한다. 각각의 제 3 수직 필라(1740)는 각각의 수평 바(1710)와 연관되는 하나의 전하 저장 장치에 대한 액세스 라인이고 수직 평면 내의 수평 바들(1710) 모두를 통해 연장된다. 수평 바들(1710)의 6개의 수직 평면들은 단일 메모리 장치로서 도 17에 도시되지만, 메모리 장치(1700)는 상이한 수의 수평 바들(1710) 및 연관된 전하 저장 장치들을 포함할 수 있다. 제 2 수직 필라들(1730)은 방향을 변경하고 반도체 구성(1700) 아래를 통과하는 수평 부분들(1760)을 갖는다. 제 2 수직 필라들(1730)의 수평 부분들(1760)은 데이터 라인들을 수평 바들(1710)과 실질적으로 평행한 수평 방향으로 연장시킨다.
도 18은 본 발명의 다양한 실시예들에 따른 반도체 구성(1800)의 개략도이다. 반도체 구성(1800)은 메모리 셀들의 어레이(1802) 및 디코더 트랜지스터들의 7개의 디코더 블록들(1812, 1814, 1816, 1818, 1820, 1822 및 1824)을 포함한다. 디코더 블록들(1812, 1814, 1816, 1818, 1820, 1822 및 1824)은 폴리실리콘 게이트들(1828)을 갖는 다수의 디코더 트랜지스터들을 각각 포함하고, 계단 구성을 갖는다. 어레이(1802)는 소스, 채널 및/또는 드레인을 각각 포함하고, n형 폴리실리콘과 같은 반도체 재료의 각각의 수평 바들(1830)로 형성되는 메모리 셀들의 바디들을 포함한다. 액세스 라인들(1840)은 수평 바들(1830) 내의 셀들과의 접촉으로 형성된다. 액세스 라인들(1840)은 n형 폴리실리콘과 같은 반도체 재료의 수직 필라들이다. 각각의 액세스 라인(1840)은 전도성 라인들(1850)의 각각의 전도성 라인을 통해 디코더 블록들(1812, 1814, 1816 및 1818)의 각각의 디코더 블록 내의 각각의 디코더 트랜지스터에 결합된다. 각각의 수평 바(1830)는 데이터 라인들(1860)의 각각의 데이터 라인을 통해 디코더 블록들(1820, 1822 및 1824)의 각각의 디코더 블록 내의 각각의 디코더 트랜지스터에 결합된다. 디코더 블록들(1816 및 1818)은 메모리 셀들의 어레이(1802)와 정렬될 수 있다. 디코더 블록들(1812 및 1814)은 본 발명의 다양한 실시예들에 따른 메모리 셀들의 어레이(1802)와 정렬될 수도 있다.
도 19는 본 발명의 다양한 실시예들에 따른 반도체 구성(1800)의 단면도이다. 메모리 셀들의 바디들을 갖는 수평 바들(1830)은 실리콘 기판(1930)에 걸쳐 위치된다. 수평 바들(1830)과 실질적으로 직교하는 액세스 라인들(1840)의 단면도들이 도시된다. 액세스 라인들(1840)은 실질적으로 정사각형이지만, 상이한 외형을 가질 수 있다. 각각의 액세스 라인(1840)은 복수의 수평 바들(1830)과 교차하도록 연장되는 제 1 콘택트(contact)(1950)를 갖는다. 전하 저장 장치(1956)(은선들에 의해 표시됨)는 제 1 콘택트(1950)와 수평 바(1830)의 각각의 교차점에 위치되고, 제 1 콘택트들(1950)은 이산화 실리콘과 같은 유전체에 의해 수평 바들(1830)로부터 분리될 수 있다. 각각의 수평 바(1830)는 제 2 콘택트(1970)를 통해 데이터 라인(1860)에 결합된다. 제 1 콘택트들(1950) 및 제 2 콘택트들(1970)은 금속 또는 폴리실리콘을 포함한다. 반도체 구성(1800)은 본 발명의 다양한 실시예들에 따른 도 19에 도시된 더 많은 수평 바들(1830) 및 더 많은 액세스 라인들(1840)을 포함한다.
도 20은 본 발명의 다양한 실시예들에 따른 반도체 구성(1800)의 단면도이다. 수평 바들(1830) 및 데이터 라인들(1860)의 단면도들은 도 20에 예시되고, 각각의 데이터 라인(1860)은 제 2 콘택트들(1970) 중 하나에 의해 수평 바들(1830) 중 4개에 결합된다. 액세스 라인들(1840) 및 데이터 라인들(1860)은 실질적으로 정사각형이지만, 상이한 외형들을 가질 수 있다. 액세스 라인들(1840) 중 하나는 실리콘 기판(1930)과 수평 바들(1830) 사이에 도시되고, 제 1 콘택트들(1950)은 액세스 라인(1840)으로부터 수평 바들(1830)을 향해 연장된다. 전하 저장 장치는 전하 저장 장치(2010)(은선들에 의해 표시됨)와 같이, 수평 바(1830)와 제 1 콘택트(1950) 사이의 각각의 교차점에 위치된다. 제 1 콘택트들(1950)은 이산화 실리콘과 같은 유전체에 의해 수평 바들(1830)로부터 분리될 수 있다. 반도체 구성(1800)은 본 발명의 다양한 실시예들에 따른 도 20에 도시된 더 많은 수평 바들(1830) 및 더 많은 액세스 라인들(1840)을 포함한다.
도 18 내지 도 20에 도시된 반도체 구성(1800)의 실시예들은 본 발명의 다양한 실시예들에 따른 도 17에 도시된 반도체 메모리 장치(1700)의 예들이다.
도 21은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치(2100)의 단면도이다. 반도체 구성(2100)은 p형 실리콘 기판(2114) 상에 형성되는 2개의 폴리실리콘 필라들(2110) 주위에 배열되는 전하 트랩 층(charge trap layer)들을 포함한다. 각각의 필라(2110)는 기판(2114)과 전도성 플러그(2118) 사이에 연장된다. 전도성 플러그들(2118)은 금속 또는 폴리실리콘을 포함한다. 금속은 예를 들어 질화 티탄(TiN), 탄탈(Ta), 질화 탄탈(TaN) 또는 텅스텐(W)일 수 있다. 전도성 플러그들(2118)은 데이터 라인(2120)과 전기적으로 접촉한다. 데이터 라인(2120)은 필라들(2110)의 드레인 단부에 있고 기판(2114)은 필라들(2110)의 소스 단부에 있다. 전류는 반도체 구성(2100)의 전력 공급 동작 동안 데이터 라인(2120)으로부터 필라들(2110)을 통해 기판(2114)으로 흐른다.
데이터는 각각의 필라(2110)를 둘러싸는 전하 트랩 층(2130)에 저장된다. 각각의 전하 트랩 층(2130)은 필라(2110)와 접촉하는 전하 트랩 층(2130)의 제 1 부분들(2134) 및 유전체(2142)에 의해 필라로부터 분리되는 전하 트랩 층(2130)의 제 2 부분들(2138)을 포함하는 구불구불한 패턴을 갖는다. 유전체(2142)는 예를 들어 이산화 실리콘(SiO2), 산화질화물 또는 질화 산화물을 포함할 수 있다. 각각의 전하 트랩 층(2130)은 필라(2110)에 가장 가까운 터널 산화물 층인 이산화 실리콘(SiO2)의 층을 포함한다. 질화 실리콘(Si3N4)의 트랩 층은 터널 산화물 층 상에 형성되고, 차단 층(blocking layer)은 트랩 층 상에 형성된다. 차단 층은 산화물-질화물-산화물(SiO2Si3N4SiO2 또는 "ONO")의 인터폴리 유전체(IPD) 층을 함께 포함하는 이산화 실리콘(SiO2)의 2개의 층들 사이에 질화 실리콘(Si3N4)을 포함한다. 제어 게이트들(2146)은 필라(2110)와 접촉하는 전하 트랩 층(2130)의 제 1 부분들(2134)의 각각의 부분들과 접촉하는 각각의 필라(2110)를 둘러싼다. 제어 게이트들(2146)은 금속 또는 폴리실리콘을 포함한다. 제어 게이트들(2146) 중 1개 이상의 전위는 전하를 저장하거나 데이터를 전하 트랩 층(2130)의 각각의 제 1 부분들(2134)에서 판독하기 위해 상승될 수 있다. 도 11에 도시된 디코더 트랜지스터들(1100)을 참조하면, 디코더 트랜지스터들(1100)의 게이트들(1160)은 필라들(2110)로 형성될 수 있다. 게다가, 디코더 트랜지스터들(1100)의 소스들(1180) 및 드레인들(1170)을 포함하는 폴리실리콘의 3개의 티어들(1110, 1120 및 1130)은 본 발명의 다양한 실시예들에 따른 메모리 장치(2100)의 제어 게이트들(2146)로 형성될 수 있다.
도 22는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치(2200)의 단면도이다. 낸드스트링의 전하 저장 장치들은 액세스 라인들(2214) 및 분리 필름(isolating film)들(2218)의 4개의 교대 층들의 스택(2210) 상에 형성된다. 게이트 유전체 및 폴리실리콘의 채널(2226)은 액세스 라인들(2214) 및 분리 필름들(2218)의 스택(2210)에 걸쳐 형성된다. 채널(2226)은 스택(2210) 내의 4개의 액세스 라인들(2214)에 의해 제어되는 8개의 전하 저장 장치들을 포함한다. 각각의 액세스 라인(2214)은 채널(2226) 내의 2개의 전하 저장 장치들을 제어하며, 하나는 스택(2210)의 각각의 측면 상에 있다. 각각의 채널(2226)은 제 1 단부에 있는 소스 선택 라인(SSL) 트랜지스터(2240) 및 제 2 단부에 있는 접지 선택 라인(GSL) 트랜지스터(2250)에 의해 제어된다. 각각의 GSL 트랜지스터(2250)는 라인(2252)에 결합되어 공급 전압을 수신하고 각각의 SSL 트랜지스터(2240)는 데이터 라인(2260)에 결합된다. 각각의 액세스 라인(2214)은 금속 단자(2270)에 결합된다. 각각의 채널(2226)은 액세스 라인들(2214)의 3개의 스택들(2210)에 걸쳐 형성되고, 액세스 라인들(2214)의 각각의 스택(2210)은 반도체 구성(2200)이 72개의 전하 저장 장치들을 포함하도록 3개의 분리 및 실질적으로 병렬 채널들(2226) 아래에 연장된다. 채널들(2226)은 폴리실리콘과 다른 반도체 재료를 포함할 수 있다. 반도체 메모리 장치(2200)는 상이한 수의 채널들(2226)을 포함할 수 있고 액세스 라인들(2214)의 스택들(2210)은 더 많은 채널들(2226) 아래에 연장하기 위해 더 길 수 있다. 도 11에 도시된 디코더 트랜지스터들(1100)을 참조하면, 디코더 트랜지스터들(1100)의 게이트들(1160)은 액세스 라인들(2214)로 형성될 수 있다. 게다가, 디코더 트랜지스터들(1100)의 소스들(1180) 및 드레인들(1170)을 포함하는 폴리실리콘의 3개의 티어들(1110, 1120 및 1130)은 본 발명의 다양한 실시예들에 따른 채널들(2226)에 형성될 수 있다.
도 23은 본 발명의 다양한 실시예들에 따른 방법들(2300)의 흐름도이다. 블록(2310)에서, 방법들(2300)이 시작된다. 블록(2320)에서, n형 폴리실리콘과 같은 반도체 재료의 복수의 티어들이 형성된다. 블록(2330)에서, 메모리 셀의 액세스 라인은 반도체 재료(예를 들어, n형 폴리실리콘)의 티어에 형성된다. 블록(2340)에서, 디코더 트랜지스터와 같은 주변 트랜지스터의 소스, 채널 및/또는 드레인은 n형 폴리실리콘의 동일한 티어에 형성된다. 이 프로세스는 각각의 티어에 대해 반복될 수 있다. 블록(2350)에서, 주변 트랜지스터의 소스 또는 드레인은 액세스 라인들 중 하나에 결합된다. 블록(2360)에서, 방법들(2300)이 종료된다. 다양한 실시예들은 도 23에 도시된 것들보다 더 많거나 더 적은 활동들을 가질 수 있다. 일부 실시예들에서, 활동들은 반복되고, 다른 것으로 교체되며/되거나, 직렬 또는 병렬 방식으로 수행될 수 있다.
도 24는 본 발명의 다양한 실시예들에 따른 시스템(2400)을 예시하는 도면이다. 시스템(2400)은 프로세서(2410), 메모리 장치(2420), 메모리 제어기(2430), 그래픽 제어기(2440), 입력 및 출력(I/O) 제어기(2450), 디스플레이(2452), 키보드(2454), 포인팅 장치(2456), 및 주변 장치(2458)를 포함할 수 있다. 버스(2460)는 이 장치들 모두를 함께 결합한다. 클록 발생기(2470)는 버스(2460)에 결합되어 클록 신호를 버스(2460)를 통해 시스템(2400)의 장치들 중 적어도 1개에 제공한다. 클록 발생기(2470)는 마더보드와 같은 회로 보드 내의 발진기를 포함할 수 있다. 시스템(2400)에 도시된 2개 이상의 장치들은 단일 집적 회로 칩에 형성될 수 있다. 메모리 장치(2420)은 본 발명의 다양한 실시예들에 따른 본 명세서에 설명되고 도면들에 도시되는 메모리 장치들(100, 1700, 2100 또는 2200) 중 하나를 포함할 수 있다. 메모리 장치(2420)는 본 발명의 다양한 실시예들에 따른 예를 들어 본 명세서에 설명되고 도면들에 도시되는 반도체 구성들(200, 1300, 1400 및 1800) 중 1개 이상과 같은 반도체 구성(2482 또는 2484)을 포함할 수 있다. 버스(2460)는 회로 보드 상의 상호연결 트레이스들일 수 있고 1개 이상의 케이블들일 수 있다. 버스(2460)는 전자기 방사들, 예를 들어 전파와 같은 무선 수단에 의해 시스템(2400)의 장치들에 결합할 수 있다. I/O 제어기(2450)에 연결되는 주변 장치(2458)는 프린터, CD-ROM 및 DVD 리더 및 라이터와 같은 광 장치, 플로피 디스크 드라이버와 같은 자기 장치 리더 및 라이터, 또는 마이크로폰과 같은 오디오 장치일 수 있다.
도 24에 의해 표시되는 시스템(2400)은 컴퓨터들(예를 들어, 데스크톱들, 랩톱들, 핸드헬드(handheld)들, 서버들, 웹 기기들, 라우터들 등), 무선 통신 장치들(예를 들어, 휴대 전화들, 무선 전화들, 페이저(pager)들, 개인 휴대 정보 단말기들 등), 컴퓨터 관련 주변 장치들(예를 들어, 프린터들, 스캐너들, 모니터들 등), 엔터테인먼트 장치들(예를 들어, 텔레비전들, 라디오들, 스테레오들, 테이프 및 콤팩트 디스크 플레이어들, 비디오 카세트 레코더들, 캠코더들, 디지털 카메라들, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들, 비디오 게임들, 시계들 등) 등을 포함할 수 있다.
대표적인 구조들 및 반도체 장치들을 제조하는 방법들이 설명되었다. 특정 실시예들이 설명되었지만, 다양한 수정들 및 변경들이 이 실시예들에 이루어질 수 있다는 것은 분명할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 오히려 예시적인 것으로 간주되어야 한다.
독자가 기술적 개시의 속성을 빠르게 확인하는 것을 허용하는 요약서를 필요로 하는 37 C.F.R. §1.72(b)에 부합하도록 본 개시의 요약서가 제공된다. 요약서는 청구항들을 해석하거나 제한하기 위해 사용되지 않을 것이라는 조건으로 제출된다. 게다가, 이전 상세한 설명에서, 다양한 특징들은 본 개시를 능률화할 목적으로 단일 실시예에서 함께 그룹화된다는 점이 인지될 수 있다. 이러한 개시의 방법은 청구항들을 제한하는 것으로 해석되지 않아야 한다. 따라서, 이하의 청구항들은 이로써 상세한 설명에 통합되며, 각각의 청구항은 개별 실시예로서 그 자체에 기초한다.

Claims (1)

  1. 제1항에 기재된 장치.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US8614126B1 (en) * 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
CN104681539B (zh) * 2013-12-02 2017-07-07 旺宏电子股份有限公司 半导体结构
US11018149B2 (en) * 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9646989B1 (en) * 2015-11-18 2017-05-09 Kabushiki Kaisha Toshiba Three-dimensional memory device
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US9916901B1 (en) * 2017-01-26 2018-03-13 Micron Technology, Inc. Memory device including multiple gate-induced drain leakage current generator circuits
EP3577689A4 (en) * 2017-02-04 2021-06-02 Monolithic 3D Inc. 3D SEMICONDUCTOR COMPONENT AND STRUCTURE
US10170490B2 (en) 2017-03-06 2019-01-01 Micron Technology, Inc. Memory device including pass transistors in memory tiers
KR102374066B1 (ko) * 2017-03-20 2022-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치
WO2019018124A1 (en) * 2017-07-17 2019-01-24 Micron Technology, Inc. MEMORY CIRCUITS
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
US10559337B1 (en) 2018-11-30 2020-02-11 Micron Technology, Inc. Vertical decoder
US11037947B2 (en) * 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
KR20210124836A (ko) * 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220021181A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 소거 트랜지스터를 포함하는 비휘발성 메모리 장치
WO2022236943A1 (en) * 2021-05-12 2022-11-17 Yangtze Memory Technologies Co., Ltd. Memory peripheral circuit having three-dimensional transistors and method for forming the same
CN113488469B (zh) * 2021-07-08 2023-10-17 长鑫存储技术有限公司 半导体存储装置及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
KR20060100993A (ko) * 2005-03-16 2006-09-22 삼성전자주식회사 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들
JP2010165794A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置

Family Cites Families (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3825907A (en) 1971-07-26 1974-07-23 Ampex Planar core memory stack
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
KR100210985B1 (ko) 1994-06-29 1999-07-15 니시무로 타이죠 불휘발성 반도체 기억장치
JP3544743B2 (ja) 1995-04-17 2004-07-21 株式会社東芝 半導体記憶装置
KR0172443B1 (ko) 1995-09-19 1999-03-30 김광호 비 휘발성 반도체 메모리의 셀 연결방법 및 그에 따른 회로
KR0169418B1 (ko) 1995-10-30 1999-02-01 김광호 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리
KR100205240B1 (ko) 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
KR100200930B1 (ko) 1996-12-06 1999-06-15 윤종용 버스트 모드동작에 적합한 반도체 메모리 장치의 로우 디코더
US6344814B1 (en) 1999-12-10 2002-02-05 Winbond Electronics Corporation Driving circuit
JP4157269B2 (ja) 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP3770171B2 (ja) 2002-02-01 2006-04-26 ソニー株式会社 メモリ装置およびそれを用いたメモリシステム
JP4660095B2 (ja) 2002-04-04 2011-03-30 株式会社東芝 相変化メモリ装置
US6903982B2 (en) 2002-10-10 2005-06-07 Infineon Technologies Ag Bit line segmenting in random access memories
GB2429481B (en) * 2003-02-18 2007-10-03 Enventure Global Technology Protective compression and tension sleeves for threaded connections for radially expandable tubular members
KR100536613B1 (ko) 2004-04-09 2005-12-14 삼성전자주식회사 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법
JP4713143B2 (ja) 2004-12-15 2011-06-29 富士通セミコンダクター株式会社 半導体記憶装置
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
JP2006252624A (ja) 2005-03-09 2006-09-21 Toshiba Corp 半導体記憶装置
KR100666174B1 (ko) 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
WO2007004253A1 (ja) 2005-06-30 2007-01-11 Spansion Llc 不揮発性記憶装置、および不揮発性記憶装置の制御方法
KR20100003629A (ko) 2008-07-01 2010-01-11 삼성전자주식회사 적층 트랜지스터들을 구비하는 반도체 메모리 장치 및 이장치의 제조 방법
US20090224330A1 (en) * 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
US7212447B2 (en) 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
TWI266423B (en) 2005-12-23 2006-11-11 Ind Tech Res Inst Three-dimensional thin-film transistor nano-die memory device and manufacturing method thereof
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7554832B2 (en) 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
JP5100080B2 (ja) * 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
US7800400B2 (en) 2007-01-12 2010-09-21 Altera Corporation Configuration random access memory
JP5460950B2 (ja) 2007-06-06 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP4280302B2 (ja) 2007-06-22 2009-06-17 パナソニック株式会社 抵抗変化型不揮発性記憶装置
KR101448169B1 (ko) 2008-01-02 2014-10-13 삼성전자주식회사 멀티-플레인 구조의 3차원 메모리 장치
JP2009212280A (ja) * 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2009245556A (ja) 2008-03-31 2009-10-22 Toshiba Corp 半導体記憶装置
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
US8098520B2 (en) 2008-04-25 2012-01-17 Seagate Technology Llc Storage device including a memory cell having multiple memory layers
KR101469106B1 (ko) 2008-07-02 2014-12-05 삼성전자주식회사 3차원 반도체 장치, 그 동작 방법 및 제조 방법
KR20100031401A (ko) * 2008-09-12 2010-03-22 삼성전자주식회사 반도체 장치와 반도체 장치 제조 방법
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
JP2010073246A (ja) 2008-09-17 2010-04-02 Toshiba Corp 不揮発性半導体記憶装置
US8195899B2 (en) 2008-09-26 2012-06-05 Micron Technology, Inc. Memory cell operation
US8762621B2 (en) 2008-10-28 2014-06-24 Micron Technology, Inc. Logical unit operation
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
KR20100083566A (ko) * 2009-01-14 2010-07-22 삼성전자주식회사 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8276042B2 (en) 2009-02-03 2012-09-25 Micron Technology, Inc. Determining sector status in a memory device
KR101573697B1 (ko) * 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101495799B1 (ko) * 2009-02-16 2015-03-03 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20100095721A (ko) 2009-02-23 2010-09-01 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP4846813B2 (ja) 2009-03-12 2011-12-28 株式会社東芝 不揮発性半導体記憶装置
JP4856203B2 (ja) * 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
WO2010114078A1 (ja) 2009-03-31 2010-10-07 京セラ株式会社 導波構造体、ならびに、導波構造体を含む高周波モジュールおよびレーダ装置
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
KR101618063B1 (ko) 2009-06-10 2016-05-04 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 독출 방법
US20100314678A1 (en) 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101616089B1 (ko) * 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR101572830B1 (ko) 2009-06-22 2015-11-30 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법, 비휘발성 메모리 장치 및 비휘발성 메모리 시스템
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20100137884A (ko) 2009-06-23 2010-12-31 삼성전자주식회사 워드 라인 저항을 보상하는 가변 저항 메모리 장치
JP5398378B2 (ja) 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
JP4987918B2 (ja) 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2011061159A (ja) 2009-09-14 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP4936484B2 (ja) 2010-03-17 2012-05-23 シャープ株式会社 不揮発性半導体記憶装置
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8542534B2 (en) 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
KR101772117B1 (ko) 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
US8638632B2 (en) 2010-09-23 2014-01-28 Micron Technology, Inc. Access line management in a memory device
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8724390B2 (en) 2011-01-19 2014-05-13 Macronix International Co., Ltd. Architecture for a 3D memory array
KR20120088360A (ko) 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8589761B2 (en) 2011-05-31 2013-11-19 Micron Technology, Inc. Apparatus and methods for providing data integrity
US9076528B2 (en) 2011-05-31 2015-07-07 Micron Technology, Inc. Apparatus including memory management control circuitry and related methods for allocation of a write block cluster
US9086983B2 (en) 2011-05-31 2015-07-21 Micron Technology, Inc. Apparatus and methods for providing data integrity
US8619471B2 (en) 2011-07-27 2013-12-31 Micron Technology, Inc. Apparatuses and methods including memory array data line selection
KR101818506B1 (ko) 2011-08-22 2018-01-15 삼성전자 주식회사 3차원 반도체 메모리 장치
KR20130024304A (ko) 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US8709894B2 (en) 2011-09-16 2014-04-29 Micron Technology, Inc. 3D structured memory devices and methods for manufacturing thereof
US8837222B2 (en) 2011-10-26 2014-09-16 Micron Technology, Inc. Methods and apparatuses including a select transistor having a body region including monocrystalline semiconductor material and/or at least a portion of its gate located in a substrate
KR101325492B1 (ko) 2012-02-24 2013-11-07 서울대학교산학협력단 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
KR101917192B1 (ko) 2012-03-12 2018-11-12 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
US9111620B2 (en) 2012-03-30 2015-08-18 Micron Technology, Inc. Memory having memory cell string and coupling components
US10170187B2 (en) 2012-04-02 2019-01-01 Micron Technology, Inc. Apparatuses and methods using negative voltages in part of memory write read, and erase operations
US9171627B2 (en) 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US10504596B2 (en) 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US8780631B2 (en) 2012-08-21 2014-07-15 Micron Technology, Inc. Memory devices having data lines included in top and bottom conductive lines
US9117503B2 (en) 2012-08-29 2015-08-25 Micron Technology, Inc. Memory array plane select and methods
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US8811084B2 (en) 2012-08-30 2014-08-19 Micron Technology, Inc. Memory array with power-efficient read architecture
KR20140028974A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법
JP2014063556A (ja) 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
US8891280B2 (en) 2012-10-12 2014-11-18 Micron Technology, Inc. Interconnection for memory electrodes
US8958244B2 (en) 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9093152B2 (en) 2012-10-26 2015-07-28 Micron Technology, Inc. Multiple data line memory and methods
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9064577B2 (en) 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
KR20140088385A (ko) 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20140088384A (ko) 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20140089792A (ko) 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치
US9224474B2 (en) 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
KR20140100143A (ko) 2013-02-05 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 읽기 방법
CN104050998B (zh) 2013-03-14 2019-09-03 科洛斯巴股份有限公司 具有重写能力和低写放大的非易失性存储器
US9208833B2 (en) 2013-04-23 2015-12-08 Micron Technology Sequential memory operation without deactivating access line signals
US8953387B2 (en) 2013-06-10 2015-02-10 Micron Technology, Inc. Apparatuses and methods for efficient write in a cross-point array
US9147493B2 (en) 2013-06-17 2015-09-29 Micron Technology, Inc. Shielded vertically stacked data line architecture for memory
KR20150002002A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150002001A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150002000A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
SG11201507090PA (en) 2013-08-19 2015-10-29 Toshiba Kk Memory system
JP2015053094A (ja) 2013-09-06 2015-03-19 株式会社東芝 半導体記憶装置
KR102180299B1 (ko) 2014-02-07 2020-11-18 에스케이하이닉스 주식회사 반도체 장치
KR102225989B1 (ko) 2014-03-04 2021-03-10 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
JP2015176620A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
KR20150135903A (ko) 2014-05-26 2015-12-04 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
JP6199835B2 (ja) 2014-08-28 2017-09-20 東芝メモリ株式会社 半導体記憶装置及びデータ消去方法
KR20160036143A (ko) 2014-09-24 2016-04-04 에스케이하이닉스 주식회사 전압 강하 현상이 개선된 비휘발성 메모리 장치 및 그 구동방법
US9362300B2 (en) 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
US9349458B2 (en) 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
KR102293136B1 (ko) 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102397016B1 (ko) 2014-11-24 2022-05-13 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법
US10210937B2 (en) 2014-12-08 2019-02-19 SK Hynix Inc. Semiconductor storage device with multiple blocks
US9881674B2 (en) 2014-12-11 2018-01-30 Micron Technology, Inc. Sequential write and sequential write verify in memory device
US9972391B2 (en) 2014-12-17 2018-05-15 Micron Technology, Inc. Apparatus, systems, and methods to operate a memory
US9324441B1 (en) 2015-01-20 2016-04-26 Sandisk Technologies Inc. Fast adaptive trimming of operating parameters for non-volatile memory devices
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US9865311B1 (en) 2016-07-08 2018-01-09 Micron Technology, Inc. Memory device including current generator plate
US10074430B2 (en) 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US10020360B1 (en) 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
KR102577427B1 (ko) 2018-05-28 2023-09-15 에스케이하이닉스 주식회사 반도체 메모리 장치
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
KR20060100993A (ko) * 2005-03-16 2006-09-22 삼성전자주식회사 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들
JP2010165794A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
EP2702610A2 (en) 2014-03-05
CN103620781B (zh) 2017-02-15
WO2012149424A3 (en) 2013-03-21
US9704876B2 (en) 2017-07-11
US20120273862A1 (en) 2012-11-01
KR102080572B1 (ko) 2020-02-24
JP2014512698A (ja) 2014-05-22
CN103620781A (zh) 2014-03-05
US8860117B2 (en) 2014-10-14
US20170309641A1 (en) 2017-10-26
CN106935255A (zh) 2017-07-07
US20200203377A1 (en) 2020-06-25
US10580790B2 (en) 2020-03-03
US11145673B2 (en) 2021-10-12
WO2012149424A2 (en) 2012-11-01
KR20140031278A (ko) 2014-03-12
US20150021609A1 (en) 2015-01-22
US11653497B2 (en) 2023-05-16
EP2702610B1 (en) 2016-09-21
US20220028891A1 (en) 2022-01-27
EP2702610A4 (en) 2014-11-12
TW201308577A (zh) 2013-02-16
KR101865169B1 (ko) 2018-06-08
JP5894261B2 (ja) 2016-03-23
TWI659524B (zh) 2019-05-11
CN106935255B (zh) 2020-04-24

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