JP2011159974A5 - - Google Patents

Claims (11)

1. 機能回路と、
   前記機能回路に第１の電圧を供給する第１の配線と、
   前記機能回路に第２の電圧を供給する第２の配線と、を有し、
   前記第１の電圧は前記第２の電圧より高く、
   前記第１の配線は、第１の方向に延びた第１の部分と、前記第１の方向と交わる第２の方向に前記第１の部分から延びた複数の第２の部分とを有し、
   前記第２の配線は、第３の方向に延びた第３の部分と、前記第３の方向と交わる第４の方向に前記第３の部分から延びた複数の第４の部分とを有し、
   前記第１の配線と前記第２の配線とは、前記第１の配線の複数の前記第２の部分と前記第２の配線の複数の前記第４の部分とが交互に隣り合うように配置され、
   前記第１の配線の複数の前記第２の部分同士は、第３の配線により電気的に接続され、
   前記第２の配線の複数の前記第４の部分同士は、第４の配線により電気的に接続され、
   前記第３の配線及び前記第４の配線は、第１の配線層でなり、
   前記第１の配線及び前記第２の配線は、第２の配線層でなり、
   前記第３の配線は前記第３の方向に沿って前記第３の部分と重なり、前記第４の配線は前記第１の方向に沿って前記第１の部分と重なることを特徴とする半導体装置。
2. 機能回路と、
   前記機能回路に第１の電圧を供給する第１の配線と、
   前記機能回路に第２の電圧を供給する第２の配線と、を有し、
   前記第１の電圧は前記第２の電圧より高く、
   前記第１の配線は、第１の方向に延びた第１の部分と、前記第１の方向と交わる第２の方向に前記第１の部分から延びた複数の第２の部分とを有し、
   前記第２の配線は、第３の方向に延びた第３の部分と、前記第３の方向と交わる第４の方向に前記第３の部分から延びた複数の第４の部分とを有し、
   前記第１の配線と前記第２の配線とは、前記第１の配線の複数の前記第２の部分と前記第２の配線の複数の前記第４の部分とが交互に隣り合うように配置され、
   前記第１の配線の複数の前記第２の部分同士は、前記第２の配線の前記第３の部分と交差する第３の配線と、前記第３の部分に沿って前記第３の方向に延びる第４の配線とにより電気的に接続され、
   前記第２の配線の複数の前記第４の部分同士は、前記第１の配線の前記第１の部分と交差する第５の配線と、前記第１の部分に沿って前記第１の方向に延びる第６の配線とにより電気的に接続され、
   前記第３の配線及び前記第５の配線は、第１の配線層でなり、
   前記第４の配線、前記第６の配線、前記第１の配線及び前記第２の配線は、第２の配線層でなり、
   前記第４の配線は、前記第２の配線の前記第３の部分に対して複数の前記第４の部分とは逆側に配置され、
   前記第６の配線は、前記第１の配線の前記第１の部分に対して複数の前記第２の部分とは逆側に配置されることを特徴とする半導体装置。
3. 請求項１において、
   前記第３の配線及び前記第４の配線は、前記機能回路が有する薄膜トランジスタのゲート配線と同一層であり、前記ゲート配線は前記第１の配線層でなることを特徴とする半導体装置。
4. 請求項１または請求項３において、
   前記第１の配線及び前記第２の配線は、前記機能回路が有する薄膜トランジスタ同士を電気的に接続する配線と同一層であり、前記薄膜トランジスタ同士を電気的に接続する配線は前記第２の配線層でなることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記第２の配線層は前記第１の配線層の上層に設けられることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記機能回路は、中央演算処理装置を有することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記機能回路は、記憶装置を有することを特徴とする半導体装置。
8. 請求項７において、
   前記記憶装置は、スタティック型メモリ、ダイナミック型メモリ、または不揮発性メモリであることを特徴とする半導体装置。
9. 請求項１乃至請求項８のいずれか一において、
   前記機能回路は、画像処理回路を有することを特徴とする半導体装置。
10. 請求項１乃至請求項９のいずれか一において、
    前記機能回路は、ディジタル信号処理プロセッサを有することを特徴とする半導体装置。
11. 請求項１乃至請求項１０のいずれか一において、
    前記第３の配線は、前記第１の部分と複数の前記第２の部分とにより櫛状をなし、前記第４の配線は、前記第３の部分と複数の前記第４の部分とにより櫛状をなすことを特徴とする半導体装置。