JP2009094492A5 - - Google Patents

Claims (6)

1. 第１の半導体層を有する第１の電界効果トランジスタと、第２の半導体層を有する第２の電界効果トランジスタと、表示素子と、を有し、
   前記第１の電界効果トランジスタのソース又はドレインの一方は、前記表示素子と電気的に接続され、
   前記第１の電界効果トランジスタのゲートは、前記第２の電界効果トランジスタのソース又はドレインの一方と電気的に接続された表示装置であって、
   前記第１の電界効果トランジスタ上には第１の平坦化層が設けられ、
   前記第１の平坦化層上には前記第２の電界効果トランジスタが設けられ、
   前記第２の電界効果トランジスタ上には第２の平坦化層が設けられ、
   前記第２の平坦化層上には配線が設けられ、
   前記配線上には第３の平坦化層が設けられ、
   前記第３の平坦化層上には前記表示素子が設けられ、
   前記第１の電界効果トランジスタのゲートと、前記第２の電界効果トランジスタのソース又はドレインの一方と、は前記配線により電気的に接続されており、
   前記配線は、前記第２の平坦化層、前記第２の半導体層、及び前記第１の平坦化層を貫通して形成されていることを特徴とする表示装置。
2. 請求項１において、
   前記第１の平坦化層上であって前記第２の平坦化層下には、第３の電界効果トランジスタが設けられ、
   前記配線は前記第３の電界効果トランジスタのソース又はドレインの一方に電気的に接続されていることを特徴とする表示装置。
3. 請求項１又は請求項２において、
   前記第１の半導体層と同一層の第３の半導体層を有する容量素子を有し、
   前記容量素子は、前記第１の電界効果トランジスタのゲートと電気的に接続されていることを特徴とする表示装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１の電界効果トランジスタはｐチャネル型電界効果トランジスタであり、
   前記第２の電界効果トランジスタはｎチャネル型電界効果トランジスタであり、
   前記第１の半導体層はチャネル長方向が＜１１０＞軸となるように形成されており、
   前記第２の半導体層はチャネル長方向が＜１００＞軸となるように形成されていることを特徴とする表示装置。
5. 請求項４において、
   前記第１の半導体層は、｛１１０｝面の第１の半導体基板より分離して設けられたものであり、
   前記第２の半導体層は、｛１００｝面の第２の半導体基板より分離して設けられたものであることを特徴とする表示装置。
6. 絶縁表面を有する基板上に、
   第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、
   前記第１の電界効果トランジスタ上に平坦化層と、
   前記平坦化層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、を積層構造で有する画素を複数有し、
   前記第１の半導体層及び前記第２の半導体層は半導体基板より分離して設けられており、
   前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、
   前記第２の電界効果トランジスタは、前記平坦化層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられ、
   前記第１の半導体層及び前記第２の半導体層は平坦化層を介して一部重なっており、前記第２の半導体層、前記第２の絶縁層、前記平坦化層を貫通し前記第１のゲート電極層に達する開口に形成された配線によって、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは電気的に接続されていることを特徴とする表示装置。