JP2012113305A5 - - Google Patents

Claims (10)

1. 第１画素領域及び前記第１画素領域の第１方向に配置された第２画素領域を有する絶縁基板と、
   前記絶縁基板上に前記第１方向と交差する第２方向に延長する第１ゲートラインと、
   前記第１画素領域に配置された第１下部電極と、
   前記第２画素領域に配置された第２下部電極と、
   前記第１画素領域に前記第１下部電極とオーバーラップし、前記第１方向及び前記第２方向と異なる第３方向に延長した第１スリットパターンを有する第１上部電極と、
   前記第２画素領域に前記第２下部電極とオーバーラップし、前記第１〜第３方向と異なった第４方向に延長した第２スリットパターンを有する第２上部電極と、を含むことを特徴とする表示基板。
2. 前記第１上部電極及び前記第２上部電極が形成された絶縁基板上に配置され、前記第１画素領域及び前記第２画素領域の各々においての配向方向が互いに同じ配光膜をさらに含むことを特徴とする請求項１に記載の表示基板。
3. 前記配光膜の配向方向は、前記第１方向または前記第２方向であることを特徴とする請求項２に記載の表示基板。
4. 前記第２方向は前記第１方向に対して垂直な方向であり、
   前記第３方向と前記第４方向は前記第２方向を基準として互いに対称であることを特徴とする請求項１に記載の表示基板。
5. 前記絶縁基板は、前記第１画素領域の前記第２方向に配置された第３画素領域及び前記第２画素領域の前記第２方向に配置された第４画素領域をさらに含み、
   前記第３画素領域に配置された第３下部電極と、
   前記第４画素領域に配置された第４下部電極と、
   前記第３画素領域に前記第３下部電極とオーバーラップし、前記第３方向に延長した第３スリットパターンを有する第３上部電極と、
   前記第４画素領域に前記第４下部電極とオーバーラップし、前記第４方向に延長した第４スリットパターンを有する第４上部電極と、をさらに含むことを特徴とする請求項１に記載の表示基板。
6. 前記第１ゲートラインと平行な第２ゲートラインと、
   前記第１ゲートライン及び前記第２ゲートラインと交差する第１データラインと、
   前記第１画素領域に形成され、前記第１ゲートライン及び前記第１データラインと電気的に接続された第１スイッチング素子と、
   前記第２画素領域に形成されて前記第２ゲートライン及び前記第１データラインと電気的に接続された第２スイッチング素子と、をさらに含み、
   前記第１下部電極及び前記第２下部電極、または、前記第１上部電極及び前記第２上部電極それぞれは、前記第１スイッチング素子及び前記第２スイッチング素子と接続されることを特徴とする請求項１に記載の表示基板。
7. 前記第１ゲートラインは前記第１画素領域と前記第２画素領域との間に配置され、
   前記第１ゲートラインと前記第２ゲートラインとの間に前記第２画素領域が配置されることを特徴とする請求項６に記載の表示基板。
8. 前記第１ゲートラインと前記第２ゲートラインとの間に前記第１及び前記第２画素領域が配置されることを特徴とする請求項６に記載の表示基板。
9. 前記第１ゲートラインと平行な第２ゲートラインと、
   前記第１ゲートライン及び前記第２ゲートラインと交差する第１データラインと、
   前記第１データラインと平行であり、前記第１ゲートライン及び前記第２ゲートラインと交差する第２データラインと、
   前記第１画素領域に形成され、前記第１ゲートライン及び前記第２データラインと電気的に接続された第１スイッチング素子と、
   前記第２画素領域に形成され、前記第２ゲートライン及び前記第１データラインと電気的に接続された第２スイッチング素子と、をさらに含み、
   前記第１下部電極及び前記第２下部電極、または、前記第１上部電極及び前記第２上部電極それぞれは、前記第１スイッチング素子及び前記第１スイッチング素子と接続されることを特徴とする請求項１に記載の表示基板。
10. 前記第１ゲートラインは前記第１画素領域と前記第２画素領域との間に配置され、
    前記第１ゲートラインと前記第２ゲートラインとの間に前記第２画素領域が配置されることを特徴とする請求項９に記載の表示基板。