JP5975931B2 - 液晶表示装置及びその駆動方法 - Google Patents

Description

この発明は液晶表示装置に関し、特にフリンジフィールドスイッチングモードの液晶表示装置に関するものである。

従来のインプレーンスイッチング（In-Plane Switching 以下「ＩＰＳ」と記載する）モードの液晶表示装置は、ＴＮ（Twisted Nematic）モードの液晶表示装置と比較して、視野角特性に優れており、高画質化への要求を満足することが可能な表示方式である。

ＩＰＳモードの液晶表示装置では、対向する基板間に挟持された液晶に対して横電界を印加して表示を行う。このため、ＩＰＳモードの液晶表示装置では、画素電極と共通電極とを金属膜により形成し、同一の基板上に対向配置する構成が一般的となる。

このような構造の液晶表示装置は、通常のＴＮモードの液晶表示装置と比べ、画素の開口率を大きくすることが困難であった。これは光利用効率が低いという欠点を招来する。

そこで、ＩＰＳモードの液晶表示装置における開口率及び輝度を改善するために、フリンジフィールドスイッチング（Fringe Field Switching 以下「ＦＦＳ」と記載する）モードが提案された（例えば、下掲の特許文献１）。

ＦＦＳモードの液晶表示装置では、対向する基板間に狭持された液晶に対して、フリンジ電界を印加して表示を行う。この方式では、上層に設けられたスリット状の上層電極と、上層電極に対して絶縁膜を介して下層に設けられた下層電極との間に、フリンジ電界を発生させ、フリンジ電界で液晶を駆動する。

ＦＦＳモードの液晶表示装置では、スリット状の上層電極と下層電極とを透明導電膜により形成しているため、ＩＰＳモードよりも開口率及び輝度が向上する。また、ＦＦＳモードの液晶表示装置ではこれら透明導電膜間によって補助容量が形成される。よって補助容量形成部を別途に設けることによる輝度ロスを回避できる。

液晶表示装置では交流を用いて駆動される。但しＦＦＳモードの液晶表示装置ではフレクソエレクトリック効果のために、液晶に印加する電圧の極性（正負）が配向状態に与える影響は、大きいと言われている。フレクソエレクトリック効果の影響が大きいと、液晶に印加される電圧が正負に変動することで、液晶表示装置で視認される明るさが大きく異なることになる。かかる明るさの相違は、人間の目にはフリッカーとして映り、表示品位の低下をもたらす。

そこで上層のスリット電極のスリットの数を、半分のエリアと、もう一つの半分のエリアで、１だけ異なる数とする構成が提案されている（例えば、下掲の特許文献２の［０００９］〜［００１４］）。

この様な構成では、スリット電極の上、あるいはスリット電極同士の間に暗線が生じる。また液晶に印加される電圧が正と負で画素全体の明るさが異なる。しかしながら、半分のエリアと、もう一つの半分のエリアの明るさが異なって平均化されるので、フリッカーを低減することが企図される。

また、従来のＩＰＳモードでの例として、ストライプ状の画素電極と、ストライプ状の共通電極を平行に配置し、画素中の二つのエリアで画素電極が設けられる層と共通電極が設けられる層とを上下反転させ、２つの電極のどちらかの透過率を高くする構造が提案されている（例えば、下掲の特許文献３の［００１０］〜［００２２］）。

かかる構成では、透過率の高い電極が透過率の低い電極に対して相対的に負の電位となる部分において、相対的に正の電位となる部分よりも明るくなる。よって画素を分割し、一方では画素電極の透過率を共通電極の透過率よりも高め、他方では画素電極の透過率を共通電極の透過率よりも低めている。これにより、共通電極と画素電極との間の電圧は、画素の一部では透過率が低い方の電極を透過率が高い方の電極よりも電位を高め、他部では透過率が低い方の電極を透過率が高い方の電極よりも電位を低める。このような作用により、一つの画素内でのフリッカーの差がキャンセルされる。

なお、後述する変形例の参考のため、特許文献４を下掲する。また本件に関連する特許文献５，６を下掲する。

特開２０００−０８９２５５号公報 特開２０１０−００２５９６号公報 特開２００２−２０２７３６号公報 特開２０１１−１６４４７１号公報 特開２０００−２３５３７１号公報 特開２００２−２８７１６３号公報

ＦＦＳモードの液晶表示装置において、ちらつきを低減すべく、画素を分割してスリット数を異ならせる技術では、暗線がスリット上およびスリット間の両方に発生する。よってフリッカーを低減する効果が小さい。

ＩＰＳモードの液晶表示装置において、ちらつきを低減すべく、画素を分割して二種類の電極を設ける層を上下反転させる技術では、異なる層に亘って同種の電極同士を電気的に接続させる領域が多数必要となる。これは接続不良が発生する頻度を高め、接続不良が発生した画素は常時点灯するか暗くなるという不良を招来する。また、接続の為の領域は、表示が有効となる領域を損なうため、液晶表示装置の輝度不足という性能の低下をも招来する。

そこで本願は、電極同士を接続するための領域を増大させることなく、一つの画素中のフリッカーを抑制しつつ、液晶表示装置の画素を駆動する技術を提供することを目的とする。

この発明にかかる液晶表示装置の第１の態様は、複数の画素を有する。そして、開口を有する共通電極と、前記共通電極に対して積層されて配置される画素電極対の複数と、前記共通電極及び前記画素電極対のいずれに対しても同側に積層されて配置される液晶とを備える。

前記画素の一つは、前記画素電極対の一つと前記共通電極及び前記液晶とを含む。

前記画素電極対の各々は、第１画素電極と、前記第１画素電極と絶縁された第２画素電極とを有する。前記共通電極は前記画素電極対よりも前記液晶に近く位置する。

前記共通電極の電位を基準として、前記第１画素電極と前記第２画素電極には互いに極性が異なる電位が印加される。望ましくは前記共通電極の電位と前記第１画素電極の電位との電位差たる電圧の絶対値と、前記共通電極の電位と前記第２画素電極の電位との電位差たる電圧の絶対値との差が０．１Ｖ以下である。

望ましくは、第１画素電極に接続された一端と他端とを有する第１スイッチと、前記第２画素電極に接続された一端と他端とを有する第２スイッチとを、前記画素の各々に対応して更に備える。

第１の例として、前記第１スイッチの前記他端と前記第２スイッチの前記他端とは共通に接続され、前記第１スイッチと前記第２スイッチとは排他的に導通する。

第２の例として、前記第１スイッチの前記他端と前記第２スイッチの前記他端とは絶縁され、前記第１スイッチの導通／非導通を制御する制御線と、前記第２スイッチの導通／非導通を制御する制御線とが導通する。

この発明にかかる液晶表示装置の第２の態様は、その第１の態様であって、前記第１スイッチの前記一端は前記第１画素電極との間に絶縁膜を挟むことなく接続される。前記第２スイッチの前記一端は前記第２画素電極との間に絶縁膜を挟むことなく接続される。

この発明にかかる液晶表示装置の第３の態様は、その第１〜第２の態様のいずれかであって、前記画素において、前記第１画素電極の面積と前記第２画素電極の面積との和に対する前記第１画素電極の面積の比が、０．４〜０．６である。

この発明にかかる液晶表示装置の駆動方法の第１の態様は、この発明にかかる液晶表示装置の第１の態様の第１の例を駆動する方法である。前記共通電極の電位を基準とした、前記第１スイッチの他端及び前記第２スイッチの他端に与えられる電位の極性が反転することに同期して、前記第１スイッチ及び前記第２スイッチが導通する。

この発明にかかる液晶表示装置の駆動方法の第２の態様は、この発明にかかる液晶表示装置の第１の態様の第２の例を駆動する方法である。前記第１スイッチの前記他端と前記第２スイッチの前記他端とは、前記共通電極の電位を基準として相互に極性が異なる電位が印加される。

この発明にかかる液晶表示装置の第１の態様によれば、共通電極に印加される電位を挟む一対の電位を、第１画素電極及び第２画素電極にそれぞれ印加することにより、一つの画素におけるフリッカーを抑制しつつ、画素が駆動される。また、第１画素電極と第２画素電極とを接続する接続領域も不要である。

そして、共通電極が液晶に対して画素電極対が発生する電界を遮蔽し、液晶配向の乱れを低減するので、別途に遮蔽部位を用いて開口率低下を招来することがない。

この発明にかかる液晶表示装置の第２の態様によれば、第１スイッチ／第２スイッチの一端を、それぞれ第１画素電極／第２画素電極と接続するための領域が大きくなることを回避し、以て画素電極の面積を広くとることができ、画素の開口率が高まる。

この発明にかかる液晶表示装置の第３の態様によれば、フリッカーを抑制する効果が高い。

この発明にかかる液晶表示装置の駆動方法の第１〜第２の態様によれば、一つの画素におけるフリッカーを抑制しつつ、画素が駆動される。

実施の形態１にかかる液晶表示装置の表示領域を示す平面図である。 実施の形態１にかかる液晶表示装置の断面図である。 実施の形態１にかかる液晶表示装置の全体構成を示す平面図である。 従来の液晶表示の表示領域を示す平面図である。 従来の液晶表示の表示領域の断面矢視図である。 従来の液晶表示装置の全体構成を示す平面図である。 画素の断面図である。 画素の断面図である。 実施の形態２にかかる液晶表示装置の表示領域を示す平面図である。 実施の形態２にかかる液晶表示装置の全体構成を示す平面図である。 実施の形態３を説明するグラフである。 実施の形態４を説明するグラフである。 変形例１にかかる液晶表示装置の表示領域を示す平面図である。 変形例１にかかる液晶表示装置の断面図である。

実施の形態１．
図１は本実施の形態にかかる液晶表示装置の表示領域の構成を示す平面図である。また図２は図１の位置ＡＡにおける断面を示す断面図である。但し、図面の繁雑を避けるため、図１の平面図で現れる構成要素であっても図２の断面図では図示が省略されたものや、図２の断面図で現れる構成要素であっても図１の平面図では図示が省略されたものがある。

当該液晶表示装置は、おおまかにはアレイ基板１０、液晶１９、対向基板２０に分けられ、これらはこの順に積層される。アレイ基板１０は、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板である。

図３は本実施の形態にかかる液晶表示装置の全体構成を模式的に示す平面図である。但し、図１及び図３では図２で示された構成要素の内、絶縁性のものは図示を省略している。

アレイ基板１０は表示領域４１と、表示領域４１を囲むように設けられた額縁領域４２とに区分される。

表示領域４１には、走査線（ゲート配線）８１ａ，８１ｂの対の複数と、複数の信号線（ソース配線）８２とが設けられる。走査線８１ａ，８１ｂ同士は表示領域４１内で互いに平行に設けられ、走査線８１ａ，８１ｂの対同士も平行に設けられる。同様に、信号線８２同士も平行に設けられる。また、共通電極７が走査線８１ａ，８１ｂの対に対応して設けられ、これらと平行に配置される。

走査線８１ａ，８１ｂと信号線８２とは、互いに交差するように形成される。そして同じ共通電極７を挟んで隣接する一対の走査線８１ａ，８１ｂと、信号線８２の一つとで囲まれた領域が画素４７として機能する。従ってアレイ基板１０では表示領域４１において、画素４７がマトリクス状に配列されることとなる。図１は図３で示された画素４７のほぼ一つ分を詳細に示している。

なお、図３においては補助容量を通常のコンデンサの記号を用いて表し、液晶容量を三角形二つで表している。

画素４７の各々には、一対のＴＦＴ５０ａ，５０ｂが設けられる。ＴＦＴ５０ａは信号線８２と走査線８１ａの交差点近傍に配置され、ＴＦＴ５０ｂは信号線８２と走査線８１ｂの交差点近傍に配置される。これらのＴＦＴ５０ａ，５０ｂはいずれもスイッチとして機能し、液晶容量及び補助容量に対して液晶表示用の電圧（以下、「表示電圧」）を液晶容量及び補助容量の外部から印加したりしなかったりする。走査線８１ａ，８１ｂは、それぞれスイッチとして機能するＴＦＴ５０ａ，５０ｂの導通／非導通を制御する制御線として把握できる。

具体的には、走査線８１ａからの走査信号によってＴＦＴ５０ａがオンする。これにより、信号線８２から、ＴＦＴ５０ａのドレイン電極に接続された画素電極（後述する）に表示電圧が印加される。同様に、走査線８１ｂからの走査信号によってＴＦＴ５０ｂがオンし、信号線８２から、ＴＦＴ５０ｂのドレイン電極に接続された画素電極（後述する）に表示電圧が印加される。但し、液晶容量及び補助容量は外部からの表示電圧の印加がないときには、それまでに印加された表示電圧を保持する。

なお、後述するように、画素電極は、共通電極７と絶縁膜を介して対向配置されており、上記表示電圧（液晶容量及び補助容量の外部からＴＦＴ５０ａ，５０ｂを介して印加されるものと、液晶容量及び補助容量が保持するもののいずれをも含む）はいわゆるフリンジ電界を形成する。これにより、画素４７が設けられた位置での液晶１９がＦＦＳモードで駆動されることになる。

額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられる。走査線８１ａ，８１ｂは、表示領域４１から額縁領域４２まで延設され、アレイ基板１０の端部で走査信号駆動回路４５に接続される。信号線８２も同様に、表示領域４１から額縁領域４２まで延設され、アレイ基板１０の端部で表示信号駆動回路４６と接続される。

走査信号駆動回路４５及び表示信号駆動回路４６の近傍には、外部配線（図面の煩雑さを避けるため図示を省略）が接続される。また、共通電極７も額縁領域４２まで延伸され、外部配線と接続される。

走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、走査信号を走査線８１ａ，８１ｂに供給する。この走査信号によって、走査線８１ａ，８１ｂの対が順次選択されていく。走査線８１ａ，８１ｂに与えられる走査信号についての詳細は後述する。

表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号を信号線８２に供給する。これにより、表示データに応じた表示電圧が画素４７の各々に印加される。

画素４７は例えば赤、青、緑の３色に対応して独立して配置される。３つの画素の輝度を独立して変化させることで表示色が制御される。なお、本実施の形態では表示色の相違は、本質的な相違ではないので、以下ではそれぞれの独立した画素の動作について説明する。

図１及び図２を参照して、アレイ基板１０は、その構成が後述される基板１５を有しており、走査線８１ａ，８１ｂの対は、基板１５上において一方向に直線的に延在するように配設される。走査線８１ａはＴＦＴ５０ａのゲート電極５１ａとして機能する部位を、走査線８１ｂはＴＦＴ５０ｂのゲート電極５１ｂとして機能する部位を、それぞれ有している。

ゲート電極５１ａ，５１ｂを含め、走査線８１ａ，８１ｂは、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成される。

ゲート電極５１ａ，５１ｂ及び走査線８１ａ，８１ｂを覆ってゲート絶縁膜１１が設けられる。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成される。

ゲート絶縁膜１１を介してゲート電極５１ａ，５１ｂに対面する位置で、それぞれ半導体層５２ａ，５２ｂが設けられる。半導体層５２ａ，５２ｂは、例えば、非晶質シリコン、多結晶ポリシリコン、ＩｎやＧａやＺｎやＳｎなどを含む酸化物半導体等により形成される。

半導体層５２ａには、ゲート絶縁膜１１とは反対側から、走査線８１ａの延在方向と交叉する（ここでは直交する場合が例示された）方向に沿っての両端に、オーミックコンタクト層５３ａが一対設けられる。オーミックコンタクト層５３ａは、例えば、リン（Ｐ）等の不純物が高濃度にドーピングされた、ｎ型非晶質シリコン、ｎ型多結晶シリコン、ＩｎやＧａやＺｎやＳｎなどを含む酸化物半導体などにより形成される。

オーミックコンタクト層５３ａが設けられた領域において半導体層５２ａは、ソース・ドレイン領域となる。具体的には半導体層５２ａは、オーミックコンタクト層５３ａのうち、図１中で下側（図２中で左側）のものが設けられた領域でソース領域として、図１中で上側（図２中で右側）のものが設けられた領域でドレイン領域として、それぞれ機能する。このように、半導体層５２ａの両端にはソース・ドレイン領域が形成される。そして、半導体層５２ａのソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層５２ａのチャネル領域上には、オーミックコンタクト層５３ａは形成されていない。

オーミックコンタクト層５３ａ上には、ソース電極５４ａ及びドレイン電極５５ａが形成される。具体的には、ソース領域側のオーミックコンタクト層５３ａ上に、ソース電極５４ａが形成される。そして、ドレイン領域側のオーミックコンタクト層５３ａの上に、ドレイン電極５５ａが形成される。

ソース電極５４ａ及びドレイン電極５５ａは、オーミックコンタクト層５３ａと同様に、半導体層５２ａのチャネル領域上には形成されない。

このようにして、ゲート電極５１ａ、半導体層５２ａ、オーミックコンタクト層５３ａ、ソース電極５４ａ及びドレイン電極５５ａがＴＦＴ５０ａを構成する。ここでは、半導体層５２ａはオーミックコンタクト層５３ａの一対の間で薄くなっており、ＴＦＴ５０ａとして、いわゆるチャネルエッチ型の構成が例示される。

ソース電極５４ａは、半導体層５２ａのチャネル領域の外側へ延在し、信号線８２と繋がっている。信号線８２は、ゲート絶縁膜１１上に形成され、アレイ基板１０上において走査線８１ａ，８１ｂと交差する方向に直線的に延在して配設される。換言すれば、信号線８２は走査線８１ａと交差する位置において走査線８１ａの延在方向に拡がって、ソース電極５４ａとして機能する部位を有すると把握することもできる。

ドレイン電極５５ａは、半導体層５２ａのチャネル領域の外側へ延在する。そしてドレイン電極５５ａは、その延在方向における半導体層５２ａと反対側の端部において、画素電極６ａと電気的に接続される。

ＴＦＴ５０ａと同様にしてＴＦＴ５０ｂが設けられる。簡単にこれを説明すると、半導体層５２ｂにはゲート絶縁膜１１とは反対側から、オーミックコンタクト層５３ｂが一対設けられる。オーミックコンタクト層５３ｂが設けられた領域において半導体層５２ｂは、ソース・ドレイン領域となる。

半導体層５２ｂは、オーミックコンタクト層５３ｂのうち、図１中で上側（図２中で右側）のものが設けられた領域でソース領域として、図１中で下側（図２中で左側）のものが設けられた領域でドレイン領域として、それぞれ機能する。

ソース領域側のオーミックコンタクト層５３ｂ上に、ソース電極５４ｂが形成される。そして、ドレイン領域側のオーミックコンタクト層５３ｂの上に、ドレイン電極５５ｂが形成される。

ソース電極５４ｂは、半導体層５２ｂのチャネル領域の外側へ延在し、信号線８２と繋がっている。信号線８２は走査線８１ｂと交差する位置において走査線８１ｂの延在方向に拡がって、ソース電極５４ｂとして機能する部位を有すると把握することもできる。

ドレイン電極５５ｂは、半導体層５２ｂのチャネル領域の外側へ延在する。そしてドレイン電極５５ｂは、その延在方向における半導体層５２ｂと反対側の端部において、画素電極６ｂと電気的に接続される。

以上のことから、ＴＦＴ５０ａをスイッチとして把握したときに、ドレイン電極５５ａは画素電極６ａと接続される当該スイッチの一端として把握でき、ソース電極５４ａは信号線８２と接続される当該スイッチの他端として把握できる。

同様にして、ＴＦＴ５０ｂをスイッチとして把握したときに、ドレイン電極５５ｂは画素電極６ｂと接続される当該スイッチの一端として把握でき、ソース電極５４ｂは信号線８２と接続される当該スイッチの他端として把握できる。

画素電極６ａ，６ｂは基板１５と反対側でゲート絶縁膜１１上に平面状に設けられる。画素電極６ａ，６ｂは一つの画素４７において、信号線８２が延在する方向に並んで配置される。ＴＦＴ５０ａ及び画素電極６ａは、画素電極６ａ，６ｂ同士の間の領域を挟んで、ＴＦＴ５０ｂ及び画素電極６ｂと対称的に配置される。

ソース電極５４ａ，５４ｂを含めた信号線８２、ドレイン電極５５ａ，５５ｂは、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成される。

画素電極６ａ，６ｂはゲート絶縁膜１１とは反対側から層間絶縁膜１２が覆われ、層間絶縁膜１２の上には画素電極６ａ，６ｂとは反対側から共通電極７が配置される。共通電極７は画素電極６ａ，６ｂと対向する部位７１を有する。部位７１はスリット状の開口７２を有する。

画素電極６ａ，６ｂ及び共通電極７は例えばＩｎとＳｎとＯの化合物や、ＩｎとＺｎとＯの化合物などの導電性を持つ透明な膜で形成される。層間絶縁膜１２は、窒化シリコン、酸化シリコン等の絶縁膜により形成される。

上述の配置は、一対の画素電極６ａ，６ｂが、共通電極７に対して積層されていることと、把握できる。そして、層間絶縁膜１２及び共通電極７のいずれに対しても同側に、即ち対向基板２０側に、液晶１９が積層される。但し、液晶１９をアレイ基板１０側で所定方向に配向させるために、層間絶縁膜１２及び共通電極７と液晶１９との間には、配向膜１３が介在して設けられる。

液晶１９から遠い方に共通電極を、近い方に画素電極を、それぞれ配置する構成も可能である。しかし後述する理由により、液晶１９から近い方に共通電極７を、遠い方に画素電極６ａ，６ｂを、それぞれ配置する構成の方が有利である。以下ではまず、後者の構成（つまり図２に断面が例示された構成）について説明する。

対向基板２０はアレイ基板１０に対向する。対向基板２０は、例えばカラーフィルター基板（ＣＦ基板）である。当該液晶表示は対向基板２０側から視認される。

対向基板２０は、液晶１９側から順に、配向膜２４、カラーフィルター２１、ブラックマトリクス２２を積層して備えている。配向膜２４は対向基板２０側で液晶１９を配向させる機能を有する。

なお、図示を簡略にしたが、対向基板２０はアレイ基板１０とは反対側で、ブラックマトリクス２２、カラーフィルター２１を、外部板２５が覆う。外部板２５は、偏光板、位相差板を含む。また、基板１５は、偏光板、位相差板を含む。また、図示を省略したが、基板１５の対向基板２０とは反対側に、バックライトユニットが配設される。

つぎに、画素４７の駆動について説明する。画素電極６ａ，６ｂと共通電極７との間のフリンジ電界によって液晶１９が駆動され、基板間の液晶１９の配向方向が変化する。これにより、液晶１９を通過する光の偏光状態が変化する。

バックライトユニットから液晶表示装置を透過する透過光のうち、対向基板２０側の偏光板を通過する光量が、偏光状態によって変化する。これは液晶表示装置としての輝度の変化を意味する。

液晶１９の配向方向は、印加される表示電圧によって変化するので、表示電圧を制御することによって対向基板２０側の偏光板を通過する光量を変化させることができる。つまり、画素４７ごとに表示電圧を変えることによって、所望の画像を表示することができる。

一般に、液晶に印加する電圧は、直流電圧を印加すると焼付き現象など液晶の劣化が発生してしまう。これを避けるため、液晶を駆動する方式としては電圧交流駆動方式が採用される。より具体的には、液晶表示装置では、通常１フレーム毎（例えば６０Ｈｚ）で表示の切り替えが行われており、当該表示の切り替えにあわせてフレーム毎に、表示電圧の極性が反転される。

これを本実施の形態に即して言えば、共通電極７の電位を基準として、信号線８２の電圧は、正および負の電圧となるように１フレームおきに変化して動作している。

さて通常、共通電極の電位は、共通電極に対して画素電極に正の電圧が印加される時の画素の透過率と、共通電極に対して画素電極に負の電圧が印加される時の画素の透過率とが等しくなるように調整される。これにより、理想的には電圧交流駆動方式が採用されること自体が、画素の透過率、引いてはバックライトに由来した輝度に影響を与えることはない。

しかし、実際には画素の透過率が等しくならない場合がある。これでは、表示電圧の極性が変化するたびに、各々の画素の輝度が（バックライトの光量が一定であったとしても）変化することになる。このような輝度の変化が顕著で有れば２フレーム周期のフリッカーとして視認される。

参考のため、従来の液晶表示装置の構成を簡単に説明する。図４は従来の液晶表示の表示領域の構成を示す平面図である。また図５は図４の位置ＢＢにおける断面矢視図であり、位置ＢＢにおいて示された矢印の方向から見た断面を示す。図４及び図５はそれぞれ図１及び図２に対応し、図１及び図２と同様に、図面の繁雑を避けるために構成要素が適宜に省略される。また、図６は従来の液晶表示装置の全体構成を模式的に示す平面図である。

当該液晶表示装置では、本実施の形態の液晶表示装置のＴＦＴ５０ａに相当するＴＦＴ５０が設けられる。具体的にはＴＦＴ５０は、ＴＦＴ５０ａが有するゲート電極５１ａ、半導体層５２ａ、オーミックコンタクト層５３ａ、ソース電極５４ａ及びドレイン電極５５ａにそれぞれ相当して、ゲート電極５１、半導体層５２、オーミックコンタクト層５３、ソース電極５４及びドレイン電極５５を有している。また走査線８１ａに対応する走査線８１や、信号線８２も設けられる。しかし、ＴＦＴ５０ｂや走査線８１に相当する構成要素が設けられていない。また、画素電極６ａに相当する画素電極６は設けられているものの、画素電極６ｂに相当する構成要素が設けられていない。

このような構造において、２フレーム周期のフリッカーを低減するために、同じ走査線８１に接続されたＴＦＴ５０を有して相互に隣接する画素４７（図６において左右方向に隣接するもの）同士の間では、同じフレームにおいて、表示電圧の極性が交互に反転するように設定されることが多い。

このように隣接する画素４７について、設定される透過率（透過率の設定は輝度を設定することにつながる）が等しいならば、隣接する画素４７同士で輝度の差は平均化されてフリッカーが小さくなる。しかし隣接する画素４７の輝度が、黒と中間調を、表示電圧の極性と同じ周期で交互に表示するように設定される場合には、上記フリッカーが現れやすい。特にＦＦＳモードの液晶表示装置ではフレクソエレクトリック効果があるので、表示電圧の極性に依存して輝度が異なるような場合には当該フリッカーは顕著となる。

これに対し、本実施の形態にかかる液晶表示装置は、一つの画素において、画素電極６ａと画素電極６ｂとは互いに絶縁される。なるほど、ＴＦＴ５０ａ，５０ｂは、それぞれのソース電極５４ａ，５４ｂが同じ信号線８２と電気的に導通しているので、両者が同時に導通すれば、画素電極６ａと画素電極６ｂとは導通する。しかしＴＦＴ５０ａ，５０ｂを排他的に導通させることにより、画素電極６ａと画素電極６ｂとは互いに絶縁される。

従って、極性が異なる表示電圧を一つの画素４７に印加するに際して、共通電極７に印加される電位を挟む一対の電位を、画素電極６ａ及び画素電極６ｂにそれぞれ印加することができる。つまり共通電極７の電位を基準として、画素電極６ａと画素電極６ｂには互いに極性が異なる電位が印加される。これにより、一つの画素４７におけるフリッカーを抑制しつつ、画素４７が駆動される。また、画素電極６ａ，６ｂ同士を接続することがないので、特許文献３で要求されるような接続領域も不要となる。

このようなフリッカーを抑制するには、表示電圧、具体的には共通電極７に対して信号線８２に印加される電圧が極性を反転するタイミングで、ＴＦＴ５０ａ，５０ｂのうちいずれが導通するかを切り替えればよい。つまり、表示電圧の極性の反転と同期して、走査線８１ａ，８１ｂに印加される走査信号を切り替えればよい。このような、電圧交流駆動方式における走査信号は、公知の技術を用いて走査信号駆動回路４５によって生成される。

例えば、表示電圧が正の期間（つまり信号線８２の電位が共通電極７よりも高電位の期間）では走査線８１ａに印加される走査信号によってＴＦＴ５０ａを導通させ、走査線８１ｂに印加される走査信号によってＴＦＴ５０ｂを非導通にする。

他方、表示電圧が負の期間（つまり信号線８２の電位が共通電極７よりも低電位の期間）では走査線８１ｂに印加される走査信号によってＴＦＴ５０ｂを導通させ、走査線８１ａに印加される走査信号によってＴＦＴ５０ａを非導通にする。

以上のようにして、従来では二つの画素に跨って行われていたフリッカーの低減を、本実施の形態では一つの画素において行っている。一つの画素４７における輝度を、表示電圧の極性と同じ周期で、黒と中間調とに交互に表示することはない。よって画素４７のそれぞれにおいてフリッカーを低減することが可能となる。

このようにして、個々の画素４７の輝度設定に依存することなくフリッカーを小さくすることができる。よって従来の液晶表示装置と比較して、表示画像によらずフリッカーを低減する効果が高い。

一般的に、フリッカーは低周波数になるほど人間の目には顕著に見える。フリッカーの周波数が５０〜６０Ｈｚより大きいと人間の目ではちらつきを感じないが、低い周波数になるほどちらつきを容易に検知できる。液晶表示装置の消費電力を下げる方法としてフレームレートを下げる方法があるが、フリッカーが見えやすくなるので通常は適用されていない。

しかし本実施の形態で述べたように、一つの画素４７において一対の画素電極６ａ，６ｂを設け、ＴＦＴ５０ａ，５０ｂを表示電圧の極性の反転に同期して排他的に導通させることにより、画素毎にフリッカーが低減されるので、その効果はフレームレートの大小に依存しにくい。このことから、本実施の形態で紹介した技術は、低消費電力化のために低フレームレート化しても、液晶表示装置の表示品位が維持される、もしくは向上するという利点をもたらす。換言すれば、上述の構成は、表示品位を維持もしくは向上しつつ、フレームレートを下げて消費電力を低下することに寄与する。

次に、画素電極６ａ，６ｂと共通電極７とのいずれが液晶１９に近い方が望ましいのかという点について説明する。

図７は画素電極６ａ，６ｂの方が共通電極７よりも液晶１９に近い構造における画素の断面図である。図８は共通電極７の方が画素電極６ａ，６ｂよりも液晶１９に近い構造における画素の断面図である。図７及び図８において、基板５７はアレイ基板１０及びゲート絶縁膜１１を纏めて表した仮想的な基板である。

画素電極６ａには共通電極７に対して正の電圧が印加され、画素電極６ｂには共通電極７に対して負の電圧が印加される場合について図示される。破線の矢印は、電気力線のうち液晶１９の駆動に係わる主な成分のみを図示している。

図７に示された構造では、画素電極６ａ，６ｂが共通電極７よりも液晶１９側に配置されるので、液晶１９にフリンジ電界を印加するために、画素電極６ａ，６ｂはそれぞれスリット状の開口６２ａ，６２ｂを有している。図８に示された構造では図２に示された構造と同様にして、共通電極７に開口７２が設けられる。

図７に示された構成では、画素電極６ａ，６ｂ同士の間の境界において、両者間の電圧が液晶１９に及ぶ。そして画素電極６ａ，６ｂの間には常に大きな電圧が生じている。共通電極７に対して互いに逆向きの大きさの電圧が印加されているからである。よって画素電極６ａ，６ｂ同士の間の境界近傍では、表示階調に拘わらず、液晶１９には常に大きな電圧が印加されることになる。

ＦＦＳモードの液晶表示装置では、通常、液晶に電圧が印加されていない状態が最も液晶の透過率が低く（いわゆる黒表示）、電圧が印加されている状態の透過率が高まるように設計される。よって図７のように画素電極６ａ，６ｂが共通電極７よりも液晶１９に近く配置されている構成では、画素電極６ａ，６ｂ同士の間の領域は上記のように高い電圧が印加されていることにより、当該領域において液晶１９の透過率は高まる。

上述のように画素電極６ａ，６ｂはそれぞれＴＦＴ５０ａ，５０ｂを介して信号線８２に接続されており、常にいずれか一方は浮遊状態にあって、それ以前に印加された電圧が維持される。よって液晶１９に対して印加される表示電圧が小さくても、当該領域では透過率が高くなる。よって液晶表示素子としての表示品位を高めるには、当該領域が表示に影響しないように遮光する必要がある。具体的にはこの領域の近傍ではバックライトからの光を透過させないように、例えば対向基板２０側にブラックマトリックスを配置する等の措置を執る必要がある。

更に、各構成部材形成時の位置ズレや、斜め方向の視野角特性などを考慮すると、ブラックマトリックスが遮光する領域は画素電極６ａ，６ｂ同士の間の領域より広く設定する必要がある。液晶表示装置の明るさは光が透過する領域が広いほど明るくなり高い性能を得られる。従って、図７のように画素電極６ａ，６ｂが共通電極７よりも液晶１９に近く配置されている構成では、性能が低下する要因を増やすことになる。

これに対し、図８のように共通電極７が画素電極６ａ，６ｂよりも液晶１９に近く配置されている構成では、画素電極６ａ，６ｂ間の電圧は共通電極７でシールドされる。よって当該電圧は液晶１９には影響しない。上述のように、液晶に電圧が印加されていない状態が最も液晶の透過率が低く、画素電極６ａ，６ｂ同士の境界近傍は常時、黒表示と等しい状態となる。

このような構成により、共通電極７が液晶１９に対して画素電極６ａ，６ｂの対が発生する電界を遮蔽し、液晶配向の乱れを低減する。よって別途に遮蔽部位を用いて開口率の低下を招来することがない。これは表示性能を低下させない観点で有利である。

画素４７の各々において一対の画素電極６ａ，６ｂを設けることにより、一つの画素電極６を設ける場合（図４から図６参照）と比べれば、走査線８１ｂ及びＴＦＴ５０ｂが追加されることによって遮光される領域が増加する。しかしながら、それ以上に遮光されるべき領域を増加させる要因がない。よって表示性能の低下を抑えることが可能となる。

実施の形態２．
図９は本実施の形態にかかる液晶表示装置の表示領域の構成を示す平面図である。図９においても図１と同様に、絶縁性のものは図示を省略している。

図１０は本実施の形態にかかる液晶表示装置の全体構成を模式的に示す平面図である。アレイ基板１０は表示領域４１と、表示領域４１を囲むように設けられた額縁領域４２とに区分される。

当該液晶表示装置も、実施の形態１にかかる液晶表示装置と同様に、アレイ基板１０、液晶１９（実施の形態１参照）、対向基板２０（実施の形態１参照）に分けられ、これらはこの順に積層される。

表示領域４１には、走査線（ゲート配線）８１の複数と、信号線（ソース配線）８２ａ，８２ｂの対とが設けられる。信号線８２ａ，８２ｂ同士は表示領域４１内で互いに平行に設けられ、信号線８２ａ，８２ｂの対同士も平行に設けられる。同様に、走査線８１同士も平行に設けられる。また、共通電極７が走査線８１に対応して設けられ、これらと平行に配置される。

信号線８２ａ，８２ｂと走査線８１とは、互いに交差するように形成される。そして共通電極７と走査線８１の一つと、対を成す信号線８２ａ，８２ｂとで囲まれた領域が画素４７として機能する。従ってアレイ基板１０では表示領域４１において、画素４７がマトリクス状に配列されることとなる。図９は図１０で示された画素４７のほぼ一つ分を詳細に示している。なお、図１０においても液晶容量及び補助容量を、図３と同様に表している。

画素４７の各々には、一対のＴＦＴ５０ａ，５０ｃが設けられる。ＴＦＴ５０ａは信号線８２ａと走査線８１の交差点近傍に配置され、ＴＦＴ５０ｃは信号線８２ｂと走査線８１の交差点近傍に配置される。これらのＴＦＴ５０ａ，５０ｃはスイッチとして機能し、液晶容量及び補助容量に対してこれらの外部から表示電圧を印加したりしなかったりする。走査線８１はスイッチとして機能するＴＦＴ５０ａ，５０ｃの導通／非導通を制御する制御線であると把握できるし、制御線として機能するゲート電極５１ａ，５１ｃを相互に導通させる機能を有していると把握することもできる。

具体的には、走査線８１からの走査信号によってＴＦＴ５０ａ，５０ｃがオンする。これにより、信号線８２ａ，８２ｂから、ＴＦＴ５０ａ，５０ｃのドレイン電極に接続された画素電極（いずれも後述する）に表示電圧が印加される。

これらの画素電極は、実施の形態１の画素電極６ａ，６ｂと同様に、共通電極７と絶縁膜を介して対向配置されており、上記表示電圧はいわゆるフリンジ電界を形成する。これにより、画素４７が設けられた位置での液晶１９がＦＦＳモードで駆動されることになる。

額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられる。走査線８１は、表示領域４１から額縁領域４２まで延設され、アレイ基板１０の端部で走査信号駆動回路４５に接続される。信号線８２ａ，８２ｂも同様に、表示領域４１から額縁領域４２まで延設され、アレイ基板１０の端部で表示信号駆動回路４６と接続される。

実施の形態１で示されたのと同様に、走査信号駆動回路４５及び表示信号駆動回路４６の近傍には、外部配線（図示を省略）が接続され、共通電極７も額縁領域４２まで延伸されて外部配線と接続される。

走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、走査信号を走査線８１に供給する。この走査信号によって、走査線８１の対が順次選択されていく。

表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号を信号線８２ａ，８２ｂに供給する。これにより、表示データに応じた表示電圧が画素４７の各々に印加される。信号線８２ａ，８２ｂに供給される表示信号については後述する。

本実施の形態でも実施の形態１と同様に、表示色の相違は本質的な相違ではないので、以下ではそれぞれの独立した画素４７の動作について説明する。

信号線８２ａ，８２ｂの対は、アレイ基板１０において一方向に直線的に延在するように配設される。走査線８１はＴＦＴ５０ａのゲート電極５１ａとして機能する部位と、ＴＦＴ５０ｃのゲート電極５１ｃとして機能する部位とを有している。

ゲート電極５１ａ，５１ｃを含め、走査線８１は、実施の形態１の走査線８１ａ，８１ｂと同様の材料で形成される。

実施の形態１と同様に、ゲート電極５１ａ，５１ｃ及び走査線８１はゲート絶縁膜で覆われる。またゲート絶縁膜１１を介してゲート電極５１ａ，５１ｃに対面する位置で、それぞれ半導体層５２ａ，５２ｃが設けられる。半導体層５２ａ，５２ｃの材料としては実施の形態１で半導体層５２ａの材料として説明されたものを採用することができる。

半導体層５２ａ，５２ｃには、ゲート電極５１ａ，５１ｃと反対側から、走査線８１の延在方向と交叉する（ここでは直交する場合が例示された）方向に沿っての両端に、オーミックコンタクト層（図示省略）が一対設けられる。オーミックコンタクト層の材料としては実施の形態１でオーミックコンタクト層５３ａ，５３ｂの材料として説明されたものを採用することができる。

オーミックコンタクト層が設けられた領域において半導体層５２ａ，５２ｃは、ソース・ドレイン領域となる。具体的には半導体層５２ａ，５２ｃは、オーミックコンタクト層のうち、図９中で下側のものが設けられた領域でソース領域として、図９中で上側のものが設けられた領域でドレイン領域として、それぞれ機能する。半導体層５２ａ，５２ｃのチャネル領域上には、オーミックコンタクト層は形成されない。

半導体層５２ａのソース領域及びドレイン領域の上には、オーミックコンタクト層を介してソース電極５４ａ及びドレイン電極５５ａが形成される。同様に、半導体層５２ｃのソース領域及びドレイン領域の上には、オーミックコンタクト層を介してソース電極５４ｃ及びドレイン電極５５ｃが形成される。

このようにして、ゲート電極５１ａ、半導体層５２ａ、オーミックコンタクト層５３ａ、ソース電極５４ａ及びドレイン電極５５ａがＴＦＴ５０ａを構成する。同様にして、ゲート電極５１ｃ、半導体層５２ｃ、オーミックコンタクト層５３ｃ、ソース電極５４ｃ及びドレイン電極５５ｃがＴＦＴ５０ｃを構成する。

ソース電極５４ａは、半導体層５２ａのチャネル領域の外側へ延在し、信号線８２ａと繋がっている。信号線８２ａは、ゲート絶縁膜上に形成され、アレイ基板１０上において走査線８１と交差する方向に直線的に延在して配設される。換言すれば、信号線８２ａは走査線８１と交差する位置において走査線８１の延在方向に拡がって、ソース電極５４ａとして機能する部位を有すると把握することもできる。

ドレイン電極５５ａは、半導体層５２ａのチャネル領域の外側へ延在する。そしてドレイン電極５５ａは、その延在方向における半導体層５２ａと反対側の端部において、画素電極６ｃと電気的に接続される。

ソース電極５４ｃは、半導体層５２ｃのチャネル領域の外側へ延在し、信号線８２ｂと繋がっている。信号線８２ｂは、ゲート絶縁膜上に形成され、アレイ基板１０上において走査線８１と交差する方向に直線的に延在して配設される。換言すれば、信号線８２ｂは走査線８１と交差する位置において走査線８１の延在方向に拡がって、ソース電極５４ｃとして機能する部位を有すると把握することもできる。

ドレイン電極５５ｃは、半導体層５２ｃのチャネル領域の外側へ延在する。そしてドレイン電極５５ｃは、その延在方向における半導体層５２ｃと反対側の端部において、画素電極６ｄと電気的に接続される。

以上のことから、ＴＦＴ５０ａをスイッチとして把握したときに、ドレイン電極５５ａは画素電極６ｃと接続される当該スイッチの一端として把握でき、ソース電極５４ａは信号線８２ａと接続される当該スイッチの他端として把握できる。

同様にして、ＴＦＴ５０ｃをスイッチとして把握したときに、ドレイン電極５５ｃは画素電極６ｄと接続される当該スイッチの一端として把握でき、ソース電極５４ｃは信号線８２ｂと接続される当該スイッチの他端として把握できる。

画素電極６ｃ，６ｄはアレイ基板１０と反対側でゲート絶縁膜上に平面状に設けられる。画素電極６ｃ，６ｄは一つの画素４７において、走査線８１が延在する方向に並んで配置される。ＴＦＴ５０ａ及び画素電極６ｃは、画素電極６ｃ，６ｄ同士の間の領域を挟んで、ＴＦＴ５０ｃ及び画素電極６ｄと対称的に配置される。

ソース電極５４ａ，５４ｃを含めた信号線８２ａ，８２ｂ、ドレイン電極５５ａ，５５ｃは、実施の形態１でソース電極やドレイン電極の材料として示された材料を用いて形成される。

画素電極６ｃ，６ｄはゲート絶縁膜とは反対側から層間絶縁膜（図示省略）が覆われ、層間絶縁膜の上には画素電極６ｃ，６ｄとは反対側から共通電極７が配置される。共通電極７は画素電極６ｃ，６ｄと対向する部位７１を有する。部位７１はスリット状の開口７２を有する。

画素電極６ｃ，６ｄ及び共通電極７は、それぞれ第１の実施の形態において画素電極６ａ，６ｂの材料として例示されたものを用いて形成される。

上述の配置は、一対の画素電極６ｃ，６ｄが、共通電極７に対して積層されていることと、把握できる。そして、層間絶縁膜及び共通電極７のいずれに対しても同側に、即ち対向基板側に、液晶が積層される。但し、実施の形態と同様に、層間絶縁膜及び共通電極と液晶との間には、配向膜（図示省略）が介在して設けられる。

液晶から遠い方に共通電極を、近い方に画素電極を、それぞれ配置する構成も可能である。しかし実施の形態１で述べた理由により、液晶から近い方に共通電極７を、遠い方に画素電極６ｃ，６ｄを、それぞれ配置する構成の方が有利である。

つぎに、画素４７の駆動について説明する。画素電極６ｃ，６ｄと共通電極７との間のフリンジ電界によって液晶が駆動され、これを通過する光の偏光状態が変化する。

本実施の形態では、第１の駆動方法として、共通電極７の電位を基準として信号線８２ａ，８２ｂの電圧が、いずれも正および負の電圧となるように１フレームおきに変化して動作する。但し、信号線８２ａ，８２ｂの電圧同士は、共通電極７の電位を基準として互いに極性が反対となっている。

つまり、信号線８２ａに印加される表示信号が正のときには信号線８２ｂには負の表示信号が印加され、信号線８２ｂに印加される表示信号が正のときには信号線８２ａには負の表示信号が印加される。このように信号線８２ａ，８２ｂには異なる電位が印加されるので、ソース電極５４ａ，５４ｃは互いに絶縁されていると把握することができる。

これにより、走査線８１によってＴＦＴ５０ａ，５０ｃが導通する時には、画素電極６ｃ，６ｄには互いに極性が逆の表示電圧が印加される。よって一つの画素４７において、透過率の変動、引いては輝度の変動を見かけ上キャンセルすることができ、２フレーム周期のフリッカーも低減される。

また、第２の駆動方法として、信号線８２ａには正の表示電圧のみを印加し、信号線８２ｂには負の表示電圧のみを印加する。この場合には走査線８１によってＴＦＴ５０ａ，５０ｃが導通したときに、画素電極６ｃには正の表示電圧が印加されても負の表示電圧は印加されず、画素電極６ｄには負の表示電圧が印加されても正の表示電圧は印加されない。よって２フレーム周期のフリッカーが低減される。

このような電圧交流駆動方式における表示信号は、公知の技術を用いて表示信号駆動回路４６によって生成される。

実施の形態１と実施の形態２の選択．
通常、画素４７は長方形状になっていることが多い。よって画素４７の短辺に平行に配置されている線を２倍とし、長辺に平行に配置されている線は維持することで、追加して配置された線によって遮光される領域が増加することを抑える。これは画素４７の開口率の低下を抑える観点で望ましい選択である。

例えば、実施の形態１で示された液晶表示装置のように、一つの画素４７に対して一対の走査線８１ａ，８１ｂが採用されるのは、当該画素４７が信号線８２に沿って長辺を有し、走査線８１ａ，８１ｂに沿って短辺を有する形状を呈している場合が望ましい。

他方、実施の形態２で示された液晶表示装置のように、一つの画素４７に対して一対の信号線８２ａ，８２ｂが採用されるのは、当該画素４７が走査線８１に沿って長辺を有し、信号線８２ａ，８２ｂに沿って短辺を有する形状を呈している場合が望ましい。

なお、共通電極７において開口７２が延在する方向は、実施の形態１で示された液晶表示装置では信号線８２が延在する方向に一致し、実施の形態２で示された液晶表示装置では走査線８１が延在する方向に一致する（それぞれ図１及び図９を参照）。このように上述の実施の形態１及び実施の形態２では、開口７２が延在する方向が画素４７の長辺と平行である場合が例示されたが、画素４７の短辺と平行であってもよい。

実施の形態３．
本実施の形態では、実施の形態１及び実施の形態２での好適な寸法、特に画素電極６ａ，６ｂの面積比や画素電極６ｃ，６ｄの面積比について説明する。

フリッカーの大きさ（フリッカー率）は（「輝度最大値」−「輝度最小値」）÷輝度平均値×１００％で定義される。フリッカー率はフレクソエレクトリック効果のみに起因するものではない。しかし、一つの画素４７において、実施の形態１で示された液晶表示装置のように一対の画素電極６ａ，６ｂを設けたり、実施の形態２で示された液晶表示装置のように一対の画素電極６ｃ，６ｄを設けたりし、これらに対して相互に極性が異なる表示電圧を印加することによって、フレクソエレクトリック効果が相殺され、フリッカーが低減される。

そこで、上記の面積比の望ましい比率について検討する。図１１はフレクソエレクトリック効果のみを考慮したときの、画素電極６ａ，６ｂのそれぞれの面積Ｓａ，Ｓｂとフリッカー率との関係を示すグラフである。横軸には面積比Ｓａ／（Ｓａ＋Ｓｂ）を採用しており、当然ながらＳａ≧０、Ｓｂ≧０なので、この面積比は０から１の値をとる。但し、面積比の値０は画素電極６ａを設けずに画素電極６ｂが設けられた場合に相当し、面積比の値１は画素電極６ｂを設けずに画素電極６ａが設けられた場合に相当するので、いずれの場合も実質的には図４で示された液晶表示装置のように画素電極６を設けた構成に相当することになる。

なお、図１１のグラフについて、画素電極６ａ，６ｂの面積と、それぞれ形成する静電容量とは比例すると仮定している。通常、液晶１９の厚さは均一にされ、またその誘電率は一様に選定されることに鑑みれば、当該仮定は実際の液晶表示装置において満足されるものである。

また、共通電極７の電位と画素電極６ａの電位との電位差たる表示電圧の絶対値と、共通電極７の電位と画素電極６ｂの電位との電位差たる表示電圧（これは画素電極６ａに印加される表示電圧と、共通電極７を基準として極性が逆）の絶対値とは、互いに等しいと仮定した。透過率を一つの画素において一様にすることが通常であることに鑑みれば、当該仮定も実際の液晶表示装置において満足されるものである。

また、図１１では面積比Ｓａ／（Ｓａ＋Ｓｂ）が値０又は値１を採る場合、即ち従来の液晶表示装置のように一つの画素には一つの画素電極が設けられる構成において、１０％のフリッカー率が発生する場合を例示している。

図１１から明白なように、また実施の形態１での説明からも容易に理解されるように、面積Ｓａ，Ｓｂが互いに等しい場合（即ち面積比が０．５の場合）において、フリッカー率が最も小さくなる。

実際にはフレクソエレクトリック効果以外の影響でフリッカーが生じることもあるため、フリッカーは完全にゼロにならない。例えば一つの画素４７において一つの画素電極６を設けた液晶表示装置でフリッカー率が１２％となる条件では、一つの画素４７において一対の画素電極６ａ，６ｂを設け、面積比を０．５とした液晶表示装置においてフリッカー率は３％であった。このように実際にはフリッカー率が完全にはゼロにはならない場合もあり得るが、画素電極６ａ，６ｂの面積Ｓａ，Ｓｂを等しくすることによってフリッカー率を非常に小さくすることができる。

画素電極６ｃ，６ｄについても同様であり、それぞれの面積を相互に等しくすることでフリッカー率を非常に小さくすることができる。

実際の視認により確認したところ、面積比Ｓａ／（Ｓａ＋Ｓｂ）が０．４〜０．６であれば、フリッカー率を実質的に低減する効果を得られることが判った。

実施の形態４．
本実施の形態では、実施の形態１及び実施の形態２での好適な表示電圧について説明する。共通電極７を基準として画素電極６ａに印加される表示電圧Ｖａ（即ち画素電極６ａの電位から共通電極７の電位を差し引いた値）と、共通電極７を基準として画素電極６ｂに印加される表示電圧Ｖｂ（即ち画素電極６ｂの電位から共通電極７の電位を差し引いた値）とは極性が逆であり、それぞれの絶対値｜Ｖａ｜，｜Ｖｂ｜の好適な値を検討する。

図１２は、絶対値｜Ｖａ｜，｜Ｖｂ｜同士の差｜Ｖａ｜−｜Ｖｂ｜と、フリッカー率との関係を示すグラフである。但しここでは、画素４７の表示階調が中間調であって、液晶１９の透過率と表示電圧とが線形に変化する場合について例示した。また実施の形態３で示した面積比は０．５である場合を考察している。

表示電圧の絶対値｜Ｖａ｜，｜Ｖｂ｜が等しいときにフリッカー率が最も小さくなり、フリッカーの抑制の観点で高い効果が得られることが分かる。

なおここでは計算を簡略化するために、液晶１９の透過率は表示電圧に対して線形に変化する場合を例示したが、実際には画素４７が中間調を表示する場合には、線形の変化よりも変化が顕著であり、フリッカー率は大きくなる。

画素電極６ｃ，６ｄについても同様であり、それぞれの表示電圧の絶対値を相互に等しくすることでフリッカー率を非常に小さくすることができる。

例えば一つの画素４７において一つの画素電極６を設けた液晶表示装置でフリッカー率が１２％となる条件では、一つの画素４７において一対の画素電極６ａ，６ｂを設けた液晶表示装置において差｜Ｖａ｜−｜Ｖｂ｜を−０．１〜０．１Ｖとするとフリッカー率は６％以下であり、当該差を０とするとフリッカー率は３％であった。このように実際にはフリッカー率が完全にはゼロにはならない場合もあり得るが、フリッカー率を非常に小さくすることができる。

逆に上記差の絶対値が０．２Ｖ程度であれば、画素電極６を用いた液晶表示装置と画素電極６ａ，６ｂ（あるいは画素電極６ｃ，６ｄ）を用いた場合とは、ほぼ同等のフリッカー率が得られる。このように、上記差が大きいフリッカーを低減する効果を十分に得ることはできない。

変形例１．
特許文献４ではドレイン電極を覆う絶縁層を設け、画素電極が「コンタクト」と称する部位を介してドレイン電極に接続される構成が例示されている。当該「コンタクト」は特許文献４の図面を参照すると、絶縁層にその厚さ方向に開いた孔を指すものと推察される。

実施の形態１に示された液晶表示装置において、かかる構成を採用することもできる。図１３はかかる構成を適用して実施の形態１を変形した構成を示す平面図であり、図１に対応する。図１４は図１３の位置ＣＣにおける断面を示す断面図である。但し、図面の繁雑を避けるため、図１３の平面図で現れる構成要素であっても図１４の断面図では図示が省略されたものや、図１４の断面図で現れる構成要素であっても図１３の平面図では図示が省略されたものがある。

この変形例にかかる液晶表示装置では、実施の形態１で示された液晶表示装置に対し、ＴＦＴ５０ａ，５０ｂ及びゲート絶縁膜１１をゲート電極５１ａ，５１ｂとは反対側から覆う層間絶縁膜１４が設けられている点で相違する。更に、画素電極６ａ，６ｂは、ゲート絶縁膜１１とは反対側から層間絶縁膜１４上に設けられている点でも相違する。そして画素電極６ａはドレイン電極５５ａ上で層間絶縁膜１４に開いた孔を介してドレイン電極５５ａと接続する部位６１ａを有している。同様に画素電極６ｂはドレイン電極５５ｂ上で層間絶縁膜１４に開いた孔を介してドレイン電極５５ｂと接続する部位６１ｂを有している。

このような構成では部位６１ａ，６１ｂ及びその周辺の領域が、画素４７において平面視上で所定の面積を占める。このため、画素４７における有効表示領域５６は、実施の形態１に示された液晶表示装置におけるもの（図１参照）に比べて、当該変形例におけるもの（図１３）の方が狭くなる。ここで有効表示領域とは、液晶１９に表示電圧が印加されることにより、表示電圧に応じて液晶表示装置の輝度が変化する領域を指す。

つまり、画素電極６ａ，６ｂとドレイン電極５５ａ，５５ｂとは、両者の間に絶縁膜を挟むことなく設けられることで、両者を電気的に接続するための領域が大きくなることを回避し、以て画素電極の面積を広くとることができる。これは画素４７の開口率を高める観点で望ましい。実施の形態２にかかる液晶表示装置において、画素電極６ｃ，６ｄとドレイン電極５５ａ，５５ｃについても同様である。

変形例２．
実施の形態１，２及び変形例１では、ドレイン電極５５ａ，５５ｂ，５５ｃを画素電極６ａ，６ｂ，６ｃ，６ｄよりも液晶１９側に配置した構成を例示した。しかし、画素電極６ａ，６ｂ，６ｃ，６ｄをドレイン電極５５ａ，５５ｂ，５５ｃよりも液晶側に配置した構成を採用してもよい。

変形例３．
上述のように、画素電極６ａ，６ｂ，６ｃ，６ｄ及び共通電極７は、導電性を持つ透明な膜で形成される。ドレイン電極５５ａ，５５ｂ，５５ｃも同様にして、導電性を持つ透明な膜で形成されてもよい。

なお、本発明は、その発明の範囲内において、各実施の形態及び変形例同士を自由に組み合わせたり、各実施の形態及び変形例を適宜、更に変形したり、省略したりすることが可能である。

６ａ，６ｂ，６ｃ，６ｄ 画素電極、７ 共通電極、１９ 液晶、５０ａ，５０ｂ，５０ｃ 薄膜トランジスタ（ＴＦＴ）、５４ａ，５４ｂ，５４ｃ ソース電極、５５ａ，５５ｂ，５５ｃ ドレイン電極、７２ 開口。

Claims (9)

1. 複数の画素を有する液晶表示装置であって、
   開口を有する共通電極と、
   前記共通電極に対して積層されて配置される画素電極対の複数と、
   前記共通電極及び前記画素電極対のいずれに対しても同側に積層されて配置される液晶と
   を備え、
   前記画素の一つは、前記画素電極対の一つと前記共通電極及び前記液晶とを含み、
   前記画素電極対の各々が、
   第１画素電極と、
   前記第１画素電極と絶縁された第２画素電極と
   を有し、
   前記共通電極は前記画素電極対よりも前記液晶に近く位置し、
   前記共通電極の電位を基準として、前記第１画素電極と前記第２画素電極には互いに極性が異なる電位が印加される、液晶表示装置。
2. 前記共通電極の電位と前記第１画素電極の電位との電位差たる電圧の絶対値と、前記共通電極の電位と前記第２画素電極の電位との電位差たる電圧の絶対値との差が０．１Ｖ以下である、請求項１記載の液晶表示装置。
3. 第１画素電極に接続された一端と他端とを有する第１スイッチと、前記第２画素電極に接続された一端と他端とを有する第２スイッチとを、前記画素の各々に対応して更に備える、請求項１又は請求項２に記載の液晶表示装置。
4. 前記第１スイッチの前記他端と前記第２スイッチの前記他端とは共通に接続され、
   前記第１スイッチと前記第２スイッチとは排他的に導通する、請求項３記載の液晶表示装置。
5. 前記第１スイッチの前記他端と前記第２スイッチの前記他端とは絶縁され、
   前記第１スイッチの導通／非導通を制御する制御線と、前記第２スイッチの導通／非導通を制御する制御線とが導通する、請求項３記載の液晶表示装置。
6. 前記第１スイッチの前記一端は前記第１画素電極との間に絶縁膜を挟むことなく接続され、
   前記第２スイッチの前記一端は前記第２画素電極との間に絶縁膜を挟むことなく接続される、請求項３〜５のいずれか一つに記載の液晶表示装置。
7. 前記画素において、前記第１画素電極の面積と前記第２画素電極の面積との和に対する前記第１画素電極の面積の比が、０．４〜０．６である、請求項１〜６のいずれか一つに記載の液晶表示装置。
8. 請求項４記載の液晶表示装置を駆動する方法であって、
   前記共通電極の電位を基準とした、前記第１スイッチの他端及び前記第２スイッチの他端に与えられる電位の極性が反転することに同期して、前記第１スイッチ及び前記第２スイッチが導通する、液晶表示装置の駆動方法。
9. 請求項５記載の液晶表示装置を駆動する方法であって、
   前記第１スイッチの前記他端と前記第２スイッチの前記他端とは、前記共通電極の電位を基準として相互に極性が異なる電位が印加される、液晶表示装置の駆動方法。

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