KR20010009702A - 비휘발성 메모리 소자 - Google Patents
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Abstract
EEPROM(electrically erasable programmable read only memory) 소자의 겹쳐쓰기시 야기되는 프로그램(program) 불량 발생을 막을 수 있도록 한 비휘발성 메모리 소자가 개시된다. 이를 구현하기 위하여 본 발명에서는, 반도체 기판 내의 소정 부분에 형성된 정션과, 상기 정션과 소정 간격 이격되도록 상기 정션 일측의 상기 기판 내에 형성된 소오스와, 상기 정션과 소정 간격 이격되도록 상기 정션 타측의 상기 기판 내에 형성된 드레인과, 상기 정션과 일부 오버랩되도록 상기 소오스와 드레인 사이의 상기 기판 상에, 터널 산화막을 포함하는 제 1 게이트 절연막을 개제하여 형성되며, "제 1 도전성막/층간 절연막/제 2 도전성막" 적층 구조의 게이트를 갖는 센스 트랜지스터와, 상기 센스 트랜지스터와 소정 간격 이격되도록 상기 정션과 드레인 사이의 상기 기판 상에 제 2 게이트 절연막을 개제하여 형성되며, 제 2 도전성막 단층 구조의 게이트를 갖는 셀렉트 트랜지스터 및, 상기 소오스와 센스 트랜지스터 사이의 상기 기판 상에 제 2 게이트 절연막을 개제하여 형성되며, 상기 센스 트랜지스터를 이루는 상기 제 2 도전성막과 일체로 연결되는 제 2 도전성막 단층 구조의 게이트를 갖는 겹쳐쓰기용 트랜지스터로 이루어진 비휘발성 메모리 소자가 제공된다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 EEPROM(electrically erasable programmable read only memory) 소자의 겹쳐쓰기(overwrite)시 야기되는 프로그램(program) 불량 발생을 막을 수 있도록 한 비휘발성 메모리 소자에 관한 것이다.
EEPROM 셀은 SRAM이나 DRAM과는 달리 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터가 지워지지 않는 비휘발성 메모리 셀로서, 최근 다양한 분야에서 그 응용 범위를 확대하고 있다.
EEPROM 셀에는 1개의 트랜지스터로 1개의 셀을 구성하고 있는 플래시 타입(flash type)과 2개의 트랜지스터가 1개의 셀을 구성하고 있는 플로톡스(FLOTOX:floating gate tunnel oxide type) 타입이 있다. 이중, 플래시 타입 셀은 1개의 트랜지스터로 구성되어 있으므로 단위 셀 사이즈가 작다는 잇점을 갖는 반면 그 신뢰도는 플로톡스 타입 셀에 비해 상당히 떨어지고 있다.
이러한 이유로 인해, 현재 스마트 카드(smart card) IC 제품에 내장되는 메모리 셀로는 전세계적으로 플로톡스 타입 EEPROM 셀의 적용이 일반화되고 있으며, 도 1 및 도 2에는 그 구조를 도시한 도면이 제시되어 있다. 여기서, 도 1은 종래 EEPROM 소자의 메모리 셀 구조를 도시한 레이아웃도을 나타내고, 도 2는 도 1의 X-X' 절단면 구조를 도시한 단면도를 나타낸다.
도 1 및 도 2에 의하면, 종래의 플로톡스 타입 EEPROM 셀은 p형 반도체 기판(10) 상의 액티브영역(A)에는 터널 산화막이 형성될 부분의 기판(10) 표면이 부분 노출되도록 게이트 절연막(12)이 형성되고, 표면이 노출된 기판(10) 상의 액티브영역에는 상기 게이트 절연막(12)보다 얇은 두께의 터널 산화막(16)이 형성되며, 상기 터널 산화막(16)을 포함한 그 주변의 게이트 절연막(12) 상의 소정 부분에는 "제 1 도전성막(18)/층간 절연막(20)/제 2 도전성막(22)" 적층 구조의 게이트를 갖는 센스 트랜지스터(sense transistor)(Ⅰ)가 형성되고, 상기 센스 트랜지스터(Ⅰ) 일측의 상기 게이트 절연막(12) 상의 소정 부분에는 제 2 도전성막(22a) 단층 구조의 게이트를 갖는 셀렉트 트랜지스터(select transistor)(Ⅱ)가 형성되며, 상기 터널 산화막(16) 하측의 기판(10) 내부에는 상기 셀렉트 트랜지스터(Ⅱ)와 소정 부분 오버랩되도록 길게 연장된 구조의 n형 정션(14)이 형성되고, 상기 정션(14)의 일측에 대해 소정 간격 이격된 지점의 기판(10) 내부에는 센스 트랜지스터(Ⅰ)와 소정 부분 오버랩되도록 n-/n+로 이루어진 이중 정션(double junction) 구조의 소오스(24)가 형성되며, 상기 정션(14)의 타측에 대해 소정 간격 이격된 지점의 기판(10) 내부에는 셀렉트 트랜지스터(Ⅱ)와 소정 부분 오버랩되도록 n-/n+로 이루어진 이중 정션 구조의 드레인(26)이 형성되어 있는 구조를 가지도록 이루어져 있음을 알 수 있다.
이때, 상기 정션(14)은 터널 산화막(16) 하단의 기판(10) 내부에 형성된 중농도 n형의 제 1 정션(14a)과 이와 접하면서 동시에 셀렉터 트랜지스터(Ⅱ)와 일부 오버랩되도록 형성된 저농도 n형의 제 2 정션(14b)으로 구성되며, 상기 센스 트랜지스터(Ⅰ)를 이루는 제 1 도전성막(18)은 플로우팅 게이트로 사용되고, 제 2 도전성막(22)은 컨트롤 게이트로 사용되며, 셀렉트 트랜지스터(Ⅱ)를 이루는 제 2 도전성막(22a)은 셀렉트 게이트로 사용된다.
도 1에서 참조부호 A로 표시된 부분은 기판(10) 상의 액티브영역을 나타내고, 참조부호 C로 표시된 부분은 비트 라인 콘택 형성부를 나타낸다.
따라서, 상기 구조의 EEPROM 셀에서는 이레이즈 및 프로그램(program)이 다음과 같은 방식으로 이루어지게 된다.
먼저, 이레이즈의 경우부터 살펴본다. 센스 라인으로 사용되는 컨트롤 게이트(참조번호 22로 표시된 제 2 도전성막)에 고전압(예컨대, Vpp=15 ~ 20V)을 인가하고, 비트 라인(드레인)에는 0V를 그리고 공통 접지 라인인 소오스(24)는 플로우팅(또는 0V)시켜 준 상태하에서 워드 라인으로 사용되는 셀렉트 게이트(참조번호 22a로 표시된 제 2 도전성막)에 고전압(예컨대, Vpp=15 ~ 20V)을 인가하여 컨트롤 게이트와 비트 라인 간에 강한 전계를 공급하면, 터널 산화막(16)의 장벽이 얇아지게 되어 FN 터널 방식으로 비트 라인으로부터 공급된 전자중의 일부가 터널 산화막(16)을 통해 플로우팅 게이트(참조번호 18로 표시된 제 1 도전성막) 내로 주입되게 된다. 이와 같이, 플로우팅 게이트 내에 전자들이 채워지면 이 전자들로 인해 센스 트랜지스터(Ⅰ)의 문턱 전압(이하, Vth라 한다)이 약 3 ~ 7V 정도 높아지게 되고, 그 결과 셀렉트 게이트와 컨트롤 게이트, 비트 라인에 전원 전압을 공급하여 셀을 읽으면 높은 Vth로 인해 채널 형성이 이루어지지 않아 전류가 흐르지 못하게 되므로, 한가지 상태(off-state)를 기억시킬 수 있게 된다.
다음, 프로그램에 대하여 살펴본다. 센스 라인으로 사용되는 컨트롤 게이트(참조번호 22로 표시된 제 2 도전성막)에 0V를 인가하고, 비트 라인(드레인)에는 고전압(예컨대, Vpp=15 ~ 20V)을 그리고 공통 접지 라인인 소오스(24)는 플로우팅시켜 준 상태하에서 워드 라인으로 사용되는 셀렉트 게이트(참조번호 22a로 표시된 제 2 도전성막)에 고전압(예컨대, Vpp=15 ~ 20V)을 인가하여 플로우팅 게이트(참조번호 18로 표시된 제 1 도전성막)와 기판(10) 사이의 터널 산화막(16) 양단에 강한 전계를 공급하면, 터널 산화막(16)의 장벽이 얇아지게 되어 FN 터널 방식으로 플로우팅 게이트 내에 저장된 전자들이 얇아진 산화막 장벽을 투과하여 한꺼번에 정션(14)을 거쳐 기판(10) 내의 드레인(26)쪽으로 빠져나가게 된다. 이렇게 되면, 플로우팅 게이트 내에 전자들이 없어 센스 트랜지스터(Ⅰ)의 Vth가 -4 ~ -1V 정도 낮아지게 되고, 그 결과 워드 라인으로 사용되는 셀렉트 게이트에 전원 전압을 인가하여 셀을 읽으면 낮은 Vth로 인해 채널이 형성되어져 전류가 흐르게 되므로, 처음과는 다른 한가지 상태(on-state)를 기억시킬 수 있다.
이때, 전자 주입(electron charging)과 관련된 이레이즈는 1 바이트(8 bit)나 1 페이지(32 ~ 64 바이트)를 한 단위로하여 동시에 이루어지고, 전자 방출(electron discharging)과 관련된 프로그램은 선택된 셀 내의 전자만을 빼내주는 방식으로 진행된다.
도 3에는 이해를 돕기 위하여, 단위 메모리 셀이 도 2의 구조를 갖는 EEPROM 소자의 셀 배열(array) 형태를 도시한 회로도를 제시해 놓았다. 상기 회로도에서 S는 공통 접지 라인인 소오스를, D는 비트 라인과 연결되는 드레인을, W/L(W/L1, W/L2…)은 워드 라인을, S/L(S/L1, S/L2…)은 센스 라인을 그리고 B/L(B/L1, B/L2…)은 비트 라인을 각각 나타낸다.
그러나, 상기 구조를 가지도록 EEPROM 소자의 메모리 셀을 설계할 경우에는 겹쳐쓰기(겹쳐쓰기란, 한번 프로그램을 실시한 후 다른 정보를 기억시키기 위해 이레이즈 상태인 오프 셀을 다시 프로그램하는 것을 의미한다)시 다음과 같은 문제가 발생된다. 이를 도 3의 회로도를 참조하여 살펴보면 다음과 같다.
동일 워드 라인(W/L1)에 프로그램된 온 셀(1)이 존재하는 상태하에서 이레이즈 상태인 오프 셀(5)를 다시 프로그램하려고 하면, 선택 셀(5)의 B/L5와 W/L1에는 고전압(예컨대, Vpp=15 ~ 20V)을 가해주고, S/L1과 비선택 셀의 B/L(B/L1, B/L2, B/L3, B/L4, B/L6)에는 OV를 가해주어야 하는데, 도 1의 구조를 가지도록 EEPROM 셀을 설계할 경우에는 상기 프로그램 과정에서 공통 접지 라인인 소오스(S)와 셀(1)을 통해 전류 경로(current path)가 형성되어져, 셀(5)의 프로그램이 제대로 이루어지지 않는 프로그램 불량이 발생하게 된다.
이러한 불량 발생을 막기 위해서는 셀(5)를 프로그램하기 전에 먼저 메모리 셀을 1 바이트(8 bit)나 1 페이지(32 ~ 64byte) 단위로 이레이즈한 후, 다시 선택 셀만을 프로그램시켜 주는 방식을 취해 주어야 하는데, 이러한 방법에 의거하여 겹쳐쓰기를 실시할 경우에는 EEPROM 소자가 프로그래머가 원하는 예정된 프로그램과는 다른 모드로 동작되는 오동작이 유발되므로, 그 적용이 불가능한 상태이다.
이에 본 발명의 목적은, 센스 트랜지스터의 소오스 방향쪽으로 확장된 액티브영역에 센스 트랜지스터와 소오스 간을 분리하는 별도의 겹쳐쓰기용 트랜지스터가 더 구비되도록 EEPROM 소자의 메모리 셀 구조를 변경해 주므로써, 겹쳐쓰기시 기 프로그램된 셀과 새로 프로그램하고자 하는 선택 셀의 소오스를 통해 전류 경로가 형성되는 것을 차단시켜 주어, 겹쳐쓰기 과정에서 야기되던 프로그램 불량 발생을 막을 수 있도록 한 비휘발성 메모리 소자를 제공함에 있다.
도 1은 종래 EEPROM 소자의 메모리 셀 구조를 도시한 레이아웃도,
도 2는 도 1의 X-X' 절단면 구조를 도시한 단면도,
도 3은 도 2에 제시된 EEPROM 소자의 메모리 셀 배열 형태를 도시한 회로도,
도 4는 본 발명에 의한 EEPROM 소자의 메모리 셀 구조를 도시한 레이아웃도,
도 5는 도 4의 X-X' 절단면 구조를 도시한 단면도,
도 6a 내지 도 6e는 도 5의 EEPROM 셀 제조방법을 도시한 공정수순도,
도 7은 도 5에 제시된 EEPROM 소자의 메모리 셀 배열 형태를 도시한 회로도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 내의 소정 부분에 형성된 정션과; 상기 정션과 소정 간격 이격되도록 상기 정션 일측의 상기 기판 내에 형성된 소오스와; 상기 정션과 소정 간격 이격되도록 상기 정션 타측의 상기 기판 내에 형성된 드레인과; 상기 정션과 일부 오버랩되도록 상기 소오스와 상기 드레인 사이의 상기 기판 상의 소정 부분에, 터널 산화막을 포함하는 제 1 게이트 절연막을 개제하여 형성되며, "제 1 도전성막/층간 절연막/제 2 도전성막" 적층 구조의 게이트를 갖는 센스 트랜지스터와; 상기 센스 트랜지스터와 소정 간격 이격되도록 상기 정션과 상기 드레인 사이의 상기 기판 상에 제 2 게이트 절연막을 개제하여 형성되며, 제 2 도전성막 단층 구조의 게이트를 갖는 셀렉트 트랜지스터; 및 상기 소오스와 상기 센스 트랜지스터 사이의 상기 기판 상에 제 2 게이트 절연막을 개제하여 형성되며, 상기 센스 트랜지스터를 이루는 상기 제 2 도전성막과 일체로 연결되는 제 2 도전성막 단층 구조의 게이트를 갖는 겹쳐쓰기용 트랜지스터로 이루어진 비휘발성 메모리 소자가 제공된다.
이때, 상기 센스 트랜지스터를 이루는 층간 절연막은 산화막의 단층 구조나 ONO(산화막/질화막/산화막)의 다층 구조로 이루어지고, 제 2 도전성막은 폴리실리콘이나 폴리사이드 재질로 형성된다.
상기 구조를 가지도록 비휘발성 메모리 소자를 제조할 경우, 겹쳐쓰기용 트랜지스터를 이용하여 새로 프로그램하고자 하는 선택 셀의 비트 라인과 기 프로그램된 셀의 소오스 간을 전기적으로 분리시킬 수 있게 되므로, 겹쳐쓰기시 선택 셀의 비트 라인에 인가되는 고전압을 모두 플로우팅 게이트로부터 전자를 빼내는 데 사용할 수 있어, 프로그램 불량 발생없이도 겹쳐쓰기를 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 4는 본 발명에서 제안된 EEPROM 소자의 메모리 셀 구조를 도시한 레이아웃도을 나타내고, 도 5는 도 3의 X-X' 절단면 구조를 도시한 단면도를 나타낸다.
도 4 및 도 5에 의하면, 본 발명에서 제안된 플로톡스 타입 EEPROM 셀은 p형 반도체 기판(100) 내의 소정 부분에는 n형 정션(104)이 형성되고, 상기 정션(104)의 일측에 대해 소정 간격 이격된 지점의 상기 기판(100) 내에는 n-/n+로 이루어진 이중 정션 구조의 소오스(116)가 형성되며, 상기 정션(104)의 타측에 대해 소정 간격 이격된 지점의 기판(100) 내부에는 n-/n+로 이루어진 이중 정션 구조의 드레인(118)이 형성되고, 상기 소오스(116)와 드레인(118) 사이의 기판(100) 상에는 상기 정션(104)과 일부 오버랩되며, 터널 산화막(106)을 포함하는 제 1 게이트 절연막(102)을 개제하여 형성된 "제 1 도전성막(108)/층간 절연막(110)/제 2 도전성막(114)" 적층 구조의 게이트를 갖는 센스 트랜지스터(Ⅰ)가 배치되고, 상기 센스 트랜지스터(Ⅰ) 일측의 상기 정션(104)과 드레인(118) 사이의 기판(100) 상에는 이들 정션(104) 및 드레인(118)과 소정 부분 오버랩되도록 제 2 게이트 절연막(112)을 개제하여 형성되며, 제 2 도전성막(114b) 단층 구조의 게이트를 갖는 셀렉트 트랜지스터(Ⅱ)가 배치되고, 액티브영역의 확장이 이루어진 소오스(116)와 센스 트랜지스터(Ⅰ) 사이의 기판(100) 상에는 상기 소오스(116)와 소정 부분 오버랩되도록 제 2 게이트 절연막(112)을 개제하여 형성되며, 제 2 도전성막(114a) 단층 구조의 게이트를 갖는 겹쳐쓰기용 트랜지스터(Ⅲ)가 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
이때, 겹쳐쓰기용 트랜지스터(Ⅲ)를 이루는 제 2 도전성막(114a)은 센스 트랜지스터(Ⅰ)를 이루는 제 1 도전성막(108)과는 제 2 게이트 절연막(112)에 의해 절연되나 제 2 도전성막(114)과는 일체로 연결되도록 구성되며, 상기 정션(104)은 중농도 n형의 제 1 정션(104a)과 저농도 n형의 제 2 정션(104b)으로 이루어지도록 구성되어 있다.
이 경우 역시 센스 트랜지스터(Ⅰ)를 이루는 제 1 및 제 2 도전성막(108),(114)은 플로우팅 게이트 및 컨트롤 게이트로 사용되고, 셀렉트 트랜지스터(Ⅱ)를 이루는 제 2 도전성막(114b)은 셀렉트 게이트로 사용되며, 겹쳐쓰기용 트랜지스터(Ⅲ)를 이루는 제 2 도전성막(114a)은 겹쳐쓰기용 게이트로 사용된다. 이때, 상기 제 1 도전성막(108)은 폴리실리콘 재질로 구성되고, 제 2 도전성막(114),(114a),(114b)은 폴리실리콘이나 폴리사이드(폴리실리콘/W-실리사이드) 재질로 구성되며, 플로우팅 게이트로 사용되는 제 1 도전성막(108)은 셀과 셀 사이에서 완전하게 분리되도록 설계된다.
상기 평면도에서 참조부호 A로 표시된 부분은 기판(100) 상의 액티브영역을 나타내고, 참조부호 C로 표시된 부분은 비트 라인 콘택 형성부를 나타낸다.
따라서, 상기 구조의 EEPROM 소자는 도 6a 내지 도 6e에 제시된 공정수순도에서 알 수 있듯이 다음의 제 5 단계를 거쳐 제조된다.
제 1 단계로서, 도 6a에 도시된 바와 같이 p형 반도체 기판(100) 상의 소자격리영역에 필드 산화막(미 도시)을 형성하여 액티브영역과 소자분리영역을 구분한 다음, 기판(100) 상의 액티브영역에 산화막 재질의 제 1 게이트 절연막(102)을 형성한다.
제 2 단계로서, 도 6b에 도시된 바와 같이 터널 산화막이 형성될 부분의 기판(100) 내에 도전영역을 형성하기 위하여 기판(100) 내의 소정 부분에만 선택적으로 중농도 n형 불순물을 이온주입하여 제 1 정션(104a)을 형성한다. 이때, 제 1 정션(104a)은 터널 산화막 형성부와 그 주변의 일정 부분을 포함한 영역에 걸쳐 형성된다. 이어, 제 1 정션(104a) 표면이 소정 부분 노출되도록 터널 산화막이 형성될 부분의 제 1 게이트 절연막(102)을 습식식각하고, 게이트 절연막(102)이 제거된 부분에만 선택적으로 제 1 게이트 절연막(102)보다 얇은 두께의 터널 산화막(106)을 형성한다. 그 결과, 터널 산화막(106)이 게이트 절연막(102)에 의해 둘러싸여지는 구조의 결과물이 만들어지게 된다.
제 3 단계로서, 도 6c에 도시된 바와 같이 상기 결과물 전면에 폴리실리콘 재질의 제 1 도전성막(108)과 층간 절연막(110)을 순차적으로 형성하고, 상기 기판(100) 표면이 소정 부분 노출되도록 이들(층간 절연막(110)과 제 1 도전성막(108) 및 게이트 절연막(102))을 선택식각하여, 하단부에는 터널 산화막(106)을 포함한 제 1 게이트 절연막(102)이 놓여지고 그 상단부에는 층간 절연막(110)이 놓여진 구조의 제 1 도전성막(108) 즉, 플로우팅 게이트를 형성한다. 이때, 상기 층간 절연막(110)은 산화막의 단층 구조나 ONO의 다층 구조가 모두 적용 가능하다.
제 4 단계로서, 도 6d에 도시된 바와 같이 산화 공정을 이용하여 상기 결과물 전면에 셀렉트 트랜지스터의 게이트 절연막으로 사용되어질 산화막 재질의 제 2 게이트 절연막(112)을 형성한다. 이 경우, 층간 절연막(110) 상에서는 산화막의 성장이 다른 부분(예컨대, 기판(100)의 표면 노출부나 플로우팅 게이트로 사용되는 제 1 도전성막(108)의 양 측면)에 비해 더디게 이루어지므로 이 부분에서의 산화막 성장은 편의상, 도면 상에 나타내지 않았다.
제 5 단계로서, 도 6e에 도시된 바와 같이 층간 절연막(110)을 포함한 제 2 게이트 절연막(112) 상에 폴리실리콘이나 폴리사이드 재질의 제 2 도전성막을 형성하고, 제 2 게이트 절연막(112)의 표면이 소정 부분 노출되도록 이를 선택식각하여 플로우팅 게이트로 사용되는 제 1 도전성막의 일측에는 셀렉트 게이트로 작용하는 제 2 도전성막(114b)을 형성하고, 층간 절연막(110)의 상면과 제 1 도전성막(108) 타측의 제 2 게이트 절연막(112)의 소정 부분을 따라서는 컨트롤 게이트와 겹쳐쓰기용 게이트로 사용될 일체형의 제 2 도전성막(114),(114a)을 형성한다. 도 6e에서 참조번호 114로 표시된 부분은 컨트롤 게이트로 사용되는 제 2 도전성막을 나타내고, 참조번호 114a로 표시된 부분은 겹쳐쓰기용 게이트로 사용되는 제 2 도전성막을 나타낸다. 이어, 제 2 게이트 절연막(112)의 표면 노출부로 저농도 n형(n-) 및 고농도 n형(n+) 불순물을 순차적으로 선택 이온주입하여, 제 1 정션(104a)과 인접된 부분의 기판(100) 내부에는 셀렉트 게이트인 제 2 도전성막(114b)과 소정 부분 오버랩되도록 저농도 n형의 제 2 정션(104b)을 형성하고, 제 1 정션(104a)과 소정 간격 이격된 지점의 기판(100) 내부에는 겹쳐쓰기용 게이트인 제 2 도전성막(114a)과 소정 부분 오버랩되도록 n-/n+ 이중 정션 구조의 소오스(116)를 형성하며, 제 2 정션(104b)과 소정 간격 이격된 지점의 기판(100) 내부에는 셀렉트 게이트인 제 2 도전성막(114b)과 소정 부분 오버랩되도록 n-/n+ 이중 정션 구조의 드레인 영역(118)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 기판(100) 상의 소정 부분에는 터널 산화막(106)을 포함한 제 1 게이트 절연막(102)을 사이에 두고 "제 1 도전성막(108)/층간 절연막(110)/제 2 도전성막(114)" 적층 구조의 게이트가 형성되어 있는 센스 트랜지스터(Ⅰ)가 배치되고, 상기 센스 트랜지스터(Ⅰ)의 일측에는 제 2 게이트 절연막(112)을 사이에 두고 제 2 도전성막(114b) 단층 구조의 게이트가 형성되어 있는 셀렉트 트랜지스터(Ⅱ)가 배치되며, 상기 센스 트랜지스터(Ⅰ)의 타측에는 제 2 게이트 절연막(112)을 사이에 두고 제 2 도전성막(114a) 단층 구조의 게이트가 형성되어 있는 겹쳐쓰기용 트랜지스터(Ⅲ)가 배치된 구조의 EEPROM 메모리 셀이 완성된다.
도 7에는 단위 메모리 셀이 도 5의 구조를 갖는 EEPROM 소자의 셀 배열 형태를 도시한 회로도가 제시되어 있다. 상기 회로도에서 S는 공통 접지 라인인 소오스(116)를, D는 비트 라인과 연결되는 드레인(118)을, W/L(W/L1, W/L2…)은 워드 라인으로 사용되는 셀렉트 게이트(도 5에서 참조번호 114b로 표시된 제 2 도전성막)를, S/L(S/L1, S/L2…)은 센스 라인으로 사용되는 컨트롤 게이트(도 5에서 참조번호 114로 표시된 제 2 도전성막)를 그리고 B/L(B/L1, B/L2…)은 드레인(118)에 연결된 비트 라인을 각각 나타낸다.
이러한 구조를 가지도록 EEPROM 메모리 셀을 제조할 경우, 도 7의 회로도에서 알 수 있듯이 센스 트랜지스터(Ⅰ)와 소오스(S) 사이에 형성되어 있는 겹쳐쓰기용 트랜지스터(Ⅲ)를 이용하여 새로 프로그램하고자 하는 선택 셀의 비트 라인과 기 프로그램된 셀의 소오스 간을 전기적으로 분리할 수 있게 되므로, 겹쳐쓰기시 기 프로그램된 셀과 선택 셀의 소오스를 통해 전류 경로가 형성되는 것을 사전에 차단시킬 수 있게 되어, 선택 셀의 비트 라인에 인가되는 고전압을 모두 플로우팅 게이트로부터 전자를 빼내는 데 사용할 수 있게 된다. 그러므로, 겹쳐쓰기 과정에서 야기되던 프로그램 불량 발생없이도 겹쳐쓰기를 실시할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, EEPROM 소자 설계시 센스 트랜지스터와 소오스 간에 이들을 분리하는 별도의 겹쳐쓰기용 트랜지스터가 더 구비되도록 그 구조를 변경해 주므로써, 이를 이용하여 기 프로그램된 셀과 새로 프로그램하고자 하는 선택 셀의 소오스를 통해 전류 경로가 형성되는 것을 차단시킬 수 있게 되므로, 겹쳐쓰기를 실시할 때 야기되던 프로그램 불량 발생을 막을 수 있게 된다.
Claims (4)
- 반도체 기판 내의 소정 부분에 형성된 정션과;상기 정션과 소정 간격 이격되도록 상기 정션 일측의 상기 기판 내에 형성된 소오스와;상기 정션과 소정 간격 이격되도록 상기 정션 타측의 상기 기판 내에 형성된 드레인과;상기 정션과 일부 오버랩되도록 상기 소오스와 상기 드레인 사이의 상기 기판 상의 소정 부분에, 터널 산화막을 포함하는 제 1 게이트 절연막을 개제하여 형성되며, "제 1 도전성막/층간 절연막/제 2 도전성막" 적층 구조의 게이트를 갖는 센스 트랜지스터와;상기 센스 트랜지스터와 소정 간격 이격되도록 상기 정션과 상기 드레인 사이의 상기 기판 상에 제 2 게이트 절연막을 개제하여 형성되며, 제 2 도전성막 단층 구조의 게이트를 갖는 셀렉트 트랜지스터; 및상기 소오스와 상기 센스 트랜지스터 사이의 상기 기판 상에 제 2 게이트 절연막을 개제하여 형성되며, 상기 센스 트랜지스터를 이루는 상기 제 2 도전성막과 일체로 연결되는 제 2 도전성막 단층 구조의 게이트를 갖는 겹쳐쓰기용 트랜지스터로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 층간 절연막은 산화막의 단층 구조나 "산화막/질화막/산화막"의 다층 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 제 2 도전성막은 폴리실리콘이나 폴리사이드 재질로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 소오스와 상기 드레인은 이중 정션 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
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