KR102266709B1 - 반도체 메모리 장치 - Google Patents
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Abstract
가변 저항 소자들을 포함하는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 반도체 기판에 제 1 방향에서 서로 이격되어 배치된 제 1 및 제 2 활성 패턴들 및 상기 제 1 및 제 2 활성 패턴들에 대해 사선 방향에 배치되는 제 3 활성 패턴을 정의하는 소자 분리막으로서, 상기 제 1, 제 2, 및 제 3 활성 패턴들 각각은 상기 제 1 방향에 수직하는 제 2 방향에서 장축을 갖는 것, 상기 제 1 방향으로 연장되어 상기 제 1 및 제 2 활성 패턴들을 가로지르는 제 1 워드 라인, 상기 제 1 방향으로 연장되어 상기 제 3 활성 패턴을 가로지르는 제 2 워드 라인, 상기 제 2 방향으로 연장되며, 평면적 관점에서, 상기 제 1 활성 패턴과 상기 제 3 활성 패턴 사이에 배치되는 비트 라인, 및 상기 제 2 방향으로 연장되며, 평면적 관점에서, 상기 제 2 활성 패턴과 상기 제 3 활성 패턴 사이에 배치되는 소스 라인을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 가변 저항 소자들을 포함하는 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩 등을 포함할 수 있다.
전자 산업의 발전과 함께 반도체 소자가 더욱 고집적화 되고 있으나, 여러 문제점들이 발생되고 있다. 예를 들어, 제조 공정의 마진이 감소되고, 반도체 기억 소자의 기억 셀의 저항이 증가될 수 있다. 이에 따라, 이러한 문제점들을 해결하기 위하여 다양한 연구들이 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 보다 향상된 향상된 반도체 메모리 장치에 관한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 반도체 기판에 제 1 방향에서 서로 이격되어 배치된 제 1 및 제 2 활성 패턴들 및 상기 제 1 및 제 2 활성 패턴들에 대해 사선 방향에 배치되는 제 3 활성 패턴을 정의하는 소자 분리막으로서, 상기 제 1, 제 2, 및 제 3 활성 패턴들 각각은 상기 제 1 방향에 수직하는 제 2 방향에서 장축을 갖는 것; 상기 제 1 방향으로 연장되어 상기 제 1 및 제 2 활성 패턴들을 가로지르는 제 1 워드 라인; 상기 제 1 방향으로 연장되어 상기 제 3 활성 패턴을 가로지르는 제 2 워드 라인; 상기 제 1 및 제 2 워드 라인들 양측의 상기 제 1, 제 2, 및 제 3 활성 패턴들 내에 각각 형성된 제 1 및 제 2 불순물 영역들; 상기 제 2 방향으로 연장되며, 평면적 관점에서, 상기 제 1 활성 패턴과 상기 제 3 활성 패턴 사이에 배치되는 비트 라인으로서, 상기 비트 라인은 상기 제 1 및 제 3 활성 패턴들의 상기 제 1 불순물 영역들과 연결되는 것; 및 상기 제 2 방향으로 연장되며, 평면적 관점에서, 상기 제 2 활성 패턴과 상기 제 3 활성 패턴 사이에 배치되는 소스 라인으로서, 상기 소스 라인은 상기 제 2 및 제 3 활성 패턴들의 상기 제 2 불순물 영역들과 연결될 수 있다.
다른 실시예에 따르면, 반도체 메모리 장치는 반도체 기판에 제 1 방향에서 장축을 갖는 활성 패턴을 정의하는 소자 분리막; 상기 활성 패턴 상에서 상기 제 1 방향에 수직한 제 2 방향으로 연장되는 워드 라인; 상기 워드 라인 일측에 배치되며, 상기 활성 패턴의 일부분과 접촉하는 제 1 도전 패드; 상기 워드 라인 타측에 배치되며, 상기 활성 패턴의 일부분과 접촉하는 제 2 도전 패드; 상기 제 1 방향으로 연장되며 상기 제 1 도전 패드와 연결되는 제 1 도전 라인; 상기 제 1 방향으로 연장되며 상기 제 2 도전 패드와 연결되는 제 2 도전 라인; 및 상기 제 2 도전 패드와 상기 제 2 도전 라인 사이에 연결된 데이터 저장 패턴을 포함하되, 상기 활성 패턴은, 평면적 관점에서, 서로 인접하는 상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에 배치될 수 있다.
또 다른 실시예에 따르면, 반도체 메모리 장치는 2차원적으로 배열되는 복수 개의 제 1 활성 패턴들 및 2차원적으로 배열되되 상기 제 1 활성 패턴들에 대해 사선 방향에 배치되는 제 2 활성 패턴들을 포함하는 반도체 기판으로서, 상기 제 1 및 제 2 활성 패턴들 각각은 제 1 방향에서 장축을 갖는 것; 상기 제 1 방향에 수직한 제 2 방향으로 연장되며, 상기 제 1 활성 패턴들을 가로지르는 제 1 워드 라인들; 상기 제 2 방향으로 연장되며, 상기 제 2 활성 패턴들을 가로지르는 제 2 워드 라인들; 상기 제 1 워드 라인들 양측의 상기 제 1 활성 패턴들과 상기 제 2 워드 라인들 양측의 상기 제 2 활성 패턴들에 각각 형성된 제 1 및 제 2 불순물 영역들; 상기 제 1 방향으로 연장되는 복수 개의 제 1 및 제 2 비트 라인들로서, 상기 제 1 비트 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 제 1 활성 패턴들의 상기 제 1 불순물 영역들에 연결되고, 상기 제 2 비트 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 제 2 활성 패턴들의 상기 제 1 불순물 영역들에 연결되는 것; 및 상기 제 1 방향으로 연장되며, 서로 인접하는 상기 제 1 및 제 2 비트 라인들 사이에 각각 배치되는 소오스 라인들로서, 상기 소오스 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 제 1 및 제 2 활성 패턴들의 제 2 불순물 영역들에 연결될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 2차원적으로 배열된 활성 패턴들 각각에 하나의 선택 트랜지스터가 구현될 수 있으며, 활성 패턴들은 비트 라인들 및 소오스 라인들과 평행한 장축을 가질 수 있다. 이에 따라, 활성 패턴들의 형성 공정이 보다 단순해질 수 있다.
각각의 활성 패턴들에 하나의 선택 트랜지스터가 구현됨으로써, 하나의 워드라인과 하나의 비트 라인을 선택하여 하나의 메모리 셀이 선택될 수 있으며, 선택된 메모리 셀은 비선택된 메모리 셀들과 전기적으로 분리될 수 있다. 다시 말해, 반도체 메모리 장치의 동작시, 선택된 메모리 셀과 인접한 비선택된 메모리 셀로 전류흐름이 발생하는 것을 방지할 수 있다. 따라서, 반도체 메모리 장치의 동작시 쓰기 및 읽기 오류를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 4a, 도 4b, 및 도 4c는 각각 도 3의 I-I' 선, II-II' 선, 및 III-III' 선을 따라 자른 단면도들이다.
도 4d는 도 4a의 A부분을 확대한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 6은 도 5의 IV-IV'선을 따라 자른 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 8은 도 7의 V-V'선을 따라 자른 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 10은 도 9의 VI-VI'선을 따라 자른 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 활성 패턴들을 설명하기 위한 평면도이다.
도 12a 내지 도 12f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
도 13a 내지 도 19a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 13b 내지 도 19b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 II-II'선을 따른 자른 단면들이다.
도 13c 내지 도 19c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 III-III' 선을 따라 자른 단면들이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 4a, 도 4b, 및 도 4c는 각각 도 3의 I-I' 선, II-II' 선, 및 III-III' 선을 따라 자른 단면도들이다.
도 4d는 도 4a의 A부분을 확대한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 6은 도 5의 IV-IV'선을 따라 자른 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 8은 도 7의 V-V'선을 따라 자른 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 10은 도 9의 VI-VI'선을 따라 자른 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 활성 패턴들을 설명하기 위한 평면도이다.
도 12a 내지 도 12f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
도 13a 내지 도 19a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 13b 내지 도 19b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 II-II'선을 따른 자른 단면들이다.
도 13c 내지 도 19c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 III-III' 선을 따라 자른 단면들이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(omprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 워드라인 디코더(2), 워드라인 드라이버(3), 비트라인 디코더(4), 읽기 및 쓰기 회로(5), 및 제어 로직(6)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn) 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들 및 소스 라인들을 포함한다.
워드라인 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 워드라인 디코더(2)에서 디코딩된 어드레스가 워드라인 드라이버(3)로 제공될 수 있다. 워드라인 드라이버(3)는 제어 로직(6)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 워드라인 디코더(2) 및 워드라인 드라이버(3)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공한다.
비트라인 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 비트라인 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다.
읽기 및 쓰기 회로(5)는 비트 라인들을 통하여 메모리 셀 어레이(1)에 연결된다. 읽기 및 쓰기 회로(5)는 비트라인 디코더(4)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택한다. 읽기 및 쓰기 회로(5)는 외부와 데이터를 교환하도록 구성된다. 읽기 및 쓰기 회로(5)는 제어 로직(6)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(5)는 제어 로직(6)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
제어 로직(6)은 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 로직(6)은 제어 신호들 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(6)은 외부 전압을 이용하여 내부 동작에 필요한 파워를 생성할 수 있다. 제어 로직(6)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 셀 어레이는 워드 라인들(WL1-WL6), 워드 라인들(WL1-WL6)을 가로지르는 비트 라인들(BL1-BL3) 및 소오스 라인들(SL1-SL4), 및 메모리 셀들을 포함한다. 비트 라인들(BL1-BL3) 각각은 한 쌍의 소오스 라인들(SL1-SL4) 사이에 배치된다. 다시 말해, 워드 라인 방향을 따라, 소오스 라인들(SL1-SL4)과 비트 라인들(BL1-BL3)이 번갈아 배열될 수 있다. 메모리 셀들(MC1, MC2)은 비트 라인들(BL1-BL3)과 워드 라인들(WL1-WL6)의 교차점들에 배열될 수 있다. 그리고, 메모리 셀들(MC1, MC2)은 바둑판(checkerboard) 형태로 배열될 수 있다. 실시예들에 따르면, 각각의 메모리 셀들(MC1, MC2)은 선택 요소(SE; select element) 및 데이터 저장 요소(ME; data storing element)를 포함한다. 데이터 저장 요소(ME)는 비트 라인(BL1-BL3)과 선택 요소(SE) 사이에 연결되고, 선택 요소(SE)는 데이터 저장 요소(ME)와 소오스 라인(SL1-SL4) 사이에 연결되며 워드 라인(WL1-WL6)에 의해 제어될 수 있다. 실시예들에 따르면, 데이터 저장 요소(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 실시예에서, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 일 실시예에서, 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 다른 실시예에서, 메모리 소자(ME)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 혼합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 혼합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 혼합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이러한 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다. 그리고, 이와 같은 상변화를 이용하여 메모리 소자(ME)에 데이터를 기입 및 독출할 수 있다. 또 다른 실시예에 따르면, 메모리 소자(ME)는 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물들(transition metal oxide)을 포함할 수 있다.
선택 요소(SE)는 워드 라인들(WL1-WL6)의 전압에 따라 데이터 저장 요소(ME)로의 전류 공급을 제어한다. 일 실시예에서, 선택 요소(SE)는 모스(MOS) 전계 효과 트랜지스터일 수 있다.
일 실시예에 따르면, 메모리 셀들은 제 1 메모리 셀들(MC1)과 제 2 메모리 셀들(MC2)을 포함한다. 제 1 메모리 셀들(MC1)은 홀수번째 워드 라인들(WL1, WL3, WL5)과 비트 라인들(BL1-BL3)의 교차점들에 배열되고, 제 2 메모리 셀들(MC2)은 짝수번째 워드 라인들(WL2, WL4, WL6)과 비트 라인들(BL1-BL3)의 교차점들에 배열된다. 제 1 및 제 2 메모리 셀들(MC1, MC2)은 비트 라인들(BL1-BL3)의 방향을 따라 서로 번갈아 배열될 수 있다. 그리고, 제 1 메모리 셀들(MC1)은 제 2 메모리 셀들(MC2)에 대해 사선 방향으로 배열될 수 있다.
제 1 및 제 2 메모리 셀들(MC1, MC2) 각각은 인접하는 소스 라인(SL1-SL4)과 비트 라인(BL1-BL3) 사이에 연결될 수 있다. 워드 라인(WL1-WL6) 방향을 따라 배열된 제 1 메모리 셀들(MC1)은 서로 다른 소오스 라인들(SL1-SL4) 및 서로 다른 비트 라인들(BL1-BL3)에 연결될 수 있다. 워드 라인(WL1-WL6) 방향을 따라 배열된 제 2 메모리 셀들(MC2)은 서로 다른 소오스 라인들(SL1-SL4) 및 서로 다른 비트 라인들(BL1-BL3)에 연결될 수 있다.
하나의 비트 라인(BL1-BL3 중 하나)에 연결된 제 1 및 제 2 메모리 셀들(MC1, MC2)의 소오스 단자들은 서로 다른 소오스 라인들(SL1-SL4)에 연결될 수 있다. 하나의 소오스 라인(SL-SL4 중 하나)에 연결된 제 1 및 제 2 메모리 셀들(MC1, MC2)의 드레인 단자들은 서로 다른 비트 라인들(BL1-BL3)에 연결될 수 있다. 다시 말해, 비트 라인을 공유하는 제 1 및 제 2 메모리 셀들(MC1, MC2)의 소오스 라인들(SL1-SL4)은 서로 전기적으로 분리될 수 있다. 그리고, 소스 라인을 공유하는 제 1 및 제 2 메모리 셀들(MC1, MC2)의 비트 라인들(BL1-BL3)은 서로 전기적으로 분리될 수 있다.
본 발명의 실시예들에 따른 셀 어레이에서, 하나의 메모리 셀은 워드 라인들(WL1-WL6)과 비트 라인들(BL1-BL3)에 의해 선택될 수 있다. 그리고, 선택된 워드 라인에 연결된 메모리 셀들의 소오스 라인들(SL1-SL4)은 서로 전기적으로 분리된다. 그러므로, 하나의 메모리 셀이 선택될 때, 선택된 메모리 셀과 인접하는 메모리 셀들이 선택되는 것은 방지될 수 있다. 나아가, 선택된 메모리 셀과 연결된 비트 라인과 소스 라인에 소정의 전압을 인가함으로써, 선택된 메모리 셀에 데이터가 기입되거나 독출될 수 있으며, 이 때, 선택된 비트 라인과 소스 라인에는 서로 상보적인 전압들이 인가될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 4a, 도 4b, 및 도 4c는 각각 도 3의 I-I' 선, II-II' 선, 및 III-III' 선을 따라 자른 단면도들이다. 도 4d는 도 4a의 A부분을 확대한 도면이다.
도 3, 도 4a, 도 4b, 및 도 4c를 참조하면, 반도체 기판(100) 내에 제 1 및 제 2 활성 패턴들(ACT1, ACT2)을 정의하는 소자 분리막(101)이 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
제 1 활성 패턴들(ACT1)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있다. 다시 말해, 제 1 활성 패턴들(ACT1)은 제 1 방향(D1)을 따라 배열되어 각 행을 구성 할 수 있으며, 제 1 방향(D1)에 수직한 제 2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다. 마찬가지로, 제 2 활성 패턴들(ACT2)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열되되, 제 1 활성 패턴들(ACT1)에 대해 사선 방향으로 이격되어 배치될 수 있다. 다시 말해, 제 2 활성 패턴들(ACT2)은 제 1 방향(D1)을 따라 배열되어 각 행을 구성 할 수 있으며, 제 1 방향(D1)에 수직한 제 2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다.
일 실시예에서, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 방향(D1)에 평행한 장축을 가질 수 있으며, 장방형(또는 바 형태)일 수 있다. 그리고, 제 1 방향(D1)에서, 제 1 활성 패턴들(ACT1)의 길이는 제 2 활성 패턴들(ACT2)의 길이와 실질적으로 동일할 수 있다. 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 도전형의 도펀트로 도핑될 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 제 1 게이트 리세스 영역들(102a) 및 제 2 게이트 리세스 영역들(102b)을 가질 수 있다. 일 실시예에서, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 제 2 방향(D2)을 따라 연장되는 트렌치들일 수 있다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 제 1 방향(D1)을 따라 번갈아 배치될 수 있다.
각각의 제 1 게이트 리세스 영역들(102a)은 각 열을 구성하는 제 1 활성 패턴들(ACT1)을 가로지르며, 각각의 제 2 게이트 리세스 영역들(102b)은 각 열을 구성하는 제 2 활성 패턴들(ACT2)을 가로지를 수 있다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 깊이는 실질적으로 동일할 수 있으며, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 하부면들은 소자 분리막(101)의 하부면보다 위에 위치할 수 있다. 그리고, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 라운드진 하부면을 가질 수 있다.
워드 라인들(WLa, WLb)은 제 2 방향(D2)을 따라 연장되되, 홀수번째 워드 라인들(WLa)이 제 1 게이트 리세스 영역들(102a) 내에 배치되고 짝수번째 워드 라인들(WLb)이 제 2 게이트 리세스 영역들(102b) 내에 배치될 수 있다. 즉, 홀수번째 워드 라인들(WLa)은 제 1 활성 패턴들(ACT1)을 가로지르며, 짝수번째 워드 라인들(WLb)은 제 2 활성 패턴들(ACT2)을 가로지를 수 있다. 일 실시예에서, 홀수번째 워드 라인들(WLa)은 제 1 방향(D1)에서 인접하는 제 2 활성 패턴들(ACT2) 사이로 연장될 수 있으며, 짝수번째 워드 라인들(WLb)은 제 1 방향(D1)에서 인접하는 제 1 활성 패턴들(ACT1) 사이로 연장될 수 있다.
게이트 유전막(103)이 워드 라인들(WLa, WLb)과 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 내벽 사이에 배치될 수 있다. 게이트 하드 마스크 패턴(105)이 각각의 워드 라인들(WLa, WLb) 상에 배치될 수 있다. 일 실시예에서, 게이트 하드 마스크 패턴들(105)의 상부면들은 반도체 기판(100)의 상부면보다 아래에 위치할 수 있다.
예를 들어, 게이트 유전막(103)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 하드 마스크 패턴(105)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
워드 라인들(WLa, WLb)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 제 1 불순물 영역들(110a)이 워드 라인들(WLa, WLb) 일측의 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성될 수 있으며, 제 2 불순물 영역들(110b)이 워드 라인들(WLa, WLb) 타측의 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성될 수 있다. 일 실시예에 따르면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 각각에 하나의 제 1 불순물 영역(110a)과, 하나의 제 2 불순물 영역(110b)이 형성될 수 있다.
제 1 및 제 2 불순물 영역들(110a, 110b)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 선택 트랜지스터의 소오스/드레인 영역들에 해당한다. 즉, 각각의 제 1 및 제 2 활성 패턴들(ACT1, ACT2)에 하나의 선택 트랜지스터가 구현될 수 있다.
일 실시예에 따르면, 제 1 불순물 영역들(110a) 상에 제 1 도전 패드들(121)이 각각 배치되며, 제 2 불순물 영역들(110b) 상에 제 2 도전 패드들(123)이 각각 배치될 수 있다. 일 실시예에서, 제 1 도전 패드들(121) 및 제 2 도전 패드들(123)은 평면적 관점에서, 2차원적으로 배열될 수 있다. 상세하게, 제 1 및 제 2 도전 패드들(121, 123)은 제 2 방향(D2)을 따라 서로 번갈아 배열되되, 제 2 도전 패드들(123)은 제 1 도전 패드들(121)에 대해 사선 방향에 배치될 수 있다. 그리고, 제 1 도전 패드들(121)이 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있으며, 제 2 도전 패드들(123)이 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
제 1 도전 패드들(121) 각각은 제 1 또는 제 2 활성 패턴들(ACT1 또는 ACT2)의 일부분 및 소자 분리막(101)의 일부분과 접촉될 수 있으며, 제 2 도전 패드들(123) 각각은 제 1 또는 제 2 활성 패턴들(ACT 또는 ACT2)의 일부분 및 소자 분리막(101)의 일부분과 접촉될 수 있다. 이러한, 제 1 및 제 2 도전 패드들(121, 123)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 각각의 유효 면적을 증가시킬 수 있다.
실시예들에 따르면, 각 제 1 활성 패턴(ACT1) 상의 제 1 및 제 2 도전 패드들(121, 123)과 각 제 1 활성 패턴(ACT1)은 하나의 제 1 유효 활성 영역(AR1)을 이룰 수 있다. 여기서, 제 1 유효 활성 영역(AR1)의 제 1 및 제 2 도전 패드들(121, 123)은 제 1 및 제 2 방향들(D1, D2)에 대해 제 1 사선 방향(S1)으로 배치될 수 있다. 그리고, 각 제 2 활성 패턴(ACT2) 상의 제 1 및 제 2 도전 패드들(121, 123)과 각 제 2 활성 패턴(ACT2)은 하나의 제 2 유효 활성 영역(AR2)을 이룰 수 있다. 여기서, 제 2 유효 활성 영역(AR2)의 제 1 및 제 2 도전 패드들(121, 123)은 제 1 및 제 2 방향들(D1, D2)에 대해 제 2 사선 방향(S2)으로 배치될 수 있으며, 제 2 사선 방향(S2)은 제 1 사선 방향(S1)과 다른 방향일 수 있다. 이와 같이 배치되는 제 1 도전 패드들(121)은 그 위에 형성되는 콘택 플러그들(145)과 제 1 불순물 영역들(110a) 간의 접촉 면적을 증가시킬 수 있다. 제 2 도전 패드들(123)은 그 위에 형성되는 소오스 라인들(SL)과 제 2 불순물 영역들(110b) 간의 접촉 면적을 증가시킬 수 있다.
제 1 및 제 2 도전 패드들(121, 123)은, 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제 1 층간 절연막(130)이 제 1 및 제 2 도전 패드들(121, 123)을 덮으며 반도체 기판(100) 전면 상에 배치될 수 있다. 제 1 층간 절연막(130) 내에 제 1 방향(D1)으로 연장되는 소오스 라인들(SL)이 배치될 수 있다. 소오스 라인들(SL)은 워드 라인들(WLa, WLb)을 가로지르며, 각각의 소오스 라인들(SL)이 제 1 방향(D1)을 따라 배열된 제 2 도전 패드들(123)에 공통으로 연결될 수 있다.
상세하게, 소오스 라인들(SL)은 평면적 관점에서, 제 2 방향(D2)에서 서로 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2) 사이에 배치될 수 있다. 소오스 라인들(SL) 각각은 제 1 방향(D1)을 따라 배열된 제 1 활성 패턴들(ACT1) 상의 제 2 도전 패드들(123)과, 제 1 방향(D1)을 따라 배열된 제 2 활성 패턴들(ACT2) 상의 제 2 도전 패드들(123)에 공통으로 연결될 수 있다. 즉, 소오스 라인들(SL)은 지그재그 형태로 배열된 제 2 도전 패드들(123)의 일부분들과 접촉할 수 있다. 다시 말해, 각각의 소오스 라인들(SL)은 제 2 방향(D2)에서 서로 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성된 제 2 불순물 영역들(110b)과 공통으로 연결될 수 있다.
일 실시예에서, 소오스 라인들(SL)은 제 2 도전 패드들(123)의 측벽들 일부와 접촉될 수도 있다. 소오스 라인들(SL)은 비평탄한 하부면들을 가질 수 있으며, 소오스 라인들(SL)의 최하부면은 제 2 도전 패턴들의 상부면과 하부면 사이에 위치할 수 있다. 소오스 라인들(SL)의 상부면들은 제 1 층간 절연막(130)의 상부면과 실질적으로 공면을 이룰 수 있다.
소오스 라인들(SL)은, 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제 2 층간 절연막(140)이 제 1 층간 절연막(130)의 전면 상에 배치될 수 있다. 제 2 층간 절연막(140)은 소오스 라인들(SL)의 상부면들을 덮을 수 있다. 소오스 라인들(SL)이 금속을 포함하는 경우에, 제 2 층간 절연막(140)은 소오스 라인들(SL) 내 금속 원자들이 제 2 층간 절연막(140)으로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다. 또한, 제 2 층간 절연막(140)은 제 1 층간 절연막(130)에 대하여 식각 선택성을 갖는 절연 물질을 포함할 수도 있다.
콘택 플러그들(145)이 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 제 1 도전 패드들(121)에 각각 연결될 수 있다. 즉, 각 콘택 플러그(145)는 제 1 도전 패드(121)를 통해 제 1 불순물 영역(110a)에 전기적으로 접속될 수 있다.
일 실시예에 따르면 각 콘택 플러그(145)는 제 1 도전 패드(121)의 일부분과 접촉될 수 있다. 그리고, 각 콘택 플러그(145)는 제 1 도전 패드(121)의 측벽 일부분과 접촉될 수도 있으며, 이러한 경우, 각 콘택 플러그(145)는 제 1 도전 패드(121)의 상부면 아래에 최하부면을 가질 수 있다. 나아가, 일 실시예에서, 콘택 플러그들(145)은 제 1 방향(D1)을 따라 일정한 간격으로 이격되어 배열될 수 있다. 콘택 플러그들(145)은 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
데이터 저장 패턴들(DSP)이 제 2 층간 절연막(140) 상에 배열되며, 콘택 플러그들(145) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 콘택 플러그들(145)을 통해 제 1 불순물 영역들(110a)에 각각 전기적으로 연결될 수 있다.
데이터 저장 패턴들(DSP)은 평면적 관점에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 다시 말해, 데이터 저장 패턴들(DSP)은 제 1 방향(D1)을 따라 배열되어 각 행을 구성 할 수 있으며, 제 2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다. 일 실시예에 따르면, 데이터 저장 패턴들(DSP) 각각은 각 콘택 플러그(145)의 상부면 전체와 접촉될 수 있다. 데이터 저장 패턴들(DSP)이 이루는 각 행은 제 2 방향(D2)에서 인접하는 소오스 라인들(SL) 사이에 위치할 수 있다. 그리고, 제 1 방향(D1)에서 인접하는 데이터 저장 패턴들(DSP) 간의 간격은, 제 2 방향(D2)에서 인접하는 데이터 저장 패턴들(DSP) 간의 간격보다 작을 수 있다. 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 워드 라인들(WLa, WLb) 사이에 각각 배치될 수 있다.
실시예들에 따르면, 데이터 저장 패턴들(DSP)은 자화 방향을 이용하는 자기터널접합, 전기적 통로를 이용하는 전이 금속 산화물, 및 상변화 물질 중에서 어느 하나를 포함할 수 있다. 데이터 저장 패턴들(DSP)에 대한 구체적인 설명은 후술 하기로 한다.
일 실시예에서, 제 3 층간 절연막(150)이 데이터 저장 패턴들(DSP) 사이의 공간을 채울 수 있으며, 데이터 저장 패턴들(DSP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다. 다른 실시예에서, 제 3 층간 절연막(150)은 데이터 저장 패턴들(DSP)의 상부면들을 덮을 수도 있다. 제 3 층간 절연막(150)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
데이터 저장 패턴들(DSP) 및 제 3 층간 절연막(150) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 평면적 관점에서, 소오스 라인들(SL)과 평행하며, 워드 라인들(WLa, WLb)을 가로질러 배치될 수 있다. 즉, 비트 라인들(BL)은 제 1 방향(D1)으로 나란히 연장될 수 있다. 일 실시예에서, 비트 라인들(BL) 각각은 평면적 관점에서 인접하는 소오스 라인들(SL) 사이에 배치될 수 있으며, 제 2 방향(D2)에서 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2) 사이에 배치될 수 있다.
이 실시예에서, 각각의 비트 라인들(BL)은 제 1 방향(D1)을 따라 배열된 데이터 저장 패턴들(DSP)과 전기적으로 연결될 수 있다. 일 실시예에서, 비트 라인들(BL)은 데이터 저장 패턴들(DSP)의 상부면들과 직접 접촉할 수 있다. 이에 따라, 각 비트 라인(BL)은 데이터 저장 패턴들(DSP) 및 콘택 플러그들(145)을 통해, 제 2 방향(D2)에서 서로 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2)에 형성된 제 1 불순물 영역들(110a)과 공통으로 연결될 수 있다.
실시예들에 따르면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열되되, 제 1 및 제 2 유효 활성 영역들(AR1, AR2)은 서로 다른 제 1 및 제 2 사선 방향들(S1, S2)로 배열될 수 있다. 그러므로, 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
그리고, 하나의 비트 라인(BL)에 연결된 메모리 셀들은 전기적으로 서로 분리된 소오스 라인들(SL)에 연결될 수 있으며, 하나의 소오스 라인(SL)에 연결된 메모리 셀들은 전기적으로 서로 분리된 비트 라인들(BL)에 연결될 수 있다. 각 비트 라인(BL)과 각 소오스 라인(SL)에 복수 개의 메모리 셀들이 연결되더라도, 제 1 및 제 2 유효 활성 영역들(AR1, AR2)이 서로 분리되어 있으므로, 하나의 워드 라인(WLa 또는 WLb)과 하나의 비트 라인(BL)이 선택될 때 하나의 메모리 셀이 선택될 수 있으며, 선택된 메모리 셀은 비선택된 메모리 셀들과 전기적으로 분리될 수 있다. 다시 말해, 각각의 메모리 셀들이 독립적으로 제어될 수 있다. 따라서, 반도체 메모리 장치의 동작시 쓰기 및 읽기 오류를 방지할 수 있다.
나아가, 일 실시예에 따르면, 도 4d에 도시된 바와 같이, 소자 분리막(101)은 제 1 또는 제 2 도전 패드들(121, 123)과 접촉하는 제 1 상부면(101a)과 제 1 및 제 2 도전 패드들(121, 123) 사이에서 제 1 층간 절연막(130)과 접촉하는 제 2 상부면(101b)을 가질 수 있다. 여기서, 제 2 상부면(101b)은 제 1 상부면(101a)보다 아래에 위치할 수 있다. 즉, 소자 분리막(101) 일부분의 상부면(101b)은 제 1 및 제 2 도전 패드들(121, 123)의 상부면들보다 아래에 위치할 수 있다. 그리고, 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 일부분들의 상면들이 제 1 및 제 2 도전 패드들(121, 123)의 하부면들보다 아래에 위치할 수 있다. 또한, 워드 라인들(WLa, WLb) 상의 게이트 하드 마스크 패턴(105)의 상부면은 제 1 및 제 2 도전 패드들(121, 123)의 하부면들보다 아래에 위치할 수 있다.
즉, 제 1 및 제 2 도전 패드들(121, 123) 사이에서 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 일부분들이 리세스되므로, 제 1 및 제 2 도전 패드들(121, 123)의 오정렬로 인해 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2)이 전기적으로 연결되는 것을 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 6은 도 5의 IV-IV'선을 따라 자른 단면도이다.
도 5 및 도 6을 참조하면, 반도체 기판(100) 내에 제 1 및 제 2 활성 패턴들(ACT1, ACT2)을 정의하는 소자 분리막(101)이 형성될 수 있다. 제 1 활성 패턴들(ACT1)은 서로 수직하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원 적으로 배열될 수 있다. 제 2 활성 패턴들(ACT2)은 수직하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열되되, 제 1 활성 패턴들(ACT1)에 대해 사선 방향으로 이격되어 배치될 수 있다.
일 실시예에서, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 방향(D1)에 평행한 장축을 가질 수 있으며, 장방형(또는 바 형태)일 수 있다. 그리고, 제 1 방향(D1)에서, 제 1 활성 패턴들(ACT1)의 길이는 제 2 활성 패턴들(ACT2)의 길이와 실질적으로 동일할 수 있다. 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 도전형의 도펀트로 도핑될 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 제 1 게이트 리세스 영역들(102a) 및 제 2 게이트 리세스 영역들(102b)을 가질 수 있다. 일 실시예에서, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 제 2 방향(D2)을 따라 연장되는 트렌치들일 수 있다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 제 1 방향(D1)을 따라 번갈아 배치될 수 있다.
각각의 제 1 게이트 리세스 영역들(102a)은 각 열을 구성하는 제 1 활성 패턴들(ACT1)을 가로지르며, 각각의 제 2 게이트 리세스 영역들(102b)은 각 열을 구성하는 제 2 활성 패턴들(ACT2)을 가로지를 수 있다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 깊이는 실질적으로 동일할 수 있으며, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 하부면들은 소자 분리막(101)의 하부면보다 위에 위치할 수 있다. 그리고, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 라운드진 하부면을 가질 수 있다.
워드 라인들(WLa, WLb)은 제 2 방향(D2)을 따라 연장되되, 홀수번째 워드 라인들(WLa)이 제 1 게이트 리세스 영역들(102a) 내에 배치되고 짝수번째 워드 라인들(WLb)이 제 2 게이트 리세스 영역들(102b) 내에 배치될 수 있다. 즉, 홀수번째 워드 라인들(WLa)은 제 1 활성 패턴들(ACT1)을 가로지르며, 짝수번째 워드 라인들(WLb)은 제 2 활성 패턴들(ACT2)을 가로지를 수 있다. 일 실시예에서, 홀수번째 워드 라인들(WLa)은 제 1 방향(D1)에서 인접하는 제 2 활성 패턴들(ACT2) 사이로 연장될 수 있으며, 짝수번째 워드 라인들(WLb)은 제 1 방향(D1)에서 인접하는 제 1 활성 패턴들(ACT1) 사이로 연장될 수 있다.
일 실시예에 따르면, 제 1 불순물 영역들(110a)이 워드 라인들(WLa, WLb) 일측의 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성될 수 있으며, 제 2 불순물 영역들(110b)이 워드 라인들(WLa, WLb) 타측의 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성될 수 있다. 일 실시예에 따르면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 각각에 하나의 제 1 불순물 영역(110a)과, 하나의 제 2 불순물 영역(110b)이 형성될 수 있다.
제 1 및 제 2 불순물 영역들(110a, 110b)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 선택 트랜지스터의 소오스/드레인 영역들에 해당한다. 즉, 각각의 제 1 및 제 2 활성 패턴들(ACT1, ACT2)에 하나의 선택 트랜지스터가 구현될 수 있다.
이 실시예에 따르면, 제 2 불순물 영역들(110b) 상에 도전 패드들(122)이 각각 배치될 수 있다. 도전 패드들(122)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열되되, 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 상세하게, 제 1 활성 패턴들(ACT1) 상의 도전 패드들(122)은 제 2 활성 패턴들(ACT2)의 도전 패드들(122)에 대해 사선 방향에 배치될 수 있다.
도전 패드들(122) 각각은 제 1 또는 제 2 활성 패턴들(ACT 또는 ACT2)의 일부분 및 소자 분리막(101)의 일부분과 접촉될 수 있으며, 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 각각의 유효 면적을 증가시킬 수 있다. 다시 말해, 각 제 1 활성 패턴(ACT1) 상의 도전 패드(122)와 각 제 1 활성 패턴(ACT1)은 제 1 유효 활성 영역(AR1)을 이룰 수 있으며, 각 제 2 활성 패턴(ACT2) 상의 도전 패드(122)와 각 제 2 활성 패턴(ACT2)은 제 2 유효 활성 영역(AR2)을 이룰 수 있다. 제 1 유효 활성 영역(AR1)의 도전 패드들(122)은 제 1 및 제 2 방향들(D1, D2)에 대해 제 1 사선 방향(S1)으로 배치될 수 있다. 제 2 유효 활성 영역(AR2)의 도전 패드들(122)은 제 1 및 제 2 방향들(D1, D2)에 대해 제 2 사선 방향(S2)으로 배치될 수 있으며, 제 2 사선 방향(S2)은 제 1 사선 방향(S1)과 다른 방향일 수 있다. 이러한 도전 패드들(122)은 그 위에 형성되는 소오스 라인들(SL)과 제 2 불순물 영역들(110b) 간의 접촉 면적을 증가시킬 수 있다.
나아가, 실시예에 따르면, 소자 분리막(101)의 일부분은 도전 패드들(122)의 하부면보다 아래에 위치하는 상부면을 가질 수 있다. 즉, 소자 분리막(101) 일부의 상부면이 리세스될 수 있다. 또한, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 상부면들이 일부 리세스될 수 있다.
제 1 층간 절연막(130)이 도전 패드들(122)을 덮으며 반도체 기판(100) 전면 상에 배치될 수 있으며, 제 1 층간 절연막(130) 내에 소오스 라인들(SL)이 배치될 수 있다. 소오스 라인들(SL)은 워드 라인들(WLa, WLb)을 가로지르며, 각각의 소오스 라인들(SL)이 제 1 방향(D1)을 따라 배열된 도전 패드들(122)에 공통으로 연결될 수 있다.
상세하게, 소오스 라인들(SL)은 평면적 관점에서, 제 2 방향(D2)에서 서로 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2) 사이에 배치될 수 있다. 소오스 라인들(SL)은 지그재그 형태로 배열된 도전 패드들(122)의 일부분들과 접촉할 수 있다. 즉, 각각의 소오스 라인들(SL)은 도전 패드들(122)을 통해 제 2 방향(D2)에서 서로 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성된 제 2 불순물 영역들(110b)과 공통으로 연결될 수 있다.
일 실시예에서, 소오스 라인들(SL)은 도전 패드들(122)의 측벽들 일부와 접촉될 수도 있다. 소오스 라인들(SL)은 비평탄한 하부면들을 가질 수 있으며, 소오스 라인들(SL)의 최하부면은 도전 패드들(122)의 상부면과 하부면 사이에 위치할 수 있다. 소오스 라인들(SL)의 상부면들은 제 1 층간 절연막(130)의 상부면과 실질적으로 공면을 이룰 수 있다.
제 2 층간 절연막(140)이 제 1 층간 절연막(130)의 전면 상에 배치될 수 있다. 제 2 층간 절연막(140)은 소오스 라인들(SL)의 상부면들을 덮을 수 있다.
콘택 플러그들(145)이 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 제 1 불순물 영역들(110a)에 각각 전기적으로 연결될 수 있다. 이 실시예에서, 각 콘택 플러그(145)는 제 1 불순물 영역(110a)과 직접 접촉할 수 있다.
데이터 저장 패턴들(DSP)이 콘택 플러그들(145) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 콘택 플러그들(145)을 통해 제 1 불순물 영역들(110a)에 각각 전기적으로 연결될 수 있다.
이 실시예에서, 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 인접하는 소오스 라인들(SL) 사이에서 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 그리고, 각각의 데이터 저장 패턴(DSP)은 콘택 플러그(145)의 상부면 일부와 접촉될 수 있다. 이 실시예에 따르면, 데이터 저장 패턴들(DSP)이 지그재그 형태로 배열되므로 데이터 저장 패턴들(DSP)을 형성시 공정 마진이 증가될 수 있다. 이러한 데이터 저장 패턴들(DSP)은 자화 방향을 이용하는 자기터널접합, 전기적 통로를 이용하는 전이 금속 산화물, 및 상변화 물질 중에서 어느 하나를 포함할 수 있다.
일 실시예에서, 제 3 층간 절연막(150)이 데이터 저장 패턴들(DSP) 사이의 공간을 채울 수 있으며, 데이터 저장 패턴들(DSP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다. 다른 실시예에서, 제 3 층간 절연막(150)은 데이터 저장 패턴들(DSP)의 상부면들을 덮을 수도 있다.
데이터 저장 패턴들(DSP) 및 제 3 층간 절연막(150) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 평면적 관점에서, 소오스 라인들(SL)과 평행하며, 워드 라인들(WLa, WLb)을 가로질러 배치될 수 있다. 즉, 비트 라인들(BL)은 제 1 방향(D1)으로 나란히 연장될 수 있다. 일 실시예에서, 비트 라인들(BL) 각각은 평면적 관점에서 인접하는 소오스 라인들(SL) 사이에 배치될 수 있으며, 제 2 방향(D2)에서 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2) 사이에 배치될 수 있다.
이 실시예에서, 각각의 비트 라인들(BL)은 제 1 방향(D1)을 따라 배열된 데이터 저장 패턴들(DSP)의 일부분들과 접촉될 수 있다. 즉, 각각의 비트 라인들(BL)이 제 1 방향(D1)을 따라 지그재그 형태로 배열된 데이터 저장 패턴들(DSP)과 공통으로 연결될 수 있다. 이에 따라, 각 비트 라인(BL)은 데이터 저장 패턴들(DSP) 및 콘택 플러그들(145)을 통해, 제 2 방향(D2)에서 서로 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2)에 형성된 제 1 불순물 영역들(110a)과 공통으로 연결될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 8은 도 7의 V-V'선을 따라 자른 단면도이다.
도 7 및 도 8을 참조하면, 반도체 기판(100) 내에 제 1 및 제 2 활성 패턴들(ACT1, ACT2)을 정의하는 소자 분리막(101)이 형성될 수 있다. 제 1 활성 패턴들(ACT1)은 서로 수직하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원 적으로 배열될 수 있다. 제 2 활성 패턴들(ACT2)은 수직하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열되되, 제 1 활성 패턴들(ACT1)에 대해 사선 방향으로 이격되어 배치될 수 있다.
일 실시예에서, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 방향(D1)에 평행한 장축을 가질 수 있으며, 장방형(또는 바 형태)일 수 있다. 그리고, 제 1 방향(D1)에서, 제 1 활성 패턴들(ACT1)의 길이는 제 2 활성 패턴들(ACT2)의 길이와 실질적으로 동일할 수 있다. 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 도전형의 도펀트로 도핑될 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 제 1 게이트 리세스 영역들(102a) 및 제 2 게이트 리세스 영역들(102b)을 가질 수 있다. 일 실시예에서, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 제 2 방향(D2)을 따라 연장되는 트렌치들일 수 있다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 제 1 방향(D1)을 따라 번갈아 배치될 수 있다.
각각의 제 1 게이트 리세스 영역들(102a)은 각 열을 구성하는 제 1 활성 패턴들(ACT1)을 가로지르며, 각각의 제 2 게이트 리세스 영역들(102b)은 각 열을 구성하는 제 2 활성 패턴들(ACT2)을 가로지를 수 있다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 깊이는 실질적으로 동일할 수 있으며, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 하부면들은 소자 분리막(101)의 하부면보다 위에 위치할 수 있다. 그리고, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 라운드진 하부면을 가질 수 있다.
워드 라인들(WLa, WLb)은 제 2 방향(D2)을 따라 연장되되, 홀수번째 워드 라인들(WLa)이 제 1 게이트 리세스 영역들(102a) 내에 배치되고 짝수번째 워드 라인들(WLb)이 제 2 게이트 리세스 영역들(102b) 내에 배치될 수 있다. 즉, 홀수번째 워드 라인들(WLa)은 제 1 활성 패턴들(ACT1)을 가로지르며, 짝수번째 워드 라인들(WLb)은 제 2 활성 패턴들(ACT2)을 가로지를 수 있다. 일 실시예에서, 홀수번째 워드 라인들(WLa)은 제 1 방향(D1)에서 인접하는 제 2 활성 패턴들(ACT2) 사이로 연장될 수 있으며, 짝수번째 워드 라인들(WLb)은 제 1 방향(D1)에서 인접하는 제 1 활성 패턴들(ACT1) 사이로 연장될 수 있다.
일 실시예에 따르면, 제 1 불순물 영역들(110a)이 워드 라인들(WLa, WLb) 일측의 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성될 수 있으며, 제 2 불순물 영역들(110b)이 워드 라인들(WLa, WLb) 타측의 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 내에 형성될 수 있다. 일 실시예에 따르면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 각각에 하나의 제 1 불순물 영역(110a)과, 하나의 제 2 불순물 영역(110b)이 형성될 수 있다.
제 1 및 제 2 불순물 영역들(110a, 110b)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 선택 트랜지스터의 소오스/드레인 영역들에 해당한다. 즉, 각각의 제 1 및 제 2 활성 패턴들(ACT1, ACT2)에 하나의 선택 트랜지스터가 구현될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 불순물 영역들(110a, 110b) 상에 제 1 및 제 2 연결 패드들(125, 127)이 배치될 수 있다. 제 1 및 제 2 연결 패드들(127)은 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열되되, 제 2 연결 패드들(127)은 제 1 연결 패드들(125)에 대해 사선 방향에 배치될 수 있다.
보다 상세하게, 제 1 연결 패드들(125) 각각은 제 2 방향(D2)에서 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2)을 연결할 수 있다. 즉, 각 제 1 연결 패드(125)는 제 1 활성 패턴(ACT1)의 제 2 불순물 영역(110b)과 제 2 활성 패턴(ACT2)의 제 1 불순물 영역(110a)에 공통으로 연결될 수 있다. 그리고, 제 1 연결 패드(125)는 제 1 활성 패턴(ACT1)의 제 2 불순물 영역(110b)의 상부면에서 제 2 활성 패턴(ACT2)의 제 1 불순물 영역(110a)의 상부면으로 연장될 수 있다. 또한, 각 제 1 연결 패드(125)는 제 2 방향(D2)에서 서로 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 사이의 소자 분리막(101) 일부분과 직접 접촉될 수 있다.
제 2 연결 패드들(127) 각각은 제 2 방향(D2)에서 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2)을 연결하되, 제 1 활성 패턴(ACT1)의 제 1 불순물 영역(110a)과 제 2 활성 패턴(ACT2)의 제 2 불순물 영역(110b)에 공통으로 연결될 수 있다. 즉, 제 2 연결 패드들(127) 각각은 제 1 활성 패턴(ACT1)의 제 1 불순물 영역(110a)의 상부면에서, 제 2 활성 패턴(ACT2)의 제 2 불순물 영역(110b)의 상부면으로 연장될 수 있다. 그리고, 제 2 연결 패드들(127) 각각은 제 2 방향(D2)에서 서로 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 사이의 소자 분리막(101) 일부분과 직접 접촉될 수 있다.
나아가, 이 실시예에 따르면, 제 1 및 제 2 연결 패드들(125, 127) 사이에서 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 및 소자 분리막(101)의 상부면이 리세스될 수 있다.
제 1 층간 절연막(130)이 제 1 및 제 2 연결 패드들(125, 127)을 덮으며 반도체 기판(100) 전면 상에 배치될 수 있으며, 제 1 층간 절연막(130) 내에 소오스 라인들(SLa, SLb)이 배치될 수 있다. 소오스 라인들(SLa, SLb)은 워드 라인들(WLa, WLb)을 가로지르며, 각각의 소오스 라인들(SL)이 제 1 방향(D1)을 따라 배열된 제 1 또는 제 2 연결 패드들(125, 127)에 공통으로 연결될 수 있다.
소오스 라인들(SLa, SLb)은 평면적 관점에서, 제 2 방향(D2)에서 서로 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2) 사이에 배치될 수 있다. 각각의 소오스 라인들(SLa, SLb)은 제 1 연결 패드들(125)의 일부분들과 접촉하거나, 제 2 연결 패드들(127)의 일부분들과 접촉할 수 있다.
일 실시예에 따르면, 홀수번째 소오스 라인들(SLa)은 제 1 연결 패드들(125)을 통해 제 1 활성 패턴들(ACT1)의 제 2 불순물 영역들(110b)과 제 2 활성 패턴들(ACT2)의 제 1 불순물 영역들(110a)에 공통으로 연결될 수 있다. 짝수번째 소오스 라인들(SLb)은 제 2 연결 패드들(127)을 통해 제 1 활성 패턴들(ACT1)의 제 1 불순물 영역들(110a)과 제 2 활성 패턴들(ACT2)의 제 2 불순물 영역들(110b)에 공통으로 연결될 수 있다.
제 2 층간 절연막(140)이 제 1 층간 절연막(130)의 전면 상에 배치될 수 있다. 제 2 층간 절연막(140)은 소오스 라인들(SLa, SLb)의 상부면들을 덮을 수 있다.
이 실시예에 따르면, 제 1 콘택 플러그들(145a)이 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 불순물 영역들(110a)에 각각 접속될 수 있다. 제 2 콘택 플러그들(145b)은 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 제 1 및 제 2 활성 패턴들(ACT1)의 제 2 불순물 영역들(110b)에 각각 접속될 수 있다.
제 1 콘택 플러그들(145a) 상에 데이터 저장 패턴들(DSP)이 각각 배치될 수 있으며, 제 2 콘택 플러그들(145b) 상에 데이터 저장 패턴들(DSP)이 각각 배치될 수 있다. 그리고, 데이터 저장 패턴들(DSP) 각각은 제 1 또는 제 2 콘택 플러그(145a 또는 145b)의 일부분과 접촉될 수 있다.
이 실시예에서, 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 인접하는 소오스 라인들(SLa, SLb) 사이에서 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 즉, 제 1 콘택 플러그들(145a)과 연결된 데이터 저장 패턴들(DSP)은 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있으며, 제 2 콘택 플러그들(145b)과 연결된 데이터 저장 패턴들(DSP)이 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
일 실시예에서, 제 3 층간 절연막(150)이 데이터 저장 패턴들(DSP) 사이의 공간을 채울 수 있으며, 데이터 저장 패턴들(DSP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다. 다른 실시예에서, 제 3 층간 절연막(150)은 데이터 저장 패턴들(DSP)의 상부면들을 덮을 수도 있다.
데이터 저장 패턴들(DSP) 및 제 3 층간 절연막(150) 상에 비트 라인들(BLa, BLb)이 배치될 수 있다. 비트 라인들(BLa, BLb)은 평면적 관점에서, 소오스 라인들(SLa, SLb)과 평행하며, 워드 라인들(WLa, WLb)을 가로질러 배치될 수 있다. 즉, 비트 라인들(BLa, BLb)은 제 1 방향(D1)으로 나란히 연장될 수 있다. 일 실시예에서, 비트 라인들(BLa, BLb) 각각은 평면적 관점에서 인접하는 소오스 라인들(SLa, SLb) 사이에 배치될 수 있으며, 제 2 방향(D2)에서 인접하는 제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2) 사이에 배치될 수 있다.
이 실시예에서, 홀수번째 비트 라인들(BLa) 각각은 데이터 저장 패턴들(DSP) 및 제 1 콘택 플러그들(145a)을 통해 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 불순물 영역들(110a)에 공통으로 연결될 수 있다. 짝수번째 비트 라인들(BLb) 각각은 데이터 저장 패턴들(DSP) 및 제 2 콘택 플러그들(145b)을 통해 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 2 불순물 영역들(110b)에 공통으로 연결될 수 있다. 나아가, 각각의 비트 라인들(BLa, BLb)은 제 1 방향(D1)을 따라 배열된 데이터 저장 패턴들(DSP)의 일부분들과 접촉될 수 있다.
이 실시예에 따르면, 하나의 비트 라인(BLa 또는 BLb)을 공유하는 메모리 셀들은 소오스 라인들(SLa, SLb)이 전기적으로 분리될 수 있으며, 하나의 소오스 라인(SLa 또는 SLb)을 공유하는 메모리 셀들은 비트 라인들(BL)이 전기적으로 분리될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 10은 도 9의 VI-VI'선을 따라 자른 단면도이다. 도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 활성 패턴들을 설명하기 위한 평면도이다.
도 9 및 도 10을 참조하면, 반도체 기판(100) 내에 제 1 및 제 2 활성 패턴들(ACT1, ACT2)을 정의하는 소자 분리막(101)이 형성될 수 있다. 이 실시예에 따르면, 제 1 활성 패턴들(ACT1)이 제 1 방향(D1)을 따라 배열되고, 제 2 활성 패턴들(ACT2)이 제 1 방향을 따라 배열될 수 있다. 그리고, 제 2 방향(D2)에서 제 1 활성 패턴들(ACT1)과 제 2 활성 패턴들(ACT2)이 번갈아 배열될 수 있다.
제 1 활성 패턴들(ACT1) 각각은, 도 11에 도시된 바와 같이, 제 1 방향(D1)과 평행한 제 1 부분(P1) 및 제 2 부분(P2)과, 제 1 방향(D1)에 대해 수직인 제 2 방향(D2)에 평행하며 제 1 및 제 2 부분들(P1, P2)을 연결하는 연결 부분(CS)을 포함할 수 있다. 여기서, 제 1 부분(P1)의 일단은 제 2 부분(P2)의 일단에 대해 제 1 사선 방향(S1)에 배치될 수 있다. 제 1 사선 방향은 제 1 및 제 2 방향들(D1, D2)과 비평행할 수 있다. 제 2 활성 패턴들(ACT2) 각각은, 도 11에 도시된 바와 같이, 제 1 방향(D1)과 평행한 제 1 부분(P1) 및 제 2 부분(P2)과, 제 1 방향(D1)에 대해 수직인 제 2 방향(D2)에 평행하며 제 1 및 제 2 부분들(P1, P2)을 연결하는 연결 부분(CS)을 포함할 수 있다. 여기서, 제 1 부분(P1)의 끝단은 제 2 부분(P2)의 끝단에 대해 제 2 사선 방향(S2)에 배치될 수 있다. 제 2 사선 방향(S2)은 제 1 및 제 2 방향들(D1, D2)과 비평행하며, 제 1 사선 방향(S1)과 다른 방향일 수 있다. 즉, 제 2 활성 패턴들(ACT2)은 제 1 활성 패턴(ACT1)과 실질적으로 대칭될 수 있다.
도 9, 도 10 및 도 11을 참조하면, 워드 라인들(WLa, WLb)은 제 2 방향(D2)을 따라 연장되되, 홀수번째 워드 라인들(WLa)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 2 부분들(P2)을 가로지를 수 있으며, 짝수번째 워드 라인들(WLb)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 부분들(P1)을 가로지를 수 있다. 홀수번째 워드 라인들(WLa) 각각은 제 2 활성 패턴들(ACT2)의 제 1 부분들 사이로 연장될 수 있으며, 짝수번째 워드 라인들(WLb) 각각은 제 1 활성 패턴들의 제 2 부분들(P2) 사이로 연장될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 및 제 2 부분들(P1, P2)에 드레인 영역들(110d)이 각각 형성될 수 있으며, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 연결 부분(CS)에 공통 소오스 영역(110s)이 형성될 수 있다. 드레인 영역들(110d) 및 공통 소오스 영역(110s)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
제 1 층간 절연막(130)이 반도체 기판(100)의 전면 상에 배치되며, 소오스 라인들(SL)이 제 1 층간 절연막(130) 내에 형성될 수 있다. 소오스 라인들(SL)은 제 1 방향(D1)으로 연장되며, 제 1 활성 패턴들(ACT1) 또는 제 2 활성 패턴들(ACT2)의 연결 부분들(CS)을 가로지를 수 있다. 그리고, 각각의 소오스 라인들(SL)이 제 1 방향(D1)을 따라 배열된 제 1 또는 제 2 활성 패턴들(ACT1 또는 ACT2)의 공통 불순물 영역들(110s)에 공통으로 연결될 수 있다.
소오스 라인들(SL) 각각은 평면적 관점에서, 제 1 방향(D1)을 따라 배열된 제 1 활성 패턴들(ACT1)의 제 1 부분들(P1)과 제 2 부분들(P2) 사이에 배치되거나, 제 1 방향(D1)을 따라 배열된 제 2 활성 패턴들(ACT2)의 제 1 부분들(P1)과 제 2 부분들(P2) 사이에 배치될 수 있다. 그리고, 소오스 라인들(SL) 각각은 공통 소오스 영역들과 직접 접촉될 수 있으며, 소오스 라인들(SL)의 상부면들은 제 1 층간 절연막(130)의 상부면과 실질적으로 공면을 이룰 수 있다.
제 2 층간 절연막(140)이 제 1 층간 절연막(130)의 전면 상에 배치될 수 있다. 제 2 층간 절연막(140)은 소오스 라인들(SL)의 상부면들을 덮을 수 있다. 콘택 플러그들(145)이 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 드레인 영역들(110d) 각각에 접속될 수 있다.
데이터 저장 패턴들(DSP)은 콘택 플러그들(145) 상에 각각 배치될 수 있으며, 각 데이터 저장 패턴(DSP)은 콘택 플러그(145)의 일부분과 접촉될 수 있다.
일 실시예에서, 제 3 층간 절연막(150)이 데이터 저장 패턴들(DSP) 사이의 공간을 채울 수 있으며, 데이터 저장 패턴들(DSP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다.
비트 라인들(BL)이 데이터 저장 패턴들(DSP) 및 제 3 층간 절연막(150) 상에서 워드 라인들(WLa, WLb)을 가로질러 배치될 수 있다. 비트 라인들(BL)은 소오스 라인들(SL)과 평행할 수 있으며, 각각의 비트 라인들(BL)이 인접하는 소오스 라인들(SL) 사이에 배치될 수 있다. 각각의 비트 라인들(BL)은 제 1 활성 패턴(ACT1)의 드레인 영역(110d)과 전기적으로 연결된 데이터 저장 패턴들(DSP)과 제 2 활성 패턴(ACT2)의 드레인 영역(110d)과 전기적으로 연결된 데이터 저장 패턴들(DSP)에 공통으로 연결될 수 있다.
도 12a 내지 도 12f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
도 12a 및 도 12b에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 기준 자성층(RL), 자유 자성층(FL), 및 기준 자성층(RL)과 자유 자성층(FL) 사이에 터널 배리어층(TBL)을 포함할 수 있다. 기준 자성층(RL)은 일 방향으로 고정된 자화방향을 갖고, 자유 자성층(FL)은 기준 자성층(RL)의 자화방향에 평행 또는 반 평행하도록 변경 가능한 자화방향을 갖는다. 기준 자성층(RL) 및 자유 자성층(FL)의 자화 방향들은 터널 배리어층(TBL)의 상부면과 평행할 수 있다. 이러한, 기준 자성층(RL), 자유 자성층(FL), 및 터널 배리어층(TBL)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
자기터널접합(MTJ)의 전기적 저항은 기준 자성층(RL) 및 자유 자성층(FL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합(MTJ)의 전기적 저항은 자유 자성층(FL)의 자화 방향을 변경함으로써 조절될 수 있다. 자유 자성층(FL)의 자화방향은 쓰기 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다. 이에 따라, 자기터널접합을 포함하는 데이터 저장 패턴(DSP)은 자화 방향에 따른 전기적 저항의 차이를 이용하여 데이터 저장 패턴(DSP)에 데이터를 저장할 수 있다.
기준 자성층(RL) 및 자유 자성층(FL)은 강자성 물질을 포함할 수 있다. 기준 자성층(RL)은 기준 자성층(RL) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어층(TBL)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 더 포함할 수 있으며, 기준 자성층(RL), 터널 배리어층(TBL) 및 자유 자성층(FL)은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다. 도 12a에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어층(TBL) 사이에 기준 자성층(RL)이 배치되고, 상부 전극(TE)과 터널 배리어층(TBL) 사이에 자유 자성층(FL)이 배치될 수 있다. 이와 달리, 도 12b에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어층(TBL) 사이에 자유 자성층(FL)이 배치되고, 상부 전극(TE)과 터널 배리어층(TBL) 사이에 기준 자성층(RL)이 배치될 수도 있다. 하부 전극(BE) 및 상부 전극(TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 12c에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 기준 수직 자성층(RPL), 자유 수직 자성층(FPL), 및 기준수직 자성층(RPL)과 자유 수직 자성층(FPL) 사이의 터널 배리어층(TBL)을 포함한다. 기준 수직 자성층(RPL)은 일 방향으로 고정된 자화방향을 갖고, 자유 수직 자성층(FPL)은 기준 수직 자성층(RPL)의 자화방향에 평행 또는 반 평행하도록 변경 가능한 자화방향을 갖는다. 기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)의 자화 방향들은 터널 배리어층(TBL)의 상부면에 대해 실질적으로 수직할 수 있다.
기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다.
기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들어, 기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)은 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 기준 수직 자성층(RPL)은 자유 수직 자성층(FPL)에 비해 두꺼울 수 있으며, 및/또는 기준 수직 자성층(RPL)의 보자력이 자유 수직 자성층(FPL)의 보자력보다 클 수 있다.
터널 배리어층(TBL)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다.
데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 포함할 수 있으며, 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물로 형성될 수 있다. 하부 전극(BE)과 상부 전극(TE) 사이에 기준 수직 자성층(RPL), 터널 배리어층(TBL), 및 자유 수직 자성층(FPL)이 차례로 배치될 수 있다. 이와 달리, 기준 수직 자성층(RPL)과 자유 수직 자성층(FPL)의 위치가 반대로 배치될 수도 있다. 즉, 하부 전극(BE)과 상부 전극(TE) 사이에 자유 수직 자성층(FPL), 터널 배리어층(TBL), 및 기준 수직 자성층(RPL)이 차례로 배치될 수도 있다.
도 12d에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 제 1 자기터널접합 패턴 및 제 2 자기터널접합 패턴을 포함한다.
상세하게, 데이터 저장 패턴(DSP)은 차례로 적층된 제 1 기준 자성층(RL1), 제 1 터널 배리어층(TBL1), 자유 자성층(FL), 제 2 터널 배리어층(TBL2) 및 제 2 기준 자성층(RL2)을 포함한다. 여기서, 제 1 터널 배리어층(TBL1)과 제 2 터널 배리어층(TBL2)의 두께는 서로 다를 수 있다. 이러한 데이터 저장 패턴(DSP)에서, 제 1 기준 자성층(RL1), 제 1 터널 배리어층(TBL1), 및 자유 자성층(FL)은 제 1 자기 터널 접합을 구성할 수 있다. 그리고, 자유 자성층(FL), 제 2 터널 배리어층(TBL2) 및 제 2 기준 자성층(RL2)은 제 2 자기 터널 접합을 구성할 수 있다.
제 1 및 제 2 기준 자성층들(RL1, RL2)는 일 방향으로 고정된 자화 방향을 갖되, 제 1 기준 자성층(RL1)의 자화방향은 제 2 기준 자성층(RL2)의 자화 방향과 반대일 수 있다. 자유 자성층(FL)은 제 1 및 제 2 기준 자성층들(RL1, RL2)의 고정된 자화방향에 평행 또는 반-평행하게 변경 가능한 자화 방향을 가질 수 있다. 제 1 및 제 2 기준 자성층들(RL1, RL2)과 자유 자성층(FL)의 자화 방향들은 제 1 및 제 2 터널 배리어층들(TB1, TB2)의 상부면들에 실질적으로 평행하거나 수직할 수 있다.
데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 포함할 수 있으며, 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물로 형성될 수 있다. 하부 전극(BE)과 상부 전극(TE) 사이에 제 1 기준 자성층(RL) 제 1 터널 배리어층(TBL), 자유 자성층(FL), 제 2 터널 배리어층(TBL), 제 2 기준 자성층(RL)이 차례로 배치될 수 있다.
도 12e에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 차례로 적층된 상변화 물질 패턴(GST) 및 캐핑 전극(CE)을 포함할 수 있다. 상변화 물질 패턴(GST)은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 또는 비정질 상태로 변화될 수 있다. 결정 상태의 상변화 물질 패턴(GST)은 비정질 상태의 상변화 물질 패턴(GST)에 비하여 낮은 비 저항을 가질 수 있다. 이러한 상태 변환에 따른 비 저항의 차이를 이용하여, 데이터 저장 패턴(DSP)에 데이터를 저장할 수 있다. 일 실시예에 따르면, 상변화 물질 패턴(GST)과 접촉된 셀 콘택 플러그(CP)는 히터 전극으로 사용될 수 있다. 이 경우에, 셀 콘택 플러그(CP)에 인접한 상변화 물질 패턴(GST)의 일부분 프로그램 영역에 해당할 수 있다. 프로그램 영역이 결정 상태 또는 비정질 상태로 변환될 수 있다.
상변화 물질 패턴(GST)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상변화 물질 패턴(GST)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb, 및 도핑된 Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 도핑된 Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 캐핑 전극(CE) 및 셀 콘택 플러그(CNT)는 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
도 12f에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 하부 전극(BE), 상부 전극(TE), 및 하부 전극(BE)과 상부 전극(TE) 사이에 개재된 전이금속 산화물 패턴(TMO)을 포함할 수 있다. 적어도 하나의 전기적 통로(EP)가 프로그램 동작에 의하여 전이금속 산화물 패턴(TMO) 내에서 생성되거나 소멸될 수 있다. 전기적 통로(EP)의 양 단들은 하부 및 상부 전극들(BE, TE)에 각각 연결될 수 있다. 전기적 통로(EP)가 생성된 경우에 데이터 저장 패턴(DSP)은 낮은 저항 값을 가질 수 있으며, 전기적 통로(EP)가 소멸된 경우에 데이터 저장 패턴(DSP)은 높은 저항 값을 가질 수 있다. 이러한 전기적 통로(EP)에 의한 저항 값 차이를 이용하여 데이터 저장 패턴(DSP)에 데이터를 저장할 수 있다. 전기적 통로(EP)는 프로그램 동작에 의하여 생성되거나 소멸될 수 있다.
예를 들어, 전이금속 산화물 패턴(TMO)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
도 13a 내지 도 19a, 도 13b 내지 도 19b는, 도 13c 내지 도 19c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 13a 내지 도 19a는 도 3의 I-I'선을 따라 자른 단면들이며, 도 13b 내지 도 19b는 도 3의 II-II'선을 따른 자른 단면들이고, 도 13c 내지 도 19c는 도 3의 III-III' 선을 따라 자른 단면들이다.
도 3, 도 13a, 도 13b, 및 도 13c를 참조하면, 반도체 기판(100)에 제 1 활성 패턴들(ACT1) 및 제 2 활성 패턴들(ACT2)을 정의하는 소자 분리막(101)이 형성될 수 있다.
반도체 기판(100)은 단결정 반도체 물질로 형성될 수 있다. 예를 들어, 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
소자 분리막(101)은 반도체 기판(100)을 패터닝하여 트렌치들을 형성한 후, 트렌치들을 채우도록 절연막을 증착하고, 반도체 기판(100)의 상부면이 노출되도록 절연막을 평탄화하여 형성될 수 있다.
일 실시예에 따르면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 제 1 방향(D1)에서 장축을 갖는 장방형(또는 바 형태)일 수 있다. 제 2 방향(D2)에서 제 1 활성 패턴들(ACT1) 및 제 2 활성 패턴들(ACT2)이 번갈아 배열될 수 있으며, 제 2 활성 패턴들(ACT2)이 제 1 활성 패턴들(ACT1)에 대해 사선 방향에 배치될 수 있다.
도 3, 도 14a, 도 14b, 및 도 14c를 참조하면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 및 소자 분리막(101)을 패터닝하여, 제 2 방향(D2)으로 연장되는 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)을 형성한다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)은 제 1 방향(D1)을 따라 번갈아 배치될 수 있다. 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 하부면들은 소자 분리막(101)의 하부면보다 위에 위치할 수 있다.
제 1 게이트 리세스 영역들(102a) 각각은 제 2 방향(D2)을 따라 배열된 제 1 활성 패턴들(ACT1)을 가로지를 수 있으며, 제 1 방향(D1)에서 인접한 제 2 활성 패턴들(ACT2) 사이에 형성될 수 있다. 제 2 게이트 리세스 영역들(102b) 각각은 제 2 방향(D2)을 따라 배열된 제 2 활성 패턴들(ACT2)을 가로지를 수 있으며, 제 1 방향(D1)에서 인접한 제 2 활성 패턴들(ACT2) 사이에 형성될 수 있다.
계속해서, 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)의 내벽들을 컨포말하게 덮도록 게이트 유전막(103)이 형성될 수 있다. 게이트 유전막(103)이 형성된 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)을 채우도록 도전막을 증착하고, 도전막의 일부를 식각하여 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)에 워드 라인들(WLa, WLb)이 각각 형성될 수 있다. 이 때, 워드 라인들(WLa, WLb)의 상부면들은 소자 분리막(101)의 상부면보다 아래에 위치할 수 있다.
워드 라인들(WLa, WLb)이 형성된 제 1 및 제 2 게이트 리세스 영역들(102a, 102b) 내에 게이트 하드 마스크 패턴들(105)이 형성될 수 있다. 게이트 하드 마스크 패턴들(105)은 워드 라인들(WLa, WLb)이 형성된 제 1 및 제 2 게이트 리세스 영역들(102a, 102b)을 채우도록 하드 마스크막을 형성한 후, 반도체 기판(100)의 상부면이 노출되도록 평탄화하여 형성될 수 있다.
계속해서, 워드 라인들(WLa, WLb) 양측의 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 각각에 불순물을 주입하여 제 1 및 제 2 불순물 영역들(110a, 110b)을 형성할 수 있다. 일 실시예에 따르면, 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 각각에 하나의 제 1 불순물 영역(110a)과, 하나의 제 2 불순물 영역(110b)이 형성될 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)과 반대의 도전형을 가질 수 있다.
도 3, 도 15a, 도 15b, 및 도 15c를 참조하면, 반도체 기판(100)의 전면을 덮도록 도전막(120)이 증착될 수 있다. 즉, 도전막(120)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 상부면, 소자 분리막(101)의 상부면, 및 게이트 하드 마스크 패턴(105)의 상부면을 덮을 수 있다. 일 실시예에서, 도전막(120)은 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
도 3, 도 16a, 도 16b, 및 도 16c를 참조하면, 도전막(120) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 도전막(120)을 이방성 식각함으로써, 제 1 및 제 2 도전 패드들(121, 123)을 형성할 수 있다.
제 1 도전 패드들(121)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 1 불순물 영역들(110a) 각각에 형성될 수 있으며, 제 2 도전 패드들(123)은 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 2 불순물 영역들(110b) 각각에 형성될 수 있다. 그리고, 제 1 도전 패드들(121)은 제 2 도전 패드들(123)에 대해 사선 방향에 배치될 수 있다.
이 실시예에 따르면, 도전막(120)에 대한 이방성 식각 공정 시, 오버 에치(over etch)에 의해 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 일부분들 및 소자 분리막(101)의 일부분이 리세스될 수 있다. 즉, 제 1 및 제 2 도전 패드들(121, 123) 사이에서 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 상부면들 일부분들은 제 1 및 제 2 도전 패드들(121, 123)의 하부면들보다 아래에 위치할 수 있다. 또한, 게이트 하드 마스크 패턴(105) 일부분의 상부면이 제 1 및 제 2 도전 패드들(121, 123)의 하부면들보다 아래에 위치할 수 있다. 이와 같이, 오버 에치에 의해 제 1 및 제 2 도전 패드들(121, 123) 사이에 도전 물질이 잔류하여 인접하는 제 1 및 제 2 활성 패턴들(ACT1, ACT2)이 전기적으로 연결되는 불량을 방지할 수 있다.
도 3, 도 17a, 도 17b, 및 도 17c를 참조하면, 제 1 및 제 2 도전 패드들(121, 123)이 형성된 반도체 기판(100) 상에 제 1 층간 절연막(130)을 형성할 수 있다. 제 1 층간 절연막(130)은 제 1 및 제 2 도전 패드들(121, 123) 사이를 채우며, 제 1 및 제 2 불순물 영역들(110a, 110b)의 일부분들을 덮을 수 있다. 다른 실시예에서, 제 1 층간 절연막(130)을 형성하기 전에, 제 1 및 제 2 도전 패드들(121, 123)의 표면들을 컨포말하게 덮은 식각 정지막(미도시)이 형성될 수도 있다.
계속해서, 제 1 층간 절연막(130)을 패터닝하여 제 1 방향(D1)으로 연장되는 트렌치들(131)을 형성한다. 트렌치들(131) 각각은 지그재그 형태로 배열된 제 2 도전 패드들(123)의 일부분들을 노출시키면서 제 1 방향(D1)으로 연장될 수 있다. 트렌치들(131)을 형성하기 위해 제 1 층간 절연막(130)에 대한 이방성 식각 공정시, 오버 에치에 의해 제 2 도전 패드들(123)의 측벽들 일부분들이 트렌치(131)에 노출될 수도 있다.
도 3, 도 18a, 도 18b, 및 도 18c를 참조하면, 트렌치들(131)을 채우도록 도전막을 증착하고 제 1 층간 절연막(130)의 상부면이 노출되도록 도전막을 평탄화함으로써 제 1 층간 절연막(130) 내에 소오스 라인들(SL)이 형성될 수 있다. 소오스 라인들(SL)의 상부면들은 제 1 층간 절연막(130)의 상부면과 실질적으로 공면을 이룰 수 있으며, 소오스 라인들(SL) 각각은 제 2 도전 패드들(123)을 통해, 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 제 2 불순물 영역들(110b)에 공통으로 연결될 수 있다. 소오스 라인들(SL)을 형성한 후에, 소오스 라인들(SL)의 상부면들을 덮는 제 2 층간 절연막(140)이 형성될 수 있다.
도 3, 도 19a, 도 19b, 및 도 19c를 참조하면, 제 1 도전 패드들에 각각 접속되는 콘택 플러그들(145)을 형성한다. 콘택 플러그들(145)은 제 1 및 제 2 층간 절연막들(130, 140)을 패터닝하여 제 1 도전 패드들(121) 각각을 노출시키는 콘택 홀들을 형성한 후, 콘택 홀들을 채우는 도전막을 형성하고 도전막을 평탄화하여 형성될 수 있다. 일 실시예에서, 콘택 플러그들(145)은 제 1 도전 패드들(121)의 일부분들과 각각 접촉될 수 있다.
계속해서, 제 2 층간 절연막(140) 상에 데이터 저장 패턴들(DSP)이 형성될 수 있으며, 데이터 저장 패턴들(DSP)은 콘택 플러그들(145)과 각각 접속될 수 있다. 일 실시예에서, 데이터 저장 요소는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다.
데이터 저장 패턴들(DSP)을 형성한 후에, 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 것처럼, 데이터 저장 패턴들(DSP) 사이를 채우는 제 3 층간 절연막(150)이 형성될 수 있다. 일 실시예에서, 제 3 층간 절연막(150)은 데이터 저장 패턴들(DSP)의 상부면들을 노출시킬 수 있으며, 제 3 층간 절연막(150) 상에 제 1 방향(D1)을 연장되는 비트 라인들(BL)이 형성될 수 있다.
상술된 실시예들에서 개시된 반도체 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 20은 본 발명의 개념에 의한 실시 예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21은 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 22는 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 48의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 플래시 메모리 소자(1311) 및 플래시 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 반도체 기판에 제 1 방향에서 서로 이격되어 배치된 제 1 및 제 2 활성 패턴들 및 상기 제 1 및 제 2 활성 패턴들에 대해 사선 방향에 배치되는 제 3 활성 패턴을 정의하는 소자 분리막으로서, 상기 제 1, 제 2, 및 제 3 활성 패턴들 각각은 상기 제 1 방향에 수직하는 제 2 방향에서 장축을 갖는 것;
상기 제 1 방향으로 연장되어 상기 제 1 및 제 2 활성 패턴들을 가로지르는 제 1 워드 라인;
상기 제 1 방향으로 연장되어 상기 제 3 활성 패턴을 가로지르는 제 2 워드 라인;
상기 제 1 및 제 2 워드 라인들 양측의 상기 제 1, 제 2, 및 제 3 활성 패턴들 내에 각각 형성된 제 1 및 제 2 불순물 영역들;
상기 제 2 방향으로 연장되며, 평면적 관점에서, 상기 제 1 활성 패턴과 상기 제 3 활성 패턴 사이에 배치되는 비트 라인으로서, 상기 비트 라인은 상기 제 1 및 제 3 활성 패턴들의 상기 제 1 불순물 영역들과 연결되는 것; 및
상기 제 2 방향으로 연장되며, 평면적 관점에서, 상기 제 2 활성 패턴과 상기 제 3 활성 패턴 사이에 배치되는 소오스 라인으로서, 상기 소오스 라인은 상기 제 2 및 제 3 활성 패턴들의 상기 제 2 불순물 영역들과 연결되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 워드 라인은 상기 제 3 활성 패턴과 이격되고, 상기 제 2 워드 라인은 상기 제 1 및 제 2 활성 패턴들과 이격되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 비트 라인은 수직적 관점에서 상기 소오스 라인과 다른 높이에 위치하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 불순물 영역들 각각의 일부분과 접촉하는 제 1 도전 패드; 및
상기 제 2 불순물 영역들 각각의 일부분과 접촉하는 제 2 도전 패드를 더 포함하되,
상기 제 1 및 제 2 활성 패턴들 각각에서 상기 제 1 및 제 2 도전 패드들은 상기 제 1 활성 패턴의 장축 방향에 대해 제 1 사선 방향으로 배치되고,
상기 제 3 활성 패턴에서 상기 제 1 및 제 2 도전 패드들은 상기 제 1 사선 방향과 다른 제 2 사선 방향으로 배치되는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제 1 및 제 2 도전 패드들 사이에서 상기 소자 분리막의 상부면은 상기 제 1 및 제 2 도전 패드들의 하부면들보다 아래에 위치하는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제 1 도전 패드들 각각에 접속되는 콘택 플러그들; 및
상기 콘택 플러그들과 상기 비트 라인 사이에 연결되는 데이터 저장 패턴들을 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 불순물 영역들에 각각 접속되는 콘택 플러그들; 및
상기 제 2 불순물 영역들의 일부분들과 각각 접촉하는 도전 패드들을 더 포함하되,
상기 소오스 라인은 상기 제 2 및 제 3 활성 패턴들 상의 상기 도전 패드들에 공통으로 접속되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 및 제 3 활성 패턴들의 상기 제 2 불순물 영역들은 상기 제 2 방향에서 서로 인접하고,
상기 제 1 불순물 영역들 각각에 접속되는 콘택 플러그; 및
서로 인접하는 상기 제 2 및 제 3 활성 패턴들의 상기 제 2 불순물 영역들 상에 공통으로 배치되는 연결 패드를 더 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 소오스 라인은 상기 제 2 및 제 3 활성 패턴들 사이에서 상기 연결 패드 일부분과 직접 접촉하는 반도체 메모리 장치. - 반도체 기판에 제 1 방향에서 장축을 갖는 활성 패턴을 정의하는 소자 분리막;
상기 활성 패턴 상에서 상기 제 1 방향에 수직한 제 2 방향으로 연장되는 워드 라인;
상기 워드 라인 일측에 배치되며, 상기 활성 패턴의 일부분과 접촉하는 제 1 도전 패드;
상기 워드 라인 타측에 배치되며, 상기 활성 패턴의 일부분과 접촉하는 제 2 도전 패드;
상기 제 1 방향으로 연장되며 상기 제 1 도전 패드와 연결되는 제 1 도전 라인;
상기 제 1 방향으로 연장되며 상기 제 2 도전 패드와 연결되는 제 2 도전 라인; 및
상기 제 2 도전 패드와 상기 제 2 도전 라인 사이에 연결된 데이터 저장 패턴을 포함하되,
상기 활성 패턴은, 평면적 관점에서, 서로 인접하는 상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에 배치되는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 제 1 및 제 2 도전 패드들은 평면적 관점에서, 상기 제 1 및 제 2 방향들에 대해 사선 방향에 배치되는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 제 1 도전 라인은, 수직적 관점에서, 상기 제 2 도전 라인과 서로 다른 높이에 위치하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 제 1 도전 패드에 접속되는 콘택 플러그; 및
상기 콘택 플러그와 상기 제 1 도전 라인 사이에 연결되는 데이터 저장 패턴을 더 포함하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 소자 분리막 일부분의 상부면은 상기 제 1 및 제 2 도전 패드들의 하부면들보다 아래에 위치하는 반도체 메모리 장치. - 2차원적으로 배열되는 복수 개의 제 1 활성 패턴들 및 2차원적으로 배열되되 상기 제 1 활성 패턴들에 대해 사선 방향에 배치되는 제 2 활성 패턴들을 포함하는 반도체 기판으로서, 상기 제 1 및 제 2 활성 패턴들 각각은 제 1 방향에서 장축을 갖는 것;
상기 제 1 방향에 수직한 제 2 방향으로 연장되며, 상기 제 1 활성 패턴들을 가로지르는 제 1 워드 라인들;
상기 제 2 방향으로 연장되며, 상기 제 2 활성 패턴들을 가로지르는 제 2 워드 라인들;
상기 제 1 워드 라인들 양측의 상기 제 1 활성 패턴들과 상기 제 2 워드 라인들 양측의 상기 제 2 활성 패턴들에 각각 형성된 제 1 및 제 2 불순물 영역들;
상기 제 1 방향으로 연장되는 복수 개의 제 1 및 제 2 비트 라인들로서, 상기 제 1 비트 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 제 1 활성 패턴들의 상기 제 1 불순물 영역들에 연결되고, 상기 제 2 비트 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 제 2 활성 패턴들의 상기 제 1 불순물 영역들에 연결되는 것; 및
상기 제 1 방향으로 연장되며, 서로 인접하는 상기 제 1 및 제 2 비트 라인들 사이에 각각 배치되는 소오스 라인들로서, 상기 소오스 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 제 1 및 제 2 활성 패턴들의 제 2 불순물 영역들에 연결되는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 방향을 따라 배열된 상기 제 1 활성 패턴들은, 평면적 관점에서, 서로 인접하는 상기 제 1 비트 라인과 상기 소오스 라인 사이에 배치되고,
상기 제 1 방향을 따라 배열된 상기 제 2 활성 패턴들은, 평면적 관점에서, 서로 인접하는 상기 제 2 비트 라인과 상기 소오스 라인 사이에 배치되는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 워드 라인들 각각은 상기 제 1 방향에서 인접하는 상기 제 2 활성 패턴들 사이로 연장되며,
상기 제 2 워드 라인들 각각은 상기 제 2 방향에서 인접하는 상기 제 1 활성 패턴들 사이로 연장되는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 및 제 2 비트 라인들은 수직적 관점에서 상기 소오스 라인과 다른 높이에 위치하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 불순물 영역들의 일부분들과 각각 접촉하는 제 1 도전 패드들;
상기 제 2 불순물 영역들의 일부분들과 각각 접촉하는 제 2 도전 패드들을 더 포함하되,
각각의 상기 제 1 활성 패턴들 상에서, 상기 제 1 및 제 2 도전 패드들은 상기 제 1 활성 패턴의 장축 방향에 대해 제 1 사선 방향으로 배치되고,
각각의 상기 제 2 활성 패턴들 상에서, 상기 제 1 및 제 2 도전 패드들은 상기 제 1 사선 방향과 다른 제 2 사선 방향으로 배치되는 반도체 메모리 장치. - 제 19 항에 있어서,
상기 제 1 도전 패드들 각각에 접속되는 콘택 플러그들; 및
상기 콘택 플러그들과 상기 제 1 및 제 2 비트 라인들 사이에 각각 연결되는 데이터 저장 패턴들을 더 포함하는 반도체 메모리 장치.
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