KR20090120212A - 비휘발성 기억 장치 - Google Patents

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KR20090120212A KR1020080046139A KR20080046139A KR20090120212A KR 20090120212 A KR20090120212 A KR 20090120212A KR 1020080046139 A KR1020080046139 A KR 1020080046139A KR 20080046139 A KR20080046139 A KR 20080046139A KR 20090120212 A KR20090120212 A KR 20090120212A
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Abstract

본 발명은 비휘발성 기억 장치를 제공한다. 이 장치는 저항 소자와 저항소자의 일단에 연결되는 바이폴라 트랜지스터를 포함하는 메모리 셀, 저항 소자의 타단에 연결되고 행 방향으로 진행하는 비트라인, 바이폴라 트랜지스터의 베이스에 연결되고 열 방향으로 진행하는 워드라인, 및 바이폴라 트랜지스터의 베이스와 상기 콜렉터 사이에 리버스 바이어스를 인가하는 리버스 바이어스 회로를 포함하되, 메모리 셀들은 행들과 열들로 배열되어 메모리 셀 에레이를 이루고, 상기 바이폴라 트랜지스터의 에미터는 상기 저항 소자의 일단에 연결된다.
비휘발성 기억 장치, 바이폴라 트랜지스터, 리버스 바이어스

Description

비휘발성 기억 장치{NONVOLATILE MEOMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 바이폴라 트랜지스터를 선택 소자로 사용하는 비휘발성 기억 장치에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 읽기/쓰기 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래쉬 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다. 예를 들면, 상기 디램의 단위 셀은 한 개의 커패시터와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레시 동작이 필요한 휘발성 메모리 장치이다. 상기 에스램은 빠른 동작 속도를 갖지만, 휘발성 메모리 장치의 하나이며, 특히 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 상기 플래시 메모리는 비휘발성 메모리 장치이면서, (특히 낸드형 플래시 메모리 장치의 경우) 현존하는 메모리 장치 들 중의 가장 높은 집적도를 제공하지만, 알려진 것처럼 동작 속도가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 읽기/쓰기 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은 메모리 장치에 대한 연구가 진행되고 있으며, 상변화 랜덤 억세스 메모리(phase random access memory; PRAM)는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치의 한가지이다. 예를 들면, PRAM은 대략 1013회 이상의 정보 변경이 가능하기 때문에 제품 수명이 길며, 대략 30ns의 고속 동작이 가능한 장점을 아울러 갖는다.
PRAM의 상변화 물질 패턴은 서로 구별 가능한 적어도 두 상태, 예컨대 결정질 상태, 비정질 상태 그리고 이들 사이의 적어도 하나 이상의 중간 상태들을 나타낼 수 있어 메모리 요소로 사용될 수 있다. 비정질 상태는 결정질 상태보다 상대적으로 높은 비저항을 나타내며, 중간상태들은 비정질 상태 및 결정질 상태 사이의 비저항을 나타낸다.
통상적으로 상기 상변화 기억 셀들은 복수개의 비트라인들 및 복수개의 워드라인들의 교차점들(cross-points)에 배치된다. 또한, 상기 상변화 기억 셀들의 각각은 전기적으로 직렬 접속된 상변화 물질 패턴 및 셀 선택 소자를 포함한다.
본 발명이 이루고자 하는 기술적 과제는 선택 소자인 바이폴라 트랜지스터의 베이스 전류를 감소시킨 비휘발성 기억 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치는 저항 소자와 상기 저항소자의 일단에 연결되는 바이폴라 트랜지스터를 포함하는 메모리 셀, 상기 저항 소자의 타단에 연결되고 행 방향으로 진행하는 비트라인, 상기 바이폴라 트랜지스터의 베이스에 연결되고 열 방향으로 진행하는 워드라인, 및 상기 바이폴라 트랜지스터의 상기 베이스와 콜렉터 사이에 리버스 바이어스를 인가하는 리버스 바이어스 회로를 포함하되, 상기 바이폴라 트랜지스터의 에미터는 상기 저항 소자의 일단에 연결되다.
본 발명의 일 실시예에 있어서, 리버스 바이어라인을 더 포함하되, 선택된 워드라인에 연결된 바이폴라 트랜지스터들의 콜텍터들은 상기 리버스 바이어스 라인에 연결되고, 상기 리버스 바이어스 라인은 리버스 바이어스 회로(reverse bias circuit)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 재생/기록 모드에서 상기 리버스 바이어스 회로는 상기 콜렉터와 상기 베이스 사이에 리버스 바이어스를 인가하고, 준비 모드(standby mode)에서 상기 리버스 바이어스 회로는 상기 콜렉터와 상기 베이스 사이에 영 전압(zero volt)를 인가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 저항 소자는 상변화 메모리, 자기 저항 메모리, 폴리머 메모리 중에서 적어도 하나일 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 바이어스 회로는 상기 바이폴라 트랜지스터의 콘렉터 전류를 증가시키고, 상기 바이폴라 트랜지스터의 베이스 전류를 감소시키어 센스 마진을 증가시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 바이어스 회로는 서브 리버스 바이어스 회로들을 포함하고, 상기 서브 리버스 바이어스 회로들 각각은 하나 이상의 워드라인에 연결된 상기 바이폴라 트랜지스터들의 콜렉터에 공통으로 연결될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치는 제1 도전형의 반도체 기판, 상기 반도체 기판에 배치된 상기 제1 도전형과 다른 제2 도전형을 갖는 딥웰 영역, 상기 딥웰 영역 상에 배치되고, 상기 제2 도전형을 갖는 워드라인, 상기 딥웰 영역과 상기 워드라인 사이에 개재되고 제1 도전형을 갖는 중간웰 영역, 상기 워드라인의 상에 상기 워드라인의 길이 방향으로 배열되되, 제2 도전형을 갖는 제1 반도체 패턴, 및 상기 제2 반도체 패턴들에 각각 전기적으로 연결되는 저항 소자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간웰 영역, 상기 제1 반도체 패턴 및 워드라인, 및 상기 제2 반도체 패턴은 각각 바이폴라 트랜지스터의 콜렉터, 베이스, 및 에미터를 구성하되, 상기 콜렉터와 상기 베이스 사이에 리버스 바이어스가 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형일 수 있다.
본 발명의 일 실시예에 있어서, 상기 딥웰이 배치되지 않은 상기 반도체 기 판의 상부면의 높이는 상기 워드라인의 상부면의 높이와 같을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 선택적 에피택시얼 성장 기술에 의하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 워드라인 사이의 갭 영역, 상기 제1 반도체 패턴 사이의 갭 영역, 및 제2 반도체 패턴 사이의 갭 영역을 채우는 소자 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간웰 패턴 사이의 갭 영역, 상기 워드라인 사이의 갭 영역, 상기 제1 반도체 패턴 사이의 갭 영역, 및 제2 반도체 패턴 사이의 갭 영역을 채우는 소자 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치는 제1 도전형의 반도체 기판, 상기 반도체 기판에 배치된 상기 제1 도전형과 다른 제2 도전형을 갖는 딥웰 영역, 상기 딥웰 영역 상에 배치되고, 상기 제2 도전형을 갖는 공통 베이스 라인, 상기 딥웰 영역과 상기 공통 베이스 라인 사이에 개재되고 제1 도전형을 갖는 중간웰 영역, 상기 공통 베이스 라인 상에 제1 도전형을 갖는 에미터 반도체 영역; 및상기 에미터 반도체 영역에 각각 전기적으로 연결되는 저항 소자들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 중간 웰 영역, 상기 에미터 반도체 영역, 및 상기 공통 베이스 라인은 각각 바이폴라 트렌지스터의 콜렉터, 에미터, 및 베이스를 구성하되, 상기 콜렉터와 상기 베이스 사이에 리버스 바이어스가 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전 형은 P형일 수 있다.
본 발명의 일 실시예에 있어서, 상기 딥웰이 배치되지 않은 상기 반도체 기판의 상부면의 높이는 상기 에미터 반도체 영역의 상부면의 높이와 같을 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간 웰 영역 및 상기 딥웰 영역의 가장 자리에서 각각 중간 웰 콘택 플러그 및 딥웰 콘택 플러그에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 리버스 바이어스 회로를 더 포함하되, 상기 중간 웰 콘택 플러그는 리버스 바이어스 회로에 연결되어, 상기 공통 베이스 라인들과 상기 중간 웰 영역 사이에 리버스 바이어스를 인가할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치는 저항 소자와 상기 저항소자의 일단에 연결되는 기생 바이폴라 트랜지스터를 포함하는 메모리 셀, 상기 저항 소자의 타단에 연결되고 행 방향으로 진행하는 비트라인, 상기 기생 바이폴라 트랜지스터의 베이스에 연결되고 열 방향으로 진행하는 워드라인, 및 상기 기생 바이폴라 트랜지스터의 상기 베이스와 콜렉터 사이에 리버스 바이어스를 인가하는 리버스 바이어스 회로를 포함하되, 상기 기생 바이폴라 트랜지스터의 에미터는 상기 저항 소자의 일단에 연결될 수 있다.
본 발명의 비휘발성 기억 소자는 바이폴라 접합 트랜지스터를 선택소자로 사용하고, 상기 바이폴라 트랜지스터의 베이스와 콜렉터 사이에 리버스 바이스 전압을 인가한다. 따라서, 바이폴라 접합 트랜지스터의 콜렉터 전류를 증가시키고, 바 이폴라 접합 트랜지스터의 베이스 전류는 감소할 수 있어, 센싱 마진이 증가할 수 있다.
본 발명에 따른 비휘발성 기억 소자는 선택 소자로 바이폴라 트랜지스터를 사용한다. 베이스 내부 저항 증가에 따른 오동작을 감소시키기 위하여, 상기 바이폴라 트랜지스터의 에미터와 베이스에 순방향 바이어스를 인가하고, 상기 베이스와 콜렉터에 역방향 바이어스를 인가한다. 상기 베이스와 콜렉터에 역방향 바이어스를 인가하므로, 동일한 에미터 전류에 대하여 베이스 전류에 대한 콜렉터 전류의 비율을 증가시킬 수 있다. 상기 베이스 전류의 감소는 베이스 내부 저항의 증가를 방지할 수 있어, 판독 오류를 감소시킬 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 반도체 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 1를 참조하면, 비휘발성 기억 장치(1)는 메모리 셀 어레이(10), 어드레스 디코더(20), 어드레스 버퍼(30), 칼럼 선택 회로(40), 쓰기 드라이버(50), 감지 증폭기(55), 데이터 입출력 버퍼(60), 제어 로직(70), 그리고 리버스 바이어스 회로(80)를 포함한다.
메모리 셀 어레이(10)는 복수의 메모리 셀들로 구성된다. 예를 들면, 각각의 메모리 셀은 저항 소자(resistive element)와 선택 소자(select element)로 구성된다. 상기 저항 소자는 가변 저항 물질을 포함하며, 선택 소자는 바이폴라 접합 트랜지스터(bipoar junction tranistor, BJT, 바이폴라 트랜지스터)로 구성될 수 있다. 상기 저항 소자는 상변화 물질, 가변 저항 물질, 자기 저항 물질을 포함할 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 선택 소자는 기생 바이폴라 트랜지스터일 수 있다. 구체적으로, 상기 선택소자는 PN 다이오드를 포함할 수 있고, 상기 선택 소자의 웰 구조는 기생 바이폴라 트랜지스터를 형성할 수 있다.
메모리 셀(MC)은 가변 저항 물질의 프로그램 상태에 따라 저항값을 달리한다. 예를 들어, PRAM 의 경우, 프로그램 상태는 저항이 낮은 결정 상태와 저항이 높은 비정질 상태로 구분된다. 결정 상태는 데이터 0을 저장하며, 셋 상태라고 한다. 비정질 상태는 데이터 1을 저장하며, 리셋 상태라고 한다. 한편, 메모리 셀은 결정 상태와 비정질 상태의 중간에 복수의 중간 상태들(intermediate states)을 가질 수 있다. 이와 같은 멀티 레벨 셀(MLC)은 하나의 메모리 셀에 2 비트 이상의 데이터들을 저장할 수 있다. 상기 저항 소자(Rp)의 일단은 BJT의 에미터(E)에 연결된다. 상기 저항 소자(Rp)의 타단은 비트라인들(BL1,BL2,...BLm)에 연결된다. 상기 BJT의 콜렉터(C)는 리버스 바이어스 회로(80)에 연결된다. 메모리 셀 어레이(10)의 비트라인들(BL1,BL2,...BLm)과 워드라인들(WL1,WL2,...WLn)이 교차하는 지점에 상기 메모리 셀들(MC)이 배치될 수 있다.
상기 어드레스 버퍼(30)는 외부 어드레스(ADDR)를 입력받아, 어드레스 디코더(20)로 제공한다. 상기 어드레스 디코더(20)는 워드 라인들(WL1,WL2,...WLn)을 통해 메모리 셀 어레이(10)와 연결된다. 상기 어드레스 디코더(20)는 외부 어드레스(ADDR)를 디코드하고, 선택된 워드 라인(WL)으로 바이어스 전압을 제공한다. 또한, 상기 어드레스 디코더(20)는 비트 라인을 선택하기 위한 선택 신호(Yi)를 발생한다. 상기 선택 신호(Yi)는 칼럼 선택 회로(40)로 제공된다.
상기 칼럼 선택 회로(40)는 상기 비트 라인들(BL1,BL2,...BLm)을 통해 상기 메모리 셀 어레이(10)와 연결된다. 상기 칼럼 선택 회로(40)는 어드레스 디코더(20)로부터 제공되는 선택신호(Yi)에 응답하여 비트 라인을 선택한다. 상기 칼럼 선택 회로(40)는 선택 신호(Yi)에 응답하여, 쓰기 동작 시에는 비트 라인들(BL1,BL2,...BLm)과 데이터 라인(DL)을 연결하고, 읽기 동작 시에는 비트 라인들(BL1,BL2,...BLm)과 감지 라인(SL)을 연결한다. 쓰기 드라이버(50)는 펄스 제어 신호를 입력받고, 데이터 라인(DL)으로 프로그램 전류(program current)를 제공할 수 있다. 펄스 제어 신호는 제어 로직(70)으로부터 제공될 수 있다. 프로그램 펄스는 메모리 셀을 데이터 0으로 프로그램하기 위한 셋 전류(set current)와, 데이터 1로 프로그램하기 위한 리셋 전류(reset current)를 포함할 수 있다. 쓰기 드라이버(50)는 소거 동작 시에 펄스 제어 신호에 응답하여 메모리 셀 어레이(10) 내의 모든 메모리 셀을 백그라운드 데이터(background data)로 소거할 수 있다. 여기에서, 백그라운드 데이터는 0 (또는 셋 상태)일 수도 있고, 1 (또는 리셋 상태)일 수도 있다. 즉, 쓰기 드라이버(50)는 소거 동작 시에 모든 메모리 셀을 데이터 0 또는 데이터 1 중 어느 하나로 소거한다.
한편, 쓰기 드라이버(50)는 프로그램 동작 시에 펄스 제어 신호에 응답하여 메모리 셀 어레이(10) 내의 선택된 메모리 셀을 프로그램한다. 만약, 백그라운드 데이터가 0인 경우에 프로그램 데이터는 1이고, 백그라운드 데이터가 1인 경우에 프로그램 데이터는 0이다.
감지 증폭기(55)는 읽기 동작 시에 감지 라인(SL)의 전압과 기준 전압의 차이를 감지하여, 선택된 메모리 셀(MC)에 저장된 데이터를 읽어낸다. 여기에서, 기준 전압은 기준 전압 발생회로(미도시)로부터 제공된다. 감지 증폭기(55)는 제어 로직(70)으로부터 제공된 제어 신호에 응답하여 동작한다.
데이터 입출력 버퍼(60)는 입출력 단자(DQ)로부터 데이터를 입력받거나, 입출력 단자(DQ)로 데이터를 출력한다. 입출력 단자(DQ)의 수는 비휘발성 기억 장치(100)의 종류에 따라 달라진다. 데이터 입출력 버퍼(60)는 데이터 입출력 제어 신호에 응답하여 쓰기 드라이버(50)로 데이터를 제공하거나, 감지 증폭기(55)에서 읽은 데이터를 외부로 출력한다. 데이터 입출력 제어 신호는 제어 로직(70)으로부터 제공된다.
제어 로직(70)은 외부에서 제어신호(CRTL)를 입력받아 비휘발성 기억 장치(1)의 쓰기, 읽기, 소거 동작 등을 제어한다. 소거 동작 시에, 제어 로직(70)은 칩 소거 신호에 응답하여 펄스 제어 신호를 발생할 수 있다. 쓰기 드라이버(50)는 펄스 제어 신호에 응답하여 모든 메모리 셀을 백그라운드 데이터로 소거한다. 쓰기 동작 시에, 제어 로직(70)은 프로그램 신호에 응답하여 선택된 메모리 셀을 프로그램할 수 있다.
리버스 바이어스 회로(80)는 읽기 또는 쓰기 동작시 메모리 셀의 선택 소자인 BJT의 베이스(B)와 콜렉터(C) 사이에 리버스 바이어스 전압을 인가할 수 있다. 상기 리버스 바이어스 회로(80)는 제어 로직(70)으로부터 동작 신호를 입력받아, 메모리 셀 어레이 전체 또는 일부의 BJT들의 베이스(B)와 콜렉터(C) 사이에 리버스 바이어스 전압을 인가할 수 있다.
읽기 동작을 위하여, 소정의 워드라인에 선택 전압이 인가될 수 있다. 이어서, 비트라인들(BL1,BL2,... BLm)이 차례로 선택되면서, 상기 소정의 워드라인과 상기 비트라인들의 교점에 배치된 메모리 셀의 저항 소자의 저항 상태를 판독할 수 있다. 상기 워드라인은 도핑된 반도체로 형성될 수 있다. 이 경우, 상기 워드라인의 내부 저항은 클 수 있다. 상기 워드라인의 내부 저항은 바이폴라 트랜지스터의 베이스 저항을 구성할 수 있다. 상기 워드라인과 상기 비트라인들(BL1, BL2, ... BLm)의 교점에 배치된 메모리 셀들은 서로 다른 베이스 저항을 가질 수 있다. 때문에 상기 비트라인들에 흐르는 전류의 양이 서로 다를 수 있다. 특히, 상기 워드라인에 흐르는 베이스 전류가 많은 경우, 상기 베이스 저항의 문제는 더욱 심각하다. 따라서, 상기 리버스 바이어스 회로(80)는 상기 BJT의 베이스(B)와 콜렉터(C) 사이에 리버스 바이어스를 인가하여 베이스 전류의 양을 감소시킬 수 있다.
상기 비휘발성 기억 장치는 재생(읽기)/기록 모드 및 준비 모드(standby mode)를 포함할 수 있다. 상기 재생(읽기)/기록 모드의 경우, 상기 쓰기 드라이버(50) 또는 감지 증폭기(55)는 선택된 메모리 셀에 데이터를 저장하거나 저장된 데이터를 읽어낼 수 있다. 준비 모드(standby mode)의 경우, 상기 쓰기 드라이버(50) 또는 감지 증폭기(55)는 메모리 셀에 어떠한 동작도 수행하지 않을 수 있다. 재생(읽기)/기록 모드에서 상기 리버스 바이어스 회로(80)는 상기 콜렉터와 상기 베이스 사이에 리버스 바이어스를 인가할 수 있다. 또한, 준비 모드(standby mode)에서 상기 리버스 바이어스 회로는 상기 콜렉터와 상기 베이스 사이에 영 전압(zero volt)를 인가할 수 있다. 이에 따라, 상기 비휘발성 기억 장치는 소모전력을 감소시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 2를 참조하면, 비휘발성 기억 장치(1)는 메모리 셀 어레이(10), 어드레스 디코더(20), 어드레스 버퍼(30), 칼럼 선택 회로(40), 쓰기 드라이버(50), 감지 증폭기(55), 데이터 입출력 버퍼(60), 제어 로직(70), 그리고 리버스 바이어스 회로(80)를 포함한다. 도 1에서 설명한 것과 중복되는 설명은 생략한다.
상기 메모리 셀 어레이가 블록 단위로 구분될 수 있다. 상기 리버스 바이어스 회로(80)는 선택된 블록의 BJT들의 베이스(B)와 콜렉터(C) 사이에 리버스 바이어스 전압을 인가할 수 있다. 재생/쓰기 동작시, 상기 바이폴라 트랜지스터의 에미터와 베이스에는 순방향(forward bias) 전압이 인가될 수 있고, 상기 바이폴라 트랜지스터의 베이스와 콜렉터에는 역방향(revese bias) 전압이 인가될 수 있다.
리버스 바이어스 회로(80)는 복수의 서브 리버스 바이어스 회로(82a,82b,..82c)를 포함할 수 있다. 리버스 바이어스 라인(RBL1)은 서브 리버스 바이어회로(82a)와 워드라인(WL1)에 연결된 BJT들의 콜렉터들(C)을 전기적으로 연결할 수 있다. 상기 서브 바이어스 회로(82a)는 상기 워드라인(WL1)에 연결된 BJT들의 베이스(B)와 콜렉터(C) 사이에 리버스 바이어스를 인가할 수 있다. 이에 따라, 센스 마진이 증가할 수 있다. 설명의 편의상, 도 2는 워드라인 마다 각각의 서브 리버스 바이어스 회로가 배치되는 구조를 나타내고 있다. 어드레스 디코더(20)와 상기 리버스 바이어스 회로(80)는 전기적으로 연결될 수 있다. 이에 따라, 상기 서브 리버스 바이어스 회로는 소정의 어드레스가 선택된 경우, 동작할 수 있다.
본 발명의 변형된 실시예에 따르면, 하나의 서브 리버스 바이어스 회로(82)는 복수의 워드라인들 마다 배치될 수 있다. 이에 따라, 본 발명에 따른 비휘발성 기억 장치의 집적도가 증가할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 비휘발성 기억 장치를 나타내는 도면들이다. 도 3a는 평면도이고, 도 3b는 도 3a의 I-I' 선에 따른 단면도이고, 도 3c는 도 3a의 II-II' 선에 따른 단면도이다.
도 3a 내지 도 3c를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 기억 장치는 제1 도전형의 반도체 기판(100), 상기 반도체 기판(100)에 배치된 상기 제1 도전형과 다른 제2 도전형을 갖는 딥웰 영역(102), 상기 딥웰 영역(102) 상에 배치되고 상기 제2 도전형을 갖는 복수개의 평행한 워드라인들(106), 상기 딥웰 영역(102)과 상기 워드라인들(106) 사이에 개재되고 제1 도전형을 갖는 중간웰 영역(104)을 포함한다. 또한, 상기 비휘발성 기억 장치는 상기 워드라인들(106)의 각각의 상부면 상에 상기 워드라인들(106)의 길이 방향으로 배열되되 제2 도전형을 갖는 제1 반도체 패턴들(110), 상기 제1 반도체 패턴 상에 적층되되 제1 도전형을 갖는 제2 반도체 패턴들(112)을 포함할 수 있다. 또한, 상기 비휘발성 기억 장치는 상기 워드라인들(106) 사이의 갭 영역들, 상기 제1 반도체 패턴들(110) 사이의 갭 영역들, 및 제2 반도체 패턴들(112) 사이의 갭 영역들을 채우는 소자 절연막(108), 및 상기 제2 반도체 패턴들에 각각 전기적으로 연결되는 저항 소자들(Rp)을 포함한다.
상기 반도체 기판(100)은 제1 도전형을 가질 수 있다. 상기 제1 도전형은 P형일 수 있다. 상기 반도체 기판(100)은 실리콘 기판 또는 실리콘 게리마늄 기판일 수 있다. 상기 반도체 기판(100)은 셀 영역(미도시) 및 주변회로 영역(미도시)을 포함할 수 있다. 상기 주변회로 영역에는 리버스 바이어스 회로 및 제어 로직 등이 배치될 수 있다. 상기 주변회로 영역은 MOS(metal oxide semiconductor) 트랜지스터들을 포함할 수 있다. 상기 주변회로 영역은 반도체 기판에 NMOS 및 PMOS를 포함할 수 있다. 이에 따라, 상기 NMOS는 P웰(P Well) 상에 형성될 수 있고, 상기 PMOS는 N 웰 상에 형성될 수 있다.
상기 딥웰 영역(102)은 상기 반도체 기판(100)의 상기 제1 도전형과 다른 제2 도전형을 갖는다. 상기 딥웰(deep well) 영역(102)은 셀 영역에만 형성될 수 있다. 이에 따라, 상기 딥웰 영역(102)은 상기 주변회로 영역과 전기적으로 분리될 수 있다. 상기 딥웰 영역(102)은 상기 반도체 기판(100)에 포토레지스트 패턴을 마스크로 제2 도전형의 불술물을 이온 주입하여 형성할 수 있다.
상기 중간웰 영역(104)은 상기 딥웰 영역(102) 상에 배치될 수 있다. 상기 중간 웰 영역(104)은 상기 반도체 기판(100)에 포토 레지스트 패턴을 마스크로 제1 도전형의 불순물을 이온 주입하여 형성할 수 있다. 상기 중간 웰 영역(104)은 상기 셀 영역에 형성되며, 상기 딥웰 영역(102)과 중첩되게 배치될 수 있다. 구체적으로, 평면도 상에서, 상기 중간 웰 영역(104)은 상기 딥웰 영역(102) 내에 배치될 수 있다. 상기 중간웰 영역(104)은 BJT의 콜렉터(C)가 될 수 있다.
상기 워드라인들(106)은 상기 반도체 기판(100)에서 열 방향으로 연장될 수 있다. 상기 워드라인들(106)은 제2 도전형을 가질 수 있다. 상기 워드라인들(106)은 상기 반도체 기판(100)에 이온 주입 공정 또는 확산 공정(diffusion process)을 이용하여 형성할 수 있다. 상기 워드라인들(106)은 고농도로(heavy) 도핑될 수 있 다. 평면도 상에서, 상기 워드라인들(106)은 상기 중간 웰 영역(104) 내부에 중첩되도록 배치될 수 있다. 상기 중간 웰 영역(104)은 상기 딥웰 영역(102)과 워드라인들(106) 사이에 개재될 수 있다.
상기 제1 반도체 패턴들(110)은 상기 워드라인들(106)의 각각의 상부면 상에 상기 워드라인들(106)의 길이 방향으로 배열될 수 있다. 상기 제1 반도체 패턴(110)은 제2 도전형을 가질 수 있다. 상기 제1 반도체 패턴들(110)은 상기 워드라인들(106) 상에 상기 워드라인들(106)의 길이 방향으로 일정한 간격을 가지고 아일랜드 형태로 배치될 수 있다. 상기 제1 반도체 패턴들(110)은 선택적 에피탁시얼 성장(selectively epitaxial growth, SEG) 기술을 이용하여 성장될 수 있다. 상기 제1 반도체 패턴들(110)은 상기 반도체 기판(100)과 같은 물질에 한정되는 것은 아니다. 상기 제1 반도체 패턴들(110)은 저농도로 도핑(lightly doping)될 수 있다. 상기 제1 반도체 패턴들(110) 및 상기 워드라인들(106)은 BJT의 베이스(B)가 될 수 있다. 상기 제1 반도체 패턴(110)은 선택적 에피탁시얼 성장 동시에 인시츄(in situ) 도핑거나 또는 이온 주입에 의하여 도핑될 수 있다.
상기 제2 반도체 패턴들(112)은 상기 제1 반도체 패턴들(110) 상에 적층될 수 있다. 상기 제2 반도체 패턴들(112)의 측면은 상기 제1 반도체 패턴들(110)의 측면과 정렬될 수 있다. 상기 제2 반도체 패턴들(112)은 선택적 에피탁시얼 성장(selectively epitaxial growth, SEG) 기술을 이용하여 성장될 수 있다. 상기 제2 반도체 패턴들(112)은 상기 반도체 기판(100)과 같은 물질에 한정되는 것은 아니다. 상기 제2 반도체 패턴(112)은 제1 도전형을 가질 수 있다. 상기 제2 반도체 패 턴(112)은 선택적 에피탁시얼 성장 동시에 인시츄(in situ) 도핑거나 또는 이온 주입에 의하여 도핑될 수 있다. 상기 제2 반도체 패턴들(112)은 고농도로 도핑(heavy doping)될 수 있다. 상기 제2 반도체 패턴들(112)은 BJT의 에미터(E)가 될 수 있다. 상기 제1 반도체 패턴들(110) 및 상기 제2 반도체 패턴들(110)을 형성하는 방법은 상술한 선택적 에피탁시얼 성장에 한정되는 것은 아니며, 다양하게 변형될 수 있다.
도전성 플러그들(114)는 상기 제2 반도체 패턴들(112) 상에 배치될 수 있다. 상기 도전성 플러그들(114)의 측면은 상기 제2 반도체 패턴들(112)의 측면과 정렬할 수 있다. 상기 도전성 플러그들(114)은 상기 제2 반도체 패턴들(112)과 옴익 콘택(ohmic contact)을 형성할 수 있다. 상기 도전성 플러그들(114)은 금속 실리사이드, 베리어 메탈, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 도전성 플러그들(14)은 본 발명의 필수 구성요소는 아닐 수 있다.
상기 소자 절연막(108)은 상기 워드라인들(106) 사이의 갭 영역들, 상기 제1 반도체 패턴들(110) 사이의 갭 영역들, 및 제2 반도체 패턴들(112) 사이의 갭 영역들을 채울 수 있다. 상기 소자 절연막(108)의 상부면은 평탄화될 수 있다. 상기 소자 절연막(108)의 상부면은 상기 도전성 플러그들(114)의 상부면과 일치할 수 있다. 상기 소자 절연막(108)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다. 단면도 상에서, 상기 소자 절연막(108)의 하부면은 상기 워드라인들(106) 사이의 영역에서 상기 중간 웰 영역(104)과 접촉할 수 있다. 이에 따라, 상기 워드라인들(106)은 서로 전기적으로 분리될 수 있다. 평 면도 상에서, 상기 소자 절연막(108)은 상기 워드라인들(106)의 일단과 상기 중간웰 영역(104) 사이에 개재될 수 있다.
본 발명의 변형된 실시예에 따르면, 평면도 상에서, 상기 워드라인들(106)의 일단과 상기 중간웰 영역(104) 사이에 배치되는 상기 소자 절연막(108)은 제거될 수 있다. 이 경우에는 상기 워드라인들(106)과 상기 중간웰 영역(104)은 PN 접합 포텐셜 장벽(PN junction potential bairrier)으로 전기적으로 서로 분리될 수 있다.
하부 층간 절연막(116)은 상기 도전성 플러그들(114) 및 상기 소자 절연막(108) 상에 배치될 수 있다. 상기 하부 층간 절연막(116)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
상기 저항 소자(Rp)는 상변화 저항 소자, 자기 저항 소자, 및 기타 가변 저항 중에서 적어도 하나일 수 있다. 상변화 저항 소자인 경우에 대하여 설명한다. 다른 저항 소자의 경우에도 유사하게 적용될 수 있어, 이에 대한 구체적인 설명은 생략한다. 상기 저항 소자(Rp)는 하부 전극(118), 상변화 물질 패턴(120), 상부 전극(122)를 포함할 수 있다. 상기 하부 전극(118) 또는 상기 상부 전극(122)은 상기 상변화 물질 패턴(120)의 저항 상태를 변화시키는 가열체(heater)로서 사용될 수 있다. 상기 하부 전극(118)이 상기 가열체로 사용되는 경우, 상기 하부 전극(118)의 단면적은 상기 상부 전극(122)의 단면적 보다 작을 수 있다.
상기 하부 전극(118)은 상기 하부 층간 절연막(116) 내에 배치될 수 있다. 상기 하부 전극(118)의 상부면은 상기 하부 층간 절연막(116)의 상부면과 일치할 수 있다. 상기 하부 전극(118)은 상기 하부 층간 절연막(116) 내에 콘택홀(미도시)을 형성하고, 상기 콘택홀을 채우는 하부 전극막(미도시)을 증착하고 평탄화하여 형성할 수 있다.
상기 하부 전극(118)은 ALD(atomic layer deposition), MO-CVD(metal organic chemical vapor deposition), Thermal CVD, Biased CVD, Plasma CVD 및 ECR CVD 중의 한가지를 사용하여 형성될 수 있다. 이 실시예에 따르면, 상기 하부 전극(118)의 두께는 대략 1nm 내지 20nm일 수 있다. 또한, 상기 하부 전극(118)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다.
상기 상변화 물질 패턴(120)은 상기 하부 전극(118) 상에 배치된다. 상기 상변화 물질 패턴(120)은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 상변화 물질 패턴(120)은 텔루리움(Te), 안티 몬(Sb) 및 게르마늄(Ge)의 삼원소로 이루어진 Ge2Sb2Te5(GST)일 수 있다. 이 경우, 저항 증가에 의한 소모 전력을 최소화하기 위하여, 상기 상부 전극(122) 및 상기 하부 전극(118)은 상기 상변화 물질 패턴(120)보다 작은 단면적을 가질 수 있다. 상기 상변화 물질 패턴(120)의 주위에는 보호막(미도시)이 형성될 수 있다. 상기 보호막은 상기 상변화 물질 패턴과 하부 층간 절연 및/또는 중간 층간 절연막 사이의 확산을 방지하는 기능을 수행할 수 있다.
상부 전극(122)는 상기 상변화 물질 패턴(120) 상에 배치된다. 상기 상부 전극(122)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 상부 전극(112)은 티타늄 질화막으로 형성된다. 상기 상부 전극(112)의 상부에는 워드라인들(106)을 가로지르는 비트 라인들(BL,124)이 배치될 수 있다.
비트라인 콘택 플러그(미도시)는 상기 상부 전극(122) 상에 배치될 수 있다. 이에 따라, 상기 저항 소자(Rp)의 타단은 비트라인들(124)에 전기적으로 연결될 수 있다. 상기 비트라인 콘택 플러그는 금속 실리사이드, 베리어 메탈, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인 콘택 플러그는 본 발명의 필수 구성요소는 아니다. 즉, 상기 비트라인 콘택 플러그가 제거된 경우에는 상기 상부 전극(122)은 상기 비트라인(124)과 직접 접촉할 수 있다.
중간 층간 절연막(126)은 상기 상변화 물질 패턴들(120) 사이의 갭 영역, 상기 상부 전극들(122) 사이의 갭 영역을 채울 수 있다. 상기 중간 층간 절연막(126)은 복층 구조를 가질 수 있다. 상기 중간 층간 절연막의 상부면은 평탄화될 수 있다. 상기 중간 층간 절연막(126)은 실리콘산화막, 실리콘산화질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
비트라인들(124)은 상기 상부전극(122) 상에 상기 워드라인들(106)을 가로지르도록 배치될 수 있다. 상기 비트라인들(124)은 금속 실리사이드, 금속, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(124)은 칼럼 선택 회로(40)에 연결될 수 있다.
상부 층간 절연막(128)은 상기 비트라인들(124) 사이의 갭 영역 및 상기 비트라인(124)의 상부면을 채울 수 있다. 상기 상부 층간 절연막(128)의 상부면은 평탄화될 수 있다. 상기 상부 층간 절연막(128)은 실리콘산화막, 실리콘산화질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
워드라인 콘택 플러그(WC, 130)는 상기 소자 절연막(108), 하부 층간 절연막(116), 중간 층간 절연막(126), 및 상부 층간 절연막(128)을 관통하여 상기 워드라인(106) 상에 배치될 수 있다. 상기 워드라인들(106) 각각은 워드라인 콘택 플러 그(130)를 통하여 금속 배선(미도시)으로 연결될 수 있다. 상기 워드라인 콘택 플러그(130)는 상기 워드라인들(106)의 일단에 배치될 수 있다. 상기 워드라인 콘택 플러그(130)는 도핑된 폴리실리콘, 금속, 금속 화합물, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인 콘택 플러그(130)는 랜딩 패드(미도시)를 더 포함할 수 있다. 상기 워드라인들(106)은 상기 금속 배선을 통하여 어드레스 디코더(20)에 전기적으로 연결될 수 있다.
중간웰 콘택 플러그(MWC,134)는 평면도 상에서 상기 중간 웰 영역(104)의 가장자리에 배치될 수 있다. 중간웰 콘택 플러그(134)는 상기 소자 절연막(108), 하부 층간 절연막(116), 중간 층간 절연막(126), 및 상부 층간 절연막(128)을 관통하여 상기 중간 웰 영역(104) 상에 배치될 수 있다. 상기 중간 웰 콘택 플러그(134)는 금속 배선을 통하여 리버스 바이어스 회로에 연결될 수 있다. 상기 중간 웰 콘택 플러그(134)는 도핑된 폴리실리콘, 금속, 금속 화합물, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 중간 웰 콘택 플러그(134)는 랜딩 패드(미도시)를 더 포함할 수 있다. 불순물 영역(132)은 상기 중간 웰 콘택 플러그(134)와 상기 중간 웰 영역(104)사이에 배치되어 옴익 콘택을 형성할 수 있다. 상기 중간 웰 영역(104)은 상기 중간웰 콘택 플러그(134)를 통하여 리버스 바이어스 회로에 연결될 수 있다. 상기 라비스 바이어스 회로는 BJT의 베이스와 콜렉터 사이에 리버스 바이어스를 인가할 수 있다.
딥웰 콘택 플러그(DWC,138)는 평면도 상에서 상기 딥웰 영역(102)의 가장자리에 배치될 수 있다. 상기 딥웰 콘택 플러그(138)는 상기 소자 절연막(108), 하부 층간 절연막(116), 중간 층간 절연막(126), 및 상부 층간 절연막(128)을 관통하여 상기 딥웰 영역(102) 상에 배치될 수 있다. 상기 딥웰 콘택 플러그(138)는 금속 배선을 통하여 전원회로(미도시)에 연결될 수 있다. 상기 전원회로는 상기 딥웰 영역(102)에 바이어스를 인가할 수 있다. 이에 따라, 상기 딥웰 영역(102)이 배치되는 셀 영역은 주변회로 영역에 간섭을 주지않고 독립적으로 동작할 수 있다. 상기 딥웰 영역(102)과 상기 중간 웰 영역(104)은 전기적으로 리버스 바이어스가 인가될 수 있다. 불순물 영역(136)은 상기 딥웰 콘택 플러그(138)와 상기 딥웰 영역(102)사이에 배치되어 옴익 콘택을 형성할 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치를 나타내는 도면들이다. 도 4a는 평면도이고, 도 4b는 도 4a의 III-III' 선에 따른 단면도이고, 도 4c는 도 4a의 IV-IV' 선에 따른 단면도이다.
도 4a 내지 도 4c를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 기억 장치는 제1 도전형의 반도체 기판(100), 상기 반도체 기판(100)에 배치된 상기 제1 도전형과 다른 제2 도전형을 갖는 딥웰 영역(102), 상기 딥웰 영역(102) 상에 배치되고, 상기 제2 도전형을 갖는 복수개의 평행한 워드라인들(106), 상기 딥웰 영역(102)과 상기 워드라인들(106) 사이에 개재되고 제1 도전형을 갖는 중간웰 패턴들(105)을 포함한다. 또한, 상기 비휘발성 기억 장치는 상기 워드라인들(106)의 상부면 상에 상기 워드라인들(106)의 길이 방향으로 배열되되 제2 도전형을 갖는 제1 반도체 패턴들(110), 상기 제1 반도체 패턴(110) 상에 적층되되, 제1 도전형을 갖는 제2 반도체 패턴들(112)을 포함한다. 또한, 상기 비휘발성 기억 장치는 상기 중간웰 패턴들(105) 사이의 갭 영역들, 상기 워드라인들(106) 사이의 갭 영역들, 상기 제1 반도체 패턴들(110) 사이의 갭 영역들, 및 제2 반도체 패턴들(112) 사이의 갭 영역들을 채우는 소자 절연막(108), 및 상기 제2 반도체 패턴들(112)에 각각 전기적으로 연결되는 저항 소자들(Rp)을 포함한다.
상기 반도체 기판(100)은 제1 도전형을 가질 수 있다. 상기 제1 도전형은 P형일 수 있다. 상기 반도체 기판(100)은 실리콘 기판 또는 실리콘 게르마늄 기판일 수 있다. 상기 반도체 기판(100)은 셀 영역(미도시) 및 주변회로 영역(미도시)을 포함할 수 있다. 상기 주변회로 영역에는 리버스 바이어스 회로 및 제어 로직 등이 배치될 수 있다. 상기 주변회로 영역은 MOS(metal oxide semiconductor) 트랜지스터들을 포함할 수 있다. 상기 주변회로 영역은 상기 반도체 기판에 NMOS 및 PMOS를 포함할 수 있다. 이에 따라, 상기 NMOS는 P웰(P Well) 상에 형성될 수 있고, 상기 PMOS는 N 웰 상에 형성될 수 있다.
상기 딥웰 영역(102)은 상기 반도체 기판(100)의 상기 제1 도전형과 다른 제2 도전형을 갖는다. 상기 딥웰(deep well) 영역(102)은 셀 영역에만 형성될 수 있다. 이에 따라, 상기 딥웰 영역(102)은 상기 주변회로 영역과 전기적으로 분리될 수 있다. 상기 딥웰 영역은 상기 반도체 기판(100)에 포토레지스트 패턴을 마스크로 제2 도전형의 불술물을 이온 주입하여 형성할 수 있다.
상기 중간웰 패턴들(105)은 상기 딥웰 영역(102) 상에 배치될 수 있다. 상기 중간 웰 패턴들(105)은 평행하게 열방향으로 연장될 수 있다. 상기 중간웰 패턴들(105)은 상기 반도체 기판(100)에 포토레지스트 패턴을 마스크로 제1 도전형의 불순물을 이온 주입될 수 있다. 상기 중간 웰 패턴들(105)은 상기 셀 영역에 형성되며, 상기 딥웰 영역(102)과 중첩되게 배치될 수 있다. 구체적으로, 평면도 상에서, 상기 중간 웰 패턴들(105)은 상기 딥웰 영역(102) 내에 배치될 수 있다. 상기 중간웰 패턴들(105)은 BJT의 콜렉터(C)가 될 수 있다.
상기 워드라인들(106)은 상기 반도체 기판(100)에서 열 방향으로 연장될 수 있다. 상기 워드라인들(106)은 제2 도전형을 가질 수 있다. 상기 워드라인들(106)은 상기 반도체 기판(100)에 이온 주입 공정 또는 확산 공정(diffusion process)을 이용하여 형성할 수 있다. 상기 워드라인들(106)은 고농도로(heavy) 도핑될 수 있다. 평면도 상에서, 상기 워드라인들(106)은 상기 중간 웰 패턴들과 중첩되도록 배치될 수 있다. 상기 중간 웰 패턴들(105)의 행 방향의 측면은 워드라인들(106)의 측면과 정렬될 수 있다. 상기 중간 웰 패턴들(105)은 상기 워드라인들(106)과 상기 딥웰 영역(102)사이에 개재된다. 상기 워드라인들(106)은 BJT의 베이스(B)의 역활을 수행할 수 있다.
상기 제1 반도체 패턴들(110)은 상기 워드라인들(106)의 각각의 상부면 상에 상기 워드라인들(106)의 길이 방향으로 배열될 수 있다. 상기 제1 반도체 패턴(110)은 제2 도전형을 가질 수 있다. 상기 제1 반도체 패턴들(110)은 상기 워드라인들(106) 상에 상기 워드라인들(106)의 길이 방향으로 일정한 간격을 가지고 아일랜드 형태로 배치될 수 있다. 상기 제1 반도체 패턴들(110)은 선택적 에피탁시얼 성장(selectively epitaxial growth, SEG) 기술을 이용하여 성장될 수 있다. 상기 제1 반도체 패턴들(110)은 상기 반도체 기판(100)과 같은 물질에 한정되는 것은 아 니다. 상기 제1 반도체 패턴들(110)은 저농도로 도핑(lightly doping)될 수 있다. 상기 제1 반도체 패턴들(100) 및 상기 워드라인들(106)은 BJT의 베이스(B)가 될 수 있다. 상기 제1 반도체 패턴(110)은 선택적 에피탁시얼 성장 동시에 인시츄(in situ) 도핑거나 또는 이온 주입에 의하여 도핑될 수 있다.
상기 제2 반도체 패턴들(112)은 상기 제1 반도체 패턴들(110) 상에 적층될 수 있다. 상기 제2 반도체 패턴들(112)의 측면은 상기 제1 반도체 패턴들(110)의 측면과 정렬될 수 있다. 상기 제2 반도체 패턴들(112)은 선택적 에피탁시얼 성장(selectively epitaxial growth, SEG) 기술을 이용하여 성장될 수 있다. 상기 제2 반도체 패턴들(112)은 상기 반도체 기판(100)과 같은 물질에 한정되는 것은 아니다. 상기 제2 반도체 패턴들(112)은 제1 도전형을 가질 수 있다. 상기 제2 반도체 패턴들(112)은 선택적 에피탁시얼 성장 동시에 인시츄(in situ) 도핑거나 또는 이온 주입에 의하여 도핑될 수 있다. 상기 제2 반도체 패턴들(112)은 고농도로 도핑(heavy doping)될 수 있다. 상기 제2 반도체 패턴들(112)은 BJT의 에미터(E)가 될 수 있다. 상기 제1 반도체 패턴들(110) 및 상기 제2 반도체 패턴들(112)을 형성하는 방법은 상술한 선택적 에피탁시얼 성장에 한정되는 것은 아니며, 다양하게 변형될 수 있다.
도전성 플러그들(114)은 상기 제2 반도체 패턴들(112) 상에 배치될 수 있다. 상기 도전성 플러그들(114)의 측면은 상기 제2 반도체 패턴들(112)의 측면과 정렬할 수 있다. 상기 도전성 플러그들(114)는 상기 제2 반도체 패턴들(112)과 옴익 콘택(ohmic contact)을 형성할 수 있다. 상기 도전성 플러그들(114)는 금속 실리사이 드, 베리어 메탈, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 도전성 플러그들(114)는 본 발명의 필수 구성요소는 아닐 수 있다.
상기 소자 절연막(108)은 상기 중간 웰 패턴들(105) 사이의 갭 영역들, 상기 워드라인들(106) 사이의 갭 영역들, 상기 제1 반도체 패턴들(110) 사이의 갭 영역들, 및 제2 반도체 패턴들(112) 사이의 갭 영역들을 채울 수 있다. 상기 소자 절연막(108)의 상부면은 평탄화될 수 있다. 상기 소자 절연막(108)의 상부면은 상기 도전성 플러그들(114)의 상부면과 일치할 수 있다. 상기 소자 절연막(108)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다. 단면도 상에서, 상기 소자 절연막(108)의 하부면은 상기 워드라인들 사이의 영역에서 상기 딥웰 영역(102)과 접촉할 수 있다. 이에 따라, 상기 워드라인들(106) 및 상기 중간 웰 패턴(105)은 서로 전기적으로 분리될 수 있다. 도 2c를 참조하면, 상기 중간 웰 패턴(105)은 리버스 바이어스 라인(RBL)일 수 있다. 평면도 상에서, 상기 워드라인들(106)의 일단과 상기 중간웰 패턴(105)은 서로 접촉할 수 있다.
하부 층간 절연막(116)은 상기 도전성 플러그들(114) 및 상기 소자 절연막(108) 상에 배치될 수 있다. 상기 하부 층간 절연막(116)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
상기 저항 소자(Rp)는 상변화 저항 소자, 자기 저항 소자, 및 기타 가변 저항 중에서 적어도 하나일 수 있다. 상변화 저항 소자인 경우에 대하여 설명한다. 다른 저항 소자의 경우에도 유사하게 적용될 수 있어, 이에 대한 구체적인 설명은 생략한다. 상기 저항 소자(Rp)는 하부 전극(118), 상변화 물질 패턴(120), 상부 전 극(122)을 포함할 수 있다. 상기 하부 전극(118) 또는 상기 상부 전극(120)은 상기 상변화 물질 패턴(120)의 저항 상태를 변화시키는 가열체(heater)로서 사용될 수 있다. 상기 하부 전극(118)이 상기 가열체로 사용되는 경우, 상기 하부 전극(118)의 단면적은 상기 상부 전극(122)의 단면적보다 작을 수 있다.
상기 하부 전극(118)은 상기 하부 층간 절연막(116) 내에 배치될 수 있다. 상기 하부 전극(118)의 상부면은 상기 하부 층간 절연막(116)의 상부면과 일치할 수 있다. 상기 하부 전극(118)은 상기 하부 층간 절연막(116) 내에 콘택홀(미도시)을 형성하고, 상기 콘택홀을 채우는 하부 전극막(미도시)을 증착하고 평탄화하여 형성할 수 있다.
상기 하부 전극(118)은 ALD(atomic layer deposition), MO-CVD(metal organic chemical vapor deposition), Thermal CVD, Biased CVD, Plasma CVD 및 ECR CVD 중의 한가지를 사용하여 형성될 수 있다. 이 실시예에 따르면, 상기 하부 전극(118)의 두께는 대략 1nm 내지 20nm일 수 있다. 또한, 상기 하부 전극(118)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 하부 전극(118)은 티타늄 질화막으로 형성된다.
상변화 물질 패턴(120)은 상기 하부 전극(118) 상에 배치될 수 있다. 상기 상변화 물질 패턴(120)은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 상변화 물질 패턴(120)은 텔루리움(Te), 안티몬(Sb) 및 게르마늄(Ge)의 삼원소로 이루어진 Ge2Sb2Te5(GST)일 수 있다. 이 경우, 저항 증가에 의한 소모 전력을 최소화하기 위하여, 상기 상부 전극(122) 및 상기 하부 전극(118)은 상기 상변화 물질 패턴(120)보다 작은 단면적을 가질 수 있다. 상기 상변화 물질 패턴(120)의 주위에는 보호막(미도시)이 형성될 수 있다. 상기 보호막은 상기 상변화 물질 패턴(120)과 하부 층간 절연막(116) 및/또는 중간 층간 절연막(126) 사이의 확산을 방지하는 기능을 수행할 수 있다.
상부 전극(122)은 상기 상변화 물질 패턴(120) 상에 배치될 수 있다. 상기 상부 전극(122)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 상부 전극(122)은 티타늄 질화막으로 형성된다. 상기 상부 전극(122)의 상부에는 워드라인들(106)을 가로지르는 비트 라인들(BL,124)이 배치될 수 있다.
비트라인 콘택 플러그(미도시)는 상기 상부 전극(122) 상에 배치될 수 있다. 이에 따라, 상기 저항 소자(Rp)의 타단은 비트라인(124)에 전기적으로 연결될 수 있다. 상기 비트라인 콘택 플러그는 금속 실리사이드, 베리어 메탈, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인 콘택 플러그는 본 발명의 필수 구성요소는 아니다. 즉, 상기 비트라인 콘택 플러그가 제거된 경우에는 상기 상부 전극(122)은 상기 비트라인(124)과 직접 접촉할 수 있다.
중간 층간 절연막(126)은 상기 상변화 물질 패턴들(120) 사이의 갭 영역, 상기 상부 전극들(122) 사이의 갭 영역을 채울 수 있다. 상기 중간 층간 절연막(126)은 복층 구조를 가질 수 있다. 상기 중간 층간 절연막(126)의 상부면은 평탄화될 수 있다. 상기 중간 층간 절연막(126)은 실리콘산화막, 실리콘산화질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
비트라인들(124)은 상기 상부전극(122) 상에 상기 워드라인들(106)을 가로지르도록 배치될 수 있다. 상기 비트라인들(124)은 금속 실리사이드, 금속, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(124)은 칼럼 선택 회로에 연결될 수 있다.
상부 층간 절연막(128)은 상기 비트라인들(124) 사이의 갭 영역 및 상기 비 트라인들(124)의 상부면을 채울 수 있다. 상기 상부 층간 절연막(128)의 상부면은 평탄화될 수 있다. 상기 상부 층간 절연막(128)은 실리콘산화막, 실리콘산화질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
워드라인 콘택 플러그(WC,130)는 상기 소자 절연막(108), 하부 층간 절연막(116), 중간 층간 절연막(126), 및 상부 층간 절연막(128)을 관통하여 상기 워드라인(106) 상에 배치될 수 있다. 상기 워드라인들(106) 각각은 워드라인 콘택 플러그(130)를 통하여 금속 배선(미도시)으로 연결될 수 있다. 상기 워드라인 콘택 플러그(130)는 상기 워드라인들(106)의 일단에 배치될 수 있다. 상기 워드라인 콘택 플러그(130)는 도핑된 폴리실리콘, 금속, 금속 화합물, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인 콘택 플러그(130)는 랜딩 패드(미도시)를 더 포함할 수 있다. 상기 워드라인들(106)은 상기 금속 배선을 통하여 어드레스 디코더에 전기적으로 연결될 수 있다.
중간 웰 콘택 플러그(MWC, 134)는 평면도 상에서 각각의 상기 중간 웰 패턴들(105)의 가장자리에 배치될 수 있다. 상기 중간웰 콘택 플러그(134)는 상기 소자 절연막(108), 하부 층간 절연막(116), 중간 층간 절연막(126), 및 상부 층간 절연막(128)을 관통하여 상기 중간 웰 패턴(105) 상에 배치될 수 있다. 상기 중간 웰 콘택 플러그(134)는 금속 배선을 통하여 리버스 바이어스 회로에 연결될 수 있다. 상기 중간 웰 콘택 플러그(134)는 도핑된 폴리실리콘, 금속, 금속 화합물, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 중간 웰 콘택 플러그(134)는 랜딩 패드(미도시)를 더 포함할 수 있다. 불순물 영역(132)은 상기 중간 웰 콘택 플 러그(134)와 상기 중간 웰 패턴들(105)사이에 배치되어 옴익 콘택을 형성할 수 있다.상기 중간 웰 패턴들(105)은 상기 중간웰 콘택 플러그(134)를 통하여 리버스 바이어스 회로에 연결될 수 있다. 상기 라비스 바이어스 회로는 BJT의 베이스와 콜렉터 사이에 리버스 바이어스를 인가할 수 있다.
딥웰 콘택 플러그(138)는 평면도 상에서 상기 딥웰 영역(102)의 가장자리에 배치될 수 있다. 상기 딥웰 콘택 플러그(138)는 상기 소자 절연막(108), 하부 층간 절연막(116), 중간 층간 절연막(126), 및 상부 층간 절연막(128)을 관통하여 딥웰 영역(102) 상에 배치될 수 있다. 상기 딥웰 콘택 플러그(138)는 금속 배선을 통하여 전원회로(미도시)에 연결될 수 있다. 상기 전원회로는 상기 딥웰 영역(102)에 바이어스를 인가할 수 있다. 이에 따라, 상기 딥웰 영역(102)이 배치되는 셀 영역은 주변회로 영역에 간섭을 주지않고 독립적으로 동작할 수 있다. 상기 딥웰 영역(102)과 상기 중간 웰 패턴들(105)은 전기적으로 리버스 바이어스가 인가될 수 있다. 불순물 영역(136)은 상기 딥웰 콘택 플러그(138)와 상기 딥웰 영역(102)사이에 배치되어 옴익 콘택을 형성할 수 있다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 장치를 나타내는 도면들이다. 도 5a는 평면도이고, 도 5b는 도 5a의 V-V' 선에 따른 단면도이고, 도 5c는 도 5a의 VI-VI' 선에 따른 단면도이다.
도 5a 내지 도 5c를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 기억 장치는 제1 도전형의 반도체 기판(200), 상기 반도체 기판(200)에 배치된 상기 제1 도전형과 다른 제2 도전형을 갖는 딥웰 영역(202), 상기 딥웰 영역(202) 상에 배치 되고 상기 제2 도전형을 갖는 복수개의 평행한 공통 베이스 라인들(210), 상기 딥웰 영역(202)과 상기 공통 베이스 라인들(210) 사이에 개재되고 제1 도전형을 갖는 중간웰 영역(204), 상기 공통 베이스 라인들(210)의 길이 방향으로 배열되고 제1 도전형을 갖는 에미터 반도체 영역들(212)을 포함한다.
또한, 본 발명의 비휘발성 기억 장치는 상기 에미터 반도체 영역들(212)에 인접하여 상기 공통 베이스 라인들(210)의 길이 방향으로 배열되고 상기 공통 베이스 라인들(210) 상에 배치되어 워드라인들(206)에 연결되는 워드라인 콘택 플러그들(230), 상기 공통 베이스 라인들(210) 사이의 갭 영역을 채우는 소자 절연막(208), 및 상기 에미터 반도체 영역들(212)에 각각 전기적으로 연결되는 저항 소자들(Rp)을 포함한다. 상기 중간웰 영역(204)은 BJT의 콜렉터(C)에 해당되고, 상기 에미터 영역(212)은 BJT의 에미터(E)에 해당되고, 상기 공통 베이스 라인들(210)은 BJT의 베이스(B)에 해당된다. 불순물 영역(231)은 상기 공통 베이스 라인과 같은 도전형으로 고농도로 도핑될 수 있다. 또한, 불순물 영역(231)은상기 워드라인 콘택 플러그들(230)와 상기 공통 베이스 라인들(206)의 옴익 콘택을 제공할 수 있다.
상기 반도체 기판(200)은 제1 도전형을 가질 수 있다. 상기 제1 도전형은 P형일 수 있다. 상기 반도체 기판(200)은 실리콘 기판 또는 실리콘 게르마늄 기판일 수 있다. 상기 반도체 기판(200)은 셀 영역(미도시) 및 주변회로 영역(미도시)을 포함할 수 있다. 상기 주변회로 영역에는 리버스 바이어스 회로 및 제어 로직등이 배치될 수 있다. 상기 주변회로 영역은 MOS(metal oxide semiconductor) 트랜지스 터들을 포함할 수 있다. 상기 주변회로 영역은 반도체 기판에 NMOS 및 PMOS를 포함할 수 있다. 이에 따라, 상기 NMOS는 P웰(P Well) 상에 형성될 수 있고, 상기 PMOS는 N 웰 상에 형성될 수 있다.
상기 딥웰 영역(202)은 상기 반도체 기판(200)의 상기 제1 도전형과 다른 제2 도전형을 갖는다. 상기 딥웰(deep well) 영역(202)은 셀 영역에만 형성될 수 있다. 이에 따라, 상기 딥웰 영역(202)은 상기 주변회로 영역과 전기적으로 분리될 수 있다. 상기 딥웰 영역(202)은 상기 반도체 기판(200)에 포토레지스트 패턴을 마스크로 제2 도전형의 불술물을 이온 주입하여 형성할 수 있다.
상기 중간웰 영역(204)은 상기 딥웰 영역(202) 상에 배치될 수 있다. 상기 중간 웰 영역(204)은 상기 반도체 기판(200)에 포토레지스트 패턴을 마스크로 제1 도전형의 불순물을 이온 주입하여 형성할 수 있다. 상기 중간 웰 영역(204)은 상기 셀 영역에 형성되며, 상기 딥웰 영역(202)과 중첩되게 배치될 수 있다. 구체적으로, 평면도 상에서, 상기 중간 웰 영역(204)은 상기 딥웰 영역(202) 내에 배치될 수 있다. 상기 중간웰 영역(204)은 BJT의 콜렉터(C)가 될 수 있다.
공통 베이스 라인들(210)은 상기 중간 웰 영역(204) 상에 배치된다. 상기 공통 베이스 라인들(210)은 상기 제2 도전형을 갖는다. 상기 공통 베이스 라인들(210)은 서로 평행하게 열방향으로 연장된다. 상기 공통 베이스 라인들(210) 상기 반도체 기판(200)에 이온 주입 공정 또는 확산 공정(diffusion process)을 이용하여 형성할 수 있다. 상기 공통 베이스 라인들(210)은 저농도로(lightly) 도핑될 수 있다. 평면도 상에서, 상기 공통 베이스 라인들(210)은 상기 중간 웰 영역(204) 에 중첩되도록 배치될 수 있다. 상기 중간 웰 영역(204)은 상기 딥웰 영역(202)과 상기 공통 베이스 라인들(210) 사이에 개재될 수 있다.
상기 에미터 반도체 영역들(212)은 상기 공동 베이스 라인들(210)의 길이 방향으로 일정한 간격을 두고 아일랜드 형태로 배열될 수 있다. 상기 에미터 반도체 영역들(212)은 제1 도전형이다. 상기 에미터 반도체 영역들(212)은 이온 주입 공정 또는 확산 공정을 이용하여 형성될 수 있다. 상기 에미터 반도체 영역들(212)은 고농도로 도핑(heavy doping)될 수 있다. 상기 에미터 반도체 영역들(212)은 BJT의 에미터(E)가 될 수 있다. 상기 에미터 반도체 영역들(212)의 상부면과 상기 공통 베이스 라인의 상부면(210)은 같은 높이일 수 있다.
상기 소자 절연막(208)은 상기 공통 베이스 라인들(210) 사이의 갭 영역들을 채울 수 있다. 상기 소자 절연막(208)은 복층 구조를 가질 수 있다. 예를 들어, 상기 소자 절연막(208)은 하부 소자 절연막(미도시) 및 상부 소자 절연막(미도시)을 포함할 수 있다. 상기 하부 소자 절연막은 상기 공통 베이스 라인들(210) 사이의 갭 영역들을 채우고, 상기 하부 소자 절연막의 상부면은 상기 공통 베이스 라인들의 상부면과 일치할 수 있다. 상부 소자 절연막은 상기 하부 절연막 상에 형성될 수 있다. 상기 소자 절연막(208)의 상부면은 평탄화될 수 있다. 상기 소자 절연막(208)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다. 단면도 상에서, 상기 소자 절연막(208)의 하부면은 상기 중간 웰 영역(204)과 접촉할 수 있다. 이에 따라, 상기 공통 베이스 라인들(210)은 서로 전기적으로 분리될 수 있다. 평면도 상에서, 상기 소자 절연막(208)은 상기 공통 베이스 라인(210)의 일단과 상기 중간 웰 영역(204) 사이에 개재될 수 있다.
본 발명의 변형된 실시예에 따르면, 평면도 상에서, 상기 공통 베이스 라인(210)의 일단과 상기 중간웰 영역(204) 사이에 배치되는 상기 소자 절연막(208)은 제거될 수 있다. 이 경우에는 상기 공통 베이스 라인(210)과 상기 중간웰 영역(204)은 PN 접합 포텐셜 장벽(PN junction potential bairrier)으로 전기적으로 서로 분리될 수 있다.
도전성 플러그들(214)은 상기 에미터 반도체 영역들(212) 상에 배치될 수 있다. 상기 도전성 플러그들(214)은 상기 소자 절연막(208) 내에 배치될 수 있다. 상기 도전성 플러그들(214)은 상기 에미터 반도체 영역들(212)과 옴익 콘택(ohmic contact)을 형성할 수 있다. 상기 도전성 플러그들(214)은 금속 실리사이드, 베리어 메탈, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 도전성 플러그들(214)은 본 발명의 필수 구성요소는 아닐 수 있다. 상기 도전성 플러그들(214)의 상부면은 상기 소자 분리막(208)의 상부면과 일치할 수 있다.
하부 층간 절연막(216)은 상기 도전성 플러그들(214) 및 상기 소자 절연막(208) 상에 배치될 수 있다. 상기 하부 층간 절연막(216)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
상기 저항 소자(Rp)는 상변화 저항 소자, 자기 저항 소자, 및 기타 가변 저항 중에서 적어도 하나일 수 있다. 상변화 저항 소자인 경우에 대하여 설명한다. 다른 저항 소자의 경우에도 유사하게 적용될 수 있어, 이에 대한 구체적인 설명은 생략한다. 상기 저항 소자(Rp)는 하부 전극(218), 상변화 물질 패턴(220), 상부 전 극(222)을 포함할 수 있다. 상기 하부 전극(218) 또는 상기 상부 전극(222)은 상기 상변화 물질 패턴(220)의 저항 상태를 변화시키는 가열체(heater)로서 사용될 수 있다. 상기 하부 전극(218)이 상기 가열체로 사용되는 경우, 상기 하부 전극(218)의 단면적은 상기 상부 전극(222)의 단면적보다 작을 수 있다.
상기 하부 전극(218)은 상기 하부 층간 절연막(216) 내에 배치될 수 있다. 상기 하부 전극(218)의 상부면은 상기 하부 층간 절연막(216)의 상부면과 일치할 수 있다. 상기 하부 전극(218)은 상기 하부 층간 절연막(216) 내에 콘택홀(미도시)을 형성하고, 상기 콘택홀을 채우는 하부 전극막(미도시)을 증착하고 평탄화하여 형성할 수 있다. 상기 하부 전극(218)은 ALD(atomic layer deposition), MO-CVD(metal organic chemical vapor deposition), Thermal CVD, Biased CVD, Plasma CVD 및 ECR CVD 중의 한가지를 사용하여 형성될 수 있다. 이 실시예에 따르면, 상기 하부 전극(218)의 두께는 대략 1nm 내지 20nm일 수 있다. 또한, 상기 하부 전극(218)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르 면, 상기 하부 전극(218)은 티타늄 질화막으로 형성된다.
상변화 물질 패턴(220)은 상기 하부 전극(218) 상에 배치될 수 있다. 상기 상변화 물질패턴(220)은 상기 하부 전극(218) 및/ 또는 하부 층간 절연막(216) 상에 배치될 수 있다. 상기 하부 전극(218)이 발열체로 사용되는 경우, 상기 상변화 물질패턴(220)의 단면적은 상기 하부 전극(218)의 단면적 보다 클 수 있다. 상기 상변화 물질 패턴(220)은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 상변화 물질 패턴(220)은 텔루리움(Te), 안티몬(Sb) 및 게르마늄(Ge)의 삼원소로 이루어진 Ge2Sb2Te5(GST)일 수 있다. 이 경우, 저항 증가에 의한 소모 전력을 최소화하기 위하여, 상기 상부 전극(222) 및 상기 하부 전극(218)은 상기 상변화 물질 패턴(220)보다 작은 단면적을 가질 수 있다. 상기 상변화 물질 패턴(220)의 주위에는 보호막(미도시)이 형성될 수 있다. 상기 보호막은 상기 상변화 물질 패턴(220)과 하부 층간 절연막(216) 및/또는 중간 층간 절연막 (226) 사이의 확산을 방지하는 기능을 수행할 수 있다.
상기 상부 전극(222)은 상기 상변화 물질 패턴(220) 상에 적층될 수 있다. 상기 상부 전극(222)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이 드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 상부 전극(222)은 티타늄 질화막으로 형성된다. 상기 상부 전극(222)의 상부에는 행 방향으로 연장되는 비트 라인들(BL,224)이 배치될 수 있다.
비트라인 콘택 플러그(미도시)는 상기 상부 전극(222) 상에 배치될 수 있다. 이에 따라, 상기 저항 소자의 일단은 비트라인(224)에 전기적으로 연결될 수 있다. 상기 비트라인 콘택 플러그는 금속 실리사이드, 베리어 메탈, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인 콘택 플러그는 본 발명의 필수 구성요소는 아니다. 즉, 상기 비트라인 콘택 플러그가 제거된 경우에는 상기 상부 전극(222)은 상기 비트라인(224)과 직접 접촉할 수 있다.
중간 층간 절연막(226)은 상기 상변화 물질 패턴들(220) 사이의 갭 영역, 상기 상부 전극들(222) 사이의 갭 영역을 채울 수 있다. 상기 중간 층간 절연막(226)은 복층 구조를 가질 수 있다. 상기 중간 층간 절연막(226)의 상부면은 평탄화될 수 있다. 상기 중간 층간 절연막(226)은 실리콘산화막, 실리콘산화질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
비트라인(224)은 상기 상부 전극(222) 상에 상기 워드라인(206)을 가로지르도록 배치될 수있다. 상기 비트라인(224)은 금속 실리사이드, 금속, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인(224)은 칼럼 선택 회로에 연 결될 수 있다.
상부 층간 절연막(228)은 상기 비트라인(224) 사이의 갭 영역 및 상기 비트라인(224)의 상부면을 채울 수 있다. 상기 상부 층간 절연막(228)의 상부면은 평탄화될 수 있다. 상기 상부 층간 절연막(228)은 실리콘산화막, 실리콘산화질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다.
워드라인 콘택 플러그(230)는 상기 소자 절연막(208), 하부 층간 절연막(216), 중간 층간 절연막(226), 및 상부 층간 절연막(228)을 관통하여 상기 공통 베이스 라인(210) 상에 배치될 수 있다. 상기 워드라인 콘택 플러그(230)는 상기 에미터 반도체 패턴들(212) 사이의 상기 공통 베이스 라인(210)에 배치될 수 있다. 상기 공통 베이스 라인(210)은 상기 워드라인 콘택 플러그(230)를 통하여 워드라인(206)으로 연결될 수 있다.
상기 워드 라인(206)은 열 방향으로 연장될 수 있다. 상기 워드라인(206)은 상기 상부 층간 절연막(228) 상에 배치될 수 있다. 상기 워드라인(206)은 금속 실리사이드, 금속, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인(206)은 어드레스 디코더에 전기적으로 연결될 수 있다. 상기 워드라인 콘택 플러그(230)는 도핑된 폴리실리콘, 금속, 금속 화합물, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인 콘택 플러그(230)는 랜딩 패드(미도시)를 더 포함할 수 있다. 불순물 영역(231)은 상기 공통 베이스라인(210)과 상기 워드라인 콘택 플러그(230) 사이에 배치되어 옴익 콘택을 형성할 수 있다.
중간웰 콘택 플러그(234)는 평면도 상에서 상기 중간 웰 영역(204)의 가장자 리에 배치될 수 있다. 중간웰 콘택 플러그(234)는 상기 소자 절연막(208), 하부 층간 절연막(216), 중간 층간 절연막(226), 및 상부 층간 절연막(228)을 관통하여 상기 중간 웰 영역(204) 상에 배치될 수 있다. 상기 중간 웰 콘택 플러그(234)는 금속 배선(미도시)을 통하여 리버스 바이어스 회로에 연결될 수 있다. 상기 중간 웰 콘택 플러그(234)는 도핑된 폴리실리콘, 금속, 금속 화합물, 베리어 메탈 중에서 적어도 하나를 포함할 수 있다. 상기 중간 웰 콘택 플러그(234)는 랜딩 패드(미도시)를 더 포함할 수 있다. 불순물 영역(232)은 상기 중간 웰 콘택 플러그(234)와 상기 중간 웰 영역(204)사이에 배치되어 옴익 콘택을 형성할 수 있다. 상기 중간 웰 콘택 플러그(234)는 리버스 바이어스 회로에 전기적으로 연결될 수 있다. 상기 리버스 바이어스 회로는 상기 중간웰 영역(204)과 상기 공통 베이스 라인들(210) 사이에 리버스 바이어스를 인가할 수 있다.
딥웰 콘택 플러그(238)는 평면도 상에서 상기 딥웰 영역(202)의 가장자리에 배치될 수 있다. 상기 딥웰 콘택 플러그(238)는 상기 소자 절연막(208), 하부 층간 절연막(216), 중간 층간 절연막(226), 및 상부 층간 절연막(228)을 관통하여 딥웰 영역(202) 상에 배치될 수 있다. 상기 딥웰 웰 콘택 플러그(238)는 금속 배선(미도시)을 통하여 전원회로(미도시)에 연결될 수 있다. 상기 전원회로는 상기 딥웰 영역에 바이어스를 인가할 수 있다. 이에 따라, 상기 딥웰 영역(202)이 배치되는 셀 영역은 주변회로 영역에 간섭을 주지않고 독립적으로 동작할 수 있다. 상기 딥웰 영역(202)과 상기 중간 웰 영역(204)은 전기적으로 리버스 바이어스가 인가될 수 있다. 불순물 영역(236)은 상기 딥웰 콘택 플러그(238)와 상기 딥웰 영역(202)사이 에 배치되어 옴익 콘택(ohmic contact)을 형성할 수 있다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 기억 장치의 제조 방법을 설면하는 도면들이다. 도 6a 내지 도 11a는 도 3a의 I-I' 선에 대응하는 단면도이다. 도 6b 내지 도 11b는 도 3a의 II-II' 선에 대응하는 단면도이다.
도 6a 및 도 6b를 참조하면, 제1 도전형의 반도체 기판(100) 상에 딥웰 포토 래지스트 패턴(미도시)을 형성한다. 상기 딥웰 포토 레지스트를 마스크로 사용하여 이온 주입하여 제2 도전형의 딥웰 영역(102)을 형성한다. 상기 반도체 기판(100)은 단결정 실리콘, 단결정 게르마늄, 및 단결정 실리콘 게리마늄 중에서 하나일 수 있다. 상기 반도체 기판(100) 상에 중간웰 포토 래지스트 패턴(미도시)을 형성한다. 상기 중간웰 포토 래지스트 패턴를 마스크로 제1 도전형의 중간 웰 영역(104)을 형성한다. 상기 중간 웰 영역(104)은 상기 딥웰 영역(102) 상부에 형성될 수 있다. 상기 딥웰 영역(102)은 셀 영역과 일치할 수 있다. 주변회로 영역에서 NMOS가 배치되는 위치에는 P 웰 영역(미도시)이 형성될 수 있고, PMOS가 배치되는 위치에는 N 웰 영역(미도시)이 배치될 수 있다. 상기 중간웰 영역(104)이 형성된 반도체 기판 (100) 상에 예비 워드라인 영역(106a)이 형성될 수 있다. 상기 예비 워드라인 영역(106a)은 상기 중간 웰 영역(104)의 상에 배치될 수 있다. 상기 예비 워드라인 영역(106a)은 제2 도전형으로 고농도로 도핑될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 반도체 기판(100) 상에 워드라인 마스크 패턴(미도시)을 형성한다. 상기 워드라인 마스크 패턴을 식각 마스크로 하여, 상기 예비 워드라인 영역(106a)을 식각하여 워드라인들(106)을 형성한다. 상기 워드라 인들(106)은 상기 반도체 기판(100) 상에서 열 방향으로 연장된다. 상기 식각은 상기 중간웰 영역(104)이 노출될 때까지 수행될 수 있다. 상기 식각은 건식 식각 또는 습식 식각일 수 있다.
도 8a 및 도 8b를 참조하면, 소자 절연막(108)은 상기 워드라인들(106)의 측면 및 상부면을 덮을 수 있다. 상기 소자 절연막(108)은 실리콘산화막, 실리콘 산화질화막, 저유전체막 중에서 적어도 하나를 포함할 수 있다. 상기 소자 절연막(108)의 상부면은 에치백 공정 또는 화학 기계적 연마 공정을 이용하여 평탄화될 수 있다. 상기 소자 절연막(108) 상에 제1 반도체 패턴(110)을 형성하기 위하여, 상기 제1 반도체 패턴(110)이 배치될 위치의 절연막을 제거한다. 구체적으로, 상기 소자 절연막(108)이 형성된 반도체 기판(100) 상에 포토 레지스트 마스크 패턴을 형성한다. 상기 포토 레지스트 마스크 패턴을 식각 마스크로 상기 소자 절연막(108)을 상기 워드라인들(106)의 상부면이 노출될 때까지 수행한다. 이에 따라, 상기 소자 절연막(108) 상에 개구부(109)가 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 개구부(109)를 채우는 반도체막(미도시)을 형성한다. 상기 반도체막은 선택적 엑피탁시얼 성장 기술을 이용할 수 있다. 즉, 상기 노출된 워드라인들(106) 상에만 반도체막이 성장할 수 있다. 상기 반도체막은 상기 개구부(109)를 전부 채우도록 형성될 수 있다. 상기 반도체막의 상부면은 평탄화될 수 있다. 이어서 상기 반도체막의 상부면은 선택적으로 리세스될 수 있다. 상기 반도체막은 성장과 동시에 도핑하거나 또는 이온 주입 공정을 통하여 도핑될 수 있다. 이에 따라, 상기 워드라인들(106) 상에 제2 도전형의 제1 반도체 패턴(110)이 형성되고, 상기 제1 반도체 패턴(110) 상에 고농도의 제1 도전형의 제 2 반도체 패턴(112)이 형성될 수 있다. 이어서, 도전성 플러그(114)는 상기 리세스된 개구부(109)를 채울 수 있다. 상기 도전성 플러그(114)는 도전성 물질을 상기 리세스된 개구부를 채우고, 평탄화 공정을 진행하여 형성될 수 있다. 변형된 실시예에 따르면, 상기 도전성 플러그(114)는 자기 정렬 실리사이드 공정(self alinged silicide process)에 의하여 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 도전성 플러그(114)가 형성된 반도체 기판(100) 상에 하부 층간 절연막(116)을 형성한다. 상기 하부 층간 절연막(116)을 패터닝하여 하부 전극 콘택 홀(미도시)을 형성한다. 하부 전극(118)은 상기 하부 전극 콘택홀을 채우도록 형성된다. 구체적으로, 하부 전극막(미도시)을 상기 하부 전극 콘택홀을 채우도록 증착하고 평탄화하여 상기 하부 전극(118)을 형성할 수 있다. 상기 하부 전극(118)의 상부면은 상기 하부 층간 절연막(108)의 상부면과 같은 높이일 수 있다. 상기 하부 전극(118)이 형성된 반도체 기판(100) 상에 상변화 물질막을 증착하고 패터닝하여 상변화 물질 패턴(120)을 형성한다. 상기 상변화 물질막은 GST일 수 있다.
도 11a 및 도 11b를 참조하면, 상기 상변화 물질 패턴(120)이 형성된 반도체 기판(100) 상에 중간 층간 절연막(126)을 증착할 수 있다. 상기 중간 층간 절연막(126)의 상부면은 평탄화될 수 있다. 상기 중간 층간 절연막(126)을 패터닝하여 상부 전극 콘택홀(미도시)을 형성한다. 상기 상부 전극 콘택홀에 상부 전극막을 증착하고 평탄화하여 상부 전극(122)을 형성할 수 있다. 상기 상부 전극(122)의 상부면과 상기 중간 층간 절연막(226)의 상부면은 같은 높이일 수 있다. 이어서, 상기 비트라인막(미도시)을 증착하고 패터닝하여 비트라인(124)을 형성할 수 있다. 상기 비트라인(124)은 행 방향으로 연장될 수 있다.
다시, 도 3a 내지 도 3c를 참조하면, 상기 비트라인(124)이 형성된 반도체 기판(100) 상에 상부 층간 절연막(128)을 형성한다. 상기 상부 층간 절연막(128), 중간 층간 절연막(126), 하부 층간 절연막(116), 및 소자 절연막(108)을 패터닝하여 워드라인 콘택 홀(미도시), 중간웰 콘택홀(미도시), 및 딥웰 콘택홀(미도시)을 형성할 수 있다. 상기 워드라인 콘택 홀, 중간 웰 콘택홀, 및 딥웰 콘택홀에 도전성 물질을 채우고 평탄화하여 워드라인 콘택 플러그(230), 중간웰 콘택 플러그(234), 및 딥웰 콘택 플러그(138)를 형성할 수 있다.
본 발명의 변형된 실시예에 따르면, 제1 반도체 패턴(110) 및 제2 반도체 패턴(112)은 선택적 에피탁시얼 성장 기술 이외에 통상적인 패터닝 기술에 의하여 형성될 수 있다.
도 4a 내지 도 4c에서 설명한 비휘발성 기억 장치의 제조 방법은 도 6 내지 도 11에서 설명한 것과 유사하다. 또한, 도 5a 내지 도 5c에서 설명한 비휘발성 기억 장치의 제조 방법은 도 6 내지 도 11에서 설명한 것과 유사하다.
도 12는 본 발명에 따른 비휘발성 기억 장치를 포함하는 메모리 시스템(400)을 간략히 보여주는 블록도이다. 도 12를 참조하면, 상기 메모리 시스템(400)은 본 발명에 따른 비휘발성 기억 장치(411) 및 메모리 컨트롤러(412)로 구성되는 반도체 메모리 장치(410), 시스템 버스(450)에 전기적으로 연결된 중앙처리장치(430), 사 용자 인터페이스(440), 전원 공급 장치(420)를 포함한다.
비휘발성 기억 장치(411)에는 사용자 인터페이스(440)를 통해서 제공되거나 또는, 중앙처리장치(430)에 의해서 처리된 데이터가 메모리 컨트롤러(412)를 통해 저장된다. 반도체 메모리 장치(410)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(400)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 비휘발성 기억 장치를 나타내는 도면들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치를 나타내는 도면들이다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 장치를 나타내는 도면들이다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 기억 장치의 제조 방법을 설면하는 도면들이다. 도 6a 내지 도 11a는 도 3a의 I-I'방향의 단면도이다. 도 6b 내지 도 11b는 도 3a의 II-II'방향의 단면도이다.
도 12는 본 발명에 따른 비휘발성 기억 장치를 포함하는 메모리 시스템(400)을 간략히 보여주는 블록도이다.

Claims (20)

  1. 저항 소자와 상기 저항소자의 일단에 연결되는 바이폴라 트랜지스터를 포함하는 메모리 셀;
    상기 저항 소자의 타단에 연결되고 행 방향으로 진행하는 비트라인;
    상기 바이폴라 트랜지스터의 베이스에 연결되고 열 방향으로 진행하는 워드라인; 및
    상기 바이폴라 트랜지스터의 상기 베이스와 콜렉터 사이에 리버스 바이어스를 인가하는 리버스 바이어스 회로를 포함하되,
    상기 바이폴라 트랜지스터의 에미터는 상기 저항 소자의 일단에 연결되는 것을 특징으로 하는 비휘발성 기억 장치.
  2. 제 1항에 있어서,
    리버스 바이어라인을 더 포함하되,
    선택된 워드라인에 연결된 바이폴라 트랜지스터들의 콜텍터들은 상기 리버스 바이어스 라인에 연결되고, 상기 리버스 바이어스 라인은 리버스 바이어스 회로(reverse bias circuit)에 연결되는 것을 특징으로 하는 비휘발성 기억 장치.
  3. 제 1항에 있어서,
    재생/기록 모드에서 상기 리버스 바이어스 회로는 상기 콜렉터와 상기 베이 스 사이에 리버스 바이어스를 인가하고, 준비 모드(standby mode)에서 상기 리버스 바이어스 회로는 상기 콜렉터와 상기 베이스 사이에 영 전압(zero volt)를 인가하는 것을 특징으로 하는 비휘발성 기억 장치.
  4. 제 1항에 있어서,
    상기 저항 소자는 상변화 메모리, 자기 저항 메모리, 폴리머 메모리 중에서 적어도 하나인 것을 특징으로 하는 비휘발성 기억 장치.
  5. 제 1항에 있어서,
    상기 리버스 바이어스 회로는 상기 바이폴라 트랜지스터의 콘렉터 전류를 증가시키고, 상기 바이폴라 트랜지스터의 베이스 전류를 감소시키어 센스 마진을 증가시키는 것을 특징으로 하는 비휘발성 기억 장치.
  6. 제 1항에 있어서,
    상기 리버스 바이어스 회로는 서브 리버스 바이어스 회로들을 포함하고,
    상기 서브 리버스 바이어스 회로들 각각은 하나 이상의 워드라인에 연결된 상기 바이폴라 트랜지스터들의 콜렉터에 공통으로 연결된 것을 특징으로 하는 비휘발성 기억 장치.
  7. 제1 도전형의 반도체 기판;
    상기 반도체 기판에 배치된 상기 제1 도전형과 다른 제2 도전형을 갖는 딥웰 영역;
    상기 딥웰 영역 상에 배치되고, 상기 제2 도전형을 갖는 워드라인;
    상기 딥웰 영역과 상기 워드라인 사이에 개재되고 제1 도전형을 갖는 중간웰 영역;
    상기 워드라인의 상에 상기 워드라인의 길이 방향으로 배열되되, 제2 도전형을 갖는 제1 반도체 패턴; 및
    상기 제2 반도체 패턴들에 각각 전기적으로 연결되는 저항 소자들을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  8. 제 7항에 있어서,
    상기 중간웰 영역, 상기 제1 반도체 패턴 및 워드라인, 및 상기 제2 반도체 패턴은 각각 바이폴라 트랜지스터의 콜렉터, 베이스, 및 에미터를 구성하되,
    상기 콜렉터와 상기 베이스 사이에 리버스 바이어스가 인가되는 것을 특징으로 하는 비휘발성 기억 장치.
  9. 제 7항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 비휘발성 기억 장치.
  10. 제 7항에 있어서,
    상기 딥웰이 배치되지 않은 상기 반도체 기판의 상부면의 높이는 상기 워드라인의 상부면의 높이와 같은 것을 특징으로 하는 비휘발성 기억 장치.
  11. 제 7 항에 있어서,
    상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 선택적 에피택시얼 성장 기술에 의하여 형성된 것을 특징으로 하는 비휘발성 기억 장치.
  12. 제 7항에 있어서,
    상기 워드라인 사이의 갭 영역, 상기 제1 반도체 패턴 사이의 갭 영역, 및 제2 반도체 패턴 사이의 갭 영역을 채우는 소자 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  13. 제 7항에 있어서,
    상기 중간웰 패턴 사이의 갭 영역, 상기 워드라인 사이의 갭 영역, 상기 제1 반도체 패턴 사이의 갭 영역, 및 제2 반도체 패턴 사이의 갭 영역을 채우는 소자 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  14. 제1 도전형의 반도체 기판;
    상기 반도체 기판에 배치된 상기 제1 도전형과 다른 제2 도전형을 갖는 딥웰 영역;
    상기 딥웰 영역 상에 배치되고, 상기 제2 도전형을 갖는 공통 베이스 라인;
    상기 딥웰 영역과 상기 공통 베이스 라인 사이에 개재되고 제1 도전형을 갖는 중간웰 영역;
    상기 공통 베이스 라인 상에 제1 도전형을 갖는 에미터 반도체 영역; 및
    상기 에미터 반도체 영역에 각각 전기적으로 연결되는 저항 소자들을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  15. 제 14항에 있어서,
    상기 중간 웰 영역, 상기 에미터 반도체 영역, 및 상기 공통 베이스 라인은 각각 바이폴라 트렌지스터의 콜렉터, 에미터, 및 베이스를 구성하되,
    상기 콜렉터와 상기 베이스 사이에 리버스 바이어스가 인가되는 것을 특징으로 하는 비휘발성 기억 장치.
  16. 제 14항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 비휘발성 기억 장치.
  17. 제 14항에 있어서,
    상기 딥웰이 배치되지 않은 상기 반도체 기판의 상부면의 높이는 상기 에미 터 반도체 영역의 상부면의 높이와 같은 것을 특징으로 하는 비휘발성 기억 장치.
  18. 제 14항에 있어서,
    상기 중간 웰 영역 및 상기 딥웰 영역의 가장 자리에서 각각 중간 웰 콘택 플러그 및 딥웰 콘택 플러그에 연결되는 것을 특징으로 하는 비휘발성 기억 장치.
  19. 제 18항에 있어서,
    리버스 바이어스 회로를 더 포함하되,
    상기 중간 웰 콘택 플러그는 리버스 바이어스 회로에 연결되어, 상기 공통 베이스 라인들과 상기 중간 웰 영역 사이에 리버스 바이어스를 인가하는 것을 특징으로 하는 비휘발성 기억 장치.
  20. 저항 소자와 상기 저항소자의 일단에 연결되는 기생 바이폴라 트랜지스터를 포함하는 메모리 셀;
    상기 저항 소자의 타단에 연결되고 행 방향으로 진행하는 비트라인;
    상기 기생 바이폴라 트랜지스터의 베이스에 연결되고 열 방향으로 진행하는 워드라인; 및
    상기 기생 바이폴라 트랜지스터의 상기 베이스와 콜렉터 사이에 리버스 바이어스를 인가하는 리버스 바이어스 회로를 포함하되,
    상기 기생 바이폴라 트랜지스터의 에미터는 상기 저항 소자의 일단에 연결되는 것 을 특징으로 하는 비휘발성 기억 장치.
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