KR20130068484A - 저항성 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

집적 밀도를 개선할 수 있는 저항성 메모리 장치에 관한 것으로, 저항성 메모리 장치는 반도체 기판, 상기 반도체 기판상에 상호 절연을 이루며 적층되고 스위칭 트랜지스터 및 상기 스위칭 트랜지스터와 전기적으로 연결된 저항 소자층으로 구성되는 복수의 저항성 메모리 셀, 적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되는 커먼 소스 라인, 및 적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되며, 상기 커먼 소스 라인과 절연을 이루는 비트 라인을 포함한다.

Description

저항성 메모리 장치 및 그 제조방법{Resistive Memory Device and Method of Manufacturing The Same}
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 적층형 저항성 메모리 장치 및 그 제조방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 저항성 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치, 저항 메모리, 및 자기 저항 메모리가 있다.
이러한 저항 메모리는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 이러한 저항 메모리 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 용량을 확보하는 것이 관건이므로, 집적 밀도를 개선하기 위한 노력이 계속 진행되고 있다.
본 발명의 실시예들은 집적 밀도를 개선할 수 있는 저항성 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 저항성 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 상호 절연을 이루며 적층되고 스위칭 트랜지스터 및 상기 스위칭 트랜지스터와 전기적으로 연결된 저항 소자층으로 구성되는 복수의 저항성 메모리 셀, 적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되는 커먼 소스 라인, 및 적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되며 상기 커먼 소스 라인과 절연을 이루는 비트 라인을 포함한다.
또한, 본 발명의 다른 실시예에 따른 저항성 메모리 장치는, 반도체 기판, 상기 반도체 기판 상부에 형성되는 한 쌍의 제 1 저항성 메모리 셀, 상기 한 쌍의 제 1 저항성 메모리 셀 상부에 형성되는 제 1 층간 절연막, 상기 제 1 층간 절연막 상부에 형성되며 상기 제 1 저항성 메모리 셀과 대응되는 위치에 형성되는 한 쌍의 제 2 저항성 메모리 셀, 상기 제 1 및 제 2 저항성 메모리 셀들과 전기적으로 연결되는 커먼 소스 라인, 및 상기 제 1 및 제 2 저항성 메모리 셀들과 전기적으로 연결되는 비트 라인을 포함하며, 상기 제 1 및 제 2 저항성 메모리 셀은 스위칭 트랜지스터 및 상기 스위칭 트랜지스터와 연결되는 저항 소자층을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 저항성 메모리 장치의 제조방법은, 반도체 기판 상부에 제 1 액티브층을 형성하는 단계, 상기 제 1 액티브층에 제 1 스위칭 트랜지스터 및 저항 소자층을 형성하는 단계, 상기 제 1 액티브층의 결과물 상부에 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상부에 제 2 액티브층을 형성하는 단계, 상기 제 2 액티브층에 제 2 스위칭 트랜지스터 및 저항 소자층을 형성하는 단계, 적층된 상기 제 1 및 제 2 스위칭 트랜지스터의 소스 영역들과 콘택되도록 커먼 소스 라인을 형성하는 단계, 상기 반도체 기판 결과물 상부에 제 2 층간 절연막을 형성하는 단계, 상기 적층된 저항 소자층들과 콘택되도록 비트 라인 콘택부를 형성하는 단계, 및 상기 비트 라인 콘택부와 연결되도록 상기 제 2 층간 절연막 상부에 비트 라인을 형성하는 단계를 포함한다.
본 발명에 따르면 메모리 셀의 적층에 의해 집적 밀도를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 단면도,
도 2 내지 도 9는 본 발명의 일 실시예에 따른 저항성 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도,
도 10 내지 도 15는 본 발명의 일 실시예에 따른 저항성 메모리 장치의 제조방법을 설명하기 위한 각 공정별 평면도,
도 16은 도 11의 y-y' 방향으로 절단하여 나타낸 단면도,
도 17 내지 도 22는 본 발명의 다른 실시예들을 설명하기 위한 저항성 메모리 장치의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 실시예의 저항성 메모리 장치(10)는 도 1에 도시된 바와 같이, 제 1 스위칭 트랜지스터(SW1) 및 제 1 저항 소자(R1)로 구성되는 제 1 메모리 셀(mc1) 및 제 2 스위칭 트랜지스터(SW2) 및 제 2 저항 소자(R2)로 구성되는 제 2 메모리 셀(mc2)이 절연막(130)을 사이에 두고 적층되어 있다.
제 1 및 제 2 스위칭 트랜지스터(SW1, SW2)는 MOS 트랜지스터일 수 있고, 제 1 및 제 2 저항 소자(R1,R2: 170)는 상기 제 1 및 제 2 스위칭 트랜지스터(SW1,SW2) 각각의 접합 영역, 예컨대 드레인 영역(125b,150b)과 전기적으로 연결되도록 형성된다.
적층된 제 1 및 제 2 저항 소자(R1,R2)는 반도체 기판(100) 표면에 대해 수직으로 연장되는 비트 라인 콘택부(175)에 의해 비트 라인(180)과 공통 연결될 수 있고, 적층된 제 1 및 제 2 스위칭 트랜지스터(SW1,SW2)의 소스 영역(125a,150a)은 반도체 기판(100) 표면에 대해 수직으로 연장되는 소스 커먼 라인(source common line:160)에 전기적으로 연결된다.
미설명 부호 100은 반도체 기판을 지시하고, 105, 155 및 165는 층간 절연막을 지시하며, 115, 140은 게이트 절연막을 나타내고, 120 및 145는 게이트 전극층을 지시한다. 아울러, g1 및 g2는 게이트 절연막을 포함하는 게이트 전극 구조를 지시한다.
이와 같은 본 실시예의 저항성 메모리 장치는 메모리 셀(mc1,mc2)가 적층된 형태로 구성됨에 따라, 한정된 면적에서 복수의 메모리 셀을 집적할 수 있다.
이후 보다 자세히 설명하겠지만, 본 실시예에서 제 1 및 제 2 스위칭 트랜지스터(SW1,SW2)의 게이트 전극(g1,g2)은 라인 형태로 된 액티브층(110, 135)의 상면 및 측면을 감싸도록 형성된다. 이에 따라, 제 1 및 제 2 스위칭 트랜지스터(SW1,SW2)의 유효 채널 길이가 연장되어, 커런트 드라이빙(current driving) 특성이 개선된다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 적층형 저항성 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이고, 도 10 내지 도 15는 본 발명의 일 실시예에 따른 적층형 저항성 메모리 장치의 평면도이다.
도 2 및 도 10을 참조하면, 반도체 기판(100) 상부에 절연막(105)을 형성한다. 절연막(105) 상부에 라인 형태의 제 1 액티브층(110)을 형성한다. 여기서, 제 1 액티브층(110)의 선폭(l)은 스위칭 트랜지스터의 폭을 결정하며, 도전성을 띄는 실리콘 포함 물질, 예를 들어 불순물이 포함된 폴리실리콘막이 이용될 수 있다.
도 3 및 도 11을 참조하면, 제 1 액티브층(110) 상부에 제 1 게이트 절연막(115) 및 제 1 게이트 전극층(120)을 순차적으로 증착한 다음, 제 1 게이트 전극층(120) 및 제 1 게이트 절연막(115)을 제 1 액티브층(110)과 교차하도록 패터닝하여, 제 1 게이트 전극(g1)을 형성한다. 도 11의 평면 상태로는 상기 제 1 게이트 전극(g1)이 상기 제 1 액티브층(110)과 교차하는 것으로 보여지나, 도 16에 도시된 바와 같이, 제 1 게이트 전극(g1)은 제 1 액티브층(110)의 3면을 감싸는 형태로 형성될 수 있다. 이에 따라, 유효 채널 길이를 증대시킬 수 있다.
또한, 제 1 게이트 전극(g1)은 제 1 액티브층(110) 상에 다수 개가 형성될 수 있으며, 본 실시예에서는 설명의 편의를 위해 인접하게 배치되는 한 쌍의 게이트 전극(g1)에 대해서만 예를 들어 설명할 것이다.
상기 제 1 게이트 절연막(115)은 실리콘 산화막 또는 금속 산화막이 이용될 수 있다. 제 1 게이트 전극층(120)으로는 W, Cu, Ti, Mo 및 Ta과 같은 금속막, TiN, TaN, WN,MoN,NbN,TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN와 같은 금속 질화막, TiSi와 같은 금속 실리사이드막, TiW와 같은 이종 금속막 및 TiON, WON 및 TaON와 같은 금속 질산화막 중 선택되는 하나가 이용될 수 있다.
도 4를 참조하면, 제 1 게이트 전극(g1) 양측의 제 1 액티브층(110)에 불순물을 주입하여, 제 1 접합 영역(125)을 형성한다. 여기서, 인접하는 제 1 게이트 전극(g1) 사이에 위치하는 제 1 접합 영역(125)은 이후 모스 트랜지스터의 드레인 영역(125b)이 될 수 있고, 제 1 게이트 전극(g1) 외측의 제 1 접합 영역(125)은 모스 트랜지스터의 소스 영역(125a)이 될 수 있다. 이에 따라, 제 1 스위칭 트랜지스터(sw1)가 완성된다. 다음, 반도체 기판(100) 결과물 상부에 제 1 층간 절연막(130)을 형성한다.
도 5 및 도 12를 참조하면, 제 1 층간 절연막(130) 상부에 제 2 액티브층(135)을 형성하고, 제 2 게이트 절연막(140) 및 제 2 게이트 전극층(145)을 순차적으로 적층한다. 제 2 게이트 전극층(145)은 상기 제 1 게이트 전극층(120)과 동일한 물질로 이용될 수 있다. 제 2 게이트 전극층(145) 및 제 2 게이트 절연막(140)을 상기 제 1 게이트 전극(g1)과 대응되는 위치에 존재하도록 패터닝하여, 제 2 게이트 전극(g2)을 형성한다. 제 2 게이트 전극(g2)은 제 1 게이트 전극(g1)과 마찬가지로 제 2 액티브층(135)의 상면 및 측벽면을 감싸도록 형성될 수 있다. 아울러, 제 2 게이트 전극(g2) 역시 제 2 액티브층(135) 상에 다수 개가 형성될 수 있고, 제 2 게이트 전극(g2)을 마스크로 이용하여, 제 2 액티브층(135)에 불순물을 주입하므로써, 제 2 접합 영역(150)을 형성한다. 마찬가지로, 인접하는 제 2 게이트 전극(g2) 사이에 위치하는 영역은 이후 모스 트랜지스터의 드레인 영역(150b)이 될 수 있고, 제 2 게이트 전극(g2) 외측에 위치하는 영역은 모스 트랜지스터의 소스 영역(150a)이 될 수 있다. 이에 따라, 제 2 액티브층(135) 상에 제 2 스위칭 트랜지스터(sw2)가 완성된다. 이어서, 결과물 상부에 제 2 층간 절연막(155)을 형성한다.
다음, 도 6 및 도 13에 도시된 바와 같이, 게이트 전극(g1,g2)들 외측에 위치하는 제 1 및 제 2 접합 영역(125,150), 즉, 소스 영역(125a,150a)과 전기적으로 연결되도록 커먼 소스 라인(common source line: 160)을 형성한다. 보다 자세하게는 소스 영역에 해당하는 제 1 및 제 2 접합 영역(125,150)이 노출될 수 있도록, 제 2 층간 절연막(155), 제 2 액티브층(135), 제 1 층간 절연막(130), 제 1 액티브층(110), 절연막(105) 및 반도체 기판(100)을 식각하여, 제 1 콘택홀(도시되지 않음)을 형성한다. 상기 제 1 콘택홀의 측벽을 통해 제 1 및 제 2 소스 영역(125a,150a)이 노출되며, 상기 제 1 콘택홀내에 도전 물질을 충진시켜, 상기 제 1 및 제 2 소스 영역(125a,150b)과 콘택되는 커먼 소스 라인(common souce line: 160)을 형성한다. 커먼 소스 라인(160)을 구성하는 물질은 상기 제 1 게이트 전극(120)을 구성하는 물질 중 하나가 이용될 수 있다.
도 7을 참조하면, 커먼 소스 라인(160)이 형성된 반도체 기판(100) 결과물 상부에 제 3 층간 절연막(165)을 형성한다. 그 후, 동일층에서 인접하게 배치되는 게이트 전극(g1,g2) 사이의 접합 영역(125,150)들, 즉 드레인 영역(125b,150n)이 스위칭 트랜지스터별로 분리되도록 제 3 층간 절연막(165), 제 2 층간 절연막(155), 제 2 접합 영역(150), 제 1 층간 절연막(130) 및 제 1 접합 영역(125)을 식각하여, 제 2 콘택홀(H1)을 형성한다. 제 2 콘택홀(H1)의 형성으로, 드레인 영역(125b,150b)은 각 스위칭 트랜지스터별로 분리되고, 제 2 콘택홀(H1)의 측벽을 통해 상기 드레인 영역(125b,150b)이 노출될 수 있다.
제 2 콘택홀(H1)이 완성된 상태에서, 추가 과도 식각을 진행하여, 드레인 영역(125b,150b)을 소정 길이만큼 게이트 전극(g1,g2)쪽으로 풀백(pull-back)시킨다. 상기 풀백 공정은 선택적 비등방성 식각 방식으로 진행될 수 있고, 상기 풀백에 의해 상기 제 1 콘택홀(H1)의 측벽 소정 부분에는 상기 드레인 영역(125b,150b)을 노출시키는홈부(H2)가 형성된다.
도 8 및 도 14를 참조하면, 홈부(H2)에 저항 소자층(170)을 매립한다. 저항 소자층(170)은 저항 메모리(ReRAM)의 재료인 PCMO막, 상변화 메모리(PCRAM:Phase Change RAM)의 재료인 칼코게나이드막, 자기 메모리(MRAM: Magnetic RAM)의 재료인 자성층, STTMRAM(Spin-Transfer Torque MRAM)의 재료인 자화 반전 소자층 및 폴리머 메모리(PoRAM: Polymer RAM)의 재료인 폴리머층들 중에서 하나가 선택될 수 있다. 이에 따라, 스위칭 트랜지스터(sw1,sw2) 및 그것과 연결되는 저항 소자층(170)으로 구성된 단위 메모리 셀이 층별로 다수 개가 한정된다. 다음, 제 2 콘택홀(H1)이 매립되도록 도전층을 매립하여, 저항 소자층(170)과 콘택되는 비트 라인 콘택부(175)를 형성한다. 비트 라인 콘택부(175)는 플러그의 형태를 가지며, 상기 제 1 게이트 전극(120)을 구성하는 물질 중 하나로 형성될 수 있다.
다음, 상기 도 1 및 도 15에 도시된 바와 같이, 제 3 층간 절연막(165) 상부에 비트 라인 콘택부(175)와 전기적으로 연결되는 비트 라인(180)을 형성한다. 비트 라인(180)은 상기 게이트 전극(g1,g2)와 수직을 이루면서, 상기 제 1 및 제 2 액티브층(110,135)과 오버랩되도록 형성될 수 있다.
이와 같은 본 실시예의 저항성 메모리 장치는, 스위칭 트랜지스터(sw1,sw2) 및 저항 소자층(170)으로 구성된 메모리 셀(mc1,mc2)이 적층되어 구성된다. 이에 따라, CD(critical dimension)의 제약 없이, 복수의 셀 스택에 의해 고집적 메모리 소자를 제작할 수 있다.
또한, 본 실시예의 스위칭 트랜지스터(sw1,sw2)의 게이트 전극(g1,g2)은 액티브층(110,135)의 3면을 감싸는 형태로 형성된다. 이에 따라, 유효 채널 길이를 증대시켜,스위칭 트랜지스터의 커런트 특성을 개선할 수 있으며, 기존의 다이오드보다 제조 공정이 단순하다.
도 17은 본 발명의 다른 실시예를 설명하기 위한 저항성 메모리 장치의 단면도이다. 도 17을 참조하면, 상기 스위칭 트랜지스터(SW)로 n 채널 모스 트랜지스터가 이용될 수 있다. 즉, 제 1 및 제 2 액티브층(110,135)을 n형의 불순물을 포함하는 소스 및 드레인 영역(126a,151a,126b,151b)을 각각 고농도 n형 불순물 영역으로 형성할 수 있다.
또한, 도 18에 도시된 바와 같이, 저항 소자층(171)은 소스 영역(125a,150a) 및 커먼 소스 라인(160) 사이에 형성할 수 있다. 이러한 경우, 커먼 소스 라인(160)을 형성하기 위한 콘택홀 형성 후, 소스 영역(125a,150a)의 풀백 공정을 실시하여, 저항 소자층(171)이 형성될 홈부(도시되지 않음)를 형성한다. 그 후, 상기 홈부에 저항 소자층(171)을 형성한 다음, 커먼 소스 라인(160)을 형성한다.
도 19에 도시된 바와 같이, 비트 라인(185)을 스위칭 트랜지스터(SW)의 소스 영역(125a,150a)과 콘택되도록 일측에 배치하고, 커먼 소스 라인(160)은 스위칭 트랜지스터(sw1,sw2)의 드레인 영역(125b,150b)과 전기적으로 연결되도록 형성한다. 즉, 비트 라인(185)과 커먼 소스 라인(160)의 위치를 바꾸어 형성할 수도 있다. 여기서, 미설명 부호 160a는 스위칭 트랜지스터(SW)의 드레인 영역(125b,150b)과 커먼 소스 라인(160)을 연결하는 도전 플러그를 나타낸다. 도전 플러그(160a)는 반도체 기판(100) 표면에 대해 수직으로 연장되어, 도전 플러그(160a)의 측벽과 상기 드레인 영역(125b,150b)이콘택된다.
또한, 도 20에 도시된 바와 같이, 스위칭 트랜지스터의 커런트 특성을 증대시키기 위하여, 소스 및 드레인 영역(125a,125b,150a,150b) 상부 각각에 실리사이드막(190)을 형성할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 단면도이다.
본 발명의 구조를 상변화 메모리 장치에 적용하는 경우, 도 21에 도시된 바와 같이, 이전 실시예의 비트 라인 콘택부(180) 위치, 즉, 제 2 콘택홀(H1)내에 상변화 물질층(210) 및 상부 전극(220)을 형성하고, 이전 실시예의 저항 소자층(170)이 형성되는 영역, 즉 홈부(H2)에 가열 전극(230)을 형성할 수 있다.
상변화 물질층(210)은 상기 제 2 콘택홀(H1)의 내측 표면을 피복하도록 형성되고, 상부 전극(220)은 상변화 물질층(210)으로 둘러싸인 영역 내부를 충진하도록 형성된다. 상부 전극(220)은 비트 라인(185)과 전기적으로 연결된다.
가열 전극(230)은 상변화 물질층(210)과의 접촉 면적을 줄일 수 있도록, 홈부(H2)의 측벽부(s1) 및 바닥부(s2)에만 형성될 수 있다. 이러한 가열 전극(230)은 예를 들어 "L"자 형태를 가질 수 있고, 가열 전극(230) 표면의 홈부(H2)는 절연 물질층(240)으로 매립될 수 있다. 가열 전극(230)과 상변화 물질층(210)의 접촉 면적을 감소시키는 것은 상변화 메모리 장치의 리셋 커런트 특성을 개선하기 위함이다.
또한, 가열 전극(235)은 도 22에 도시된 바와 같이, 홈부(H3)의 상면에만 형성될 수도 있다. 즉, 홈부(H3)는 절연 물질층(240)으로 대부분 충진되고, 상기 절연 물질층(240) 상부에만 가열 전극(235)을 형성할 수도 있다.
이와 같은 본 발명의 실시예들에 따르면, 저항성 메모리 셀들을 적층하여 한정된 공간내에 다수의 메모리 셀을 집적할 수 있다. 이에 따라, 집적 밀도를 크게 개선할 수 있다. 또한, 저항성 메모리 셀의 스위칭 트랜지스터로서, 모스 트랜지스터를 이용하므로써, 커런트 밀도를 증대시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110, 135: 액티브층
125a,150a : 소스 영역 125b,150b : 드레인 영역
160 : 커먼 소스 라인 170 : 저항 소자층
175 : 비트 라인 콘택부 180, 185 : 비트 라인

Claims (27)

  1. 반도체 기판;
    상기 반도체 기판상에 상호 절연을 이루며 적층되고, 스위칭 트랜지스터 및 상기 스위칭 트랜지스터와 전기적으로 연결된 저항 소자층으로 구성되는 복수의 저항성 메모리 셀;
    적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되는 커먼 소스 라인; 및
    적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되며, 상기 커먼 소스 라인과 절연을 이루는 비트 라인을 포함하는 저항성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위칭 트랜지스터는,
    상기 반도체 기판상에 형성되는 라인 형태의 액티브층;
    상기 액티브층 표면과 오버랩되도록 형성되는 게이트 전극; 및
    상기 게이트 전극 양측의 액티브층에 형성되는 소스 및 드레인 영역을 포함하는 저항성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 게이트 전극은 상기 액티브층과 교차하는 방향으로 연장되는 라인 구조로 형성되며, 상기 액티브층의 상면 및 적어도 하나의 측면을 감싸도록 형성되는 저항성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 저항 소자층은 상기 스위칭 트랜지스터의 상기 드레인 영역의 일측과 접하도록 형성되는 저항성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 비트 라인은 상기 저항 소자층과 전기적으로 연결되도록 형성되는 저항성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 비트 라인은 상기 반도체 기판 표면과 평행하게 형성되며,
    상기 저항 소자층 및 상기 비트 라인과 전기적으로 연결시키면서 상기 반도체 기판 표면에 대해 수직으로 연장되는 비트 라인 콘택부를 더 포함하는 저항성 메모리 장치.
  7. 제 2 항에 있어서,
    상기 저항 소자층은 상기 소스 영역 및 상기 소스 커먼 라인 사이에 형성되는 저항성 메모리 장치.
  8. 제 2 항에 있어서,
    상기 커먼 소스 라인은 상기 반도체 기판 표면에 대해 수직으로 연장되며,
    적층되는 상기 스위칭 트랜지스터의 상기 소스 영역과 콘택되도록 형성되는 저항성 메모리 장치.
  9. 제 2 항에 있어서,
    상기 커먼 소스 라인은 상기 반도체 기판 표면에 대해 평행하게 형성되며,
    상기 저항 소자층 및 상기 커먼 소스 라인을 연결하도록 상기 반도체 기판 표면에 대해 수직으로 연장되는 도전 플러그를 더 포함하는 저항성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 저항 소자층은 PCMO막, 칼코게나이드막, 자성층, 자화 반전 소자층 및 폴리머층들 중 선택되는 하나인 저항성 메모리 장치.
  11. 제 2 항에 있어서,
    상기 소스 및 드레인 영역 표면에 실리사이드막이 더 형성되는 저항성 메모리 장치.
  12. 제 2 항에 있어서,
    상기 저항 소자층은 상변화 물질이고,
    상기 스위칭 트랜지스터의 상기 드레인 영역과 상기 저항 소자층 사이에 가열 전극이 더 형성되는 저항성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 저항 소자층은 상기 적층된 스위칭 트랜지스터와 연결된 상기 가열 전극들과 일괄 콘택되도록 플러그 형태로 형성되는 저항성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 저항 소자층 내부에 상기 비트 라인과 전기적으로 연결되는 상부 전극이 더 형성되는 저항성 메모리 장치.
  15. 제 12 항에 있어서,
    상기 가열 전극은 상기 드레인 영역의 두께보다 낮은 두께를 갖는 저항성 메모리 장치.
  16. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 한 쌍의 제 1 저항성 메모리 셀;
    상기 한 쌍의 제 1 저항성 메모리 셀 상부에 형성되는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 형성되며, 상기 제 1 저항성 메모리 셀과 대응되는 위치에 형성되는 한 쌍의 제 2 저항성 메모리 셀;
    상기 제 1 및 제 2 저항성 메모리 셀들과 전기적으로 연결되는 커먼 소스 라인; 및
    상기 제 1 및 제 2 저항성 메모리 셀들과 전기적으로 연결되는 비트 라인을 포함하며,
    상기 제 1 및 제 2 저항성 메모리 셀은 스위칭 트랜지스터 및 상기 스위칭 트랜지스터와 연결되는 저항 소자층을 포함하는 저항성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 저항 소자층은 상기 스위칭 트랜지스터 각각의 드레인 영역의 일측과 접하도록 형성되는 저항성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 한 쌍의 제 1 저항성 메모리 셀 사이 및 상기 한 쌍의 제 2 저항성 메모리 셀 사이를 각각 관통하는 비트라인 콘택부를 더 포함하고,
    상기 비트 라인 콘택부는 상기 저항 소자층 및 상기 비트 라인과 연결되는 저항성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 한 쌍의 제 1 저항성 메모리 셀 및 상기 한 쌍의 제 2 저항성 메모리 셀은 상기 비트 라인 콘택부를 기준으로 대칭적으로 배치되는 저항성 메모리 장치.
  20. 제 17 항에 있어서,
    상기 커먼 소스 라인은 적층된 상기 스위칭 트랜지스터의 소스 영역과 각각 콘택되도록 상기 반도체 기판 표면에 대해 수직으로 형성되는 저항성 메모리 장치.
  21. 제 16 항에 있어서,
    상기 저항 소자층은 상기 스위칭 트랜지스터 각각의 소스 영역 및 상기 커먼 소스 라인과 전기적으로 연결되도록 형성되는 저항성 메모리 장치.
  22. 제 16 항에 있어서,
    상기 커먼 소스 라인은 상기 반도체 기판 표면에 대해 평행하게 형성되고,
    상기 한 쌍의 제 1 저항성 메모리 셀 사이 및 상기 한 쌍의 제 2 저항성 메모리 셀 사이를 관통하면서 상기 스위칭 트랜지스터의 소스 영역과 상기 커먼 소스 라인간을 전기적으로 연결시키는 도전 플러그를 더 포함하는 저항성 메모리 장치.
  23. 제 22 항에 있어서,
    상기 한 쌍의 제 1 저항성 메모리 셀 및 상기 한 쌍의 제 2 저항성 메모리 셀은 상기 도전 플러그를 기준으로 대칭적으로 배치되는 저항성 메모리 장치.
  24. 제 16 항에 있어서,
    상기 저항 소자층은 상변화 물질로 구성되고,
    상기 저항 소자층은 상기 한 쌍의 제 1 저항성 메모리 셀 및 상기 한 쌍의 제 2 저항성 메모리 셀 사이를 관통하는 플러그 형태로 형성되는 저항성 메모리 장치.
  25. 제 24 항에 있어서,
    상기 한 쌍의 제 1 저항성 메모리 셀 및 상기 한 쌍의 제 2 저항성 메모리 셀은 상기 저항 소자층을 기준으로 대칭적으로 배치되고,
    상기 저항 소자층 및 상기 스위칭 트랜지스터의 드레인 영역 사이에 가열 전극이 더 형성되는 저항성 메모리 장치.
  26. 제 24 항에 있어서,
    상기 저항 소자층 내부에 상기 비트 라인과 콘택되는 상부 전극을 더 포함하는 저항성 메모리 장치.
  27. 반도체 기판 상부에 제 1 액티브층을 형성하는 단계;
    상기 제 1 액티브층에 제 1 스위칭 트랜지스터 및 저항 소자층을 형성하는 단계;
    상기 제 1 액티브층의 결과물 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 제 2 액티브층을 형성하는 단계;
    상기 제 2 액티브층에 제 2 스위칭 트랜지스터 및 저항 소자층을 형성하는 단계;
    적층된 상기 제 1 및 제 2 스위칭 트랜지스터의 소스 영역들과 콘택되도록 커먼 소스 라인을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 적층된 저항 소자층들과 콘택되도록 비트 라인 콘택부를 형성하는 단계; 및
    상기 비트 라인 콘택부와 연결되도록 상기 제 2 층간 절연막 상부에 비트 라인을 형성하는 단계를 포함하는 저항성 메모리 장치의 제조방법.
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