KR20010093664A

KR20010093664A - 반도체기억장치

Info

Publication number: KR20010093664A
Application number: KR1020010014128A
Authority: KR
Inventors: 하세가와마사토시; 카지가야카즈히코
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-03-29
Filing date: 2001-03-19
Publication date: 2001-10-29
Also published as: US7495978B2; TW517380B; JP2001273788A; US20080002488A1; US20010026483A1; US20040017705A1; US6603688B2; US6909646B2; US7269087B2; US20050232038A1

Abstract

본 발명은 반도체기억장치에 관한 것으로서, 복수의 비트선과 복수의 워드선에 각각 결합된 복수의 메모리셀을 포함하는 복수개의 메모리매트를 상기 비트선바향으로 배치하고, 상기 비트선 방향으로 배치된 메모리매트 사이의 영역에, 이러한 메모리매트에 분산하여 설치되는 비트선쌍의 절반에 대해서 입출력노드가 접속되어 이루어지는 복수의 래치회로를 포함하는 센스앰프열을 설치하고, 상기 비트선쌍과 여기에 접속되는 센스앰프단위로 리던던트비트선쌍과 여기에 대응한 리던던트센스앰프의 치환을 가능하게 하는 것에 의해, 효과적이고 또한 합리적인 Y계 구제를 실현한다.

Description

반도체기억장치{Semiconductor memory device}

본 발명은 반도체기억장치에 관한 것으로서, 주로 워드선과 비트선의 교점에 다이내믹형 메모리셀이 배치되어 이루어지는 이른바 1 교차점방식의 다이내믹형 RAM(랜덤 ·액세스 ·메모리)의 Y계구제기술을 이용하여 유효한 기술에 관한 것이다.

본 발명을 구성한 후의 조사에 의해서, 나중에 설명하는 본 발명에 관련된다고 생각되는 오픈비트라인형(1교점방식)의 다이내믹형 RAM의 리던던트구제기술로서, 특개소 59-178698호 공보(이하 선행기술1 이라 한다), 특개소61-20300호 공보(대응미국특허 USP.4,661,929)(이하 선행기술2 라 한다)가 있다는 것이 판명되었다. 선행기술1의 공보에서는, 예비열을 설치하고 있는 64K비트의 다이내믹형 RAM이 개시되어 있다. 선행기술2의 공보에서는, 리던던트구제회로를 설치한 1교점다이내믹형 메모리가 개시되어 있다. 그러나, 후술하는 본 발명에 따른 다이내믹형 RAM과 같이, 비트선방향으로 복수의 메모리매트를 설치하고, 각 매트별로 불량비트선을 효과적으로 구제하는 것과 같은 발상은 인정할 수 없다.

메모리의 각종 구조방식에 대해서, 이하의 문헌에 개시되어 있다. 특개소60-151895, 특개소60-151896,특개소58-60489, 특개소61-77946(대응미국특허 USP.5,047,983), 특개소60-151899 및 특개평11-219597(대응미국특허 USP.6,104,647)

본원 발명자에게 있어서는, 비트선 불량가운데 메모리셀 자체에 불량이 존재하는 경우와, 비트선 자체에 불량이 존재하는 경우에 착목하여, 비트선방향으로 복수의 메모리매트를 설치한 경우에 있어서의 리던던트비트선의 사용효율의 개선과 확실한 비트선불량구제를 실행하는 것을 생각했다.

본 발명의 목적은, 효과적이고 또한 합리적인 Y계구제를 실현한 반도체기억장치를 제공하는데 있다.

본 발명의 다른 목적은, 간단한 구성으로 효과적인 Y계구제를 실현한 반도체기억장치를 제공하는데 있다.

본 발명의 기술 및 기타 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 확실하게 될 것이다.

도 1 은 본 발명에 따른 다이내믹형 RAM의 Y계구제회로의 한 실시예를 나타내는 개략구성도이다.

도 2 는 본 발명에 따른 다이내믹형 RAM의 Y계구제회로의 다른 실시예를 나타내는 개략구성도이다.

도 3 은 본 발명에 따른 다이내믹형 RAM의 Y계구제회로의 한 실시예를 나타내는 개략블록도이다.

도 4 는 본 발명에 따른 Y리던던트회로의 한 실시예를 나타내는 회로도이다.

도 5 는 본 발명에 따른 Y계구제회로의 다른 실시예를 나타내는 구성도이다.

도 6 은 본 발명에 따른 DRAM의결함구제방법을 설명하기 위한 한 실시예를 나타내는 흐름도이다.

도 7 은 본 발명이 적용된 SDRAM의 한 실시예를 나타내는 전체블록도이다.

도 8 은 본 발명에 따른 다이내믹형 RAM의 Y계구제회로의 또 다른 실시예를 나타내는 개략구성도이다.

도 9 는 본 발명이 적용되는 DRAM의 메모리매트를 설명하기 위한 한 실시예를 나타내는 개략레이아웃도이다.

도 10 은 본 발명이 적용되는 DRAM의 메모리매트를 설명하기 위한 한 실시예를 나타내는 구성도이다.

도 11 은 본 발명이 적용되는 DRAM에서 메모리셀어레이의 한 실시예를 나타내는 설명도이다.

본 발명에서 개시되는 발명가운데 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.

복수의 비트선과 복수의 워드선에 각각 결합된 복수의 메모리셀을 포함하는 복수개의 메모리매트를 상기 비트선방향으로 배치하고, 상기 비트선방향에 배치된 메모리매트 사이의 영역에, 이러한 메모리매트에 배분되어 설치되는 비트선쌍의 절반에 대해서 입출력노드가 접속되어 이루어지는 복수의 래치회로를 포함하는 센스앰프열을 설치하고, 상기 각 비트선쌍과 여기에 접속되는 센스앰프단위로 리던던트선쌍과 여기에 대응한 리던던트센스앰프의 치환을 가능하게 한다.

도 9에는, 본 발명이 적용되는 DRAM의 한 실시예의 개략레이아웃도가 나타나 있다. 동도에 있어서는, 이 발명이 적용되는 DRAM을 구성하는 각 회로의 블록가운데, 그 주요부를 알 수 있도록 나타나 있고, 그것이 공지의 반도체집적회로의 제조기술에 의해, 단결정실리콘과 같은 1개의 반도체기판 위에 형성된다.

이 실시예에서는, 특히 제한은 없지만, 메모리어레이는, 전체 4개로 나뉘어진다. 반도체칩의 긴쪽방향에 대해서 좌우로 나뉘어지고, 중앙부분(14)에 어드레스입력회로, 데이터입출력회로 및 본딩패드열로 이루어지는 입출력인터페이스회로 및 승압회로나 강압회로를 포함하는 전원회로등이 설치된다. 이들 중앙부분(14)의 양측의 메모리어레이에 접하는 부분에는, 메모리어레이제어회로(AC)(11), 메인워드드라이버(MWD)(12)가 배치된다. 상기 메모리어레이제어회로(11)는, 서브워드선택선이난 센스앰프를 구동하기위한 제어회로 및 메인앰프로 이루어진다. 상술한 바와 같이 반도체칩의 긴쪽방향에 대해서 좌우로 2개, 상하로 2개씩 나뉘어진 4개로 이루어진 각 매모리어레이에서, 긴쪽방향에 대해서 상하중앙부에 컬럼데코더영역(YDC) (13)이 설치된다.

상술한 각 메모리어레이에서, 메인워드드라이버(12)는, 이것에 대응한 하나의 메모리어레이를 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 상기 메인워드드라이버영역(12)에 서브워드선택용의 서브워드선택선의 드라이버도 설치되고, 후술하는 상기 메인워드선과 평행하게 연장되어 서브워드선택선의 선택신호를 형성한다. 컬럼데코더(13)는, 이것에 대응한 하나의 메모리어레이를 관통하도록 연자되는 컬럼선택선의 선택신호를 형성한다.

상기 각 메모리어레이는, 복수로 이루어지는 메모리셀어레이(이하, 메모리매트라고 한다)(15)로 분할된다. 메모리매트(15)는, 그 확대도에 나타내듯이, 센스앰프영역(16), 서브워드드라이버영역(17)으로 둘러쌓여 형성된다. 상기 센스앰프영역 (16)과, 상기 서브워드드라이버영역(17)의 교차부는, 교차영역(크로스에리어)(18)이 된다. 상기 센스앰프영역(16)에 설치되는 센스앰프는, CMOS구성의 래치회로에 의해 구성되고, 이러한 센스앰프를 중심으로 하여 좌우로 연장되는 상보비트선의 신호를 증폭하는, 이른바 1교점방식 또는 오픈비트라인형으로 된다. 그리고, 비트선의 배열에 대해서 번갈아 배치된다. 이것에 의해, 메모리매트에 설치되는 비트선이 반으로 나뉘어지고, 이것을 사이에 끼우는 2개의 센스앰프열에 번갈아 배분된다.

확대도로서 나타낸 하나의 메모리매트(15)는, 특히 제한은 없지만, 서브워드선(워드선)이 512라인과, 이것과 직교하는 상보비트선의 한쪽(또는 데이터선)은 1024라인이 된다. 상기 하나의 메모리어레이에서, 상기 메모리매트(15)가 비트선연장방향에 정규용으로 비트선방향으로 32개와 리던던트용으로 2개 설치된다. 상기 2개의 리던던트용 메모리매트는, 단메모리매트의 메모리셀의 수가 절반이 되므로, 특히 제한은 없지만, 참조용으로서도 이용된다. 이 경우에는, 리던던트용으로 하나의 메모리매트가 할당된다.

상기 메모리매트(15)에는, 센스앰프(16)를 중심으로 하여 한쌍의 상보비트선이 설치되기 때문에, 비트선의 연장방향에서 보면, 비트선은 상기 메모리매트(15)에 의해서 실질적으로 16분할된다. 또, 상기 메모리매트(15)는, 워드선의 연장방향으로 4개 설치된다. 이것에 의해, 워드선의 연장방향에서 보면, 서브워드선은 상기 메모리매트(15)에 의해서 4분할된다.

특히 제한은 없지만, 하나의 메모리매트(15)에서, 상기 단메모리매트를 제외하고 비트선이 1024라인 설치되기 때문에, 워드선방향으로 약 4K분의 메모리셀이 접속되고, 서브워드선이 512라인 설치되기 때문에, 비트선방향으로는 512 ×32 = 16K분의 메모리셀이 접속된다. 이것에 의해, 하나의 메모리어레이는, 4K ×16K = 64M비트와 같은 기억용량을 가지며, 4개의 메모리어레이에 의해 메모리칩(10)의 전체로는 4 ×64M = 256M비트와 같은 기억용량을 가지게 된다.

본 발명에서, 용어 「MOS」는, 본래는 메탈 ·옥사이드 ·세미컨덕터구성을 간략적으로 호칭하도록 된 것이라고 이해된다. 그러나 최근들어 일반적인 호칭으로서의 MOS는, 반도체장치의 본질부분 가운데의 금속을 폴리실리콘과 같은 금속이 아닌 전기반도체로 바꾸거나, 옥사이트를 다른 절연체로 바꾸거나 하는 것도 포함하고 있다. CMOS도 또, 위와 같은 MOS에 붙어서 그 해석법의 변화에 따른 넓은 기술적 의미를 가진 것이라고 해석되게 되었다. MOSFET도 또한 마찬가지로 좁은 의미로 이해되는 것이 아니라, 실질상으로는 절연게이트전계효과 트랜지스터로서 해석되는 것과 같은 광의의 구성도 포함하는 의미가 되고 있다. 본 발명의 CMOS, MOSFET 등은 상기와 같은 일반적호칭에 따르고 있다.

도 10에는, 본 발명이 적용되는 DRAM의 메모리매트를 설명하기 위한 한 실시예를 나타내는 구성도이다. 도 10(A)는, 상기 도 9와 같은 계층워드선방식의 DRAM에 설치되는 2개의 메모리매트(MAT0, MAT1)에 대응한 회로를 나타내고, 도 10(B)는 이것에 대응한 레이아웃을 나타내고 있다. 도 10(A)에서, 비트선(BL)과 서브워드선 (WL)의 모든 교점에 MOSFET와 셀용량(CS)으로 이루어지는 메모리셀(MC)이 접속되어 있다. 비트선(BL)은 센스앰프(SA), 워드선(WL)에는 서브워드드라이버(SWD)가 접속된다.

이 실시예에서는, 메인워드선의 수를 줄이기 위해서는, 환언하면, 메인워드선의 배선피치를 부드럽게 하기 위해서, 특히 제한은 없지만, 후술하는 바와 같이 하나의 메인워드선에 대해서, 상보비트선방향으로 4라인으로 이루어지는 서브워드선을 배치시킨다. 상기 도 9와 같이 메인워드선방향에는 2라인으로 분할되고, 및 상보비트선방향에 대해서 상기 4라인씩이 할당된 서브워드선 중에서 1라인의 서브워드선을 선택하기 위해서, 서브워드선택드라이버가 배치된다. 이 서브워드선택드라이버는, 상기 서브워드드라이버의 배열방향(서브워드드라이버열(SWA))으로 연장되는 4라인의 서브워드선택선 중에서 하나를 선택하는 선택신호를 형성한다. 메인워드선(MWL)은, 도시하지 않았지만 서브워드선(WL)과 평행하게 연장된다. 컬럼선택선(YS)는 도시않지만, 이것과 직교하도록 비트선(BL)의 연장방향과 평행하게 배치된다.

상기 2개의 메모리매트(MAT0) 와 (MAT1) 사이에 설치된 센스앰프열(SAA)의 센스앰프(SA)는, 상기 2개의 메모리매트(MAT0)와 (MAT1)의 양측으로 연장하는 것과같은 상보비트선에 접속된다. 이들 센스앰프(SA)는, 상기 센스앰프열(SAA)에서, 특히 제한은 없지만, 2개의 비트선별로 1개의 센스앰프(SA)가 배치된다. 따라서, 상기 메모리매트(MAT0)와 (MAT1) 사이에 설치된 센스앰프열(SAA)에는, 상기와 같이 비트선(BL)이 1024라인 있는 경우에는, 그 절반 512개의 센스앰프(SA)가 설치된다.

그리고, 메모리매트(MAT0)에서, 나머지 512라인의 비트선은, 메모리매트 (MAT1)와는 반대측의 센스앰프열(SAA)에 설치된 센스앰프(SA)에 접속된다. 메모리매트(MAT1)에서, 나머지 512라인의 비트선은, 메모리매트(MAT0)와는 반대측에 설치된 센스앰프열(SAA)에 설치되는 센스앰프(SA)에 접속된다. 이와 같은 센스앰프(SA)의 비트선방향의 양측 분산배치에 의해서, 2라인분의 비트선에 대해서 1개의 센스앰프(SA)와 비트선(BL)의 칩을 맞추어서 고밀도로 메모리매트 및 센스앰프열을 형성할 수 있다.

이것은, 서브워드드라이브(SWD)에 있어서도 동일하다. 메모리매트(MAT0)에 설치된 512라인의 서브워드선(WL)은, 256라인씩으로 나뉘어서 메모리매트(MAT0)의 양측으로 배치된 서브워드드라이버열(SWDA)의 256개의 서브워드드라이브(SWD)에 접속된다. 이 실시예에서는, 2라인의 서브워드선(WL)을 1조로 하여, 2개씩의 서브워드드라이버(SWD)가 분산배치된다. 즉, 비트선과의 접속부를 공통으로 하는 2개의 메모리셀에 대한 서브워드선을 1조로 하여, 2개의 서브워드드라이버가 메모리매트 (MAT0)의 일단측(도의 상측)에 배치되고, 이것과 인접하는 상기 동일한 2라인의 서브워드선을 1조로 하여, 2개의 서브워드드라이버가 메모리매트(MAT0)의 타단측(도의 하측)에 배치된다.

상기 서브워드드라이버(SWD)는, 도시않지만, 그것이 형성되는 서브워드드라이버열(SWDA)을 사이에 두고 양측에 설치되는 메모리매트의 서브워드선의 선택신호를 형성한다. 이것에 의해, 메모리셀의 배분피치에 맞추어서 형성된 서브워드선에 대응하여, 서브워드드라이버(SWD)를 효율좋게 분산배치시키는 동시에, 서브워드선 (WL)의 선택동작을 고속으로 할 수 있도록 한다.

상기와 같은 서브드라이버열(SWDA)과 센스앰프열(SAA)로 둘러 쌓여서 이루어지는 메모리셀어레이(또는 메모리매트)(MAT0,MAT1) 등의 비트선(BL)과 서브워드선 (WL)의 각 교차점에 메모리셀(MC)이 형성된다. 상기 각 메모리셀(MC)이 형성되는 메모리매트(AMT0)에서 도 10(B)와 같이, 기억커패시터(CS)의 상부전극(플레이트전극)(PL)은 메모리매트(MAT0,MAT1) 내의 모든 메모리셀(MC)에서 공통으로 형성되어 평면상의 전극으로 된다. 이러한 플레이트전극(PL)에 대한 전원공급은, 비트선(BL)의 연장방향에 배선된 전원배선(VPLT)에서 접속부(PLCT)를 통해서, 서브워드드라이버열 (SWDA)과 메모리매트(MAT0,MAT1)과의 경계에서 이루어지도록 된다. 동도에서, 축적노드(SN)는 기억커패시터(CS)의 하부전극이고, 어드레스선택 (MOSFET)과의 접속부를 나타낸다.

이 실시예에서는, 도 10(B)와 같이, 센스앰프열(SAA)의 양측에 존재하는 메모리매트(MAT0,MAT1)에 각각 형성되는 상기와 같은 플레이트전극(PL0와 PL1)을, 플레이트층 자체를 이용한 배선(PLSA)으로 서로 접속한다. 또, 이 배선(PLSA)을 센스앰프열(SAA)를 관통시키도록 다수설치하여, 2개의 플레이트전극(PL0과 PL1) 사이의 저항을 큰폭으로 낮아지도록 하는 것이다. 이것에 의해서, 상기 메모리매트(MAT0과MAT1)의 상보비트선(BL) 사이에 선택된 메모리셀(MC)로부터 읽어온 미소신호를 센스앰프(SA)에 의해서 증폭할 때에 플레이트전극(PL0와 PL1)에 생기는 서로 역상이 되는 노이즈를 고속으로 부정할 수 있고, 플레이트전극(PL0와 PL1)에 발생하는 노이즈를 큰폭으로 저감하는 것이 가능해진다.

도 11에는 본 발명이 적용되는 DRAM에서의 메모리셀어레이의 한 실시예의 설명도를 나타내고 있다. 도 11(A)에는, 2개의 메모리매트(MAT0 와 MAT1)의 메모리셀어레이의 레이아웃을 나타내고, 도 11(B)에는 도 11(A)의 A - A' 부분의 소자단면구조를 나타내고 있다. 도 11에 있어서는, 상기 (MAT0)와 (MAT1) 사이에 설치되는 센스앰프(SA) 영역의 레이아웃 및 단면은 생략되어 있다.

ACT 는 MOSFET의 활성영역이고, SNCT는 메모리셀의 축적노드(SN)과 활성화영역(ACT)에 형성되는 MOSFET의 상기 축적노드(SN)에 대응한 소스, 드레인확산층을 접속하는 콘택(접속부)이고, BLCT는 비트선(BL)과 활성화여역(ACT)에 형성되는 MOSFET의 비트선(BL)에 대응한 메모리셀의 입출력단자에 대응한 소스, 드레인확산층을 접속하는 콘택(접속부)이다. CP는 기억커패시터의 용량절연막을 나타낸다. 여기서, 제 1 층째 금속층(M1)과 비트선(BL)은 동일 배선층이고, 1층째 폴리실리콘층 (FG)과 서브워드선(WL)도 동일 배선층으로 구성된다.

도 11(B)와 같이 SA의 양측에 설치되는 메모리매트(MAT0와 MAT1) 플레이트전극(PL)을 센스앰프(SA) 상에서 자르지 않고, 플레이트전극(PL)을 구성하는 전극 그것자체로 접속하는 것에 의해, 메모리매트(MAT0)의 플레이트전극(PL)과 메모리매트 (MAT1)의 플레이트전극(PL) 사이의 저항을 큰폭으로 저감할 수 있게된다. 메모리셀은 COB(Capacitor over Bitline)구조를 이용하고 있다. 즉, 축적노드(SN)를 비트선(BL) 상부에 둔다. 이것에 의해서, 플레이트전극(PL)은 메모리매트(MAT) 중에서 비트선(BL)과 상기 어드레스선택(MOSFET)의 접속부(BLCT)에 의해 분단되는 일 없이, 1매의 평면상으로 형성할 수 있기 때문에, 플레이트전극(PL)의 저항을 저감할 수 있다.

이 실시예서는 도 11(B)에 나타내듯이, 플레이트전극(PL)이 PL(D)과 PL(U)와 같은 축적구조로 되고, 이러한 플레이트전극(PL)의 시트저항치를 낮출수 있어 유리하다. 한예로서, 기억커패시터의 용량절연막(CP)에 BST나 Ta205와 같은 고유전체막을 이용한 경우, 하부전극(축적노드)(SN) 및 상부전극하층(PL(D))에는 Ru를 이용하면, 기억커패시터(CS) 용량을 높일 수 있다. Ru는 종래에 이용되고 있던 폴리Si와 비교하면 시트저항치가 낮기 때문에, 플레이트전극(PL)의 저항치를 낮출 수 있다.

상기 구조의 플레이트전극(PL(U))로서 W를 적층하면, 플레이트전극(PL)의 저항치를 더욱 낮출 수 있다. 이와 같이 해서, 플레이트전극(PL) 자체의 저항치를 낮추면, 플레이트전극(PL)에 실린 노이즈가 부정되는 속도가 고속화되어, 플레이트전극(PL) 노이즈가 저감된다. 또, 플레이트전극(PL(D))으로서는 TiN을 이용해도 좋다. 이 경우도 상기와 동일한 효과를 얻을 수 있다.

상기와 같은 메모리셀의 구조에서는, 도 11(A)에서 알 수 있듯이 비트선(BL)에 인접하여 축적노드(SN)와 MOSFET의 소소, 드레인확산층을 접속하는 접속부 (SNCT)가 설치된다. 즉, 단면의 종방향에 있어서 메모리셀의 축적노드와 비트선 (BL)사이에서 기생용량이 존재하여 비트선(BL)의 전위변화를 상기 축적노드에 전달하는 신호경로를 구성하므로, 이 실시예와 같은 플레이트전극(PL)을 그 자신을 이용한 배선에 의해서 상호 접속하는 것이 유익한 것이 된다.

도 1에는, 본 발명에 따른 다이내믹형 RAM의 Y계구제경로의 한 실시예의 개략구성도를 나타내고 있다. 이 실시예에서는, 1개의 메모리어레이에 불량BL(비트선)을 검출했을 때, 그 불량BL의 원인이 비트선자체에 불량이 존재하는 것인지, 혹은 메모리셀자체에 불량이 존재하는 것인지의 판정을 한다. 상기 메모리셀 자체에 불량이 존재한다고 판정되었다면, 이러한 불량BL을 리던던트비트선으로 절환하도록 한다.

즉, 상기와 같은 비트선방향에 설치되는 복수의 메모리매트(이하, 매트라 하단), 예시적으로 나타낸 매트(O ∼ 2) 가운데 매트(1)에 불량BL이 발생하고, 또한 그 불량결함 원인이 메모리셀에 있을 때에는, 도시하지 않은 Y구제회로에 불량BL의 X어드레스정보(매트(1)의 선택정보)를 입력하고, 상기 매트별로 구제하는 정규통상 Y어드레스를 리던던트 예비, 구제 Y어드레스로 절환하고, 상기 분할된 복수개의 비트선에 대응하여 설치되는 1라인의 리던던트YS선으로 매트별로 비트선불량을 구제하는 것이다.

이와 같은 구성을 취하는 것에 의해, 예를 들면 매트(0)의 워드선을 선택하고, 상기 불량BL과 센스앰프(SA)를 공통하는 정규비트선을 선택하였을 때에는, 상기와 같은 리던던트비트선으로 치환이 이루어지지 않고, 이러한 매트(0)에 설치되는 리던던트비트선은, 그것과는 다른 정규 YS선에 의해서 선택되는 다른 비트선이 불량이 되었을 때의 구제에 사용할 수 있다. 이 점은, 다른 매트(2)에 설치된 리던던트선비트선에 대해서도 동일하고, 상기 매트(1)과는 다른 어드레스의 결함비트선의 구제에 사용할 수 있다. 이와 같은 센스앰프(SA)에 대해서 설치되는 상보비트선 가운데 개개의 불량비트선별로 구제를 실행하는 것에 의해, 리던던트비트선의 사용효율을 높일 수 있게 된다.

상기 도 1과 같이 불량결함 비트선의 X어드레스(매트선택어드레스) 만으로 블록구제를 실시할 수 있는 것은, 불량비트선의 원인이 메모리셀자체에 있고, 그 메모리셀을 선택하지 않도록 하면 좋은 경우에 한정된다. 즉, 이 실시예와 같이 1교차방식의 경우에 있어서는, 상기 도 10(A) 등과 같이 격자무늬배치된 센스앰프 (SA)의 불량비트선을, 상기 도 1과 같은 블록구제해 버리면, 한쪽 비트선만이 구제되게 된다. 그러나, 상기 설명한 바와 같이, 상기 상보비트선 가운데 한쪽만이 불량인 경우에 비트선자체에 불량이 존재하는 경우가 있고, 약한 누설이나 도중에서의 단선은 마진성 불량이라는 것이 상정된다. 따라서, 프로빙검사에서는 센스앰프의 편측비트선불량만이 검출되어도, 그것이 조립된 후에 행해지는 선별이나 출하후의 시스템에 탑재되었을 때, 양쪽의 비트선 모두 불량이 될 확율이 매우 높아 진다는 문제가 발생한다.

도 2에는 본 발명에 따른, 다이내믹형 RAM의 Y계구제회로의 다른 실시예의 개략구성도를 나타내고 있다. 이 실시예서는, 1개의 메모리어레이에 불량BL(비트선)을 검출하고, 그것이 비트선자체에 문제가 있다고 판정되었을 때, 이러한 비트선에 접속되는 센스앰프의 다른쪽 입출력노드에 결합되고, 상기와 같은 프로빙검사에서는 불량이라고 되지 않은 비트선에 대해서도, 상기 불량BL과 함께 리던던트비트선에 절환하여 비트불량의 구제를 하도록 한다.

상기와 같은 메모리셀자체의 불량인지, 비트선 자체의 불량인지의 판정기준은, 예들 들면 불량이 되는 메모리셀 수를 이용할 수 있다. 예를 들면, 상기와 같이 1라인의 비트선에 512개의 메모리셀이 접속되어 있는 경우, 1 내지 2 개의 메모리셀에 불량이 있는 경우(X어드레스)에는, 그것은 메모리셀자체에 불량이 존재하는 것으로 판정할 수 있고, 상기 그것 보다도 많은 수의 불량(X어드레스)이 있는 경우에는 비트선 자체에 불량이 존재하는 것으로 판정할 수 있다.

상기와 같이 1교점방식의 메모리어레이에 있어서, 1개의 센스앰프에 접속되는 트루와 바로 이루어지는 비트선쌍을 동시에 구제하려고 하면 메인앰프어드레스(비트선의 최하위물리어드레스)에 의해서 동시에 구제하지 않으면 안되는 매트가 다른 것이 된다. 이 때문에 불량비트선의 Y어드레스(메인어드레스)에 의해서 휴즈를 끊어서, 반드시 센스앰프(SA)의 양측 2 매트를 블록구제의 단위로서 구제하는 것에 의해, 최소의 휴즈세트 수로 효율좋고 더구나 프로빙검사이후에서 발생하는 불량에 대해서도 비트선불량을 구제할 수 있다.

즉, 1교점방식의 메모리어레이에서는, 비트선의 트루와 바가 인접한 다른 매트에 배치되기 때문에, 트루선과 바선의 한쪽밖에 불량이 되어 있지 않은 경우나, 비트선의 도중에서 불량이 되어 있는 경우라도, 상기 비트선자체에 원인이 있을 때는 실제로는 마진으로 패스하고 있는 것 만으로 불량임에도 불구하고 구제하지 않게 된다. 이것은 상기 구제를 한 후에서의 제 2 회째의 프로빙검사 수율이나 선별수율저하의 원인이 된다. 이 실시예에서는 상기와 같이 제 1 회째의 프로빙검사에서, 트루선 또는 바선의 한쪽에만 불량이 되어 있지 않은 경우라도, 불량비트선과 동일하게 센스앰프(SA)에 연결되어 있는 비트선은 모두 구제하도록 한다.

도 3에는, 본 발명에 따른 다이내믹형 RAM의 Y계구제회로의 한 실시예의 개략블록도를 나타내고 있다. 이 실시예에서는, 약 1G(기가) 비트의 DRAM에 대한 것이며, 전체가 4개의 메모리뱅크 0 내재 3 으로 나뉜다. 개개의 메모리뱅크에 있어서는, 매트 0 ∼ 15로 이루어지는 16개의 매트가 4열 설치되어 있다. 개개의 매트는 상기와 같이 1K비트 ×512워드로 된다. 상기와 같은 16 ×4의 매트군이, 비트선 방향으로 전부해서 4개, 워드선방향으로 2개 설치된다. 따라서, 1개의 메모리뱅크에서는, 4K(비트) ×2 ×8K(워드) ×4 = 256M(비트)와 같은 기억용량을 가지고, 이와 같은 메모리뱅크가 4개 설치되기 때문에 상기와 같이 1G비트의 기억용량이 된다.

상기 16개의 매트 0 ∼ 15는, X어드레스신호/X9, X9 내지/X12, X12로 이루어지는 4비트의 상보어드레스신호에 의해 지정된다. 여기서, /X9 등은 바(bar) 신호를 나타내고, X9 등은 트루(true)신호를 나타낸다. 상기 워드선방향으로 줄 서 있는 4개의 매트로 이루어지는 4K분의 비트선은, 4쌍의 비트선이 1개의 YS선으로 선택되기 때문에, 전부해서 1024개의 YS선이 설치된다. 이들 YS선은, Y어드레스신호 Y0 ∼Y9로 이루어지는 10비트의 어드레스신호에 의해 1개의 YSi(1/1024)의 선택신호가 형성된다.

이 실시예에서는, 상기 16 ×4 매트의 단위로서, 입출력이 가능하다. 이 실시예에서는, 이와 같은 워드선방향으로 2조, 비트선방향으로 4조 설치된다. 따라서, 각조에서 1라인의 워드선을 선택하면, 최대로 4 ×2 ×4 = 32비트의 데이터를 입출력할 수 있다. 각조에서 1비트를 판독하도록 한 경우에는, 1 ×2 ×4 = 8비트의 판독이 가능해지고, 상기 Y계의 선택동작에 의해서, 상하 2조 가운데 한쪽을 선택하는 경우에는, 4 비트단위에서의 메모리액세스가 가능해진다.

이와 같이 각조에서 1비트의 판독을 하는 경우에 있어서, 상기 4쌍의 IO선에 대응하여 설치되는 4개의 센스앰프(MA0 ∼ MA3) 가운데 1개의 메인앰프를 선택할 필요가 있다. 이 센스앰프(MA0 ∼ MA3) 가운데 1개의 센스앰프를 선택하기 위해서, Y어드레스신호/Y11 및/Y12, Y12가 이용된다. 즉, YS0에서 선택되는 4쌍의 비트선은, 상기 센스앰프(M0 ∼ MA3)에 대응한 Y어드레스/Y11, Y11 및/Y12, Y12에 의해서 지정할 수 있다.

이 실시예와 같이, 상기 4쌍의 IO선 가운데서 1쌍의 IO선을 선택하는 경우에서, 상기와 같이 비트선자체에 불량이 존재하는 것에서는, 매트(12)의 YS0에서 메인앰프센스어드레스/Y11(MA0)에 해당되는 비트선이 불량일 때, 여기에 대응한 매트 (13)의 YSO도 동시에 구제한다. 매트(12)의 YS0에서 메인앰프어드레스 Y11(MA1)에 해당되는 비트선이 불량일 때, 매트(11)의 Y11의 YSO를 동시에 구제한다.

도 4에는, 본 발명에 따른 Y리던던트회로의 한 실시예의 회로도를 나타내고 있다. 즉, 어드레스신호/X9, X9 ∼ /X12, X12를 각각 8개의 N채널형의 MOSFET의 게이트로 공급하고, 이러한, MOSFET의 드레인과 출력선 사이에 각각의 휴즈가 설치된다. 상기 출력선에는, 신호XE에 의해서 온 상태가 되는 P채널형 프리차지MOSFET가 설치된다. 상기 어드레스신호/X9, X9 ∼/X12, X12의 하이레벨에 대해서, 상기 각MOSFET는 온상태가 되기 때문에, 온상태가 되는 MOSFET에 대응한 휴즈가 절단되어 있지 않은 경우에 한해서, 상기 출력선의 프리차지전압은 디차지된다. 상기 MOSFET의 온상태/오프상태와 휴즈 절단의 유무의 조합을 이용하여, 출력선이 디차지되지 않는 것을 가지고 매트지정을 할 수 있다.

매트선택어드레스(X9 ∼ X12)는, 상기와 같이 트루/바의 휴즈를 지닌 돈케어 (Don'T care)구제방식으로, 예를 들면, 도 3에서 X어드레스신호/X9와 X9로 선택되는 1쌍의 매트(0와 1, 2와 3 등)을 동시에 선택할 때에는, /X9 와 X9의 양쪽과, 나머지 X10 ∼ X12 가운데 한쪽 휴즈를 절단하면 좋다. 이것으로, 상기 16개의 매트 가운데, 어드레스X9가 돈케어가 되어, 2매트씩 8조가 선택된다. 이와 같은 단순한 회로에 의해서, 상기 2매트의 동시선택이 가능해진다.

도 3의 어드레스할당에서, /X10과 X10의 경계의 2개의 메모리매트인 매트(1)과 (2), (3)과 (4) 등을 한쌍으로 선택할 때에는, /X9와 X9 및 /X10과 X10의 양쪽과, 나머지 X11 ∼ X12 가운데 한쪽 휴즈를 절단하면 좋다. /X11 과 X11의 경계의 2개의 메모리매트인 매트(3)과 (4), (7)과 (8) 등을 한쌍으로 선택할 때에는, /X9와 X9 ∼ /X11과 X11의 양쪽과 나머지 X12 가운데 한쪽 휴즈를 절단하면 좋다. /X12와 X12의 경계의 2개의 메로리매트인 매트(8)와 (9)를 한쌍으로 해서 선택할 때에는, /X9와 X9 ∼ /X12와 X12의 양쪽 휴즈를 절단하면 좋다. 이와 같은 단순한 돈케어방식은, 상기와 같이, 매트(7)와 (8)을 구제할 때에 YS1라인 전부 치환해야 하는 게이스가 나온다. 이때는, 휴즈세트를 2세트 사용하는 편이 구제효율이 올라간다.

이와 같은, 단순한 돈케어방식에서는, 상기와 같이 불량어드레스의 기억과 비교를 하는 회로를 간소화할 수 있지만, 반면 매트 상위어드레스에서 매트어드레스가 나뉘어 질때에는, 하위 어드레스에서 지정되는 매트도 동시에 선택되어 버리어, 비트선에 불량없이 리던던트비트선으로 절환되므로, 리던던트비트선의 사용효율이 희생된다. 2개의 매트를 한쌍으로 하여 선택하는 경우에는, 2 개의 매트를 지정하는 휴즈와 비교회로를 설치하도록 하면 좋다. 혹은, 내부에 매트선택어드레스를 ±1 하는 논리를 넣어서, 2개의 매트를 지정하도록 해도 좋다.

이 실시예에서는, Y(컬럼) 프리디코더신호(CF00 ∼ CF57)에 대응하여, 상기 휴즈와 어드레스비교회로가 설치된다. 이 구성에서는, 4 ×8 ×8 = 20 개의 조합에 의해, 1024라인의 YS선 중에서 1라인을 지정할 수 있기 때문에 회로를 간소화할 수 있다.

도 5에는, 본 발명에 따른 Y계구제호로의 다른 실시예의 구성도를 나타내고 있다. 이 실시예에서는, 단순하게 불량비트선과 그 양 이웃 매트의 3매트를 반드시 동시에 구제하는 알고리즘이다. (즉, 어떤 매트어드레스를 지정했을 때, 그 양이웃을 합친 3 매트를 블록구제의 단위로 한다. 도와 같이 매트가 8개로 이루어진 때에는 6의 블록으로 나누고, 1개의 구제어드레스에 의해서 3블록(매트) 씩을 선택하고, 이들 비트선을 리던던트비트선으로 절환하도록 하는 것이다. 상기 도 3과 같이 16개의 매트로 이루어진 때에는 14블록으로 나뉜다.

도 6에는, 본 발명에 따른 DRAM의 결함구제방법을 설명하기 위한 한 실시예의 흐름도를 나타내고 있다. 스텝(1)에서는, 불량비트의 어드레스가 입력된다. 스텝(2)에서는, 어떤 불량비트(bi)가 이미 구제되었는가를 판단하여 구제되었다면 스텝(8)로 이행하고, 후술하는 것과 같은 스텝(8)에서 불량비트로 갱신된다. 미구제되었다면 스텝(3)에서 (bi)와 같은 X어드레스의 비트가 또 있는지를 판정하고, 있을 때에는 스텝(10)에 의해 X계로 구제하는 것으로 한다.

상기 스텝(3)에서, X어드레스의 비트가 또 없을 때에는, 스텝(4)에서, Y어드레스의 비트에 따로 불량이 있는지를 판정하고, 있을 때에는 스텝(11)에 의해, 센스앰프(SA)의 양측을 1블럭으로서 구제한다. 즉, 상기 도 2의 실시예, 혹은 도 5의 실시예와 같이 블록구제를 한다. 상기와 같이 같은 Y어드레스에 복수의 비트불량이 존재하는 경우에는, 비트선자체에 불량이 있는 것으로 간주하여 상기와 같은 센스앰프의 양측의 비트선을 불량비트선으로 하여 리던던트비트선으로 치환한다.

스텝(4)에서, Y어드레스의 비트가 더 없을 때에는, 스텝(5)에서 또 Y계의 구제세트(휴즈세트나 어드레스비교회로)가 있는지를 판단하고, 이러한 구제세트가 존재하는 경우에는, 스텝(12)에서, 불량비트를 포함하는 매트만을 1블록으로 하여 구제한다. 즉, 상기 도 1에 나타낸 실시예와 같이, 센스앰프(SA)의 편측불량선만을 리던던트선으로 절환한다.

스텝(4)에서, Y계 구제세트가 없다고 판정되었다면, 스텝(6)에서 X계로 구제하도록 한다. 스텝(7)에서는, X계에 구제세트가 아직 있는지를 판정하고, X계구제세트가 없을 때에는 구제불능으로서 종료한다. X계의 구제세트가 아직 있는 경우에는, 스텝(8)에서 다음 비트 bi ＋ 1로 이행하고, 스텝(9)에서는 최종비트까지 구제했다고 판정되었다면 종료하고, 최종비트가 아닐때에는 스텝(2)로 되돌아 간다.

이 실시예에서는, 비트불량을 메모리셀 자시의 불량인지, 혹은 비트선자체의 불량인지를 판정하고, 각각에 적합한 구제방식을 선택하는 것에 의해, 적은 리던던트비트선을 효율 좋게 사용하고, 또한 프로빙검사 후에 발생하게 되는 불량도 미연에 구제할 수 있다. 또, 상기 도 11에서 나타낸 바와 같이, 콘택(BLC)에 의해 2개의 메모리셀이 접속하는 경우, 이러한 접속불량일 때에는, 2개의 메모리셀에 동시에 불량셀이 된다. 따라서, 이러한 페어불량셀은, 그 어드레스에서 스텝(4)와 (5)에 있어서는, 2개라고 하더라도 메모리셀 자체에 불량이 있다고 판정하여, 불량비트를 포함하는 매트만을 1블록으로 하여 구제한다.

도 7에는, 본 발명이 적용된 DRAM(Synchronous Dynamic Random Acess Memory)의 한 실시예의 전체블록도를 나타내고 있다. 이 실시예이 SDRAM은, 특히 제한되지 않지만, 4개의 메모리뱅크(이하, 단순하게 뱅크라고 한다)에 대응하여 4개의 메모리어레이가 설치된다. 4개의 뱅크(0 ∼ 3)에 각각 대응된 메모리어레이는, 컬럼디코더를 중심으로 하여 2분할되고, 매트릭스배치된 다이내믹형 메모리셀을 구비하고, 도에 따르면 동일열로 배치된 메모리셀의 선택단자는 열별의 워드선(도시않함)으로 결합되며, 동일행으로 배치된 메모리셀의 데이터입출력단자는 비트선(도시않함)에 결합된다.

상기 1개의 뱅크는, 128M비트의 메모리어레이가 2개 설치되어 256M 비트와 같은 기억용량을 갖도록 된다. 서브앰프는, 상기와 같은 센스앰프열을 연장하도록 형성된 IO선에 설치되고, 이러한 IO선의 신호증폭을 실행하는 것이다. 상기 메모리어레이의 비트선과 리던던트선은, 컬럼리던던트회로&프리디코더에 의해서 선택된다.

메모리어레이는, 상기와 같은 복수의 메모리매트로 이루어지고, 각 메모리매트 사이의 영역에는 센스앰프(SA), 컬럼스위치나 서브워드드라이버(SDW)가 설치된다. 메인앰프는, 상기 IO선 가운데서 선택된 것을 증폭하고, 데이터입출력버퍼에 설치된 출력회로를 통해서, 특히 제한되지 않지만, 16비트로 이루어지는 데이터를 출력한다. 이러한 입출력버퍼에 설치하는 입력회로에 입력된 16비트로 이루어지는 기록데이터는, 상기 메인앰프 선택회로를 통해서 선택된 IO선 및 선택비트선으로 전달되어 메모리셀로 기록이 이루어진다.

어드레스신호는, 어드레스입력버퍼에서 일단 유지되고, 시계열적으로 입력되는 상기 어드레스신호 가운데, 행(ROW)계 어드레스신호는 행리던던트회로&프리디코더로 공급된다. 컬럼계 어드레스신호는 컬럼리던던트회로&프리디코더로 공급된다. 또 도시하지 않지만, 리프레시카운터가 설치되며, 오토매틱리프레시(Automatic Refresh) 및 셀프리프레시(Self Refresh) 시의 행어드레스를 발생한다. 컬럼어드레스회로에는, 컬럼어드레스카운터(Column Counter)가 설치되어 있고, 커맨드 등으로 지정되는 버스트모드에 대응하여 컬럼어드레스를 생성하여, 컬럼디코더로 출력한다.

커맨드, 입력버퍼&컨트롤러는, 모드레지스터를 포함하고 각종 동작모드정보를 유지한다. 컨트롤러는, 특히 제한되지 않지만, 클럭신호(CLK), /CLK, 클럭이네이블신호(CKE), 칩선택신호/CS, 컬럼어드레스스트로브신호/CAS, 행어드레스트로브신호/RAS, 및 라이트이네이블신호/WE 등의 외부제어신호와, /DM 및 DQS와 모드레지스터(213)를 통한 어드레스신호가 공급되고, 이들 신호의 레벨변화나 타이밍 등에 의거하여 SDRAM의 동작모드 및 상기회로블록의 동작을 제어하기 위한 내부타이밍신호를 형성하는 것으로, 각각에 신호에 대응한 입력버퍼를 갖춘다.

다른 외부입력신호는 해당 내부클럭신호의 라이즈엣지(RISE EDEG)에 동기하여 의미가 있다. 칩선택신호/COS는 그 로레벨에 의해서 커맨드입력사이클의 개시를 지시한다. 칩선택신호/CS가 하이레벨일 때(칩비선택상태)나 기타 입력은 의미를 갖지 않는다. 단, 후술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해서 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에서의 대응신호화는 기능이 상위하고, 후술하는 커맨드사이클을 정의할 때에 의미있는 신호가 된다.

클럭이네이블신호(CKE)는 다음 클럭신호의 유효성을 지시하는 신호이고, 해당 신호(CK)가 하이레벨이라면 다음 클럭신호(CLK)의 라이즈엣지가 유효가 되고, 로레벨일 때에는 무효가 된다. 또, 리드모드에 있어서, 데이터출력버퍼에 대한 아웃풋이네이블의 제어를 실시하는 외부제어신호/OE를 설치한 경우에는, 이러한 신호/OE 도 컨트롤러에 공급되고, 그 신호가 예를 들면 하이레벨일 때에는 데이터출력버퍼는 고출력임피던스상태가 된다.

상기 행어드레스신호는, 클럭신호(CLK)(내부클럭신호)의 라이즈엣지에 동기하는 후술하는 행어드레스스트로브 ·뱅크액티브커맨드사이클에 있어서의 어드레스신호의 레벨에 의해서 정의된다.

예를 들면, 어드레스신호(A13)와 (A14)는, 상기 행어드레스스트로브 ·뱅크액티브커맨트사이클에서 뱅크신호라고 간주된다. 즉, (A13)과 (A14)의 조합에 의해, 4개의 메모리뱅크(0 ∼ 3) 가운데 1개가 선택된다. 메모리뱅크의 선택제어는, 특히 제한되지 않지만, 선택메모리뱅크측의 행디코더만의 활성화, 비선택메모리뱅크측의 컬럼스위치회로의 전체비선택, 선택메모리뱅크 측만의 데이터입력회로(210) 및 데이터출력회로로의 접속 등의 처리에 의해서 이루어질 수 있다.

SDRAM에 있어서는, 1개의 메모리뱅크로 버스트동작이 이루지고 있을 때, 그 도중에서 다른 메모리뱅크를 지정하고, 행어드레스스트로브 ·뱅크액티브커맨드가 공급되면, 해당 실행중의 한쪽 메모리뱅크에서의 동작에는 아무런 영향을 주지않고, 해당 다른 메모리뱅크에서의 행어드레스계의 동작이 가능해진다.

따라서, 예를 들면 16비트로 이루어지는 데이터입출력단자에 있어서 데이터가 충돌하지 않는 한, 처리가 종료하고 있는지 않는 커맨드실행중에, 해당 실행중인 커맨드가 처리대상이 되는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지커맨드, 행어드레스스트로브 ·뱅크액티브커맨드를 발행하여, 내부동작을 미리 개시시키는 것이 가능하다.

도 8에는, 본 발명에 따른 다이내믹형 RAM의 Y계구제회로의 다른 실시예의 개략구성도를 나타내고 있다. 이 실시예에서는 센스앰프(SA)를 중심으로 하여 양측에 설치되는 메모리어레에는, 한쌍으로 이루어지는 상보비트선이 평행하게 배치된다. 즉, 비트선의 트루와 바가 1개의 메모리어레이에 평행하게 배치된다는, 이른바 2교점방식이 된다. 그리고, 센스앰프(SA)는, 셰어드스위치MOSFET에 의해 타임셰어에 의해서 어느 한쪽의 메모리어레이에 설치된 비트선쌍의 신호를 증폭한다.

이와 같이 센스앰프(SA)의 1쌍의 입출력노드에 대응하여 설치되는 상보비트선쌍을 평행하게 연장시키는 2교점방식에서, 이러한 센스앰프를 사이에 두는 것과 같이 연장되는 2쌍의 상보비트선에 대해서 시분할적으로 사용하는 셰어드센스앰프를 채용한 다이내믹형 RAM에 있어서, 메모리셀로부터의 판독신호량을 확보하기 위해서, 비트선을 분할하여 여기에 접속되는 메모리셀 수를 줄어들도록 한 경우, 상기 분할된 비트선에 대응한 매트별로 불량비트선을 구제할 수 있다. 즉, Y구제회로에 불량비트의 X어드레스(매트) 정보를 입력하고, 상기 매트별로 구제하는 정규Y어드레스를 리던던트Y어드레스로 절환하고, 상기 분할된 복수개의 비트선에 대응하여 설치되는 1라인의 리던던트YS선으로 매트별로 비트선불량을 구제하는 것이다.

상기와 같은 2교점방식의 다이내믹형 RAM에서는 이용되고 있었던 상기 매트별 비트선구제기술에서는, 상기와 같이 메모리셀 자체에 불량이 존재하는 경우라도, 비트선쌍에서 리던던트비트선쌍으로 치환된다. 이 때문에, 리던던트비트선쌍은, 항상 1쌍단위로 치환되기 때문에 사용효율이 나빠진다. 여기서, 이 실시예에서는, 이와 같은 2교점방식에서도, 상기와 같이 메모리셀자체에 불량이 존재하는 경우에는, 비트선쌍 가운데 불량셀이 존재하는 비트선만을 리던던트선으로 절환하도록하는 것이다.

즉, 도에 예시적으로 나타낸 비트선방향에 설치되는 매트 (0) 내지 (2) 가운데 매트(1)에 불량BL이 발생하고, 또한 그 불량원인이 메모리셀에 있을 때에는, 도시하지 않은 Y구제회로에 불량BL의 Y어드레스정보(비트선의 트루(A)가 바(B)의 신호)를 Y계 디코더로 공급하고, 도와 같이 불량비트 X가 A라면 리던던트Y어드레스로절환하고, 여기에 대응하여 설치되는 리던던트선쌍의 한쪽(A측)으로 치환된다. 이와 같이 하면, 리던던트선쌍의 다른쪽(B측)을 상기와 동일한 매트 내에서 불량원인이 메모리셀에 있는 다른 비트선쌍 가운데 다른쪽 B측의 불량구제에 이용할 수 있다. 이와 같이 리던던트비트선쌍의 트루와 바를 각각 정규비트선쌍의 트루와 바의 각각의 구제에 사용할 수 있으므로, 리던던트선쌍의 사용효율을 높일 수 있다.

이와 같은 구성을 취하는 것에 의해, 예를 들면 매트(0)의 워드선을 선택하고, 상기 불량BL과 센스앰프(SA)를 공통으로 하는 정규비트선을 선택했을 때에는, 상기와 같은 리던던트선으로 치환이 이루어지지 않고, 이러한 매트(0)에 설치되는 리던던트비트선은, 이것과는 다른 정규YS선에 의해서 선택되는 다른 비트선이 불량이 되었을 때의 구제에 사용할 수 있다. 이 점은, 다른 매트(2)에 설치되는 리던던트비트선에 대해서도 마찬가지이고, 상기 매트(1)과는 다른 어드레스의 결함비트선의 구제에 사용할 수 있다. 이와 같은 센스앰프(SA)에 대해서 설치되는 상보비트선쌍 가운데 개개의 불량비트선별로 구제를 하는 것에 의해, 리던던트선의 사용효율을 높일 수 있는 것이 된다.

상기 실시예부터 얻어지는 작용효과는, 다음과 같다.

(1) 복수 비트선과 복수워드선에 각각 결합된 복수의 메모리셀을 포함하는 메모리매트의 복수개를 상기 비트선방향으로 배치하고, 상기 비트선방향에 배치된 메모리매트 사이의 영역에, 이러한 메모리매트에 배분되어 설치되는 비트선쌍의 절반에 대해서 입출력노드가 접속되어 이루어지는 복수의 래치회로를 포함하는 센스앰프열를 설치하고, 상기 각 비트선쌍과 여기에 접속되는 센스앰프단위로 리던던트선쌍과 여기에 대응한 리던던트센스앰프와의 치환을 가능하게 하는 것에 의해, 효과적이고, 동시에 합리적인 Y계 구제를 실현할 수 있다는 효과를 얻을 수 있다.

(2) 복수의 비트선과 복수의 워드선에 각각 결합된 복수의 메모리셀을 포함하는 메모리매트의 복수개를 상기 비트선방향으로 배치하고, 상기 비트선방향에 배치된 메모리매트 사이의 영역에, 이러한 메모리매트에 배분되어 설치되는 비트선쌍의 절반에 대해서 입출력노드가 접속되어 이루어지는 복수의 래치회로를 포함하는 센스앰프열을 설치하고, 상기 비트선쌍의 각비트선쌍 단위로 불량비트선을 리던던트비트선 및 각각에 대응한 리던던트센스앰프와의 치환이 가능하도록 하는 것에 의해, 리던던트선의 사용효율을 높일 수 있다는 효과를 얻을 수 있다.

(3) 또, 상기 불량비트선을 메모리셀 자체에 불량이 존재하는 것에 의해서 불량으로 하는 것에 한정하는 것에 의해, 효과적인 비트선구제를 실현할 수 있다는 효과를 얻을 수 있다.

(4) 그리고, 상기 비트선방향으로 배열되는 메모리매트의 비트선을 공통의 Y선택신호에 의해 선택하고, 상기 리던던트비트선쌍 및 센스앰프를 상기 메모리매트선택신호에 의해 각 메모리매트에 대응하여 상기 치환을 가능하게 하는 것에 의해, 리던던트선쌍 및 센스앰프의 사용효율을 높게 할 수 있다는 효과가 있다.

(5) 또, 상기 메모리매트 가운데 불량비트선이 존재하는 메모리매트를 중심으로 하여, 상기 비트선방향으로 배치되는 양측의 메모리매트의 비트선도 상기 리던던트비트선 및 리던던트센스앰프로 치환하는 것에 의해, 불량어드레스의 기억회로 및 그 비교회로의 간소화를 꾀할 수 있다는 효과를 얻을 수 있다.

(6) 또, 상기 불량비트선을 비트선자체에 불량이 존재하는 것에 의해서 불량이라고 된 것으로 한정하는 것에 의해, 효과적인 불량비트선 구제를 실현할 수 있다는 효과를 얻을 수 있다.

(7) 또, 상기 불량비트선을 지정하는 1조의 불량어드레스기억회로에 의해서 상기 불량비트선이 존재하는 메모리매트와 그 양측의 메모리매트의 3개의 메모리매트의 비트선을 일괄하여 상기 각각에 대응한 리던던트비트선 및 리던던트센스앰프로 치환하는 것에 의해, 불량어드레스의 기억회로 및 그 비교회로의 간소화를 꾀할 수 있다는 효과를 얻을 수 있다.

(8) 또, 상기 센스앰프열을 따라서 연장된 복수의 제 1 상보입출력선을 더 포함하고, 상기 센스앰프열을 상기 상보비트선쌍에 상기 센스앰프의 동작전압의 중간전압을 공급하는 프리차지회로와, 게이트에 상기 Y선택신호를 받고, 상기 2개의 메모리매트에 배분되어 설치된 비트선쌍과 상기 제 1 상보입출력선 사이에 설치된 1쌍의 스위치MOSFET를 설치하는 것에 의해, 다이내믹형 메모리셀의 판독동작에 필요한 회로를 합리적으로 배치킬 수 있다는 효과가 있다.

(9) 또, 불량어드레스의 기억수단과 입력된 어드레스신호를 비교하는 회로로서 불량어드레스에 대응하여 선택적으로 절단이 이루어지는 휴즈수단과, 상기 휴즈수단의 일단과 제 1 전압 사이에 설치되고, 상보어드레스신호가 공급되는 스위치MOSFET와 상기 휴즈수단의 타단에 대해서 공통으로 설치되어, 제 2 전압으로 이루어지는 프리차지전압을 공급하는 프리차지수단으로 구성하고, 상기 휴즈수단이 공통화된 타단으로부터 일치/불일치 신호를 형성하는 것에 의해, 불량어드레스의기억과 그 비교회로의 간소화를 실현할 수 있다는 효과를 얻을 수 있다.

(10) 제 1 방향을 따라서 배치된 복수의 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 설치하고, 상기 복수의 메모리어레이영역의 각각에는, 상기 제 1 방향으로 연장하는 복수의 비트선과, 상기 제 1 방향과 직교하는 제 2 방향으로 연장하는 복수의 워드선과, 상기 복수의 비트선과 상기 복수의 워드선의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고, 상기 센스앰프영역에는 각 센스앰프영역에 인접하는 양측의 메모리어레이영역 가운데 한쪽 영역내의 제 1 비트선과 다른쪽 영역내의 제 2 비트선에 접속되는 제 1 센스앰프와, 상기 한쪽 영역 내의 제 1 리던던트선과 상기 다른쪽 영역내의 제 2 리던던트비트선에 접속되는 제 2 센스앰프를 설치하고, 1개의 메모리어레이영역에서 상기 제 1 비트선이 제 1 리던던트비트선으로 치환되는 경우, 상기 제 2 비트선도 상기 제 2 리던던트선으로 치환하는 것에 의해, 효과적이고 또한 합리적인 Y계 구제를 실현할 수 있다는 효과를 얻을 수 있다.

(11) 제 1 방향을 따라서 배치된 복수의 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 설치하고, 상기 복수의 메모리어레이영역의 각각에는, 상기 제 1 방향으로 연장하는 복수의 비트선과, 상기 제 1 방향과 직교하는 제 2 방향으로 연장하는 복수의 워드선과, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고, 상기 센스앰프영역에는, 각 센스앰프영역에 인접하는 양측의 메모리어레이영역 가운데 한쪽의 영역내의 비트선과 다른쪽 영역내의 비트선 영역 내의 리던던트에 접속되는 제 2 센스앰프를 설치하고, 1개의 메모리영역에 있어서 소정 비트선으로 바꾸어서 리던던트비트선이 선택되는 경우에는, 상기 1개의 메모리어레이영역의 양측의 메모리어레이 영역의 각각에 있어서, 소정비트선으로 바꾸어서 리던던트선을 선택하는 것에 의해, 효과적이고, 또한 합리적인 Y계 구제를 실현할 수 있다는 효과를 얻을 수 있다.

(12) 제 1 방향을 따라서 배치된 복수의 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 설치하고, 상기 복수의 메모리어레이 영역의 각각에는 상기 제 1 방향으로 연장하는 복수의 비트선과, 상기 제 1 방향과 직교하는 제 2 방향으로 연장하는 복수의 워드선과, 상기 복수의 비트선과 상기 복수의 워드선의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고, 상기 센스앰프영역에는, 각 센스앰프영역에 인접하는 양측의 메모리어레이영역 가운데 한쪽 영역내의 제 1 비트선과 다른쪽 영역내의 제 2 비트선에 접속되는 제 1 센스앰프와, 상기 한쪽 영역내에 설치되는 복수의 제 1 리던던트비트선과 상기 다른쪽 영역내의 복수의 제 2 리던던트비트선에 접속되는 복수의 제 2 센스앰프를 설치하고, 1개의 메모리어레이영역에서 상기 제 1 비트선이 제 1 리던던트비트선으로 치환되는 비트구제와, 다른 메모리어레이영역에서 소정비트선으로 바꾸어서 리던던트비트선이 선택되는 경우에는, 상기 다른 메모리어레이영역의 양측의 멤리어레이영역의 각각에 있어서, 소정비트선으로 바꾸어서 리던던트비트선이 선택되는 비트구제를 실시하는 것에 의해, 효과적이고 또한 합리적인 Y계 구제를 실현할 수 있다는 효과를 얻을 수 있다.

(13) 상기 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 가지고, 상기 복수의 메모리어레이영역의 각각에는, 상기 제 1 방향으로 연장하는 복수의 비트선쌍과, 상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수의 워드선과, 상기 복수의 비트선쌍 가운데 한쪽과 상기 복수의 워드선의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고, 상기 센스앰프영역에는 각 센스앰프영역에 인접하는 양측메모리어레이 영역 가운데 한쪽의 영역내의 제 1 비트선쌍과 다른쪽 영역내의 제 2 비트선쌍에 선택적으로 접속되는 제 1 센스앰프와, 상기 한쪽 영역내의 제 1 리던던트비트선쌍과 상기 다른쪽 영역내의 제 2 리던던트비트선쌍에 선택적으로 접속되는 제 2 센스앰프를 설치하고, 1개의 메모리어레이영역에서 상기 제 1 비트선쌍 가운데 메모리셀에 불량이 존재하는 것이 제 1 리던던트비트선 가운데 대응하는 것으로 치환되는 비트선 단위의 구제와, 다른 메모리어레이영역에서 상기 제 1 비트선쌍 가운데 비트선에 불량이 존재할 때에 제 1 비트선쌍의 양쪽이 제 1 리던던트비터선쌍으로 치환되는 비트선쌍 단위의 구조를 가능하게 하는 것에 의해, 효과적이고 또한 합리적인 Y계 구제를 실현할 수 있다는 효과를 얻을 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만, 본원발명은 상기 실시예에 한정되는 것이 아니라, 그 요치를 일탈하지 않는 범위에서 다양하게 변화가능하다는 것은 말할 필요도 없다. 예를 들면, 워드선은 상기와 같은 계층워드선 방식외에 금속층과의 2층구조로 구성하는 것이라 하더라도 좋다. 다이내믹형 RAM의 입출력인터페이스는, SDRAM 이외에 DDR SDRAM이나 SDRAM 등의 여러종류의 것에 적합하도록 하는 것으로 해도 좋고, 다이내믹형 RAM은 디지털집적회로에 내장되는 것이라 하더라도 좋다. 본 발명은, 1 교점방식 또는 2교점방식에서 센스앰프를 격자무늬로 하는 다이내믹형 RAM과 같은 반도체기억장치에 넓게 이용할 수 있다.

본원에서 개시되는 발명가운데 대표적인 것에 의해서 얻을 수 있는 효과를 간단하게 설명하면, 다음과 같다.

복수의 비트선과 복수의 워드선에 각각 결합된 복수의 메로리셀를 포함하는 메모리매트의 복수개를 상기 비트선방향으로 배치하고, 상기 비트선방향으로 배치된 메모리매트 사이의 영역에, 이러한 메모리매트에 배분되어 설치되는 비트선태의 절반에 대해서 입출력노드가 접속되어 이루어지는 복수의 래치회로를 포함하는 센스앰프열을 설치하고, 상기 각 비트선쌍과 여기에 접속되는 센스앰프단위로 리던던트비트선쌍과 여기에 대응한 리던던트센스앰프의 치환을 가능하게 하는 것에 의해, 효과적이고 또한 합리적인 Y계 구제를 실현할 수 있다.

Claims

복수의 비트선과,

복수의 워드선과,

상기 복수의 비트선과 상기 복수의 워드선에 각각 결합된 복수의 메모리셀을 포함하는 복수개의 메모리매트가 상기 비트선방향으로 배치되어 이루어지고,

상기 복수의 메모리셀의 각각은, 제 1 및 제 2 전극을 가지는 용량과,

상기 복수의 워드선 가운데 대응하는 1개에 결합된 게이트와,

그 한쪽이 상기 복수의 비트선 가운데 대응하는 1개에 결합되고, 그 다른쪽이 상기 용량의 제 1 전극에 결합된 소스 - 드레인경로를 가지는 MOSFET를 포함하고,

상기 비트선방향으로 배치된 메모리매트 사이의 영역에 설치되고, 각 메모리매트에 설치되는 절반의 비트선쌍에 대해서 입출력노드가 접속되는 복수의 래치회로를 포함하는 센스앰프열을 구비하고,

상기 비트선쌍의 각 비트단위에서의 불량비트선을 리던던트비트선 및 여기에 대응한 리던던트센스앰프와의 치환이 가능하게 되는 반도체기억장치.
청구항 1에 있어서,

상기 불량비트선은, 메모리셀 자체에 불량이 존재하는 것에 의해서 불량이 된 것인 반도체기억장치.
복수의 비트선과,

복수의 워드선과,

상기 복수의 비트선과 상기 복수의 워드선에 각각 결합된 복수의 메모리셀을 포함하는 복수개의 메모리매트가 상기 비트선방향에 배치되어 이루어지고,

상기 복수의 메모리셀의 각각은, 제 1 및 제 2 전극을 가지는 용량과,

상기 복수의 워드선 가운데 대응하는 1개에 결합된 게이트와,

그 한쪽이 상기 복수의 비트선 가운데 대응하는 1 개에 결합되고, 그 다른쪽이 상기 용량의 상기 제 1 전극에 결합된 소스 - 드레인경로를 가지는 MOSFET를 포함하고,

상기 비트선방향으로 배치된 메모리매트 사이의 영역에 설치되고, 2개의 메모리매트에 분산하여 설치되는 비트선쌍에 접속되는 복수의 단위증폭회로를 포함하는 증폭회로를 구비하고,

상기 복수의 단위증폭회로의 수는, 상기 비트선쌍의 수보다도 적고,

상기 각 비트선쌍과 여기에 접속되는 단위증폭회로에서 불량비트선을 리던던트비트선쌍과 여기에 대응한 리던던트단위증폭회로의 치환이 가능하게 되는 반도체기억장치.
청구항 3 에 있어서,

상기 비트선방향으로 배열되는 메모리매트의 비트선은, 공통의 Y선선택신호에 의해 선택되는 것이고,

상기 리던던트선쌍 및 단위증폭회로는, 상기 메모리매트선택신호에 의해 각 메모리매트에 대응하여 상기 치환이 가능하게 되는 것인 반도체기억장치.
청구항 3에 있어서,

상기 메모리매트 가운데 불량비트선이 존재하는 메모리매트를 중심을 하여,

상기 비트선방향으로 배치되는 양측의 메모리매트의 비트선도 상기 리던던트비트선 및 리던던트단위증폭회로로 치환하는 반도체기억장치.
청구항 3 내지 청구항 5 중 어느 한 항에서,

상기 불량비트선은, 비트선자체에 불량이 존재하는 것에 의해서 불량이 되는 반도체기억장치.
청구항 3 내지 청구항 6 중 어느 한 항에서,

상기 불량비트선을 지정하는 1조의 불량어드레스기억회로에 의해서 상기 불량비트선이 존재하는 메모리매트와 그 양측 메모리매트 3개의 메모리매트의 비트선을 일괄하여 상기 각각에 대응한 리던던트비트선 및 리던던트단위증폭회로로 치환하는 반도체기억장치.
청구항 3에 있어서,

상기 복수의 단위증폭회로의 배치방향으로 연장된 복수의 제 1 상보입출력선을 더 포함하고,

상기 단위증폭회로는, 상기 상보비트선쌍에 상기 단위증폭회로의 동작전압의 중간전압을 공급하는 프리차지회로와,

게이트에 상기 Y선택신호을 받고, 상기 2개의 메모리매트에 분산하여 설치된 비트선쌍과 상기 제 1 상보입출력선 사이에 설치된 1쌍의 스위치MOSFET를 포함하는 반도체기억장치.
청구항 3 내지 청구항 8 중 어느 한 항에서,

불량어드레스에 대응하여 선택적으로 절단이 이루어지는 휴즈수단과,

상기 휴즈수단의 일단과 제 1 전압 사이에 설치되고, 상보 어드레스신호가 공급되는 스위치MOSFET와,

상기 휴즈수단의 타단에 대해서 공통으로 설치되고, 제 2 전압으로 이루어지는 프리차지전압을 공급하는 프리차지수단을 가지는 불량어드레스 기억수단과 입력된 어드레스신호의 비교를 하는 회로와,

상기 휴즈수단의 공통화된 타단에서 일치/불일치 신호를 형성하는 회로를 더 포함하는 반도체기억장치.
제 1 방향을 따라서 배치된 복수의 메모리어레이영역과,

상기 복수의 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 가지고,

상기 복수의 메모리어레이영역의 각각은, 상기 제 1 방향으로 연장되는 복수의 비트선과,

상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수의 워드선과,

상기 복수의 비트선과 상기 복수의 워드선에 대응하여 설치된 복수의 메모리셀을 구비하고,

각 센스앰프영역에 인접하는 양측의 메모리어레이영역 가운데 한쪽 영역내의 제 1 비트선과 다른쪽 영역내의 제 2 비트선에 접속되는 제 1 센스앰프와,

상기 한쪽 영역내의 제 1 리던던트비트선과 상기 다른쪽 영역내의 제 2 리던던트비트선에 접속되는 제 2 센스앰프가 상기 각 센스앰프영역내에 설치되고,

1개의 메모리에어리영역에서, 상기 제 1 비트선이 제 1 리던던트비트선으로 치환되는 경우, 상기 제 2 비트선도 상기 제 2 리던던트비트선으로 치환되는 반도체기억장치.
제 1 방향을 따라서 배치된 복수의 메모리어레이영역과,

상기 복수의 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 가지고,

상기 복수의 메모리어레이영역의 각각은, 상기 제 1 방향으로 연장되는 복수의 비트선과,

상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수의 워드선과,

상기 복수의 비트선과 상기 복수의 워드선에 대응하여 설치된 복수의 메모리셀을 구비하고,

각 센스앰프영역에 인접하는 양측의 메모리어레이영역 가운데 한쪽 영역내의 비트선과 다른쪽 영역내의 비트선에 접속되는 제 1 센스앰프와,

상기 한쪽 영역내의 리던던트비트선과 다른쪽 영역내의 리던던트비트선에 접속되는 제 2 센스앰프가 상기 각 센스앰프영역내에 설치되고,

1개의 메모리어레이영역에서 소정비트선으로 바꾸어 리던던트비트선이 선택되는 경우에는, 상기 1개의 메모리어레이영역의 상기 소정의 비트선에 대응하는 다른 메모리영역의 소정비트선으로 바꾸어 리던던트비트선이 선택되는 반도체기억장치.
제 1 방향을 따라서 배치된 복수의 메모리어레이영역과,

상기 복수의 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 가지고,

상기 복수의 메모리어레이영역의 각각은, 상기 제 1 방향으로 연장되는 복수의 비트선과,

상기 제 1 방향과 직교하는 제 2 방항으로 연장되는 복수의 워드선과,

상기 복수의 비트선과 상기 복수의 워드선의 교차부에 대응하여 설치된 복수의 메모리셀을 구비하고,

각 센스앰프영역에 인접하는 양측 메모리영역 가운데 한쪽영역내의 제 1 비트선과 다른쪽 영역내의 제 2 비트선에 접속되는 제 1 센스앰프와,

상기 한쪽 영역내에 설치되는 복수의 제 1 리던던트비트선과 상기 다른쪽 영역내의 복수의 제 2 리던던트비트선에 접속되는 복수의 제 2 센스앰프가 상기 각 센스앰프영역내에 설치되고,

1개의 메모리어레이영역에서 상기 제 1 비트선이 제 1 리던던트비트선으로 치환되는 비트구제와,

다른 메모리어레이 영역에서 소정비트선으로 바꾸어 리던던트비트선이 선택되는 경우에는, 상기 다른 메모리어레이영역의 양측 메모리어레이영역의 각각에 있어서, 소정 비트선으로 바꾸어 리던던트비트선이 선택되는 비트선구제가 이루어지는 반도체기억장치.
제 1 방향을 따라서 배치된 복수의 메모리어레이영역과,

상기 복수의 메모리어레이영역과 번갈아 배치된 복수의 센스앰프영역을 가지고,

상기 복수의 메모리어레이영역의 각각은, 상기 제 1 방향으로 연장되는 복수의 비트선쌍과,

상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수의 워드선과,

상기 복수의 비트선쌍 가운데 한쪽과 상기 복수의 워드선에 대응하여 설치된 복수의 메모리셀을 구비하고,

각 센스앰프영역에 인접하는 양측의 메모리어레이영역 가운데 한쪽 영역내의제 1 비트선과 다른쪽 영역내의 제 2 비트선에 접속되는 제 1 센스앰프와,

상기 한쪽 영역내의 제 1 리던던트비트선과 상기 다른쪽 영역내의 제 2 리던던트비트선에 접속되는 제 2 센스앰프가 상기 각 센스앰프영역내에 설치되고,

1개의 메모리어레이영역에 있어서 상기 제 1 비트선 가운데 메모리셀에 불량이 존재하는 것이 제 1 리던던트비트선 가운데 대응하는 것으로 치환되는 비트선단위의 구제와,

1개의 메모리어레이영역에 있어서 상기 제 1 비트선에 불량이 존재할 때에 제 1 및 제 2 비트선의 양쪽이 제 1 및 제 2 리던던트비트선으로 치환되는 비트선쌍 단위의 구제가 가능하게 되는 반도체기억장치.
제 1 비트선과,

제 2 비트선과,

제 1 리던던트비트선과,

제 2 리던던트비트선과,

상기 제 1 비트선에 접속된 복수의 제 1 메모리셀과,

상기 제 2 비트선에 접속된 복수의 제 2 메모리셀과,

상기 제 1 리던던트비트선에 접속된 복수의 제 1 리던던트메모리셀과,

상기 제 2 리던던트비트선에 접속된 복수의 제 2 리던던트메모리셀과,

상기 제 1 비트선 및 상기 제 2 비트선에 접속되고, 제 1 비트선 및 상기 제 2 비트선의 전위차를 증폭하는 제 1 증폭회로와,

상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선에 접속되고, 제 1 리던던트비트선 및 상기 제 2 리던던트비트선의 전위차를 증폭하는 제 1 리던던트증폭회로를 포함하고,

상기 제 1 비트선을 상기 제 1 리던던트비트선으로 치환하고 또한 상기 제 2 비트선을 상기 제 2 리던던트비트선으로 치환하지 않는 것이 가능한 반도체기억장치.
청구항 14에 있어서,

상기 제 1 비트선 및 상기 제 1 리던던트비트선은, 제 1 메모리어레이에 포함되고,

상기 제 2 비트선 및 상기 제 2 리던던트비트선은, 제 2 메모리어레이에 포함되고,

상기 제 1 증폭회로 및 상기 제 1 리던던트증폭회로는, 상기 제 1 메모리어레이이와 상기 제 2 메모리어레이 사이의 영역에 형성되는 반도체기억장치.
청구항 15에 있어서,

상기 제 2 메모리어레이는 제 3 비트선을 더 포함하고,

상기 반도체기억장치는,

제 4 비트선을 포함하는 제 3 메모리어레이와, 상기 제 3 비트선 및 상기 제 4 비트선에 접속되고, 제 3 비트선 및 상기 제 4 비트선의 전위차를 증폭하는 제 2증폭회로를 더 포함하고,

상기 제 2 증폭회로는 상기 제 2 메모리어레이와 상기 제 3 메모리어레이 사이의 영역에 형성되는 반도체기억장치.
청구항 14에 있어서,

상기 제 1 비트선, 제 2 비트선, 상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선은, 상기 제 1 메모리어레이에 포함되고,

상기 제 1 비트선 및 제 2 비트선은 병행하게 배치되고,

상기 제 1 리던던트비트선 및 제 2 리던던트비트선은 병행하게 배치되는 반도체기억장치.
청구항 17에 있어서,

상기 제 1 메모리어레이는 제 3 비트선 및 제 4 비트선을 더 포함하고,

상기 반도체기억장치는,

상기 제 3 비트선 및 상기 제 4 비트선에 접속되고, 제 3 비트선 및 상기 제 4 비트선의 전위차를 증폭하는 제 2 증폭회로를 더 포함하고,

상기 제 1 증폭회로 및 상기 제 1 리던던트증폭회로는 제 1 영역에 형성하고,

상기 제 2 증폭회로는 제 2 영역에 형성되고,

상기 제 1 메모리어레이는, 상기 제 1 영역과 상기 제 2 영역 사이의 영역에형성되는 반도체기억장치.
청구항 14에 있어서,

상기 제 1 비트선, 제 2 비트선, 상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선은, 제 1 메모리어레이에 포함되는 반도체기억장치.
제 1 비트선과,

제 2 비트선과,

제 1 리던던트비트선과,

제 2 리던던트비트선과,

상기 제 1 비트선에 접속된 복수의 제 1 메모리셀과,

상기 제 2 비트선에 접속된 복수의 제 2 메모리셀과,

상기 제 1 리던던트비트선에 접속된 복수의 제 1 리던던트메모리셀과,

상기 제 2 리던던트비트선에 접속된 복수의 제 2 리던던트메모리셀과,

상기 제 1 비트선 및 상기 제 2 비트선에 접속되고, 제 1 비트선 및 상기 제 2 비트선의 전위차를 증폭하는 제 1 증폭회로와,

상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선에 접속되고, 제 1 리던던트비트선 및 상기 제 2 리던던트비트선의 전위차를 증폭하는 제 1 리던던트증폭회로를 포함하고,

상기 제 1 비트선이 불량이고 상기 제 2 비트선이 정상인 경우, 상기 제 1비트선을 상기 제 1 리던던트비트선으로 치환하고 또한 상기 제 2 비트선을 상기 제 2 리던던트비트선으로 치환하는 반도체기억장치.
청구항 20에 있어서,

상기 제 1 비트선 및 상기 제 1 리던던트비트선은, 제 1 메모리어레이에 포함되고,

상기 제 2 비트선 및 상기 제 2 리던던트비트선은, 제 2 메모리어레이에 포함되고,

상기 제 1 증폭회로 및 상기 제 1 리던던트증폭회로는, 상기 제 1 메모리어레이와 상기 제 2 메모리어레이 사이의 영역에 형성되는 반도체기억장치.
청구항 21에 있어서,

상기 제 2 메모리어레이는 제 3 비트선을 더 포함하고,

상기 반도체기억장치는,

제 4 비트선을 포함하는 제 3 메모리어레이와, 상기 제 3 비트선 및 상기 제 4 비트선에 접속되고,

제 3 비트선 및 상기 제 4 비트선의 전위차를 증폭하는 제 2 증폭회로를 더 포함하고,

상기 제 2 증폭회로는 상기 제 2 메모리어레이와 상기 제 3 메모리어레이 사이의 영역에 형성되는 반도체기억장치.
청구항 20에 있어서,

상기 제 1 비트선, 제 2 비트선, 상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선은, 상기 제 1 메모리어레이에 포함되고,

상기 제 1 비트선 및 제 2 비트선은 병행하여 이웃하여 배치되고,

상기 제 1 리던던트비트선 및 제 2 리던던트비트선은 병행하게 배치되는 반도체기억장치.
청구항 23에 있어서,

상기 제 1 메모리어레이는 제 3 비트선 및 제 4 비트선을 더 포함하고,

상기 반도체기억장치는,

상기 제 3 비트선 및 상기 제 4 비트선에 접속되고, 제 3 비트선 및 상기 제 4 비트선의 전위차를 증폭하는 제 2 증폭회로를 더 포함하고,

상기 제 1 증폭회로 및 상기 제 1 리던던트증폭회로는 제 1 영역에 형성되고,

상기 제 2 증폭회로는 제 2 영역에 형성되고,

상기 제 1 메모리어레이는, 상기 제 1 영역과 상기 제 2 영역 사이의 영역에 형성되는 반도체기억장치.
청구항 20에 있어서,

상기 제 1 비트선, 제 2 비트선, 상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선은, 상기 제 1 메모리어레이에 포함되는 반도체기억장치.
제 1 비트선과,

제 2 비트선과,

제 1 리던던트비트선과,

제 2 리던던트비트선과,

상기 제 1 비트선에 접속된 복수의 제 1 메모리셀과,

상기 제 2 비트선에 접속된 복수의 제 2 메모리셀과,

상기 제 1 리던던트비트선에 접속된 복수의 제 1 리던던트메모리셀과,

상기 제 2 리던던트비트선에 접속된 복수의 제 2 리던던트메모리셀과,

상기 제 1 비트선 및 상기 제 2 비트선에 접속되고, 제 1 비트선 및 상기 제 2 비트선의 전위차를 증폭하는 제 1 증폭회로와,

상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선에 접속되고, 제 1 리던던트비트선 및 상기 제 2 리던던트비트선의 전위차를 증폭하는 제 1 리던던트증폭회로를 포함하고,

상기 제 1 비트선을 상기 제 1 리던던트비트선으로 치환하고 또한 상기 제 2 비트선을 상기 제 2 리던던트비트선으로 치환하지 않는 경우와,

상기 제 1 비트선을 상기 제 1 리던던트선으로 치환하고 또한 상기 제 2 비트선을 상기 제 2 리던던트비트선으로 치환하는 경우를 선택가능한 반도체기억장치.
청구항 26에 있어서,

상기 제 1 비트선 및 상기 제 1 리던던트비트선은, 제 1 메모리어레이에 포함되고,

상기 제 2 비트선 및 상기 제 2 리던던트비트선은, 제 2 메모리어레이에 포함되고,

상기 제 1 증폭회로 및 상기 제 1 리던던트증폭회로는, 상기 제 1 메모리어레이와 상기 제 2 메모리어레이 사이의 영역에 형성되는 반도체기억장치.
청구항 27에 있어서,

상기 제 2 메모리어레이는 제 3 비트선을 더 포함되고,

상기 반도체기억장치는,

제 4 비트선을 포함하는 제 3 메모리어레이와,

상기 제 3 비트선 및 상기 제 4 비트선에 접속되고, 제 3 비트선 및 상기 제 4 비트선의 전위차를 증폭하는 제 2 증폭회로를 더 포함하고,

상기 제 2 증폭회로는 상기 제 2 메모리어레이와 상기 제 3 메모리어레이 사이의 영역에 형성되는 반도체기억장치.
복수의 제 1 정규비트선과,

복수의 제 2 정규비트선과,

제 1 리던던트비트선과,

제 2 리던던트비트선과,

상기 복수의 제 1 정규비트선에 접속된 복수의 제 1 정규메모리셀과,

상기 복수의 제 2 정규비트선에 접속된 복수의 제 2 정규메모리셀과,

상기 제 1 리던던트비트선에 접속된 복수의 제 1 리던던트메모리셀과,

상기 제 2 리던던트비트선에 접속된 복수의 제 2 리던던트메모리셀과,

상기 복수의 제 1 정규비트선 및 상기 복수의 제 2 정규비트선에 접속되는 복수의 제 1 증폭회로와,

상기 제 1 리던던트비트선 및 상기 제 2 리던던트비트선에 접속되고, 제 1 리던던트비트선 및 상기 제 2 리던던트비트선의 전위차를 증폭하는 제 2 증폭회로와,

정규비트선에서 리던던트비트선으로의 치환에 관하는 정보를 유지하는 정보유지회로를 포함하고,

상기 복수의 제 1 증폭회로의 각각은, 복수의 제 1 정규비트선 가운데 대응하는 1개와 상기 복수의 제 2 정규비트선 가운데 대응하는 1개의 전위차를 증폭하고,

상기 정보유지회로는,

상기 복수의 제 1 정규비트선 가운데 1개를 상기 제 1 리던던트비트선으로 치환하고 또한 상기 복수의 제 1 정규비트선 가운데 상기 1개에 대응하는 상기 복수의 제 2 정규비트선 가운데 1개를 상기 제 2 리던던트비트선으로 치환하지 않는다는 정보를 유지가능한 반도체기억장치.
청구항 29에 있어서,

상기 정보유지회로는,

상기 복수의 제 2 정규비트선 가운데 1개을 상기 제 2 리던던트비트선으로 치환하고 또한 상기 복수의 제 2 정규비트선 가운데 상기 1개에 대응하는 상기 복수의 제 1 정규비트선 가운데 1개를 상기 제 1 리던던트비트선으로 치환하지 않는다는 정보를 유지가능한 반도체기억장치.
청구항 29에 있어서,

상기 정보유지회로는,

상기 복수의 제 1 정규비트선 가운데 1개를 상기 제 2 리던던트비트선으로 치환하고 또한 상기 복수의 제 2 정규비트선 가운데 1개를 상기 제 1 리던던트비트선으로 치환한다는 정보를 유지가능한 반도체기억장치.
청구항 29에 있어서,

상기 정보유지회로는,

상기 복수의 제 1 증폭회로 가운데 1개에 접속된 상기복수의 제 1 정규비트선 가운데 1개와 상기 복수의 제 2 정규비트선 가운데 1개를 각각 상기 제 1 리던던트비트선과 상기 제 2 리던던트비트선으로 치환한다는 정보를 유지가능한 반도체기억장치.
상기 정보유지회로는,

상기 복수의 제 1 증폭회로 가운데 1개에 접속된 상기복수의 제 1 정규비트선 가운데 1개를 상기 제 1 리던던트비트선으로 바꾸고, 상기 복수의 제 1 증폭회로 가운데 다른 1개에 접속된 상기 복수의 제 2 정규비트선 가운데 1개를 상기 제 2 리던던트비트선으로 치환한다는 정보를 유지가능한 반도체기억장치.