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Die
vorliegende Erfindung betrifft allgemein eine Testvorrichtung zum
Testen von zu testenden Schaltungseinrichtungen mit vorgebbaren
Testmodes.
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Insbesondere
betrifft die vorliegende Erfindung eine Testvorrichtung zum Testen
einer zu testenden elektronischen Schaltungseinheit mittels eines
Testsystems, wobei die Testvorrichtung bzw. die zu testende elektronische
Schaltungseinrichtung eine Schnittstelleneinheit zum Anschluss der
zu testenden Schaltungseinrichtung an das Testsystem, eine Adressdekodierungseinheit
zur Dekodierung von mittels des Testsystems eingegebenen externen Adressierungsdaten
in interne Adressierungsdaten und zur Adressierung von Speicherzellen
eines Speicherzellenfelds der zu testenden Schaltungseinrichtung
mit den internen Adressierungsdaten und einen Speicherdatenumsetzer
zur Umsetzung von logischen Speicherdaten, die der zu testenden
elektronischen Schaltungseinrichtung von dem Testsystem zugeführt werden,
in physikalische Speicherdaten aufweist.
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Bei
einem Testen von zu testenden elektronischen Schaltungseinrichtungen
ist es insbesondere wichtig, Testkosten niedrig zu halten. Derartige
Testkosten ergeben sich aus einer Anzahl der zu testenden elektronischen
Schaltungseinrichtungen, die in einer vorgegebenen Zeit getestet
werden können, d.h.
aus einer Durchsatzrate der zu testenden elektronischen Schaltungseinrichtungen.
Um Testkosten abzusenken, können
entweder die Testzeiten pro zu testender elektronischer Schaltungseinrichtung
verringert werden, oder es kann die Anzahl der parallel testbaren
zu testenden Schaltungseinheiten, die gleichzeitig mittels eines
Testsystems getestet werden können,
erhöht
werden.
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2 zeigt eine herkömmliche
Testvorrichtung zum Testen eines Speichermoduls (Chip). Ein Tester
ist über
Adressleitungen A und Datenleitungen D an das Speichermodul (die
zu testende Schaltungseinrichtung) angeschlossen. Die zu testende elektronische
Schaltungseinrichtung weist unter anderem einen Adressdekoder und
ein Zellenfeld auf. Der Adressdekoder umfasst hierbei zwei Bereiche A1
und A2. A1 stellt den Adressbereich für herkömmliche, mit unveränderten
Bit- und/oder Wortleitungen angesprochene Speicherzellen dar.
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Der
Bereich A2 des Adressdekoders dient dazu, Adressen auf eine redundante
Bit- und/oder Wortleitung umzuleiten, falls eine aktuell angesprochene
Bit- und/oder Wortleitung defekt ist. Somit werden dem Zellenfeld
nach dem Adressdekoder, ausgehend von dem Adressierungssignal auf
der Adressleitung A zwei Adressierungssignale A1 und
A2 zugeführt,
um Speicherzellen in dem Speicherzellenfeld (Zellenfeld) anzusprechen.
Da der Adressdekoder im Falle defekter Bit- und/oder Wortleitungen
von außen über die
Adressleitung A eingegebene Adressierungsdaten automatisch auf redundante
Adressleitungen umleitet, ergibt sich von außen kein Unterschied hinsichtlich
einer Adressierung, da lediglich im Zellenfeld eine andere Bit-
und/oder Wortleitung verwendet wird.
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Eine
wesentliche Komponente bei einem Testen von zu testenden Schaltungseinrichtungen
in der Testvorrichtung ist ein Speicherdatenumsetzer U. Der Speicherdatenumsetzer
U wandelt logische in physikalische Daten um, wobei diese Umwandlung
in Abhängigkeit
von einer Speicheradresse erfolgt. Werden beispielsweise in einem
normalen Betrieb logische Daten geschrieben, dann entsprechen diese logischen
Daten nicht den physikalischen Daten im Zellenfeld.
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Wird
z.B. das gesamte Zellenfeld mit logischen "0"-Werten
beschrieben, dann wird diese Information im Zellenfeld mit physikalischen "0"-Werten und "1"-Werten
eingeschrieben. Auf einer " True"-Bitleitung wird
eine physikalische "0" eingeschrieben, während auf
einer Komplement-Bitleitung eine physikalische "1" eingeschrieben
wird. Eine derartige Aufteilung in True- und Komplement-Bitleitung
ist in der zu testenden elektronischen Schaltungseinrichtung aus
Gründen
einer Platzersparnis bei einem Designentwurf bereitgestellt.
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Der
Speicherdatenumsetzer U sorgt dafür, dass physikalische Daten
eingeschrieben werden können.
In Abhängigkeit
der Adresse werden die Daten beim Schreiben und Lesen modifiziert.
Möchte man "0"-Werte in das gesamte Zellenfeld einschreiben,
dann werden tatsächlich
auf sämtlichen
True- und Komplement-Bitleitungen
physikalische "0"-Werte eingeschrieben.
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In
der Testvorrichtung nach dem Stand der Technik, wie dies beispielhaft
in 2 gezeigt ist, entstehen
jedoch Probleme dann, wenn eine defekte Bit- und/oder Wortleitung
angesprochen wird, d.h. wenn versucht wird, auf eine defekte Bit- und/oder Wortleitung
zu schreiben. Eine derartige, defekte Bit- und/oder Wortleitung
wird in dem Adressdekoder (Bereich A2) durch eine vorab bereitgestellte,
redundante Bit- und/oder
Wortleitung ausgetauscht, damit die zu testende elektronische Schaltungseinrichtung vollständig funktionsfähig bleibt.
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Aus
dem in 2 gezeigten Blockdiagramm einer
herkömmlichen
Testvorrichtung ist jedoch deutlich zu erkennen, dass der Speicherdatenumsetzer
U eine derartige redundante Leitung nicht erkennen kann und daher
auch nicht sicherstellen kann, dass ein Testen der zu testenden
elektronischen Schaltungseinrichtung durch das Testsystem topologisch korrekt
durchgeführt
wird.
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In
nachteiliger Weise ist der Speicherdatenumsetzer U lediglich an
externe Leitungen, d.h. an die externe Adressleitung A und die externe
Datenleitung D sowie über
eine weitere Datenleitung D an das Zellenfeld des Speichermoduls
angeschlossen.
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Somit
ergibt sich der Nachteil, dass dann, wenn eine reparierte Leitung
(umgeleitete Adresse, umgeleitet auf redundante Leitung) angesprochen wird,
dann die Adressinformation der ursprünglichen, defekten Leitung
zur Bestimmung der Topologie verwendet wird. Insbesondere ist es
unzweckmäßig, dass
dann, wenn eine True-Leitung durch eine redundante Komplement-Leitung ersetzt wird,
dann die falsche Topologie im Zellenfeld abgebildet würde.
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Dies
ist insbesondere nachteilig bei Retentionsmessungen, d.h. bei Messungen
zur Entladung der Speicherzellen, da hier ein Einschreiben identischer
physikalischer Daten im gesamten Zellenfeld des Speichermoduls erforderlich
ist. In unzweckmäßiger Weise
verwendet der Speicherdatenumsetzer der herkömmlichen Testvorrichtung stets
eine Manipulation von Daten mit externen Adressen.
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Somit
ist es nachteilig, dass dann, wenn eine redundante Leitung angesprochen
wird, der Speicherdatenumsetzer dies nicht erkennen kann.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, eine Testvorrichtung
zu schaffen, bei der auch nach einer Umleitung von Adressen auf
redundante Leitungen ein korrekter Test mit einer der zu testenden
elektronischen Schaltungseinrichtung bei kurzen Testzeiten ermöglicht wird.
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Diese
Aufgabe wird durch eine Testvorrichtung zum Testen einer zu testenden
elektronischen Schaltungseinrichtung mittels eines Testsystems mit den
Merkmalen des Patentanspruchs 1 gelöst.
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Ferner
wird die Aufgabe durch ein im Patentanspruch 4 angegebenes Verfahren
gelöst.
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Weitere
Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
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Ein
wesentlicher Gedanke der Erfindung besteht darin, den Speicherdatenumsetzer
zur Umsetzung der von dem Testsystem zugeführten logischen Speicherdaten
in physikalische Speicherdaten derart auszulegen, dass eine Speicherdatenumsetzung
in Abhängigkeit
von den internen Adressierungsdaten der zu testenden Schaltungseinrichtung
bereitgestellt wird. Somit ist es wesentlich für die Erfindung, dass dem Speicherdatenumsetzer
nur Adressierungsdaten zugeführt
werden, die auch tatsächlich
zur Speicherung bzw. zum Lesen von Speicherdaten in das bzw. aus
dem Speicherzellenfeld herangezogen werden.
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Auf
diese Weise entsteht der Vorteil, dass der Speicherdatenumsetzer
eine Information für
eine Änderung
von Speicherdaten nur aus den tatsächlich verwendeten Zellenfeldadressen
erhält.
Hierbei spielt es in zweckmäßiger Weise
für den
Speicherdatenumsetzer keine Rolle, ob ursprüngliche oder redundante (ursprünglich defekte
und reparierte) Leitungen in der zu testenden elektronischen Schaltungseinrichtung
eingesetzt werden. In vorteilhafter Weise erfolgt eine Datenmanipulation
mittels des Speicherdatenumsetzers immer auf der Grundlage der tatsächlich verwendeten
Bit- und/oder Wortleitungen.
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Die
erfindungsgemäße Testvorrichtung
zum Testen einer zu testenden elektronischen Schaltungseinrichtung
mittels eines Testsystems weist im Wesentlichen auf:
- a) eine Schnittstelleneinheit zum Anschluss der zu testenden
Schaltungseinrichtung an das Testsystem;
- b) eine Adressdekodierungseinheit zur Dekodierung von mittels
des Testsystems eingegebenen externen Adressierungsdaten in interne
Adressierungsdaten und zur Adressierung von Speicher zellen eines
Speicherzellenfelds der zu testenden Schaltungseinrichtung mit den
internen Adressierungsdaten; und
- c) einen Speicherdatenumsetzer zur Umsetzung von logischen Speicherdaten,
die von dem Testsystem zugeführt
werden, in physikalische Speicherdaten, wobei der Speicherdatenumsetzer
zur Umsetzung der von dem Testsystem zugeführten logischen Speicherdaten
in physikalische Speicherdaten derart ausgelegt ist, eine Speicherdatenumsetzung
in Abhängigkeit
von den internen Adressierungsdaten der zu testenden Schaltungseinheit
bereitzustellen.
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Ferner
weist das erfindungsgemäße Verfahren
zum Testen einer zu testenden elektronischen Schaltungseinrichtung
mittels eines Testsystems im Wesentlichen die folgenden Schritte
auf:
- a) Anschließen der zu testenden Schaltungseinrichtung
an das Testsystem mittels einer Schnittstelleneinheit;
- b) Eingeben von externen Adressierungsdaten von dem Testsystem
in die zu testende Schaltungseinrichtung;
- c) Zuführen
von logischen Speicherdaten von dem Testsystem zu der zu testenden
Schaltungseinrichtung;
- d) Dekodieren der eingegebenen externen Adressierungsdaten in
interne Adressierungsdaten mittels einer Adressdekodierungseinheit;
- e) Adressieren von Speicherzellen eines Speicherzellenfelds
der zu testenden Schaltungseinrichtung mit den internen Adressierungsdaten; und
- f) Umsetzen der von dem Testsystem zugeführten logischen Speicherdaten
in physikalische Speicherdaten mittels eines Speicherdatenumsetzers, wobei
der Speicherdatenumsetzer zur Umsetzung der von dem Testsystem zugeführten logischen
Spei cherdaten in physikalische Speicherdaten eine Speicherdatenumsetzung
in Abhängigkeit
von den internen Adressierungsdaten der zu testenden Schaltungseinrichtung
durchführt.
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In
den Unteransprüchen
finden sich vorteilhafte Weiterbildungen und Verbesserungen des
jeweiligen Gegenstandes der Erfindung.
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Gemäß einer
bevorzugten Weiterbildung der vorliegenden Erfindung weist die Adressdekodierungseinheit
einen Basisadressierungsabschnitt zur Adressierung von Speicherzellen
des Speicherzellenfelds mit ersten internen Adressierungsdaten,
die sich auf nicht veränderte
Bit- und Wortleitungen des Speicherzellenfelds beziehen, und einen
redundanten Adressierungsabschnitt zur Adressierung von Speicherzellen
des Speicherzellenfelds mit zweiten internen Adressierungsdaten,
die sich auf verwendete redundante Bit- und/oder Wortleitungen des
Speicherzellenfelds beziehen, auf.
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Gemäß einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die zu testende elektronische Schaltungseinrichtung als ein Speichermodul
ausgebildet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden
die externen Adressierungsdaten mittels des redundanten Adressierungsabschnitts
der Adressdekodiereinheit auf redundante Bit- und/oder Wortleitungen
des Speicherzellenfelds umgeleitet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden dem
Speicherdatenumsetzer zur Umsetzung der von dem Testsystem zugeführten logischen
Speicherdaten in physikalische Speicherdaten die ersten internen
Adressierungsdaten über
eine erste interne Adressdatenleitung und die zweiten internen Adressierungsdaten über eine
zweite interne Adressdatenleitung zugeführt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung tauscht
der Speicherdatenumsetzer zur Umsetzung der von dem Testsystem zugeführten logischen
Speicherdaten in physikalische Speicherdaten die physikalischen Speicherdaten
mit dem Speicherzellenfeld der zu testenden Schaltungseinrichtung über eine
interne Speicherdatenleitung aus.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ändert der Speicherdatenumsetzer
zur Umsetzung der von dem Testsystem zugeführten logischen Speicherdaten
in physikalische Speicherdaten die zu schreibenden bzw. die zu lesenden
physikalischen Speicherdaten beim Schreiben bzw. beim Lesen adressabhängig.
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Ein
Ausführungsbeispiel
der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung
näher erläutert.
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In
den Zeichnungen zeigen:
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1 eine
Testvorrichtung gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung; und
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2 eine
Testvorrichtung nach dem Stand der Technik.
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1 zeigt
ein Blockbild einer Testvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der
vorliegenden Erfindung.
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Ein
Bezugszeichen 101 kennzeichnet den Bereich der schematisch
dargestellten, zu testenden elektronischen Schaltungseinrichtung.
Die zu testende elektronische Schaltungseinrichtung 101 ist über eine
Schnittstelleneinheit 102 mit einem Testsystem 100 verbunden.
Das Testsystem stellt beispielsweise Testmodes bereit, führt der
zu testenden Schaltungseinrichtung 101 externe Adressierungsdaten 104 und logische
Speicherdaten 106 zu. Es sei darauf hingewiesen, dass auf grund
der Übersichtlichkeit
der Darstellung hier nur auf eine Übertragung von Adressierungsdaten
und Speicherdaten zwischen dem Testsystem 100 und der zu
testenden Schaltungseinrichtung 101 eingegangen wird. Die
externen Adressierungsdaten 104 werden einer Adressdekodiereinheit 107 der
zu testenden Schaltungseinrichtung 101 von dem Testsystem 100 zugeführt.
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Die
Adressdekodiereinheit 107 besteht aus einem Basisadressierungsabschnitt 107a und
einem redundanten Adressierungsabschnitt 107b. Der Basisadressierungsabschnitt 107a dient
einer "normalen" Adressierung von
Speicherzellen eines Speicherzellenfelds über eine erste interne Adressdatenleitung 109.
Erste interne Adressierungsdaten 110, die über die
erste interne Adressdatenleitung 109 von dem Basisadressierungsabschnitt 107a der
Adressdekodiereinheit 107 zu dem Speicherzellenfeld 108 zugeführt werden,
werden hierbei über
aktuelle Bit- und/oder Wortleitungen geleitet.
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Der
redundante Adressierungsabschnitt 107b der Adressdekodiereinheit 107 stellt
zweite interne Adressierungsdaten 112 bereit, welche dem Speicherzellenfeld 108 über eine
zweite interne Adressdatenleitung 111 zugeführt werden.
Diese zweiten internen Adressierungsdaten 112 sind dann erforderlich,
wenn festgestellt wird, dass eine aktuell angesprochene Bit- und/oder Wortleitung
defekt ist, derart, dass diese defekte Bit- und/oder Wortleitung durch
eine redundante Bit- und/oder Wortleitung zu ersetzen ist. Bei der
externen Adressierung über
die externe Adressdatenleitung 103 unter Verwendung der
externen Adressierungsdaten 104 ergibt sich keine Veränderung,
die externen Adressierungsdaten 104 werden vielmehr durch
den redundanten Adressierungsabschnitt 107b der Adressdekodiereinheit 107 automatisch
auf fehlerfreie, redundante Bit- und/oder Wortleitungen umgeleitet.
Spezifisch werden die externen Adressierungsdaten 104 mittels
des redundanten Adressierungsabschnitts 107b der Adressdekodiereinheit 107 auf
redundante Bit- und/oder Wortleitungen des Speicherzellenfelds 108 umgeleitet.
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Weiterhin
umfasst die Testvorrichtung einen Speicherdatenumsetzer 115 zur
Umsetzung der von dem Testsystem 100 zugeführten logischen
Speicherdaten 106 in physikalische Speicherdaten 114.
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Eine
derartige Umwandlung von logischen Speicherdaten 106 in
physikalische Speicherdaten 114 erfolgt Speicheradressenabhängig. Werden
in einem normalen Betrieb logische Speicherdaten 106 eingeschrieben,
dann entsprechen diese logischen Speicherdaten 106 im allgemeinen
nicht den physikalischen Speicherdaten 114 in dem Speicherzellenfeld 108,
wie obenstehend erläutert.
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Der
Speicherdatenumsetzer 115 sorgt dafür, dass physikalische Speicherdaten 114 korrekt
eingeschrieben werden können.
Hierbei werden die Daten in Abhängigkeit
von der Adresse beim Schreiben und Lesen modifiziert.
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Erfindungsgemäß ist der
Speicherdatenumsetzer 115 zur Umsetzung der von dem Testsystem 100 zugeführten logischen
Speicherdaten 106 in physikalische Speicherdaten 114 derart
ausgelegt, dass eine Speicherdatenumsetzung in Abhängigkeit von
den internen Adressierungsdaten 110 bzw. 112 der
zu testenden Schaltungseinrichtung 101 bereitgestellt wird.
Dem Speicherdatenumsetzer 115 werden die ersten internen
Adressierungsdaten 110, die sich auf nicht veränderte Bit-
und/oder Wortleitungen des Speicherzellenfelds 108 beziehen,
und die zweiten internen Adressierungsdaten 112, die sich
auf verwendete, redundante Bit- und/oder Wortleitungen des Speicherzellenfelds 108 beziehen,
zugeführt.
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Die
ersten internen Adressierungsdaten 110 werden dem Speicherdatenumsetzer 112 über die erste
interne Adressdatenleitung 109 zugeführt, während die zweiten internen
Adressierungsdaten 112 dem Speicherzellenfeld 108 über die
zweite interne Adressdatenleitung 111 zugeführt werden. Über eine interne
Speicherdatenleitung 113 führt der Speicherdatenumsetzer 115 die
umgesetzten physikalischen Speicherdaten 114 dem Speicherzellenfeld 108 zu.
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Durch
die erfindungsgemäße Anordnung des
Speicherdatenumsetzers bezüglich
des Speicherdatenflusses hinter der Adressdekodierungseinheit 107,
die dem Basisadressierungsabschnitt 107a zur Adressierung
von Speicherzellen des Speicherzellenfelds 108 mit den
ersten internen Adressierungssignalen 110, die sich auf
nicht veränderte
Bit- und/oder Wortleitungen des Speicherzellenfelds 108 beziehen,
und dem redundanten Adressierungsabschnitt 107b zur Adressierung
von Speicherzellen des Speicherzellenfelds 108 mit zweiten
Adressierungssignalen 112, die sich auf verwendete redundante
Bit- und/oder Wortleitungen des Speicherzellenfelds 108 beziehen,
besteht der Vorteil, dass das Speichermodul immer topologisch korrekt
getestet wird.
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In
vorteilhafter Weise können
zudem kürzere Testzeiten
erzielt werden, da nicht mehr davon ausgegangen werden muss, dass
einzelne Bit- und/oder Wortleitungen topologisch falsch beschrieben
worden sind.
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Somit
ist es vorteilhaft, dass der Speicherdatenumsetzer 115 gemäß der erfindungsgemäßen Anordnung
der Testvorrichtung eine Umleitung von externen Adressierungsdaten 104 auf
redundante Bit- und/oder Wortleitungen, d.h. eine Umformung in die zweiten
internen Adressierungsdaten 112, erfassen kann, derart,
dass die zu testende elektronische Schaltungseinrichtung 101 topologisch
korrekt getestet werden kann.
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In
zweckmäßiger Weise
können
sich nun bei einem Testen der zu testenden Schaltungseinrichtung 101 die
Adressierungsdaten aus "normalen" Adressen und redundanten
Adressen zusammensetzen.
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Bezüglich der
in 2 dargestellten, herkömmlichen Testvorrichtung wird
auf die Beschreibungseinleitung verwiesen.
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Obwohl
die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele
beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise
modifizierbar.
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Auch
ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten
beschränkt.
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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- 100
- Testsystem
- 101
- Zu
testende Schaltungseinrichtung
- 102
- Schnittstelleneinheit
- 103
- Externe
Adressdatenleitung
- 104
- Externe
Adressierungsdaten
- 105
- Externe
Speicherdatenleitung
- 106
- Logische
Speicherdaten
- 107
- Adressdekodierungseinheit
- 107a
- Basisadressierungsabschnitt
- 107b
- Redundanter
Adressierungsabschnitt
- 108
- Speicherzellenfeld
- 109
- Erste
interne Adressdatenleitung
- 110
- Erste
interne Adressierungsdaten
- 111
- Zweite
interne Adressdatenleitung
- 112
- Zweite
interne Adressierungsdaten
- 113
- Interne
Speicherdatenleitung
- 114
- Physikalische
Speicherdaten
- 115
- Speicherdatenumsetzer