CN109545258B - 包括参考单元的电阻式存储器装置及其操作方法 - Google Patents

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Abstract

提供了一种包括参考单元的电阻式存储器装置及其操作方法。根据发明构思的示例实施例的电阻式存储器装置包括：单元阵列，包括第一部分和第二部分；第一列开关电路，通过第一位线连接到第一部分的存储器单元和参考单元；第二列开关电路，通过第二位线连接到第二部分的存储器单元和参考单元；以及列解码器，被配置为控制第一列开关电路和第二列开关电路，从而根据第一列地址来选择第一位线中的连接到存储器单元的一条第一位线和第二位线中的连接到参考单元的一条第二位线，并且根据第二列地址来选择第一位线中的连接到参考单元的一条第一位线和第二位线中的连接到存储器单元的一条第二位线。

Description

包括参考单元的电阻式存储器装置及其操作方法
本申请要求于2017年9月21日在韩国知识产权局提交的第10-2017-0121877号韩国专利申请和于2018年2月20日在韩国知识产权局提交的第10-2018-0020016号韩国专利申请的优先权，所述韩国专利申请的公开内容通过引用完整地包含于此。
技术领域
发明构思涉及电阻式存储器装置，更具体地，涉及包括参考单元的电阻式存储器装置和/或操作电阻式存储器装置的方法。
背景技术
电阻式存储器装置可以将数据存储在包括可变电阻元件的存储器单元中。为了检测存储在电阻式存储器装置的存储器单元中的数据，例如，可以向存储器单元提供读取电流，并且可以检测存储器单元的可变电阻元件的读取电流和电压。
读取电流流过的路径上的电阻会阻碍存储在存储器单元中的值的准确读取。另外，在读取电流流过的路径上的电容(例如，寄生电容)会限制存储在存储器单元中的值的读取速度。
发明内容
发明构思提供了一种电阻式存储器装置，更具体地，所述电阻式存储器装置能够以高速准确地读取存储在存储器单元中的值，和/或操作电阻式存储器装置的方法。
根据示例实施例，一种电阻式存储器装置可以包括：单元阵列，包括第一部分和第二部分，所述第一部分和所述第二部分均包括共享字线的存储器单元和参考单元，所述字线根据行地址来激活；第一列开关电路，通过第一位线连接到第一部分的存储器单元和参考单元；第二列开关电路，通过第二位线连接到第二部分的存储器单元和参考单元；以及列解码器，被配置为控制第一列开关电路和第二列开关电路，从而根据第一列地址来选择第一位线中的连接到存储器单元的一条第一位线和第二位线中的连接到参考单元的一条第二位线，并且根据第二列地址来选择第一位线中的连接到参考单元的一条第一位线和第二位线中的连接到存储器单元的一条第二位线。
根据示例实施例，一种电阻式存储器装置可以被配置为响应于读取命令而输出存储在存储器单元中的值，所述电阻式存储器装置可以包括：单元阵列，包括存储器单元和参考单元；参考电阻器电路，被配置为在读取操作期间电连接到参考单元；电流源电路，被配置为根据读取控制信号向存储器单元、参考单元和参考电阻器电路提供电流；以及控制电路，被配置为产生读取控制信号，从而在读取操作的初始时段中向参考电阻器电路提供泵电流。
根据示例实施例，一种操作包括存储器单元、参考单元和参考电阻器电路的电阻式存储器装置的方法可以包括：响应于读取命令将参考单元电连接到参考电阻器电路；分别向存储器单元和参考单元提供预充电电流并且向参考电阻器电路提供泵电流；分别向存储器单元和参考单元提供读取电流并且中断泵电流；以及根据读取电流对电压进行比较以产生比较信号。
附图说明
通过下面结合附图进行的详细描述，将会更清楚地理解发明构思的示例实施例，在附图中：
图1是根据发明构思的示例实施例的存储器装置的框图；
图2是示出根据发明构思的示例实施例的包括在图1的单元阵列中的存储器单元的视图；
图3A和图3B是示出根据发明构思的示例实施例的用于执行读取操作的图1的存储器装置的示例的框图；
图4是示出根据发明构思的示例实施例的图3A和图3B的输出电路的框图；
图5是示出根据发明构思的示例实施例的操作存储器装置的方法的流程图；
图6是根据发明构思的示例实施例的存储器装置的框图；
图7是示出根据发明构思的示例实施例的图6的存储器装置的操作的时序图；
图8是根据发明构思的示例实施例的存储器装置的框图；
图9是根据发明构思的示例实施例的存储器装置的框图；
图10是示出根据发明构思的示例实施例的图9的存储器装置的操作的时序图；
图11是示出根据发明构思的示例实施例的操作存储器装置的方法的流程图；
图12A和图12B是示出根据发明构思的示例实施例的图11的操作S230和操作S250的示例的流程图；
图13是根据发明构思的示例实施例的包括存储器装置的存储器系统的框图；以及
图14是根据发明构思的示例实施例的包括存储器装置的片上系统的框图。
具体实施方式
图1是根据发明构思的示例实施例的存储器装置10的框图。参照图1，存储器装置10可以接收和发送各种信号(例如，命令CMD和地址ADDR)并且可以接收或发送数据DATA。例如，存储器装置10可以从存储器控制器接收命令CMD(例如，写入命令、读取命令等)以及与命令CMD对应的地址ADDR。此外，存储器装置10可以从存储器控制器接收数据DATA(即，写入数据)或者向存储器控制器提供数据DATA(即，读取数据)。尽管图1分别示出了命令CMD、地址ADDR和数据DATA，但是在一些示例实施例中，命令CMD、地址ADDR和数据DATA中的至少两者可以通过同一通道来传输。如图1所示，存储器装置10可以包括单元阵列100、列开关块200、读取电路300、行解码器410、列解码器420、地址寄存器510、数据寄存器520、控制电路600和/或输入/输出电路700。
单元阵列100可以包括多个存储器单元M1和M2。存储器单元M1和M2可以包括可变电阻元件(例如，如图2中示出的磁隧道结(MTJ)元件)，并且可变电阻元件可以具有与存储在存储器单元M1和M2中的值对应的电阻。因此，存储器装置10可被称为电阻式存储器装置或电阻式随机存取存储器(RRAM或ReRAM)装置。例如，存储器装置10可以包括但不限于，单元阵列100被实现为例如相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)等，并且因此可以包括具有磁随机存取存储器(MRAM)结构的单元阵列100，例如，自旋转移力矩磁随机存取存储器(STT-MRAM)、自旋力矩转移磁开关RAM(Spin-RAM)和/或自旋动量转移RAM(SMT-RAM)。如下面参照图2所述，将主要参考MRAM来描述本公开的示例实施例，但是发明构思不限于此。
单元阵列100可以包括用于确定存储在存储器单元M1和M2中的值的参考单元R1和R2。例如，如图1所示，单元阵列100可以包括相对于彼此具有相同的或对称的结构的第一部分110和第二部分120。第一部分110和第二部分120可以共享被行解码器410根据行地址ROW来激活的多条字线WLs，并且可以包括例如连接到字线WLi的第一存储器单元M1和第一参考单元R1。第二部分120可以包括连接到字线WLi的第二存储器单元M2和第二参考单元R2。因此，共同连接到字线WLi的存储器单元M1和M2以及参考单元R1和R2可以同时地由被激活的字线WLi所选择。尽管在图1中仅示出了一条字线WLi，但是第一部分110和第二部分120可以共享多条字线WLs。此外，第一部分110和第二部分120中的每个可以包括连接到字线WLi的多个存储器单元。在一些示例实施例中，如下面随后参照图3A和图3B所述，参考单元R1和R2可以是不包括电阻元件(例如，可变电阻元件)的短路单元。
列开关块200可以通过多条位线BL1s和BL2s连接到单元阵列100，并且可以根据从列解码器420提供的列控制信号C_COL将多条位线BL1s和BL2s中的至少一条电连接到读取电路300。例如，如图1所示，列开关块200可以包括相对于彼此具有相同的或对称的结构的第一列开关电路210和第二列开关电路220。第一列开关电路210可以通过第一位线BL1s连接到包括在单元阵列100的第一部分110中的存储器单元和参考单元，并且可以根据列控制信号C_COL将多条第一位线BL1s中的一条电连接到与读取电路300连接的第一输出位线BLO1。另外，第二列开关电路220可以通过第二位线BL2s连接到包括在单元阵列100的第二部分120中的存储器单元和参考单元，并且可以根据列控制信号C_COL将多条第二位线BL2s中的一条电连接到与读取电路300连接的第二输出位线BLO2。在一些示例实施例中，如下面随后所述，列开关块200可以由列解码器420控制，从而选择包括在与将被读取的存储器单元不同的部分中的参考单元。在本说明书中，第一列开关电路210和第二列开关电路220将多条位线中的一条电连接到读取电路300的事实可被称为选择多条位线中的一条。
读取电路300可以根据从控制电路600提供的读取控制信号C_RD向第一输出位线BLO1和第二输出位线BLO2提供电流，并且可以基于第一输出位线BLO1和第二输出位线BLO2的电压向数据寄存器520提供输出数据D_OUT。尽管图1仅示出了读取电路300，但是存储器装置10还可以包括连接到第一输出位线BLO1和第二输出位线BLO2的写入电路，并且还可以包括将写入电路和读取电路300作为一个块来实现的写入/读取电路。
行解码器410可以根据从地址寄存器510提供的行地址ROW来激活多条字线WLs中的至少一条。连接到被激活的字线(例如，WLi)的存储器单元可被称为页。如上所述，多条字线WLs可以被单元阵列100的第一部分110和第二部分120共享。
列解码器420可以根据从地址寄存器510提供的列地址COL来产生列控制信号C_COL。在一些示例实施例中，列解码器420可以产生列控制信号C_COL，从而选择包括在与根据列地址COL选择的包括存储器单元的部分不同的部分中的参考单元。例如，列解码器420可根据第一列地址选择第一位线BL1s中的连接到存储器单元(例如，M1)的一条，并且还可以选择第二位线BL2s中的连接到参考单元(例如，R2)的一条。另一方面，列解码器420可以根据第二列地址选择第一位线BL1s中的连接到参考单元(例如，R1)的一条，并且可以选择第二位线BL2s中的连接到存储器单元(例如，M2)的一条。结果，由于第一列开关电路210和第二列开关电路220的相同的或对称的结构，所以可以减小读取电流流过存储器单元的路径与读取电流流过参考单元的路径之间的电阻差，并因此可以准确地读取存储在存储器单元中的值。
输入/输出电路700可以从存储器装置10的外部接收命令CMD、地址ADDR和数据DATA，并输出数据DATA。在一些示例实施例中，输入/输出电路700可以对命令CMD进行解码并向控制电路600提供解码的结果。例如，当接收到写入命令时，输入/输出电路700可以向控制电路600提供指示写入操作的信号。另一方面，当接收到读取命令时，输入/输出电路700可以向控制电路600提供指示读取操作的信号。在一些示例实施例中，输入/输出电路700可以对地址ADDR进行解码，并且向地址寄存器510提供解码的结果。地址寄存器510可以根据从输入/输出电路700提供的信号来存储行地址和列地址，并且可以分别向行解码器410和列解码器420提供行地址ROW和列地址COL。在一些示例实施例中，输入/输出电路700可以向数据寄存器520提供从外部(例如，存储器控制器)接受的数据DATA，或者可以将存储在数据寄存器520中的输出数据D_OUT作为数据DATA输出。
当从输入/输出电路700提供的信号指示读取命令时，控制电路600可以产生读取控制信号C_RD。在一些示例实施例中，控制电路600可以通过读取控制信号C_RD来控制读取电路300以向第一输出位线BLO1和第二输出位线BLO2提供读取电流。在一些示例实施例中，如下随后参照图6和图7所述，控制电路600可以控制读取电路300以在读取操作的初始化阶段向第一输出位线BLO1和第二输出位线BLO2提供预充电电流，并且可以以高速读出存储在存储器单元中的值。
图2是示出根据发明构思的示例实施例的包括在图1的单元阵列100中的存储器单元的视图。更详细地讲，图2示出了包括作为可变电阻元件的MTJ的存储器单元M'。
如图2中所示，存储器单元M'可以包括串联连接在源极线SLj与位线BLj之间的可变电阻元件MTJ和单元晶体管CT。在一些示例实施例中，如图2中所示，可以以可变电阻元件MTJ和单元晶体管CT的顺序将它们连接在源极线SLj与位线BLj之间，而在一些示例实施例中，与图2中示出的顺序不同，可以以单元晶体管CT和可变电阻元件MTJ的顺序将它们连接在源极线SLj与位线BLj之间。
可变电阻元件MTJ可以包括自由层FL和钉扎层PL，并且还可以包括位于自由层FL与钉扎层PL之间的阻挡层BL。如图2中的箭头所示，钉扎层PL的磁化方向可以是被固定的，而自由层FL可以具有与钉扎层PL的磁化方向相同或相反的磁化方向。当钉扎层PL和自由层FL具有相同的磁化方向时，可变电阻元件MTJ可以被称为处于平行状态P。然而，当钉扎层PL和自由层FL具有彼此相反的磁化方向时，可变电阻元件MTJ可以被称为处于反平行状态AP。在一些示例实施例中，可变电阻元件MTJ还可以包括反铁磁层使得钉扎层PL具有固定的磁化方向。
可变电阻元件MTJ可以在平行状态P中具有相对低的电阻RP并且在反平行状态AP中具有相对高的电阻RAP。根据一些示例实施例，当处于平行状态P的可变电阻元件MTJ具有低电阻RP时，存储器单元M'存储“0”，当处于反平行状态AP的可变电阻元件MTJ具有高电阻RAP时，存储器单元M'存储“1”。此外，根据一些示例实施例，对应于“0”的电阻RP可被称为平行电阻RP，对应于“1”的电阻RAP可被称为反平行电阻RAP。
单元晶体管CT可以具有连接到字线WLi的栅极以及连接到位线BLj和可变电阻元件MTJ的源极和漏极。单元晶体管CT可以根据施加到字线WLi的信号电连接或断开可变电阻元件MTJ和位线BLj。例如，为了在写入操作中将“0”写入存储器单元M'中，可以导通单元晶体管CT，并且从源极线SLj至位线BLj的电流可以经过可变电阻元件MTJ和单元晶体管CT。另外，为了将“1”写入存储器单元M'中，可以导通单元晶体管CT，并且从位线BLj至源极线SLj的电流可以经过单元晶体管CT和可变电阻元件MTJ。在读取操作中，可以导通单元晶体管CT，从源极线SLj至位线BLj的电流或者从位线BLj到源极线SLj的电流(即，读取电流)可以经过单元晶体管CT和可变电阻元件MTJ。根据一些示例实施例，读取电流从位线BLj流到源极线SLj。
图3A和图3B是示出根据发明构思的示例实施例的用于执行读取操作的图1的存储器装置10的示例的框图。更详细地，图3A示出了读取包括在第一部分110'中的第一存储器单元M1的示例，图3B示出了读取包括在第二部分120'中的第二存储器单元M2的示例。如图3A和图3B所示，存储器装置10'可以包括第一部分110'、第二部分120'、第一列开关电路210'、第二列开关电路220'、电流源电路310、感测放大器320、输出电路330和/或参考电阻器电路800。如上参照图1所述，第一部分110'和第二部分120'可以包括在图1的单元阵列100中，第一列开关电路210'和第二列开关电路220'可以包括在图1的列开关块200中。图3A的电流源电路310、感测放大器320和输出电路330可以包括在图1的读取电路300中。在下文中，与图3A和图3B中相同的附图标记表示相同的元件，因此，这里将不给出它们的详细描述。
参照图3A，在一些示例实施例中，为了读取第一部分110'的第一存储器单元M1，第一列开关电路210'可根据列控制信号C_COL来选择连接到第一存储器单元M1的位线BL1j和源极线SL1j。第一列开关电路210'可以向连接到第一存储器单元M1的源极线SL1j提供负电源电压VSS，并且可以将连接到第一存储器单元M1的位线BL1j电连接到第一输出位线BLO1。此外，为了选择第二部分120'的第二参考单元R2，第二列开关电路220'可根据列控制信号C_COL来选择连接到第二参考单元R2的位线BL20和源极线SL20。第二列开关电路220'可以将连接到第二参考单元R2的源极线SL20电连接到参考电阻器电路800，并且可以将连接到第二参考单元R2的位线BL20电连接到第二输出位线BLO2。
电流源电路310可以向第一输出位线BLO1提供第一读取电流IRD1并且向第二输出位线BLO2提供第二读取电流IRD2。在一些示例实施例中，第一读取电流IRD1和第二读取电流IRD2可以具有相同的幅值。因此，第一读取电流IRD1可以经过第一输出位线BLO1、第一列开关电路210'、位线BL1j、第一存储器单元M1、源极线SL1j以及第一列开关电路210'而流动到负电源电压VSS。第二读取电流IRD2可以经过第二输出位线BLO2、第二列开关电路220'、位线BL20、第二参考单元R2、源极线SL20、第二列开关电路220'以及参考电阻器电路800而流动到负电源电压VSS。参考电阻器电路800可以提供参考电阻RREF，参考电阻RREF可以与例如“(RAP+RP)/2”一致。
感测放大器320可以通过将由第一读取电流IRD1在第一输出位线BLO1中产生的电压(即，读取电压VRD)与由第二读取电流IRD2在第二输出位线BLO2中产生的电压(即，参考电压VREF)进行比较来产生比较信号CMP。在图3A和图3B中，第一输出位线BLO1和第二输出位线BLO2分别连接到感测放大器320的非反相输入和反相输入。然而，在一些示例实施例中，连接可以与图3A和图3B中示出的连接相反。
输出电路330可以根据部分选择信号SEC从比较信号CMP产生输出信号OUT。如下随后参照图3B所述，当读取包括在第二部分120'中的存储器单元时，施加到感测放大器320的非反向输入和反向输入的电压可以与图3A中示出的电压不同。因此，输出电路330可以基于部分选择信号SEC从比较信号CMP产生输出信号OUT，输出信号OUT可以指示存储在存储器单元中的值。输出电路330将在下面随后参照图4进行描述。
参照图3B，在一些示例实施例中，为了读取第二部分120'的第二存储器单元M2，第二列开关电路220'可以根据列控制信号C_COL来选择连接到第二存储器单元M2的位线BL2k和源极线SL2k。第二列开关电路220'可以向连接到第二存储器单元M2的源极线SL2k提供负电源电压VSS，并且可以将连接到第二存储器单元M2的位线BL2k电连接到第二输出位线BLO2。此外，为了选择第一部分110'的第一参考单元R1，第一列开关电路210'可以根据列控制信号C_COL来选择连接到第一参考单元R1的位线BL10和源极线SL10。第一列开关电路210'可以将连接到第一参考单元R1的源极线SL10电连接到参考电阻器电路800，并且可以将连接到第一参考单元R1的位线BL10电连接到第一输出位线BLO1。
由电流源电路310提供的第一读取电流IRD1可以经过第一输出位线BLO1、第一列开关电路210'、位线BL10、第一参考单元R1、源极线SL10、第一列开关电路210'以及参考电阻器电路800而流动到负电源电压VSS。第二读取电流IRD2可以经过第二输出位线BLO2、第二列开关电路220'、位线BL2k、第二存储器单元M2、源极线SL2k以及第二列开关电路220'而流动到负电源电压VSS。
与图3A相比，参考电压VREF可以在感测放大器320的非反相输入处产生，读取电压VRD可以在感测放大器320的反相输入处产生。因此，尽管图3A的第一存储器单元M1和图3B的第二存储器单元M2存储相同的值，但是在图3A和图3B的示例中，比较信号CMP会分别指示不同的值。为了解决这一问题，输出电路330可以基于部分选择信号SEC从比较信号CMP产生输出信号OUT，输出信号OUT可以指示存储在存储器单元中的值。
图4是示出根据发明构思的示例实施例的图3A和图3B的输出电路330的框图。如上参照图3A和图3B所述，图4的输出电路330'可以从由感测放大器320'输出的比较信号CMP产生输出信号OUT。如上参照图3A和图3B所述，读取电压VRD可以在感测放大器320'的非反相输入处或感测放大器320'的反相输入处产生。因此，输出电路330'可以在选择第一部分110'的第一存储器单元M1时产生与比较信号CMP相同的输出信号OUT，并且可以在选择第二部分120'的第二存储器单元M2时产生通过将比较信号CMP反相而获得的输出信号OUT。在下文中，将参照图3A和图3B来描述图4。
如图4所示，输出电路330'可以包括XOR门331。XOR门331可以接收从感测放大器320'接收的比较信号CMP的输入和列地址COL的第n位(COL[n])。也就是说，在图4中，图3A和图3B的部分选择信号SEC可以是列地址COL的第n位(COL[n])。在一些示例实施例中，列地址COL的第n位(COL[n])可以是列地址COL的最高有效位(MSB)。例如，图3A和图3B的第一部分110'和第二部分120'中的每个可以包括连接到同一字线的32个存储器单元，因此连接到同一字线的存储器单元的数量可以为64。为了指示64个存储器单元中的一个，可以通过图1的列解码器420接收6位列地址(COL[6:1])，列解码器420可以将6位列地址(COL[6:1])的MSB(即，第六位COL[6])作为部分选择信号SEC提供到包括在图1的读取电路300中的输出电路330'(即，n＝6)。例如，当6位列地址(COL[6:1])的第六位(COL[6])为0(或低电平)时，6位列地址(COL[6:1])可以指示第一部分110'的存储器单元，XOR门331可以产生与比较信号CMP相同的输出信号OUT。另一方面，当6位列地址(COL[6:1])的第六位(COL[6])为1(或高电平)时，6位列地址(COL[6:1])可以指示第二部分120'的存储器单元，XOR门331可以产生通过将比较信号CMP反相而获得的输出信号OUT。
图5是示出根据发明构思的示例实施例的操作存储器装置的方法的流程图。更详细地讲，图5示出了图1的存储器装置10的读取操作。在图5中，可以根据列地址COL的第n位(COL[n])来选择第一部分110的存储器单元或第二部分120的存储器单元。如图5所示，操作存储器装置10的方法可以包括多个操作S110、S131、S132、S150、S170和S190，并且在下文中，将参照图1描述图5。
在操作S110中，可以确定列地址COL的第n位(COL[n])是否为零。当列地址COL的第n位(COL[n])为零时，可以选择第一部分110的存储器单元，并且可以随后执行操作S131。另一方面，当列地址COL的第n位(COL[n])不为零时，可以选择第二部分120的存储器单元，并且可以随后执行操作S132。
在操作S131中，可以选择第一部分110的存储器单元和第二部分120的参考单元。例如，列解码器420可以通过列控制信号C_COL控制第一列开关电路210以从第一位线BL1s中选择与第一部分110的第一存储器单元M1连接的第一位线。此外，列解码器420可以通过列控制信号C_COL控制第二列开关电路220以从第二位线BL2s中选择与第二部分120的第二参考单元R2连接的第二位线。可以将被选择的第一位线和被选择的第二位线电连接到读取电路300。
在操作S132中，可以选择第一部分110的参考单元和第二部分120的存储器单元。例如，列解码器420可以通过列控制信号C_COL控制第一列开关电路210以从第一位线BL1s中选择与第一部分110的第一参考单元R1连接的第一位线。此外，列解码器420可以通过列控制信号C_COL控制第二列开关电路220以从第二位线BL2s中选择与第二部分120的第二存储器单元M2连接的第二位线。可以将被选择的第一位线和被选择的第二位线电连接到读取电路300。
在操作S150中，可以分别向被选择的存储器单元和被选择的参考单元提供读取电流。例如，如上参照图3A和图3B所述，读取电路300可以包括电流源电路310，电流源电路310可以分别向已选择的存储器单元和已选择的参考单元提供相同幅值的读取电流。在操作S131和操作S132中，由于分别在不同的部分中选择存储器单元和参考单元，因此可以减小向存储器单元和参考单元提供的读取电流流过的路径之间的电阻差，从而可以准确地读取存储在存储器单元中的值。
在操作S170中，可以将参考电压VREF和读取电压VRD相互进行比较。如上参照图3A和图3B所述，参考电压VREF可以指通过向参考单元提供读取电流在感测放大器320的输入处产生的电压，读取电压VRD可以指通过提供读取电流在感测放大器320的输入处产生的电压。感测放大器320可以通过将参考电压VREF与读取电压VRD进行比较来产生比较信号CMP。
在操作S190中，可以产生输出信号OUT。例如，图1的读取电路300可以包括图3A和图3B的输出电路330，输出电路330可以根据包括被读取的存储器单元的部分从比较信号CMP输出输出信号OUT。在一些示例实施例中，当列地址COL的第n位(COL[n])为零时，输出信号OUT可以与比较信号CMP相同。然而，当列地址COL的第n位(COL[n])不为零时，输出信号OUT可以与通过将比较信号CMP反相而获得的信号相同。
图6是根据发明构思的示例实施例的存储器装置20a的框图，图7是示出根据发明构思的示例实施例的图6的存储器装置20a的操作的时序图。更详细地讲，图6是示意性地示出了读取操作期间的存储器装置20a的结构的等效电路图，图7示出了随时间的读取控制信号C_RD和电流IX。
参照图6，存储器装置20a可以包括控制电路600a、电流源电路310a、感测放大器320a、参考单元Ra、存储器单元Ma和/或参考电阻器电路800a。参考单元Ra和存储器单元Ma可以包括在存储器装置20a的单元阵列中，并且可以连接到同一字线WLi。在一些示例实施例中，如上参照图3A和图3B所述，参考单元Ra和存储器单元Ma可以分别包括在单元阵列的不同的部分中，或者可以包括在同一部分中。在一些示例实施例中，与图1中示出的那些不同，存储器装置20a可以包括一个部分，并且参考单元Ra和存储器单元Ma可以包括在同一部分中。
控制电路600a可以通过读取控制信号C_RD来控制由电流源电路310a产生的电流IX。电流源电路310a可以包括第一电流源311a和第二电流源312a。第一电流源311a和第二电流源312a均可以产生相同幅值的电流IX并且在一些示例实施例中可以具有彼此相同或对称的结构。如图6中所示，由第一电流源311a产生的电流IX通过参考单元Ra和参考电阻器电路800a从正电源电压VDD流到负电源电压VSS，由第二电流源312a产生的电流IX可以通过存储器单元Ma从正电源电压VDD流到负电源电压VSS。感测放大器320a可以通过将由参考单元Ra和参考电阻器电路800a产生的参考电压VREF与由存储器单元Ma产生的读取电压VRD进行比较来产生比较信号CMP。
参照图7，在一些示例实施例中，控制电路600a可以控制电流源电路310a以在读取操作的初始时段产生大的电流IX。例如，如图7中所示，为了从存储器装置20a读取存储器单元Ma，可以由电流源电路310a从时刻t11至时刻t13产生电流IX，从时刻t11至时刻t13的时段可被称为读取时段PRD。类似地，从时刻t14至时刻t16的读取时段PRD可以接着读取另一存储器单元。
电流IX在读取时段PRD的从时刻t11至时刻t12的初始时段期间可以具有“I_PRE”的大小，并且从时刻t12至时刻t13可以具有比“I_PRE”小的“I_RD”的大小。读取时段PRD的初始时段(即，从时刻t11至时刻t12的时段)可被称为预充电时段PPRE，在预充电时段PPRE期间向存储器单元和参考单元提供的电流IX可以被称为预充电电流。此外，在预充电时段PPRE结束之后的“I_RD”大小的电流IX可被称为读取电流。这样，可以向存储器单元和参考单元分别提供在预充电时段PPRE中相对大的电流IX(即，预充电电流)，并且可以快速地对电容(或寄生电容)进行充电。因此，可以缩短用来稳定读取电压VRD和参考电压VREF所需的时间，结果，可以缩短用于读取存储器单元Ma的时间(即，读取时段PRD)。类似地，在从时刻t14至时刻t16的读取时段PRD中，为了读取另一存储器单元，可以在从时刻t14至时刻t15的预充电时段PPRE期间向存储器单元和参考单元提供预充电电流。
控制电路600a可以产生包括第一读取控制信号C_RD1和第二读取控制信号C_RD2的读取控制信号C_RD以根据读取时段PRD和预充电时段PPRE来控制电流源电路310a。如图7中所示，可以在读取时段PRD期间激活第一读取控制信号C_RD1，可以在预充电时段PPRE期间激活第二读取控制信号C_RD2。在一些示例实施例中，图6中的第一电流源311a和第二电流源312a中的每个可以包括根据第一读取控制信号C_RD1被激活并产生“I_RD”大小的电流的电流源，以及根据第二读取控制信号C_RD2被激活并产生“I_REE-I_RD”大小的电流的电流源。
图8是根据发明构思的示例实施例的存储器装置20b的框图。更详细地讲，图8是示意性地示出了读取操作期间的存储器装置20b的结构的等效电路图。与图6的存储器装置20a相比，图8的存储器装置20b还可以包括均衡开关340。在图8中，与图6和图7中相同的附图标记表示相同的元件，因此，这里将不给出它们的详细描述。
参照图8，存储器装置20b可以包括控制电路600b、电流源电路310b、感测放大器320b、参考单元Rb、存储器单元Mb和/或参考电阻器电路800b，并且还可以包括均衡开关340。参考单元Rb和存储器单元Mb可以连接到同一字线WLi，电流源电路310b可以包括分别向参考单元Rb和存储器单元Mb提供电流IX的第一电流源311b和第二电流源312b。均衡开关340可以根据第二读取控制信号C_RD2将参考单元Rb电连接到存储器单元Mb。
控制电路600b可以产生与上面参照图7所述类似的第一读取控制信号C_RD1和第二读取控制信号C_RD2。第一读取控制信号C_RD1可以在读取时段PRD期间被激活，而第二读取控制信号C_RD2可以在读取时段PRD的开始处的预充电时段PPRE期间被激活。因此，第一电流源311b和第二电流源312b可以在预充电时段PPRE期间提供相对大的电流IX。
均衡开关340可以响应于被激活的第二读取控制信号C_RD2而将参考单元Rb电连接到存储器单元Mb。也就是说，可以在预充电时段PPRE期间通过均衡开关340将参考单元Rb和存储器单元Mb彼此电连接，并且参考电压VREF和读取电压VRD可以在预充电时段PPRE期间具有相同的大小。将来，预充电时段PPRE可以根据存储在存储器单元Mb中的值而具有差异。因此，可以在预充电时段PPRE期间减小对参考单元Rb进行预充电与对存储器单元Mb进行预充电之间的差异，结果可以准确地确定存储在存储器单元中的值。
图9是根据发明构思的示例实施例的存储器装置20c的框图，图10是示出根据发明构思的示例实施例的图9的存储器装置20c的操作的时序图。更详细地讲，图9是示意性地示出读取操作期间存储器装置20c的结构的等效电路图，图10示出随时间的电流Ix和IPUMP以及电压VR、VREF和VRD。与图6的存储器装置20a相比，图9的存储器装置20c还可以包括通过其从电流源电路310c到参考电阻器电路800c提供泵电流IPUMP的路径PUMP。在图9中，与图6和图7中相同的附图标记表示相同的元件，因此，这里将不给出它们的详细描述。
参照图9，存储器装置20c可以包括控制电路600c、电流源电路310c、感测放大器320c、参考单元Rc、存储器单元Mc以及参考电阻器电路800c。参考单元Rc和存储器单元Mc可以连接到同一字线WLi。电流源电路310c可以包括分别向参考单元Rc和存储器单元Mc提供电流IX的第一电流源311c和第二电流源312c，并且还可以包括向参考电阻器电路800c提供泵电流IPUMP的第三电流源313c。在一些示例实施例中，存储器装置20c还可以包括与图8的存储器装置20b类似的用于将参考单元Rc电连接到存储器单元Mc的均衡开关。
参考电阻器电路800c可以被布置在存储器装置20c的单元阵列之外。因此，由于从单元阵列的空间结构限制中解放出来，所以参考电阻器电路800c可以提供对于工艺电压温度(PVT)波动不敏感的参考电阻RREF，同时造成电容(或寄生电容)。参考电阻器电路800c的电容会使由第一电流源311c产生的电流IX进行预充电所用的时间延长，并因此会使读取存储器单元Mc所用的时间延长。
如图9所示，电流源电路310c可以包括根据读取控制信号C_RD产生泵电流IPUMP的第三电流源313c，存储器装置20c可以包括向参考电阻器电路800c提供泵电流IPUMP的路径PUMP。可以在读取操作的初始时段(例如，预充电时段PPRE)期间向参考电阻器电路800c提供泵电流IPUMP，从而可以快速地对由参考电阻器电路800c造成的电容进行充电。
参照图10，可以对从时刻t21至时刻t23存储“1”的存储器单元(即，具有高电阻RAP的存储器单元)进行读取。此外，可以对从时刻t24至时刻t26存储“0”的存储器单元(即，具有低电阻RP的存储器单元)进行读取。此外，图10的情况1示出了不向参考电阻器电路800c提供泵电流IPUMP的示例，而图10的情况2示出了向参考电阻器电路800c提供泵电流IPUMP的示例。
参照图10的情况1，在从时刻t21至时刻t22的预充电时段PPRE期间，不论“I_PRE”大小的电流IX如何，参考电阻器电路800c的一端处的电压VR会因参考电阻器电路800c的电容而缓慢增大。当预充电时段PPRE在时刻t22结束时，参考电压VREF会因参考电阻器电路800c的寄生电容器充电不足而降低，但是读取电压VRD会因电流IX流过具有高电阻RAP的存储器单元和电流IX行进的路径上的电容而逐渐增大。在时刻t23，可以通过感测放大器320c将读取电压VRD和参考电压VREF相互进行比较。
类似地，在从时刻t24至时刻t25的预充电时段PPRE期间，参考电阻器电路800c的一端处的电压VR会缓慢地增大。当预充电时段PPRE在时刻t25结束时，参考电压VREF会因参考电阻器电路800c的寄生电容器充电不足而降低，但是读取电压VRD会因电流IX流过具有低电阻RP的存储器单元和电流IX行进的路径上的电容而逐渐减小。在时刻t26，可以通过感测放大器320c将读取电压VRD和参考电压VREF相互进行比较。如图10所示，读取电压VRD与参考电压VREF之间的差D1会相对地小，因此从存储器单元读取的值可能包含误差。通过推迟由感测放大器320c将读取电压VRD和参考电压VREF相互进行比较的时刻而使读取电压VRD进一步降低，从而读取电压VRD与参考电压VREF之间的差D1增大。因此，会使读取时段PRD延长。
参照图10的情况2，在从时刻t21至时刻t22的预充电时段PPRE期间，寄生电容器可以通过“I_PUMP”大小的泵电流IPUMP来充电，从而参考电阻器电路800c的一端处的电压VR可以快速增大至“V_X”。当预充电时段PPRE在时刻t22结束时，参考电压VREF可以因参考电阻器电路800c的寄生电容器充电充足而保持，而读取电压VRD可以因电流IX流过具有高电阻RAP的存储器单元和电流IX行进的路径上的电容而逐渐增大。在时刻t23，可以通过感测放大器320c将读取电压VRD和参考电压VREF相互进行比较。在一些示例实施例中，泵电流IPUMP的“I_PUMP”大小可以大于预充电电流的“I_PRE”大小。
类似地，在从时刻t24至时刻t25的预充电时段PPRE期间，参考电阻器电路800c的一端处的电压VR可以快速地增大至“V_X”。当预充电时段PPRE在时刻t25结束时，参考电压VREF可以因参考电阻器电路800c的寄生电容器充电充足而保持，而读取电压VRD可以因电流IX流过具有低电阻RP的存储器单元和电流IX行进的路径上的电容而逐渐减小。在时刻t26，可以通过感测放大器320c将读取电压VRD和参考电压VREF相互进行比较。如图10所示，读取电压VRD与参考电压VREF之间的差D2可以相对地高，因此可以准确地确定从存储器单元读取的值。另外，可以防止读取时段PRD的延长，并且因此，可以快速地读取存储在存储器单元中的值。
图11是示出根据发明构思的示例实施例的操作存储器装置的方法的流程图。更详细地讲，图11示出了存储器装置的读取操作，并且在一些示例实施例中，图11的方法可以由例如图6的存储器装置20a来执行。如图11所示，操作存储器装置的方法可以包括多个操作S210、S230、S250和S270，并且在下文中，将参照图6和图7来描述图11。
在操作S210中，可以执行将参考单元Ra电连接到参考电阻器电路800a的操作。在一些示例实施例中，如上参照图3A和图3B所述，列解码器可以将包括在与待读取的存储器单元Ma的部分不同的部分中的参考单元Ra电连接到参考电阻器电路800a。例如，列解码器可以产生控制信号(例如，图3A和图3B中的C_COL)，从而使得参考单元Ra和参考电阻器电路800a彼此电连接。
在操作S230中，可以向存储器单元Ma和参考单元Ra提供预充电电流。例如，电流源电路310a可以根据读取控制信号C_RD向存储器单元Ma和参考单元Ra提供I_PRE大小的电流IX(即，预充电电流)。因此，可以快速地对存在于电流IX流过的路径中的电容(或寄生电容)进行充电，并且可以缩短用来稳定读取电压VRD和参考电压VREF所用的时间。操作S230的示例将在下面随后参照图12A和图12B进行描述。
在操作S250中，可以向存储器单元Ma和参考单元Ra提供读取电流。例如，电流源电路310a可以根据读取控制信号C_RD向存储器单元Ma和参考单元Ra提供I_RD大小的电流IX(即，读取电流)。操作S250的示例将在下面随后参照图12A和图12B进行描述。
在操作S270中，可以将读取电压VRD和参考电压VREF相互进行比较。例如，感测放大器320a可以通过将读取电压VRD与参考电压VREF进行比较来产生比较信号CMP，并且比较信号CMP可以表示存储在存储器单元Ma中的值。
图12A和图12B是示出根据发明构思的示例实施例的图11的操作S230和操作S250的示例的流程图。例如，图12A的操作S230a和S250a可以由图8的存储器装置20b来执行，图12B的操作S230b和S250b可以由图9的存储器装置20c来执行。在下文中，将参照图8、图9和图10来描述图12A和图12B。
参照图12A，操作S230a可以包括操作S231，操作S250a可以包括操作S251。在操作S231中，可以执行将存储器单元Mb电连接到参考单元Rb的操作。例如，图8的存储器装置20b可包括由第二读取控制信号C_RD2控制的均衡开关340。均衡开关340可以响应于在预充电时段PPRE期间激活的第二读取控制信号C_RD2将存储器单元Mb电连接到参考单元Rb。因此，可以在预充电时段PPRE期间减小对参考单元Rb进行预充电与对存储器单元Mb预充电之间的差。
在操作S251中，可以执行将存储器单元Mb与参考单元Rb电分离的操作。例如，均衡开关340可以响应于去激活的第二读取控制信号C_RD2将存储器单元Mb与参考单元Rb电分离。因此，读取电压VRD和参考电压VREF可以在预充电时段PPRE之后根据存储在存储器单元Mb中的值而有差异，并且可以准确地确定存储在存储器单元Mb中的值。
参照图12B，操作S230b可以包括操作S232，操作S250b可以包括操作S252。在操作S232中，可以执行向参考电阻器电路800c提供泵电流IPUMP的操作。例如，在图9的存储器装置20c中的电流源电路310c可以包括根据读取控制信号C_RD产生泵电流IPUMP的第三电流源313c。第三电流源313c可以在预充电时段PPRE期间通过路径PUMP向参考电阻器电路800c提供泵电流IPUMP。结果，在预充电时段PPRE期间，可以快速地对由参考电阻器电路800c引起的寄生电容器进行充电。
在操作S252中，可以执行中断泵电流IPUMP的操作。例如，当预充电时段PPRE结束时，电流源电路310c的第三电流源313c可以根据读取控制信号C_RD停止提供泵电流IPUMP。因此，参考电压VREF可以因参考电阻器电路800c的寄生电容器充电充足而保持，并且读取电压VRD和参考电压VREF可以具有足够的差以在读取时段PRD结束时被检测到。
图13是根据发明构思的示例实施例的包括存储器装置的存储器系统30的框图。如图13所示，存储器系统30可以与主机40通信，并且可以包括控制器31和存储器装置32。
存储器系统30和主机40通过其彼此通信的接口50可以使用电信号和/或光信号，并且可以通过但不限于以下接口来实现：串行高级技术附件(SATA)接口、高速SATA(SATAe)接口、串行连接小型计算机系统接口(串行连接SCSI；SAS)、高速外围组件互连(PCIe)接口、高速非易失性存储器(NVMe)接口、高级主机控制器接口(AHCI)或它们的组合。
在一些示例实施例中，存储器系统30可以通过可拆卸地结合到主机40来与主机40通信。存储器装置32可以是作为电阻式存储器的非易失性存储器，存储器系统30可被称为存储系统。例如，存储器系统30可以通过但不限于固态驱动器或固态硬盘(SSD)、嵌入式SSD(eSSD)、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)等来实现。
控制器31可以响应于通过接口50从主机40接收的请求来控制存储器装置32。例如，控制器31可以将响应于写请求而接收的数据写入存储器装置32，并且可以响应于读取请求向主机40提供存储在存储器装置32中的数据。
存储器系统30可以包括至少一个存储器装置32，并且存储器装置32可以包括具有可变电阻元件和参考单元的存储器单元。如上所述，在一些示例实施例中，在读取包括在存储器装置32中的存储器单元的操作中，可以减小向存储器单元和参考单元提供的读取电流流过的路径之间的电阻差，从而可以准确地读取存储在存储器单元中的值。另外，在一些示例实施例中，因为在读取操作开始时提供预充电电流，所以可以以高速读取存储在存储器单元中的值。此外，在一些示例实施例中，可以补偿由于参考电阻器电路引起的电容，因此可以改善用于读取存储在存储器单元中的值的感测容限。结果，可以改善存储器系统30的操作速度和操作可靠性。
图14是根据发明构思的示例实施例的包括存储器装置的片上系统(SoC)60的框图。SoC 60可以指集成了计算系统或其它电子系统的组件的集成电路。例如，作为SoC 60中的一种的应用处理器(AP)可以包括用于处理器和其它功能的组件。如图14所示，SoC 60可以包括核61、数字信号处理器(DSP)62、图形处理单元(GPU)63、内部存储器64、通信接口65和存储器接口66。SoC 60的组件可以经由总线67彼此通信。
核61可以处理指令并且可以控制包括在SoC 60中的组件的操作。例如，核61可以通过处理一系列指令来驱动操作系统并在操作系统上执行应用程序。DSP 62可以通过处理数字信号(例如，从通信接口65提供的数字信号)来产生有用的数据。GPU 63可以产生用于通过显示装置从图像数据输出图像的数据并且可以对图像数据进行编码，所述图像数据从内部存储器64或存储器接口66提供。
内部存储器64可以存储核61、DSP 62和/或GPU 63的操作所需的数据。内部存储器64可以包括根据发明构思的示例实施例的电阻式存储器装置，使得内部存储器64可以具有改善的速度和可靠性。
通信接口65可以提供用于一对一通信的通信网络或接口。存储器接口66可以为SoC 60的外部存储器(例如，动态随机存取存储器(DRAM)、闪存等)提供接口。
已经在如上所述的附图和详细描述中图示并描述了示例实施例。尽管使用特定术语来解释本公开中的这些示例实施例，但是特定术语不意图限制发明构思的范围，并且仅用于更好地理解发明构思。本领域普通技术人员将理解，在不脱离如由权利要求限定的发明构思的精神和范围的情况下，可以做出形式上和细节上的各种变化。因此，发明构思的范围不由发明构思的详细描述来限定，而是由权利要求来限定。

Claims (11)

1.一种电阻式存储器装置，所述电阻式存储器装置包括：
单元阵列，包括第一部分和第二部分，所述第一部分和所述第二部分均包括共享字线的存储器单元和参考单元，所述字线被配置为根据行地址被激活并且被所述第一部分和所述第二部分共享；
第一列开关电路，通过第一位线连接到第一部分的存储器单元和参考单元；
第二列开关电路，通过第二位线连接到第二部分的存储器单元和参考单元；
列解码器，被配置为控制第一列开关电路和第二列开关电路，从而根据第一列地址来选择第一位线中的连接到存储器单元的一条第一位线和第二位线中的连接到参考单元的一条第二位线，并且根据第二列地址来选择第一位线中的连接到参考单元的一条第一位线和第二位线中的连接到存储器单元的一条第二位线；以及
感测放大器，被配置为通过将从第一位线中的由第一列开关电路选择的一条第一位线和第二位线中的由第二列开关电路选择的一条第二位线接收的信号进行比较来产生比较信号。
2.如权利要求1所述的电阻式存储器装置，其中，第一列开关电路和第二列开关电路均具有相同的结构或相互对称的结构。
3.如权利要求1所述的电阻式存储器装置，所述电阻式存储器装置还包括：
输出电路，被配置为根据部分选择信号通过传递比较信号或将比较信号反相来产生输出信号。
4.如权利要求3所述的电阻式存储器装置，其中，输出电路包括被配置为接收比较信号和部分选择信号并且输出输出信号的XOR门。
5.如权利要求1所述的电阻式存储器装置，所述电阻式存储器装置还包括：
电流源电路，被配置为根据读取控制信号向由第一列开关电路和第二列开关电路选择的第一位线和第二位线提供电流；以及
控制电路，被配置为产生读取控制信号，从而在读取操作的初始时段中分别向被选择的第一位线和第二位线提供预充电电流。
6.如权利要求5所述的电阻式存储器装置，所述电阻式存储器装置还包括：
参考电阻器电路，被配置为根据第一列地址电连接到第二部分的参考单元并且根据第二列地址电连接到第一部分的参考单元。
7.如权利要求6所述的电阻式存储器装置，其中，电流源电路还被配置为向参考电阻器电路提供电流，并且
控制电路还被配置为产生读取控制信号，从而在读取操作的初始时段中向参考电阻器电路提供泵电流。
8.如权利要求5所述的电阻式存储器装置，其中，电流源电路包括具有彼此相同结构的电流源，并被配置为分别产生预充电电流。
9.如权利要求5所述的电阻式存储器装置，其中，控制电路还被配置为控制电流源电路，从而在读取操作的初始时段结束时分别向存储器单元和参考单元提供读取电流。
10.如权利要求9所述的电阻式存储器装置，其中，电流源电路包括具有彼此相同结构的电流源，并被配置为分别产生读取电流。
11.如权利要求5所述的电阻式存储器装置，所述电阻式存储器装置还包括：
均衡开关，被配置为根据读取控制信号将第一位线中的由第一列开关电路选择的一条第一位线和第二位线中的由第二列开关电路选择的一条第二位线电连接，并且
控制电路还被配置为产生读取控制信号，从而在读取操作的初始时段中接通均衡开关。
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