DE102018122624A1 - Resistive Speichervorrichtung mit Referenzzelle und Verfahren zum Betreiben derselben - Google Patents

Resistive Speichervorrichtung mit Referenzzelle und Verfahren zum Betreiben derselben Download PDF

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Abstract

Eine resistive Speichervorrichtung (10) entsprechend einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte enthält: ein Zellarray (100) mit einem ersten Gebiet (110) und einem zweiten Gebiet (120); eine erste Spaltenwechselschaltung (210), die mit einer Speicherzelle (M1) und einer Referenzzelle (R1) des ersten Gebiets (110) über erste Bitleitungen (BL1) verbunden ist; eine zweite Spaltenwechselschaltung (220), die mit einer Speicherzelle (M2) und einer Referenzzelle (R2) des zweiten Gebiets (120) über zweite Bitleitungen (BL2) verbunden ist; und einen Spaltendecoder (420), konfiguriert, um die ersten und zweiten Spaltenwechselschaltungen (210, 220) derart zu steuern, dass eine der ersten Bitleitungen (BL1), die mit der Speicherzelle des ersten Gebiets (110) verbunden ist, und eine der zweiten Bitleitungen (BL2), die mit der Referenzzelle (R2) des zweiten Gebiets (120) verbunden ist, gemäß einer ersten Spaltenadresse (COL) ausgewählt wird, und eine der ersten Bitleitungen (BL1), die mit der Referenzzelle (R1) des ersten Gebiets (110) verbunden ist und eine der zweiten Bitleitungen (BL2), die mit der Speicherzelle (M2) des zweiten Gebiets (120) verbunden ist, gemäß einer zweiten Spaltenadresse (COL) ausgewählt wird.

Description

  • TECHNISCHER HINTERGRUND
  • Die erfindungsgemäßen Konzepte beziehen sich auf resistive Speichervorrichtungen, insbesondere auf resistive Speichervorrichtungen, mit einer Referenzzelle und/oder Verfahren zum Betreiben einer resistiven Speichervorrichtung.
  • Eine resistive Speichervorrichtung kann Daten in einer Speicherzelle speichern, die ein variables Widerstandselement enthält. Um die in der Speicherzelle der resistiven Speichervorrichtung gespeicherten Daten zu erfassen, kann beispielsweise ein Lesestrom an die Speicherzelle angelegt werden, und der Widerstand des variablen Widerstandselements der Speicherzelle kann durch Erfassen einer Spannung bestimmt werden.
  • Der Widerstand an einem Pfad, durch den der Lesestrom fließt, kann das exakte Lesen eines in der Speicherzelle gespeicherten Wertes verhindern. Auch Kapazitäten, z. B. parasitäre Kapazitäten auf dem Pfad, durch den der Lesestrom fließt, können die Geschwindigkeit des Auslesens eines in der Speicherzelle gespeicherten Wertes beschränken.
  • ZUSAMMENFASSUNG
  • Die erfindungsgemäßen Konzepte stellen resistive Speichervorrichtungen bereit, insbesondere resistive Speichervorrichtungen zum exakten Auslesen eines in der Speicherzelle gespeicherten Wertes mit hoher Geschwindigkeit und/oder einem Verfahren zum Betreiben der resistiven Speichervorrichtung.
  • Gemäß einer beispielhaften Ausführungsform enthält eine resistive Speichervorrichtung: ein Zellarray mit einem ersten Gebiet und einem zweiten Gebiet, die jeweils eine Speicherzelle und eine Referenzzelle enthalten, die sich eine Wortleitung teilen, die gemäß einer Zeilenadresse aktiviert ist; eine erste Spaltenwechselschaltung, die mit der Speicherzelle und der Referenzzelle des ersten Gebiets über die ersten Bitleitungen verbunden ist; eine zweite Spaltenwechselschaltung, die mit der Speicherzelle und der Referenzzelle des zweiten Gebiets über die zweiten Bitleitungen verbunden ist; und einen Spaltendecodierer, der konfiguriert ist, um die ersten und zweiten Spaltenwechselschaltungen derart zu steuern, dass diejenige der ersten Bitleitungen, die mit der Speicherzelle des ersten Gebiets verbunden sind und die der zweiten Bitleitungen, die mit der Referenzzelle des zweiten Gebiets verbunden sind, entsprechend einer ersten Spaltenadresse ausgewählt wird, und eine der ersten Bitleitungen, die mit der Referenzzelle des ersten Gebiets verbunden sind und eine der Bitleitungen, die mit der Speicherzelle des zweiten Gebiets verbunden ist, gemäß einer zweiten Spaltenadresse ausgewählt wird.
  • Gemäß einer beispielhaften Ausführungsform kann eine resistive Speichervorrichtung konfiguriert sein, um einen in der Speicherzelle gespeicherten Wert in Antwort auf einen Lesebefehl auszugeben, wobei die resistive Speichervorrichtung enthält: ein Zellarray mit einer Speicherzelle und einer Referenzzelle; einen Referenzwiderstandsschaltkreis, geeignet, um elektrisch während eines Lesebefehls mit der Referenzzelle verbunden zu werden; einem Stromquellenschaltkreis konfiguriert, um Ströme an die Speicherzelle, der Referenzzelle und die Referenzwiderstandsschaltung gemäß einem Lesesteuersignal anzulegen; und mit einem Steuerschaltkreis konfiguriert, um das Lesesteuersignal derart zu erzeugen, dass ein Pumpstrom in einer Anfangszeitdauer des Lesevorgangs an die Referenzwiderstandsschaltung angelegt werden kann.
  • Gemäß einer beispielhaften Ausführungsform enthält ein Verfahren zum Betreiben einer resistiven Speichervorrichtung mit einer Speicherzelle, einer Referenzzelle und einer Referenzwiderstandsschaltung: das elektrische Verbinden der Referenzzelle mit der Referenzwiderstandsschaltung in Antwort auf einen Lesebefehl; das Bereitstellen von Vorladeströmen für die Speicherzelle und die Referenzzelle, und das Bereitstellen eines Pumpstroms für die Referenzwiderstandsschaltung; das Bereitstellen von Leseströmen für die Speicherzelle und die Referenzzelle, und das Unterbrechen des Pumpstroms; und das Vergleichen von Spannungen gemäß der Leseströme, um ein Vergleichssignal zu erzeugen.
  • Figurenliste
  • Beispielhafte Ausführungsformen der erfindungsgemäßen Konzepte werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren klarer, in welchen:
    • 1 ein Blockdiagramm einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 2 eine Ansicht einer Speicherzelle in einem Zellarray aus 1 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 3A und 3B Blockdiagramme zeigen, die Beispiele der Speichervorrichtung aus 1 zum Durchführen eines Lesevorgangs gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 4 ein Blockdiagramm zeigt, das einen Ausgangsschaltkreis aus den 3A und 3B gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 5 ein Ablaufdiagramm zeigt, das ein Verfahren zum Betreiben einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 6 ein Blockdiagramm einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 7 ein Taktdiagramm zeigt, das den Betrieb einer Speichervorrichtung aus 6 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 8 ein Blockdiagramm einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 9 ein Blockdiagramm einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 10 ein Taktdiagramm zeigt, das den Betrieb einer Speichervorrichtung aus 9 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 11 ein Ablaufdiagramm zeigt, das ein Verfahren zum Betreiben einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 12A und 12B Ablaufdiagramme zeigen, die Beispiele des Vorgangs S230 und S250 aus 11 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt;
    • 13 ein Blockdiagramm eines Speichersystems mit einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt; und
    • 14 ein Blockdiagramm eines Systems-auf-einem-Chip mit einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt ein Blockdiagramm einer Speichervorrichtung 10 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte. Bezug nehmend auf 1 kann die Speichervorrichtung 10 verschiedene Signale empfangen und übertragen, beispielsweise einen Befehl CMD und eine Adresse ADDR, und kann Daten DATA empfangen oder übertragen. Beispielsweise kann die Speichervorrichtung 10 den Befehl CMD empfangen, beispielsweise einen Schreibbefehl, einen Lesebefehl oder ähnliches und kann die Adresse ADDR entsprechend dem Befehl CMD von einem Speichercontroller empfangen. Außerdem kann die Speichervorrichtung 10 Daten DATA (z. B. Schreibdaten) von dem Speichercontroller empfangen oder kann Daten DATA (z. B. Schreibdaten) für den Speichercontroller bereitstellen. Obwohl 1 den Befehl CMD, die Adresse ADDR und die Daten DATA separat zeigt, können in einigen beispielhaften Ausführungsformen wenigstens zwei von dem Befehl CMD, der Adresse ADDR und den Daten DATA über den gleichen Kanal übertragen werden. Wie in 1 dargestellt, kann die Speichervorrichtung 10 ein Zellarray 100, einen Spaltenschaltblock 200, einen Leseschaltkreis 300, einen Zeilendecoder 410, einen Spaltendecoder 420, ein Adressregister 510, ein Datenregister 520, einen Steuerschaltkreis 600 und/oder einen Eingangs/Ausgangsschaltkreis 700 enthalten.
  • Das Zellarray 100 kann eine Vielzahl an Speicherzellen M1 und M2 enthalten. Die Speicherzellen M1 und M2 können ein variables Widerstandselement (z. B. ein magnetisches Tunnelkontakt (MTJ) Element wie in 2 dargestellt) enthalten, wobei das variable Widerstandselement einen Widerstand entsprechend einem in den Speicherzellen M1 und M2 gespeicherten Wert aufweist. Demgemäß kann die Speichervorrichtung 10 als resistive Speichervorrichtung oder als resistiver Direktzugriffsspeicher (RRAM oder ReRAM) bezeichnet werden. Beispielsweise kann die Speichervorrichtung 10 das Zellarray 100 implementiert beispielsweise als Phasenänderungsdirektzugriffsspeicher (PRAM), ferroelektrischer Direktzugriffsspeicher (FRAM) oder ähnlichen implementiert sein, ist jedoch nicht hierauf beschränkt, und kann ein Zellarray 100 mit magnetischer Direktzugriffsspeicherstruktur (MRAM) beispielsweise als Spin-Übertragungsmoment magnetische Direktzugriffsspeichervorrichtung (STT-MRAM), Spinmomentübertragungsmagnetisierungsschalt RAM (Spin-RAM), und/oder Spinmomentübertragungs RAM (SMT-RAM) enthalten. Wie unten unter Bezugnahme auf 2 beschrieben, werden beispielhafte Ausführungsformen der vorliegenden Beschreibung hauptsächlich unter Bezugnahme auf MRAM beschrieben, wobei die erfindungsgemäßen Konzepte nicht hierauf beschränkt sind.
  • Das Zellarray 100 kann Referenzzellen R1 und R2, die verwendet werden, um in den Speicherzellen M1 und M2 gespeicherte Werte zu bestimmen. Beispielsweise kann wie in 1 dargestellt, das Zellarray 100 ein erstes Gebiet 110 und ein zweites Gebiet 120 mit der gleich oder zueinander symmetrischen Struktur aufweisen. Das erste Gebiet 100 und das zweite Gebiet 120 können sich eine Vielzahl an Wortleitungen WLs teilen, die durch den Zeilendecoder 410 entsprechend einer Zeilenadresse ROW aktiviert sind und können beispielsweise eine erste Speicherzelle M1 und eine erste Referenzzelle R1, die mit einer Wortleitung WLi verbunden sind, enthalten. Das zweite Gebiet 120 kann eine zweite Speicherzelle M2 und eine zweite Referenzzelle R2, die mit der Wortleitung WLi verbunden ist, enthalten. Das heißt, die Speicherzellen M1 und M2 und die Referenzzellen R1 und R2, die gemeinsam mit der Wortleitung WLi verbunden sind, können gleichzeitig durch die aktivierte Wortleitung WLi ausgewählt werden. Obwohl nur eine Wortleitung WLi in 1 dargestellt ist, kann sich das erste Gebiet 110 und das zweite Gebiet 120 eine Vielzahl an Wortleitungen WLs teilen. Außerdem kann jedes des ersten Gebiets 110 und des zweiten Gebiets 120 eine Vielzahl an Speicherzellen enthalten, die mit den Wortleitungen WLi verbunden sind. In einigen beispielhaften Ausführungsformen, wie weiter unten unter Bezugnahme auf die 3A und 3B beschrieben, können die Referenzzellen R1 und R2 als gekürzte Zellen, die kein Widerstandselement enthalten, wie beispielsweise ein variables Widerstandselement, ausgebildet sein.
  • Der Spaltenschaltblock 200 kann über die Vielzahl an Bitleitungen BL1s und BL2s mit dem Zellarray 100 verbunden sein und kann elektrisch wenigstens eine der Vielzahl an Bitleitungen BL1s und BL2s mit dem Leseschaltkreis 300 entsprechend einem Spaltensteuersignal C_COL, das von dem Spaltendecoder 420 bereitgestellt wird, verbunden werden. Wie beispielsweise in 1 dargestellt, kann der Spaltenschaltblock 200 eine erste Spaltenwechselschaltung 210 und eine zweite Spaltenwechselschaltung 220 mit der gleichen oder zueinander symmetrischen Struktur aufweisen. Die erste Spaltenwechselschaltung 210 kann mit den Speicherzellen und den Referenzzellen in dem ersten Gebiet 110 des Zellarrays 100 über die ersten Bitleitungen BL1s verbunden sein und kann eine der Vielzahl der ersten Bitleitungen BL1s mit einer ersten Ausgangsbitleitung BLO1, die mit dem Leseschaltkreis 300 verbunden ist, entsprechend dem Spaltensteuersignal C_COL elektrisch verbinden. Auch die zweite Spaltenwechselschaltung 220 kann mit den Speicherzellen und Referenzzellen in dem zweiten Gebiet 120 des Zellarrays 100 über die zweiten Bitleitungen BL2s verbunden sein und kann eine der Vielzahl an zweiten Bitleitungen BL2s mit einer zweiten Ausgangsbitleitung BLO2, die mit dem Leseschaltkreis 200 verbunden ist, entsprechend dem Spaltensteuersignal C_COL elektrisch verbinden. Wie weiter unten beschrieben kann in einigen beispielhaften Ausführungsformen der Spaltenschaltblock 200 durch den Spaltendecoder 420 derart gesteuert werden, dass eine Referenzzelle ausgewählt wird, die sich in einem Gebiet befindet, das sich von der zu lesenden Speicherzelle unterscheidet. In der vorliegenden Beschreibung bedeutet die Tatsache, dass die erste und zweite Spaltenwechselschaltung 210 und 220 eine der Vielzahl der Bitleitungen mit dem Leseschaltkreis 300 elektrisch verbinden, dass eine der Vielzahl an Bitleitungen ausgewählt wird.
  • Der Leseschaltkreis 300 kann an die erste Ausgangsbitleitung BLO1 und die zweite Ausgangsbitleitung BLO2 gemäß einem von dem Steuerschaltkreis 600 bereitgestellten Lesesteuersignal C_RD Strom anlegen, und kann Ausgangsdaten D_OUT an das Datenregister 520 basierend auf Spannungen der ersten Ausgangsbitleitung BLO1 und der zweiten Ausgangsbitleitung BLO2 bereitstellen. Obwohl 1 nur den Leseschaltkreis 300 zeigt, kann die Speichervorrichtung 10 außerdem einen Schreibschaltkreis enthalten, der mit der ersten Ausgangsbitleitung BLO1 und der zweiten Ausgangsbitleitung BLO2 verbunden ist, und kann außerdem einen Schreib/Leseschaltkreis enthalten, in dem der Schreibschaltkreis und der Leseschaltkreis 300 als ein Block implementiert ist.
  • Der Spaltendecoder 410 kann wenigstens eine der Vielzahl an Wortleitungen WLs entsprechend der Spaltenadresse ROW, die von dem Adressregister 510 bereitgestellt ist, aktivieren. Speicherzellen, die mit den aktivierten Wortleitungen (z. B. WLi) verbunden sind, können als eine Seite bezeichnet werden. Wie oben beschrieben können die Vielzahl an Wortleitungen WLs von dem ersten Gebiet 110 und dem zweiten Gebiet 120 des Zellarrays 100 geteilt werden.
  • Der Spaltendecoder 420 kann das Spaltensteuersignal C_COL gemäß einer vom Adressregister 510 bereitgestellten Spaltenadresse COL erzeugen. In einigen beispielhaften Ausführungsformen kann der Spaltendecoder 420 das Spaltensteuersignal C_COL derart erzeugen, dass eine Referenzzelle in einem Gebiet, das von dem Gebiet einer Speicherzelle, die gemäß der Spaltenadresse COL ausgewählt ist, verschieden ist, ausgewählt wird. Beispielsweise kann der Spaltendecoder 420 eine der ersten Bitleitungen BL1s, die mit einer Speicherzelle (z. B. M1) verbunden ist, gemäß einer ersten Spaltenadresse auswählen und kann außerdem eine der zweiten Bitleitungen BL2s, die mit einer Referenzzelle verbunden ist (z. B. R2) auswählen. Andererseits kann der Spaltendecoder 420 eine der ersten Bitleitungen BL1s, die mit einer Referenzzelle verbunden ist (z. B. R1) gemäß einer zweiten Spaltenadresse auswählen, und kann eine der zweiten Bitleitungen BL2s, die mit einer Speicherzelle (z. B. M2) verbunden ist, auswählen. Als Ergebnis kann aufgrund der gleichen oder symmetrischen Strukturen der ersten Spaltenwechselschaltung 210 und der zweiten Spaltenwechselschaltung 220 ein Widerstandsunterschied zwischen dem Pfad, durch den ein Lesestrom durch eine Speicherzelle hindurchgeht und einem Pfad, durch den ein Lesestrom durch eine Referenzzelle hindurchgeht, verringert werden und demgemäß kann ein in der Speicherzelle gespeicherter Wert exakt ausgelesen werden.
  • Die Eingabe/Ausgabeschaltung 700 kann den Befehl CMD, die Adresse ADDR und die Daten DATA von außerhalb der Speichervorrichtung 10 empfangen und die Daten DATA ausgeben. In einigen beispielhaften Ausführungsformen kann die Eingangs/Ausgangsschaltung 700 den Befehl CMD decodieren und ein Ergebnis der Decodierung an die Steuerschaltung 600 ausgeben. Wenn beispielsweise ein Schreibbefehl empfangen wird, kann die Eingabe/Ausgabeschaltung 700 ein Signal bereitstellen, das dem Steuerschaltkreis 600 einen Schreibvorgang anzeigt. Wenn andererseits ein Lesebefehl empfangen wird, kann die Eingabe/Ausgabeschaltung 700 ein Signal bereitstellen, das dem Steuerschaltkreis 600 einen Lesevorgang anzeigt. In einigen beispielhaften Ausführungsformen kann die Eingabe/Ausgabeschaltung 700 die Adresse ADDR decodieren und dem Adressregister 510 ein Decodierergebnis bereitstellen. Das Adressregister 510 kann eine Zeilenadresse und eine Spaltenadresse gemäß einem von der Eingabe/Ausgabeschaltung 700 bereitgestellten Signal speichern und kann den Zeilendecoder 410 und den Spaltendecoder 420 jeweils entsprechend mit der Zeilenadresse ROW und der Spaltenadresse COL versorgen. In einigen beispielhaften Ausführungsformen kann der Eingabe/Ausgabeschaltkreis 700 Daten DATA, die von außen empfangen wurden (z. B. von einem Speichercontroller) dem Datenregister 520 bereitstellen oder kann die Ausgangsdaten D_OUT, die in dem Datenregister 520 gespeichert sind, als Daten DATA ausgeben.
  • Die Steuerschaltung 600 kann das Lesesteuersignal C_RD erzeugen, wenn das von dem Eingabe/Ausgabeschaltkreis 700 bereitgestellte Signal ein Lesebefehl ist. In einigen beispielhaften Ausführungsformen kann der Steuerschaltkreis 600 die Leseschaltung 300 veranlassen, einen Lesestrom an die erste Ausgangsbitleitung BLO1 und die zweite Ausgangsbitleitung BLO2 durch das Lesesteuersignal C_RD bereitstellen. In einigen beispielhaften Ausführungsformen kann, wie später weiter unten unter Bezugnahme auf 6 und 7 beschrieben, die Steuerschaltung 600 die Leseschaltung 300 steuern, um Vorladeströme für die erste Ausgangsbitleitung BLO1 und die zweite Ausgangsbitleitung BLO2 in einem Anfangszeitabschnitt des Lesevorgangs bereitstellen, so dass ein in einer Speicherzelle gespeicherter Wert mit hoher Geschwindigkeit ausgelesen werden kann.
  • 2 zeigt eine Ansicht, die eine Speicherzelle in dem Zellenarray 100 aus 1 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt. In einigen Details zeigt 2 eine Speicherzelle M' mit MTJ als variablem Widerstandselement.
  • Wie in 2 dargestellt, enthält die Speicherzelle M' das variable Widerstandselement MTJ und der Zelltransistor CT ist in Reihe zwischen einer Sourceleitung SLj und einer Bitleitung BLj verbunden. In einigen beispielhaften Ausführungsformen kann das variable Widerstandselement MTJ und der Zelltransistor CT in dieser Reihenfolge zwischen der Sourceleitung SLj und der Bitleitung BLj wie in 2 dargestellt, verbunden sein und in einigen beispielhaften Ausführungsformen kann der Zelltransistor CT und das variable Widerstandselement MTJ in dieser Reihenfolge zwischen der Sourceleitung SLj und der Bitleitung BLj anders als in 2 dargestellt, verbunden sein.
  • Das variable Widerstandselement MTJ kann eine freie Schicht FL und eine gepinnte Schicht PL enthalten und kann außerdem eine Barriereschicht BL zwischen der freien Schicht FL und der gepinnten Schicht PL enthalten. Wie durch Pfeile in 2 dargestellt, ist die Magnetisierungsrichtung in der gepinnten Schicht PL fest, während die freie Schicht FL die gleiche oder eine entgegengesetzte Magnetisierungsrichtung haben kann, wie die Magnetisierungsrichtung in der gepinnten Schicht PL. Das variable Widerstandselement MTJ kann als in einem parallelen Zustand P bezeichnet werden, wenn die gepinnte Schicht PL und die freie Schicht FL die gleiche Magnetisierungsrichtung aufweisen. Das variable Widerstandselement MTJ wird jedoch als in einem anti-parallelen Zustand AP bezeichnet, wenn die gepinnte Schicht PL und die freie Schicht FL Magnetisierungsrichtungen aufweisen, die zueinander entgegengesetzt sind. In einigen beispielhaften Ausführungsformen enthält das variable Widerstandselement MTJ außerdem eine anti-ferromagnetische Schicht, so dass die gepinnte Schicht PL eine feste Magnetisierungsrichtung aufweist.
  • Das variable Widerstandselement MTJ kann in dem parallelen Zustand P einen relativ geringen Widerstand Rp und in dem anti-parallelen Zustand AP einen relativ hohen Widerstand RAP aufweisen. Gemäß einiger beispielhafter Ausführungsformen speichert die Speicherzelle M' eine „0“, wenn das variable Widerstandselement MTJ in den parallelen Zustand P den kleinen Widerstand Rp aufweist, und die Speicherzelle M' speichert eine „1“, wenn das variable Widerstandselement MTJ in dem anti-parallelen Zustand AP einen hohen Widerstand RAP aufweist. Außerdem wird gemäß einiger beispielhafter Ausführungsformen der Widerstand Rp entsprechend der „0“ als paralleler Widerstand Rp bezeichnet, und der Widerstand RAP entsprechend der „1“ wird als anti-paralleler Widerstand RAP bezeichnet.
  • Der Zelltransistor CT kann ein Gate enthalten, das mit der Wortleitung WLi verbunden ist, und eine Source und ein Drain, das mit der Bitleitung BLj verbunden ist und das variable Widerstandselement MTJ. Der Zelltransistor CT kann das variable Widerstandselement MTJ und die Bitleitung BLj gemäß einem an die Wortleitung WLi angelegten Signal elektrisch verbinden oder trennen. Um beispielsweise eine „0“ in die Speicherzelle M' in einem Schreibvorgang zu schreiben, muss der Zelltransistor CT eingeschalten sein und ein Strom muss von der Sourceleitung SLj durch das variable Widerstandselement MTJ und dem Zelltransistor CT zu der Bitleitung BLj fließen. Um außerdem eine „1“ in die Speicherzelle M' zu schreiben, muss der Zelltransistor CT eingeschaltet sein und ein Strom muss über den Zelltransistor CT und das variable Widerstandselement MTJ zu der Sourceleitung SLj fließen. Im Lesevorgang muss der Zelltransistor CT eingeschaltet sein und der Strom muss von der Sourceleitung SLj zur Bitleitung BLj fließen oder der Strom muss von der Bitleitung BLj zur Sourceleitung SLj fließen, d. h. ein Lesestrom kann durch den Zelltransistor CT und das variable Widerstandselement MTJ fließen. Gemäß einiger beispielhafter Ausführungsformen fließt der Lesestrom von der Bitleitung BLj zur Sourceleitung SLj.
  • 3A und 3B zeigen Blockdiagramme, die Beispiele der Speichervorrichtung 10 aus 1 zum Durchführen eines Lesevorgangs gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellen. Genauer gesagt zeigt 3A ein Beispiel zum Lesen der ersten Speicherzelle M1 in einem ersten Gebiet 110' und 3B zeigt ein Beispiel zum Lesen der zweiten Speicherzelle M2 in einem zweiten Gebiet 120'. Wie in 3A und 3B dargestellt, enthält eine Speichervorrichtung 10' ein erstes Gebiet 110', ein zweites Gebiet 120', eine erste Spaltenwechselschaltung 210', eine zweite Spaltenwechselschaltung 220', eine Stromquellenschaltung 310, einen Leseverstärker 320, einen Ausgangsschaltkreis 330 und/oder eine Referenzwiderstandsschaltung 800. Wie oben unter Bezugnahme auf 1 beschrieben, kann das erste Gebiet 110' und das zweite Gebiet 120' in dem Zellarray 100 aus 1 enthalten sein, und die erste Spaltenwechselschaltung 210' und die zweite Spaltenwechselschaltung 220' können in dem Spaltenschaltblock 200 aus 1 enthalten sein. Die Stromquellenschaltung 310, der Leseverstärker 320, und der Ausgangsschaltkreis 330 aus 3A kann in der Leseschaltung 300 aus 1 enthalten sein. Im Folgenden bezeichnen die gleichen Bezugszeichen wie in den 3A und 3B die gleichen Elemente und daher wird die detaillierte Beschreibung davon nicht wiederholt.
  • Bezug nehmend auf 3A kann zum Lesen der ersten Speicherzelle M1 des ersten Gebiets 110' in einigen beispielhaften Ausführungsformen die erste Spaltenwechselschaltung 210' eine Bitleitung BL1j und eine Sourceleitung SL1j, die gemäß dem Spaltensteuersignal C_COL mit der ersten Speicherzelle M1 verbunden ist auswählen. Die erste Spaltenwechselschaltung 210' kann eine negative Versorgungsspannung VSS für die mit der ersten Speicherzelle M1 verbundene Sourceleitung SL1j bereitstellen und kann die mit der ersten Speicherzelle M1 verbundene Bitleitung BL1j elektrisch mit der ersten Ausgangsbitleitung BLO1 verbinden. Um außerdem die zweite Referenzzelle R2 des zweiten Gebiets 120' auszuwählen, kann die zweite Spaltenwechselschaltung 220' eine Bitleitung BL20 und eine Sourceleitung SL20, die mit der zweiten Referenzzelle R2 verbunden sind, gemäß dem Spaltensteuersignal C_COL auswählen. Die zweite Spaltenwechselschaltung 220' kann die Sourceleitung SL20, die mit der zweiten Referenzzelle R2 verbunden ist, mit der Referenzwiderstandsschaltung 800 elektrisch verbinden und kann die Bitleitung BL20, die mit der zweiten Referenzzelle R2 verbunden ist, mit der zweiten Ausgangsbitleitung BLO2 elektrisch verbinden.
  • Die Stromquellenschaltung 310 kann einen ersten Lesestrom IRD1 für die erste Ausgangsbitleitung BLO1 bereitstellen und einen zweiten Lesestrom IRD2 für die zweite Ausgangsbitleitung BLO2 bereitstellen. In einigen beispielhaften Ausführungsformen kann der erste Lesestrom IRD1 und der zweite Lesestrom IRD2 die gleiche Größenordnung haben. Demgemäß fließt der erste Lesestrom IRD1 durch die erste Ausgangsleitung BLO1, die erste Spaltenwechselschaltung 210', die Bitleitung BL1j, die erste Speicherzelle M1, die Sourceleitung SL1j und die erste Spaltenwechselschaltung 210' zur negativen Versorgungsspannung VSS. Der zweite Lesestrom IRD2 kann durch die zweite Ausgangsbitleitung BLO2, die zweite Spaltenwechselschaltung 220', die Bitleitung BL20, die zweite Referenzzelle R2, die Sourceleitung SL20, die zweite Spaltenwechselschaltung 220', und die Referenzwiderstandsschaltung 800 zur negativen Versorgungsspannung VSS fließen. Die Referenzwiderstandsschaltung 800 kann einen Referenzwiderstand RREF bereitstellen und der Referenzwiderstand RREF kann beispielsweise „(RAP+RP)/2“ entsprechen.
  • Der Leseverstärker 320 kann ein Vergleichssignal CMP durch Vergleichen einer Spannung, die in der ersten Ausgangsbitleitung BLO1 durch den ersten Lesestrom IRD1 erzeugt wurde, also eine Lesespannung VRD mit einer Spannung, die in der zweiten Ausgangsbitleitung BLO2 durch den zweiten Lesestrom IRD2 erzeugt wurde, also eine Referenzspannung VREF , erzeugen. In den 3A und 3B wird die erste Ausgangsbitleitung BLO1 und die zweite Ausgangsbitleitung BLO2 mit einem nicht-invertierenden Eingang und einem invertierenden Eingang des Leseverstärkers 320 entsprechend verbunden. In einigen beispielhaften Ausführungsformen können die Verbindungen jedoch umgekehrt zu den in den 3A und 3B gezeigten sein.
  • Die Ausgangsschaltung 330 kann aus dem Vergleichssignal CMP gemäß einem Gebietsauswahlsignal SEC ein Ausgangssignal OUT erzeugen. Wie später weiter unten unter Bezugnahme auf 3B beschrieben, können, wenn eine Speicherzelle in dem zweiten Gebiet 120' gelesen wird, Spannungen, die an die nicht-invertierenden und invertierenden Eingänge des Leseverstärkers 320 angelegt werden, verschieden von den in 3A dargestellten sein. Das heißt, die Ausgangsschaltung 330 kann das Ausgangssignal OUT aus dem Vergleichssignal CMP basierend auf dem Gebietsauswahlsignal SEC erzeugen, und das Ausgangssignal OUT kann einen in der Speicherzelle gespeicherten Wert anzeigen. Die Ausgangsschaltung 330 wird weiter unten unter Bezugnahme auf 4 beschrieben.
  • Bezug nehmend auf 3 kann die zweite Spaltenwechselschaltung 220', um die zweite Speicherzelle M2 des zweiten Gebiets 120' zu lesen, eine Bitleitung BL2k und eine Sourceleitung SL2k, die mit der zweiten Speicherzelle L2 verbunden sind, entsprechend dem Spaltensteuersignal C_COL auswählen. Die zweite Spaltenwechselschaltung 220' kann die negative Versorgungsspannung VSS für die Sourceleitung SL2k, die mit der zweiten Speicherzelle M2 verbunden ist, bereitstellen und kann die Bitleitung BL2k, die mit der zweiten Speicherzelle M2 verbunden ist, mit der zweiten Ausgangsbitleitung BLO2 verbinden. Um außerdem die erste Referenzzelle R1 des ersten Gebiets 110' auszuwählen, kann die erste Spaltenwechselschaltung 210' eine Bitleitung BL10 und eine Sourceleitung SL10, die mit der ersten Referenzzelle R1 verbunden ist, gemäß dem Spaltensteuersignal C_COL auswählen. Die erste Spaltenwechselschaltung 210' kann die Sourceleitung SL10, die mit der ersten Referenzzelle R1 verbunden ist, elektrisch mit der Referenzwiderstandsschaltung 800 verbinden, und kann die Bitleitung BL10, die mit der ersten Referenzzelle R1 verbunden ist, mit der ersten Ausgangsbitleitung BLO1 verbinden.
  • Der erste Lesestrom IRD1 , der von der Stromquellenschaltung 310 bereitgestellt wird, kann durch die erste Ausgangsbitleitung BLO1, die erste Spaltenwechselschaltung 210', die Bitleitung BL10, die erste Referenzzelle R1, die Sourceleitung SL10, die erste Spaltenwechselschaltung 210', und die Referenzwiderstandsschaltung 800 zur negativen Versorgungsspannung VSS fließen. Der zweite Lesestrom IRD2 kann durch die zweite Ausgangsbitleitung BLO2, die zweite Spaltenwechselschaltung 220', die Bitleitung BL2k, die zweite Speicherzelle M2, die Sourceleitung SL2k, und die zweite Spaltenwechselschaltung 220' zur negativen Versorgungsspannung VSS fließen.
  • Im Vergleich zu 3A kann die Referenzspannung VREF an dem nicht-invertierenden Eingang des Leseverstärkers 320 erzeugt werden und die Lesespannung VRD kann an dem invertierenden Eingang des Leseverstärkers 320 erzeugt werden. Das heißt, obwohl die erste Speicherzelle M1 aus 3A und die zweite Speicherzelle M2 aus 3B einen identischen Wert speichern, kann das Vergleichssignal CMP in den Beispielen der 3A und 3B unterschiedliche Werte anzeigen. Um dieses Problem zu lösen kann die Ausgangsschaltung 330 aus dem Vergleichssignal CMP basierend auf dem Gebietsauswahlsignal SEC, das Ausgangssignal OUT erzeugen, und das Ausgangssignal OUT kann den in einer Speicherzelle gespeicherten Wert bezeichnen.
  • 4 zeigt ein Blockdiagramm, das eine Ausgangsschaltung 330 der 3A und 3B gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt. Wie oben unter Bezugnahme auf die 3A und 3B beschrieben, kann eine Ausgangsschaltung 330' aus 4 ein Ausgangssignal OUT aus dem Vergleichssignal CMP, das von dem Leseverstärker 320' ausgegeben wurde, erzeugen. Wie oben unter Bezugnahme auf die 3A und 3B beschrieben, kann die Lesespannung VRD an einem nicht-invertierenden Eingang des Leseverstärkers 320' oder an einem invertierenden Eingang des Leseverstärkers 320' erzeugt werden. Das heißt, die Ausgangsschaltung 330' kann das Ausgangssignal OUT erzeugen, welches dem Vergleichssignal CMP entspricht, wenn die erste Speicherzelle M1 des ersten Gebiets 110' ausgewählt ist, und kann das Ausgangssignal OUT erzeugen, das durch Invertieren des Vergleichssignals CMP erhalten wird, wenn die zweite Speicherzelle M2 des zweiten Gebiets 120' ausgewählt wird. Im Folgenden wird 4 unter Bezugnahme auf die 3A und 3B beschrieben.
  • Wie in 4 dargestellt, enthält die Ausgangsschaltung 330' ein XOR Gate 331. Das XOR Gate 331 kann ein Eingangssignal empfangen, das das Vergleichssignal CMP von dem Leseverstärker 320' und das n-te Bit (COL [n]) der Spaltenadresse COL empfängt. Das heißt, in 4 ist das Gebietsauswahlsignal SEC der 3A und 3B das n-te Bit (COL [n]) der Spaltenadresse COL. In einigen beispielhaften Ausführungsformen kann das n-te Bit (COL [n]) der Spaltenadresse COL ein Most Significant Bit (MSB) der Spaltenadresse COL sein. Beispielsweise kann jedes des ersten Gebiets 510' und des zweiten Gebiets 120' aus den 3A und 3B 32 Speicherzellen enthalten, die mit identischen Wortleitungen verbunden sind und daher ist die Anzahl der mit identischen Wortleitungen verbundenen Speicherzellen 64. Um eine der 64 Speicherzellen zu bezeichnen, kann eine 6-Bit Spaltenadresse (COL [6:1]) von dem Spaltendecoder 420 aus 1 empfangen werden, und der Spaltendecoder 420 kann ein MSW der 6-Bit Spaltenadresse (COL [6:1]), d. h. sechstes Bit COL [6], für die in der Leseschaltung 301 aus 1 enthaltene Ausgangsschaltung 330' als Gebietsauswahlsignal SEC (z. B. n = 6) bereitstellen. Wenn beispielsweise das sechste Bit (COL [6]) der 6-Bit Spaltenadresse (COL [6:1]) 0 (oder niedriges Niveau), kann die 6-Bit Spaltenadresse (COL [6:1]) Speicherzellen des ersten Gebiets 110' bezeichnen und das XOR Gate 331 kann das gleiche Ausgangssignal OUT als Vergleichssignal CMP erzeugen. Andererseits falls das sechste Bit (COL [6]) der 6-Bit Spaltenadresse (COL [6:1]) 1 ist (oder hohes Niveau), kann die 6-Bit Spaltenadresse (COL [6:1]) Speicherzellen des zweiten Gebiets 120' bezeichnen und das XOR Gate 331 kann das Ausgangssignal OUT, das durch Invertieren des Vergleichssignals CMP erhalten wird, erzeugen.
  • 5 zeigt ein Ablaufdiagramm, das ein Verfahren zum Betreiben einer Speichervorrichtung darstellt gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte. Im Detail zeigt 5 einen Lesevorgang der Speichervorrichtung 10 aus 1. In 5 können Speicherzellen des ersten Gebiets 110 oder Speicherzellen des zweiten Gebiets 120 gemäß dem n-ten Bit COL [n] der Spaltenadresse COL ausgewählt werden. Wie in 5 dargestellt, enthält das Verfahren zum Betreiben der Speichervorrichtung 10 eine Vielzahl an Schritten S110, S131, S132, S150, S170 und S190, wobei im Folgenden 5 unter Bezugnahme auf 1 beschrieben wird.
  • Im Schritt S110 wird ermittelt, ob das n-te Bit COL [n] der Spaltenadresse COL Null ist. Wenn das n-te Bit COL [n] der Spaltenadresse COL Null entspricht, werden die Speicherzellen des ersten Gebiets 110 ausgewählt und im Folgenden wird Schritt S131 durchgeführt. Wenn andererseits das n-te Bit COL [n] der Spaltenadresse COL nicht Null entspricht, werden die Speicherzellen des zweiten Gebiets 120 ausgewählt und im Folgenden wird Schritt S132 durchgeführt.
  • Im Schritt S131 kann eine Speicherzelle des ersten Gebiets 110 und eine Referenzzelle des zweiten Gebiets 120 ausgewählt werden. Beispielsweise kann der erste Spalten Decoder 420 die erste Spaltenwechselschaltung 210 um eine erste Bit-Leitung die mit der ersten Speicherzelle M1 des ersten Gebiets 110 verbunden ist aus den ersten Bitleitungen BL1 durch das Spaltensteuersignal C_COL auswählen. Außerdem kann der Spaltendecoder 420 die zweite Spaltenwechselschaltung 220 auswählen um eine zweite Bit-Leitung die mit der zweiten Referenzzelle R2 des zweiten Gebiets 120 verbunden ist aus den zweiten Bitleitungen BL2 durch das Spaltensteuersignal C_COL auswählen. Die ausgewählte erste Bitleitung und die ausgewählte zweite Bitleitung können elektrisch mit der Leseschaltung 300 verbunden werden.
  • Im Schritt S132 kann eine Referenzzelle des ersten Gebiets 110 und eine Speicherzelle des zweiten Gebiets 120 ausgewählt werden. Beispielsweise kann der Spaltendecoder 420 die erste Spaltenwechselschaltung 210 steuern um eine erste Bitleitung die mit der ersten Referenzzelle R1 des ersten Gebiets 110 verbunden ist aus den ersten Bitleitungen BL1 über das Spaltensteuersignal C_COL auswählen. Außerdem kann der Spaltendecoder 420 die zweite Spalten Schaltungsschaltung 220 Steuern um eine zweite Bitleitung die mit der zweiten Speicherzelle M2 des zweiten Gebiets 120 verbunden ist aus dem zweiten Bitleitungen BL2 über das Spaltensteuersignal C_COL auswählen. Die ausgewählte erste Bitleitung und die ausgewählte zweite Bitleitung können elektrisch mit der Leseschaltung 300 verbunden werden.
  • Im Schritt S 150 können der ausgewählten Speicherzelle und der ausgewählten Referenzzelle entsprechend Leseströme bereitgestellt werden. Zum Beispiel kann, wie oben unter Bezugnahme auf 3A und 3B beschrieben, die Leseschaltung 300 die Stromversorgungsschaltung 310 enthalten, und die Stromversorgungsschaltung 310 kann für die ausgewählte Speicherzelle und die ausgewählte Referenzzelle entsprechend Leseströme gleicher Größe bereitstellen. In den Verfahren S 131 und S 132 kann ein Widerstandsunterschied zwischen den Pfaden durch die die Leseströme der Speicherzelle und der Referenzzelle bereitgestellt werden verringert werden, da die Speicherzelle und die Referenzzelle in verschiedenen Gebieten entsprechend ausgewählt wurden, sodass der in der Speicherzelle gespeicherte Wert korrekt gelesen werden kann.
  • Im Schritt S 170 kann die Referenzspannung VREF und die Lesespannung VRD miteinander verglichen werden. Wie oben unter Bezugnahme auf die 3A und 3B beschrieben, bezieht sich die Referenzspannung VREF auf eine Spannung die durch bereit stellen eines Lesestroms für die Referenzzelle am Eingang des Leseverstärker 320 erzeugt wird, und die Lesespannung VRD bezieht sich auf eine Spannung die durch bereitstellen eines Lesestroms am Eingang des Leseverstärker 320 erzeugt wird. Der Leseverstärker 320 erzeugt das Vergleichssignal CMP durch vergleichen der Referenzspannung VRD mit der Lesespannung VRD .
  • Im Schritt S 190 kann das Ausgangssignal OUT erzeugt werden. Beispielsweise kann die Leseschaltung 300 aus 1 die Ausgangsschaltung 330 aus den 3A und 3B und die Ausgangsschaltung 330 kann das Ausgangssignal OUT aus dem Vergleichssignal CMP gemäß dem Gebiet dass die ausgelesene Speicherzelle enthält ausgeben. Gemäß einiger beispielhafter Ausführungsformen kann das Ausgangssignal, wenn das n-te bit COL [n] der Spaltenadresse COL Null ist, dem Vergleichssignal CMP entsprechen. Wenn jedoch das n-te bit COL [n] der Spaltenadresse COL nicht Null ist, kann das Ausgangssignal OUT einem Signal entsprechen welches durch Invertieren des Vergleichssignals CMP erhalten wurde.
  • 6 zeigt ein Blockdiagramm einer Speichervorrichtung 20a gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte, und Figur sieben zeigt ein Taktdiagramm das den Betrieb einer Speichervorrichtung 20a gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt. Genauer ist 6 ein äquivalentes Schaltungsdiagramm das die Struktur der Speichervorrichtung 20a während eines Lesevorgangs darstellt, und 6 zeigt das Lesesteuersignal C_RD und den Strom IX über die Zeit.
  • Bezug nehmend auf 6 enthält die Speichervorrichtung 20a eine Steuerschaltung 600a, eine Stromquellenschaltung 310a, eine Referenzzelle Ra, eine Speicherzelle Ma, und/oder eine Referenzwiderstandsschaltung 800a. Die Referenzzelle Ra und die Speicherzelle Ma kann in dem Zell Array der Speichervorrichtung 20a enthalten sein und kann mit der gleichen Wortleitung WLi verbunden sein. In einigen beispielhaften Ausführungsformen kann, wie oben unter Bezugnahme auf die 3A und 3B beschrieben, die Referenzzelle Ra und die Speicherzelle Ma in verschiedenen Gebieten des Zell Arrays entsprechend enthalten sein, oder kann auch in einem gleichen Gebiet enthalten sein. Anders als in Figur eins dargestellt kann in einigen beispielhaften Ausführungsformen die Speichervorrichtung 20a ein Gebiet enthalten und die Referenzzelle Ra und die Speicherzelle Ma kann in einem gleichen Gebiet enthalten sein.
  • Die Steuerschaltung 600a kann einen Strom Ix der durch die Stromquellenschaltung 310 a durch das Lesesteuersignal C_RD erzeugt wurde steuern. Die Stromquellen schalten 310 a kann eine erste Stromquelle 311 a und eine zweite Stromquelle 312 a enthalten. Die erste Stromquelle 311 a und die zweite Stromquelle 312 a können jeweils einen Strom Ix gleicher Größe erzeugen und können die gleiche oder symmetrische Struktur zueinander gemäß einiger beispielhafter Ausführungsformen aufweisen. Wie in Figur sechs dargestellt fließt der von der ersten Stromquelle 311 a erzeugte Strom Ix von einer positiven Versorgungsspannung VDD zu einer negativen Versorgungsspannung VSS durch die Referenzzelle Ra und die Referenz Widerstandsschaltung 800a, und der Strom Ix der von der zweiten Stromquelle 312 a erzeugt wurde fließt von der positiven Versorgungsspannung VDD zur negativen Versorgungsspannung VSS durch die Speicherzelle Ma. Der Leseverstärker 320a kann das Vergleichssignal CMP durch vergleichen der Referenzspannung VREF der Referenzzelle Ra und der Referenzwiderstandsschaltung 800 a mit der Lesespannung VRD der Speicherzelle Ma erzeugen.
  • Bezug nehmend auf 7 kann in einigen beispielhaften Ausführungsformen die Steuerschaltung 600a die Stromquellenschaltung 310a steuern, um einen großen Strom Ix während einer Anfangsperiode des Lesevorgangs zu erzeugen. Wie beispielsweise in 7 dargestellt, kann ein Strom Ix durch die Stromquellenschaltung 310a vom Zeitpunkt t11 bis zum Zeitpunkt t13 erzeugt werden, um die Speicherzelle Ma der Speichervorrichtung 20a zu lesen, und der Zeitraum vom Zeitpunkt t11 bis zum Zeitpunkt t13 kann als Leseperiode PRD bezeichnet werden. Ähnlich dazu kann ein Lesezeitraum PRD für den Zeitpunkt t14 bis zum Zeitpunkt t16 folgen, um eine andere Speicherzelle auszulesen.
  • Der Strom Ix kann die Größe „I_PRE“ während der Anfangsperiode der Lesedauer PRD vom Zeitpunkt t11 bis zum Zeitpunkt t12 aufweisen, und kann eine Größe von „I_RD“ kleiner als „I_PRE“ für den Zeitpunkt t12 bis zum Zeitpunkt t13 aufweisen. Die Anfangsperiode der Lesedauer PRD , d. h. die Dauer vom Zeitpunkt t11 zum Zeitpunkt t12 kann als Vorladezeitdauer PPRE bezeichnet werden und der Strom Ix, der der Speicherzelle und einer Referenzzelle während der Vorladezeitdauer PPRE bereitgestellt wird, kann als Vorladestrom bezeichnet werden. Außerdem kann ein Strom Ix, der „I_RD“ Größe nach dem Ende der Vorladedauer PPRE als ein Lesestrom bezeichnet werden. Als solcher ist der Strom Ix in der Vorladezeitdauer PPRE relativ groß, d. h. ein Vorladestrom kann entsprechend einer Speicherzelle und einer Referenzzelle bereitgestellt werden, und eine Kapazität (oder parasitäre Kapazität) kann schnell geladen werden. Demgemäß kann ein Zeitpunkt, der zum Stabilisieren der Lesespannung VRD und der Referenzspannung VREF verkürzt werden, und als Ergebnis kann eine Zeit zum Lesen der Speicherzelle Ma, d. h. die Lesedauer PRD , verkürzt werden. Ähnlich kann in den Lesezeitraum PRD vom Zeitpunkt t14 bis zum Zeitpunkt t16 zum Lesen einer anderen Speicherzelle, ein Vorladestrom für die Speicherzelle und die Referenzzelle während der Vorladezeitdauer PPRE vom Zeitpunkt t14 zum Zeitpunkt t15 bereitgestellt werden.
  • Die Steuerschaltung 600a kann das Lesesteuersignal C_RD, das ein erstes Lesesteuersignal C_RD1 und ein zweites Lesesteuersignal C_RD2 enthält, um den Stromquellenschaltkreis 310a zu steuern, erzeugen, um die Dauer PRD und die Vorladedauer PPRE auszulesen. Wie in 7 dargestellt, kann das erste Lesesteuersignal C_RD1 während der Lesedauer PRD und das zweite Lesesteuersignal C_RD2 während der Vorladedauer PPRE aktiviert werden. In einigen beispielhaften Ausführungsformen kann jede der ersten Stromquelle 311a und der zweiten Stromquelle 312a aus 6 eine Stromquelle enthalten, die entsprechend dem ersten Lesesteuersignal C_RD1 aktiviert wird und einen Strom der Größe „I_RD“ erzeugen, und eine Stromquelle, die gemäß dem zweiten Lesesteuersignal C_RD2 aktiviert wird und einen Strom der Größe „I_REE-I_RD“ erzeugt.
  • 8 zeigt ein Blockdiagramm einer Speichervorrichtung 20b gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte. Detaillierter zeigt 8 ein äquivalentes Schaltungsdiagramm, das schematisch eine Struktur einer Speichervorrichtung 20b während eines Lesevorgangs darstellt. Verglichen zur Speichervorrichtung 20a aus 6 enthält die Speichervorrichtung 20b aus 8 außerdem einen Gleichsetzschalter 340. In 8 bezeichnen die gleichen Bezugszeichen wie in den 6 und 7 die gleichen Elemente und daher wird auf eine detaillierte Beschreibung davon verzichtet.
  • Bezug nehmend auf 8 enthält die Speichervorrichtung 20b eine Steuerschaltung 600b, eine Stromquellenschaltung 310b, einen Leseverstärker 320b, eine Referenzzelle Rb, eine Speicherzelle Mb und/oder eine Referenzwiderstandsschaltung 800b, und kann außerdem einen Gleichsetzschalter 340 enthalten. Die Referenzzelle Rb und die Speicherzelle Mb kann mit der gleichen Wortleitung WLi verbunden sein und die Stromquellenschaltung 310b kann eine erste Stromquelle 311b und eine zweite Stromquelle 312b enthalten, die entsprechend den Strom Ix für die Referenzzelle Rb und die Speicherzelle Mb bereitstellen. Der Gleichsetzschalter 340 kann die Referenzzelle Rb mit der Speicherzelle Mb gemäß dem zweiten Lesesteuersignal C_RD2 verbinden.
  • Die Steuerschaltung 600b kann das erste Lesesteuersignal C_RD1 und das zweite Lesesteuersignal C_RD2 ähnlich wie oben unter Bezugnahme auf 7 beschrieben, erzeugen. Das erste Lesesteuersignal C_RD1 kann während der Lesedauer PRD aktiviert werden, aber das zweite Lesesteuersignal C_RD2 kann während der Vorladedauer PPRE am Beginn der Lesedauer PRD aktiviert werden. Dementsprechend können die erste Stromquelle 311b und die zweite Stromquelle 312b einen relativ großen Strom Ix während der Vorladedauer PPRE bereitstellen.
  • Der Gleichsetzschalter 340 kann die Referenzzelle Rb elektrisch mit der Speicherzelle Mb in Antwort auf das zweite Lesesteuersignal C_RD2 verbinden. Das heißt, die Referenzzelle Rb und die Speicherzelle Mb können miteinander elektrisch während der Vorladezeitdauer PPRE durch den Gleichsetzschalter 340 verbunden sein und die Referenzspannung VREF und die Lesespannung VRD können während der Vorladezeitdauer PPRE die gleiche Größe aufweisen. Die Vorladezeitdauer PPRE können abhängig von einem in der Speicherzelle Mb gespeicherten Wert in Zukunft einen Unterschied aufweisen. Das heißt, ein Unterschied zwischen dem Vorladen der Referenzzelle Rb und dem Vorladen der Speicherzelle Mb kann während der Vorladezeitdauer PPRE verringert werden und als Ergebnis kann der in der Speicherzelle Mb gespeicherte Wert korrekt ermittelt werden.
  • 9 zeigt ein Blockdiagramm einer Speichervorrichtung 20c gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte, und 10 zeigt ein Taktdiagramm, das den Betrieb der Speichervorrichtung 20c aus 9 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellt. Genauer gesagt zeigt 9 ein äquivalentes Schaltungsdiagramm, das schematisch die Struktur einer Speichervorrichtung 20c während eines Lesevorgangs darstellt, und 10 zeigt die Ströme IX und IPUMP und die Spannungen VR , VREF und VRD über die Zeit. Verglichen mit der Speichervorrichtung 20a aus 6 enthält die Speichervorrichtung 20c aus 9 außerdem einen Pfad PUMP, durch den ein Pumpstrom IPUMP von einer Stromquellenschaltung 310c für eine Referenzwiderstandsschaltung 800c bereitgestellt wird. In 9 bezeichnen die gleichen Bezugszeichen wie in den 6 und 7 die gleichen Elemente, und es wird daher auf eine detaillierte Beschreibung davon verzichtet.
  • Bezug nehmend auf 9 enthält die Speichervorrichtung 20c eine Steuerschaltung 600c, die Stromquellenschaltung 310c, einen Leseverstärker 320c, eine Referenzzelle Rc, eine Speicherzelle Mc und die Referenzwiderstandsschaltung 800c. Die Referenzzelle Rc und die Speicherzelle Mc können mit der gleichen Wortleitung WLi verbunden sein. Die Stromquellenschaltung 310c kann eine erste Stromquelle 311c und eine zweite Stromquelle 312c enthalten, die entsprechend den Strom Ix für die Referenzzelle Rc und die Speicherzelle Mc bereitstellen, und kann außerdem eine dritte Stromquelle 313c enthalten, die den Pumpstrom IPUMP für die Referenzwiderstandsschaltung 800c bereitstellt. In einigen beispielhaften Ausführungsformen enthält die Speichervorrichtung 20c außerdem einen Gleichsetzschalter zum elektrischen Verbinden der Referenzzelle Rc mit der Speicherzelle Mc ähnlich zur Speichervorrichtung 20b aus 8.
  • Die Referenzwiderstandsschaltung 800c kann außerhalb eines Zellarrays der Speichervorrichtung 20c angeordnet sein. Das heißt, durch das Freiwerden der räumlich strukturellen Begrenzung des Zellarrays, kann die Referenzwiderstandsschaltung 800c den Referenzwiderstand RREF , der unempfindlich auf Prozessspannungstemperaturfluktuationen (PVT) ist und eine Kapazität (oder parasitäre Kapazität) erzeugt, bereitstellen. Die Kapazität der Referenzwiderstandsschaltung 800c kann die Zeit, die zum Vorladen durch den Strom IX , der durch die erste Stromquelle 311c erzeugt wurde, überschreiten und dementsprechend kann eine Zeit für das Lesen der Speicherzelle Mc verlängert werden.
  • Wie in 9 dargestellt, kann die Stromquellenschaltung 310c die dritte Stromquelle 313c enthalten, die den Pumpstrom IPUMP gemäß dem Lesesteuersignal C_RD erzeugt, enthalten und die Speichervorrichtung 20c kann den Pfad PUMP zum Bereitstellen des Pumpstroms IPUMP für die Referenzwiderstandsschaltung 800c enthalten. Der Pumpstrom IPUMP kann der Referenzwiderstandsschaltung 800c während einer Anfangszeitdauer des Lesevorgangs bereitgestellt werden, beispielsweise für die Vorladezeitdauer PPRE , so dass die Kapazität, die von der Referenzwiderstandsschaltung 800c erzeugt wurde, schnell geladen werden kann.
  • Bezug nehmend auf 10 kann vom Zeitpunkt t21 bis zum Zeitpunkt t23 eine Speicherzelle, die eine „1“ speichert, d. h. eine Speicherzelle mit hohem Widerstand RAP , auslesen. Zusätzlich kann vom Zeitpunkt t24 zum Zeitpunkt t26 eine Speicherzelle, die eine „0“ speichert, d. h. eine Speicherzelle mit einem niedrigen Widerstand RP , ausgelesen werden. Außerdem zeigt Fall 1 aus 10 ein Beispiel, in dem der Pumpstrom IPUMP nicht der Referenzwiderstandsschaltung 800c bereitgestellt wird, aber Fall 2 aus 10 zeigt ein Beispiel, in dem der Pumpstrom IPUMP der Referenzwiderstandschaltung 800c bereitgestellt wird.
  • Bezug nehmend auf Fall 1 aus 10 kann, während der Vorladezeitdauer PPRE vom Zeitpunkt t21 zum Zeitpunkt t22, die Spannung VR an einem Ende der Referenzwiderstandsschaltung 800c aufgrund der Kapazität der Referenzwiderstandsschaltung 800c trotz einem Strom Ix der Größe „I_PRE“ langsam wachsen. Wenn die Vorladedauer PPRE zum Zeitpunkt t22 endet, kann die Referenzspannung VREF aufgrund eines unzureichend geladenen parasitären Kondensators der Referenzwiderstandsschaltung 800c verringert werden, aber die Lesespannung VRD kann wegen einem Strom IX , der durch die Speicherzelle mit einem hohen Widerstand RAP und eine Kapazität auf einem Pfad, durch den der Strom IX fließt, schrittweise erhöht werden. Zum Zeitpunkt t23 kann die Lesespannung VRD und die Referenzspannung VREF durch den Leseverstärker 320c miteinander verglichen werden.
  • Ähnlich kann während der Vorladezeitdauer PPRE vom Zeitpunkt t24 bis zum Zeitpunkt t25 eine Spannung VR an einem Ende der Referenzwiderstandsschaltung 800c langsam ansteigen. Wenn die Vorladedauer PPRE zum Zeitpunkt t25s endet, kann die Referenzspannung VREF wegen einem unzureichend geladenen parasitären Kondensator der Referenzwiderstandsschaltung 800c verringert werden, aber die Lesespannung VRD kann aufgrund eines Stroms IX , der durch eine Speicherzelle mit geringem Widerstand Rp fließt und einer Kapazität auf einem Pfad, durch den der Strom IX fließt, schrittweise verringert werden. Zum Zeitpunkt t26 kann die Lesespannung VRD und die Referenzspannung VREF durch den Leseverstärker 320c miteinander verglichen werden. Wie in 10 dargestellt, kann der Unterschied D1 zwischen der Lesespannung VRD und der Referenzspannung VREF relativ gering sein und daher kann ein von einer Speicherzelle gelesener Wert einen Fehler enthalten. Die Lesespannung VRD ist außerdem durch eine Verzögerungszeit, zu der die Lesespannung VRD und die Referenzspannung VREF durch den Leseverstärker 320c miteinander verglichen wurden, verringert, so dass der Unterschied D1 zwischen der Lesespannung VRD und der Referenzspannung VREF zunimmt. Demgemäß kann die Lesedauer PRD ausgedehnt werden.
  • Bezug nehmend auf Fall 2 aus 10 kann während der Vorladedauer PPRE vom Zeitpunkt t21 bis zum Zeitpunkt t22 durch den Pumpstrom IPUMP mit der Größe „I_PUMP“ geladen werden, und damit kann die Spannung VR an einem Ende der Referenzwiderstandsschaltung 800c schnell auf „V_X“ anwachsen. Wenn die Vorladezeitdauer PPRE zum Zeitpunkt t22 endet, kann die Referenzspannung VREF aufgrund eines ausreichend geladenen parasitären Kondensators der Referenzwiderstandsschaltung 800c aufrechterhalten werden, aber die Lesespannung VRD kann aufgrund des Stroms Ix, der durch die Speicherzelle mit dem hohen Widerstand RAP fließt, und der Kapazität auf dem Pfad, durch den der Strom IX fließt, schrittweise erhöht werden. Zum Zeitpunkt t23 kann die Lesespannung VRD und die Referenzspannung VREF durch den Leseverstärker 320c miteinander verglichen werden. In einigen beispielhaften Ausführungsformen kann die Größe „I_PUMP“ des Pumpstroms IPUMP größer sein als die Größe „I_PRE“ eines Vorladestroms.
  • Ähnlich nimmt während der Vorladedauer PPRE vom Zeitpunkt t24 zum Zeitpunkt t25 eine Spannung VR an einem Ende der Referenzwiderstandsschaltung 800c schnell auf den Wert „V_X“ zu. Wenn die Vorladedauer PPRE zum Zeitpunkt t25 endet, kann die Referenzspannung VREF aufgrund eines ausreichend geladenen parasitären Kondensators der Referenzwiderstandsschaltung 800c beibehalten werden, aber die Lesespannung VRD wird aufgrund eines Stroms IX , der durch eine Speicherzelle mit geringem Widerstand Rp fließt und einer Kapazität auf einem Pfad, durch den der Strom IX fließt schrittweise verringert. Zum Zeitpunkt t26 kann die Lesespannung VRD und die Referenzspannung VREF durch den Leseverstärker 320c miteinander verglichen werden. Wie in 10 dargestellt, ist ein Unterschied D2 zwischen der Lesespannung VRD und der Referenzspannung VREF relativ hoch und daher kann der in der Speicherzelle gespeicherte Wert korrekt ermittelt werden. Es kann außerdem auch die Verlängerung der Lesedauer PRD verhindert werden und daher kann der in der Speicherzelle gespeicherte Wert schnell ausgelesen werden.
  • 11 zeigt ein Flussdiagramm eines Verfahrens zum Betreiben einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte. Genauer zeigt 11 einen Lesevorgang einer Speichervorrichtung und in einigen beispielhaften Ausführungsformen kann das Verfahren aus 11 beispielsweise durchgeführt werden für die Speichervorrichtung 20a aus 6. Wie in 11 dargestellt, enthält das Verfahren zum Betreiben der Speichervorrichtung eine Vielzahl an Schritten S210, S230, S250 und S270 und im Folgenden wird 11 unter Bezugnahme auf die 6 und 7 beschrieben.
  • Im Schritt S210 kann ein Vorgang zum elektrischen Verbinden der Referenzzelle Ra mit der Referenzwiderstandsschaltung 800a durchgeführt werden. In einigen beispielhaften Ausführungsformen kann der Spaltendecoder eine Referenzzelle Ra in einem anderen Gebiet als dem der Speicherzelle Ma zum Auslesen mit der Referenzwiderstandsschaltung 800a elektrisch verbinden, wie oben unter Bezugnahme auf die 3A und 3B beschrieben ist. Beispielsweise kann der Spaltendecoder ein Steuersignal (z. B. C_COL in den 3A und 3B) erzeugen, so dass die Referenzzelle Ra und die Referenzwiderstandsschaltung 800a elektrisch miteinander verbunden werden.
  • Im Schritt S230 kann ein Vorladestrom für die Speicherzelle Ma und die Referenzzelle Ra bereitgestellt werden. Beispielsweise kann die Stromquellenschaltung 310a einen Strom IX der Größe I_PRE, also den Vorladestrom, für die Speicherzelle Ma und die Referenzzelle Ra gemäß dem Lesesteuersignal C_RD bereitstellen. Dadurch kann eine Kapazität (oder eine parasitäre Kapazität) in dem Pfad, durch den der Strom Ix hindurchfließt, schnell geladen werden, und die Zeit zum Stabilisieren der Lesespannung VRD und der Referenzspannung VREF kann verringert werden. Beispiele des Schritts S230 werden später unter Bezugnahme auf die 12A und 12B beschrieben.
  • Im Schritt S250 wird ein Lesestrom für die Speicherzelle Ma und die Referenzzelle Ra bereitgestellt. Beispielsweise kann die Stromquellenschaltung 310a den Strom IX der Größe I_RD, also den Lesestrom, für die Speicherzelle Ma und die Referenzzelle Ra gemäß dem Lesesteuersignal C_RD bereitstellen. Beispiele für den Schritt S250 werden später unter Bezugnahme auf die 12A und 12B beschrieben.
  • Im Schritt S270 kann die Lesespannung VRD und die Referenzspannung VREF miteinander verglichen werden. Beispielsweise kann der Leseverstärker 320a das Vergleichssignal CMP durch Vergleichen der Lesespannung VRD mit der Referenzspannung VREF erzeugen und das Vergleichssignal CMP kann einen in der Speicherzelle Ma gespeicherten Wert repräsentieren.
  • Die 12A und 12B zeigen Ablaufdiagramme, die Beispiele des Schritts S230 und des Schritts S250 aus 11 gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte darstellen. Zum Beispiel können die Schritte S230a und S250a aus 12A durch die Speichervorrichtung 20b aus 8 durchgeführt werden, und die Schritte S230b und S250b aus 12B können durch die Speichervorrichtung 20c aus 9 durchgeführt werden. Im Folgenden werden die 12A und 12B unter Bezugnahme auf die 8, 9 und 10 beschrieben.
  • Bezug nehmend auf 12A enthält der Schritt S230a den Schritt S231, und der Schritt S250a enthält den Schritt S251. Im Schritt S231 wird das elektrische Verbinden der Speicherzelle Mb mit der Referenzzelle Rb durchgeführt. Beispielsweise kann die Speichervorrichtung 20b aus 8 den Gleichsetzschalter 340 enthalten, den von dem zweiten Lesesteuersignal C_RD2 gesteuert wird. Der Gleichsetzschalter 340 kann die Speicherzelle Mb in Antwort auf das zweite Lesesteuersignal C_RD2, das während der Vorladedauer PPRE aktiviert wurde mit der Referenzzelle Rb elektrisch verbinden. Das heißt, ein Unterschied zwischen dem Vorladen der Referenzzelle Rb und dem Vorladen der Speicherzelle Mb kann während der Vorladezeitdauer PPRE verringert werden.
  • Im Schritt S251 kann das elektrische Trennen der Speicherzelle Mb von der Referenzzelle Rb durchgeführt werden. Beispielsweise kann der Gleichsetzschalter 340 die Speicherzelle Mb elektrisch von der Referenzzelle Rb in Antwort auf ein deaktiviertes zweites Lesesteuersignal C_RD2 trennen. Damit hat die Lesespannung VRD und die Referenzspannung VREF einen Unterschied gemäß einem in der Speicherzelle Mb gespeicherten Wert nach der Vorladezeitdauer PPRE , und der in der Speicherzelle Mb gespeicherte Wert kann genau bestimmt werden.
  • Bezug nehmend auf 12B kann der Schritt S230b den Schritt S232 enthalten und der Schritt S250b kann den Schritt S252 enthalten. Im Schritt S232 kann ein Vorgang zum Bereitstellen des Pumpstroms IPUMP für die Referenzwiderstandsschaltung 800c durchgeführt werden. Beispielsweise kann die Stromquellenschaltung 310c in der Speichervorrichtung 20c aus 9 die dritte Stromquelle 313c enthalten, die den Pumpstrom IPUMP gemäß dem Lesesteuersignal C_RD erzeugt, bereitstellen. Die dritte Stromquelle 313c kann den Pumpstrom IPUMP für die Referenzwiderstandsschaltung 800c durch den Pfad PUMP während der Vorladezeitdauer PPRE bereitstellen. Als Ergebnis kann ein durch die Referenzwiderstandsschaltung 800c erzeugter parasitärer Kondensator schnell während der Vorladedauer PPRE geladen werden.
  • Im Schritt S252 kann ein Vorgang zum Unterbrechen des Pumpstroms IPUMP durchgeführt werden. Beispielsweise kann die dritte Stromquelle 313c der Stromquellenschaltung 310c aufhören, den Pumpstrom IPUMP gemäß dem Lesesteuersignal C_RD bereitzustellen, wenn die Vorladezeitdauer PPRE endet. Das heißt, die Referenzspannung VREF kann aufgrund eines ausreichend geladenen parasitären Kondensators der Referenzwiderstandsschaltung 800c aufrechterhalten werden und die Lesespannung VRD und die Referenzspannung VREF kann einen ausreichenden Unterschied aufweisen, um am Ende der Lesezeitdauer PRD auslesen zu können.
  • 13 zeigt ein Blockdiagramm eines Speichersystems 30 mit einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte. Wie in 13 dargestellt, kann das Speichersystem 30 mit einem Host 40 kommunizieren und kann einen Controller 31 und eine Speichervorrichtung 32 enthalten.
  • Eine Schnittstelle 50, über die das Speichersystem 30 und der Host 40 miteinander kommunizieren, kann ein elektrisches und/oder optisches Signal verwenden, und kann durch eine serial advanced technology attachment (SATA) Schnittstelle, eine SATA express (SATAe) Schnittstelle, eine serial attached small computer system Schnittstelle (serial attached SCSI; SAS), eine peripheral component interconnect express (PCIe) Schnittstelle, eine nonvolatile memory-express Schnittstelle (NVMe), eine advanced host controller Schnittstelle (AHCI) oder eine Kombination davon implementiert werden, wobei die Implementierung nicht auf diese Beispiele beschränkt ist.
  • In einigen beispielhaften Ausführungsformen kann das Speichersystem 30 mit dem Host 40 kommunizieren, indem es entfernbar mit dem Host 40 verbunden ist. Die Speichervorrichtung 32 kann ein nicht flüchtiger Speicher, wie beispielsweise ein Widerstandsspeicher, sein, und das Speichersystem 30 kann als ein Speichersystem bezeichnet werden. Beispielsweise kann das Speichersystem 30 als solid-state drive oder als solid-state disk (SSD), als embedded SSD (eSSD), als multimedia card (MMC), als embedded multimedia card (eMMC) oder ähnliches implementiert werden, ist jedoch nicht hierauf beschränkt.
  • Der Controller 31 kann die Speichervorrichtung 32 in Antwort auf eine von dem Host 40 empfangene Anforderung über die Schnittstelle 50 steuern. Beispielsweise kann der Controller 31 Daten, die in Antwort auf eine Schreibanforderung der Speichervorrichtung 32 empfangen wurde, schreiben und kann dem Host 40 in Antwort auf eine Leseanforderung in der Speichervorrichtung 32 gespeicherte Daten bereitstellen.
  • Das Speichersystem 30 enthält wenigstens eine Speichervorrichtung 32 und die Speichervorrichtung 32 enthält eine Speicherzelle mit einem variablen Widerstandselement und einer Referenzzelle. Wie beschrieben können in einigen beispielhaften Ausführungsformen eine Widerstandsdifferenz zwischen Pfaden, durch die die Leseströme fließen, die der Speicherzelle und der Referenzzelle bereitgestellt werden, in einem Vorgang zum Lesen der in der Speichervorrichtung 32 enthaltenen Speicherzelle verringert werden, so dass ein in der Speicherzelle gespeicherter Wert korrekt ausgelesen werden kann. In einigen beispielhaften Ausführungsformen kann der in der Speicherzelle gespeicherte Wert mit hoher Geschwindigkeit ausgelesen werden, da ein Vorladestrom am Beginn des Lesevorgangs bereitgestellt wird. Außerdem kann in einigen beispielhaften Ausführungsformen eine Kapazität aufgrund einer Referenzwiderstandsschaltung kompensiert werden und damit eine Erfassungstoleranz zum Lesen des in der Speicherzelle gespeicherten Werts verbesserte werden kann. Als Ergebnis kann die Betriebsgeschwindigkeit und Betriebszuverlässigkeit des Speichersystems 30 verbessert werden.
  • 14 zeigt ein Blockdiagramm eines system-on-chip (SoC) 60 mit einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte. Das SoC 60 bezieht sich auf eine integrierte Schaltung, die Komponenten eines Computersystems oder anderer elektronischer Systeme beinhaltet. Beispielsweise einen Anwendungsprozessor (AP) als ein Beispiel eines SoC 60 enthält Komponenten für einen Prozessor und andere Funktionen. Wie in 14 dargestellt, enthält das SoC 60 einen Kern 61, einen digitalen Signalprozessor (DSP) 62, eine Graphikverarbeitungseinheit (GPU) 63, einen internen Speicher 64, eine Kommunikationsschnittstelle 65 und eine Speicherschnittstelle 66. Die Komponenten des SoC 60 können über einen Bus 67 miteinander kommunizieren.
  • Der Kern 61 kann Befehle verarbeiten und kann Abläufe der in dem SoC 60 enthaltenen Komponenten steuern. Beispielsweise kann der Kern 61 ein Betriebssystem betreiben und Anwendungen auf dem Betriebssystem durch Ausführen einer Reihe an Befehlen ausführen. Der DSP 62 kann nützliche Daten durch Verarbeiten von digitalen Signalen erzeugen, beispielsweise können die digitalen Signale von der Kommunikationsschnittstelle 65 bereitgestellt werden. Die GPU 63 erzeugt Daten für eine Bildausgabe aus Bilddaten, die von dem internen Speicher 64 oder der Speicherschnittstelle 66 über eine Anzeigevorrichtung bereitgestellt werden und kann die Bilddaten codieren.
  • Der interne (embedded) Speicher 64 kann Daten speichern, die notwendig sind für einen Vorgang des Kerns 61, des DSP 62 und/oder der GPU 63. Der interne Speicher 64 enthält eine resistive Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte, so dass der interne Speicher 64 in Geschwindigkeit und Zuverlässigkeit verbessert wird.
  • Die Kommunikationsschnittstelle 65 stellt ein Kommunikationsnetzwerk oder eine Schnittstelle für eine Eins-zu-Eins-Kommunikation bereit. Die Speicherschnittstelle 66 stellt eine Schnittstelle zu einem externen Speicher des SoC 60 bereit, beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM), einen Flashspeicher oder ähnliches.
  • Beispielhafte Ausführungsformen wurden in den Figuren und der detaillierten Beschreibung dargestellt und beschrieben. Es ist jedoch klar für den Fachmann, dass verschiedene Änderungen in Form und Details möglich sind, ohne vom Umfang der erfindungsgemäßen Konzepte, wie sie in den beiliegenden Ansprüchen definiert sind, abzuweichen.

Claims (10)

  1. Resistive Speichervorrichtung umfassend: ein Zellarray (100) mit einem ersten Gebiet (110; 110') und einem zweiten Gebiet (120; 120'), jeweils mit einer Speicherzelle (M1, M2; M'; Ma; Mb; Mc) und einer Referenzzelle (R1, R2; Ra; Rb; Rc), die sich eine Wortleitung (WLi) teilen und die konfiguriert ist, um entsprechend einer Zeilenadresse (ROW) aktiviert zu werden; eine erste Spaltenwechselschaltung (210; 210'), die über die ersten Bitleitungen (BL1) mit der Speicherzelle (M1) und der Referenzzelle (R1) des ersten Gebiets (110; 110') verbunden ist; eine zweite Spaltenwechselschaltung (220; 220'), die über zweite Bitleitungen (BL2) mit der Speicherzelle (M2) und der Referenzzelle (R2) des zweiten Gebiets (120; 120') verbunden ist; und einen Spaltendecoder (420), konfiguriert, um die ersten und zweiten Spaltenwechselschaltungen (210, 220; 210', 220') derart zu steuern, dass eine der ersten Bitleitungen (BL1), die mit der Speicherzelle (M1) des ersten Gebiets (110; 110') und einer der zweiten Bitleitungen (BL2), die mit der Referenzzelle (R2) des zweiten Gebiets (120) verbunden ist, entsprechend einer ersten Spaltenadresse (COL) ausgewählt wird, und eine der erste Bitleitungen (BL1) verbunden mit der Referenzzelle (R1) des ersten Gebiets (110) und eine der zweiten Bitleitungen (BL2), die mit der Speicherzelle (M2) des zweiten Gebiets (120) verbunden ist, ausgewählt wird gemäß einer zweiten Spaltenadresse (COL).
  2. Resistive Speichervorrichtung nach Anspruch 1, wobei die ersten und zweiten Spaltenschalter (210, 220; 210', 220') jeweils eine identische Struktur oder gegenseitig symmetrische Strukturen aufweisen.
  3. Resistive Speichervorrichtung nach Anspruch 1 oder 2, weiterhin umfassend: einen Leseverstärker (320), konfiguriert, um ein Vergleichssignal (CMP) durch Vergleichen von Signalen (VRD, VREF), die durch eine der ersten Bitleitungen (BL1), ausgewählt durch die erste Spaltenwechselschaltung (220; 220') und eine der zweiten Bitleitungen (BL2), ausgewählt, durch die zweite Spaltenwechselschaltung (BL1), zu erzeugen; und eine Ausgangsschaltung (330), konfiguriert, um ein Ausgangssignal (OUT) durch Überschreiten oder Invertieren des Vergleichssignals (CMP) gemäß einem Gebietsauswahlsignal (SEC) zu erzeugen.
  4. Resistive Speichervorrichtung nach einem der Ansprüche 1 bis 3, außerdem umfassend: eine Stromquellenschaltung (310), geeignet, um gemäß einem Lesesteuersignal (C_RD), Ströme an die ersten und zweiten Bitleitungen (BL1, BL2), ausgewählt durch die ersten und zweiten Spaltenwechselschaltungen (210, 220; 210', 220'), bereitzustellen; und eine Steuerschaltung (600), konfiguriert, um das Lesesteuersignal (C_RD) derart zu erzeugen, dass Vorladeströme (I_PRE) den ersten und zweiten Bitleitungen (BL1, BL2), die in einer Anfangsperiode (PPRE) des Lesevorgangs ausgewählt wurden, entsprechend bereitzustellen.
  5. Resistive Speichervorrichtung nach Anspruch 4, außerdem umfassend: eine Referenzwiderstandsschaltung (800; 800a; 800b; 800c), konfiguriert, um elektrisch mit der Referenzzelle (R2) des zweiten Gebiets (120; 120') gemäß der ersten Spaltenadresse (COL) verbunden zu werden und um elektrisch mit der Referenzzelle (R1) des ersten Gebiets (110; 110') gemäß der zweiten Spaltenadresse (COL) verbunden zu werden.
  6. Resistive Speichervorrichtung nach Anspruch 5, wobei die Stromquellenschaltung (310; 310c) außerdem konfiguriert ist, um einen Strom für die Referenzwiderstandsschaltung (800; 800c) bereitzustellen, und die Steuerschaltung (600; 600c) außerdem konfiguriert ist, um das Lesesteuersignal (C_RD) zu erzeugen, so dass ein Pumpstrom (IPUMP) für die Referenzwiderstandsschaltung (800; 800c) in der Anfangsperiode (PPRE) des Lesevorgangs bereitgestellt wird.
  7. Resistive Speichervorrichtung nach einem der Ansprüche 4 oder 6, außerdem umfassend. einen Gleichsetzschalter (340), konfiguriert, um elektrisch eine der ersten Bitleitungen (BL1), ausgewählt durch die erste Spaltenwechselschaltung (210; 210') und eine der zweiten Bitleitungen (BL2), ausgewählt durch die zweite Spaltenwechselschaltung (220; 220') gemäß dem Lesesteuersignal (C_RD) zu verbinden, und die Steuerschaltung (600; 600b) außerdem konfiguriert ist, um das Lesesteuersignal derart zu erzeugen, dass der Gleichsetzschalter (340) in der Anfangsperiode (PPRE) des Lesevorgangs eingeschaltet ist.
  8. Resistive Speichervorrichtung, konfiguriert, um einen, in einer Speicherzelle in Antwort auf einen Lesebefehl, gespeicherten Wert auszugeben, wobei die resistive Speichervorrichtung umfasst: ein Zellarray mit einer Speicherzelle (M1, M2; M'; Mc) und einer Referenzzelle (R1, R2; Rc); eine Referenzwiderstandsschaltung (800; 800c), konfiguriert, um elektrisch mit der Referenzzelle (R1, R2; Rc) während eines Lesevorgangs verbunden zu werden; eine Stromquellenschaltung (310; 310c), konfiguriert, um der Speicherzelle (M1, M2; M'; Mc) der Referenzzelle (R1, R2; Rc), und der Referenzwiderstandsschaltung (800; 800c) Ströme gemäß einem Lesesteuersignal (C_RD) bereitzustellen; und eine Steuerschaltung (600; 600c), konfiguriert, um das Lesesteuersignal (C_RD) derart zu erzeugen, dass ein Pumpstrom (IPUMP) der Referenzwiderstandsschaltung (800; 800c) in einer Anfangsperiode (PPRE) des Lesevorgangs bereitgestellt wird.
  9. Resistive Speichervorrichtung nach Anspruch 8, wobei die Steuerschaltung außerdem konfiguriert ist, um das Lesesteuersignal (C_RD) derart zu erzeugen, dass entsprechende Vorladeströme (I_PRE) für die Speicherzelle (M1, M2; M') und die Referenzzelle (R1, R2) in der Anfangsperiode (PPRE) des Lesevorgangs bereitgestellt werden.
  10. Verfahren zum Betreiben einer resistiven Speichervorrichtung mit einer Speicherzelle, einer Referenzzelle und einer Referenzwiderstandsschaltung, wobei das Verfahren umfasst: elektrisches Verbinden der Referenzzelle mit der Referenzwiderstandsschaltung in Antwort auf einen Lesebefehl (S210); Bereitstellen von Vorladeströmen für die Speicherzelle und die Referenzzelle (S230), und Bereitstellen eines Pumpstroms für die Referenzwiderstandsschaltung (S232); Bereitstellen von Leseströmen für die Speicherzelle und die Referenzzelle (S250), und Unterbrechen des Pumpstroms (S252); und Vergleichen von Spannungen gemäß des Lesestroms (S270), um ein Vergleichssignal zu erzeugen.
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