JP4245148B2 - 半導体メモリー装置及びこの装置の配置方法 - Google Patents

Description

本発明は半導体メモリー装置に係り、特に半導体メモリー装置の電力消耗を減らすことができる半導体メモリー装置及びこの装置の配置方法に関する。

従来の一般的な半導体メモリー装置は、ワードラインが水平に配置されて、ビットラインが垂直に配置されて、ワードラインとビットラインとの間にメモリーセルが配置される。そして、ローアドレスをデコーディングしてワードラインを選択して、コラムアドレスをデコーディングしてビットラインを選択する。このように構成された従来の一般的な半導体メモリー装置の垂直に配置されたビットラインは、電源電圧の２０％範囲でスイングするように設計されうる。ここで、ビットラインのキャパシタンスをＣ、電源電圧をＶＤＤ、ビットラインの個数をｙ個とすると、ビットラインで消耗される電力を計算して見ればｙ×Ｃ×０．２（ＶＤＤ）２になる。

従来の一般的な半導体メモリー装置では、一つのワードラインが選択される場合にはワードラインに連結したすべてのメモリーセルとビットラインとの間で電荷共有動作が起こるために、ビットライン数の増加が電力消耗の増大をもたらすという問題がある。

上述した問題点を解消するために分割ワードライン構造を有する半導体メモリー装置が登場するようになった。

分割ワードライン構造を有する半導体メモリー装置は、メーンワードライン及び分割ワードラインが水平に配置されて、ビットラインが垂直に配置されて、分割ワードラインとビットラインとの間にメモリーセルが配置されて、メモリーセルアレイブロックを選択するためのブロック選択信号が伝送されるｙアドレスワードラインが垂直に配置される。分割ワードラインは、メモリーセルアレイブロック単位に分割して、メーンワードラインを選択するための信号と該メモリーセルアレイブロックを選択するためのブロック選択信号を組み合わせることにより選択される。そして、分割ワードライン構造を有する半導体メモリー装置では、選択されたメモリーセルアレイブロックの選択された分割ワードラインに連結されたメモリーセルと選択されたメモリーセルアレイブロックのビットラインとの間に電荷共有動作がなされる。

したがって、分割ワードライン構造を有する半導体メモリー装置では、選択されたメモリーセルアレイブロックのビットラインだけが動作するためにビットラインによって消耗される電力が減る。

一般的に、分割ワードライン構造を有する半導体メモリー装置は、垂直に配置されたビットラインが電源電圧の２０％範囲でスイングするように設計されて、ｙアドレスワードラインが電源電圧でフルスイングするように設計される。そして、ビットラインのキャパシタンスをＣとすると、ｙアドレスワードラインのキャパシタンスは、ビットラインのキャパシタンスＣの約４倍となる。したがって、ビットラインのキャパシタンスをＣ、電源電圧をＶＤＤ、ビットラインの個数をｊ個とし、メモリーセルアレイブロックをｍ個に分離してｚ個のメモリーセルアレイブロックが同時に選択されるように設計された場合において、ビットラインで消耗される電力は、ｊ／ｍ×Ｃ×０．２（ＶＤＤ）２になって、ｙアドレスワードラインで消耗される電力は、ｚ×４Ｃ×（ＶＤＤ）２になる。

したがって、分割ワードライン構造を有する半導体メモリー装置は、ビットラインで消耗される電力は減るが、同時に動作するｙアドレスワードラインの数が多くなる場合には、むしろ一般的な半導体メモリー装置に比べて電力消耗が増加するようになるという問題点がある。

本発明の目的は、分割ワードライン構造でｙアドレスワードラインで発生する電力消耗を減らすことができる半導体メモリー装置を提供することにある。

本発明の他の目的は、前記目的を達成するための半導体メモリー装置の配置方法を提供することにある。

前記目的を達成するための本発明の半導体メモリー装置は、ｋ×ｍのマトリックス形態に配列されてｘブロック選択信号とｙブロック選択信号によって分割されて水平に配置された複数個の分割ワードラインを備えた（ｋ×ｍ）個のメモリーセルアレイブロックと、前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれについての垂直に配置された複数個のビットラインと、前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれについての水平に配置された複数個のメーンワードラインと、前記（ｋ×ｍ）個のメモリーセルアレイブロックの上側または下側に配置された（ｋ×ｍ）個のｘｙアドレスワードラインと、ｘブロックアドレスをデコーディングして発生される前記ｘブロック選択信号のうち該当するｘブロック選択信号とｙブロックアドレスをデコーディングして発生される前記ｙブロック選択信号をデコーディングしてｍ個のｘｙアドレスワードラインを選択するように、前記（ｋ×ｍ）個のメモリーセルアレイブロックのうち水平方向に配置されたｍ個のメモリーセルアレイブロックに対して各々備わったデコーディング手段と、前記（ｋ×ｍ）個のｘｙアドレスワードラインから前記（ｋ×ｍ）個のメモリーセルアレイブロックに向けて、垂直に配置された（ｋ×ｍ）個の分割ｙアドレスワードラインと、前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの前記複数個のメーンワードラインと前記（ｋ×ｍ）個のｘｙアドレスワードラインのうち該当するｘｙアドレスワードラインの信号とを組み合わせて前記複数個の分割ワードラインを選択するように、前記（ｋ×ｍ）個のメモリーセルアレイブロックの各々に対して備わったワードライン駆動手段とを備えることを特徴とする。

前記ｙブロック選択信号のラインが前記マトリックス形態に配列されたメモリーセルアレイブロック群の左側または右側に寄せ集められて垂直に配置されることが好ましい。

前記他の目的を達成するための本発明の半導体メモリー装置の配置方法は、ｘブロック選択信号とｙブロック選択信号によって分けられる（ｋ×ｍ）個のメモリーセルアレイブロックをｋ×ｍのマトリックス形態で配置し、前記（ｋ×ｍ）個のメモリーセルアレイブロックの複数個のメーンワードラインを水平に配置し、複数個のビットラインを垂直に配置し、かつ、前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの複数個の分割ワードラインを水平に配置して、前記（ｋ×ｍ）個のメモリーセルアレイブロックの水平に配置されたｍ個ずつのメモリーセルアレイブロックのｍ個のｘｙアドレスワードラインを前記水平に配置されたｍ個ずつのメモリーセルアレイブロックの上側または下側に水平に配置して、前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれのｘｙアドレスワードラインに連結した前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの分割ｙアドレスワードラインを前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの左側または右側に垂直に配置し、前記ｘブロックアドレスをデコーディングして発生されるｘブロック選択信号のうち該当するｘブロック選択信号と前記ｙブロックアドレスをデコーディングして発生されるｙブロック選択信号をデコーディングして前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの上側（または、下側）に水平に配置された該ｘｙアドレスワードラインを選択する前記（ｋ×ｍ）個のメモリーセルアレイブロックのうち水平方向に配置されたｍ個のメモリーセルアレイブロックに対して各々備わったデコーディング手段を前記該ｘｙアドレスワードラインの左側または右側に配置することを特徴とする。

前記ｙブロック選択信号を前記（ｋ×ｍ）個のメモリーセルアレイブロックの左側または右側に寄せ集めて垂直に配置することが好ましい。

本発明の半導体メモリー装置及びこの装置の配置方法によれば、ｙアドレスワードラインを分割して配置することによってｙアドレスワードラインで消耗される電力を減らすことができる。

以下、本発明の半導体メモリー装置及びこの装置の配置方法を説明する前に従来の分割ワードライン構造を有した半導体メモリー装置を説明する。

図１は、従来の分割ワードライン構造を有した半導体メモリー装置の構成を示すブロック図であって、従来の半導体メモリー装置は、ｍ個のメモリーセルアレイブロックＹＢＫ１〜ＹＢＫｍ、及びｍ個のワードラインドライバーＷＤ１〜ＷＤｍで構成されている。

図１において、メーンワードラインＭＷＬが水平に配置されて、メーンワードラインＭＷＬの各々から分離された分割ワードラインＷＬ１１〜ＷＬ１ｍとＷＬ２１〜ＷＬ２ｍと．．．とＷＬｎ１〜ＷＬｎｍが水平に配置されて、ビットラインＢＬが垂直に配置されて、ｙアドレスワードラインＹＷＬ１〜ＹＷＬｍが垂直に配置されている。

そして、図示しなかったが、メーンワードラインＭＷＬを選択するためのメーンワードライン選択信号ＷＬ１〜ＷＬｎは、ローデコーダーがローアドレスをデコーディングすることにより発生して、ブロック選択信号ＹＢＬ１〜ＹＢＬｍはブロックアドレスデコーダーがブロックアドレスをデコーディングすることにより発生する。

ワードラインドライバーＷＤ１は、メーンワードライン選択信号ＷＬ１〜ＷＬｎの各々とブロック選択信号ＹＢＬ１との論理積を演算して分割ワードラインＷＬ１１〜ＷＬｎ１各々を選択するＡＮＤゲートで構成されている。同様に、ワードラインドライバーＷＤ２〜ＷＤｍの各々は、メーンワードライン選択信号ＷＬ１〜ＷＬｎの各々とブロック選択信号ＹＢＬ２〜ＹＢＬｍの各々との論理積を演算して分割ワードラインＷＬ１２〜ＷＬｎ２ないしＷＬ１ｍ〜ＷＬｎｍ各々を選択するＡＮＤゲートで構成されている。

図１に示した半導体メモリー装置の動作を説明すれば次の通りである。

外部からローアドレス及びブロックアドレスが印加されるとローデコーダーがローアドレスをデコーディングしてワードライン選択信号ＷＬ１〜ＷＬｎのいれかを選択して、ブロックアドレスデコーダーがブロックアドレスをデコーディングしてブロック選択信号ＹＢＬ１〜ＹＢＬｍのいずれかを選択する。

例えば、ローデコーダーがローアドレスをデコーディングすることにより"ハイ"レベルのワードライン選択信号ＷＬ１を発生して、ブロックアドレスデコーダーがブロックアドレスをデコーディングすることによりブロック選択信号ＹＢＬ１を発生する場合は、ワードラインドライバーＷＤ１のＡＮＤゲートが分割ワードラインＷＬ１１を選択する。

これにより、分割ワードラインＷＬ１１に連結されたメモリーセルが選択されてメモリーセルアレイブロックＹＢＫ１のビットラインＢＬと分割ワードラインＷＬ１１に連結されたメモリーセルとの間に電荷共有動作が起こる。

この時、分割ワードラインＷＬ１１以外の他の分割ワードラインは非選択状態であるので、メモリーセルアレイブロックＹＢＫ１以外の他のメモリーセルアレイブロックＹＢＫ２〜ＹＢＫｍのビットラインＢＬは動作しない。

したがって、従来の分割ワードライン構造を有する半導体メモリー装置は、ビットラインで消耗される電力を一般的な半導体メモリー装置に比べて、理想的には１／ｍに減らすことができるという長所がある。

しかし、従来の分割ワードライン構造を有する半導体メモリー装置は、垂直にビットラインだけでなくｙアドレスワードラインが配置されているので、ｙアドレスワードラインで消耗される電力も無視することができない。また、ｙアドレスワードラインは、電源電圧にフルスイングをするためにビットラインで消耗される電力より電力消耗が大きい。

ビットラインのキャパシタンスをＣ、電源電圧をＶＤＤ、ビットラインの個数をｊ個として、メモリーセルアレイブロックをｍ個に分離してｚ個のメモリーセルアレイブロックが同時に選択されるように設計された場合のビットラインで消耗される電力はｊ／ｍ×Ｃ×０．２（ＶＤＤ）２であり、ｙアドレスワードラインで消耗される電力はｚ×４Ｃ×（ＶＤＤ）２である。この式から分かるように、一つのｙアドレスワードラインで消耗される電力が一つのビットラインで消耗される電力の２０倍となる。これは２０個のビットラインが動作されることにより消耗される電力と一つのｙアドレスワードラインが動作されることにより消耗される電力が同一であるというものである。

結果的に、一つのブロック選択信号によって同時に選択されるメモリーセルアレイブロックの数が多くなると、同時に動作するｙアドレスワードラインの数が多くなって、これによりｙアドレスワードラインで消耗される電力が増加する。

したがって、図１に示した半導体メモリー装置は、一般的な半導体メモリー装置に比べてビットラインで消耗される電力を減らすことができるが、ビットラインと同時に動作するｙアドレスワードラインの数が多くなる場合にはｙアドレスワードラインで消耗される電力が増加して半導体メモリー装置の電力消耗が増加する。

図２は、本発明の分割ワードライン構造を有する半導体メモリー装置の一実施形態の構成を示すブロック図であって、この実施形態の半導体メモリー装置は、（ｋ×ｍ）個のメモリーセルアレイブロックＸＹＢＫ１１〜ＸＹＢＫｋｍ、（ｋ×ｍ）個のワードラインドライバーＷＤ１１〜ＷＤｋｍ、ｋ個のデコーダー１０−１〜１０−ｋ、及び（ｋ×ｍ）個のドライバー１２−１１〜１２−ｋｍで構成されている。

図１と同様に、メーンワードラインＭＷＬ１〜ＭＷＬｋが水平に配置されて、メーンワードラインＭＷＬ１〜ＭＷＬｋの各々を分割した分割ワードラインＷＬ１１１〜ＷＬ１ｉ１とＷＬ１１２〜ＷＬ１ｉ２と．．．ＷＬｋ１ｍ〜ＷＬｋｉｍが水平に配置されて、ビットラインＢＬが垂直に配置されている。ｙアドレスワードラインＹＷＬ１〜ＹＷＬｍはメモリーセルアレイブロック群の片側に集めて垂直に配置され、分割ｙアドレスワードラインＹＷＬ１１〜ＹＷＬｋｍは垂直に配置され、ｘｙアドレスワードラインＸＹ１１〜ＸＹ１ｍないしＸＹｋ１〜ＸＹｋｍは上下に位置したメモリーセルアレイブロック間を通して水平に配置されている。

そして、図１と同様に、メーンワードラインＭＷＬ１〜ＭＷＬｋを選択するためのメーンワードライン選択信号ＷＬ１（ＷＬ１１〜ＷＬ１ｉ）〜ＷＬｋ（ＷＬｋ１〜ＷＬｋｉ）は、ローデコーダーがローアドレスをデコーディングすることによりいずれかが選択され、ｙ方向のメモリーセルアレイブロックを選択するためのｙブロック選択信号ＹＢＬ１〜ＹＢＬｍはｙブロックアドレスデコーダーがｙブロックアドレスをデコーディングすることによりいずれかが選択される。ｘ方向のメモリーセルアレイブロックを選択するためのｘブロック選択信号ＸＢＬ１〜ＸＢＬｋは、ｘブロックアドレスデコーダーがｘブロックアドレスをデコーディングすることによりいずれかが選択される。

デコーダー１０−１は、ｘブロック選択信号ＸＢＬ１とｙブロック選択信号ＹＢＬ１〜ＹＢＬｍの各々をデコーディングすることによりｘｙアドレスワードラインＸＹ１１〜ＸＹ１ｍを選択する。すなわち、デコーダー１０−１は、ｘブロック選択信号ＸＢＬ１に応答してｙブロック選択信号ＹＢＬ１〜ＹＢＬｍを出力してｘｙアドレスワードラインＸＹ１１〜ＸＹ１ｍを選択する。他のデコーダー１０−２〜１０−ｋの各々は、ｘブロック選択信号ＸＢＬ２〜ＸＢＬｋとｙブロック選択信号ＹＢＬ１〜ＹＢＬｍの各々をデコーディングすることによりｘｙアドレスワードラインＸＹ２１〜ＸＹ２ｍないしＸＹｋ１〜ＸＹｋｍを選択する。

ワードラインドライバーＷＤ１１は、メーンワードライン選択信号ＷＬ１１〜ＷＬ１ｉの各々とｘｙアドレスワードラインＸＹ１１の信号との論理積を演算して分割ワードラインＷＬ１１１〜ＷＬ１ｉ１の各々を選択するＡＮＤゲートで構成されている。同様に、ワードラインドライバーＷＤ１２〜ＷＤ１ｍの各々は、メーンワードライン選択信号ＷＬ１１〜ＷＬ１ｉの各々とｘｙアドレスワードラインＸＹ１２〜ＸＹ１ｍの各々との論理積を演算して分割ワードラインＷＬ１１２〜ＷＬ１ｉ２ないしＷＬ１１ｍ〜ＷＬ１ｉｍの各々を選択するＡＮＤゲートで構成されている。他のワードラインドライバーＷＤ２１〜ＷＤｋｍもワードラインドライバーＷＤ１１〜ＷＤ１ｉと同一の方法で構成されている。

ドライバー１２−１１〜１２ｋｍは、各々ｘｙアドレスワードラインＸＹ１１〜ＸＹｋｍの信号に従って分割ｙアドレスワードラインＹＷＬ１１〜ＹＷＬｋｍを駆動する。図２では、ドライバー１２−１１〜１２−ｋｍを備える構成を示したが、場合によっては備えなくても構わない。

上述したように図２に示した半導体メモリー装置は、メモリーセルアレイをｙブロックアドレスだけによってブロック単位に分割するのではなく、ｘｙブロックアドレスによってブロック単位に分割するように構成され、上下に配置されたメモリーセルアレイブロック間にｘｙアドレスワードラインが配置され、ｙアドレスワードラインがメモリーセルアレイブロック群の片側に集めて配置され、ｘｙアドレスワードラインの各々を分割してｙアドレスワードラインが配置されている。

このように、半導体メモリー装置を分割ｙアドレスワードライン構造で構成することによって分割ｙアドレスワードラインのキャパシタンスを低減し、ｙアドレスワードラインで消耗される電力を低減することができる。すなわち、半導体メモリー装置を分割ｙアドレスワードライン構造で構成することによって、図２に示した通り、メモリーセルアレイを垂直にｋ個に分割した場合において、図１に示した装置に比べて分割ｙアドレスワードラインのキャパシタンスを１／ｋに低減し、これにより、電力消耗を１／ｋに低減することができる。もちろん、一つのｙアドレスワードラインで消耗される電力もあるが、これは図１に示した従来の装置のｙアドレスワードラインのキャパシタンスほど大きくないので無視しうる。すなわち、図１に示した従来の装置ではｙアドレスワードラインに分割ワードラインの数だけのゲートが連結しているのでｙアドレスワードラインのキャパシタンスが大きかったが、本発明においてはｙアドレスワードラインにデコーダーだけが連結しているのでｙアドレスワードラインのキャパシタンスが小さくなる。

図２に示した半導体メモリー装置の動作を説明する。外部からローアドレス及びｙブロックアドレスが印加されるとローデコーダーがローアドレスをデコーディングしてワードライン選択信号ＷＬ１（ＷＬ１１〜ＷＬ１ｉ）〜ＷＬｋ（ＷＬｋ１〜ＷＬｋｉ）を発生して、ｙブロックアドレスデコーダーがｙブロックアドレスをデコーディングしてｙブロック選択信号ＹＢＬ１〜ＹＢＬｍを発生する。そして、ｘブロックアドレスデコーダーがローアドレスのうちｘブロックアドレスをデコーディングしてｘブロック選択信号ＸＢＬ１〜ＸＢＬｋを発生する。

この時、ローデコーダーがローアドレスをデコーディングすることにより”ハイ”レベルのワードライン選択信号ＷＬ１１を発生して、ｙブロックアドレスデコーダーがｙブロックアドレスをデコーディングすることによりブロック選択信号ＹＢＬ１を発生して、ｘブロックアドレスデコーダーがｘブロックアドレスをデコーディングすることによりブロック選択信号ＸＢＬ１を発生するならば、デコーダー１０−１がｘｙアドレスワードラインＸＹ１１を選択する。そして、ドライバー１２−１１がｘｙアドレスワードラインＸＹ１１の信号に従って分割ｙアドレスワードラインＹＷＬ１１を駆動して選択状態にする。これにより、ワードラインドライバーＷＤ１１のＡＮＤゲートが分割ワードラインＷＬ１１１を選択する。

これにより、分割ワードラインＷＬ１１１に連結されたメモリーセルが選択されてメモリーセルアレイブロックＸＹＢＫ１１のビットラインＢＬと分割ワードラインＷＬ１１１に連結されたメモリーセルとの間で電荷共有動作が起こる。

この時、分割ワードラインＷＬ１１１以外の他の分割ワードラインは非選択状態であるので、メモリーセルアレイブロックＸＹＢＫ１１以外の他のメモリーセルアレイブロックＸＹＢＫ１２〜ＹＢＫｋｍのビットラインＢＬは動作しない。

したがって、本発明の分割ワードライン構造を有する半導体メモリー装置は、ビットラインで消耗される電力が図１に示した従来の装置のビットラインで消耗される電力と同一である。しかし、ｙアドレスワードラインで消耗される電力は、図１に示した従来の装置のｙアドレスワードラインで消耗される電力よりも小さくなる。

ビットラインのキャパシタンスをＣ、電源電圧をＶＤＤ、ビットラインの個数をｊ個として、メモリーセルアレイブロックを（ｋ×ｍ）個に分割してｚ個のメモリーセルアレイブロックが同時に選択されるように設計された場合のビットラインで消耗される電力は、ｊ／ｍ×Ｃ×０．２（ＶＤＤ）２であり、ｙアドレスワードラインで消耗される電力は、ｚ×４Ｃ／ｋ×（ＶＤＤ）２である。この式から分かるように、ｙアドレスワードラインで消耗される電力が図１に示した装置に比べて１／ｋに減る。

図３は、図２に示したデコーダー１０−１の構成例を示すものであって、この構成例のデコーダー１０−１は、ｍ個のＡＮＤゲートＡＮＤ１〜ＡＮＤｍで構成されている。

図３に示した構成の機能を説明すれば次の通りである。ＡＮＤゲートＡＮＤ１は、ｘブロック選択信号ＸＢＬ１とｙブロック選択信号ＹＢＬ１との論理積を演算してｘｙアドレスワードラインＸＹ１１を選択するための信号を発生する。ＡＮＤゲートＡＮＤ２〜ＡＮＤｍの各々は、ｘブロック選択信号ＸＢＬ１とｙブロック選択信号ＹＢＬ２〜ＹＢＬｍの各々との論理積を演算してｘｙアドレスワードラインＸＹ１２〜ＸＹ１ｍの各々を選択するための信号を発生する。

そして、図示しなかったが他のデコーダー１０−２〜１０−ｋもデコーダー１０−１と同一に構成される。

この構成例では、デコーダーの各々がＡＮＤゲートで構成されることを示した。この場合において、ドライバー１２−１１〜１２−ｋｍの各々は、バッファーのような論理ゲートで構成されうる。

しかし、もしもデコーダーの各々がＡＮＤゲートでなくＮＡＮＤゲートで構成されるならば、ドライバー１２−１１〜１２−ｋｍの各々はインバータのような論理ゲートで構成されうる。

すなわち、デコーダー及びドライバーの構成は、多様な方法で構成することが可能である。

上述したように本発明の分割ワードライン構造を有する半導体メモリー装置によれば、ｙアドレスワードラインを分割することによってｙアドレスワードラインで消耗される電力消耗を減らすことができる。

本発明の望ましい実施形態を参照しながら本発明を説明したが、当業者であれば、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できる。

従来の分割ワードライン構造を有する半導体メモリー装置の構成を示すブロック図である。 本発明の分割ワードライン構造を有する半導体メモリー装置の一実施形態の構成を示すブロック図である。 図２に示したデコーダーの構成例の構成を示す図である。

Claims (4)

1. ｋ×ｍのマトリックス形態に配列されてｘブロック選択信号とｙブロック選択信号によって分割されて水平に配置された複数個の分割ワードラインを備えた（ｋ×ｍ）個のメモリーセルアレイブロックと、
   前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれについての垂直に配置された複数個のビットラインと、
   前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれについての水平に配置された複数個のメーンワードラインと、
   前記（ｋ×ｍ）個のメモリーセルアレイブロックの上側または下側に配置された（ｋ×ｍ）個のｘｙアドレスワードラインと、
   ｘブロックアドレスをデコーディングして発生される前記ｘブロック選択信号のうち該当するｘブロック選択信号とｙブロックアドレスをデコーディングして発生される前記ｙブロック選択信号をデコーディングしてｍ個のｘｙアドレスワードラインを選択するように、前記（ｋ×ｍ）個のメモリーセルアレイブロックのうち水平方向に配置されたｍ個のメモリーセルアレイブロックに対して各々備わったデコーディング手段と、
   前記（ｋ×ｍ）個のｘｙアドレスワードラインから前記（ｋ×ｍ）個のメモリーセルアレイブロックに向けて、垂直に配置された（ｋ×ｍ）個の分割ｙアドレスワードラインと、
   前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの前記複数個のメーンワードラインと前記（ｋ×ｍ）個のｘｙアドレスワードラインのうち該当するｘｙアドレスワードラインの信号とを組み合わせて前記複数個の分割ワードラインを選択するように、前記（ｋ×ｍ）個のメモリーセルアレイブロックの各々に対して備わったワードライン駆動手段とを備えることを特徴とする半導体メモリー装置。
2. 前記ｙブロック選択信号のラインが前記マトリックス形態に配列されたメモリーセルアレイブロック群の左側または右側に寄せ集められて垂直に配置されることを特徴とする請求項１に記載の半導体メモリー装置。
3. ｘブロック選択信号とｙブロック選択信号によって分けられる（ｋ×ｍ）個のメモリーセルアレイブロックをｋ×ｍのマトリックス形態で配置し、前記（ｋ×ｍ）個のメモリーセルアレイブロックの複数個のメーンワードラインを水平に配置し、複数個のビットラインを垂直に配置し、かつ、前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの複数個の分割ワードラインを水平に配置して、
   前記（ｋ×ｍ）個のメモリーセルアレイブロックの水平に配置されたｍ個ずつのメモリーセルアレイブロックのｍ個のｘｙアドレスワードラインを前記水平に配置されたｍ個ずつのメモリーセルアレイブロックの上側または下側に水平に配置して、
   前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれのｘｙアドレスワードラインに連結した前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの分割ｙアドレスワードラインを前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの左側または右側に垂直に配置し、
   ｘブロックアドレスをデコーディングして発生される前記ｘブロック選択信号のうち該当するｘブロック選択信号とｙブロックアドレスをデコーディングして発生される前記ｙブロック選択信号をデコーディングして前記（ｋ×ｍ）個のメモリーセルアレイブロックそれぞれの上側（または、下側）に水平に配置された該ｘｙアドレスワードラインを選択する前記（ｋ×ｍ）個のメモリーセルアレイブロックのうち水平方向に配置されたｍ個のメモリーセルアレイブロックに対して各々備わったデコーディング手段を前記該ｘｙアドレスワードラインの左側または右側に配置することを特徴とする半導体メモリー装置の配置方法。
4. 前記ｙブロック選択信号を前記（ｋ×ｍ）個のメモリーセルアレイブロックの左側または右側に寄せ集めて垂直に配置することを特徴とする請求項３に記載の半導体メモリー装置の配置方法。

Images