JPH11203858A - ワード線駆動回路および半導体記憶装置 - Google Patents
ワード線駆動回路および半導体記憶装置Info
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- JPH11203858A JPH11203858A JP10000090A JP9098A JPH11203858A JP H11203858 A JPH11203858 A JP H11203858A JP 10000090 A JP10000090 A JP 10000090A JP 9098 A JP9098 A JP 9098A JP H11203858 A JPH11203858 A JP H11203858A
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Abstract
(57)【要約】
【課題】 配線占有面積を増加させることなく消費電力
を低減することのできる半導体記憶装置を提供する。 【解決手段】 メインワード線／サブワード線の階層ワ
ード線構成を備える半導体記憶装置において、各サブワ
ード線に対応して設けられるサブワード線ドライブ回路
（ＡＳＤＲ，ＢＳＤＲ，ＣＳＤＲ）を２個のＭＯＳトラ
ンジスタで構成し、かつ非選択サブワード線は負電圧Ｖ
ＲＷに保持する。メインワード線とサブワード線デコー
ド信号線を平行に配設し、列方向に沿ってこのサブワー
ド線デコード線と交差するようにサブワード線デコード
信号伝達線（ＳＳＤ）を配設して対応のサブワード線ド
ライブ回路へ与える。
を低減することのできる半導体記憶装置を提供する。 【解決手段】 メインワード線／サブワード線の階層ワ
ード線構成を備える半導体記憶装置において、各サブワ
ード線に対応して設けられるサブワード線ドライブ回路
（ＡＳＤＲ，ＢＳＤＲ，ＣＳＤＲ）を２個のＭＯＳトラ
ンジスタで構成し、かつ非選択サブワード線は負電圧Ｖ
ＲＷに保持する。メインワード線とサブワード線デコー
ド信号線を平行に配設し、列方向に沿ってこのサブワー
ド線デコード線と交差するようにサブワード線デコード
信号伝達線（ＳＳＤ）を配設して対応のサブワード線ド
ライブ回路へ与える。
Description
【０００１】
【発明の属する技術分野】この発明は、ワード線選択の
ためのデコーダ／ドライブ回路の高集積化および低消費
電力化のための構成に関する。より特定的には、メイン
／サブワード線ドライブ回路を有する階層ワード線の半
導体記憶装置の高集積化および低消費電力化を実現する
ためのワード線駆動部の構成に関する。
ためのデコーダ／ドライブ回路の高集積化および低消費
電力化のための構成に関する。より特定的には、メイン
／サブワード線ドライブ回路を有する階層ワード線の半
導体記憶装置の高集積化および低消費電力化を実現する
ためのワード線駆動部の構成に関する。
【０００２】
【従来の技術】図１５は、従来の半導体記憶装置のアレ
イ部の構成を概略的に示す図である。図１５において、
従来の半導体記憶装置は、行列状に配列されるメモリセ
ルを有するメモリアレイ１と、図示しないデコード回路
からのワード線選択信号に従ってメモリアレイ１のアド
レス指定された行を選択状態へ駆動するためのワード線
ドライバ２を含む。メモリアレイ１においては、メモリ
セルの各行に対応してワード線が配置され、メモリセル
の各列に対応してビット線対が配置される。図１５にお
いては１つのワード線１６と２対のビット線５，６およ
び７，８を代表的に示す。
イ部の構成を概略的に示す図である。図１５において、
従来の半導体記憶装置は、行列状に配列されるメモリセ
ルを有するメモリアレイ１と、図示しないデコード回路
からのワード線選択信号に従ってメモリアレイ１のアド
レス指定された行を選択状態へ駆動するためのワード線
ドライバ２を含む。メモリアレイ１においては、メモリ
セルの各行に対応してワード線が配置され、メモリセル
の各列に対応してビット線対が配置される。図１５にお
いては１つのワード線１６と２対のビット線５，６およ
び７，８を代表的に示す。
【０００３】ワード線１６とビット線６の交差部に対応
してメモリセル９が配置され、ビット線８とワード線１
６の交差部に対応してメモリセル１０が配置される。メ
モリセル９は、情報を記憶するキャパシタ１３と、ワー
ド線１６上の信号電位に従ってキャパシタ１３をビット
線６に接続するｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタ１１を含む。メモリセル１０
は、キャパシタ１４と、ワード線１６上の信号に従って
キャパシタ１４をビット線８に接続するアクセストラン
ジスタ１２を含む。
してメモリセル９が配置され、ビット線８とワード線１
６の交差部に対応してメモリセル１０が配置される。メ
モリセル９は、情報を記憶するキャパシタ１３と、ワー
ド線１６上の信号電位に従ってキャパシタ１３をビット
線６に接続するｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタ１１を含む。メモリセル１０
は、キャパシタ１４と、ワード線１６上の信号に従って
キャパシタ１４をビット線８に接続するアクセストラン
ジスタ１２を含む。
【０００４】ビット線５および６に対してはセンスアン
プ回路３が設けられ、ビット線７および８に対してはセ
ンスアンプ回路４が設けられる。これらのセンスアンプ
回路３および４は、活性化時対応のビット線対の電位を
差動増幅しかつラッチする。
プ回路３が設けられ、ビット線７および８に対してはセ
ンスアンプ回路４が設けられる。これらのセンスアンプ
回路３および４は、活性化時対応のビット線対の電位を
差動増幅しかつラッチする。
【０００５】ワード線ドライバ２は、各ワード線に対応
して設けられ、ワード線選択信号が対応のワード線を指
定するとき、対応のワード線を選択状態へ駆動するため
のワード線ドライブ回路を含む。図１５においては、ワ
ード線１６に対応して設けられるワード線ドライブ回路
１５を代表的に示す。次に動作について簡単に説明す
る。
して設けられ、ワード線選択信号が対応のワード線を指
定するとき、対応のワード線を選択状態へ駆動するため
のワード線ドライブ回路を含む。図１５においては、ワ
ード線１６に対応して設けられるワード線ドライブ回路
１５を代表的に示す。次に動作について簡単に説明す
る。
【０００６】スタンバイサイクル時においては、ワード
線１６は非選択状態にあり、アクセストランジスタ１１
および１２は非導通状態にあり、キャパシタ１３および
１４はそれぞれ対応のビット線６および８から分離され
る。ビット線５、６、７および８は、それぞれ図示しな
いプリチャージ／イコライズ回路により所定の電圧レベ
ルにプリチャージされている。
線１６は非選択状態にあり、アクセストランジスタ１１
および１２は非導通状態にあり、キャパシタ１３および
１４はそれぞれ対応のビット線６および８から分離され
る。ビット線５、６、７および８は、それぞれ図示しな
いプリチャージ／イコライズ回路により所定の電圧レベ
ルにプリチャージされている。
【０００７】メモリサイクル（アクティブサイクル）が
始まると、ワード線ドライブ回路１５が、与えられたワ
ード線選択信号に従ってワード線１６を選択状態へ駆動
し、ワード線１６の電圧レベルが上昇する。応じてアク
セストランジスタ１１および１２が導通し、キャパシタ
１３および１４にそれぞれ格納された電荷がビット線６
および８にそれぞれ伝達される。ビット線５および７に
は、メモリセルは接続されていないため、これらのビッ
ト線５および７は、所定のプリチャージ電圧レベルを保
持する。
始まると、ワード線ドライブ回路１５が、与えられたワ
ード線選択信号に従ってワード線１６を選択状態へ駆動
し、ワード線１６の電圧レベルが上昇する。応じてアク
セストランジスタ１１および１２が導通し、キャパシタ
１３および１４にそれぞれ格納された電荷がビット線６
および８にそれぞれ伝達される。ビット線５および７に
は、メモリセルは接続されていないため、これらのビッ
ト線５および７は、所定のプリチャージ電圧レベルを保
持する。
【０００８】ビット線６および８の電圧レベルがメモリ
セル９および１０から読出された電荷に従って変化する
と、次いでセンスアンプ３および４が活性化され、ビッ
ト線対５および６ならびに７および８の電圧を差動増幅
しかつラッチする。このセンスアンプ回路３および４の
センス動作により、ビット線６および８は、それぞれメ
モリセル９および１０の記憶データに従って、電源電圧
または接地電圧レベルに駆動される。
セル９および１０から読出された電荷に従って変化する
と、次いでセンスアンプ３および４が活性化され、ビッ
ト線対５および６ならびに７および８の電圧を差動増幅
しかつラッチする。このセンスアンプ回路３および４の
センス動作により、ビット線６および８は、それぞれメ
モリセル９および１０の記憶データに従って、電源電圧
または接地電圧レベルに駆動される。
【０００９】ワード線１６は、ポリシリコン層で形成さ
れ、アクセストランジスタ１１および１２のコントロー
ルゲートと一体的に形成される。半導体記憶装置の記憶
容量が増大すると、メモリアレイ１のサイズが応じて大
きくなる。このメモリアレイの面積増加に伴って、ワー
ド線１６の長さが長くなり、またそれに接続されるメモ
リセルの数も増加すると、ワード線１６の配線抵抗およ
び寄生容量が大きくなる。特に、ポリシリコン層は抵抗
値が比較的高いため、このワード線１６の配線抵抗およ
び寄生容量によるＲＣ時定数が大きくなる。このため、
ワード線１６が選択されたとき、このワード線１６の電
圧が上昇する速度が遅くなり、メモリセルのデータの読
出が遅れ、応じてセンスアンプ３および４の活性化タイ
ミングが遅くなり、高速アクセス実現することができな
くなるという問題が生じる。このような問題点を解決す
るために、ワード線１６の長さを短くするとともに、ワ
ード線に接続されるメモリセルの数を低減するために、
メインワード線／サブワード線という階層ワード線構成
が用いられる。
れ、アクセストランジスタ１１および１２のコントロー
ルゲートと一体的に形成される。半導体記憶装置の記憶
容量が増大すると、メモリアレイ１のサイズが応じて大
きくなる。このメモリアレイの面積増加に伴って、ワー
ド線１６の長さが長くなり、またそれに接続されるメモ
リセルの数も増加すると、ワード線１６の配線抵抗およ
び寄生容量が大きくなる。特に、ポリシリコン層は抵抗
値が比較的高いため、このワード線１６の配線抵抗およ
び寄生容量によるＲＣ時定数が大きくなる。このため、
ワード線１６が選択されたとき、このワード線１６の電
圧が上昇する速度が遅くなり、メモリセルのデータの読
出が遅れ、応じてセンスアンプ３および４の活性化タイ
ミングが遅くなり、高速アクセス実現することができな
くなるという問題が生じる。このような問題点を解決す
るために、ワード線１６の長さを短くするとともに、ワ
ード線に接続されるメモリセルの数を低減するために、
メインワード線／サブワード線という階層ワード線構成
が用いられる。
【００１０】図１６は、従来の階層ワード線構成の半導
体記憶装置のアレイ部の構成を概略的に示す図である。
図１６において、メモリアレイ１が、２つのサブアレイ
１６および１７に分割される。メモリサブアレイ１６お
よび１７はそれぞれ行列状に配列される複数のメモリセ
ルと、各行に対応して配置され、各々に対応の行のメモ
リセルが接続されるサブワード線と、各列に対応して配
置され各々に対応の列のメモリセルが接続されるビット
線対を含む。メモリサブアレイ１６に含まれるサブワー
ド線２５および２７とビット線対３２および３３と、メ
モリサブアレイ１７に含まれるビット線３４および３５
を代表的に示す。
体記憶装置のアレイ部の構成を概略的に示す図である。
図１６において、メモリアレイ１が、２つのサブアレイ
１６および１７に分割される。メモリサブアレイ１６お
よび１７はそれぞれ行列状に配列される複数のメモリセ
ルと、各行に対応して配置され、各々に対応の行のメモ
リセルが接続されるサブワード線と、各列に対応して配
置され各々に対応の列のメモリセルが接続されるビット
線対を含む。メモリサブアレイ１６に含まれるサブワー
ド線２５および２７とビット線対３２および３３と、メ
モリサブアレイ１７に含まれるビット線３４および３５
を代表的に示す。
【００１１】サブワード線２５とビット線３３の交差部
にメモリセル３７が配置され、ビット線３２とサブワー
ド線２７の交差部に対応してメモリセル３６が配置され
る。メモリセル３６は、キャパシタ４４と、アクセスト
ランジスタ４０を含み、メモリセル３７は、キャパシタ
４５とアクセストランジスタ４１を含む。メモリサブア
レイ１７においては、ビット線３４とサブワード線２８
の交差部に対応してメモリセル３８が配置され、サブワ
ード線２６とビット線３５の交差部に対応してメモリセ
ル３９が配置される。メモリセル３８は、キャパシタ４
６とアクセストランジスタ４２とを含み、メモリセル３
９は、キャパシタ４７とアクセストランジスタ４３を含
む。
にメモリセル３７が配置され、ビット線３２とサブワー
ド線２７の交差部に対応してメモリセル３６が配置され
る。メモリセル３６は、キャパシタ４４と、アクセスト
ランジスタ４０を含み、メモリセル３７は、キャパシタ
４５とアクセストランジスタ４１を含む。メモリサブア
レイ１７においては、ビット線３４とサブワード線２８
の交差部に対応してメモリセル３８が配置され、サブワ
ード線２６とビット線３５の交差部に対応してメモリセ
ル３９が配置される。メモリセル３８は、キャパシタ４
６とアクセストランジスタ４２とを含み、メモリセル３
９は、キャパシタ４７とアクセストランジスタ４３を含
む。
【００１２】これらのサブワード線２５〜２８に共通
に、メモリサブアレイ１６および１７上にわたって行方
向に延在してメインワード線２５が配置される。このメ
インワード線２４は、ワードドライバ１５に含まれるメ
インワード線ドライブ回路２１からのメインワード線駆
動信号に従って選択状態へ駆動される。
に、メモリサブアレイ１６および１７上にわたって行方
向に延在してメインワード線２５が配置される。このメ
インワード線２４は、ワードドライバ１５に含まれるメ
インワード線ドライブ回路２１からのメインワード線駆
動信号に従って選択状態へ駆動される。
【００１３】サブワード線を選択状態へ駆動するため
に、サブワード線ドライバ１８、１９および２０が配置
される。メモリサブアレイ１６の一方側に配置されるサ
ブワード線ドライバ１８は、メモリサブアレイ１６に含
まれる１つおきのワード線に接続されるサブワード線デ
コード回路を含む。図１６においては、サブワード線２
７に対応して設けられるサブワード線ドライブ回路２９
を代表的に示す。このサブワード線ドライブ回路２９
は、サブワード線デコード信号ＳＤ０とメインワード線
２４上の信号電位に従ってサブワード線２７を選択状態
へ駆動する。メモリサブアレイ１７の外側に配置される
サブワード線ドライバ２０は、メモリサブアレイ７１の
１つおきのサブワード線（たとえば偶数行）に対応して
設けられるサブワード線ドライブ回路を含む。図１６に
おいては、サブワード線２８に対応して設けられるサブ
ワード線ドライブ回路３１を示す。このサブワード線ド
ライブ回路３１は、メインワード線２４上の信号電位と
サブワード線デコード信号ＳＤ０とに従ってサブワード
線２８を選択状態へ駆動する。
に、サブワード線ドライバ１８、１９および２０が配置
される。メモリサブアレイ１６の一方側に配置されるサ
ブワード線ドライバ１８は、メモリサブアレイ１６に含
まれる１つおきのワード線に接続されるサブワード線デ
コード回路を含む。図１６においては、サブワード線２
７に対応して設けられるサブワード線ドライブ回路２９
を代表的に示す。このサブワード線ドライブ回路２９
は、サブワード線デコード信号ＳＤ０とメインワード線
２４上の信号電位に従ってサブワード線２７を選択状態
へ駆動する。メモリサブアレイ１７の外側に配置される
サブワード線ドライバ２０は、メモリサブアレイ７１の
１つおきのサブワード線（たとえば偶数行）に対応して
設けられるサブワード線ドライブ回路を含む。図１６に
おいては、サブワード線２８に対応して設けられるサブ
ワード線ドライブ回路３１を示す。このサブワード線ド
ライブ回路３１は、メインワード線２４上の信号電位と
サブワード線デコード信号ＳＤ０とに従ってサブワード
線２８を選択状態へ駆動する。
【００１４】メモリサブアレイ１６および１７の間に配
置されるサブワード線ドライバ１９は、メモリサブアレ
イ１６および１７の残りのサブワード線に対して設けら
れるサブワード線ドライブ回路を含む。図１６において
は、サブワード線２５および２６に対して共通に設けら
れ、メインワード線２４上の信号とサブワード線デコー
ド信号ＳＤ１とに従ってこれらのサブワード線２５およ
び２６を選択状態へ駆動するサブワード線ドライブ回路
３０を示す。
置されるサブワード線ドライバ１９は、メモリサブアレ
イ１６および１７の残りのサブワード線に対して設けら
れるサブワード線ドライブ回路を含む。図１６において
は、サブワード線２５および２６に対して共通に設けら
れ、メインワード線２４上の信号とサブワード線デコー
ド信号ＳＤ１とに従ってこれらのサブワード線２５およ
び２６を選択状態へ駆動するサブワード線ドライブ回路
３０を示す。
【００１５】サブワード線デコード信号ＳＤ０およびＳ
Ｄ１は、１つのメインワード線２４に対して設けられる
複数のサブワード線のうち、１つのサブワード線を指定
する。したがってこの図１６に示す構成においては、１
つのメインワード線に対し各メモリサブアレイにおいて
２つのサブワード線が設けられているため、メインワー
ド線選択時に一方のサブワード線が指定される。次に動
作について説明する。
Ｄ１は、１つのメインワード線２４に対して設けられる
複数のサブワード線のうち、１つのサブワード線を指定
する。したがってこの図１６に示す構成においては、１
つのメインワード線に対し各メモリサブアレイにおいて
２つのサブワード線が設けられているため、メインワー
ド線選択時に一方のサブワード線が指定される。次に動
作について説明する。
【００１６】今、サブワード線デコード信号ＳＤ０が選
択状態のＨレベルであり、メインワード線２４が選択状
態へ駆動される場合を考える、サブワード線ドライブ回
路２９が対応のサブワード線２７を選択状態へ駆動す
る。またメモリサブアレイ１７においても、サブワード
線ドライブ回路３１が対応のサブワード線２８を選択状
態へ駆動する。これにより、メモリセル３６および３８
の記憶データがそれぞれ対応のビット線３２および３４
上に読出される。この後センスアンプ２２および２３が
活性化され、ビット線３２および３４上に読出されたデ
ータに従ってビット線３２、３３、３４および３５の電
圧レベルを電源電圧または接地電圧レベルへ駆動する。
択状態のＨレベルであり、メインワード線２４が選択状
態へ駆動される場合を考える、サブワード線ドライブ回
路２９が対応のサブワード線２７を選択状態へ駆動す
る。またメモリサブアレイ１７においても、サブワード
線ドライブ回路３１が対応のサブワード線２８を選択状
態へ駆動する。これにより、メモリセル３６および３８
の記憶データがそれぞれ対応のビット線３２および３４
上に読出される。この後センスアンプ２２および２３が
活性化され、ビット線３２および３４上に読出されたデ
ータに従ってビット線３２、３３、３４および３５の電
圧レベルを電源電圧または接地電圧レベルへ駆動する。
【００１７】サブワード線デコード信号ＳＤ１が選択状
態のときには、メインワード線２４の電圧レベルが上昇
すると、サブワード線ドライブ回路３０がサブワード線
２５および２６を選択状態へ駆動する。これにより、メ
モリセル３７および３９の記憶データに従ってビット線
３３および３５の電位が変化し、この電位変化がセンス
アンプ２２および３により検知されかつ増幅されてラッ
チされる。
態のときには、メインワード線２４の電圧レベルが上昇
すると、サブワード線ドライブ回路３０がサブワード線
２５および２６を選択状態へ駆動する。これにより、メ
モリセル３７および３９の記憶データに従ってビット線
３３および３５の電位が変化し、この電位変化がセンス
アンプ２２および３により検知されかつ増幅されてラッ
チされる。
【００１８】サブワード線２５〜２８の各々は、アクセ
ストランジスタのコントロールゲートと一体的に形成さ
れており、ポリシリコン層で形成される。一方、メイン
ワード線２４は、低抵抗のアルミニウム配線層で形成さ
れる。したがって、このメインワード線ドライブ回路２
１は、メインワード線２４の電圧レベルを高速で変化さ
せ、ワード線駆動信号の伝播遅延を低減する。メモリサ
ブアレイ１６および１７それぞれにおいてサブワード線
が選択される。サブワード線２５〜２８の長さは、図１
５に示す構成に比べて１／２となり、その配線抵抗およ
び寄生容量は小さく（接続されるメモリセルの数も少な
い）、サブワード線は高速で選択状態へ駆動される。こ
のメインワード線／サブワード線の階層構造により、ワ
ード線における信号伝播遅延を低減して高速で選択行を
選択状態へ駆動してメモリセルデータのビット線上への
読出を行なうことができる。
ストランジスタのコントロールゲートと一体的に形成さ
れており、ポリシリコン層で形成される。一方、メイン
ワード線２４は、低抵抗のアルミニウム配線層で形成さ
れる。したがって、このメインワード線ドライブ回路２
１は、メインワード線２４の電圧レベルを高速で変化さ
せ、ワード線駆動信号の伝播遅延を低減する。メモリサ
ブアレイ１６および１７それぞれにおいてサブワード線
が選択される。サブワード線２５〜２８の長さは、図１
５に示す構成に比べて１／２となり、その配線抵抗およ
び寄生容量は小さく（接続されるメモリセルの数も少な
い）、サブワード線は高速で選択状態へ駆動される。こ
のメインワード線／サブワード線の階層構造により、ワ
ード線における信号伝播遅延を低減して高速で選択行を
選択状態へ駆動してメモリセルデータのビット線上への
読出を行なうことができる。
【００１９】
【発明が解決しようとする課題】図１７は、図１６に示
すサブワード線ドライブ回路の構成を示す図である。図
１７においては、メインワード線ＭＷＬとサブワード線
ＳＷＬに対して設けられたサブワード線ドライブ回路の
構成を示す。図１７において、サブワード線ドライブ回
路は、メインワード線ＭＷＬ上の信号電位に応答して導
通し、サブワード線デコード信号ＳＤをサブワード線Ｓ
ＷＬへ伝達するｐチャネルＭＯＳトランジスタＰＱと、
メインワード線ＭＷＬの信号電位に応答して導通し、サ
ブワード線ＳＷＬへ接地電圧ＶＳＳを伝達するｎチャネ
ルＭＯＳトランジスタＮＱ１と、補のサブワード線デコ
ード信号ＺＳＤに応答して導通し、サブワード線ＳＷＬ
へ接地電圧を伝達するｎチャネルＭＯＳトランジスタＮ
Ｑ２を含む。メインワード線ＭＷＬは、ワード線ドライ
ブ回路ＷＤＲにより、選択時接地電圧ＶＳＳ（０Ｖ）レ
ベルに駆動され、非選択時昇圧電圧ＶＰＰレベルに駆動
される。サブワード線デコード信号ＳＤは、接地電圧と
昇圧電圧ＶＰＰの間の振幅を有し、一方、補のサブワー
ド線デコード信号ＺＳＤは、接地電圧と内部電源電圧Ｖ
ＤＤの間の振幅を有する。次に動作について簡単に説明
する。
すサブワード線ドライブ回路の構成を示す図である。図
１７においては、メインワード線ＭＷＬとサブワード線
ＳＷＬに対して設けられたサブワード線ドライブ回路の
構成を示す。図１７において、サブワード線ドライブ回
路は、メインワード線ＭＷＬ上の信号電位に応答して導
通し、サブワード線デコード信号ＳＤをサブワード線Ｓ
ＷＬへ伝達するｐチャネルＭＯＳトランジスタＰＱと、
メインワード線ＭＷＬの信号電位に応答して導通し、サ
ブワード線ＳＷＬへ接地電圧ＶＳＳを伝達するｎチャネ
ルＭＯＳトランジスタＮＱ１と、補のサブワード線デコ
ード信号ＺＳＤに応答して導通し、サブワード線ＳＷＬ
へ接地電圧を伝達するｎチャネルＭＯＳトランジスタＮ
Ｑ２を含む。メインワード線ＭＷＬは、ワード線ドライ
ブ回路ＷＤＲにより、選択時接地電圧ＶＳＳ（０Ｖ）レ
ベルに駆動され、非選択時昇圧電圧ＶＰＰレベルに駆動
される。サブワード線デコード信号ＳＤは、接地電圧と
昇圧電圧ＶＰＰの間の振幅を有し、一方、補のサブワー
ド線デコード信号ＺＳＤは、接地電圧と内部電源電圧Ｖ
ＤＤの間の振幅を有する。次に動作について簡単に説明
する。
【００２０】メインワード線ＭＷＬが非選択状態のとき
には、メインワード線ＭＷＬは、メインワード線ドライ
ブ回路ＷＤＲにより、昇圧電圧ＶＰＰに保持される。こ
れにより、ＭＯＳトランジスタＮＱ１が導通し、一方、
ＭＯＳトランジスタＰＱが非導通状態となり、サブワー
ド線ＳＷＬは、接地電圧レベルに保持される。
には、メインワード線ＭＷＬは、メインワード線ドライ
ブ回路ＷＤＲにより、昇圧電圧ＶＰＰに保持される。こ
れにより、ＭＯＳトランジスタＮＱ１が導通し、一方、
ＭＯＳトランジスタＰＱが非導通状態となり、サブワー
ド線ＳＷＬは、接地電圧レベルに保持される。
【００２１】メインワード線ＭＷＬが選択されると、メ
インワード線ドライブ回路ＷＤＲは、このメインワード
線ＭＷＬを、接地電圧レベルへ駆動する。これにより、
ＭＯＳトランジスタＮＱ１が非導通状態、ＭＯＳトラン
ジスタＰＱが導通状態となり、サブワード線ＳＷＬに
は、サブワード線デコード信号ＳＤが伝達される。この
サブワード線デコード信号ＳＤが接地電圧レベルであれ
ば、サブワード線ＳＷＬは非選択状態に保持される。こ
のとき、補のサブワード線デコード信号ＺＳＤが電源電
圧レベルのＨレベルにあり、非選択サブワード線ＳＷＬ
を、確実に接地電圧レベルに保持する。一方、サブワー
ド線デコード信号ＳＤが昇圧電圧ＶＰＰレベルのＨレベ
ルになると、サブワード線ＳＷＬは昇圧電圧ＶＰＰレベ
ルに駆動される。このとき、補のサブワード線デコード
信号ＺＳＤは、接地電圧レベルであり、ＭＯＳトランジ
スタＮＱ２は非導通状態となる。これにより、選択サブ
ワード線ＳＷＬは、昇圧電圧ＶＰＰレベルに駆動され
る。
インワード線ドライブ回路ＷＤＲは、このメインワード
線ＭＷＬを、接地電圧レベルへ駆動する。これにより、
ＭＯＳトランジスタＮＱ１が非導通状態、ＭＯＳトラン
ジスタＰＱが導通状態となり、サブワード線ＳＷＬに
は、サブワード線デコード信号ＳＤが伝達される。この
サブワード線デコード信号ＳＤが接地電圧レベルであれ
ば、サブワード線ＳＷＬは非選択状態に保持される。こ
のとき、補のサブワード線デコード信号ＺＳＤが電源電
圧レベルのＨレベルにあり、非選択サブワード線ＳＷＬ
を、確実に接地電圧レベルに保持する。一方、サブワー
ド線デコード信号ＳＤが昇圧電圧ＶＰＰレベルのＨレベ
ルになると、サブワード線ＳＷＬは昇圧電圧ＶＰＰレベ
ルに駆動される。このとき、補のサブワード線デコード
信号ＺＳＤは、接地電圧レベルであり、ＭＯＳトランジ
スタＮＱ２は非導通状態となる。これにより、選択サブ
ワード線ＳＷＬは、昇圧電圧ＶＰＰレベルに駆動され
る。
【００２２】ｎチャネルＭＯＳトランジスタＮＱ２を用
いるのは、以下の理由による。メインワード線ＭＷＬが
選択状態にあり、ｐチャネルＭＯＳトランジスタＰＱが
導通したとき、サブワード線デコード信号ＳＤがサブワ
ード線ＳＷＬ上に伝達される。このサブワード線デコー
ド信号ＳＤが接地電圧レベルのとき、ＭＯＳトランジス
タＰＱがゲートおよびソースが同一電圧レベルとなり、
非導通状態となる。ＭＯＳトランジスタＮＱ２が設けら
れていない場合、サブワード線ＳＷＬがフローティング
状態となり、ノイズまたは容量結合によりその電位が浮
き上がる。このとき、ＭＯＳトランジスタＰＱのしきい
値電圧の絶対値以上にサブワード線ＳＷＬの電位が上昇
したときでないと、ＭＯＳトランジスタＰＱは導通しな
い。このようなサブワード線ＳＷＬがフローティング状
態となるのを防止するために、ＭＯＳトランジスタＮＱ
２が設けられる。したがって、この図１７に示す構成に
おいては、サブワード線ドライブ回路は、３つのＭＯＳ
トランジスタを必要とし、その占有面積が増加するとい
う問題が生じる。また、ＭＯＳトランジスタＮＱ２を導
通／非導通を制御するために、補のサブワード線デコー
ド信号ＺＳＤを用いる必要がある。したがって、サブワ
ード線デコード信号は相補信号となり、これらの信号を
各サブワード線ドライブ回路へ伝達するための配線占有
面積および消費電力が増加するという問題が生じる。
いるのは、以下の理由による。メインワード線ＭＷＬが
選択状態にあり、ｐチャネルＭＯＳトランジスタＰＱが
導通したとき、サブワード線デコード信号ＳＤがサブワ
ード線ＳＷＬ上に伝達される。このサブワード線デコー
ド信号ＳＤが接地電圧レベルのとき、ＭＯＳトランジス
タＰＱがゲートおよびソースが同一電圧レベルとなり、
非導通状態となる。ＭＯＳトランジスタＮＱ２が設けら
れていない場合、サブワード線ＳＷＬがフローティング
状態となり、ノイズまたは容量結合によりその電位が浮
き上がる。このとき、ＭＯＳトランジスタＰＱのしきい
値電圧の絶対値以上にサブワード線ＳＷＬの電位が上昇
したときでないと、ＭＯＳトランジスタＰＱは導通しな
い。このようなサブワード線ＳＷＬがフローティング状
態となるのを防止するために、ＭＯＳトランジスタＮＱ
２が設けられる。したがって、この図１７に示す構成に
おいては、サブワード線ドライブ回路は、３つのＭＯＳ
トランジスタを必要とし、その占有面積が増加するとい
う問題が生じる。また、ＭＯＳトランジスタＮＱ２を導
通／非導通を制御するために、補のサブワード線デコー
ド信号ＺＳＤを用いる必要がある。したがって、サブワ
ード線デコード信号は相補信号となり、これらの信号を
各サブワード線ドライブ回路へ伝達するための配線占有
面積および消費電力が増加するという問題が生じる。
【００２３】図１８は、サブワード線デコード信号の配
置を概略的に示す図である。図１８において、サブワー
ド線デコード信号ＳＤおよびＺＳＤは、サブワード線デ
コーダ５０により生成される。サブワード線デコーダ５
０は、選択サブワード線が偶数行に配置されるか奇数行
に配置されるかを特定のアドレス信号ビットにより判定
して、その判定結果に従ってサブワード線デコード信号
を生成する。このサブワード線デコーダ５０からのサブ
ワード線デコード信号ＳＤおよびＺＳＤは、メモリサブ
アレイ１６および１７外部に延在して配置される相補信
号線５１上に伝達される。この相補信号線５１に対し、
サブワード線ドライバ１８、１９、および２０それぞれ
に対応して配置されるサブワード線デコード信号伝達線
５２ａ、５２ｂおよび５２ｃが接続される。これらのサ
ブワード線デコード信号伝達線５２ａ〜５２ｃは、それ
ぞれ対応のサブワード線ドライバに含まれるサブワード
線ドライブ回路に接続される。サブワード線デコード信
号伝達線５２ａ〜５２ｃは、メモリサブアレイ１６およ
び１７の列方向に沿って延在して配置される。したがっ
て、このサブワード線デコード信号伝達線５２ａ〜５２
ｃの長さが長くなり、高速でサブワード線デコード信号
を変化させることができなくなり、また長い信号線を駆
動するために消費電力も大きくなるという問題が生じ
る。
置を概略的に示す図である。図１８において、サブワー
ド線デコード信号ＳＤおよびＺＳＤは、サブワード線デ
コーダ５０により生成される。サブワード線デコーダ５
０は、選択サブワード線が偶数行に配置されるか奇数行
に配置されるかを特定のアドレス信号ビットにより判定
して、その判定結果に従ってサブワード線デコード信号
を生成する。このサブワード線デコーダ５０からのサブ
ワード線デコード信号ＳＤおよびＺＳＤは、メモリサブ
アレイ１６および１７外部に延在して配置される相補信
号線５１上に伝達される。この相補信号線５１に対し、
サブワード線ドライバ１８、１９、および２０それぞれ
に対応して配置されるサブワード線デコード信号伝達線
５２ａ、５２ｂおよび５２ｃが接続される。これらのサ
ブワード線デコード信号伝達線５２ａ〜５２ｃは、それ
ぞれ対応のサブワード線ドライバに含まれるサブワード
線ドライブ回路に接続される。サブワード線デコード信
号伝達線５２ａ〜５２ｃは、メモリサブアレイ１６およ
び１７の列方向に沿って延在して配置される。したがっ
て、このサブワード線デコード信号伝達線５２ａ〜５２
ｃの長さが長くなり、高速でサブワード線デコード信号
を変化させることができなくなり、また長い信号線を駆
動するために消費電力も大きくなるという問題が生じ
る。
【００２４】それゆえ、この発明の目的は、低占有面積
かつ低消費電力の少なくとも一方を実現する半導体記憶
装置およびワード線ドライブ回路を提供することであ
る。
かつ低消費電力の少なくとも一方を実現する半導体記憶
装置およびワード線ドライブ回路を提供することであ
る。
【００２５】
【課題を解決するための手段】請求項１に係るワード線
駆動回路は、第１のノードとワード線との間に接続さ
れ、導通時第１のノード上の電圧をワード線上に伝達す
るための第１の絶縁ゲート型電界効果トランジスタと、
第２のノードとワード線との間に接続され、導通時第２
のノード上の電圧をワード線上に伝達するための第２の
絶縁ゲート型電界効果トランジスタを備える。第２のノ
ードへは、第２の絶縁ゲート型電界効果トランジスタの
非導通時のソース−ドレイン間抵抗が第１の絶縁ゲート
型電界効果トランジスタの非導通時のソース−ドレイン
間抵抗よりも小さくなる一定の電圧が供給される。この
請求項１に係る発明は、さらに、アドレス信号に従って
第１および第２の絶縁ゲート型電界効果トランジスタの
導通／非導通を制御するための手段を備える。
駆動回路は、第１のノードとワード線との間に接続さ
れ、導通時第１のノード上の電圧をワード線上に伝達す
るための第１の絶縁ゲート型電界効果トランジスタと、
第２のノードとワード線との間に接続され、導通時第２
のノード上の電圧をワード線上に伝達するための第２の
絶縁ゲート型電界効果トランジスタを備える。第２のノ
ードへは、第２の絶縁ゲート型電界効果トランジスタの
非導通時のソース−ドレイン間抵抗が第１の絶縁ゲート
型電界効果トランジスタの非導通時のソース−ドレイン
間抵抗よりも小さくなる一定の電圧が供給される。この
請求項１に係る発明は、さらに、アドレス信号に従って
第１および第２の絶縁ゲート型電界効果トランジスタの
導通／非導通を制御するための手段を備える。
【００２６】請求項２に係る発明は、所定数のワード線
の組のうちの１つを指定するワード線デコード信号を受
ける第１のノードとワード線との間に接続され、導通時
第１のノード上の信号をワード線上に伝達する第１の絶
縁ゲート型電界効果トランジスタと、ワード線と一定の
基準電圧を受ける第２のノードとの間に接続され、ワー
ド線サブデコード信号と相補な信号に応答して導通し、
導通時第２のノード上の基準電圧をワード線上に伝達す
る第２の絶縁ゲート型電界効果トランジスタとを備え
る。基準電圧の極性はワード線サブデコード信号の電圧
極性と異なる。
の組のうちの１つを指定するワード線デコード信号を受
ける第１のノードとワード線との間に接続され、導通時
第１のノード上の信号をワード線上に伝達する第１の絶
縁ゲート型電界効果トランジスタと、ワード線と一定の
基準電圧を受ける第２のノードとの間に接続され、ワー
ド線サブデコード信号と相補な信号に応答して導通し、
導通時第２のノード上の基準電圧をワード線上に伝達す
る第２の絶縁ゲート型電界効果トランジスタとを備え
る。基準電圧の極性はワード線サブデコード信号の電圧
極性と異なる。
【００２７】この請求項２に係る発明は、さらに、アド
レス信号に従ってワード線サブデコード信号を生成しか
つ第１の絶縁ゲート型電界効果トランジスタを選択的に
導通させるための手段を備える。
レス信号に従ってワード線サブデコード信号を生成しか
つ第１の絶縁ゲート型電界効果トランジスタを選択的に
導通させるための手段を備える。
【００２８】請求項３に係る発明は、各々が行列状に配
列される複数のメモリセルを有する複数のメモリサブア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のサブワード線と、複数のメモ
リサブアレイに共通に設けられ、各々が各メモリサブア
レイの所定数のサブワード線に対応して設けられる複数
のメインワード線と、複数のメインワード線各々と各サ
ブワード線との間に設けられ、対応のサブワード線を選
択状態へ駆動するための複数のサブワード線ドライブ回
路を備える。これら複数のサブワード線ドライブ回路の
各々は、所定数のサブワード線のうちの１つを指定する
サブワード線デコード信号を対応のメインワード線上の
電圧に従って対応のサブワード線上に伝達する第１の絶
縁ゲート型電界効果トランジスタと、サブワード線デコ
ード信号と相補なデコード信号に応答して基準電圧を対
応のサブワード線上に伝達する第２の絶縁ゲート型電界
効果トランジスタとを備える。この基準電圧はサブワー
ド線デコード信号およびこれと相補なデコード信号と電
圧極性が異なる。
列される複数のメモリセルを有する複数のメモリサブア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のサブワード線と、複数のメモ
リサブアレイに共通に設けられ、各々が各メモリサブア
レイの所定数のサブワード線に対応して設けられる複数
のメインワード線と、複数のメインワード線各々と各サ
ブワード線との間に設けられ、対応のサブワード線を選
択状態へ駆動するための複数のサブワード線ドライブ回
路を備える。これら複数のサブワード線ドライブ回路の
各々は、所定数のサブワード線のうちの１つを指定する
サブワード線デコード信号を対応のメインワード線上の
電圧に従って対応のサブワード線上に伝達する第１の絶
縁ゲート型電界効果トランジスタと、サブワード線デコ
ード信号と相補なデコード信号に応答して基準電圧を対
応のサブワード線上に伝達する第２の絶縁ゲート型電界
効果トランジスタとを備える。この基準電圧はサブワー
ド線デコード信号およびこれと相補なデコード信号と電
圧極性が異なる。
【００２９】請求項４に係る発明は、各々が行列状に配
列される複数のメモリセルを有する複数のメモリサブア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のサブワード線と、複数のメモ
リサブアレイに共通に設けられ、各々が各サブアレイの
所定数のサブワード線に対応して設けられる複数のメイ
ンワード線と、これら複数のメインワード線各々と各サ
ブワード線との間に設けられ、対応のサブワード線を選
択状態へ駆動するための複数のサブワード線ドライブ回
路とを備える。各サブワード線ドライブ回路は、所定数
のサブワード線の１つを指定するサブワード線デコード
信号を対応のメインワード線上の電圧に従って対応のサ
ブワード線上に伝達するための第１の絶縁ゲート型電界
効果トランジスタと、対応のメインワード線上の電圧に
応答して第１の絶縁ゲート型電界効果トランジスタと相
補的に導通して基準電圧を対応のサブワード線上に伝達
する第２の絶縁ゲート型電界効果トランジスタとを備え
る。この基準電圧は、サブワード線デコード信号および
メインワード線上の電圧と電圧極性が異なる。
列される複数のメモリセルを有する複数のメモリサブア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のサブワード線と、複数のメモ
リサブアレイに共通に設けられ、各々が各サブアレイの
所定数のサブワード線に対応して設けられる複数のメイ
ンワード線と、これら複数のメインワード線各々と各サ
ブワード線との間に設けられ、対応のサブワード線を選
択状態へ駆動するための複数のサブワード線ドライブ回
路とを備える。各サブワード線ドライブ回路は、所定数
のサブワード線の１つを指定するサブワード線デコード
信号を対応のメインワード線上の電圧に従って対応のサ
ブワード線上に伝達するための第１の絶縁ゲート型電界
効果トランジスタと、対応のメインワード線上の電圧に
応答して第１の絶縁ゲート型電界効果トランジスタと相
補的に導通して基準電圧を対応のサブワード線上に伝達
する第２の絶縁ゲート型電界効果トランジスタとを備え
る。この基準電圧は、サブワード線デコード信号および
メインワード線上の電圧と電圧極性が異なる。
【００３０】請求項５に係る発明は、請求項３または４
の発明がさらに、メインワード線各々に対応して設けら
れ、第１のアドレス信号に従って対応のメインワード線
を選択状態へ駆動するための複数のメインワード線ドラ
イブ回路と、各メインワード線と平行にかつ同一配線層
にかつ各サブアレイ上にわたって形成され、各々がサブ
ワード線指定信号を伝達する複数の第１のサブワード線
デコード信号線と、複数の第１のサブワード線デコード
信号線と交差する方向に配設されかつ各々が複数の第１
のサブワード線デコード信号線の所定のデコード信号線
と接続され、複数のサブワード線ドライブ回路へ対応の
サブワード線指定信号を伝達する複数の第２のサブワー
ド線デコード信号線と、第２のアドレス信号に従って複
数の第１のサブワード線デコード信号線の１つを選択状
態へ駆動するサブワード線デコーダを備える。
の発明がさらに、メインワード線各々に対応して設けら
れ、第１のアドレス信号に従って対応のメインワード線
を選択状態へ駆動するための複数のメインワード線ドラ
イブ回路と、各メインワード線と平行にかつ同一配線層
にかつ各サブアレイ上にわたって形成され、各々がサブ
ワード線指定信号を伝達する複数の第１のサブワード線
デコード信号線と、複数の第１のサブワード線デコード
信号線と交差する方向に配設されかつ各々が複数の第１
のサブワード線デコード信号線の所定のデコード信号線
と接続され、複数のサブワード線ドライブ回路へ対応の
サブワード線指定信号を伝達する複数の第２のサブワー
ド線デコード信号線と、第２のアドレス信号に従って複
数の第１のサブワード線デコード信号線の１つを選択状
態へ駆動するサブワード線デコーダを備える。
【００３１】請求項６に係る発明は、各々が行列状に配
列される複数のメモリセルを有する複数のメモリサブア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のサブワード線と、複数のメモ
リサブアレイに共通に設けられ、各々が各メモリサブア
レイの所定数のサブワード線に対応して設けられる複数
のメインワード線と、これら複数のメインワード線と平
行にかつ同一配線層に形成され、所定数のサブワード線
のうち１つを指定するサブワード線デコード信号を伝達
するための複数の第１のサブワード線デコード信号線
と、第１のサブワード線デコード信号線と交差する方向
に配設されかつ各々が第１のサブワード線デコード信号
線の所定のものに接続される複数の第２のサブワード線
デコード信号線と、複数のメインワード線各々と各サブ
ワード線との間に設けられ、各々が対応のメインワード
線上の信号と第２のサブワード線デコード信号線上の信
号電位に従って対応のサブワード線を選択状態へ駆動す
るための複数のサブワード線ドライブ回路を含む。第１
のサブワード線デコード信号線は、複数のメモリサブア
レイ上にわたって延在して配置される。
列される複数のメモリセルを有する複数のメモリサブア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のサブワード線と、複数のメモ
リサブアレイに共通に設けられ、各々が各メモリサブア
レイの所定数のサブワード線に対応して設けられる複数
のメインワード線と、これら複数のメインワード線と平
行にかつ同一配線層に形成され、所定数のサブワード線
のうち１つを指定するサブワード線デコード信号を伝達
するための複数の第１のサブワード線デコード信号線
と、第１のサブワード線デコード信号線と交差する方向
に配設されかつ各々が第１のサブワード線デコード信号
線の所定のものに接続される複数の第２のサブワード線
デコード信号線と、複数のメインワード線各々と各サブ
ワード線との間に設けられ、各々が対応のメインワード
線上の信号と第２のサブワード線デコード信号線上の信
号電位に従って対応のサブワード線を選択状態へ駆動す
るための複数のサブワード線ドライブ回路を含む。第１
のサブワード線デコード信号線は、複数のメモリサブア
レイ上にわたって延在して配置される。
【００３２】請求項７に係る発明は、行列状に配列され
る複数のメモリセルを有するメモリアレイと、各行に対
応して配設され、各々に対応の行のメモリセルが接続す
る複数のワード線と、メモリセルアレイ内において各行
に対応して配置され、選択時対応のワード線を選択状態
へ駆動するためのワード線駆動回路と、各々が所定数の
ワード線の組に対応して設けられ、メモリセルアレイの
端部から複数のワード線駆動回路上にまでわたって行方
向に沿って延在して配置され、ワード線の組を指定する
信号を伝達するための複数の第１のワード線選択線と、
行方向に沿って複数の第１のワード線選択線と平行にか
つメモリセルアレイ端部からワード線ドライブ回路配置
領域上にわたって配設され、各々が所定数のワード線の
組のうちの１つのワード線を指定するワード線指定信号
を伝達するための複数の第２のワード線選択線と、列方
向に沿って配設され、各々が複数の第２のワード線選択
線の所定のものに接続され対応のワード線指定信号を複
数のワード線ドライブ回路に伝達するための複数の第３
のワード線選択線とを備える。ワード線ドライブ回路の
各々は、第１および第３のワード線選択線上の信号に従
って対応のワード線を選択状態へ駆動する。
る複数のメモリセルを有するメモリアレイと、各行に対
応して配設され、各々に対応の行のメモリセルが接続す
る複数のワード線と、メモリセルアレイ内において各行
に対応して配置され、選択時対応のワード線を選択状態
へ駆動するためのワード線駆動回路と、各々が所定数の
ワード線の組に対応して設けられ、メモリセルアレイの
端部から複数のワード線駆動回路上にまでわたって行方
向に沿って延在して配置され、ワード線の組を指定する
信号を伝達するための複数の第１のワード線選択線と、
行方向に沿って複数の第１のワード線選択線と平行にか
つメモリセルアレイ端部からワード線ドライブ回路配置
領域上にわたって配設され、各々が所定数のワード線の
組のうちの１つのワード線を指定するワード線指定信号
を伝達するための複数の第２のワード線選択線と、列方
向に沿って配設され、各々が複数の第２のワード線選択
線の所定のものに接続され対応のワード線指定信号を複
数のワード線ドライブ回路に伝達するための複数の第３
のワード線選択線とを備える。ワード線ドライブ回路の
各々は、第１および第３のワード線選択線上の信号に従
って対応のワード線を選択状態へ駆動する。
【００３３】ワード線ドライブ回路またはサブワード線
ドライブ回路を２個の絶縁ゲート型電界効果トランジス
タで構成することにより、回路占有面積を低減すること
ができる。また、第２の絶縁ゲート型電界効果トランジ
スタは、その基準電圧により非導通時弱いオン状態とす
ることにより、非選択ワード線がフローティング状態に
なるのを防止することができる。
ドライブ回路を２個の絶縁ゲート型電界効果トランジス
タで構成することにより、回路占有面積を低減すること
ができる。また、第２の絶縁ゲート型電界効果トランジ
スタは、その基準電圧により非導通時弱いオン状態とす
ることにより、非選択ワード線がフローティング状態に
なるのを防止することができる。
【００３４】また、２個の絶縁ゲート型電界効果トラン
ジスタでドライバを構成することにより、相補なワード
線指定信号（サブワード線デコード信号）を生成する必
要がなくなり、配線占有面積を低減することができまた
消費電力を低減することができる。
ジスタでドライバを構成することにより、相補なワード
線指定信号（サブワード線デコード信号）を生成する必
要がなくなり、配線占有面積を低減することができまた
消費電力を低減することができる。
【００３５】さらに、ワード線／メインワード線と平行
にサブワード線デコード信号（第２のワード線選択信号
線）をメモリサブアレイ上にわたって延在して配置する
ことにより、ワード線ドライブ回路へのワード線指定信
号を伝達するための信号線の配線長が短くなり、ワード
線指定信号を高速で変化させることができ、またこのワ
ード線指定信号伝達線を駆動するための消費電力を低減
することができる。
にサブワード線デコード信号（第２のワード線選択信号
線）をメモリサブアレイ上にわたって延在して配置する
ことにより、ワード線ドライブ回路へのワード線指定信
号を伝達するための信号線の配線長が短くなり、ワード
線指定信号を高速で変化させることができ、またこのワ
ード線指定信号伝達線を駆動するための消費電力を低減
することができる。
【００３６】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、この半導体記憶
装置は、４つのメモリセルアレイ１ａ、１ｂ、１ｃおよ
び１ｄを含む。メモリセルアレイ１ａ、１ｂ、１ｃおよ
び１ｄは、それぞれ、２つのメモリサブアレイに分割さ
れる。メモリセルアレイ１ａはメモリサブアレイ１６ａ
および１７ａに分割され、メモリセルアレイ１ｂは、メ
モリサブアレイ１６ｂおよび１７ｂに分割され、メモリ
セルアレイ１ｃは、メモリサブアレイ１６ｃおよび１７
ｃに分割される。メモリセルアレイ１ｄは、メモリサブ
アレイ１６ｄおよび１７ｄに分割される。メモリサブア
レイ１６ａ〜１６ｄおよび１７ａ〜１７ｄの各々は、一
例として２５６行に配設されるメモリセルを備える。す
なわち、メモリサブアレイ１６ａ〜１６ｄおよび１７ａ
〜１７ｄは、それぞれ、２５６本のサブワード線を含
む。
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、この半導体記憶
装置は、４つのメモリセルアレイ１ａ、１ｂ、１ｃおよ
び１ｄを含む。メモリセルアレイ１ａ、１ｂ、１ｃおよ
び１ｄは、それぞれ、２つのメモリサブアレイに分割さ
れる。メモリセルアレイ１ａはメモリサブアレイ１６ａ
および１７ａに分割され、メモリセルアレイ１ｂは、メ
モリサブアレイ１６ｂおよび１７ｂに分割され、メモリ
セルアレイ１ｃは、メモリサブアレイ１６ｃおよび１７
ｃに分割される。メモリセルアレイ１ｄは、メモリサブ
アレイ１６ｄおよび１７ｄに分割される。メモリサブア
レイ１６ａ〜１６ｄおよび１７ａ〜１７ｄの各々は、一
例として２５６行に配設されるメモリセルを備える。す
なわち、メモリサブアレイ１６ａ〜１６ｄおよび１７ａ
〜１７ｄは、それぞれ、２５６本のサブワード線を含
む。
【００３７】メモリセルアレイ１ａ〜１ｄに共通に、外
部から与えられるアドレス信号ビットＡ０〜Ａ７を受け
て、ロウプリデコード信号Ｘ０〜Ｘ１５を出力するロウ
プリデコーダ５２と、外部からのアドレス信号ビットＡ
８およびＡ９を受けてメモリセルアレイを特定するブロ
ック選択信号ＢＳ０〜ＢＳ３を出力するブロックデコー
ダ５４が設けられる。ロウプリデコーダ５２は、アドレ
ス信号ビットＡ０〜Ａ７を、２ビット単位でプリデコー
ドし、ロウプリデコード信号を出力する。ブロックデコ
ーダ５４は、アドレス信号ビットＡ８およびＡ９に従っ
てブロック選択信号ＢＳ０〜ＢＳ３の１つを活性状態
（選択状態）へ駆動し、１つのメモリセルアレイにおい
て行選択動作を活性化する。
部から与えられるアドレス信号ビットＡ０〜Ａ７を受け
て、ロウプリデコード信号Ｘ０〜Ｘ１５を出力するロウ
プリデコーダ５２と、外部からのアドレス信号ビットＡ
８およびＡ９を受けてメモリセルアレイを特定するブロ
ック選択信号ＢＳ０〜ＢＳ３を出力するブロックデコー
ダ５４が設けられる。ロウプリデコーダ５２は、アドレ
ス信号ビットＡ０〜Ａ７を、２ビット単位でプリデコー
ドし、ロウプリデコード信号を出力する。ブロックデコ
ーダ５４は、アドレス信号ビットＡ８およびＡ９に従っ
てブロック選択信号ＢＳ０〜ＢＳ３の１つを活性状態
（選択状態）へ駆動し、１つのメモリセルアレイにおい
て行選択動作を活性化する。
【００３８】ロウプリデコーダ５２からのロウプリデコ
ード信号Ｘ４〜Ｘ１５は、メモリセルアレイ１ａ〜１ｄ
それぞれに設けられるロウデコーダ５３ａ〜５３ｄへ与
えられる。ロウデコーダ５３ａ〜５３ｄは、ロウプリデ
コード信号Ｘ４〜Ｘ１５をデコードし、６４本のメイン
ワード線のうちの１つを指定する信号を出力する。残り
のロウプリデコード信号Ｘ０−Ｘ３（Ｘ０−３）は、メ
モリセルアレイ１ａ〜１ｄそれぞれに設けられるサブワ
ード線デコーダ５０ａ〜５０ｄへ与えられる。サブワー
ド線デコーダ５０ａは、このロウプリデコード信号Ｘ０
−Ｘ３を受け、対応のブロック選択信号が活性状態のと
きに活性化されてデコード動作を行ない、４本のサブワ
ード線の組のうちの１つのサブワード線を指定するサブ
ワード線デコード信号を対応のサブワード線デコード信
号線５１ａ〜５１ｄ上に伝達する。
ード信号Ｘ４〜Ｘ１５は、メモリセルアレイ１ａ〜１ｄ
それぞれに設けられるロウデコーダ５３ａ〜５３ｄへ与
えられる。ロウデコーダ５３ａ〜５３ｄは、ロウプリデ
コード信号Ｘ４〜Ｘ１５をデコードし、６４本のメイン
ワード線のうちの１つを指定する信号を出力する。残り
のロウプリデコード信号Ｘ０−Ｘ３（Ｘ０−３）は、メ
モリセルアレイ１ａ〜１ｄそれぞれに設けられるサブワ
ード線デコーダ５０ａ〜５０ｄへ与えられる。サブワー
ド線デコーダ５０ａは、このロウプリデコード信号Ｘ０
−Ｘ３を受け、対応のブロック選択信号が活性状態のと
きに活性化されてデコード動作を行ない、４本のサブワ
ード線の組のうちの１つのサブワード線を指定するサブ
ワード線デコード信号を対応のサブワード線デコード信
号線５１ａ〜５１ｄ上に伝達する。
【００３９】メモリセルアレイ１ａ〜１ｄにそれぞれ設
けられるメインワード線ドライバ１５ａ〜１５ｄの各々
は、対応のブロック選択信号ＢＳ０〜ＢＳ３の活性化時
に活性化され、対応のロウデコーダ５３ａ〜５３ｄから
のワード線指定信号に従って対応のメインワード線を選
択状態へ駆動する。
けられるメインワード線ドライバ１５ａ〜１５ｄの各々
は、対応のブロック選択信号ＢＳ０〜ＢＳ３の活性化時
に活性化され、対応のロウデコーダ５３ａ〜５３ｄから
のワード線指定信号に従って対応のメインワード線を選
択状態へ駆動する。
【００４０】メモリセルアレイ１ａにおいて、メモリサ
ブアレイ１６ａのたとえば偶数行のサブワード線選択を
選択するためのサブワード線ドライバ１８ａ、メモリサ
ブアレイ１６ａおよび１７ａのたとえば奇数行のサブワ
ード線を選択するためのサブワード線トランジスタ１９
ａおよびメモリサブアレイ１７ａのたとえば偶数行のサ
ブワード線を選択するためのサブワード線ドライブ２０
ａが設けられる。これらのサブワード線ドライブ１８
ａ、１９ａ、および２０ａは、対応のサブワード線デコ
ーダ５０ａから信号線５１ａを介して与えられるサブワ
ード線デコード信号を受ける。メモリセルアレイ１ｂ〜
１ｄそれぞれにおいても、サブワード線ドライバ１８ｂ
〜１８ｄ、１９ｂ〜１９ｄおよび２０ｂ〜２０ｄが配置
され、対応のサブワード線デコーダ５０ｂ〜５０ｄから
のサブワード線デコード信号を受ける。
ブアレイ１６ａのたとえば偶数行のサブワード線選択を
選択するためのサブワード線ドライバ１８ａ、メモリサ
ブアレイ１６ａおよび１７ａのたとえば奇数行のサブワ
ード線を選択するためのサブワード線トランジスタ１９
ａおよびメモリサブアレイ１７ａのたとえば偶数行のサ
ブワード線を選択するためのサブワード線ドライブ２０
ａが設けられる。これらのサブワード線ドライブ１８
ａ、１９ａ、および２０ａは、対応のサブワード線デコ
ーダ５０ａから信号線５１ａを介して与えられるサブワ
ード線デコード信号を受ける。メモリセルアレイ１ｂ〜
１ｄそれぞれにおいても、サブワード線ドライバ１８ｂ
〜１８ｄ、１９ｂ〜１９ｄおよび２０ｂ〜２０ｄが配置
され、対応のサブワード線デコーダ５０ｂ〜５０ｄから
のサブワード線デコード信号を受ける。
【００４１】サブワード線デコーダ５０ａ〜５０ｄはロ
ウプリデコーダ５２からのプリデコード信号Ｘ０〜Ｘ３
に従って、４つのサブワード線の組のうちの１つのサブ
ワード線を指定するサブワード線デコード信号を出力す
る。したがって、メインワード線が選択されたとき、こ
のメインワード線に対応して配置される４本のサブワー
ド線のうち１つがサブワード線デコーダ５０ａ〜５０ｄ
それぞれからのサブワード線デコード信号に従って指定
される。サブワード線ドライバ１８ａ〜１８ｄ、１９ａ
〜１９ｄ、および２０ａ〜２０ｄは、それぞれ対応のサ
ブワード線をサブワード線デコード信号とメインワード
線上の信号に従って対応のサブワード線を選択状態へ駆
動するサブワード線駆動回路を含む（この構成について
は後に説明する）。さらに非選択サブワード線へ伝達す
る負電圧ＶＮＷを発生する負電圧発生回路７５が設けら
れる。
ウプリデコーダ５２からのプリデコード信号Ｘ０〜Ｘ３
に従って、４つのサブワード線の組のうちの１つのサブ
ワード線を指定するサブワード線デコード信号を出力す
る。したがって、メインワード線が選択されたとき、こ
のメインワード線に対応して配置される４本のサブワー
ド線のうち１つがサブワード線デコーダ５０ａ〜５０ｄ
それぞれからのサブワード線デコード信号に従って指定
される。サブワード線ドライバ１８ａ〜１８ｄ、１９ａ
〜１９ｄ、および２０ａ〜２０ｄは、それぞれ対応のサ
ブワード線をサブワード線デコード信号とメインワード
線上の信号に従って対応のサブワード線を選択状態へ駆
動するサブワード線駆動回路を含む（この構成について
は後に説明する）。さらに非選択サブワード線へ伝達す
る負電圧ＶＮＷを発生する負電圧発生回路７５が設けら
れる。
【００４２】この図１に示す構成においては、ブロック
デコーダ５４から出力されるブロック選択信号ＢＳ０〜
ＢＳ３が指定するメモリセルアレイにおいて行選択動作
が行なわれる。次に各部の構成について説明する。
デコーダ５４から出力されるブロック選択信号ＢＳ０〜
ＢＳ３が指定するメモリセルアレイにおいて行選択動作
が行なわれる。次に各部の構成について説明する。
【００４３】［プリデコーダの構成］図２（Ａ）は、ア
ドレス信号Ａ０〜Ａ９とロウプリデコード信号Ｘ０〜Ｘ
１５およびブロック選択信号ＢＳ０〜ＢＳ３の対応関係
を一覧にして示す図である。図２（Ａ）に示すように、
ロウプリデコーダ５２は、アドレス信号Ａ０〜Ａ８を、
２ビットずつプリデコードして、４組のロウプリデコー
ド信号を生成する。アドレス信号Ａ０およびＡ１からロ
ウプリデコード信号Ｘ０〜Ｘ３が生成され、アドレス信
号Ａ２およびＡ３から、ロウプリデコード信号Ｘ４〜Ｘ
７が生成され、アドレス信号Ａ４およびＡ５からロウプ
リデコード信号Ｘ８〜Ｘ１１が生成され、アドレス信号
Ａ６およびＡ７からロウプリデコード信号Ｘ１２〜Ｘ１
５が生成される。各組において１つのロウプリデコード
信号が選択状態へ駆動される。
ドレス信号Ａ０〜Ａ９とロウプリデコード信号Ｘ０〜Ｘ
１５およびブロック選択信号ＢＳ０〜ＢＳ３の対応関係
を一覧にして示す図である。図２（Ａ）に示すように、
ロウプリデコーダ５２は、アドレス信号Ａ０〜Ａ８を、
２ビットずつプリデコードして、４組のロウプリデコー
ド信号を生成する。アドレス信号Ａ０およびＡ１からロ
ウプリデコード信号Ｘ０〜Ｘ３が生成され、アドレス信
号Ａ２およびＡ３から、ロウプリデコード信号Ｘ４〜Ｘ
７が生成され、アドレス信号Ａ４およびＡ５からロウプ
リデコード信号Ｘ８〜Ｘ１１が生成され、アドレス信号
Ａ６およびＡ７からロウプリデコード信号Ｘ１２〜Ｘ１
５が生成される。各組において１つのロウプリデコード
信号が選択状態へ駆動される。
【００４４】図２（Ｂ）は、ロウプリデコーダ入力部の
構成を示す図である。図２（Ｂ）において、ロウプリデ
コーダ５２は、アドレス信号Ａ０およびＡ１を反転して
補のアドレス信号／Ａ０および／Ａ１を生成するインバ
ータ５２ａａおよび５２ａｂを含む。この４ビットのア
ドレス信号Ａ０、／Ａ０、Ａ１および／Ａ１からロウプ
リデコード信号Ｘ０〜Ｘ３の１つが選択状態へ駆動され
る。なおこの図２（Ｂ）に示す相補アドレス信号を生成
する構成は、アドレスバッファ（図示せず）において設
けられてもよい。
構成を示す図である。図２（Ｂ）において、ロウプリデ
コーダ５２は、アドレス信号Ａ０およびＡ１を反転して
補のアドレス信号／Ａ０および／Ａ１を生成するインバ
ータ５２ａａおよび５２ａｂを含む。この４ビットのア
ドレス信号Ａ０、／Ａ０、Ａ１および／Ａ１からロウプ
リデコード信号Ｘ０〜Ｘ３の１つが選択状態へ駆動され
る。なおこの図２（Ｂ）に示す相補アドレス信号を生成
する構成は、アドレスバッファ（図示せず）において設
けられてもよい。
【００４５】図２（Ｃ）は、ロウプリデコーダ５２のプ
リデコード部の構成を示す図である。図２（Ｃ）におい
て、ロウプリデコーダ５２は、プリデコーダ活性化信号
ＲＡＤＥとアドレス信号／Ａ０および／Ａ１を受けるＮ
ＡＮＤ回路５２ｂａと、ＮＡＮＤ回路５２ａの出力信号
を反転してロウプリデコード信号Ｘ０を出力するインバ
ータ５２ｂｂと、アドレス信号Ａ０および／Ａ１とプリ
デコーダ活性化信号ＲＡＤＥを受けるＮＡＮＤ回路５２
ｃａと、ＮＡＮＤ５２ｃａの出力信号を反転してロウプ
リデコード信号Ｘ１を出力するインバータ５２ｃｂと、
プリデコーダ活性化信号ＲＡＤＥとアドレス信号／Ａ０
およびＡ１を受けるＮＡＮＤ回路５２ｄａと、ＮＡＮＤ
５２ｄａの出力信号を受けて反転してロウプリデコード
信号Ｘ２を出力するインバータ５２ｄｂと、アドレス信
号Ａ０およびＡ１とロウプリデコーダ活性化信号ＲＡＤ
Ｅとを受けるＮＡＮＤ回路５２ｅａと、ＮＡＮＤ回路５
２ｅａの出力信号を反転してロウプリデコード信号Ｘ３
を出力するインバータ５２ｅｂを含む。プリデコーダ活
性化信号ＲＡＤＥは、たとえばロウアドレスストローブ
信号／ＲＡＳの活性化に応答して活性化される。他のロ
ウプリデコード信号Ｘ４〜Ｘ１５を生成するプリデコー
ド部においても同様の構成が設けられ、それぞれ対応の
２ビット（相補４ビット）のアドレス信号に従ってロウ
プリデコード信号を生成する。
リデコード部の構成を示す図である。図２（Ｃ）におい
て、ロウプリデコーダ５２は、プリデコーダ活性化信号
ＲＡＤＥとアドレス信号／Ａ０および／Ａ１を受けるＮ
ＡＮＤ回路５２ｂａと、ＮＡＮＤ回路５２ａの出力信号
を反転してロウプリデコード信号Ｘ０を出力するインバ
ータ５２ｂｂと、アドレス信号Ａ０および／Ａ１とプリ
デコーダ活性化信号ＲＡＤＥを受けるＮＡＮＤ回路５２
ｃａと、ＮＡＮＤ５２ｃａの出力信号を反転してロウプ
リデコード信号Ｘ１を出力するインバータ５２ｃｂと、
プリデコーダ活性化信号ＲＡＤＥとアドレス信号／Ａ０
およびＡ１を受けるＮＡＮＤ回路５２ｄａと、ＮＡＮＤ
５２ｄａの出力信号を受けて反転してロウプリデコード
信号Ｘ２を出力するインバータ５２ｄｂと、アドレス信
号Ａ０およびＡ１とロウプリデコーダ活性化信号ＲＡＤ
Ｅとを受けるＮＡＮＤ回路５２ｅａと、ＮＡＮＤ回路５
２ｅａの出力信号を反転してロウプリデコード信号Ｘ３
を出力するインバータ５２ｅｂを含む。プリデコーダ活
性化信号ＲＡＤＥは、たとえばロウアドレスストローブ
信号／ＲＡＳの活性化に応答して活性化される。他のロ
ウプリデコード信号Ｘ４〜Ｘ１５を生成するプリデコー
ド部においても同様の構成が設けられ、それぞれ対応の
２ビット（相補４ビット）のアドレス信号に従ってロウ
プリデコード信号を生成する。
【００４６】ブロックデコーダ５４もこの図２（Ｃ）に
示す構成と同様の構成を備え、アドレス信号Ａ８および
Ａ９に従ってブロック選択信号ＢＳ０〜ＢＳ３の１つを
選択状態へ駆動する。
示す構成と同様の構成を備え、アドレス信号Ａ８および
Ａ９に従ってブロック選択信号ＢＳ０〜ＢＳ３の１つを
選択状態へ駆動する。
【００４７】［サブワード線デコーダの構成］図３
（Ａ）は、メモリセルアレイ１ａに対して設けられたサ
ブワード線デコーダ５０ａの構成を示す図である。図３
（Ａ）において、サブワード線デコーダ５０ａは、ブロ
ック選択信号ＢＳ０とロウプリデコード信号Ｘ３とを受
けてサブワード線デコード信号／ＳＤ３を出力するＮＡ
ＮＤ回路５０ａａと、ＮＡＮＤ回路５０ａａの出力信号
を反転してサブワード線デコード信号ＳＤ３を出力する
レベル変換機能付インバータ５０ａｂを含む。ＮＡＮＤ
回路５０ａａは、外部から与えられる電源電圧レベルま
たはこの外部から与えられる電源電圧を内部で降圧して
生成される内部電源電圧を一方動作電源電圧として受け
る。レベル変換機能付インバータ５０ａｂは、サブワー
ド線デコード信号ＳＤ３のＨレベルを、外部から与えら
れる電源電圧または内部電源電圧よりもさらに高い昇圧
された高電圧ＶＰＰレベルに変換する。
（Ａ）は、メモリセルアレイ１ａに対して設けられたサ
ブワード線デコーダ５０ａの構成を示す図である。図３
（Ａ）において、サブワード線デコーダ５０ａは、ブロ
ック選択信号ＢＳ０とロウプリデコード信号Ｘ３とを受
けてサブワード線デコード信号／ＳＤ３を出力するＮＡ
ＮＤ回路５０ａａと、ＮＡＮＤ回路５０ａａの出力信号
を反転してサブワード線デコード信号ＳＤ３を出力する
レベル変換機能付インバータ５０ａｂを含む。ＮＡＮＤ
回路５０ａａは、外部から与えられる電源電圧レベルま
たはこの外部から与えられる電源電圧を内部で降圧して
生成される内部電源電圧を一方動作電源電圧として受け
る。レベル変換機能付インバータ５０ａｂは、サブワー
ド線デコード信号ＳＤ３のＨレベルを、外部から与えら
れる電源電圧または内部電源電圧よりもさらに高い昇圧
された高電圧ＶＰＰレベルに変換する。
【００４８】サブワード線デコーダ５０ａは、さらに、
ブロック選択信号ＢＳ０とロウプリデコード信号Ｘ２を
受けるＮＡＮＤ回路５０ａｃと、ＮＡＮＤ回路５０ａｃ
の出力信号を受けるレベル変換機能付インバータ５０ａ
ｄと、ブロック選択信号ＢＳ０とロウプリデコード信号
Ｘ１を受けるＮＡＮＤ回路５０ａｅと、ＮＡＮＤ５０ａ
ｅの出力信号を受けるレベル変換機能付インバータ５０
ａｆと、ブロック選択信号ＢＳ０とロウプリデコード信
号Ｘ０を受けるＮＡＮＤ回路５０ａｇと、ＮＡＮＤ回路
５０ａｇの出力信号を受けるレベル変換機能付インバー
タ５０ａｈを含む。
ブロック選択信号ＢＳ０とロウプリデコード信号Ｘ２を
受けるＮＡＮＤ回路５０ａｃと、ＮＡＮＤ回路５０ａｃ
の出力信号を受けるレベル変換機能付インバータ５０ａ
ｄと、ブロック選択信号ＢＳ０とロウプリデコード信号
Ｘ１を受けるＮＡＮＤ回路５０ａｅと、ＮＡＮＤ５０ａ
ｅの出力信号を受けるレベル変換機能付インバータ５０
ａｆと、ブロック選択信号ＢＳ０とロウプリデコード信
号Ｘ０を受けるＮＡＮＤ回路５０ａｇと、ＮＡＮＤ回路
５０ａｇの出力信号を受けるレベル変換機能付インバー
タ５０ａｈを含む。
【００４９】ＮＡＮＤ回路５０ａｃ、５０ａｅおよび５
０ａｇから補のサブワード線デコード信号／ＳＤ２、／
ＳＤ１および／ＳＤ０がそれぞれ出力され、レベル変換
機能付インバータ５０ａｄ、５０ａｆ、および５０ａｈ
からサブワード線デコード信号ＳＤ２、ＳＤ１およびＳ
Ｄ０がそれぞれ出力される。サブワード線デコード信号
ＳＤ０〜ＳＤ３は、振幅が昇圧高電圧ＶＰＰレベルであ
り、一方補のサブワード線デコード信号／ＳＤ０〜ＳＤ
３は、その振幅がチップへ与えられる電源電圧または内
部降圧された電源電圧レベルである。
０ａｇから補のサブワード線デコード信号／ＳＤ２、／
ＳＤ１および／ＳＤ０がそれぞれ出力され、レベル変換
機能付インバータ５０ａｄ、５０ａｆ、および５０ａｈ
からサブワード線デコード信号ＳＤ２、ＳＤ１およびＳ
Ｄ０がそれぞれ出力される。サブワード線デコード信号
ＳＤ０〜ＳＤ３は、振幅が昇圧高電圧ＶＰＰレベルであ
り、一方補のサブワード線デコード信号／ＳＤ０〜ＳＤ
３は、その振幅がチップへ与えられる電源電圧または内
部降圧された電源電圧レベルである。
【００５０】他のメモリセルアレイ１ｂ〜１ｄそれぞれ
に設けられるサブワード線デコーダ５０ｂ〜５０ｄもそ
れぞれ図３（Ａ）に示す構成と同様の構成を備え、対応
のブロック選択信号ＢＳ１〜ＢＳ３の活性化時デコード
動作を行なう。
に設けられるサブワード線デコーダ５０ｂ〜５０ｄもそ
れぞれ図３（Ａ）に示す構成と同様の構成を備え、対応
のブロック選択信号ＢＳ１〜ＢＳ３の活性化時デコード
動作を行なう。
【００５１】ロウプリデコード信号Ｘ０〜Ｘ３のうち１
つがＨレベルとなり、ＮＡＮＤ回路５０ａａ〜５０ａｇ
の出力信号の１つがＬレベルとなり、一方、レベル変換
機能付インバータ５０ａｂ、５０ａｄ、５０ａｆおよび
５０ａｈの出力信号の１つが昇圧高電圧ＶＰＰレベルと
なる。これにより、メインワード線により指定される４
本のサブワード線のうち１つが選択される。
つがＨレベルとなり、ＮＡＮＤ回路５０ａａ〜５０ａｇ
の出力信号の１つがＬレベルとなり、一方、レベル変換
機能付インバータ５０ａｂ、５０ａｄ、５０ａｆおよび
５０ａｈの出力信号の１つが昇圧高電圧ＶＰＰレベルと
なる。これにより、メインワード線により指定される４
本のサブワード線のうち１つが選択される。
【００５２】図３（Ｂ）は、図３（Ａ）に示すレベル変
換機能付インバータの構成の一例を示す図である。図３
（Ｂ）において、レベル変換機能付インバータは、補の
サブワード線デコード信号／ＳＤがＨレベルのとき導通
し、ノードＮＤ１を接地電圧ＶＳＳレベルに放電するｎ
チャネルＭＯＳトランジスタ５５ａと、サブワード線デ
コード信号／ＳＤを反転するインバータ５５ｂと、イン
バータ５５ｂの出力信号がＨレベルのときに導通し、ノ
ードＮＤ２を接地電圧ＶＳＳレベルに放電するｎチャネ
ルＭＯＳトランジスタ５５ｃと、ノードＮＤ２の電圧レ
ベルが接地電圧レベルのとき導通し、ノードＮＤ１に高
電圧ＶＰＰを伝達するｐチャネルＭＯＳトランジスタ５
５ｄと、ノードＮＤ１の電圧レベルが接地電圧レベルの
ときに導通し、ノードＮＤ２へ高電圧ＶＰＰを伝達する
ｐチャネルＭＯＳトランジスタ５５ｅと、ノードＮＤ２
の電圧レベルが接地電圧レベルのときに導通し、出力ノ
ードに高電圧ＶＰＰを伝達するｐチャネルＭＯＳトラン
ジスタ５５ｇと、ノードＮＤ２の電圧レベルがＨレベル
（高電圧ＶＰＰレベル）のとき導通し、出力ノードを接
地電圧レベルに放電するｎチャネルＭＯＳトランジスタ
５５ｆを含む。ＭＯＳトランジスタ５５ｇおよび５５ｆ
の接続ノードの出力ノードからサブワード線デコード信
号ＳＤが出力される。インバータ５５ｂは、その一方動
作電源電圧として内部電源電圧または外部から与えられ
る電源電圧を受ける。次に動作について簡単に説明す
る。
換機能付インバータの構成の一例を示す図である。図３
（Ｂ）において、レベル変換機能付インバータは、補の
サブワード線デコード信号／ＳＤがＨレベルのとき導通
し、ノードＮＤ１を接地電圧ＶＳＳレベルに放電するｎ
チャネルＭＯＳトランジスタ５５ａと、サブワード線デ
コード信号／ＳＤを反転するインバータ５５ｂと、イン
バータ５５ｂの出力信号がＨレベルのときに導通し、ノ
ードＮＤ２を接地電圧ＶＳＳレベルに放電するｎチャネ
ルＭＯＳトランジスタ５５ｃと、ノードＮＤ２の電圧レ
ベルが接地電圧レベルのとき導通し、ノードＮＤ１に高
電圧ＶＰＰを伝達するｐチャネルＭＯＳトランジスタ５
５ｄと、ノードＮＤ１の電圧レベルが接地電圧レベルの
ときに導通し、ノードＮＤ２へ高電圧ＶＰＰを伝達する
ｐチャネルＭＯＳトランジスタ５５ｅと、ノードＮＤ２
の電圧レベルが接地電圧レベルのときに導通し、出力ノ
ードに高電圧ＶＰＰを伝達するｐチャネルＭＯＳトラン
ジスタ５５ｇと、ノードＮＤ２の電圧レベルがＨレベル
（高電圧ＶＰＰレベル）のとき導通し、出力ノードを接
地電圧レベルに放電するｎチャネルＭＯＳトランジスタ
５５ｆを含む。ＭＯＳトランジスタ５５ｇおよび５５ｆ
の接続ノードの出力ノードからサブワード線デコード信
号ＳＤが出力される。インバータ５５ｂは、その一方動
作電源電圧として内部電源電圧または外部から与えられ
る電源電圧を受ける。次に動作について簡単に説明す
る。
【００５３】サブワード線デコード信号／ＳＤがＬレベ
ルのとき、ＭＯＳトランジスタ５５ａが非導通状態、Ｍ
ＯＳトランジスタ５５ｃが導通状態となり、ノードＮＤ
２が接地電圧レベルへ放電される。ノードＮＤ２の電圧
レベルが低下すると、ＭＯＳトランジスタ５５ｄが導通
し、ノードＮＤ１の電圧レベルを上昇させる。このノー
ドＮＤ１の電圧レベルの上昇に応じてＭＯＳトランジス
タ５５ｅが非導通状態へ移行する。最終的にノードＮＤ
２が接地電圧レベル、ノードＮＤ１が、高電圧ＶＰＰレ
ベルとなる。ノードＮＤ２が接地電圧レベルとなると、
ＭＯＳトランジスタ５５ｇにより出力されるサブワード
線デコード信号ＳＤが高電圧ＶＰＰレベルのＨレベルと
なる。
ルのとき、ＭＯＳトランジスタ５５ａが非導通状態、Ｍ
ＯＳトランジスタ５５ｃが導通状態となり、ノードＮＤ
２が接地電圧レベルへ放電される。ノードＮＤ２の電圧
レベルが低下すると、ＭＯＳトランジスタ５５ｄが導通
し、ノードＮＤ１の電圧レベルを上昇させる。このノー
ドＮＤ１の電圧レベルの上昇に応じてＭＯＳトランジス
タ５５ｅが非導通状態へ移行する。最終的にノードＮＤ
２が接地電圧レベル、ノードＮＤ１が、高電圧ＶＰＰレ
ベルとなる。ノードＮＤ２が接地電圧レベルとなると、
ＭＯＳトランジスタ５５ｇにより出力されるサブワード
線デコード信号ＳＤが高電圧ＶＰＰレベルのＨレベルと
なる。
【００５４】一方、サブワード線デコード信号／ＳＤが
Ｈレベルのとき、ＭＯＳトランジスタ５５ａが導通状
態、ＭＯＳトランジスタ５５ｃが非導通状態となり、ノ
ードＮＤ２がＭＯＳトランジスタ５５ｅを介して充電さ
れ、その電圧レベルが高電圧ＶＰＰレベルにまで上昇す
る。このノードＮＤ２の電圧レベルの上昇により、ＭＯ
Ｓトランジスタ５５ｇが非導通となり、またＭＯＳトラ
ンジスタ５５ｆが導通し、サブワード線デコード信号Ｓ
Ｄが接地電圧レベルとなる。ノードＮＤ１は、ＭＯＳト
ランジスタ５５ａにより接地電圧レベルに保持される。
Ｈレベルのとき、ＭＯＳトランジスタ５５ａが導通状
態、ＭＯＳトランジスタ５５ｃが非導通状態となり、ノ
ードＮＤ２がＭＯＳトランジスタ５５ｅを介して充電さ
れ、その電圧レベルが高電圧ＶＰＰレベルにまで上昇す
る。このノードＮＤ２の電圧レベルの上昇により、ＭＯ
Ｓトランジスタ５５ｇが非導通となり、またＭＯＳトラ
ンジスタ５５ｆが導通し、サブワード線デコード信号Ｓ
Ｄが接地電圧レベルとなる。ノードＮＤ１は、ＭＯＳト
ランジスタ５５ａにより接地電圧レベルに保持される。
【００５５】［ロウデコーダおよびメインワード線ドラ
イバの構成］図４は、メモリセルアレイ１ａのロウデコ
ーダ５３ａおよびメインワード線ドライバ１５ａの構成
を示す図である。図４においては、メインワード線ＭＷ
Ｌ０およびＭＷＬ６３に対して設けられたロウデコーダ
およびメインワード線ドライバの部分の構成を代表的に
示す。他のメインワード線ＭＷＬ１〜ＭＷＬ６２に対し
ても同様の構成が設けられる。メインワード線ＭＷＬ０
に対しては、ロウデコード回路５３ａａおよびメインワ
ード線ドライブ回路１５ａａが設けられ、メインワード
線ＭＷＬ６３に対しては、ロウデコード回路５３ａｘお
よびメインワード線ドライブ回路１５ａｘが設けられ
る。ロウデコード回路５３ａａは、ロウプリデコード信
号Ｘ８およびＸ１２を受けるＮＡＮＤ回路６１ａと、ロ
ウプリデコード信号Ｘ４がＨレベルのときに導通し、Ｎ
ＡＮＤ回路６１ａの出力信号をワード線ドライブ回路１
５ａａへ伝達するｎチャネルＭＯＳトランジスタ６１ｂ
を含む。
イバの構成］図４は、メモリセルアレイ１ａのロウデコ
ーダ５３ａおよびメインワード線ドライバ１５ａの構成
を示す図である。図４においては、メインワード線ＭＷ
Ｌ０およびＭＷＬ６３に対して設けられたロウデコーダ
およびメインワード線ドライバの部分の構成を代表的に
示す。他のメインワード線ＭＷＬ１〜ＭＷＬ６２に対し
ても同様の構成が設けられる。メインワード線ＭＷＬ０
に対しては、ロウデコード回路５３ａａおよびメインワ
ード線ドライブ回路１５ａａが設けられ、メインワード
線ＭＷＬ６３に対しては、ロウデコード回路５３ａｘお
よびメインワード線ドライブ回路１５ａｘが設けられ
る。ロウデコード回路５３ａａは、ロウプリデコード信
号Ｘ８およびＸ１２を受けるＮＡＮＤ回路６１ａと、ロ
ウプリデコード信号Ｘ４がＨレベルのときに導通し、Ｎ
ＡＮＤ回路６１ａの出力信号をワード線ドライブ回路１
５ａａへ伝達するｎチャネルＭＯＳトランジスタ６１ｂ
を含む。
【００５６】ロウデコード回路５３ａｘも、このロウデ
コード回路５３ａａと同様の構成を備え、ロウプリデコ
ード信号Ｘ７、Ｘ１１およびＸ１５に従って対応のメイ
ンワード線ＭＷＬ６３を指定するワード線選択信号を出
力する。
コード回路５３ａａと同様の構成を備え、ロウプリデコ
ード信号Ｘ７、Ｘ１１およびＸ１５に従って対応のメイ
ンワード線ＭＷＬ６３を指定するワード線選択信号を出
力する。
【００５７】メインワード線ドライブ回路１５ａａ〜１
５ａｘに対し共通に、メインワード線ドライブ回路を活
性化するために、ブロック選択信号ＢＳ０とリセット信
号ＺＸＲＴを受けるＮＡＮＤ回路５８ａと、ＮＡＮＤ回
路５８ａの出力信号を反転するレベル変換機能付インバ
ータ５８ｂが設けられる。このインバータ５８ｂの出力
信号がＨレベルとなると、メインワード線ドライバ１５
ａが活性化され、対応のロウデコーダ回路から与えられ
た信号に従って対応のメインワード線を選択状態へ駆動
する。リセット信号ＺＸＲＳＴは、スタンバイサイクル
時、Ｌレベルの活性状態となる。アクティブサイクルが
始まると、このリセット信号ＺＸＲＳＴは、Ｈレベルと
なる。したがって、ブロック選択信号ＢＳ０がＨレベル
となり、メモリセルアレイ１ａを指定するときに、メイ
ンワード線ドライバ１５ａが活性化される。
５ａｘに対し共通に、メインワード線ドライブ回路を活
性化するために、ブロック選択信号ＢＳ０とリセット信
号ＺＸＲＴを受けるＮＡＮＤ回路５８ａと、ＮＡＮＤ回
路５８ａの出力信号を反転するレベル変換機能付インバ
ータ５８ｂが設けられる。このインバータ５８ｂの出力
信号がＨレベルとなると、メインワード線ドライバ１５
ａが活性化され、対応のロウデコーダ回路から与えられ
た信号に従って対応のメインワード線を選択状態へ駆動
する。リセット信号ＺＸＲＳＴは、スタンバイサイクル
時、Ｌレベルの活性状態となる。アクティブサイクルが
始まると、このリセット信号ＺＸＲＳＴは、Ｈレベルと
なる。したがって、ブロック選択信号ＢＳ０がＨレベル
となり、メモリセルアレイ１ａを指定するときに、メイ
ンワード線ドライバ１５ａが活性化される。
【００５８】メインワード線ドライブ回路１５ａａは、
インバータ５８ｂの出力信号がＬレベルのとき導通し、
ノードＮＤ３へ高電圧ＶＰＰを伝達するｐチャネルＭＯ
Ｓトランジスタ６２ａと、ノード６２ｂ上の信号を反転
するインバータ６２ｃと、インバータ６２ｃの出力信号
を反転してメインワード線ＭＷＬ０上に伝達するインバ
ータ６２ｄと、インバータ６２ｃの出力信号がＬレベル
のときに導通し、ノードＮＤ３を高電圧ＶＰＰに駆動す
るｐチャネルＭＯＳトランジスタ６２ｂを含む。メイン
ワード線ＭＷＬ６３に設けられたメインワード線ドライ
ブ回路１５ａｘも同様の構成を備える。次に、この図４
に示すロウデコード回路およびメインワード線ドライブ
回路の動作について説明する。
インバータ５８ｂの出力信号がＬレベルのとき導通し、
ノードＮＤ３へ高電圧ＶＰＰを伝達するｐチャネルＭＯ
Ｓトランジスタ６２ａと、ノード６２ｂ上の信号を反転
するインバータ６２ｃと、インバータ６２ｃの出力信号
を反転してメインワード線ＭＷＬ０上に伝達するインバ
ータ６２ｄと、インバータ６２ｃの出力信号がＬレベル
のときに導通し、ノードＮＤ３を高電圧ＶＰＰに駆動す
るｐチャネルＭＯＳトランジスタ６２ｂを含む。メイン
ワード線ＭＷＬ６３に設けられたメインワード線ドライ
ブ回路１５ａｘも同様の構成を備える。次に、この図４
に示すロウデコード回路およびメインワード線ドライブ
回路の動作について説明する。
【００５９】リセット信号ＺＸＲＳＴがＬレベルのと
き、インバータ５８ｂの出力信号がＬレベルとなり、Ｍ
ＯＳトランジスタ６２ａが導通し、ノードＮＤ３は高電
圧ＶＰＰにプリチャージされる。この状態においては、
インバータ６２ｃおよび６２ｄにより、メインワード線
ＭＷＬ０は、高電圧ＶＰＰレベルにプリチャージされ
る。すなわち、非選択メインワード線は、高電圧ＶＰＰ
レベルに保持される。
き、インバータ５８ｂの出力信号がＬレベルとなり、Ｍ
ＯＳトランジスタ６２ａが導通し、ノードＮＤ３は高電
圧ＶＰＰにプリチャージされる。この状態においては、
インバータ６２ｃおよび６２ｄにより、メインワード線
ＭＷＬ０は、高電圧ＶＰＰレベルにプリチャージされ
る。すなわち、非選択メインワード線は、高電圧ＶＰＰ
レベルに保持される。
【００６０】アクティブサイクルが始まると、リセット
信号ＺＸＲＳＴがＨレベルとなる。メモリセルアレイ１
ａが指定されるとき、ブロック選択信号ＢＳ０がＨレベ
ルとなり、インバータ５８ｂの出力信号がＬレベルから
高電圧ＶＰＰレベルとなり、ｐチャネルＭＯＳトランジ
スタ６２ａが非導通状態となる。ロウプリデコード信号
Ｘ４、Ｘ８およびＸ１２がすべてＨレベルのとき、メイ
ンワード線ドライブ回路１５ａａのノードＮＤ３がＬレ
ベルとなり、メインワード線ＭＷＬ０が、接地電圧レベ
ルのＬレベルに駆動される。すなわち、選択メインワー
ド線の電圧レベルは接地電圧レベルである。
信号ＺＸＲＳＴがＨレベルとなる。メモリセルアレイ１
ａが指定されるとき、ブロック選択信号ＢＳ０がＨレベ
ルとなり、インバータ５８ｂの出力信号がＬレベルから
高電圧ＶＰＰレベルとなり、ｐチャネルＭＯＳトランジ
スタ６２ａが非導通状態となる。ロウプリデコード信号
Ｘ４、Ｘ８およびＸ１２がすべてＨレベルのとき、メイ
ンワード線ドライブ回路１５ａａのノードＮＤ３がＬレ
ベルとなり、メインワード線ＭＷＬ０が、接地電圧レベ
ルのＬレベルに駆動される。すなわち、選択メインワー
ド線の電圧レベルは接地電圧レベルである。
【００６１】ｐチャネルＭＯＳトランジスタ６２ｂが設
けられているのは、ＭＯＳトランジスタ６１ｂが非導通
状態のとき、ノードＮＤ３を高電圧ＶＰＰレベルに保持
するためである。すなわち、非選択メインワード線にお
いては、ノードＮＤ４がＬレベルとなり、ＭＯＳトラン
ジスタ６２ｂが導通し、ノードＮＤ３を高電圧ＶＰＰレ
ベルに保持する。このｐチャネルＭＯＳトランジスタ６
２ｂの電流駆動力は、インバータ６２ｃの出力ノードＮ
Ｄ４の駆動力よりも十分小さくされており、選択メイン
ワード線は対応のロウデコード回路からのＬレベルの出
力信号に従って接地電圧レベルへ駆動される。また、ロ
ウデコード回路においてＭＯＳトランジスタ６１ｂは、
ノードＮＤ３が高電圧ＶＰＰレベルのとき、この高電圧
がＮＡＮＤ回路６１ａに伝達されるのを防止するデカッ
プリングトランジスタとしての機能をも有する。
けられているのは、ＭＯＳトランジスタ６１ｂが非導通
状態のとき、ノードＮＤ３を高電圧ＶＰＰレベルに保持
するためである。すなわち、非選択メインワード線にお
いては、ノードＮＤ４がＬレベルとなり、ＭＯＳトラン
ジスタ６２ｂが導通し、ノードＮＤ３を高電圧ＶＰＰレ
ベルに保持する。このｐチャネルＭＯＳトランジスタ６
２ｂの電流駆動力は、インバータ６２ｃの出力ノードＮ
Ｄ４の駆動力よりも十分小さくされており、選択メイン
ワード線は対応のロウデコード回路からのＬレベルの出
力信号に従って接地電圧レベルへ駆動される。また、ロ
ウデコード回路においてＭＯＳトランジスタ６１ｂは、
ノードＮＤ３が高電圧ＶＰＰレベルのとき、この高電圧
がＮＡＮＤ回路６１ａに伝達されるのを防止するデカッ
プリングトランジスタとしての機能をも有する。
【００６２】［サブワード線ドライバの構成］図５は、
メモリセルアレイ１ａに対して設けられたサブワード線
ドライバの構成を示す図である。図５においては、メイ
ンワード線ＭＷＬ０およびＭＷＬ６３に対して設けられ
るサブワード線ドライブ回路の構成を示す。図５に示す
ように、メモリセルアレイ１ａにおいては、サブアレイ
１６ａおよび１７ａ上にわたってメインワード線ＭＷＬ
０〜ＭＷＬ６３が行方向に延在して配置される。メイン
ワード線ＭＷＬ０〜ＭＷＬ６３のそれぞれに対応して、
サブアレイ１６ａおよび１７ａそれぞれにおいて４本の
サブワード線が配置される。サブアレイ１６ａにおいて
は、メインワード線ＭＷＬ０に対して、サブワード線Ｓ
ＷＬ０ａ、ＳＷＬ１ａ、ＳＷＬ２ａおよびＳＷＬ３ａが
配設され、サブアレイ１７ａにおいては、サブワード線
ＳＷＬ０ｂ、ＳＷＬ１ｂ、ＳＷＬ２ｂ、およびＳＷＬ３
ｂが配置される。メインワード線ＭＷＬ６３に対して、
サブアレイ１６ａにおいては、サブワード線ＳＷＬ２５
２ａ、ＳＷＬ２５３ａ、ＳＷＬ２５４ａおよびＳＷＬ２
５５ａが設けられ、サブアレイ１７ａにおいては、サブ
ワード線ＳＷＬ２５２ｂ、ＳＷＬ２５３ｂ、ＳＷＬ２５
４ｂおよびＳＷＬ２５５ｂが設けられる。
メモリセルアレイ１ａに対して設けられたサブワード線
ドライバの構成を示す図である。図５においては、メイ
ンワード線ＭＷＬ０およびＭＷＬ６３に対して設けられ
るサブワード線ドライブ回路の構成を示す。図５に示す
ように、メモリセルアレイ１ａにおいては、サブアレイ
１６ａおよび１７ａ上にわたってメインワード線ＭＷＬ
０〜ＭＷＬ６３が行方向に延在して配置される。メイン
ワード線ＭＷＬ０〜ＭＷＬ６３のそれぞれに対応して、
サブアレイ１６ａおよび１７ａそれぞれにおいて４本の
サブワード線が配置される。サブアレイ１６ａにおいて
は、メインワード線ＭＷＬ０に対して、サブワード線Ｓ
ＷＬ０ａ、ＳＷＬ１ａ、ＳＷＬ２ａおよびＳＷＬ３ａが
配設され、サブアレイ１７ａにおいては、サブワード線
ＳＷＬ０ｂ、ＳＷＬ１ｂ、ＳＷＬ２ｂ、およびＳＷＬ３
ｂが配置される。メインワード線ＭＷＬ６３に対して、
サブアレイ１６ａにおいては、サブワード線ＳＷＬ２５
２ａ、ＳＷＬ２５３ａ、ＳＷＬ２５４ａおよびＳＷＬ２
５５ａが設けられ、サブアレイ１７ａにおいては、サブ
ワード線ＳＷＬ２５２ｂ、ＳＷＬ２５３ｂ、ＳＷＬ２５
４ｂおよびＳＷＬ２５５ｂが設けられる。
【００６３】サブワード線それぞれに対応して、対応の
メインワード線上の信号と対応のサブワード線デコード
信号とに従って対応のサブワード線を選択状態へ駆動す
るためのサブワード線ドライブ回路が配置される。サブ
アレイ１６ａの偶数番号のサブワード線に対しては、サ
ブワード線ドライバ１８ａにおいてサブワード線ドライ
ブ回路ＡＳＤＲ０、ＡＳＤＲ２、…、ＡＳＤＲ２５２、
およびＡＳＤＲ２５４が設けられる。サブアレイ１６ａ
および１７ａの奇数番号のサブワード線に対しては、サ
ブワード線ドライバ１９ａにおいてサブワード線ドライ
ブ回路ＳＤＲ１、ＳＤＲ３、…、ＳＤＲ２５３、および
ＳＤＲ２５５が配置される。サブワード線ドライバ１９
ａは、サブアレイ１６ａおよび１７ａそれぞれに含まれ
る対応のサブワード線を同時に選択状態へ駆動する。サ
ブアレイ１７ａの偶数番号のサブワード線に対しては、
サブワード線ドライバ２０ａにおいてサブワード線ドラ
イブ回路ＢＳＤＲ０、ＢＳＤＲ２、…、ＢＳＤＲ２５
２、およびＢＳＤＲ２５４が設けられる。
メインワード線上の信号と対応のサブワード線デコード
信号とに従って対応のサブワード線を選択状態へ駆動す
るためのサブワード線ドライブ回路が配置される。サブ
アレイ１６ａの偶数番号のサブワード線に対しては、サ
ブワード線ドライバ１８ａにおいてサブワード線ドライ
ブ回路ＡＳＤＲ０、ＡＳＤＲ２、…、ＡＳＤＲ２５２、
およびＡＳＤＲ２５４が設けられる。サブアレイ１６ａ
および１７ａの奇数番号のサブワード線に対しては、サ
ブワード線ドライバ１９ａにおいてサブワード線ドライ
ブ回路ＳＤＲ１、ＳＤＲ３、…、ＳＤＲ２５３、および
ＳＤＲ２５５が配置される。サブワード線ドライバ１９
ａは、サブアレイ１６ａおよび１７ａそれぞれに含まれ
る対応のサブワード線を同時に選択状態へ駆動する。サ
ブアレイ１７ａの偶数番号のサブワード線に対しては、
サブワード線ドライバ２０ａにおいてサブワード線ドラ
イブ回路ＢＳＤＲ０、ＢＳＤＲ２、…、ＢＳＤＲ２５
２、およびＢＳＤＲ２５４が設けられる。
【００６４】１つのメインワード線に対し４本のサブワ
ード線が配置され、４本のサブワード線のうちの１つを
選択するために、サブワード線デコード信号が与えられ
る。１つのメインワード線に対して設けられる４つのサ
ブワード線ドライブ回路には、したがってそれぞれ異な
るサブワード線デコード信号が与えられる。
ード線が配置され、４本のサブワード線のうちの１つを
選択するために、サブワード線デコード信号が与えられ
る。１つのメインワード線に対して設けられる４つのサ
ブワード線ドライブ回路には、したがってそれぞれ異な
るサブワード線デコード信号が与えられる。
【００６５】サブワード線デコード回路の各々は、対応
のサブワード線デコード信号／ＳＤ（／ＳＤ０〜／ＳＤ
３のいずれか）に従って対応のサブワード線を非選択状
態へおくためのｎチャネルＭＯＳトランジスタと、対応
のメインワード線上の信号電位に従って対応のサブワー
ド線デコード信号ＳＤ（ＳＤ０〜ＳＤ３のいずれか）を
対応のサブワード線に伝達するｐチャネルＭＯＳトラン
ジスタを含む。ｎチャネルＭＯＳトランジスタは、負電
圧発生回路７５から与えられる負電圧ＮＷを対応のサブ
ワード線上に伝達する。
のサブワード線デコード信号／ＳＤ（／ＳＤ０〜／ＳＤ
３のいずれか）に従って対応のサブワード線を非選択状
態へおくためのｎチャネルＭＯＳトランジスタと、対応
のメインワード線上の信号電位に従って対応のサブワー
ド線デコード信号ＳＤ（ＳＤ０〜ＳＤ３のいずれか）を
対応のサブワード線に伝達するｐチャネルＭＯＳトラン
ジスタを含む。ｎチャネルＭＯＳトランジスタは、負電
圧発生回路７５から与えられる負電圧ＮＷを対応のサブ
ワード線上に伝達する。
【００６６】たとえば、サブワード線ドライブ回路ＡＳ
ＤＲ０は、サブワード線デコード信号ＳＤ０がＨレベル
のとき導通し、サブワード線ＳＷＬ０ａ上に負電圧ＶＮ
Ｗを伝達するｎチャネルＭＯＳトランジスタ７８と、対
応のメインワード線ＭＷＬ０上の信号電位がＬレベルの
とき導通し、対応のサブワード線デコード信号ＳＤ０を
サブワード線ＳＷＬ０ａ上に伝達するｐチャネルＭＯＳ
トランジスタ７７を含む。サブワード線ドライブ回路Ａ
ＳＤＲ２は、メインワード線ＭＷＬ０上の信号がＬレベ
ルのとき導通し、サブワード線デコード信号ＳＤ２を対
応のサブワード線ＳＷＬ２ａ上に伝達するｐチャネルＭ
ＯＳトランジスタ７９と、サブワード線デコード信号／
ＳＤ２がＨレベルのとき導通し、負電圧ＶＮＷをサブワ
ード線ＳＷＬ２ａ上に伝達するｎチャネルＭＯＳトラン
ジスタを含む。
ＤＲ０は、サブワード線デコード信号ＳＤ０がＨレベル
のとき導通し、サブワード線ＳＷＬ０ａ上に負電圧ＶＮ
Ｗを伝達するｎチャネルＭＯＳトランジスタ７８と、対
応のメインワード線ＭＷＬ０上の信号電位がＬレベルの
とき導通し、対応のサブワード線デコード信号ＳＤ０を
サブワード線ＳＷＬ０ａ上に伝達するｐチャネルＭＯＳ
トランジスタ７７を含む。サブワード線ドライブ回路Ａ
ＳＤＲ２は、メインワード線ＭＷＬ０上の信号がＬレベ
ルのとき導通し、サブワード線デコード信号ＳＤ２を対
応のサブワード線ＳＷＬ２ａ上に伝達するｐチャネルＭ
ＯＳトランジスタ７９と、サブワード線デコード信号／
ＳＤ２がＨレベルのとき導通し、負電圧ＶＮＷをサブワ
ード線ＳＷＬ２ａ上に伝達するｎチャネルＭＯＳトラン
ジスタを含む。
【００６７】サブワード線ドライブ回路ＡＳＤＲ２５２
は、メインワード線ＭＷＬ６３上の信号がＬレベルのと
き導通し、サブワード線デコード信号ＳＤ０をサブワー
ド線ＳＷＬ２５２ａ上に伝達するｐチャネルＭＯＳトラ
ンジスタ８６と、サブワード線デコード信号／ＳＤ０が
Ｈレベルのときに導通し、負電圧ＶＮＷをサブワード線
ＳＷＬ２５０ａ上に伝達するｎチャネルＭＯＳトランジ
スタ８７を含む。サブワード線ドライブ回路ＡＳＤＲ２
５４は、メインワード線ＭＷＬ６３がＬレベルのとき導
通し、サブワード線デコード信号ＳＤ２をサブワード線
ＳＷＬ２５４ａに上に伝達するｐチャネルＭＯＳトラン
ジスタ８８と、サブワード線デコード信号／ＳＤ２がＨ
レベルのときに導通し、負電圧ＶＮＷをサブワード線Ｓ
ＷＬ２５４ａ上に伝達するｎチャネルＭＯＳトランジス
タ８９を含む。
は、メインワード線ＭＷＬ６３上の信号がＬレベルのと
き導通し、サブワード線デコード信号ＳＤ０をサブワー
ド線ＳＷＬ２５２ａ上に伝達するｐチャネルＭＯＳトラ
ンジスタ８６と、サブワード線デコード信号／ＳＤ０が
Ｈレベルのときに導通し、負電圧ＶＮＷをサブワード線
ＳＷＬ２５０ａ上に伝達するｎチャネルＭＯＳトランジ
スタ８７を含む。サブワード線ドライブ回路ＡＳＤＲ２
５４は、メインワード線ＭＷＬ６３がＬレベルのとき導
通し、サブワード線デコード信号ＳＤ２をサブワード線
ＳＷＬ２５４ａに上に伝達するｐチャネルＭＯＳトラン
ジスタ８８と、サブワード線デコード信号／ＳＤ２がＨ
レベルのときに導通し、負電圧ＶＮＷをサブワード線Ｓ
ＷＬ２５４ａ上に伝達するｎチャネルＭＯＳトランジス
タ８９を含む。
【００６８】サブワード線ドライブ回路ＳＤＲ１は、メ
インワード線ＭＷＬ０上の信号とサブワード線デコード
信号ＳＤ１および／ＳＤ１に従ってサブワード線ＳＷＬ
１ａおよびＳＷＬ１ｂを駆動する。サブワード線ドライ
ブ回路ＳＤＲ３は、サブワード線デコード信号ＳＤ３お
よび／ＳＤ３とメインワード線ＭＷＬ０上の信号に従っ
てサブワード線ＳＷＬ３ａおよびＳＷＬ３ｂを駆動す
る。サブワード線ドライブ回路ＳＤＲ２５３は、サブワ
ード線デコード信号ＳＤ０および／ＳＤ０とメインワー
ド線ＭＷＬ６３上の信号に従ってサブワード線ＳＷＬ２
５３ａおよびＳＷＬ２５３ｂを駆動する。サブワード線
ドライブ回路ＳＤＲ２５５は、メインワード線ＭＷＬ６
３上の信号とサブワード線デコード信号ＳＤ３および／
ＳＤ３に従ってサブワード線ＳＷＬ２５５ａおよび２５
５ｂを駆動する。
インワード線ＭＷＬ０上の信号とサブワード線デコード
信号ＳＤ１および／ＳＤ１に従ってサブワード線ＳＷＬ
１ａおよびＳＷＬ１ｂを駆動する。サブワード線ドライ
ブ回路ＳＤＲ３は、サブワード線デコード信号ＳＤ３お
よび／ＳＤ３とメインワード線ＭＷＬ０上の信号に従っ
てサブワード線ＳＷＬ３ａおよびＳＷＬ３ｂを駆動す
る。サブワード線ドライブ回路ＳＤＲ２５３は、サブワ
ード線デコード信号ＳＤ０および／ＳＤ０とメインワー
ド線ＭＷＬ６３上の信号に従ってサブワード線ＳＷＬ２
５３ａおよびＳＷＬ２５３ｂを駆動する。サブワード線
ドライブ回路ＳＤＲ２５５は、メインワード線ＭＷＬ６
３上の信号とサブワード線デコード信号ＳＤ３および／
ＳＤ３に従ってサブワード線ＳＷＬ２５５ａおよび２５
５ｂを駆動する。
【００６９】同様、サブワード線ドライブ回路ＢＳＤＲ
０はメインワード線ＭＷＬ０上の信号とサブワード線デ
コード信号ＳＤ０および／ＳＤ０に従ってサブワード線
ＳＷＬ０ｂを選択状態へ駆動する。サブワード線ドライ
ブ回路ＢＳＤＲ２、ＢＳＤＲ２５２、およびＢＳＤＲ２
５４もそれぞれ対応のメインワード線上の信号とサブワ
ード線デコード信号とに従って対応のサブワード線ＳＷ
Ｌ２ｂ、ＳＷＬ２５２ｂ、ＳＷＬ２５４ｂを選択状態へ
駆動する。
０はメインワード線ＭＷＬ０上の信号とサブワード線デ
コード信号ＳＤ０および／ＳＤ０に従ってサブワード線
ＳＷＬ０ｂを選択状態へ駆動する。サブワード線ドライ
ブ回路ＢＳＤＲ２、ＢＳＤＲ２５２、およびＢＳＤＲ２
５４もそれぞれ対応のメインワード線上の信号とサブワ
ード線デコード信号とに従って対応のサブワード線ＳＷ
Ｌ２ｂ、ＳＷＬ２５２ｂ、ＳＷＬ２５４ｂを選択状態へ
駆動する。
【００７０】１つのサブワード線ドライブ回路は、ｎチ
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタの２個で構成されており、従来に比べて、構成要素
数が低減され、回路占有面積を低減することができる。
次に動作について説明する。
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタの２個で構成されており、従来に比べて、構成要素
数が低減され、回路占有面積を低減することができる。
次に動作について説明する。
【００７１】今、サブワード線ＳＷＬ０ａが選択される
場合を考える。この場合には、サブワード線ＳＷＬ０ｂ
も同時に選択される。メインワード線ＭＷＬ０が高電圧
ＶＰＰから接地電圧レベルへ駆動され、サブワード線ド
ライブ回路ＡＳＤＲ０においてｐチャネルＭＯＳトラン
ジスタ７７が導通し、サブワード線デコード信号ＳＤ０
がサブワード線ＳＷＬ０ａ上に伝達される。サブワード
線デコード信号ＳＤ０は選択時、高電圧ＶＰＰレベルで
あり、サブワード線ＳＷＬ０ａが接地電圧レベルから高
電圧レベルに駆動される。同様、サブワード線ドライブ
回路ＢＳＤＲ０においても、ｐチャネルＭＯＳトランジ
スタが導通し、高電圧ＶＰＰレベルのサブワード線ドラ
イブデコード信号ＳＤ０がサブワード線ＳＷＬ０ｂ上に
伝達される。
場合を考える。この場合には、サブワード線ＳＷＬ０ｂ
も同時に選択される。メインワード線ＭＷＬ０が高電圧
ＶＰＰから接地電圧レベルへ駆動され、サブワード線ド
ライブ回路ＡＳＤＲ０においてｐチャネルＭＯＳトラン
ジスタ７７が導通し、サブワード線デコード信号ＳＤ０
がサブワード線ＳＷＬ０ａ上に伝達される。サブワード
線デコード信号ＳＤ０は選択時、高電圧ＶＰＰレベルで
あり、サブワード線ＳＷＬ０ａが接地電圧レベルから高
電圧レベルに駆動される。同様、サブワード線ドライブ
回路ＢＳＤＲ０においても、ｐチャネルＭＯＳトランジ
スタが導通し、高電圧ＶＰＰレベルのサブワード線ドラ
イブデコード信号ＳＤ０がサブワード線ＳＷＬ０ｂ上に
伝達される。
【００７２】サブワード線ドライブ回路ＡＳＤＲ２にお
いては、サブワード線ＳＷＬ２ａは負電圧ＶＮＷレベル
にあり、ｐチャネルＭＯＳトランジスタ７９が非導通を
維持し、接地電圧レベルのワード線デコード信号ＳＤ２
がサブワード線ＳＷＬ２ａ上に伝達されず、サブワード
線ＳＷＬ２ａは負電圧ＶＮＷレベルの非選択状態を維持
する。このとき、ｐチャネルＭＯＳトランジスタ７９が
サブワード線ＳＷＬ２ａ上に伝達することのできる電圧
は、接地電圧よりもそのしきい値電圧の絶対値高い電圧
レベルであり、サブワード線ＳＷＬ２ａを接地電圧レベ
ルへ駆動することはできない。ｎチャネルＭＯＳトラン
ジスタ８０は、そのゲートに接地電圧を受け、ソースへ
は、負電圧発生回路７５からの負電圧ＶＮＷが与えられ
ており、ｎチャネルＭＯＳトランジスタ８０は、弱いオ
ン状態となり、このサブワード線ＳＷＬ２ａを負電圧レ
ベルに保持する（サブワード線は非選択状態時すなわち
スタンバイ状態時、負電圧レベルである）。
いては、サブワード線ＳＷＬ２ａは負電圧ＶＮＷレベル
にあり、ｐチャネルＭＯＳトランジスタ７９が非導通を
維持し、接地電圧レベルのワード線デコード信号ＳＤ２
がサブワード線ＳＷＬ２ａ上に伝達されず、サブワード
線ＳＷＬ２ａは負電圧ＶＮＷレベルの非選択状態を維持
する。このとき、ｐチャネルＭＯＳトランジスタ７９が
サブワード線ＳＷＬ２ａ上に伝達することのできる電圧
は、接地電圧よりもそのしきい値電圧の絶対値高い電圧
レベルであり、サブワード線ＳＷＬ２ａを接地電圧レベ
ルへ駆動することはできない。ｎチャネルＭＯＳトラン
ジスタ８０は、そのゲートに接地電圧を受け、ソースへ
は、負電圧発生回路７５からの負電圧ＶＮＷが与えられ
ており、ｎチャネルＭＯＳトランジスタ８０は、弱いオ
ン状態となり、このサブワード線ＳＷＬ２ａを負電圧レ
ベルに保持する（サブワード線は非選択状態時すなわち
スタンバイ状態時、負電圧レベルである）。
【００７３】メインワード線ＭＷＬ６３は高電圧ＶＰＰ
レベルに保持される。したがって、サブワード線ドライ
ブ回路ＡＳＤＲ２５２においては、ＭＯＳトランジスタ
８６が非導通状態となり、一方、ｎチャネルＭＯＳトラ
ンジスタ８７は、Ｌレベルのワード線サブデコード信号
／ＳＤ０に従って弱いオン状態になり、サブワード線Ｓ
ＷＬ２５２ａを負電圧ＶＮＷレベルに保持する。他のサ
ブワード線ドライブ回路においても同様であり、したが
って、サブワード線ＳＷＬ０ａおよびＳＷＬ０ｂのみが
高電圧ＶＰＰレベルに駆動され、残りのサブワード線
は、負電圧ＶＮＷのレベルに保持される（サブワード線
は、スタンバイ状態時、負電圧ＶＮＷレベルに保持され
る）。
レベルに保持される。したがって、サブワード線ドライ
ブ回路ＡＳＤＲ２５２においては、ＭＯＳトランジスタ
８６が非導通状態となり、一方、ｎチャネルＭＯＳトラ
ンジスタ８７は、Ｌレベルのワード線サブデコード信号
／ＳＤ０に従って弱いオン状態になり、サブワード線Ｓ
ＷＬ２５２ａを負電圧ＶＮＷレベルに保持する。他のサ
ブワード線ドライブ回路においても同様であり、したが
って、サブワード線ＳＷＬ０ａおよびＳＷＬ０ｂのみが
高電圧ＶＰＰレベルに駆動され、残りのサブワード線
は、負電圧ＶＮＷのレベルに保持される（サブワード線
は、スタンバイ状態時、負電圧ＶＮＷレベルに保持され
る）。
【００７４】すなわち、２個のＭＯＳトランジスタを用
いてサブワード線ドライブ回路を構成しても、放電用の
ＭＯＳトランジスタのソース電位を高電圧および接地電
圧と極性の異なる負電圧とすることにより、対応のサブ
ワード線がフローティング状態となるのを防止すること
ができ、確実に、対応の非選択サブワード線を負電圧レ
ベルに保持することができる。
いてサブワード線ドライブ回路を構成しても、放電用の
ＭＯＳトランジスタのソース電位を高電圧および接地電
圧と極性の異なる負電圧とすることにより、対応のサブ
ワード線がフローティング状態となるのを防止すること
ができ、確実に、対応の非選択サブワード線を負電圧レ
ベルに保持することができる。
【００７５】なお、サブワード線ドライブ回路ＡＳＤＲ
０において、ＭＯＳトランジスタ７７が導通状態にあり
サブワード線ＳＷＬ０ａを高電圧ＶＰＰレベルに駆動し
ているとき、ＭＯＳトランジスタ７８は、弱いオン状態
にあり、サブワード線ＳＷＬ０ａから負電圧発生回路７
５へ弱い電流を流す。この場合、ＭＯＳトランジスタ７
７は、強いオン状態の導通状態にあり、十分な電流駆動
力を持ってサブワード線ＳＷＬ０ａへ高電圧ＶＰＰレベ
ルを供給しており、サブワード線上の電圧レベルは十分
に所定の高電圧レベルに保持される。
０において、ＭＯＳトランジスタ７７が導通状態にあり
サブワード線ＳＷＬ０ａを高電圧ＶＰＰレベルに駆動し
ているとき、ＭＯＳトランジスタ７８は、弱いオン状態
にあり、サブワード線ＳＷＬ０ａから負電圧発生回路７
５へ弱い電流を流す。この場合、ＭＯＳトランジスタ７
７は、強いオン状態の導通状態にあり、十分な電流駆動
力を持ってサブワード線ＳＷＬ０ａへ高電圧ＶＰＰレベ
ルを供給しており、サブワード線上の電圧レベルは十分
に所定の高電圧レベルに保持される。
【００７６】なおここで、「オン状態」は、有意のリー
ク電流を含めて電流が流れる状態を示し、「導通状態」
は、完全にオン状態となった場合を示し、また「非導通
状態」は、完全にオフ状態となった状態を示すものとす
る。
ク電流を含めて電流が流れる状態を示し、「導通状態」
は、完全にオン状態となった場合を示し、また「非導通
状態」は、完全にオフ状態となった状態を示すものとす
る。
【００７７】このサブワード線ドライブ回路の放電用の
ＭＯＳトランジスタが非導通状態となるべきときに弱い
オン状態とし、そのソース−ドレイン間抵抗を、ｐチャ
ネルＭＯＳトランジスタが非導通状態となるときのそれ
よりも小さくすることにより、対応のサブワード線を所
定の電圧レベルに保持することができる。このリーク電
流は、動作時に流れる動作電流に比べて十分小さい値
（たとえば１０μＡ程度）に設定することにより、ほぼ
無視することができる電流の大きさであり、特に問題は
生じない。スタンバイ状態時においてはすべてのサブワ
ード線ＳＷＬが負電圧ＶＮＷレベルに駆動されれば、放
電用ＭＯＳトランジスタのソースおよびドレインが同じ
電圧レベルとなり、リーク電流は生じない（対応のｐチ
ャネルＭＯＳトランジスタは非導通状態にあるため）。
ＭＯＳトランジスタが非導通状態となるべきときに弱い
オン状態とし、そのソース−ドレイン間抵抗を、ｐチャ
ネルＭＯＳトランジスタが非導通状態となるときのそれ
よりも小さくすることにより、対応のサブワード線を所
定の電圧レベルに保持することができる。このリーク電
流は、動作時に流れる動作電流に比べて十分小さい値
（たとえば１０μＡ程度）に設定することにより、ほぼ
無視することができる電流の大きさであり、特に問題は
生じない。スタンバイ状態時においてはすべてのサブワ
ード線ＳＷＬが負電圧ＶＮＷレベルに駆動されれば、放
電用ＭＯＳトランジスタのソースおよびドレインが同じ
電圧レベルとなり、リーク電流は生じない（対応のｐチ
ャネルＭＯＳトランジスタは非導通状態にあるため）。
【００７８】［負電圧発生回路の構成］図６は、図１に
示す負電圧発生回路７５の構成の一例を示す図である。
図６において、負電圧発生回路７５は、負電圧ＶＮＷの
電圧レベルを検出するレベル検出回路７５ａと、レベル
検出回路７５ａのノード９０上の信号に従って活性化さ
れ、発振動作を行なうリング発振器７５ｂと、リング発
振器７５ｂの出力信号に従ってチャージポンプ動作を行
なって負電圧ＶＮＷを発生するチャージポンプ回路７５
ｃを含む。
示す負電圧発生回路７５の構成の一例を示す図である。
図６において、負電圧発生回路７５は、負電圧ＶＮＷの
電圧レベルを検出するレベル検出回路７５ａと、レベル
検出回路７５ａのノード９０上の信号に従って活性化さ
れ、発振動作を行なうリング発振器７５ｂと、リング発
振器７５ｂの出力信号に従ってチャージポンプ動作を行
なって負電圧ＶＮＷを発生するチャージポンプ回路７５
ｃを含む。
【００７９】レベル検出回路７５ａは、電源ノードとノ
ード９０の間に接続され、かつそのゲートに接地電圧Ｖ
ＳＳを受けて定電流源として作用するｐチャネルＭＯＳ
トランジスタ７５ａａと、負電圧供給ノードとノード９
０の間に接続されかつそのゲートが接地ノードに接続さ
れるｎチャネルＭＯＳトランジスタ７５ａｂを含む。ｐ
チャネルＭＯＳトランジスタ７５ａａは、たとえば１０
μＡの大きさの電流を流すようにそのゲートの幅と長さ
の比が設定される。ＭＯＳトランジスタ７５ａｂはサブ
ワード線ドライブ回路の放電用のＭＯＳトランジスタ７
８、８０、８７および８９と同じサイズを備える。
ード９０の間に接続され、かつそのゲートに接地電圧Ｖ
ＳＳを受けて定電流源として作用するｐチャネルＭＯＳ
トランジスタ７５ａａと、負電圧供給ノードとノード９
０の間に接続されかつそのゲートが接地ノードに接続さ
れるｎチャネルＭＯＳトランジスタ７５ａｂを含む。ｐ
チャネルＭＯＳトランジスタ７５ａａは、たとえば１０
μＡの大きさの電流を流すようにそのゲートの幅と長さ
の比が設定される。ＭＯＳトランジスタ７５ａｂはサブ
ワード線ドライブ回路の放電用のＭＯＳトランジスタ７
８、８０、８７および８９と同じサイズを備える。
【００８０】リング発振器７５ｂは、ノード９０上の信
号を一方入力に受けるＮＡＮＤ回路７５ｂａと、ＮＡＮ
Ｄ回路７５ｂａの出力信号を受ける２段の縦続接続され
たインバータ７５ｂｂおよび７５ｂｃを含む。インバー
タ７５ｂｃの出力信号はまた、ＮＡＮＤ回路７５ｂａの
他方入力に与えられる。
号を一方入力に受けるＮＡＮＤ回路７５ｂａと、ＮＡＮ
Ｄ回路７５ｂａの出力信号を受ける２段の縦続接続され
たインバータ７５ｂｂおよび７５ｂｃを含む。インバー
タ７５ｂｃの出力信号はまた、ＮＡＮＤ回路７５ｂａの
他方入力に与えられる。
【００８１】チャージポンプ回路７５ｃは、リング発振
器７５ｂの出力信号を受けるキャパシタ７５ｃａと、こ
のキャパシタ７５ｃａの電荷注入によるノード９１の電
圧レベル上昇時、その電圧レベルを、そのしきい値電圧
の絶対値｜Ｖｔｈｐ｜レベルにクランプするダイオード
接続されたｐチャネルＭＯＳトランジスタ７５ｃｂと、
ノード９１の電圧レベルが負電圧ＶＮＷよりも低いとき
導通し、ノード９１へ電荷を伝達するダイオード接続さ
れたｐチャネルＭＯＳトランジスタ７５ｃｃを含む。次
に動作について簡単に説明する。
器７５ｂの出力信号を受けるキャパシタ７５ｃａと、こ
のキャパシタ７５ｃａの電荷注入によるノード９１の電
圧レベル上昇時、その電圧レベルを、そのしきい値電圧
の絶対値｜Ｖｔｈｐ｜レベルにクランプするダイオード
接続されたｐチャネルＭＯＳトランジスタ７５ｃｂと、
ノード９１の電圧レベルが負電圧ＶＮＷよりも低いとき
導通し、ノード９１へ電荷を伝達するダイオード接続さ
れたｐチャネルＭＯＳトランジスタ７５ｃｃを含む。次
に動作について簡単に説明する。
【００８２】レベル検出器７５ａにおいては、ＭＯＳト
ランジスタ７５ａａが一定の大きさ（たとえば１０μ
Ａ）の電流を供給する。負電圧ＶＮＷの電圧レベルが高
いとき、ＭＯＳトランジスタ７５ａｂは、そのゲート−
ソース間電圧が低く、このＭＯＳトランジスタ７５ａａ
の供給する電流をすべて放電できず、ノード９０上の電
圧レベルはＨレベルとなり、リング発振器７５ｂが活性
化され発振動作を行ない、チャージポンプ回路７５ｃに
より、負電圧ＶＮＷの電圧レベルを低下させる。一方、
この負電圧ＶＮＷの電圧レベルが低下すると、ＭＯＳト
ランジスタ７５ａｂは、そのゲート−ソース間電圧が大
きくなり、ＭＯＳトランジスタ７５ａａから供給される
電流を放電し、ノード９０の電圧レベルがＬレベルとな
り、リング発振器７５ｂは、発振動作を停止する。した
がってこの場合は、チャージポンプ回路７５ｃは動作せ
ず、負電圧ＶＮＷの電圧レベルはそれ以上より負となる
のが防止される。
ランジスタ７５ａａが一定の大きさ（たとえば１０μ
Ａ）の電流を供給する。負電圧ＶＮＷの電圧レベルが高
いとき、ＭＯＳトランジスタ７５ａｂは、そのゲート−
ソース間電圧が低く、このＭＯＳトランジスタ７５ａａ
の供給する電流をすべて放電できず、ノード９０上の電
圧レベルはＨレベルとなり、リング発振器７５ｂが活性
化され発振動作を行ない、チャージポンプ回路７５ｃに
より、負電圧ＶＮＷの電圧レベルを低下させる。一方、
この負電圧ＶＮＷの電圧レベルが低下すると、ＭＯＳト
ランジスタ７５ａｂは、そのゲート−ソース間電圧が大
きくなり、ＭＯＳトランジスタ７５ａａから供給される
電流を放電し、ノード９０の電圧レベルがＬレベルとな
り、リング発振器７５ｂは、発振動作を停止する。した
がってこの場合は、チャージポンプ回路７５ｃは動作せ
ず、負電圧ＶＮＷの電圧レベルはそれ以上より負となる
のが防止される。
【００８３】したがって、負電圧ＶＮＷは、ＭＯＳトラ
ンジスタ７５ａｂが流す電流が、ＭＯＳトランジスタ７
５ａａが流す電流と同じ大きさの電流となるような電圧
レベルに設定される。このＭＯＳトランジスタ７５ａｂ
は、サブワード線ドライブ回路の放電用ｎチャネルＭＯ
Ｓトランジスタとサイズが同じである。したがって、負
電圧ＶＮＷは、各サブワード線ドライブ回路において、
ゲート電圧が接地電圧レベルのとき、最大１０μＡ程度
の電流が流れるような弱いオン状態となるような電圧レ
ベルに設定される。
ンジスタ７５ａｂが流す電流が、ＭＯＳトランジスタ７
５ａａが流す電流と同じ大きさの電流となるような電圧
レベルに設定される。このＭＯＳトランジスタ７５ａｂ
は、サブワード線ドライブ回路の放電用ｎチャネルＭＯ
Ｓトランジスタとサイズが同じである。したがって、負
電圧ＶＮＷは、各サブワード線ドライブ回路において、
ゲート電圧が接地電圧レベルのとき、最大１０μＡ程度
の電流が流れるような弱いオン状態となるような電圧レ
ベルに設定される。
【００８４】なお、このサブワード線ドライブ回路にお
いて、放電用ＭＯＳトランジスタにおいてリーク電流が
流れるのは、対応のサブワード線が選択状態へ駆動され
かつこの放電用ＭＯＳトランジスタのゲートが接地電圧
レベルに保持されるときである。したがって、選択ワー
ド線において、１０μＡ程度のリーク電流が流れる。非
選択サブワード線において充電用ｐチャネルＭＯＳトラ
ンジスタに対し、Ｌレベルのワード線サブデコード信号
が伝達されても、放電用ＭＯＳトランジスタはそのゲー
トに電源電圧レベルのＨレベルの信号を受けて導通し、
高速で対応のサブワード線を負電圧レベルに放電する。
この場合においても、充電用ｐチャネルＭＯＳトランジ
スタは、ゲートが接地電圧、ドレインが接地電圧とな
り、ソースが負電圧レベルに駆動され、オフ状態を維持
し、確実に、非選択ワード線は負電圧レベルに駆動され
る。この後は、リーク電流は生じない。したがって、単
にリーク電流は選択サブワード線において生じるだけで
ある。このリーク電流の大きさは、同時に選択されるサ
ブワード線の数またはメインワード線の数に応じて適当
な値に定められればよい。
いて、放電用ＭＯＳトランジスタにおいてリーク電流が
流れるのは、対応のサブワード線が選択状態へ駆動され
かつこの放電用ＭＯＳトランジスタのゲートが接地電圧
レベルに保持されるときである。したがって、選択ワー
ド線において、１０μＡ程度のリーク電流が流れる。非
選択サブワード線において充電用ｐチャネルＭＯＳトラ
ンジスタに対し、Ｌレベルのワード線サブデコード信号
が伝達されても、放電用ＭＯＳトランジスタはそのゲー
トに電源電圧レベルのＨレベルの信号を受けて導通し、
高速で対応のサブワード線を負電圧レベルに放電する。
この場合においても、充電用ｐチャネルＭＯＳトランジ
スタは、ゲートが接地電圧、ドレインが接地電圧とな
り、ソースが負電圧レベルに駆動され、オフ状態を維持
し、確実に、非選択ワード線は負電圧レベルに駆動され
る。この後は、リーク電流は生じない。したがって、単
にリーク電流は選択サブワード線において生じるだけで
ある。このリーク電流の大きさは、同時に選択されるサ
ブワード線の数またはメインワード線の数に応じて適当
な値に定められればよい。
【００８５】以上のように、この発明の実施の形態１に
従えば、サブワード線ドライブ回路を、２つのＭＯＳト
ランジスタで構成しているため、従来の構成に比べて構
成要素数を低減することができ、回路占有面積を低減す
ることができる。また、負電圧をサブワード線ドライバ
へ与え、非選択サブワード線を負電圧レベルへ駆動する
ように構成しているため、またサブワード線デコード信
号は接地電圧レベルのＬレベルであり、サブワード線ド
ライブ回路の放電用ＭＯＳトランジスタは、弱いオン状
態を維持し、非選択サブワード線がフローティング状態
になるのを防止することができる。
従えば、サブワード線ドライブ回路を、２つのＭＯＳト
ランジスタで構成しているため、従来の構成に比べて構
成要素数を低減することができ、回路占有面積を低減す
ることができる。また、負電圧をサブワード線ドライバ
へ与え、非選択サブワード線を負電圧レベルへ駆動する
ように構成しているため、またサブワード線デコード信
号は接地電圧レベルのＬレベルであり、サブワード線ド
ライブ回路の放電用ＭＯＳトランジスタは、弱いオン状
態を維持し、非選択サブワード線がフローティング状態
になるのを防止することができる。
【００８６】［実施の形態２］図７は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。図７においては、１本のメインワード線ＭＷＬと
１本のサブワード線ＳＷＬに対して設けられるサブワー
ド線ドライブ回路ＳＤＲの構成を示す。この図７に示す
サブワード線ドライブ回路の構成は、図１７に示す従来
のサブワード線ドライブ回路のそれと同じであるが、非
選択サブワード線ＳＷＬへは、接地電圧に代えて負電圧
ＶＮＷが伝達される。他の構成は図１７に示す構成と同
じであり、対応する部分には同一参照番号を付す。
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。図７においては、１本のメインワード線ＭＷＬと
１本のサブワード線ＳＷＬに対して設けられるサブワー
ド線ドライブ回路ＳＤＲの構成を示す。この図７に示す
サブワード線ドライブ回路の構成は、図１７に示す従来
のサブワード線ドライブ回路のそれと同じであるが、非
選択サブワード線ＳＷＬへは、接地電圧に代えて負電圧
ＶＮＷが伝達される。他の構成は図１７に示す構成と同
じであり、対応する部分には同一参照番号を付す。
【００８７】この図７に示す構成においては、スタンバ
イサイクル時においては、ＭＯＳトランジスタＮＱ１お
よびＮＱ２がともに導通し、サブワード線ＳＷＬは負電
圧ＶＮＷに保持される。アクティブサイクルにおいて、
選択サブワード線ＳＷＬは、ＭＯＳトランジスタＰＱを
介して高電圧ＶＰＰレベルに駆動される。このとき、弱
いオン状態のＭＯＳトランジスタＮＱ１およびＮＱ２を
介して負電圧発生回路へリーク電流が流れる。しかしな
がら、図６に示す負電圧発生回路のレベル検出器に含ま
れるＭＯＳトランジスタ７５ａｂのゲート幅とゲート長
の比が、ＭＯＳトランジスタＮＱ１およびＮＱ２それぞ
れのゲート長とゲート幅の比の２倍に設定されていれ
ば、先の実施の形態１の場合と同様、小さなリーク電流
で所望の高電圧ＶＰＰレベルに選択サブワード線が保持
される。
イサイクル時においては、ＭＯＳトランジスタＮＱ１お
よびＮＱ２がともに導通し、サブワード線ＳＷＬは負電
圧ＶＮＷに保持される。アクティブサイクルにおいて、
選択サブワード線ＳＷＬは、ＭＯＳトランジスタＰＱを
介して高電圧ＶＰＰレベルに駆動される。このとき、弱
いオン状態のＭＯＳトランジスタＮＱ１およびＮＱ２を
介して負電圧発生回路へリーク電流が流れる。しかしな
がら、図６に示す負電圧発生回路のレベル検出器に含ま
れるＭＯＳトランジスタ７５ａｂのゲート幅とゲート長
の比が、ＭＯＳトランジスタＮＱ１およびＮＱ２それぞ
れのゲート長とゲート幅の比の２倍に設定されていれ
ば、先の実施の形態１の場合と同様、小さなリーク電流
で所望の高電圧ＶＰＰレベルに選択サブワード線が保持
される。
【００８８】非選択サブワード線に対しては、ＭＯＳト
ランジスタＮＱ１およびＮＱ２の少なくとも一方が導通
状態にあり、確実に、サブワード線ＳＷＬは負電圧ＶＮ
Ｗに保持される。
ランジスタＮＱ１およびＮＱ２の少なくとも一方が導通
状態にあり、確実に、サブワード線ＳＷＬは負電圧ＶＮ
Ｗに保持される。
【００８９】この図７に示すように、非選択状態のサブ
ワード線ＳＷＬに負電圧ＶＮＷを伝達することにより、
以下の利点が得られる。メモリセルＭＣのアクセストラ
ンジスタＱＭのゲートがサブワード線ＳＷＬに接続され
る。サブワード線ＳＷＬが非選択状態のとき、このアク
セストランジスタＱＭが、より強いオフ状態となり、キ
ャパシタＣＭからビット線ＢＬへの電荷の流出が防止さ
れる。特にアクティブサイクル時において隣接サブワー
ド線が選択され、ワード線間容量などによりこの非選択
サブワード線ＳＷＬの電圧レベルが上昇しても、十分に
アクセストランジスタＱＭはオフ状態を維持するため、
キャパシタＣＭの電荷の流出が確実に防止され、電荷保
持特性の優れた半導体記憶装置を実現することができ
る。アクティブサイクルにおいてビット線ＢＬの電圧レ
ベルが接地電圧レベルにセンスアンプにより駆動された
場合においても同様キャパシタＣＭの電荷の流出が防止
される。したがって、サブワード線が非選択状態のとき
には、負電圧ＶＮＷを伝達することにより、電荷保持特
性の優れた半導体記憶装置を実現することができる。負
電圧ＶＮＷが消費されるのは、ワード線が選択状態から
非選択状態へ駆動されるときである。選択サブワード線
の数は小さいため、負電圧発生回路の駆動力はそれほど
大きいものは要求されない。したがって、メインワード
線ドライブ回路およびサブワード線デコーダ両者へ負電
圧ＶＮＷを与える構成に比べて、負電圧発生回路７５の
構成素子の占有面積を低減することができ、回路占有面
積を大幅に増加させることなく電荷保持特性に優れた半
導体記憶装置を実現することができる。
ワード線ＳＷＬに負電圧ＶＮＷを伝達することにより、
以下の利点が得られる。メモリセルＭＣのアクセストラ
ンジスタＱＭのゲートがサブワード線ＳＷＬに接続され
る。サブワード線ＳＷＬが非選択状態のとき、このアク
セストランジスタＱＭが、より強いオフ状態となり、キ
ャパシタＣＭからビット線ＢＬへの電荷の流出が防止さ
れる。特にアクティブサイクル時において隣接サブワー
ド線が選択され、ワード線間容量などによりこの非選択
サブワード線ＳＷＬの電圧レベルが上昇しても、十分に
アクセストランジスタＱＭはオフ状態を維持するため、
キャパシタＣＭの電荷の流出が確実に防止され、電荷保
持特性の優れた半導体記憶装置を実現することができ
る。アクティブサイクルにおいてビット線ＢＬの電圧レ
ベルが接地電圧レベルにセンスアンプにより駆動された
場合においても同様キャパシタＣＭの電荷の流出が防止
される。したがって、サブワード線が非選択状態のとき
には、負電圧ＶＮＷを伝達することにより、電荷保持特
性の優れた半導体記憶装置を実現することができる。負
電圧ＶＮＷが消費されるのは、ワード線が選択状態から
非選択状態へ駆動されるときである。選択サブワード線
の数は小さいため、負電圧発生回路の駆動力はそれほど
大きいものは要求されない。したがって、メインワード
線ドライブ回路およびサブワード線デコーダ両者へ負電
圧ＶＮＷを与える構成に比べて、負電圧発生回路７５の
構成素子の占有面積を低減することができ、回路占有面
積を大幅に増加させることなく電荷保持特性に優れた半
導体記憶装置を実現することができる。
【００９０】［実施の形態３］図８は、この発明の実施
の形態３に従う半導体記憶装置の要部の構成を示す図で
ある。図８においては、メモリセルアレイ１ａのサブワ
ード線ドライバの構成を示す。他のメモリセルアレイに
おいても同様の構成が設けられる。この図８に示す実施
の形態３に従う半導体記憶装置は、図５に示す実施の形
態１の半導体記憶装置と以下の点において異なってい
る。すなわち、サブワード線デコード信号としては、デ
コード信号ＳＤ０〜ＳＤ３のみが用いられる。補のサブ
ワード線デコード信号／ＳＤ０〜／ＳＤ３は用いられな
い。また、サブワード線ドライブ回路ＡＳＤＲ０〜ＡＳ
ＤＲ２５４、ＳＤＲ１〜ＳＤＲ２５５、ＢＳＤＲ０〜Ｂ
ＳＤＲ２５４の構成要素は、ｐチャネルＭＯＳトランジ
スタ１０４とｎチャネルＭＯＳトランジスタ１０５であ
るが、その接続が異なる。
の形態３に従う半導体記憶装置の要部の構成を示す図で
ある。図８においては、メモリセルアレイ１ａのサブワ
ード線ドライバの構成を示す。他のメモリセルアレイに
おいても同様の構成が設けられる。この図８に示す実施
の形態３に従う半導体記憶装置は、図５に示す実施の形
態１の半導体記憶装置と以下の点において異なってい
る。すなわち、サブワード線デコード信号としては、デ
コード信号ＳＤ０〜ＳＤ３のみが用いられる。補のサブ
ワード線デコード信号／ＳＤ０〜／ＳＤ３は用いられな
い。また、サブワード線ドライブ回路ＡＳＤＲ０〜ＡＳ
ＤＲ２５４、ＳＤＲ１〜ＳＤＲ２５５、ＢＳＤＲ０〜Ｂ
ＳＤＲ２５４の構成要素は、ｐチャネルＭＯＳトランジ
スタ１０４とｎチャネルＭＯＳトランジスタ１０５であ
るが、その接続が異なる。
【００９１】すなわち、サブワード線ドライブ回路ＳＤ
Ｒ（ＡＳＤＲ０〜ＡＳＤＲ２５４、ＳＤＲ１〜ＳＤＲ２
５３、ＢＳＤＲ０〜ＢＳＤＲ２５４）の各々は、対応の
メインワード線ＭＷＬ（ＭＷＬ０〜ＭＷＬ６３）が選択
状態のとき導通し、対応のサブワード線デコード信号Ｓ
Ｄ（ＳＤ０〜ＳＤ３）を対応のサブワード線ＳＷＬ上に
伝達するｐチャネルＭＯＳトランジスタ１０４と、対応
のメインワード線ＭＷＬが非選択状態のとき導通し、対
応のサブワード線ＳＷＬ上に負電圧ＶＮＷを伝達するｎ
チャネルＭＯＳトランジスタ１０５を含む。
Ｒ（ＡＳＤＲ０〜ＡＳＤＲ２５４、ＳＤＲ１〜ＳＤＲ２
５３、ＢＳＤＲ０〜ＢＳＤＲ２５４）の各々は、対応の
メインワード線ＭＷＬ（ＭＷＬ０〜ＭＷＬ６３）が選択
状態のとき導通し、対応のサブワード線デコード信号Ｓ
Ｄ（ＳＤ０〜ＳＤ３）を対応のサブワード線ＳＷＬ上に
伝達するｐチャネルＭＯＳトランジスタ１０４と、対応
のメインワード線ＭＷＬが非選択状態のとき導通し、対
応のサブワード線ＳＷＬ上に負電圧ＶＮＷを伝達するｎ
チャネルＭＯＳトランジスタ１０５を含む。
【００９２】この図８に示す構成においては、サブワー
ド線デコード信号線５１ａは、４本の信号線のみを含
み、したがって、配線占有面積が低減される。また、補
のサブワード線デコード信号／ＳＤ０〜／ＳＤ３を駆動
する必要がなく、消費電力が低減される。次に動作につ
いて説明する。
ド線デコード信号線５１ａは、４本の信号線のみを含
み、したがって、配線占有面積が低減される。また、補
のサブワード線デコード信号／ＳＤ０〜／ＳＤ３を駆動
する必要がなく、消費電力が低減される。次に動作につ
いて説明する。
【００９３】すべてのサブワード線ＳＷＬ０〜ＳＷＬ２
５５ａおよびＳＷＬ０ｂ〜ＳＷＬ２５５ｂが非選択状態
のときには、メインワード線ＭＷＬ０〜ＭＷＬ６３は非
選択状態の高電圧ＶＰＰレベルにある。したがって、ｐ
チャネルＭＯＳトランジスタ１０４は非導通状態、ｎチ
ャネルＭＯＳトランジスタ１０５が導通状態となり、サ
ブワード線ＳＷＬ（ＳＷＬ０〜ＳＷＬ２５５ａおよびＳ
ＷＬ０ｂ〜ＳＷＬ２５５ｂ）はすべて負電圧ＶＮＷの電
圧レベルに保持される。
５５ａおよびＳＷＬ０ｂ〜ＳＷＬ２５５ｂが非選択状態
のときには、メインワード線ＭＷＬ０〜ＭＷＬ６３は非
選択状態の高電圧ＶＰＰレベルにある。したがって、ｐ
チャネルＭＯＳトランジスタ１０４は非導通状態、ｎチ
ャネルＭＯＳトランジスタ１０５が導通状態となり、サ
ブワード線ＳＷＬ（ＳＷＬ０〜ＳＷＬ２５５ａおよびＳ
ＷＬ０ｂ〜ＳＷＬ２５５ｂ）はすべて負電圧ＶＮＷの電
圧レベルに保持される。
【００９４】アクティブサイクルが始まると、サブワー
ド線の選択動作が行なわれる。今、サブワード線ＳＷＬ
０ａが選択される場合の動作について考える。この場
合、サブワード線デコード信号ＳＤ０が高電圧ＶＰＰレ
ベルに駆動され、残りのサブワード線デコード信号ＳＤ
１〜ＳＤ３は接地電圧レベルに保持される。メインワー
ド線ＭＷＬ０がメインワード線ドライブ回路１５ａａよ
り接地電圧レベルに駆動され、残りのメインワード線Ｎ
ＷＬ１〜ＮＷＬ６３は、高電圧ＶＰＰレベルに保持され
る。サブワード線ドライブ回路ＡＳＤＲ０においては、
ｐチャネルＭＯＳトランジスタ１０４が導通し、高電圧
ＶＰＰをサブワード線ＳＷＬ０ａ上に伝達する。ｎチャ
ネルＭＯＳトランジスタ１０５は、弱いオン状態にあ
り、サブワード線ＳＷＬ０ａから負電圧発生部へリーク
電流を流す。しかしながら、このＭＯＳトランジスタ１
０５の供給するリーク電流量は極めて小さく、ＭＯＳト
ランジスタ１０４は強いオン状態（導通状態）にあるた
め、選択サブワード線ＳＷＬ０ａは昇圧電圧ＶＰＰレベ
ルに駆動されて保持される。
ド線の選択動作が行なわれる。今、サブワード線ＳＷＬ
０ａが選択される場合の動作について考える。この場
合、サブワード線デコード信号ＳＤ０が高電圧ＶＰＰレ
ベルに駆動され、残りのサブワード線デコード信号ＳＤ
１〜ＳＤ３は接地電圧レベルに保持される。メインワー
ド線ＭＷＬ０がメインワード線ドライブ回路１５ａａよ
り接地電圧レベルに駆動され、残りのメインワード線Ｎ
ＷＬ１〜ＮＷＬ６３は、高電圧ＶＰＰレベルに保持され
る。サブワード線ドライブ回路ＡＳＤＲ０においては、
ｐチャネルＭＯＳトランジスタ１０４が導通し、高電圧
ＶＰＰをサブワード線ＳＷＬ０ａ上に伝達する。ｎチャ
ネルＭＯＳトランジスタ１０５は、弱いオン状態にあ
り、サブワード線ＳＷＬ０ａから負電圧発生部へリーク
電流を流す。しかしながら、このＭＯＳトランジスタ１
０５の供給するリーク電流量は極めて小さく、ＭＯＳト
ランジスタ１０４は強いオン状態（導通状態）にあるた
め、選択サブワード線ＳＷＬ０ａは昇圧電圧ＶＰＰレベ
ルに駆動されて保持される。
【００９５】サブワード線ドライブ回路ＡＳＤＲ２にお
いては、同様、このｐチャネルＭＯＳトランジスタは非
導通状態にあり、接地電圧レベルのサブワード線デコー
ド信号ＳＤ２はサブワード線ＳＷＬ２ａ上に伝達されな
い。このサブワード線ドライブ回路ＳＤＲ２において
は、サブワード線ＳＷＬ２ａ上の電圧が接地電圧レベル
となると、このｐチャネルＭＯＳトランジスタは、ゲー
ト、ソース、ドレインの電圧がすべて同じとなり、非導
通状態となる。一方、このサブワード線ドライブ回路Ａ
ＳＤＲ２においては、ｎチャネルＭＯＳトランジスタが
弱いオン状態にあり、このサブワード線ＳＷＬ２ａを負
電圧ＶＮＷレベルに保持する。これにより、非選択サブ
ワード線ＳＷＬ２ａがフローティング状態になるのが防
止される。
いては、同様、このｐチャネルＭＯＳトランジスタは非
導通状態にあり、接地電圧レベルのサブワード線デコー
ド信号ＳＤ２はサブワード線ＳＷＬ２ａ上に伝達されな
い。このサブワード線ドライブ回路ＳＤＲ２において
は、サブワード線ＳＷＬ２ａ上の電圧が接地電圧レベル
となると、このｐチャネルＭＯＳトランジスタは、ゲー
ト、ソース、ドレインの電圧がすべて同じとなり、非導
通状態となる。一方、このサブワード線ドライブ回路Ａ
ＳＤＲ２においては、ｎチャネルＭＯＳトランジスタが
弱いオン状態にあり、このサブワード線ＳＷＬ２ａを負
電圧ＶＮＷレベルに保持する。これにより、非選択サブ
ワード線ＳＷＬ２ａがフローティング状態になるのが防
止される。
【００９６】残りの非選択メインワード線ＭＷＬ１〜Ｍ
ＷＬ６３に接続するサブワード線ドライブ回路において
は、ｐチャネルＭＯＳトランジスタが非導通状態、ｎチ
ャネルＭＯＳトランジスタが導通状態となり、対応のサ
ブワード線は負電圧ＶＮＷレベルに保持される。
ＷＬ６３に接続するサブワード線ドライブ回路において
は、ｐチャネルＭＯＳトランジスタが非導通状態、ｎチ
ャネルＭＯＳトランジスタが導通状態となり、対応のサ
ブワード線は負電圧ＶＮＷレベルに保持される。
【００９７】メインワード線ＭＷＬ０に接続される残り
のサブワード線ドライブ回路ＳＤＲ１、ＳＤＲ３、ＢＳ
ＤＲ０およびＢＳＤＲ２においても、同様、ｐチャネル
ＭＯＳトランジスタが非導通状態、ｎチャネルＭＯＳト
ランジスタが弱いオン状態となり、各サブワード線は負
電圧レベルに保持される。サブワード線ＳＷＬ０ｂは、
サブワード線ドライブ回路ＢＳＤＲ０により、サブワー
ド線デコード信号ＳＤ０に従って選択状態の高電圧ＶＰ
Ｐレベルに駆動される。
のサブワード線ドライブ回路ＳＤＲ１、ＳＤＲ３、ＢＳ
ＤＲ０およびＢＳＤＲ２においても、同様、ｐチャネル
ＭＯＳトランジスタが非導通状態、ｎチャネルＭＯＳト
ランジスタが弱いオン状態となり、各サブワード線は負
電圧レベルに保持される。サブワード線ＳＷＬ０ｂは、
サブワード線ドライブ回路ＢＳＤＲ０により、サブワー
ド線デコード信号ＳＤ０に従って選択状態の高電圧ＶＰ
Ｐレベルに駆動される。
【００９８】以上のように、この発明の実施の形態３に
従えば、サブワード線ドライブ回路を２個のＭＯＳトラ
ンジスタで構成し、またサブワード線デコード信号は、
補のサブワード線デコード信号を使わないように構成し
ているため、回路占有面積を低減することができまたア
レイ占有面積も低減することができる（配線占有面積が
低減されるため）。また、補のサブワード線デコード信
号を駆動する必要がなく、消費電力が低減される。
従えば、サブワード線ドライブ回路を２個のＭＯＳトラ
ンジスタで構成し、またサブワード線デコード信号は、
補のサブワード線デコード信号を使わないように構成し
ているため、回路占有面積を低減することができまたア
レイ占有面積も低減することができる（配線占有面積が
低減されるため）。また、補のサブワード線デコード信
号を駆動する必要がなく、消費電力が低減される。
【００９９】［実施の形態４］図９は、この発明の実施
の形態４に従う半導体記憶装置の全体の構成を概略的に
示す図である。図９においては、１つのメモリセルアレ
イ１ａの構成を代表的に示す。メモリセルアレイ１ａは
４つのブロックＭＢＫ♯０〜ＭＢＫ♯３に分割される。
メモリセルアレイ１ａにおいて行方向に沿って整列する
サブアレイブロックを含むブロックＭＢＫ♯０〜ＭＢＫ
♯３それぞれに対し、ワード線選択回路１１０ａ０〜１
１０ａ３が設けられる。これらのワード線選択回路１１
０ａ０〜１１０ａ３は、それぞれ対応のメモリブロック
ＭＢＫ♯０〜ＭＢＫ♯３におけるメインワード線および
サブワード線デコード信号を生成する。
の形態４に従う半導体記憶装置の全体の構成を概略的に
示す図である。図９においては、１つのメモリセルアレ
イ１ａの構成を代表的に示す。メモリセルアレイ１ａは
４つのブロックＭＢＫ♯０〜ＭＢＫ♯３に分割される。
メモリセルアレイ１ａにおいて行方向に沿って整列する
サブアレイブロックを含むブロックＭＢＫ♯０〜ＭＢＫ
♯３それぞれに対し、ワード線選択回路１１０ａ０〜１
１０ａ３が設けられる。これらのワード線選択回路１１
０ａ０〜１１０ａ３は、それぞれ対応のメモリブロック
ＭＢＫ♯０〜ＭＢＫ♯３におけるメインワード線および
サブワード線デコード信号を生成する。
【０１００】メモリブロックＭＢＫ♯０〜ＭＢＫ♯３そ
れぞれにおいては８本のメインワード線が配設され、１
つのメインワード線に対して、８本のサブワード線が配
設される。これは後に説明するが、サブワード線デコー
ド信号として、実施の形態３におけるように、補のサブ
ワード線デコード信号を利用しないため、この補のサブ
ワード線デコード信号に代えて、追加の真のサブワード
線デコード信号を生成する。メモリブロックＭＢＫ♯０
〜ＭＢＫ♯３それぞれにおいて、８本のサブワード線デ
コード信号線ＳＤ０〜ＳＤ７が配設される。このサブワ
ード線デコード信号線ＳＤ０〜ＳＤ７は、メインワード
線と平行してかつ同層に配設され、かつ交互に配設され
る。メモリブロック単位でサブワード線デコード信号が
生成される。
れぞれにおいては８本のメインワード線が配設され、１
つのメインワード線に対して、８本のサブワード線が配
設される。これは後に説明するが、サブワード線デコー
ド信号として、実施の形態３におけるように、補のサブ
ワード線デコード信号を利用しないため、この補のサブ
ワード線デコード信号に代えて、追加の真のサブワード
線デコード信号を生成する。メモリブロックＭＢＫ♯０
〜ＭＢＫ♯３それぞれにおいて、８本のサブワード線デ
コード信号線ＳＤ０〜ＳＤ７が配設される。このサブワ
ード線デコード信号線ＳＤ０〜ＳＤ７は、メインワード
線と平行してかつ同層に配設され、かつ交互に配設され
る。メモリブロック単位でサブワード線デコード信号が
生成される。
【０１０１】サブアレイブロック１６ａ０〜１６ａ３に
対して、サブワード線ドライバ１８ａ０〜１８ａ３およ
びサブワードドライバ１９ａ０〜１９ａ３が配設され、
またサブアレイブロック１７ａ０〜１７ａ３に対しサブ
ワード線ドライバ１９ａ０〜１９ａ３および２０ａ０〜
２０ａ３が配設される。このサブワード線ドライバ領域
において、対応のワード線選択回路から出力されるサブ
ワード線デコード信号を伝達する信号線が延在して配置
される。すなわち、メモリブロックＭＢＫ♯０〜ＭＢＫ
♯３それぞれにおいて対応のサブワード線ドライバ配設
領域に対してのみ、サブワード線デコード信号線が配設
される。したがって、メモリセルアレイ１ａの全体にわ
たって列方向に沿ってサブワード線デコード信号を対応
のサブワード線ドライバへ伝達する構成に比べて、サブ
ワード線デコード信号を伝達する配線長さを短くするこ
とができ、また応じてそれに接続されるサブワード線ド
ライバの数も低減され、負荷容量が軽減され高速でサブ
ワード線デコード信号を伝達することができる。また、
負荷容量が小さいため、サブワード線デコード信号駆動
時の消費電力も低減することができる。
対して、サブワード線ドライバ１８ａ０〜１８ａ３およ
びサブワードドライバ１９ａ０〜１９ａ３が配設され、
またサブアレイブロック１７ａ０〜１７ａ３に対しサブ
ワード線ドライバ１９ａ０〜１９ａ３および２０ａ０〜
２０ａ３が配設される。このサブワード線ドライバ領域
において、対応のワード線選択回路から出力されるサブ
ワード線デコード信号を伝達する信号線が延在して配置
される。すなわち、メモリブロックＭＢＫ♯０〜ＭＢＫ
♯３それぞれにおいて対応のサブワード線ドライバ配設
領域に対してのみ、サブワード線デコード信号線が配設
される。したがって、メモリセルアレイ１ａの全体にわ
たって列方向に沿ってサブワード線デコード信号を対応
のサブワード線ドライバへ伝達する構成に比べて、サブ
ワード線デコード信号を伝達する配線長さを短くするこ
とができ、また応じてそれに接続されるサブワード線ド
ライバの数も低減され、負荷容量が軽減され高速でサブ
ワード線デコード信号を伝達することができる。また、
負荷容量が小さいため、サブワード線デコード信号駆動
時の消費電力も低減することができる。
【０１０２】ワード線選択回路１１０ａ０〜１１０ａ３
は、ロウプリデコーダ１０７からのプリデコード信号Ｘ
０〜Ｘ１５に従ってメインワード線およびサブワード線
デコード信号を駆動する。ロウプリデコーダ１０７は、
プリデコード信号Ｘ１６〜Ｘ１９を生成し、ワード線選
択回路１１０ａ０〜１１０ａ３を選択的に活性化する。
ワード線選択回路１１０ａ０〜１１０ａ３は、対応のロ
ウプリデコード信号Ｘ１６〜Ｘ１９が活性化されかつブ
ロックデコーダ５４からのブロック選択信号ＢＳ０が活
性状態のときに、デコード動作を実行してメインワード
線およびサブワード線デコード信号線を駆動する。図１
０は、図９に示すロウプリデコーダ１０７におけるアド
レス信号とプリデコード信号の対応関係を示す図であ
る。図１０において、アドレス信号Ａ０−Ａ２により、
プリデコード信号Ｘ０−Ｘ８が生成され、アドレス信号
Ａ３−Ａ５により、プリデコード信号Ｘ８−Ｘ１５が生
成され、アドレス信号Ａ６およびＡ７により、プリデコ
ード信号Ｘ１６−Ｘ１９が生成される。アドレス信号Ａ
８およびＡ９は、ブロックデコーダ５４へ与えられ、ブ
ロック選択信号ＢＳ０−ＢＳ３が選択的に活性化され
る。
は、ロウプリデコーダ１０７からのプリデコード信号Ｘ
０〜Ｘ１５に従ってメインワード線およびサブワード線
デコード信号を駆動する。ロウプリデコーダ１０７は、
プリデコード信号Ｘ１６〜Ｘ１９を生成し、ワード線選
択回路１１０ａ０〜１１０ａ３を選択的に活性化する。
ワード線選択回路１１０ａ０〜１１０ａ３は、対応のロ
ウプリデコード信号Ｘ１６〜Ｘ１９が活性化されかつブ
ロックデコーダ５４からのブロック選択信号ＢＳ０が活
性状態のときに、デコード動作を実行してメインワード
線およびサブワード線デコード信号線を駆動する。図１
０は、図９に示すロウプリデコーダ１０７におけるアド
レス信号とプリデコード信号の対応関係を示す図であ
る。図１０において、アドレス信号Ａ０−Ａ２により、
プリデコード信号Ｘ０−Ｘ８が生成され、アドレス信号
Ａ３−Ａ５により、プリデコード信号Ｘ８−Ｘ１５が生
成され、アドレス信号Ａ６およびＡ７により、プリデコ
ード信号Ｘ１６−Ｘ１９が生成される。アドレス信号Ａ
８およびＡ９は、ブロックデコーダ５４へ与えられ、ブ
ロック選択信号ＢＳ０−ＢＳ３が選択的に活性化され
る。
【０１０３】ロウプリデコード信号Ｘ０−Ｘ７は、１つ
のメインワード線に対して設けられた８本のサブワード
線のうちの１つを指定する。プリデコード信号Ｘ８−Ｘ
１５は、対応のメモリブロックにおける８本のメインワ
ード線の１つを指定する。プリデコード信号Ｘ１６−Ｘ
１９は、メモリブロックＭＢＫ♯０〜ＭＢＫ♯３を指定
する。ブロック選択信号ＢＳ０−ＢＳ３は、メモリセル
アレイを指定する。したがって、プリデコード信号Ｘ１
６−Ｘ１９により指定されたメモリブロック内において
プリデコード信号Ｘ８−Ｘ１５が指定するメインワード
線が選択状態へ駆動される。プリデコード信号Ｘ０−Ｘ
７により、この選択メインワード線に対して設けられた
８本のうちの１つのサブワード線が選択される。
のメインワード線に対して設けられた８本のサブワード
線のうちの１つを指定する。プリデコード信号Ｘ８−Ｘ
１５は、対応のメモリブロックにおける８本のメインワ
ード線の１つを指定する。プリデコード信号Ｘ１６−Ｘ
１９は、メモリブロックＭＢＫ♯０〜ＭＢＫ♯３を指定
する。ブロック選択信号ＢＳ０−ＢＳ３は、メモリセル
アレイを指定する。したがって、プリデコード信号Ｘ１
６−Ｘ１９により指定されたメモリブロック内において
プリデコード信号Ｘ８−Ｘ１５が指定するメインワード
線が選択状態へ駆動される。プリデコード信号Ｘ０−Ｘ
７により、この選択メインワード線に対して設けられた
８本のうちの１つのサブワード線が選択される。
【０１０４】メモリブロックＭＢＫ♯０がプリデコード
信号Ｘ１６の活性化により指定されたとき、メインワー
ド線ＭＷＬ０−ＢＷＬ７のうちの１つが選択される。プ
リデコード信号Ｘ１７が活性化され、メモリブロックＭ
ＢＫ♯１が指定されたときには、メインワード線ＭＷＬ
８−ＭＷＬ１５のうちの１つが選択される。プリデコー
ド信号Ｘ１８により、メモリブロックＭＢＫ♯２が指定
されたとき、メインワード線ＭＷＬ１６−ＭＷＬ２３の
うちの１つが選択される。またプリデコード信号Ｘ１９
が活性化されてメモリブロックＭＢＫ♯３が指定された
ときには、メインワード線ＭＷＬ２４−ＭＷＬ３１の１
つが選択される。
信号Ｘ１６の活性化により指定されたとき、メインワー
ド線ＭＷＬ０−ＢＷＬ７のうちの１つが選択される。プ
リデコード信号Ｘ１７が活性化され、メモリブロックＭ
ＢＫ♯１が指定されたときには、メインワード線ＭＷＬ
８−ＭＷＬ１５のうちの１つが選択される。プリデコー
ド信号Ｘ１８により、メモリブロックＭＢＫ♯２が指定
されたとき、メインワード線ＭＷＬ１６−ＭＷＬ２３の
うちの１つが選択される。またプリデコード信号Ｘ１９
が活性化されてメモリブロックＭＢＫ♯３が指定された
ときには、メインワード線ＭＷＬ２４−ＭＷＬ３１の１
つが選択される。
【０１０５】図１１は、図９に示すメモリブロックＭＢ
Ｋ♯０の構成を概略的に示す図である。メモリブロック
ＭＢＫ♯１〜ＭＢＫ♯３それぞれにおいても同様の構成
が設けられる。
Ｋ♯０の構成を概略的に示す図である。メモリブロック
ＭＢＫ♯１〜ＭＢＫ♯３それぞれにおいても同様の構成
が設けられる。
【０１０６】図１１において、メモリブロックＭＢＫ♯
０においては、８本のメインワード線ＭＷＬ０〜ＭＷＬ
７が配設される。これらのメインワード線ＭＷＬ０〜Ｍ
ＷＬ７それぞに対応してメインワード線ドライブ回路Ｍ
ＤＲ０〜ＭＤＲ７が設けられる。このメインワード線Ｍ
ＷＬ０〜ＭＷＬ７と平行にかつ同一配線層にサブワード
線デコード信号線ＳＤ０ａ〜ＳＤ７ａが配設される。こ
れらのサブワード線デコード信号線ＳＤ０ａ〜ＳＤ７ａ
は、メインワード線ＭＷＬ０〜ＭＷＬ７と交互に配設さ
れる。これらのサブワード線デコード信号線ＳＤ０ａ〜
ＳＤ７ａそれぞれに対応して、サブワード線デコード回
路ＳＷＤ０〜ＳＷＤ７が設けられる。
０においては、８本のメインワード線ＭＷＬ０〜ＭＷＬ
７が配設される。これらのメインワード線ＭＷＬ０〜Ｍ
ＷＬ７それぞに対応してメインワード線ドライブ回路Ｍ
ＤＲ０〜ＭＤＲ７が設けられる。このメインワード線Ｍ
ＷＬ０〜ＭＷＬ７と平行にかつ同一配線層にサブワード
線デコード信号線ＳＤ０ａ〜ＳＤ７ａが配設される。こ
れらのサブワード線デコード信号線ＳＤ０ａ〜ＳＤ７ａ
は、メインワード線ＭＷＬ０〜ＭＷＬ７と交互に配設さ
れる。これらのサブワード線デコード信号線ＳＤ０ａ〜
ＳＤ７ａそれぞれに対応して、サブワード線デコード回
路ＳＷＤ０〜ＳＷＤ７が設けられる。
【０１０７】１つのワード線に対して、８本のサブワー
ド線が配置される。したがって、このメモリブロックＭ
ＢＫ♯０のメモリサブアレイブロック１６ａ０において
は、６４本のサブワード線ＳＷＬ０ａ〜ＳＷＬ６３ａが
配置され、またサブアレイブロック１７ａ０においても
６４本のサブワード線ＳＷＬ０ｂ〜ＳＷＬ６３ｂが配置
される。サブワード線ドライバ１８ａ０は、メモリサブ
アレイブロック１６ａ０の偶数番号のサブワード線ＳＷ
Ｌに対して設けられるサブワード線ドライブ回路ＡＳＤ
Ｒを含み、サブワード線ドライバ１９ａ０は、サブアレ
イブロック１６ａ０および１７ａ０それぞれに配置され
る奇数番号のサブワード線に対応して設けられるサブワ
ード線ドライブ回路ＣＳＤＲを含み、サブワード線ドラ
イバ２０ａ０は、サブアレイブロック１７ａ０の偶数番
号のサブワード線に対して設けられるサブワード線ドラ
イブ回路ＢＳＤＲを含む。
ド線が配置される。したがって、このメモリブロックＭ
ＢＫ♯０のメモリサブアレイブロック１６ａ０において
は、６４本のサブワード線ＳＷＬ０ａ〜ＳＷＬ６３ａが
配置され、またサブアレイブロック１７ａ０においても
６４本のサブワード線ＳＷＬ０ｂ〜ＳＷＬ６３ｂが配置
される。サブワード線ドライバ１８ａ０は、メモリサブ
アレイブロック１６ａ０の偶数番号のサブワード線ＳＷ
Ｌに対して設けられるサブワード線ドライブ回路ＡＳＤ
Ｒを含み、サブワード線ドライバ１９ａ０は、サブアレ
イブロック１６ａ０および１７ａ０それぞれに配置され
る奇数番号のサブワード線に対応して設けられるサブワ
ード線ドライブ回路ＣＳＤＲを含み、サブワード線ドラ
イバ２０ａ０は、サブアレイブロック１７ａ０の偶数番
号のサブワード線に対して設けられるサブワード線ドラ
イブ回路ＢＳＤＲを含む。
【０１０８】これらのサブワード線ドライバに対してサ
ブワード線デコード信号を伝達するために、メモリブロ
ックＭＢＫ♯０内において列方向に沿って延在するサブ
ワード線デコード信号伝達線が配置される。サブワード
線ドライバ１８ａ０に対しては、サブワード線デコード
信号伝達線ＳＳＤ０ａ、ＳＳＤ２ａ、ＳＳＤ４ａおよび
ＳＳＤ６ａが配設される。サブワード線ドライバ１９ａ
０に対しては、サブワード線デコード信号伝達線ＳＳＤ
１、ＳＳＤ２、ＳＳＤ３、ＳＳＤ５およびＳＳＤ７が配
設される。サブワード線ドライバ２０ａ０に対しては、
サブワード線デコード信号伝達線ＳＳＤ０ｂ、ＳＳＤ２
ｂ、ＳＳＤ４ｂ、およびＳＳＤ６ｂが配設される。これ
らのサブワード線デコード信号伝達線は、アレイ内部に
おいて、同じ番号が付されたサブワード線デコード信号
線ＳＤ０ａ〜ＳＤ７ａにそれぞれ接続される。たとえ
ば、サブワード線デコード信号伝達線ＳＳＤ０ａおよび
ＳＳＤ０ｂは、サブワード線デコード信号線ＳＤ０ａに
接続され、サブワード線デコード信号線ＳＤ１ａは、サ
ブワード線デコード信号伝達線ＳＳＤ１に接続される。
ブワード線デコード信号を伝達するために、メモリブロ
ックＭＢＫ♯０内において列方向に沿って延在するサブ
ワード線デコード信号伝達線が配置される。サブワード
線ドライバ１８ａ０に対しては、サブワード線デコード
信号伝達線ＳＳＤ０ａ、ＳＳＤ２ａ、ＳＳＤ４ａおよび
ＳＳＤ６ａが配設される。サブワード線ドライバ１９ａ
０に対しては、サブワード線デコード信号伝達線ＳＳＤ
１、ＳＳＤ２、ＳＳＤ３、ＳＳＤ５およびＳＳＤ７が配
設される。サブワード線ドライバ２０ａ０に対しては、
サブワード線デコード信号伝達線ＳＳＤ０ｂ、ＳＳＤ２
ｂ、ＳＳＤ４ｂ、およびＳＳＤ６ｂが配設される。これ
らのサブワード線デコード信号伝達線は、アレイ内部に
おいて、同じ番号が付されたサブワード線デコード信号
線ＳＤ０ａ〜ＳＤ７ａにそれぞれ接続される。たとえ
ば、サブワード線デコード信号伝達線ＳＳＤ０ａおよび
ＳＳＤ０ｂは、サブワード線デコード信号線ＳＤ０ａに
接続され、サブワード線デコード信号線ＳＤ１ａは、サ
ブワード線デコード信号伝達線ＳＳＤ１に接続される。
【０１０９】これらのサブワード線デコード信号伝達線
は、それぞれ８組のサブワード線に対応して設けられる
サブワード線ドライブ回路に対応のサブワード線デコー
ド信号を伝達する。サブワード線ドライブ回路ＡＳＤ
Ｒ、ＣＳＤＲ、およびＢＳＤＲは、この対応のメインワ
ード線上の信号とサブワード線デコード信号伝達線上の
信号とに従って対応のサブワード線を選択状態へ駆動す
る。
は、それぞれ８組のサブワード線に対応して設けられる
サブワード線ドライブ回路に対応のサブワード線デコー
ド信号を伝達する。サブワード線ドライブ回路ＡＳＤ
Ｒ、ＣＳＤＲ、およびＢＳＤＲは、この対応のメインワ
ード線上の信号とサブワード線デコード信号伝達線上の
信号とに従って対応のサブワード線を選択状態へ駆動す
る。
【０１１０】この図１１に示す構成においては、サブワ
ード線デコード信号伝達線がメモリブロックＭＢＫ♯０
内においてのみ列方向に沿って延在する。１つのサブワ
ード線デコード信号伝達線に対しては、８個のサブワー
ド線ドライブ回路が接続されるだけである。したがっ
て、これらのサブワード線デコード信号伝達線ＳＳＤ０
ａ〜ＳＳＤ６ａ、ＳＳＤ１〜ＳＳＤ７およびＳＳＤ０ｂ
〜ＳＳＤ６ｂの寄生容量は小さく、またその配線長さも
従来に比べて短く、高速でサブワード線デコード信号を
伝達することができ、かつサブワード線デコード信号駆
動時の消費電力を低減することができる。
ード線デコード信号伝達線がメモリブロックＭＢＫ♯０
内においてのみ列方向に沿って延在する。１つのサブワ
ード線デコード信号伝達線に対しては、８個のサブワー
ド線ドライブ回路が接続されるだけである。したがっ
て、これらのサブワード線デコード信号伝達線ＳＳＤ０
ａ〜ＳＳＤ６ａ、ＳＳＤ１〜ＳＳＤ７およびＳＳＤ０ｂ
〜ＳＳＤ６ｂの寄生容量は小さく、またその配線長さも
従来に比べて短く、高速でサブワード線デコード信号を
伝達することができ、かつサブワード線デコード信号駆
動時の消費電力を低減することができる。
【０１１１】また、補のサブワード線デコード信号は用
いていないため、サブワード線デコード信号が８本のサ
ブワード線のうちの１つを特定する構成の場合、各サブ
ワード線ドライバに対し４本のサブワード線デコード信
号伝達線が配設される。したがってこれは、従来の相補
なサブワード線デコード信号線を用いる場合と同じ数の
サブワード線デコード信号線が用いられるだけであり、
配線占有面積の増加は生じない。
いていないため、サブワード線デコード信号が８本のサ
ブワード線のうちの１つを特定する構成の場合、各サブ
ワード線ドライバに対し４本のサブワード線デコード信
号伝達線が配設される。したがってこれは、従来の相補
なサブワード線デコード信号線を用いる場合と同じ数の
サブワード線デコード信号線が用いられるだけであり、
配線占有面積の増加は生じない。
【０１１２】また、各メインワード線は、８本のサブワ
ード線に対応して配置されるだけであり、隣接メインワ
ード線間に、サブワード線デコード信号線を同一層に配
設することができる。また、メインワード線ドライブ回
路のピッチも、従来の構成の２倍となるため、その間に
サブワード線デコード回路ＳＷＤを配置することができ
る。これにより、アレイ占有面積を増加させることな
く、低消費電力で動作する半導体記憶装置を実現するこ
とができる。
ード線に対応して配置されるだけであり、隣接メインワ
ード線間に、サブワード線デコード信号線を同一層に配
設することができる。また、メインワード線ドライブ回
路のピッチも、従来の構成の２倍となるため、その間に
サブワード線デコード回路ＳＷＤを配置することができ
る。これにより、アレイ占有面積を増加させることな
く、低消費電力で動作する半導体記憶装置を実現するこ
とができる。
【０１１３】図１２は、図１１に示すサブワード線ドラ
イブ回路の構成を示す図である。図１２において、サブ
ワード線ドライブ回路は、メインワード線ＭＷＬが選択
状態にあるＬレベルのとき導通し、サブワード線デコー
ド信号ＳＤｉをサブワード線ＳＤＬに伝達するｐチャネ
ルＭＯＳトランジスタＰＴと、メインワード線ＭＷが非
選択状態にある高電圧ＶＰＰレベルのとき導通し、負電
圧ＶＮＷをサブワード線ＳＷＬに伝達するｎチャネルＭ
ＯＳトランジスタＮＴを含む。すなわち、サブワード線
ドライブ回路は、２つのＭＯＳトランジスタＰＴおよび
ＮＴにより構成され、実施の形態１と同様サブワード線
ドライバの回路占有面積を低減することができる。
イブ回路の構成を示す図である。図１２において、サブ
ワード線ドライブ回路は、メインワード線ＭＷＬが選択
状態にあるＬレベルのとき導通し、サブワード線デコー
ド信号ＳＤｉをサブワード線ＳＤＬに伝達するｐチャネ
ルＭＯＳトランジスタＰＴと、メインワード線ＭＷが非
選択状態にある高電圧ＶＰＰレベルのとき導通し、負電
圧ＶＮＷをサブワード線ＳＷＬに伝達するｎチャネルＭ
ＯＳトランジスタＮＴを含む。すなわち、サブワード線
ドライブ回路は、２つのＭＯＳトランジスタＰＴおよび
ＮＴにより構成され、実施の形態１と同様サブワード線
ドライバの回路占有面積を低減することができる。
【０１１４】図１３は、図１１に示すメインワード線ド
ライブ回路ＭＤＲ０およびサブワード線デコード回路Ｓ
ＷＤ０と関連の回路の構成を示す図である。図９に示す
ワード線選択回路１１０ａ０は、プリデコード信号Ｘ１
６とブロック選択信号ＢＳ０を受けるＮＡＮＤ回路で構
成されるデコード回路１４７と、リセット信号ＺＸＲＳ
Ｔおよびブロック選択信号ＢＳ０に従って行選択動作を
活性化する活性制御回路１４５を含む。デコード回路１
４７は、プリデコード信号Ｘ１６およびブロック選択信
号ＢＳ０がともに活性状態のＨレベルとなると、このメ
モリブロックＭＢＫ♯０が指定されたことを示すＬレベ
ルの信号を出力する。活性制御回路１４５は、リセット
信号ＺＸＲＳＴがＨレベルにあり、またブロック選択信
号ＢＳ０がＨレベルのとき、行選択のためのアクティブ
サイクルが始まりかつこのメモリセルアレイ１ａが指定
されたことを示し、行選択動作を行なうことを示すＨレ
ベルの信号を出力する。
ライブ回路ＭＤＲ０およびサブワード線デコード回路Ｓ
ＷＤ０と関連の回路の構成を示す図である。図９に示す
ワード線選択回路１１０ａ０は、プリデコード信号Ｘ１
６とブロック選択信号ＢＳ０を受けるＮＡＮＤ回路で構
成されるデコード回路１４７と、リセット信号ＺＸＲＳ
Ｔおよびブロック選択信号ＢＳ０に従って行選択動作を
活性化する活性制御回路１４５を含む。デコード回路１
４７は、プリデコード信号Ｘ１６およびブロック選択信
号ＢＳ０がともに活性状態のＨレベルとなると、このメ
モリブロックＭＢＫ♯０が指定されたことを示すＬレベ
ルの信号を出力する。活性制御回路１４５は、リセット
信号ＺＸＲＳＴがＨレベルにあり、またブロック選択信
号ＢＳ０がＨレベルのとき、行選択のためのアクティブ
サイクルが始まりかつこのメモリセルアレイ１ａが指定
されたことを示し、行選択動作を行なうことを示すＨレ
ベルの信号を出力する。
【０１１５】デコード回路１４７は、図９に示すワード
線選択回路１１０ａ０、１１０ａ１、１１０ａ２、およ
び１１０ａ３それぞれに対して設けられ、それぞれ異な
るプリデコード信号が与えられる。活性制御回路１４５
も、各メモリブロック毎に設けられる。活性制御回路の
出力信号線の配線長さを短くするとともに、各ブロック
単位で設けることにより、この活性制御回路の電流駆動
力を小さくすることができ、回路占有面積を低減するこ
とができる。
線選択回路１１０ａ０、１１０ａ１、１１０ａ２、およ
び１１０ａ３それぞれに対して設けられ、それぞれ異な
るプリデコード信号が与えられる。活性制御回路１４５
も、各メモリブロック毎に設けられる。活性制御回路の
出力信号線の配線長さを短くするとともに、各ブロック
単位で設けることにより、この活性制御回路の電流駆動
力を小さくすることができ、回路占有面積を低減するこ
とができる。
【０１１６】メインワード線ドライブ回路ＭＤＲ０は、
デコード回路１４７の出力信号をプリデコード信号Ｘ８
に従って通過させるトランスファゲート１５０ａと、活
性制御回路１４５の出力信号の活性化時活性化され、ト
ランスファゲート１５０ａから伝達された信号に従って
対応のメインワード線ＭＷＬ０を選択状態へ駆動するメ
インワード線選択回路１５０ｂを含む。このメインワー
ド線選択回路１５０ｂの構成は、先の実施の形態１にお
いて示すメインワード線ドライブ回路１５ａａの構成と
同じである。トランスファゲート１５０ａの出力信号が
Ｌレベルのときに、このワード線選択回路１５０ｂが、
メインワード線ＭＷＬ０を接地電圧レベルへ駆動する。
トランスファゲート１５０ａが非導通状態のときには、
ワード線選択回路１５０ｂは、プリチャージ状態を維持
し、メインワード線ＭＷＬ０を高電圧ＶＰＰレベルに保
持する。
デコード回路１４７の出力信号をプリデコード信号Ｘ８
に従って通過させるトランスファゲート１５０ａと、活
性制御回路１４５の出力信号の活性化時活性化され、ト
ランスファゲート１５０ａから伝達された信号に従って
対応のメインワード線ＭＷＬ０を選択状態へ駆動するメ
インワード線選択回路１５０ｂを含む。このメインワー
ド線選択回路１５０ｂの構成は、先の実施の形態１にお
いて示すメインワード線ドライブ回路１５ａａの構成と
同じである。トランスファゲート１５０ａの出力信号が
Ｌレベルのときに、このワード線選択回路１５０ｂが、
メインワード線ＭＷＬ０を接地電圧レベルへ駆動する。
トランスファゲート１５０ａが非導通状態のときには、
ワード線選択回路１５０ｂは、プリチャージ状態を維持
し、メインワード線ＭＷＬ０を高電圧ＶＰＰレベルに保
持する。
【０１１７】サブワード線デコード回路ＳＷＤ０は、プ
リデコード信号Ｘ０に従ってデコード回路１４７の出力
信号を通過させるトランスファゲート１５５ａと、活性
制御回路１４５ａの出力信号の活性化時活性化され、ト
ランスファゲート１５５ａの出力信号に従ってサブワー
ド線デコード信号線ＳＤ０ａを駆動するサブワード線選
択回路１５５ｂを含む。このサブワード線選択回路１５
５ｂは、メインワード線選択回路１５０ｂの構成におい
て、出力段のＣＭＯＳインバータが省略されているだけ
であり、残りの構成は同じである。したがって、このサ
ブワード線デコード回路１５５ｂは、活性制御回路１４
５の出力信号がＬレベルのときには、サブワード線デコ
ード信号線ＳＤ０ａを接地電圧レベルに保持し、この活
性制御回路１４５の出力信号がＬレベルとなると、転送
ゲート１５５ａの伝達する信号に従ってサブワード線デ
コード信号線ＳＤ０ａを駆動する。プリデコード信号Ｘ
０がＨレベルでありかつデコード回路１４７の出力信号
がＬレベルのときには、サブワード線デコード信号線Ｓ
Ｄ０ａは高電圧ＶＰＰレベルに駆動される。プリデコー
ド信号Ｘ０がＬレベルまたはデコード回路１４７の出力
信号がＨレベルでかつプリデコード信号Ｘ０がＨレベル
のときには、サブワード線デコード信号線ＳＤ０ａは、
プリチャージ状態の接地電圧レベルに保持される。
リデコード信号Ｘ０に従ってデコード回路１４７の出力
信号を通過させるトランスファゲート１５５ａと、活性
制御回路１４５ａの出力信号の活性化時活性化され、ト
ランスファゲート１５５ａの出力信号に従ってサブワー
ド線デコード信号線ＳＤ０ａを駆動するサブワード線選
択回路１５５ｂを含む。このサブワード線選択回路１５
５ｂは、メインワード線選択回路１５０ｂの構成におい
て、出力段のＣＭＯＳインバータが省略されているだけ
であり、残りの構成は同じである。したがって、このサ
ブワード線デコード回路１５５ｂは、活性制御回路１４
５の出力信号がＬレベルのときには、サブワード線デコ
ード信号線ＳＤ０ａを接地電圧レベルに保持し、この活
性制御回路１４５の出力信号がＬレベルとなると、転送
ゲート１５５ａの伝達する信号に従ってサブワード線デ
コード信号線ＳＤ０ａを駆動する。プリデコード信号Ｘ
０がＨレベルでありかつデコード回路１４７の出力信号
がＬレベルのときには、サブワード線デコード信号線Ｓ
Ｄ０ａは高電圧ＶＰＰレベルに駆動される。プリデコー
ド信号Ｘ０がＬレベルまたはデコード回路１４７の出力
信号がＨレベルでかつプリデコード信号Ｘ０がＨレベル
のときには、サブワード線デコード信号線ＳＤ０ａは、
プリチャージ状態の接地電圧レベルに保持される。
【０１１８】残りのメインワード線ドライブ回路も、同
じ構成を有し、それぞれ対応のプリデコード信号（Ｘ９
〜Ｘ１５のいずれか）が与えられる。サブワード線デコ
ード回路においても、プリデコード信号Ｘ１〜Ｘ７のい
ずれかが与えられてデコード動作および駆動動作が行な
われる。
じ構成を有し、それぞれ対応のプリデコード信号（Ｘ９
〜Ｘ１５のいずれか）が与えられる。サブワード線デコ
ード回路においても、プリデコード信号Ｘ１〜Ｘ７のい
ずれかが与えられてデコード動作および駆動動作が行な
われる。
【０１１９】このメインワード線ドライブ回路とサブワ
ード線デコード回路は、ほぼ同じ構成を備える。従来の
メインワード線ドライブ回路は、４本のサブワード線の
ピッチ条件で配置される。したがって、本実施の形態の
ように、８本のサブワード線に対して１つのメインワー
ド線が設けられる場合、メインワード線ドライブ回路の
ピッチが従来の２倍となり、その間に、同様の構成を備
えるサブワード線デコード回路を容易に配設することが
できる。したがって従来のメインワード線のピッチ条件
を何ら変更することなく、メインワード線およびサブワ
ード線デコード信号線を配設することができる。
ード線デコード回路は、ほぼ同じ構成を備える。従来の
メインワード線ドライブ回路は、４本のサブワード線の
ピッチ条件で配置される。したがって、本実施の形態の
ように、８本のサブワード線に対して１つのメインワー
ド線が設けられる場合、メインワード線ドライブ回路の
ピッチが従来の２倍となり、その間に、同様の構成を備
えるサブワード線デコード回路を容易に配設することが
できる。したがって従来のメインワード線のピッチ条件
を何ら変更することなく、メインワード線およびサブワ
ード線デコード信号線を配設することができる。
【０１２０】［実施の形態５］図１４（Ａ）は、この発
明の実施の形態５に従う半導体記憶装置の要部の構成を
示す図である。図１４（Ａ）においては、図１１に示す
メモリブロックＭＢＫ♯０の部分の構成を示す。図１４
（Ａ）において、メインワード線ＭＷＬ０およびＭＷＬ
１それぞれに対し、図１３に示す構成と同様に、メイン
ワード線ドライブ回路１５０が配置され、またこれらの
メインワード線ＭＷＬ０およびＭＷＬ１と平行して、サ
ブワード線デコード信号線ＳＤ０ａおよびＳＤ１ａが配
設される。この配設パターンが繰返される。各メモリサ
ブアレイにおいて、メインワード線ＭＷＬ上の信号を反
転するインバータ１６０が設けられる。このインバータ
１６０は、昇圧高電圧ＶＰＰを一方動作電源電圧として
受ける。
明の実施の形態５に従う半導体記憶装置の要部の構成を
示す図である。図１４（Ａ）においては、図１１に示す
メモリブロックＭＢＫ♯０の部分の構成を示す。図１４
（Ａ）において、メインワード線ＭＷＬ０およびＭＷＬ
１それぞれに対し、図１３に示す構成と同様に、メイン
ワード線ドライブ回路１５０が配置され、またこれらの
メインワード線ＭＷＬ０およびＭＷＬ１と平行して、サ
ブワード線デコード信号線ＳＤ０ａおよびＳＤ１ａが配
設される。この配設パターンが繰返される。各メモリサ
ブアレイにおいて、メインワード線ＭＷＬ上の信号を反
転するインバータ１６０が設けられる。このインバータ
１６０は、昇圧高電圧ＶＰＰを一方動作電源電圧として
受ける。
【０１２１】先の実施の形態４と同様、各サブアレイに
おいて列方向に、サブワード線デコード信号線ＳＤ０
ａ、ＳＤ１ａ…の所定のものと電気的に接続されるサブ
ワード線デコード信号伝達線１７０ａ、１７０ｂおよび
１７０ｃが配置される。
おいて列方向に、サブワード線デコード信号線ＳＤ０
ａ、ＳＤ１ａ…の所定のものと電気的に接続されるサブ
ワード線デコード信号伝達線１７０ａ、１７０ｂおよび
１７０ｃが配置される。
【０１２２】サブワード線それぞれに対応して設けられ
るサブワード線ドライブ回路ＡＳＤＲ、ＢＳＤＲおよび
ＣＳＤＲは、対応のメインワード線上の信号とインバー
タの出力信号とサブワード線デコード信号伝達線１７０
ａ〜１７０ｃの対応の信号線の信号とに従って対応のサ
ブワード線を選択状態へ駆動する。
るサブワード線ドライブ回路ＡＳＤＲ、ＢＳＤＲおよび
ＣＳＤＲは、対応のメインワード線上の信号とインバー
タの出力信号とサブワード線デコード信号伝達線１７０
ａ〜１７０ｃの対応の信号線の信号とに従って対応のサ
ブワード線を選択状態へ駆動する。
【０１２３】メインワード線ドライブ回路１５０は、図
１３に示す構成と異なり、１段のインバータを含み、サ
ブワード線デコード回路１５５と同じ構成を備える。し
たがって、選択メインワード線が高電圧ＶＰＰレベルに
駆動され、一方、非選択メインワード線が接地電圧ＶＳ
Ｓレベルに駆動される。
１３に示す構成と異なり、１段のインバータを含み、サ
ブワード線デコード回路１５５と同じ構成を備える。し
たがって、選択メインワード線が高電圧ＶＰＰレベルに
駆動され、一方、非選択メインワード線が接地電圧ＶＳ
Ｓレベルに駆動される。
【０１２４】サブワード線それぞれに対応して設けられ
るサブワード線ドライブ回路は、図１４（Ｂ）にその構
成を示すように、サブワード線デコード信号ＳＤまたは
接地電圧ＶＳＳを対応のサブワード線ＳＷＬ上に伝達す
る。すなわち、サブワード線ドライブ回路は、メインワ
ード線ＭＷＬ上の信号をＭＯＳトランジスタ１６５ａを
介してゲートに受けて、サブワード線デコード信号ＳＤ
を対応のサブワード線ＳＷＬに伝達するｎチャネルＭＯ
Ｓトランジスタ１６５ｂと、インバータの出力する信号
／ＭＷＬに応答して導通し、サブワード線ＳＷＬに接地
電圧ＶＳＳを伝達するｎチャネルＭＯＳトランジスタ１
６５ｃを含む。ＭＯＳトランジスタ１６５ａは、そのゲ
ートに高電圧ＶＰＰを受ける。負電圧は用いられない。
るサブワード線ドライブ回路は、図１４（Ｂ）にその構
成を示すように、サブワード線デコード信号ＳＤまたは
接地電圧ＶＳＳを対応のサブワード線ＳＷＬ上に伝達す
る。すなわち、サブワード線ドライブ回路は、メインワ
ード線ＭＷＬ上の信号をＭＯＳトランジスタ１６５ａを
介してゲートに受けて、サブワード線デコード信号ＳＤ
を対応のサブワード線ＳＷＬに伝達するｎチャネルＭＯ
Ｓトランジスタ１６５ｂと、インバータの出力する信号
／ＭＷＬに応答して導通し、サブワード線ＳＷＬに接地
電圧ＶＳＳを伝達するｎチャネルＭＯＳトランジスタ１
６５ｃを含む。ＭＯＳトランジスタ１６５ａは、そのゲ
ートに高電圧ＶＰＰを受ける。負電圧は用いられない。
【０１２５】メインワード線ＭＷＬが選択状態にあり、
高電圧ＶＰＰレベルのとき、ＭＯＳトランジスタ１６５
ｂが導通し、一方、ＭＯＳトランジスタ１６５ｃは非導
通状態となり、サブワード線ＳＷＬ上には、サブワード
線デコード信号ＳＤが伝達される。サブワード線デコー
ド信号ＳＤが高電圧ＶＰＰレベルのとき、ＭＯＳトラン
ジスタ１６５ｂのセルフブートストラップ作用により、
ＭＯＳトランジスタ１６５ｂのゲート電位が上昇し、高
電圧ＶＰＰレベルにあるサブワード線デコード信号ＳＤ
がサブワード線ＳＷＬに伝達される。このとき、ＭＯＳ
トランジスタ１６５ａは、そのゲートに高電圧ＶＰＰを
受けており、非導通状態を維持する。メインワード線Ｍ
ＷＬが非選択状態のときには、ＭＯＳトランジスタ６１
５ｂが非導通状態、ＭＯＳトランジスタ１６５ｃが導通
状態となり、サブワード線ＳＷＬは接地電圧ＶＳＳレベ
ルに保持される。
高電圧ＶＰＰレベルのとき、ＭＯＳトランジスタ１６５
ｂが導通し、一方、ＭＯＳトランジスタ１６５ｃは非導
通状態となり、サブワード線ＳＷＬ上には、サブワード
線デコード信号ＳＤが伝達される。サブワード線デコー
ド信号ＳＤが高電圧ＶＰＰレベルのとき、ＭＯＳトラン
ジスタ１６５ｂのセルフブートストラップ作用により、
ＭＯＳトランジスタ１６５ｂのゲート電位が上昇し、高
電圧ＶＰＰレベルにあるサブワード線デコード信号ＳＤ
がサブワード線ＳＷＬに伝達される。このとき、ＭＯＳ
トランジスタ１６５ａは、そのゲートに高電圧ＶＰＰを
受けており、非導通状態を維持する。メインワード線Ｍ
ＷＬが非選択状態のときには、ＭＯＳトランジスタ６１
５ｂが非導通状態、ＭＯＳトランジスタ１６５ｃが導通
状態となり、サブワード線ＳＷＬは接地電圧ＶＳＳレベ
ルに保持される。
【０１２６】この図１４（Ａ）に示す構成において、サ
ブワード線デコード信号ＳＤ０〜ＳＤ７が用いられ、補
のサブワード線デコード信号は用いられない。したがっ
て、配線占有面積は、図１１に示す構成と同じであり、
サブワード線デコード信号伝達線の配線長が短くなるた
め、消費電力を低減することができる。他の構成は、負
電圧に代えて接地電圧が用いられることを除いて実質的
に実施の形態４と同じであり、実施の形態４と同様の効
果を得ることができる。また負電圧ＶＮＷが用いられて
もよい。
ブワード線デコード信号ＳＤ０〜ＳＤ７が用いられ、補
のサブワード線デコード信号は用いられない。したがっ
て、配線占有面積は、図１１に示す構成と同じであり、
サブワード線デコード信号伝達線の配線長が短くなるた
め、消費電力を低減することができる。他の構成は、負
電圧に代えて接地電圧が用いられることを除いて実質的
に実施の形態４と同じであり、実施の形態４と同様の効
果を得ることができる。また負電圧ＶＮＷが用いられて
もよい。
【０１２７】
【発明の効果】以上のように、この発明に従えば、配線
占有面積を増加させることなく電力消費を低減すること
のできる半導体記憶装置を実現することができる。
占有面積を増加させることなく電力消費を低減すること
のできる半導体記憶装置を実現することができる。
【０１２８】すなわち、請求項１の発明に従えば、ワー
ド線駆動回路を、第１および第２の絶縁ゲート型電界効
果トランジスタで構成し、この第２の絶縁ゲート型電界
効果トランジスタの非導通ときのソース−ドレイン間抵
抗が第１の絶縁ゲート型電界効果トランジスタの非導通
時のソース−ドレイン間抵抗よりも小さくなる一定の電
圧を第２の絶縁ゲート型電界効果トランジスタのソース
へ印加しているため、ワード線駆動回路を２つの絶縁ゲ
ート型電界効果トランジスタで構成しても、正確に対応
のワード線を選択／非選択状態へ駆動することができ、
応じて、ワード線駆動回路の構成要素数を低減すること
ができる。
ド線駆動回路を、第１および第２の絶縁ゲート型電界効
果トランジスタで構成し、この第２の絶縁ゲート型電界
効果トランジスタの非導通ときのソース−ドレイン間抵
抗が第１の絶縁ゲート型電界効果トランジスタの非導通
時のソース−ドレイン間抵抗よりも小さくなる一定の電
圧を第２の絶縁ゲート型電界効果トランジスタのソース
へ印加しているため、ワード線駆動回路を２つの絶縁ゲ
ート型電界効果トランジスタで構成しても、正確に対応
のワード線を選択／非選択状態へ駆動することができ、
応じて、ワード線駆動回路の構成要素数を低減すること
ができる。
【０１２９】請求項２に係る発明に従えば、ワード線サ
ブデコード信号を対応のワード線上に伝達する第１の絶
縁ゲート型電界効果トランジスタと、ワード線サブデコ
ード信号と相補な信号に応答してこの基準電圧を対応の
ワード線に伝達する第２の絶縁ゲート型電界効果トラン
ジスタとでワード線駆動回路を構成し、この基準電圧の
極性を、ワード線サブデコード信号の電圧極性と異なら
せるようにしているため、対応のワード線がフローティ
ング状態になるのを防止することができ、構成要素数が
低減されたワード線駆動回路を実現することができる。
ブデコード信号を対応のワード線上に伝達する第１の絶
縁ゲート型電界効果トランジスタと、ワード線サブデコ
ード信号と相補な信号に応答してこの基準電圧を対応の
ワード線に伝達する第２の絶縁ゲート型電界効果トラン
ジスタとでワード線駆動回路を構成し、この基準電圧の
極性を、ワード線サブデコード信号の電圧極性と異なら
せるようにしているため、対応のワード線がフローティ
ング状態になるのを防止することができ、構成要素数が
低減されたワード線駆動回路を実現することができる。
【０１３０】請求項３に係る発明に従えば、メインワー
ド線およびサブワード線を含む階層ワード線構成におい
て、各サブワード線に対応して設けられるサブワード線
ドライブ回路を、２つの絶縁ゲート型電界効果トランジ
スタで構成し、補のワード線サブデコード信号に従って
導通／非導通となる絶縁ゲート型電界効果トランジスタ
のソースノードに基準電圧を印加し、この基準電圧の電
圧極性が、サブワード線デコード信号および補のデコー
ド信号のそれと異ならされているため、サブワード線が
非選択時フローティング状態になるのを防止することが
でき、構成要素数が低減されたワード線駆動回路を備え
る半導体記憶装置を実現することができ、応じてアレイ
面積の低減された半導体記憶装置を実現することができ
る。
ド線およびサブワード線を含む階層ワード線構成におい
て、各サブワード線に対応して設けられるサブワード線
ドライブ回路を、２つの絶縁ゲート型電界効果トランジ
スタで構成し、補のワード線サブデコード信号に従って
導通／非導通となる絶縁ゲート型電界効果トランジスタ
のソースノードに基準電圧を印加し、この基準電圧の電
圧極性が、サブワード線デコード信号および補のデコー
ド信号のそれと異ならされているため、サブワード線が
非選択時フローティング状態になるのを防止することが
でき、構成要素数が低減されたワード線駆動回路を備え
る半導体記憶装置を実現することができ、応じてアレイ
面積の低減された半導体記憶装置を実現することができ
る。
【０１３１】請求項４に係る発明に従えば、メインワー
ド線／サブワード線の階層ワード線構成において、メイ
ンワード線上の電圧に従って相補的に導通する第１およ
び第２の絶縁ゲート型電界効果トランジスタによりサブ
ワード線ドライブ回路を構成し、この第２の絶縁ゲート
型電界効果トランジスタのソースに与えられる基準電圧
の極性を、サブワード線デコード信号およびメインワー
ド線上の電圧と異ならせているため、サブワード線非選
択時においてもフローティング状態になるのを確実に防
止することができ、また非選択サブワード線に接続され
るメモリセルのアクセストランジスタをより深いオフ状
態に設定することができ、電荷保持特性が優れ、かつ回
路占有面積の低減された半導体記憶装置を実現すること
ができる。
ド線／サブワード線の階層ワード線構成において、メイ
ンワード線上の電圧に従って相補的に導通する第１およ
び第２の絶縁ゲート型電界効果トランジスタによりサブ
ワード線ドライブ回路を構成し、この第２の絶縁ゲート
型電界効果トランジスタのソースに与えられる基準電圧
の極性を、サブワード線デコード信号およびメインワー
ド線上の電圧と異ならせているため、サブワード線非選
択時においてもフローティング状態になるのを確実に防
止することができ、また非選択サブワード線に接続され
るメモリセルのアクセストランジスタをより深いオフ状
態に設定することができ、電荷保持特性が優れ、かつ回
路占有面積の低減された半導体記憶装置を実現すること
ができる。
【０１３２】請求項５に係る発明に従えば、メインワー
ド線／サブワード線の階層ワード線構成において、メイ
ンワード線と平行にサブワード線デコード信号を伝達す
る信号を配線し、このサブワード線デコード信号線と交
差する方向にサブワード線デコード信号伝達線を配設し
かつ対応のサブワード線デコード信号線と接続して、対
応のサブワード線ドライブ回路へ伝達するように構成し
ているため、サブワード線デコード信号線およびサブワ
ード線デコード信号伝達線の全体の長さを短くすること
が可能となり、信号伝播遅延および消費電力を低減する
ことができる。
ド線／サブワード線の階層ワード線構成において、メイ
ンワード線と平行にサブワード線デコード信号を伝達す
る信号を配線し、このサブワード線デコード信号線と交
差する方向にサブワード線デコード信号伝達線を配設し
かつ対応のサブワード線デコード信号線と接続して、対
応のサブワード線ドライブ回路へ伝達するように構成し
ているため、サブワード線デコード信号線およびサブワ
ード線デコード信号伝達線の全体の長さを短くすること
が可能となり、信号伝播遅延および消費電力を低減する
ことができる。
【０１３３】請求項６に係る発明に従えば、メイン／サ
ブワード線の階層ワード線構成において、メインワード
線と平行に第１のサブワード線デコード信号線を配線
し、このサブワード線デコード信号線と交差する方向に
第２のサブワード線デコード信号伝達線を配設し、サブ
ワード線それぞれに設けられたサブワード線ドライブ回
路を、このメインワード線上の信号と第２のサブワード
線デコード信号線上の信号とに従って対応のサブワード
線を駆動するように構成しているため、配線占有面積を
増加させることなくまたメインワード線のピッチ条件に
悪影響を及ぼすことなく、サブワード線デコード信号伝
達線を配設しかつその長さを短くすることができ、応じ
てサブワード線デコード信号駆動のための電力消費を低
減することができる。
ブワード線の階層ワード線構成において、メインワード
線と平行に第１のサブワード線デコード信号線を配線
し、このサブワード線デコード信号線と交差する方向に
第２のサブワード線デコード信号伝達線を配設し、サブ
ワード線それぞれに設けられたサブワード線ドライブ回
路を、このメインワード線上の信号と第２のサブワード
線デコード信号線上の信号とに従って対応のサブワード
線を駆動するように構成しているため、配線占有面積を
増加させることなくまたメインワード線のピッチ条件に
悪影響を及ぼすことなく、サブワード線デコード信号伝
達線を配設しかつその長さを短くすることができ、応じ
てサブワード線デコード信号駆動のための電力消費を低
減することができる。
【０１３４】請求項７に係る発明に従えば、メイン／サ
ブワード線の階層ワード線構成において、メインワード
線と平行にサブワード線デコード信号を伝達し、メモリ
アレイ内に設けられた行駆動回路へサブワード線伝達選
択信号を伝達するように構成しているため、ワード線選
択信号線のピッチ条件に悪影響を及ぼすことなくまた配
線占有面積を増加させることなくワード線デコード信号
を伝達することができ、応じてこのワード線デコード信
号の配線長さを短くすることができ、応じて消費電力を
低減することができる。
ブワード線の階層ワード線構成において、メインワード
線と平行にサブワード線デコード信号を伝達し、メモリ
アレイ内に設けられた行駆動回路へサブワード線伝達選
択信号を伝達するように構成しているため、ワード線選
択信号線のピッチ条件に悪影響を及ぼすことなくまた配
線占有面積を増加させることなくワード線デコード信号
を伝達することができ、応じてこのワード線デコード信
号の配線長さを短くすることができ、応じて消費電力を
低減することができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 （Ａ）は、アドレス信号とプリデコード信号
およびブロック選択信号との対応関係を示し、（Ｂ）
は、プリデコーダ入力部の構成を示し、（Ｃ）は、プリ
デコーダのデコード部の構成を示す図である。
およびブロック選択信号との対応関係を示し、（Ｂ）
は、プリデコーダ入力部の構成を示し、（Ｃ）は、プリ
デコーダのデコード部の構成を示す図である。
【図３】 （Ａ）は、図１に示すサブワード線デコーダ
の構成を示し、（Ｂ）は、（Ａ）に示すレベル変換機能
付インバータの構成を示す図である。
の構成を示し、（Ｂ）は、（Ａ）に示すレベル変換機能
付インバータの構成を示す図である。
【図４】 図１に示すロウデコーダおよびメインワード
線ドライバの構成を示す図である。
線ドライバの構成を示す図である。
【図５】 図１に示すメモリセルアレイにおけるサブワ
ード線ドライバの構成を示す図である。
ード線ドライバの構成を示す図である。
【図６】 図１に示す負電圧発生回路の構成を示す図で
ある。
ある。
【図７】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を示す図である。
置の要部の構成を示す図である。
【図８】 この発明の実施の形態３に従う半導体記憶装
置の要部の構成を示す図である。
置の要部の構成を示す図である。
【図９】 この発明の実施の形態４に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図１０】 この発明の実施の形態４におけるアドレス
信号ビットとプリデコード信号との対応関係を示す図で
ある。
信号ビットとプリデコード信号との対応関係を示す図で
ある。
【図１１】 図９に示す半導体記憶装置の１つのメモリ
ブロックに関連する部分の構成を概略的に示す図であ
る。
ブロックに関連する部分の構成を概略的に示す図であ
る。
【図１２】 図１１に示すサブワード線ドライブ回路の
構成を示す図である。
構成を示す図である。
【図１３】 図１１に示すメインワード線ドライブ回路
およびサブワード線デコード回路の構成を示す図であ
る。
およびサブワード線デコード回路の構成を示す図であ
る。
【図１４】 （Ａ）は、この発明の実施の形態５に従う
半導体記憶装置のアレイ部の構成を概略的に示す図であ
り（Ｂ）は、（Ａ）に示すサブワード線ドライブ回路の
構成を示す図である。
半導体記憶装置のアレイ部の構成を概略的に示す図であ
り（Ｂ）は、（Ａ）に示すサブワード線ドライブ回路の
構成を示す図である。
【図１５】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。
概略的に示す図である。
【図１６】 従来の半導体記憶装置の他のアレイ部の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１７】 図１６に示す半導体記憶装置のサブワード
線ドライブ回路の構成を示す図である。
線ドライブ回路の構成を示す図である。
【図１８】 図１６に示す半導体記憶装置の問題点を説
明するための図である。
明するための図である。
１ａ〜１ｄ メモリセルアレイ、１５ａ〜１５ｄ メイ
ンワード線ドライバ、１６ａ〜１６ｄ，１７ａ〜１７ｄ
メモリサブアレイ、１８ａ〜１８ｄ，１９ａ〜１９
ｄ，２０ａ〜２０ｄ サブワード線ドライバ、５０ａ〜
５０ｄ サブワード線デコーダ、７５ 負電圧発生回
路、１５ａａ〜１５ａｘ メインワード線ドライブ回
路、５１ａ〜５１ｄ サブワード線デコード信号線、Ｍ
ＢＫ♯０〜ＭＢＫ♯３ メモリブロック、ＭＤＲ０〜Ｍ
ＤＲ７ メインワード線ドライブ回路、ＳＷＤ０〜ＳＷ
Ｄ７ サブワード線デコード回路、ＡＳＤＲ，ＢＳＤ
Ｒ，ＣＤＳＲ サブワード線ドライブ回路、ＳＤ０ａ〜
ＳＤ７ａ サブワード線デコード信号線、ＳＳＤ０ａ〜
ＳＳＤ６ａ，ＳＳＤ１〜ＳＳＤ７，ＳＳＤ０ｂ〜ＳＳＤ
６ｂサブワード線デコード信号伝達線、１５０ｂ メイ
ンワード線選択回路、１５５ｂ サブワード線選択回
路、１５０ メインワード線ドライブ回路、１５５サブ
ワード線ドライブ回路、１７０ａ，１７０ｂ，１７０ｃ
サブワード線デコード信号伝達線。
ンワード線ドライバ、１６ａ〜１６ｄ，１７ａ〜１７ｄ
メモリサブアレイ、１８ａ〜１８ｄ，１９ａ〜１９
ｄ，２０ａ〜２０ｄ サブワード線ドライバ、５０ａ〜
５０ｄ サブワード線デコーダ、７５ 負電圧発生回
路、１５ａａ〜１５ａｘ メインワード線ドライブ回
路、５１ａ〜５１ｄ サブワード線デコード信号線、Ｍ
ＢＫ♯０〜ＭＢＫ♯３ メモリブロック、ＭＤＲ０〜Ｍ
ＤＲ７ メインワード線ドライブ回路、ＳＷＤ０〜ＳＷ
Ｄ７ サブワード線デコード回路、ＡＳＤＲ，ＢＳＤ
Ｒ，ＣＤＳＲ サブワード線ドライブ回路、ＳＤ０ａ〜
ＳＤ７ａ サブワード線デコード信号線、ＳＳＤ０ａ〜
ＳＳＤ６ａ，ＳＳＤ１〜ＳＳＤ７，ＳＳＤ０ｂ〜ＳＳＤ
６ｂサブワード線デコード信号伝達線、１５０ｂ メイ
ンワード線選択回路、１５５ｂ サブワード線選択回
路、１５０ メインワード線ドライブ回路、１５５サブ
ワード線ドライブ回路、１７０ａ，１７０ｂ，１７０ｃ
サブワード線デコード信号伝達線。
Claims (7)
- 【請求項１】 第１のノードとワード線との間に接続さ
れ、導通時前記第１のノード上の電圧を前記ワード線上
に伝達するための第１の絶縁ゲート型電界効果トランジ
スタ、および第２のノードと前記ワード線との間に接続
され、導通時前記第２のノード上の電圧を前記ワード線
上に伝達するための第２の絶縁ゲート型電界効果トラン
ジスタを備え、 前記第２のノードへは、前記第２の絶縁ゲート型電界効
果トランジスタの非導通時のソース−ドレイン間抵抗
が、前記第１の絶縁ゲート型電界効果トランジスタの非
導通時のソース−ドレイン間抵抗よりも小さくなる一定
の電圧が供給され、さらにアドレス信号に従って前記第
１および第２の絶縁ゲート型電界効果トランジスタの導
通／非導通を制御する信号を生成する手段を備える、ワ
ード線駆動回路。 - 【請求項２】 ワード線デコード信号を受ける第１のノ
ードとワード線との間に接続され、導通時前記第１のノ
ード上の信号を前記ワード線上に伝達する第１の絶縁ゲ
ート型電界効果トランジスタと、 前記ワード線と一定の基準電圧を受ける第２のノードと
の間に接続され、前記ワード線デコード信号と相補な信
号に応答して導通し、導通時前記第２のノード上の電圧
を前記ワード線上に伝達する第２の絶縁ゲート型電界効
果トランジスタとを備え、前記基準電圧の極性は前記ワ
ード線デコード信号の電圧極性と異なり、さらにアドレ
ス信号に従って前記第１の絶縁ゲート型電界効果トラン
ジスタを選択的に導通させるための手段を備える、ワー
ド線駆動回路。 - 【請求項３】 各々が行列状に配列される複数のメモリ
セルを有する複数のメモリサブアレイ、 各前記行に対応して配置され、各々に対応の行のメモリ
セルが接続する複数のサブワード線、 前記複数のメモリサブアレイに共通に設けられ、各々が
各前記メモリブロックの所定数のサブワード線に対応し
て設けられる複数のメインワード線および、 前記複数のメインワード線各々と各前記サブワード線と
の間に設けられ、対応のサブワード線を選択状態へ駆動
するための複数のサブワード線ドライブ回路を備え、各
前記サブワード線ドライブ回路は、前記所定数のサブワ
ード線のうちの１つを指定するサブワード線デコード信
号を対応のメインワード線上の電圧に従って対応のサブ
ワード線上に伝達する第１の絶縁ゲート型電界効果トラ
ンジスタと、前記サブワード線デコード信号と相補なデ
コード信号に応答して基準電圧を前記対応のサブワード
線上に伝達する第２の絶縁ゲート型電界効果トランジス
タとを含み、前記基準電圧は前記サブワード線デコード
信号および相補なデコード信号と極性が異なる、半導体
記憶装置。 - 【請求項４】 各々が行列状に配列される複数のメモリ
セルを有する複数のメモリサブアレイ、 各前記行に対応して配置され、各々に対応の行のメモリ
セルが接続する複数のサブワード線、 前記複数のメモリサブアレイに共通に設けられ、各々が
各前記メモリサブアレイの所定数のサブワード線に対応
して設けられる複数のメインワード線、および前記複数
のメインワード線各々と各前記サブワード線との間に設
けられ、各々が対応のサブワード線を選択状態へ駆動す
るための複数のサブワード線ドライブ回路を備え、各前
記サブワード線ドライブ回路は、前記所定数のサブワー
ド線のうちの１つを指定するサブワード線デコード信号
を対応のメインワード線上の電圧に従って対応のサブワ
ード線上に伝達する第１の絶縁ゲート型電界効果トラン
ジスタと、前記対応のメインワード線上の電圧に応答し
て、前記第１の絶縁ゲート型電界効果トランジスタと相
補的に導通して基準電圧を前記対応のサブワード線上に
伝達する第２の絶縁ゲート型電界効果トランジスタとを
含み、前記基準電圧は前記サブワード線デコード信号お
よび前記複数のメインワード線上の電圧と極性が異な
る、半導体記憶装置。 - 【請求項５】 前記複数のメインワード線各々に対応し
て設けられ、第１のアドレス信号に従って対応のメイン
ワード線を選択状態へ駆動するための複数のメインワー
ド線ドライブ回路と、 前記メインワード線と平行にかつ同一配線層にかつ前記
複数のメモリサブアレイ上にわたって形成され、各々が
活性化時前記所定数のサブワード線のうちの１つを指定
するサブワード線指定信号を伝達する複数の第１のサブ
ワード線デコード信号線と、 前記複数の第１のサブワード線デコード信号線と交差す
る方向に配設されかつ各々が前記複数の第１のサブワー
ド線デコード信号線の所定のデコード信号線と接続さ
れ、前記複数のサブワード線ドライブ回路へ対応のサブ
ワード線指定信号を伝達する複数の第２のサブワード線
デコード信号線と、 第２のアドレス信号に従って前記複数の第１のサブワー
ド線デコード信号線の１つを選択状態へ駆動するサブワ
ード線デコーダをさらに備える、請求項３または４記載
の半導体記憶装置。 - 【請求項６】 各々が行列状に配列される複数のメモリ
セルを有する複数のメモリサブアレイ、 各前記行に対応して配置され、各々に対応の行のメモリ
セルが接続する複数のサブワード線、 前記複数のメモリサブアレイに共通に設けられ、各々が
前記メモリサブアレイの所定数のサブワード線に対応し
て設けられる複数のメインワード線、 前記複数のメインワード線と平行にかつ同一層にかつ前
記複数のメモリサブアレイ上にわたって形成され、前記
所定数のサブワード線のうち１つを指定するサブワード
線指定信号を伝達するための複数の第１のサブワード線
デコード信号線、 前記複数の第１のサブワード線デコード信号線と交差す
る方向に配設され、各々が前記複数の第１のサブワード
線デコード信号線の所定のデコード信号線に接続されか
つ前記メモリサブアレイそれぞれに対応して設けられる
複数の第２のサブワード線デコード信号線、 前記複数のサブワード線に対応して設けられ、各々が対
応のメインワード線および対応の第２のサブワード線デ
コード信号線上の信号電位に従って対応のサブワード線
を選択状態へ駆動するための複数のサブワード線ドライ
ブ回路を備える、半導体記憶装置。 - 【請求項７】 行列状に配列される複数のメモリセルを
含むメモリセルアレイ、 各前記行に対応して配設され、各々に対応の行のメモリ
セルが接続する複数のワード線、 前記メモリセルアレイ内部において各前記行に対応して
配置され、選択時対応のワード線を選択状態へ駆動する
ためのワード線ドライブ回路、 各々が所定数のワード線の組に対応して設けられ、前記
メモリセルアレイの端部から前記複数のワード線ドライ
ブ回路にわたって行方向に沿って延在して配置され、ワ
ード線の組を指定する信号を伝達するための複数の第１
のワード線選択線、 前記行方向に沿って前記複数の第１のワード線選択線と
平行にかつ同一配線層に前記メモリセルアレイ端部から
前記ワード線ドライブ回路配置領域にわたって配設さ
れ、各々が前記所定数のワード線の組のうちの１つのワ
ード線を指定するワード線指定信号を伝達するための複
数の第２のワード線選択線、 前記列方向に沿って配設され、各々が前記複数の第２の
ワード線選択線の所定のものに接続され、対応のワード
線指定信号を前記複数のワード線ドライブ回路の対応の
ものへ伝達するための複数の第３のワード線選択線を備
え、 前記ワード線ドライブ回路の各々は前記第１および第３
のワード線選択線上の信号に従って対応のワード線を選
択状態へ駆動する、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000090A JPH11203858A (ja) | 1998-01-05 | 1998-01-05 | ワード線駆動回路および半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000090A JPH11203858A (ja) | 1998-01-05 | 1998-01-05 | ワード線駆動回路および半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203858A true JPH11203858A (ja) | 1999-07-30 |
Family
ID=11464431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000090A Withdrawn JPH11203858A (ja) | 1998-01-05 | 1998-01-05 | ワード線駆動回路および半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203858A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249477B1 (en) | 1998-08-13 | 2001-06-19 | Nec Corporation | Semiconductor memory device |
| US6392956B2 (en) | 2000-05-25 | 2002-05-21 | Nec Corporation | Semiconductor memory that enables high speed operation |
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR100453673B1 (ko) * | 2000-10-31 | 2004-10-22 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| KR100512936B1 (ko) * | 2002-11-18 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치방법 |
| WO2005088642A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリ |
| US7466619B2 (en) | 2006-07-07 | 2008-12-16 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2010009737A (ja) * | 2008-06-24 | 2010-01-14 | Hynix Semiconductor Inc | サブワードラインドライバーを含む半導体メモリ装置 |
| JP2012181918A (ja) * | 2005-06-24 | 2012-09-20 | Mosys Inc | ロジックプロセスで埋め込まれたｄｒａｍのためのワード線ドライバ |
| JP5212112B2 (ja) * | 2006-12-12 | 2013-06-19 | 日本電気株式会社 | アドレスデコーダ回路及び半導体記憶装置 |
-
1998
- 1998-01-05 JP JP10000090A patent/JPH11203858A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249477B1 (en) | 1998-08-13 | 2001-06-19 | Nec Corporation | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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