CN1127766C - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN1127766C
CN1127766C CN98123556A CN98123556A CN1127766C CN 1127766 C CN1127766 C CN 1127766C CN 98123556 A CN98123556 A CN 98123556A CN 98123556 A CN98123556 A CN 98123556A CN 1127766 C CN1127766 C CN 1127766C
Authority
CN
China
Prior art keywords
sense amplifier
mos transistor
generating circuit
signal generating
district
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98123556A
Other languages
English (en)
Other versions
CN1216861A (zh
Inventor
黑木孝一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ps4 Russport Co ltd
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Publication of CN1216861A publication Critical patent/CN1216861A/zh
Application granted granted Critical
Publication of CN1127766C publication Critical patent/CN1127766C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

披露了一种半导体存储器，它包括：带有多个读出放大器的读出放大器区，各读出放大器将从存储器单元中的一个单元向数字位线读出的信号进行放大，所述各读出放大器由N-MOS晶体管和P-MOS晶体管构成，所述读出放大器区被分成多个部分；N-MOS晶体管激励信号产生电路，用于产生激励N-MOS晶体管的信号；和P-MOS晶体管激励信号产生电路。

Description

半导体存储器
技术领域
本发明涉及半导体存储器，特别涉及构成读出放大器激励信号产生电路的MOS晶体管的布局。
背景技术
近年来，在多层上设置的低电阻金属线被用于半导体存储器。例如，在高度集成的DRAM例如如下制成的16-M DRAM或RDAM中，在两层上设置低电阻金属线，例如铝线和高熔点金属线。因此，改善了构成存储器单元、读出放大器、行解码器、列解码器等的阵列区的布局。图4表示主要的常规布局。
图4中，交替设置作为阵列区57主要部分的存储器单元区55和读出放大器区56。在各存储器单元区55中，设置存储器单元。在各读出放大器区57中，设置读出放大器SA。在阵列区57的边缘部分设置列解码器51。利用设置于第二层(上层)的金属线，把从列解码器51输出的列选择信号52设置在阵列区57。各个列选择信号52被连接到各读出放大器SA的开关晶体管I/O SW。
在设置于阵列区外的周边电路区58中设置读出放大器激励信号产生电路53。利用设置于第一层(下层)上的金属线，作为读出放大器激励信号产生电路53输出的各个输出信号的读出放大器激励信号SAP和SAN被设置在读出放大器区56。
在利用两层低电阻金属线布局半导体存储器的情况下，为了平整在上层设置的列选择信号52的金属线的基底绝缘膜，应该减小用于读出放大器激励信号SAP和SAN的下金属布线层的厚度。例如，当上金属线的膜厚度为1μm时，下金属线的膜厚度应该在0.5μm左右。这样使下金属线的杂散电阻增加。
读出放大器激励信号SAP和SAN被连接到多个读出放大器SA(相对于16-M DRAM有大约1024个读出放大器SA)。当读出放大器工作时，有大电流流动。因此，当杂散电阻增加时，读出放大器SA的充电/放电电容量下降，从而明显影响读出放大器SA的高速工作和稳定工作。
为了解决这种问题，可增加用于读出放大器激励信号SAP和SAN的线宽度。在这种情况下，读出放大器的尺寸变大，因此半导体芯片的尺寸变大。在最新的DRAM(例如，64-M DRAM)中，在一行中设有大约34个读出放大器56。因此，对于半导体芯片的尺寸来说，其增加的尺寸为一个读出放大器所增加尺寸的34倍。
在另一常规布局中，把读出放大器激励信号产生电路分成多个部分，并设置在读出放大器附近。这样可使与各读出放大器激励信号连接的读出放大器的数量减少，从而导致充电/放电电流量下降。此外，使线的长度减小，以减小线的杂散电阻。
图5表示第二常规布局的示意图，其中，在读出放大器区设置读出放大器激励信号产生电路(例如，ESSCC PROCEEDINGS，第41-44页，1993)。
图5中，对于四个读出放大器SA，设置构成读出放大器激励信号产生电路的MOS晶体管31和32，并靠近四个读出放大器SA设置。MOS晶体管31和32的源极与设置在上层且分别作为地线和电源线的金属线39a和39b连接。在列选择信号39c至39f中间平行地交替设置金属线39a和39b。
在这种布局中，由于读出放大器激励信号产生电路的MOS晶体管31和32仅激励四个读出放大器SA，所以能够减小与读出放大器SA连接的线的宽度。此外，由于MOS晶体管31和32的源极短距离地连接在厚的上层上的金属线，所以能够增加充电/放电电容。
但是，当采用这种布局时，由于应该附加产生读出放大器激励信号的MOS晶体管31和32，所以读出放大器区33的面积增加。
预计增加到64-M DRAM，各读出放大器的尺寸要增加7μm。因此，半导体芯片长边的尺寸总共增加238μm。
为了防止各读出放大器尺寸的增加，提出了第三种常规布局。在第三种布局中，在与第一种办法中的部位不同的位置上设置读出放大器激励信号产生电路。
近年来，为了降低字线的电阻，DRAMS有按与字线平行并按预定间隔设置的低电阻金属线，例如每个32读出放大器，在存储器单元区中有字线。因此，由于连接区域有确定的开口，所以读出放大器区也有确定的开口。
在高度集成的存储器中，例如如下制成的64-M DRAM或DRAM中，分层选择字线。在与金属线连接的字线部分设置字线选择电路。在这种情况下，在相邻的读出放大器区之间有开口。此外，该开口大于上述说明的连接部分的边界。
在第三种常规布局中，在读出放大器区的开口中设置读出放大器激励信号产生电路。
图6是表示这种DRAM结构的示意图。
图6中，为了减小引线电阻，在字线与低电阻金属线连接的连接区域或在读出放大器SA之间的开口区48中，设置构成读出放大器激励信号产生电路的MOS晶体管41和42，并且其靠近字线选择电路的区域46。MOS晶体管41和42的源极分别连接地线49b和电源线49a。以与列选择信号49c至49f平行的方式设置地线49a和电源线49b，并在读出放大器区43之间的开口48中设置地线49a和电源线49b。
但是，在这种情况下，不能以足够的宽度设置电源线49b和地线49a。换句话说，当开口区域48与字线和低电阻金属线的连接部分相邻地设置时，开口区域48的宽度约为几μm那样小。另一方面，当开口区域48与字线选择电路46相邻地设置时，开口区域48的宽度约为20至30μm。但是，由于还要设置用于选择字线的信号线，所以使保留的用于电源线49b和地线49a的区域变小。
还提出了第四种常规布局(例如，ISSCC，第108-109页，1991年2月)，其中，在列选择信号线之间交替设置电源线和地线，该布局与图5所示的第一种解决方案类似。
图7表示这种DRAM结构的示意图。图7中，在列选择信号线49c至49f之中设置的地线49a和电源线49b，分别通过设置于读出放大器区43上的地线44c和电源线45c连接MOS晶体管41和42。
但是，在该方案中，由于在读出放大器区43中设置电源线45c和地线44c，所以读出放大器的尺寸增加。此外，由于在下层设置读出放大器区43的金属线，所以会使下层的厚度减小。如果使厚度减小，那么杂散电阻增加。另一方面，当为了降低杂散电阻而增加线的宽度时，会进一步增加读出放大器的尺寸。
发明内容
本发明的目的在于提供这样的半导体存储器，即可防止读出放大器的尺寸增加，改善读出放大器的充电/放电电容，并使读出放大器高速和稳定地工作。
按照本发明，提供这样的半导体存储器，它包括：带有多个读出放大器的读出放大器区，各读出放大器将从存储器单元中的一个单元向数字位线读出的信号进行放大，各读出放大器由N-MOS晶体管和P-MOS晶体管构成，读出放大器区被分成多个部分；N-MOS晶体管激励信号产生电路，用于产生激励N-MOS晶体管的信号；和P-MOS晶体管激励信号产生电路，用于产生激励P-MOS晶体管的信号；其中，在读出放大器区的分隔部分之间的开口中设置N-MOS晶体管激励信号产生电路和所述P-MOS晶体管激励信号产生电路中的一个，和在靠近构成读出放大器的MOS晶体管的读出放大器区中，设置N-MOS晶体管激励信号产生电路和P-MOS晶体管激励信号产生电路中的另一个。
激励信号产生电路，对应于多个读出放大器，与构成读出放大器的MOS晶体管邻近的设置。
读出放大器区的分隔部分之间的开口，相邻于平行于字线设置的金属丝与字线连接的区域设置。
读出放大器区的分隔部分之间的开口与设置用于选择和驱动字线的电路的区域相邻设置。
参照附图，借助于本发明优选实施例的详细说明，本发明的特征和优点将变得更明显。
附图说明
图1是表示本发明第一实施例布局的示意图；
图2是表示本发明第二实施例布局的示意图；
图3是表示本发明第三实施例布局的示意图；
图4是表示第一种常规半导体存储器布局的示意图；
图5是表示第二种常规半导体存储器布局的示意图；
图6是表示第三种常规半导体存储器布局的示意图；和
图7是表示第四种常规半导体存储器布局的示意图。
具体实施方式
下面，参照附图，说明本发明的实施例。
图1是表示本发明第一实施例布局的示意图。
图1中，为了减小字线的电阻，在字线与低电阻金属线连接的连接区或在读出放大器区13之间的开口18中，设置构成读出放大器的N-MOS晶体管激励信号产生电路11，并且其靠近字线选择电路的区域16。
与N-MOS晶体管激励信号产生电路11的源极相连的地线，与地线19a连接，该地线19a是通过通孔10设置在区域16上层的金属线。
另一方面，在分开的读出放大器区13中设置构成读出放大器的P-MOS晶体管激励信号产生电路12。与P-MOS晶体管激励信号产生电路12的源极相连的电源线与电源线19b连接，该电源线19b是通过通孔10在存储器单元17的上层设置的金属线。
在这种布局中，在读出放大器区13中仅设置一种类型的晶体管，即P-MOS晶体管。因此，与图5所示的常规布局相比，能够减小读出放大器的尺寸。此外，由于在区域18中仅设置一种类型的晶体管，即N-MOS晶体管，所以在区域16中仅设置与晶体管的源极连接的地线。因此，与图6所示的常规布局相比，能够增加线的宽度。相应地，能够抑制布线电阻的影响。
下面，说明本发明的第二实施例。
图2是表示本发明第二实施例布局的示意图。
与第一实施例相反，按照图2所示的第二实施例，在读出放大器区13之间的开口18中设置构成读出放大器的P-MOS晶体管激励信号产生电路12，在分开的放大器区域13中设置构成读出放大器的M-MOS晶体管激励信号产生电路11。为了减小字线的电阻，把P-MOS晶体管激励信号产生电路12的源极与金属线19h连接，该金属线19h作为在字线与低电阻金属线连接的连接区上或在字线选择电路的区域16上设置的电源线。
另一方面，把N-MOS晶体管激励信号产生电路11的源极与金属线19a连接，该金属线19a作为通过通孔10设置在存储器单元17上的上层上的地线。
为了增强与P-MOS晶体管激励信号产生电路12的源极连接的电源线，通过通孔10，使在存储器单元17的上层上设置的金属线19b和在其下层设置的金属线14c相互连接。把在下层设置的金属线14c通过接触孔20与构成读出放大器的P-MOS晶体管的N型阱区(未示出)连接。此外，金属线14c与激励信号产生电路12的源极连接。
因此，在不需要在读出放大器区13中设置新线的情况下，在阵列区能够按网络形状设置与P-MOS晶体管激励信号产生电路12的源极连接的电源线。因此，能够改善充电电容。
换句话说，相对于四个读出放大器，在读出放大器区中设置用于构成读出放大器的N-MOS晶体管和P-MOS晶体管中的任一个的激励信号产生电路的情况下，同时相对于32个读出放大器，在读出放大器区之间的开口中设置用于另一晶体管的激励信号产生电路时，在读出放大器区之间的开口中设置的激励信号产生电路应该给32个读出放大器充电和从32个读出放大器放电。因此，除非与晶体管的源极连接的线的宽度大于设置在读出放大器区的激励信号产生电路中的该宽度，否则线的杂散电阻会对读出放大器的工作产生不利影响。
因此，应该改善在读出放大器区之间的开口中设置的与晶体管的源极连接的充电/放电电容。
目前大多数DRAM由P型半导体构成，并且在N型阱中设置构成读出放大器的P-MOS晶体管。在这种情况下，为了把电压施加在N型阱上，沿N型阱区设置有电源电压的线。
按照本发明的第二实施例，用于N型阱的电源线被用于增强P-MOS晶体管激励信号产生电路的电源线。
图3表示另一实例。
在图3所示的实例中，在读出放大器区13的下层设置金属线15c。金属线15c作为地线与在其上层设置的金属线19a和晶体管11的源极连接。因此，在阵列区能够以网络状设置地线。相应地，能够进一步改善放电电容。在这种情况下，与第一实施例相同，能够在读出放大器区13之间的开口18中，设置构成读出放大器的N-MOS晶体管激励信号产生电路12。但是，在增强地线时，会增加读出放大器的尺寸。因此，为了确定是否应该进行这种增强，应该比较例如增加尺寸的优点和缺点。
作为本发明的第一效果，由于在读出放大器区的分开部分之间的区域中设置构成读出放大器的N-MOS晶体管激励信号产生电路和P-MOS晶体管激励信号产生电路中的一个，同时靠近构成读出放大器的MOS晶体管设置另一个激励信号产生电路，所以能够降低构成读出放大器激励信号产生电路的电源线和与晶体管源极连接的地线的电阻。因此，能够改善读出放大器激励信号产生电路的充电/放电电容。
其原因如下：为了降低字线的电阻，在引线与低电阻金属线连接的连接区或在靠近字线选择电路开口区的开口放大器区的分隔部分之间的区域中，设置构成读出放大器的N-MOS晶体管激励信号产生电路和P-MOS晶体管激励信号产生电路中的一个。因此，在开口区必须仅设置电源线和地线中的一个。
作为第二效果，由于与构成读出放大器的P-MOS晶体管激励信号产生电路的源极连接的电源线与用于将电源电压施加在上的电源线公用，其中在N型阱上设置构成读出放大器的P-MOS晶体管，所以在阵列区能够以网络状设置电源线。
尽管已图示并且参照其优选实施例说明了本发明，但应该指出，对于本领域的技术人员来说，在不脱离本发明的精神和范围的情况下，在其形式和细节上，可以进行上述变化和各种其它变化、省略和添加。

Claims (8)

1.一种半导体存储器，包括：
带有多个读出放大器的读出放大器区，各读出放大器将从存储器单元中的一个单元向数字位线读出的信号进行放大，所述各读出放大器由N-MOS晶体管和P-MOS晶体管构成，所述读出放大器区被分成多个部分；
N-MOS晶体管激励信号产生电路，用于产生激励N-MOS晶体管的信号；和
P-MOS晶体管激励信号产生电路，用于产生激励P-MOS晶体管的信号；
其中，在所述读出放大器区的分隔部分之间的开口中设置所述N-MOS晶体管激励信号产生电路和所述P-MOS晶体管激励信号产生电路中的一个，和
在靠近构成读出放大器的MOS晶体管的所述读出放大器区中，设置所述N-MOS晶体管激励信号产生电路和所述P-MOS晶体管激励信号产生电路中的另一个。
2.如权利要求1所述的半导体存储器，其中，所述激励信号产生电路，对应于所述多个读出放大器，与构成读出放大器的MOS晶体管相邻地设置。
3.如权利要求1所述的半导体存储器，其中，所述读出放大器区的分隔部分之间的所述开口相邻于平行于字线设置的金属丝与字线连接的区域设置。
4.如权利要求3所述的半导体存储器，其中，所述激励信号产生电路，对应于所述多个读出放大器，与构成读出放大器的MOS晶体管相邻的设置。
5.如权利要求1所述的半导体存储器，其中，在所述读出放大器区的分隔部分之间的所述开口与设置用于选择和驱动字线的电路的区域相邻设置。
6.如权利要求5所述的半导体存储器，其中，所述激励信号产生电路，对应于所述多个读出放大器，与构成读出放大器的MOS晶体管相邻的设置。
7.如权利要求1所述的半导体存储器，其中，在所述读出放大器区的分隔部分之间的所述开口中，设置所述N-MOS晶体管激励信号产生电路，和
在与构成读出放大器的MOS晶体管相邻的所述读出放大器区，设置所述P-MOS晶体管激励信号产生电路。
8.如权利要求1所述的半导体存储器，其中，在与构成读出放大器的MOS晶体管相邻的所述读出放大器区，设置所述N-MOS晶体管激励信号产生电路，和
在所述读出放大器区的分隔部分之间的所述开口中，设置所述P-MOS晶体管激励信号产生电路。
CN98123556A 1997-10-29 1998-10-29 半导体存储器 Expired - Fee Related CN1127766C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP296790/97 1997-10-29
JP29679097A JP3235544B2 (ja) 1997-10-29 1997-10-29 半導体記憶装置
JP296790/1997 1997-10-29

Publications (2)

Publication Number Publication Date
CN1216861A CN1216861A (zh) 1999-05-19
CN1127766C true CN1127766C (zh) 2003-11-12

Family

ID=17838173

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98123556A Expired - Fee Related CN1127766C (zh) 1997-10-29 1998-10-29 半导体存储器

Country Status (4)

Country Link
US (1) US5999436A (zh)
JP (1) JP3235544B2 (zh)
KR (1) KR100281666B1 (zh)
CN (1) CN1127766C (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018044479A1 (en) * 2016-08-31 2018-03-08 Micron Technology, Inc. Sense amplifier constructions
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10839861B2 (en) * 2018-01-26 2020-11-17 Arm Limited Routing structures for memory applications

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0164391B1 (ko) * 1995-06-29 1999-02-18 김광호 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치

Also Published As

Publication number Publication date
JPH11135744A (ja) 1999-05-21
KR100281666B1 (ko) 2001-03-02
KR19990037450A (ko) 1999-05-25
CN1216861A (zh) 1999-05-19
US5999436A (en) 1999-12-07
JP3235544B2 (ja) 2001-12-04

Similar Documents

Publication Publication Date Title
CN1283005C (zh) 半导体存储设备
CN1044526C (zh) 半导体存贮装置
CN1086836C (zh) 半导体存储器装置及其驱动装置
CN1107320C (zh) 半导体存储装置和使用了该半导体存储装置的电子设备
CN1695249A (zh) 半导体存储装置
CN1181632A (zh) 动态存储器
EP0600184A2 (en) Semiconductor memory device having dual word line structure
CN1474411A (zh) 具有伪存储单元的静态半导体存储装置
CN1210720C (zh) 半导体存储器元件
CN1551363A (zh) 半导体存储装置
CN1828764A (zh) 具有低功率预充电位线的存储器阵列
IE52689B1 (en) Semiconductor memory device
CN1705038A (zh) 半导体存储装置中基于存储体的自刷新控制装置及其方法
CN1218260A (zh) 铁电随机存取存储器及测试短寿命单元的方法
CN1134023A (zh) 半导体存储器
JPH09129837A (ja) 半導体メモリ装置及びその製造方法
CN1585033A (zh) 驱动非挥发性动态随机存取存储器的装置以及方法
CN1551233A (zh) 半导体存储电路
CN1467747A (zh) 半导体存储器件
CN1125466C (zh) 非易失半导体存储器
KR20010113705A (ko) 반도체집적회로장치
US5400276A (en) Electrically erasable nonvolatile semiconductor memory that permits data readout despite the occurrence of over-erased memory cells
CN101080820A (zh) 减少字线耦合噪声的置乱方法
CN1127766C (zh) 半导体存储器
US6282147B1 (en) Semiconductor memory device having word lines driven by row selecting signal and column selecting signal lines arranged parallel to each other

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NONE

Effective date: 20030509

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030509

Address after: Tokyo, Japan

Applicant after: NEC Corp.

Co-applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ELPIDA MEMORY INC.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.; NEC ELECTRONICS TAIWAN LTD.

Effective date: 20080613

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20080613

Address after: Tokyo, Japan

Patentee after: Nihitatsu Memory Co., Ltd.

Address before: Tokyo

Co-patentee before: NEC Corp.

Patentee before: NEC Corp.

ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130828

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130828

Address after: Luxemburg Luxemburg

Patentee after: PS4 Russport Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031112

Termination date: 20151029

EXPY Termination of patent right or utility model