KR20030021242A - 고속 저전력 반도체 메모리 구조 - Google Patents

고속 저전력 반도체 메모리 구조 Download PDF

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KR20030021242A
KR20030021242A KR10-2003-7000188A KR20037000188A KR20030021242A KR 20030021242 A KR20030021242 A KR 20030021242A KR 20037000188 A KR20037000188 A KR 20037000188A KR 20030021242 A KR20030021242 A KR 20030021242A
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알렉사니언수렌에이.
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모자이크 시스템스, 인코포레이티드
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Abstract

어레이 블록은 적어도 2개의 서브 어레이 블록(sub-array block)과, 제1 그룹의 국지 접속 라인(local interconnect line)이 뻗어 있는 제1 접속 라우팅 채널(interconnect routing channel)을 구비한 제1 어레이 블록을 포함한다. 2개의 서브 어레이 블록 각각은 적어도 2개의 하위 레벨(lower level) 서브 어레이 블록과, 제2 그룹의 국지 접속 라인이 뻗어 있는 제2 접속 라우팅 채널을 포함한다. 제1 그룹의 국지 접속 라인은 데이터를 저장하거나 데이터를 검색하는 메모리 위치에 접근하기 위해 입력 정보를 전송하도록 구성되며, 상기 제2 그룹의 국지 접속 라인은 상기 입력 정보의 서브 세트(subset)를 전송하도록 구성된다.

Description

고속 저전력 반도체 메모리 구조 {HIGH-SPEED LOW-POWER SEMICONDUCTOR MEMORY ARCHITECTURE}
도 1a는 휘발성 메모리[예를 들어, SRAM(static random access memory), DRAM(dynamic random access memory)]와 불휘발성 메모리[예를 들어, ROM(read only memory), EPROM(erasable programmable ROM), EEPROM(electrically erasabel programmable ROM), 플래시(Flash) EPROM]와 같이 상이한 종류의 메모리를 구현하는데 통상 사용되는 종래의 반도체 메모리 구조(10)의 블록도를 도시한다. 도 1a에 도시한 바와 같이, 이러한 메모리들은 2N개 셀의 행과 2M개 셀의 열의 어레이(array)(12)를 통상 포함하며, 여기서 N과 M은 행과 열의 주소를 각각 나타낸다. 한 개의 셀은 행 해독기(row decoder)(14)와 열 해독기(16)로부터 선택된다. 행 해독기(14)는 2N개의 셀 중 하나를 선택하기 위하여 행 주소(A0-AN)를 수신하고, 동시에 열 해독기(16)는 2M개의 열 중 하나를 선택하기 위하여 열 주소(AN+1-AN+M)를 수신한다. 선택된 셀은 선택된 행[워드라인(wordline)]과 열[비트라인(bitline)]의 교차점에 위치한다.
판독 동작시, 저장된 데이터를 나타내는 신호는 선택된 셀에서 블록(18) 내의 감지 증폭기(sense amp)로 열 해독기(16)를 통하여 전송된다. 감지 증폭기는 셀 신호를 증폭하고 이를 출력 버퍼(output buffer)(도시하지 않음)로 전송하고 이어 외부에서 사용하도록 IO 패드(19)로 전송하고, 이어 블록(18) 내의 데이터 IO 회로 및 열 해독기(16)를 통하여 선택된 셀로 전송된다. 블록(12, 16, 18) 및 IO 패드(19)는 IO 데이터 구성에 따라(예를 들면, 16 또는 32 데이터) 수차례 반복될 수 있다.
판독 동작시 주소 접근 시간(그리고 SRAM 및 DRAM에 대한 기록 동작)은 주소 버퍼(도시하지 않음), 행 해독기(14), 메모리 어레이(12), 행 해독기(16), 감지 증폭기(18) 및 출력 버퍼(도시하지 않음)을 통한 시간 지연으로 이루어진다. 이러한 지연 중에서, 메모리 밀도에 따라, 메모리 어레이를 통한 지연은 긴 워드라인과 관련된 RC 시상수(time constant)와 긴 비트라인과 관련되는 높은 커패시턴스(capacitance)로 인하여 전체 시간 지연 중에서 대부분을 차지한다. 따라서, 소정의 처리 기술(예를 들면, 0.13㎛)에서, 고속을 달성하기 위하여 어레이(12)는 2개의 서브 어레이(sub-array)로 분할되어 워드라인 및/또는 비트라인의 길이를 감소시켰다. 그러한 구성예가 도 1b에 도시되어 있다.
도 1b에서, 메모리 어레이는 4개의 서브 어레이(12-1, 12-2, 12-3, 12-4)로 분할되어 4개의 인자에 의하여 각 워드라인의 길이를 감소시킨다. 하지만, 어레이의 이러한 분할은 어레이와 연결되는 회로 블록의 일부 중첩(duplication)을 필요로 한다. 예를 들면, 행 해독기의 4개 세트(14-1, 14-1, 14-1, 14-1)가 도시한 바와 같이 필요하다. 절반 가량 비트라인 길이를 감소시키기 위하여, 각 서브 어레이(12-1 내지 12-4)는 열 해독기 블록(16, 18)(이는 감지 증폭기 및 데이터 IO 회로를 포함함)을 중첩시키면서 둘로 분할되어야 할 필요가 있다. 이러한 중첩은 적절하게 구현되지 못하면 불필요하게 다이 크기를 증가시키게 된다. 또한, 초고속 성능(예를 들어, 고속, 저전력)을 위하여, 어레이를 대량으로 분할하여 사용하는 고밀도 메모리는 고속을 이룰 수 있지만, 오히려 일정한 수의 어레이 분할 후에는 속도를 떨어뜨리며, 모든 레벨의 어레이 분할과 관련되는 대용량의 전력 소비의 단점이다. 이는 속도 민감성 회로 경로(speed-sensitive circuit path)에 고용량성 노드(highly capacitive node)를 유발하는 대량의 어레이 연결 회로에 기인한다. 그러한 고용량성 노드를 신속하게 절환(switch)하기 위하여, 실질적인 동적 전력을 소비하는 많은 드라이버(driver)가 필요하다. 이로 인하여 휴대용 장치와 같은 대중적인 메모리 애플리케이션에 대한 고속, 저전력, 고밀도 메모리의 가격 대비 효율성을 방해하여 왔다.
도 1a 및 도 1b에 도시한 종래의 메모리 구성은 수많은 다른 단점이 있다. 첫째, 주소 접근 시간이 접근 경로(즉, 행 또는 열)과 어레이 내의 셀의 물리적 위치 모두에 따라 어레이 걸쳐서 불균일하다. 통상적으로, 행 주소 경로는 열 접근경로보다 느린데, 이는 열 접근 경로에는 워드라인 RC 지연의 존재 때문이다. 또한, 열 접근 경로 내에서의 셀은 행을 따라 선택되는 셀의 위치에 따라 상이한 접근 시간을 갖는다. 예를 들면, 워드라인 드라이버에 가장 근접한 셀은 워드라인 드라이버에서 멀리 위치한 셀보다 접근 시간이 빠르다. 주소 접근 시간에서의 이러한 불균일성은 설계에 있어서는 물론 메모리의 사용에 있어서도 복잡성을 유발한다.
다른 단점은 중복성(redundancy)의 비효율적인 사용이다. 통상적으로, 셀의 행 및/또는 열의 중복 블록이 어레이에 추가되어 결함있는 셀을 중복 셀로 대체한다. 하지만, 설계상의 제약 때문에 행 또는 열의 중복 블록은 오직 하나 이하의 결함 셀을 갖는 행 또는 열을 대체하는데 사용되어 이용 가능한 중복 셀을 비효율적으로 사용하는 결과를 낳는다.
따라서, 고속 및 저전력을 낳는 메모리 구성은 중복성의 보다 효율적인 사용을 가져오며, 모든 메모리 셀에 대하여 상대적으로 균일한 주소 접근 시간을 보장하며, 최소의 속도 및 전력 감소로 더 높은 메모리 밀도로 용이하게 스케일 가능하며(scalable), 메모리 종류에 무관한 것이 바람직하다.
관련 출원의 상호 참조
본 출원은 2000년 7월 5일에 출원된 미국 가출원 번호 제60/215,781호의 우선권의 이익을 주장하며, 명세서의 내용은 참고적으로 편입되어 본 출원의 내용을 이룬다.
도 1a 및 도 1b는 종래의 메모리 구성을 나타낸다.
도 2a는 본 발명의 한 실시예에 따른 2 방향 가지(해독)를 갖는 수형도로 예시적인 메모리 어레이를 나타낸다.
도 2b는 본 발명의 한 실시예에 따른 도 2a의 수형도의 단순화된 배치도이다.
도 3a는 본 발명의 다른 실시예에 따른 4 방향 가지(해독)를 갖는 수형도로 예시적인 메모리 어레이를 나타낸다.
도 3b는 본 발명의 한 실시예에 따른 도 3a의 수형도의 단순화된 배치도이다.
도 3c는 4 방향 가지(해독)를 갖는 H 트리를 이용한 대용량 메모리의 예시적인 배치도이다.
도 4는 본 발명의 한 실시예에 따른 메모리에 대한 단순화된 저면 블록도이다.
도 5는 본 발명의 한 실시예에 따른 메모리 및 메모리를 형성하기 위한 방법의 상세 구조이다.
도 6은 본 발명의 한 실시예에 따른 도 5의 블록(140)의 일부분을 상세하게 나타낸다.
본 발명의 한 실시예에 따르면, 반도체 메모리는 적어도 두 개의 서브 어레이를 갖는 제1 어레이 블록과, 제1 그룹의 국지 접속 라인(local interconnect line)이 연장되는 제1 접속 라우팅 채널(routing channel)을 포함한다. 두 개의 서브 어레이 블록 각각은 적어도 두 개의 하위 레벨 서브 어레이 블록과, 제2 그룹의 국지 접속 라인이 연장되는 제2 접속 라우팅 채널을 포함한다. 제1 그룹의 국지 접속 라인은 데이터를 저장하거나 데이터를 검색하는 메모리 위치에 접근하기 위한 입력 정보를 전송하도록 이루어진다. 제2 그룹의 국지 접속 라인은 입력 정보의 서브세트(subset)를 전송하도록 이루어진다.
다른 실시예에서, 반도체 메모리는 적어도 제1 어레이 블록과 실질적으로 유사한 제2 어레이 블록과, 제3 그룹의 국지 접속 라인이 연장되는 제3 접속 라우팅 채널을 더 포함한다. 제3 그룹의 국지 접속 라인은 입력 정보의 수퍼세트(superset)를 전송하도록 이루어진다.
다른 실시예에서, 제1 그룹의 국지 접속 라인은 제2 그굽의 국지 접속 라인과 직교하면서 연장된다.
다른 실시예에서, 제1 접속 라우팅 채널은 제2 접속 라우팅 채널보다 길게 연장된다.
다른 실시예에서, 제1 접속 라우팅 채널은 2개의 서브 어레이 블록 사이에 위치하며, 2개의 서브 어레이 블록의 각각의 제2 접속 라우팅 채널은 대응하는 2개의 하위 레벨 서브 어레이 블록 사이에 위치한다.
다른 실시예에서, 하위 레벨 서브 어레이 블록 각각은 소정의 행과 열을 따라 배치된 복수의 메모리 셀을 구비한 복수의 메모리 셀 어레이 블록을 포함??나다. 각 하위 레벨 서브 어레이 블록의 인접한 제1 및 제2 메모리 셀 어레이 블록은 인접한 제1 및 제2 메모리 셀 어레이 블록의 하나 또는 모두에 있는 복수의 메모리 셀 중 선택된 하나에 또는 하나로 데이터를 선택적으로 전송하도록 구성되는데이터 전송 블록(data transfer block)에 연결된다.
다른 실시예에서, 각각의 하위 레벨 서브 어레이 블록은 대응하는 메모리 셀 어레이 블록에 걸쳐 연장되는 복수의 데이터 라인을 포함하며, 그 데이터 라인은 데이터 전송 블록을 통하여 데이터 라인과 제1 및 제2 메모리 셀 어레이 블록 중 하나 또는 둘 다 사이에 메모리 접근 동작시 데이터가 전송되도록 데이터 전송 블록에 연결된다.
다른 실시예에서, 데이터 전송 블록은 복수의 감지 증폭기와, 인접한 제1 및 제2 메모리 셀 어레이 블록 중 하나 또는 둘 다에 있는 복수의 메모리 셀 중 선택된 셀로부터의 데이터를 복수의 감지 증폭기로 선택적으로 전송하도록 구성되는 열 다중화기(column multiplexer)를 포함한다.
본 발명의 다른 실시예에 따르면, 복수의 메모리 셀을 구비한 반도체 메모리를 형성하는 방법은 다음 단계를 포함한다. 제1 그룹의 국지 접속 라인이 연장되는 제1 접속 라우팅 채널에 의하여 분리되는 적어도 2개의 제1 하위 레벨(1LL) 블록을 포함하는 제1 어레이 블록을 형성한다. 적어도 2개의 1LL 블록 각각에 적어도 2개의 제2 하위 레벨(2LL) 블록을 형성한다. 2개의 2LL 블록은 제2 그룹의 국지 접속 라인이 제1 그룹의 접속 라인과 직교하여 연장되는 제3 접속 라우팅 채널에 의하여 분리된다. 적어도 2개의 2LL 블록 각각에 적어도 2개의 제3 하위 레벨(3LL) 블록을 형성한다. 2개의 3LL 블록은 제3 그룹의 국지 접속 라인이 제2 그룹의 접속 라인과 직교하여 연장되는 제3 접속 라우팅 채널에 의하여 분리된다. 제1 그룹의 국지 접속 라인은 복수의 메모리 셀 중 하나 이상에 접근하기 위한 입력 정보를 전송하도록 이루어진다. 제2 그룹의 국지 접속 라인은 입력 정보의 서브세트(S1)을 전송하도록 이루어진다. 제3 그룹의 국지 접속 라인은 입력 정보의 서브세트(S1)의 서브세트(S2)를 전송하도록 이루어진다.
다른 실시예에서, 방법은 제1 상위 레벨 어레이 블록을 형성하는 단계를 더 포함하며, 제1 상위 레벨 블록은 적어도 제1 블록과 제2 어에리 블록을 포함한다. 제2 어레이 블록은 제1 어레이 블록과 실질적으로 유사하다. 제1 및 제2 어레이 블록은 제4 그룹의 국지 접속 라인이 제3 그룹의 국지 접속 라인과 직교하여 연장되는 제4 접속 라우팅 채널에 의하여 분리된다. 제4 그룹의 국지 접속 라인은 입력 정보의 수퍼 세트를 전송하도록 이루어진다.
다른 실시예에서, 방법은 적어도 2개의 3LL 블록 각각에 복수의 메모리 셀 어레이 블록을 형성하는 단계를 더 포함한다. 각각의 메모리 셀 어레이 블록은 소정의 행과 열을 따라 배치된 복수의 메모리 셀을 구비한다. 적어도 2개의 3LL 블록 각각에 있는 인접한 제1 및 제2 메모리 셀 어레이 블록은 인접한 제1 및 제2 메모리 셀 어레이 블록 중 하나 또는 둘 다에 있는 복수의 메모리 셀 중 선택된 하나로 또는 하나로부터 데이터를 선택적으로 전송하도록 구성되는 데이터 전송 블록에 연결된다.
본 발명의 다른 실시예에 따르면, 반도체 메모리를 형성하는 단계는 다음 단계를 포함한다. 소정의 행과 열을 따라 배치된 복수의 메모리 셀을 구비한 복수의 메모리 셀 어레이 블록을 갖는 제1 어레이 블록을 형성한다 제1 상위 레벨 1(higher -level-1, HL1) 블록을 형성한다. 제1 HL1 블록은 적어도 제1 어레이 블록과 제2 어레이 블록을 포함한다. 제1 및 제2 어레이 블록은 실질적으로 유사하다. 제1 및 제2 어레이 블록은 제1 그룹의 국지 접속 라인이 연장되는 제1 접속 라우팅 채널에 의하여 분리된다. 제1 상위 레벨 2(HL2) 블록을 형성한다. 제1 HL2 블록은 적어도 제1 HL1 블록과 제2 HL1 블록을 포함한다. 제2 HL1 블록은 제1 HL1 블록과 실질적으로 유사하다. 제1 상위 레벨 3(HL3) 블록을 형성한다. 제1 HL3 블록은 적어도 제1 HL2 블록과 제2 HL2 블록을 포함한다. 제2 HL2 블록은 제1 HL2 블록과 실질적으로 유사하다. 제1 및 제2 HL2 블록은 제3 그룹의 국지 접속 라인이 제2 그룹의 국지 접속 라인과 직교하여 연장되는 제3 접속 라우팅 채널에 의하여 분리된다. 제3 그룹의 국지 접속 라인은 복수의 메모리 셀 중 하나 이상에 접근하기 위한 입력 정보를 전송하도록 이루어진다. 제2 그룹의 국지 접속 라인은 입력 정보의 서브세트(S1)를 전송하도록 이루어진다. 제1 그룹의 국지 접속 라인은 입력 정보의 서브세트(S1)의 서브세트(S2)를 전송하도록 이루어진다.
본 발명의 다른 특징 및 이점은 본 발명의 상세한 설명, 첨부한 청구범위 및 도면으로부터 명백해질 것이다.
도 2a는 본 발명의 실시예들에 사용되는 계층적 해독(hierarchical decoding)을 설명하기 위한 수형도로 도시한 메모리(20)를 나타낸다. 특정 예에서, 수형도는 한 개의 근 노드(root node)[25(3)]와 3개의 추가 레벨의 가지 노드[25(3), 25(2), 25(1)]를 통하여 접근되는 블록(22)에 16개의 메모리 장치(잎)을 구비한다. 블록(22) 내의 메모리 장치는 각각이 하나 이상의 메모리 셀을 갖고 있으며 최소한 주소 지정 가능한(addressable) 메모리이다. 근 노드를 계층에서 최상위 번호 레벨로 간주하고, 하위 레벨은 연속하는 하위 번호를 가지며 최하위레벨을 레벨 1로 간주하는 것이 편리하다. 반대의 순서로 번호를 매길 수도 있지만 일정 목적을 위하여 보다 자연스럽다.
가지는 각 노드에서 2방향이다. 메모리 접근의 관점에서 보면, 각 노드는 2방향 선택, 즉 4비트 입력 주소 중 1비트의 결정(resolution)이다. 따라서, 노드는 주소 해독을 나타내며, 해독기와 동일하게 불릴 수 있다. 근 노드[25(3)]에서, 제1 주소 비트의 결정은 수형도의 상부 2분면 또는 하부 2분면으로 접근할 지를 결정한다. 유사하게, 제1 주소 비트가 결정되면, 제2 주소 비트(제2 레벨에서)의 결정은 수형도의 선택된 반면 중 상부 4분면 또는 하부 4분면으로 접근할 지를 결정한다. 유사하게, 제3 레벨에서 제3 주소 비트의 결정은 수형도의 선택된 4분면 중 상부 8분면 또는 하부 8분면에 접근할 지를 결정한다. 제4 레벨에서 제4 주소 비트의 결정은 선택된 8분면 중 상부 또는 하부 메모리로 접근할 지를 결정한다.
도 2b는 본 발명의 한 실시예에 따라 배치도에 가깝게 나타내는(그러나 여전히 개략적인) 방식으로 도시한 메모리(20)를 나타낸다. 동일한 참조 부호는 이하에서 지적하는 것을 제외하고는 도 2a에서와 동일하게 사용된다. 알 수 있는 바와 같이, 블록(22)의 메모리 장치는 H 트리에 배치되어 있으며, 노드[25(1), 25(2), 25(3), 25(4)](해독기)는 메모리 장치와 더불어 산재해 있다. 도면은 또한 주소 버스의 분포를 나타낸다. 특히, 4비트 주소 버스는 노드[25(4)]에 라우팅되며, 3비트 노드[25(4)]로부터 각 주소 버스 노드[25(3)]로 라우팅되고, 2비트 주소 버스는 노드[25(3)]로부터 각 주소 버스 노드[25(2)]로 라우팅되며, 1비트 주소 버스는 [25(2)]로부터 각 주소 버스 노드[25(1)]로 라우팅된다. 이는 각 노드로 들어오는주소 비트 중 하나를 이용하고 나머지 주소 비트를 다음 하위 레벨로 보내는 것으로 개념적으로 생각할 수 있다. 노드[25(1)]는 선택 신호를 블록(22) 메모리 장치로 보낸다.
도 2b는 사각형 속에 제2 사각형을 도시하고 참조 부호(22*)로 나타낸 소정 메모리 장치를 선택하는 것을 나타낸다. 이러한 선택은 노드[25(4)]에 의한 연속적인 해독, 노드[25(3), 25(2), 25(1)] 그리고 제2의 내부 원으로 도시하며 참조 부호[25(3)*, 25(2)*, 25(1)*]로 나타낸 후속적인 해독의 결과 일어난다. 도 2b는 본 발명의 특징, 즉 모든 셀 장치(22)는 근으로부터 실질적으로 동일한 거리에 위치하여 모든 셀 장치에 대하여 균일한 메모리 접근 시간을 달성한다.
도 3a 및 도 3b는 메모리(40)의 수형도와 배치도를 각각 나타낸다. 이러한 메모리는 한 개의 근 노드[55(3)]와 2개의 추가 레벨 가지 노드[55(2), 55(1)]를 통하여 접근되는 3 레벨 가지(해독)를 통하여 접근되는 점에서, 그리고 각 노드의 가지는 2 방향이 아니라 4 방향이라는 점에서 메모리(10)와 상이하다. 따라서, 각 노드는 4 방향 선택, 즉 6비트 입력 주소 중 2 비트 결정을 나타낸다.
단순화를 위하여, 참조 부호는 도 3b에 도시하지 않았으며, 근 노드[55(3)]는 원 내에 "3"으로, 4개의 제2 레벨 노드[55(2)]는 원 내에 "2"로, 그리고 제1 노드[55(1)] 일부는 원 내에 "1"로 나타내었다. 6비트 주소 버스는 근 레벨 노드("3"으로 나타냄)로 라우팅된다. 2비트는 해독되어 4개의 사분면(60)(점선으로 나타냄) 중 어느 것을 선택할 것인지를 결정하며, 나머지 4비트를 포함하고 있는 4비트 주소 버스는 4개의 제2 레벨 노드 각각(각 사분면 중 하나)으로 라우팅된다. 2개 비트를 해독하여 각 사분면 중에서 4개의 하위 사분면(65)(우측 상부면에서 점선으로 도시) 중 어느 것을 선택할 것인지를 결정한다. 제1 레벨 노드는 마지막 2개의 비트를 해독하여 4개의 메모리 장치 중 어느 것을 선택할 것인지 결정??나다.
제1 레벨 노드(해독기) 및 연관된 4개의 메모리 장치를 포함하는 하위 사분면(65) 각각은 메모리(40)가 구성되는 기본 블록으로 간주될 수 있다. 이 때, 4개의 블록은 하나의 사분면을 형성하고, 4개의 사분면은 전체 어레이를 형성한다. 이러한 구성은 크기 조정이 가능함을 알 것이다. 따라서, 전체 메모리로 도시한 것은 다른 그러한 메모리와 결합되어 더 큰 메모리를 형성한다. 반대로, 블록(50) 내에 단일 메모리 장치로 도시한 것은 기본 블록, 사분면 또는 다른 전체 어레이일 수 있다. 도 2a 및 도 2b 그리고 도 3a 및 도 3b에 도시한 예들은 단순한 예들임을 알 수 있을 것이다. 실제의 구현에서는 훨씬 더 많은 메모리 장치를 포함한다. 이는 나무의 단계를 더 많이 만들고(더 많은 레벨) 또는 각 레벨에서 가지 수를 증가시키거나 둘 모두를 병행하면 된다. 이러한 메모리의 일례를 도 3c에 도시한다. 도 3c는 4 방향 가지를 갖는 H 트리를 이용한 메모리(70)의 구성을 나타낸다. 기본 메모리 장치는 참조 부호(72)로 나타낸다. 블록(74)은 4개의 기본 메모리 장치를 포함하며, 블록(76)은 16개의 기본 메모리 장치를 포함하고, 블록(78)은 256개의 기본 메모리 장치를 포함하며, 블록(79)은 65,536개의 기본 메모리 장치를 포함한다. 일단 기본 메모리 장치가 구성되며 전체 메모리는 H 트리 또는 유사한 트리 구성을 이용하여 대칭적으로 형성될 수 있음을 알 수 있다.
도 2a, 2b, 3a, 3b 및 도 3c는 각 레벨에서 동일 방향 가지를 나타내었지만, 가지는 각 레벨에서 동일할 필요는 없다. 사실, 필요로하는 주소 비트 수에 다라 각 레벨에서의 동일한 정도의 가지를 갖는 것을 불가능할 수도 있다.
좀 더 일반적으로, 트리는 M 레벨의 가지(해독)를 갖는 것으로 간주될 수 있으며, 근은 M번째 레벨이 된다. 주어진 레벨(i)(i번째 레벨)은 m(i) 방향 가지를 갖는 것으로 간주될 수 있다. 따라서, 메모리의 기본 블록(레벨 1 블록)은 m(1) 메모리 장치를 가지며 레벨 2 블록은 m(2) 레벨 1 블록을 포함한다. 최상위 레벨에서, 어레이는 m(M) 레벨 (M-1) 블록을 포함한다.
도 4는 본 발명의 한 실시예에 따른 메모리(80)에 대한 단순화된 블록도를 나타낸다. 메모리(80)는 대칭적으로 실질적으로 유사한 복수의 서브 블록(예를 들면, A, B)를 위치시키고 상호 접속하여 구성된다. 서브 블록(A)은 메모리 셀의 미리 정해진 수의 행과 열을 포함한다. 서브 블록(A)은 미리 지정된 수의 메모리 셀을 선택하기 위하여 국지 버스(local bus)(82-3)로부터 해독된 주소 신호를 수신??로록 연결된다. 대응하는 데이터 비트 수는 선택된 메모리 셀로부터(판독 동작시) 또는 셀로(기록 동작시) 데이터 버스(82-1)를 통하여 서브 블록(A)으로 전송된다.
국지 버스(82-3)는 2개의 서브 블록(A, B) 사이의 접속 라우팅 채널(82-4)을 통하여 수직으로 연장되는 것으로 도시된다. 국지 버스(82-3)는 버스(82-3)의 방향을 동일하게 하면서 서브 블록(A, B) 중 하나 또는 모두의 바깥에 형성되는 접속 채널을 통하여 교대로 라우팅될 수 있다. 하지만, 일부 실시예에서, 서브 블록(A, B) 사이에 라우팅 채널을 위치시키면 최적의 배치와 더 나은 메모리 성능을 얻을수 있다. 서브 블록(B)은 서브 블록(A)의 거울 대칭(수직축에 대하여)이며, 국지 버스(82-3)로부터 해독된 주소 신호를 수신하여 데이터 신호를 공급하거나(판독 동작시) 데이터 버스(82-2)를 통하여 데이터 신호를 수신한다(기록 동작시). 이와는 달리, 서브 블록(B)은 서브 블록(A)의 거울 대칭이 아니라 서브 블록(A)과 동일한 방향과 배치를 갖는 복제본일 수 있다. 하지만, 일부 실시예에서, 서브 블록(A)의 거울 대칭으로 서브 블록(B)을 위치시키면 최적의 배치와 더 나은 메모리 성능을 얻을 수 있다.
데이터 버스(82-1, 82-2)의 비트 길이는 메모리(80)의 입출력 버스는 물론 다른 요소의 비트 길이에 좌우된다. 예를 들면, 메모리 입출력 버스가 32비트 폭을 갖는 경우[예를 들면, 메모리(80)가 32비트 처리기와 통신하는 경우], 서브 블록(A)은 서브 블록(A, B) 중 오직 하나만이 선택된다고 가정하면 데이터 버스(82-1) 상의 32비트 데이터를 공급한다. 이와는 달리, 각 서브 블록(A, B)은 서브 블록 모두가 메모리 접근시 선택된다고 가정하면 개별 데이터 버스 상의 32비트 데이터 중 16비트를 공급할 수 있다. 서브 블록(A, B)의 구조와 동작 및 그의 상이한 실시예의 일부를 도 5를 참조하여 보다 상세하게 설명한다.
도 4에서, 서브 블록(A, B) 및 국지 버스(82-3)는 제1 레벨 블록(83-1)을 형성한다. 더 큰 제2 레벨 블록(85-1)은 제1 레벨 블록(83-1)을 복제하여 블록(83-2)을 형성함으로써 형성된다. 복제된 블록(83-2)은 제1 레벨 블록(83-1)의 거울 대칭(수평축에 대하여)이다. 도시한 바와 같이, 복제된 블록(83-2)와 제1 레벨 블록(83-1)은 분리되어 그 사이에 형성되는 접속 라우팅 채널(84-4)을 형성한다. 국지 버스(84-3)는 수평 방향을 따라 라우팅 채널(84-4)을 통하여 연장된다. 국지 버스(84-3)는 주소 신호, 해독된 주소 신호는 물론, 데이터 신호를 전송하여 블록(83-1, 83-2) 내외로 공급 또는 수신되게 한다. 라우팅 채널(84-4)은 또한 해독 회로(decoding circuit)(도시하지 않음)를 포함하여 충분한 수의 주소 비트를 결정하여 블록(83-1, 83-2) 중 하나를 선택한다. 따라서, 제1 레벨 블록(83-1) 내의 국지 버스(82-3)는 국지 버스(84-3)가 전송하는 주소 비트의 서브 세트를 전송하며 국지 버스(84-3)에 수직이다.
더 큰 제4 레벨 블록(89-1)은 이전 블록과 유사한 방식, 즉 제3 레벨 블록(87-1)을 복제하여 거울 대칭 복제 블록(87-2)을 형성함으로써 형성되며, 이들을 분리시켜 그 사이에 접속 라우팅 채널(88-4)을 형성한다. 이 블록은 이전 블록의 모든 속성을 가지는데, 즉 접속 채널을 통하여 연장되며, 데이터 신호, 해독된 주소 신호와, 국지 버스가 전송하는 주소 비트의 수퍼 세트를 형성하는 주소 비트를 전송한다. 접속 채널(88-4)은 또한 블록(87-1, 87-2) 중 하나를 선택하기 위한 해독 회로(도시하지 않음)를 포함한다.
전술한 설명으로부터 알 수 있는 바와 같이, 메모리 구성시에 대칭적 접근이 이용된다. 소정 크기의 서브 블록(A)에 대하여, 블록 복제 기술은 원하는 메모리 밀도를 얻도록 필요한 만큼 수 차례 수행된다. 원하는 밀도 및 메모리 성능(예를 들면, 속도 및 전력), 메모리 입출력 버스의 비트 길이는 물론, 다른 인자에 기초하여 소정 크기의 서브 블록(A)을 형성한다. 예를 들면, 고밀도 메모리의 경우, 서브 블록(A)은 레벨 블록의 수를 최소화하여 라우팅 오버헤드(routing overhead)를 최소화하로록 크게 만들어 질 수 있다. 또한, 버퍼링 기술을 이용하여 레벨 블록을 통하여 더 긴 거리로 전달되는 신호를 버퍼링(buffering)한다. 한 실시예에서, 주소 해독 회로를 접속 라우팅 채널을 따라 적절하게 위치시켜 신호 버퍼링을 제공하여 속도 및 다이 크기를 개선할 수 있다.
본 발명의 다른 특징은 각각의 레벨 블록이 대량의 서브 블록을 포함하여 원하는 주소 해독(예를 들면, 4 방향, 16 방향 등)을 각 레벨에서 수용하도록 확장될 수 있다. 예를 들면, 제2 레벨 블록(85-1)은 서브 블록(83-1, 83-2) 각각을 복제함으로써 4 방향 해독에서 8 방향 해독으로 확장될 수 있다. 적절한 주소 해독을 적절한 레벨 블록에서 구비하여 확장을 수용하도록 할 필요가 있다. 각 레벨 블록은 다른 레벨 블록에 무관하게 확장될 수 있다. 하지만, 확장에 대한 제한은 국지 버스에 평행한 방향으로만 확장된다는 점이다. 제2 레벨 블록(85-1)을 확장시키는 전술한 예에서, 서브 블록(83-1, 83-2)의 복제본은 국지 버스(84-3)에 평행한 방향을 따라 위치한다. 16 방향 해독의 예를 도 5에 도시하였으며, 이하에서 상세하게 설명한다.
도 4에서, 도 2b 및 도 3b에 유사하게, 국지 버스는 근 또는 상위 레벨 블록에서 대량의 접속 라인[예를 들면, 도 4에 도시한 국지 버스(90-3)]을 포함하며 해독 신호가 내려질 때(drop off) 수와 폭을 감소시키고, 주소 비트는 각 하위 레벨 블록에서 결정된다(resolved). 긴 거리에서 연장되는 배선의 저항을 최소화하도록 근 레벨에서 더 넓은 라인이 바람직하다. 하위 레벨 블록에서, 더 작은 거리로 인하여 배선의 폭은 줄어들 수 있으며, 정교한 라우팅과 공간을 절약할 수 있다.
전술한 바와 같이, 메모리(80)는 가장 작은 메모리 블록으로 시작하여 점차 확장시켜 가면서, 즉 각각의 상위 레벨 블록에서 복수의 블록을 대칭적으로 형성하면서 구성될 수 있다. 이와는 달리, 메모리(80)는 상위 레벨 블록에서 시작하여 각 하위 레벨 블록에서의 메모리를 복수의 서브 블록으로 분할할 수 있다.
도 5는 메모리(160)를 형성하는 방법은 물론, 보다 실제적인 메모리의 구조의 상세도이다. 하지만, 메모리(160)는 본 발명에 따라 메모리를 형성하는 여러 가능한 방식 중 하나의 일례일 따름이다. 메모리(160)는 각 레벨에서 16 방향 가지를 갖는 4 레벨 해독을 이용하여 형성된다. 즉, 주소 비트 길이는 16비트이며, 각 레벨은 주소 비트 중 4개를 결정한다. 16개의 주소 비트에서 주소 지정 가능한 메모리의 최소량은 32개의 셀(데이터 비트)을 포함하는 블록(120)으로 도시한 메모리 장치이다. 메모리(160) 구성은 따라서 64K에 32비트를 곱한 크기이다. 본 발명은 32비트 주소 지정 가능한 메모리 장치에 한정되지 않는다. 가장 작은 주소 지정 장치는 32비트 블록(120)보다 작을 수 있으며(예를 들면, 16비트), 32비트 블록(120)보다 클 수 있다(예를 들면, 64비트).
도 5에서, 각 레벨 블록에서 반복되는 서브 블록은 서브 블록과 다른 상세를 나타내도록 확대되었다. 메모리(160)의 서브 블록(G)은 블록(150)으로 확대되었으며, 블록(150)의 서브 블록(E)은 블록(140)으로 확대되었으며, 블록(140)의 서브 블록(A)은 블록(130)으로, 블록(130)의 주소 지정 장치는 행 블록(120)으로, 행 블록(120)의 메모리 셀 중 하나는 셀 블록(110)으로 확대되었다. 메모리(160)의 구성과 동작을 셀 블록(110)으로 시작하여 설명한다.
셀 블록(110)은 행 블록(120)에 의하여 공유되는 워드라인(WL)에 연결된 단자(111)를 갖는 것으로 대략적으로 도시한 단일의 메모리 셀이다. 셀 블록(110)은 블록(130)에서 셀의 열을 따라 연장되는 비트라인 쌍(Bit,) 각각에 연결되는 2개의 추가 단자(113, 115)를 구비한다. 셀 블록(110)은 휘발성 메모리 셀(예를 들면, SRAM 셀, DRAM 셀) 또는 불휘발성 메모리 셀(예를 들면, ROM 셀, EPROM 셀, EEPROM 셀, 플래시 EPROM 셀)에 관계없이 모든 반도체 메모리 셀을 포함할 수 있다. 전술한 메모리 셀 형태(예를 들면, DRAM 및 SRAM에서)의 일부에 공통적으로 사용되는 단자가 특정한 수를 갖는 것으로 도시하였지만, 그와 같이 제한하고자 하는 것은 아니다. 예를 들면, 당업자는 단자(113)와 이에 연결되는 비트라인()을 제거하거나, 플래시 EPROM 메모리 셀을 구현하기 위하여 열 또는 워드라인을 따라 연장되는 소거 라인(erase line, EL) 접속용 단자를 추가하여 셀 블록(110)을 변형할 수 있다. 다른 형태의 메모리 셀 및 구성을 당업자는 구현할 수 있다.
행 블록(120)은 32개의 셀 블록(110)을 구비하며, 블록(130)의 어레이 섹션(133) 중 하나를 형성한다. 블록(130)은 또한 데이터 전송 섹션(131)을 포함한다. 한 실시예에서, 섹션(131)에는 패스 트랜지스터(pass transistor)(도시하지 않음)가 32쌍이 있으며, 한 쌍은 셀의 각 열에 있다. 패스 트랜지스터 각 쌍은 32비트 라인 쌍(Bit,)과 데이터 버스(135) 사이에서 스위치로서 기능한다. 이와는 달리, 패스 트랜지스터 쌍의 게이트는 어레이 섹션(133)과 데이터 버스(135) 사이에서 32비트 이하의 데이터를 전송하도록 그룹핑(grouping)되어 복수의 제어 라인(control line)을 형성한다. 이 경우, 버스(135)는 도 5에 도시한 32비트 이하의 폭을 가질 수 있다. 도 5에서, 비트라인은 수직 방향을 따라 연장되며, 워드라인과 패스 트랜지스터 제어 라인은 수평 방향을 따라 연장된다.
다른 실시예에서, 섹션(131)은 비트라인 쌍(Bit,)에 연결되어 데이터 버스(135)의 32개 데이터 라인 중 하나에 공급하도록 각각이 연결되는 32개의 감지 증폭기를 포함한다. 이 실시예에서, 비트라인을 미리 선택하지는 않는다. 다른 실시예에서, 섹션(131)은 감지 증폭기와 결합되어 열 선택 및 감지를 수행하는 열 다중화기(column multiplexer)를 포함한다. 이 실시예에서, 선택된 행의 32개 셀 이하를 메모리 접근 동작시 선택할 수 있다. 예를 들면, 데이터 버스(135)의 비트 길이가 16비트인 경우, 32개의 패스 트랜지스터 쌍은 라인쌍(Bit,) 중 16개를 16개의 감지 증폭기에 선택적으로 연결시킨다. 따라서, 32개의 패스 트랜지스터 쌍은 선택된 행을 따라 데이터 비트의 절반만이 16개의 감지 증폭기로 전송되도록 2대1 선택을 수행한다. 데이터의 원하는 비트 길이, 메모리 밀도, 성능 표준 및 다른 요인에 따라, 당업자는 다른 열 다중화와 감지 구성을 구현할 수 있다.
다음 레벨에서, 블록(140)은 16개의 서브 블록을 포함한다. 한 실시예에서, 16개 서브 블록 각각은 블록(130)과 유사한 구성을 갖는다. 각각이 8개 블록의 2개 열로 배치되고, 접속 라우팅 채널(143)은 2개의 서브 블록 열 사이에 형성된다. "A"라고 붙인 서브 블록은 전술한 블록(130)에 해당한다. 서브 블록(B)은 서브 블록(A)의 거울 대칭(수직축에 대하여)이고, 서브 블록(C, D)은 각각 서브 블록(A,B)의 거울 대칭이다. 서브 블록(A, B, C, D)은 서로 거울 대칭일 필요는 없으며 유사한 방향일 수 있다. 하지만, 이들을 거울 대칭 구성으로 위치시킴으로써, 감지 증폭기와 같은 일부 회로는 각각에 복제라기보다는 인접한 2개의 서브 블록에 의하여 공유될 수 있어 크기와 전력 소비를 줄일 수 있다.
라우팅 채널(143)은 주소 신호, 해독된 주소 신호 및 제어 신호를 전송하는 국지 버스(141)와 충분한 수의 주소 비트를 결정하여 16개의 서브 블록 중 하나 이상을 선택하는 해독 회로 블록(142)을 포함한다. 해독 회로 블록(142)의 물리적 위치 및 크기는 도 5에 도시한 것에 한정되지 않는다. 배치, 성능 및 다른 고려에 따라, 해독 회로 블록(142)은 라우팅 채널(143) 전체에 산재할 수 있다. 16개 서브 블록의 열 다중화기와 워드라인에 연결되는 제어 라인은 블록(140)의 중앙, 즉 라우팅 채널 영역(143)으로부터 구동된다. 32비트 데이터 버스(145)는 서브 블록의 우측 열을 넘어서 연장되고 하나 이상의 선택된 서브 블록 내의 하나 이상의 선택된 비트라인에 전기적으로 연결된다. 다른 3비트 데이터 버스(146)는 서브 블록의 좌측 열을 넘어서 연장되며 하나 이상의 선택된 서브 블록 내의 하나 이상의 선택된 비트라인에 전기적으로 연결된다.
블록(140)을 배치하는 것은 사용되는 셀 기술, 소정 메모리 구성, 설계 목표 및 다른 요인에 따라 복수의 금속층(metal layer)을 필요로 한다. 다음은 종래의 다중층(multi-layer) 처리에 의하여 제공되는 상이한 금속층(예를 들면, 알루미늄 또는 구리)을 어떻게 블록(140)으로 구현하는가 하는 일례일 뿐이며, 본 발명을 제한하고자 하는 것이 아니다. 이 예에서, 4개의 금속층을 이용한다. 이용되는 셀기술의 조건에 따라, 제1 금속층은 각 메모리 셀에 이용되어 필요로 하는 전기 접속을 할 수 있다. 제2 금속층은 각 서브 블록과 수직으로 교차하여 연장되는 비트라인을 형성하는데 사용될 수 있다. 제3 금속층은 워드라인을 스트래핑(strapping)하는데 사용되는데, 즉 워드라인 드라이버로부터 가장 먼 각각의 워드라인의 적어도 끝에 전기적 접촉을 형성한다. 제4 금속층은 대응하는 서브 블록의 열 위로 연장되는 데이터 버스(145, 146)를 형성하는데 사용된다.
선택적인 제5 금속층은 서브 블록의 2개 열의 일부 위로 접속 버스(141)가 확장되도록 하는데 사용된다. 이는 라우팅 채널(143)의 폭을 줄이는데 도움을 주며 결과적으로 다이 크기를 줄인다. 이러한 기술[오버 더 셀 라우팅(over-the-cell-routing)]은 상위 레벨 블록(150, 160)의 하나 이상에 사용되어 추가적인 금속층 없이 대응하는 라우팅 채널의 폭을 줄일 수 있다.
블록의 동작을 다음에 설명한다. 블록(140) 내의 하나 이상의 서브 블록은 각 서브 블록의 열 다중화기를 구동시키는 해독된 제어 라인을 통하여 선택된다. 선택된 하나 이상의 서브 블록 내에서, 16개 행 중 하나는 행 해독기(도시하지 않음)가 생성하는 행 선택 해독 신호를 통하여 선택된다. 하나 이상의 선택된 서브 블록 각각에서 선택된 행을 따라 32개의 셀은 대응하는 데이터 버스(145, 146)에 연결된다. 행 해독기 및 해독된 제어 라인을 형성하는 해독 회로는 라우팅 채널(143)이나 상위 레벨 블록(150)에 위치할 수 있다.
행 해독과 제어 라인 해독 사이의 여러 해독 결합은 블록(140)으로부터 원하는 수의 데이터 비트 수를 선택할 때 가능하다. 예를 들면, 블록(140)이 64비트의데이터를 제공하고자 하는 경우, 서브 블록 각각에서 한 개의 행을 선택하는 행 해독은 16개의 서브 블록 중 2개(서브 블록의 각 열에서 하나)를 선택하는 제어 라인 해독과 결합될 수 있다. 이와는 달리, 블록(140)에 의하여 제공되는 64비트 중에서, 주소 신호를 적절하게 해독함으로써 블록(150)에서 더 적은 데이터 비트(예를 들면, 32비트)를 선택할 수 있다.
다음은 원하는 메모리 구성을 얻기 위하여 블록(140)을 어떻게 구성하는 가에 관한 일례이다. 이러한 구성을 구현하기 위한 워드라인과 제어라인 해독 회로는 전술한 설명으로부터 당업자에게 자명하며 여기서는 설명하지 않는다.
일례에서, 메모리(160)는 64비트 입출력 버스를 구비하며, 블록(140)은 데이터 버스(145, 147) 상에 64비트 데이터를 제공하도록 8 방향 해독이 적절할 수 있다. 32비트 메모리 입출력 버스의 경우, 8 방향 해독을 구현할 수 있으나, 버스(145, 147) 상의 64비트 데이터 중 32비트를 선택하기 위하여 추가 해독[예를 들면, 상위 레벨 블록(150)에서 수행되는]이 필요하다. 이와는 달리, 32비트 메모리 입출력 버스의 경우, 2개의 데이터 버스(145, 147) 내의 대응하는 데이터 라인은 서로 연결되어 단일의 32비트 데이터 버스를 형성하고 16 방향 해독을 구현하여 16개의 서브 블록 중 오직 하나를 블록(140)에서 선택할 수 있다. 32비트 이하의 메모리 입출력 버스의 경우, 각각의 서브 블록의 열 다중화기를 구동시키는 제어 라인의 해독을 구현하여 입출력 버스의 비트 폭에 맞추어 32개 셀보다 적게 선택할 수 있다. 이와는 달리, 서브 블록을 재구성하여 각 행이 입출력 버스의 비트 폭에 맞추어 32개 셀 이하를 포함할 수 있다. 각각의 데이터 버스(145, 147)를 통하여16비트 데이터를 전송하는 실시예에서, 선택된 서브 블록(예를 들면, 서브 블록 A) 내의 선택된 행의 다른 모든 셀을 선택할 수 있다. 행 내의 다른 모든 셀의 그러한 선택은 인접한 셀과 비트라인 사이의 커플링 효과(coupling effect)와 크로스 토크(cross-talk)을 최소화한다.
한 실시예에서, 2개의 수직으로 인접한 모든 서브 블록은 감지 증폭기의 행을 공유한다. 이를 도 6에서 보다 명확하게 설명하며, 블록(140)의 일부를 보다 상세하게 나타내었다. 서브 블록(A, C)은 감지 증폭기의 행을 공유하며, 각 감지 증폭기는 열 다중화기(148)를 통하여 서브 블록(A)의 비트라인 쌍(Bit,)에 연결 가능하며, 열 다중화기(149)를 통하여 서브 블록(C)의 비트라인 쌍(Bit,)에 연결 가능하다. 각 감지 증폭기의 출력은 데이터 버스(146)의 데이터 라인 중 하나에 연결된다. 판독 동작시, 열 다중화기(148, 149)는 서브 블록(A, C) 중 하나에 있는 비트라인을 섹션(147) 내의 감지 증폭기의 입력에 선택적으로 연결시킨다.
다른 실시예에서, 도 5의 블록(140)은 서브 블록(A, B)만을 포함하여 전체 블록(140)이 데이터 전송 블록(131)의 하나의 행만을 가지도록 한다. 이는 데이터 전송 블록의 복수개의 열을 제거함으로써 다이 크기를 개선시킨다. 이러한 16개의 서브 블록은 2개의 행을 따라 위치하여 접속 라우팅 채널(153)이 2개 행 사이에 형성되도록 한다. 상부 행(예를 들면, 서브 블록 F)에 있는 서브 블록 각각은 하부 행(예를 들면, 서브 블록 E)에 있는 서브 블록에 대응하는 거울 대칭이다. 국지 버스(151)는 수평 방향으로 라우팅 채널(153)을 통하여 연장되는 것으로 도시되어있다. 국지 버스(151)는 주소 신호, 해독된 주소 신호 및 데이터 신호를 전송하는 접속 라인을 포함한다. 라우팅 채널(153)은 또한 충분한 수의 주소 비트를 결정하여 16개의 서브 블록 중 하나 이상을 선택하는 해독 회로(도시하지 않음)를 또한 포함한다. 따라서, 국지 버스(151)는 서브 블록의 각각에 있는 국지 버스(141)가 전송하는 주소 비트의 수퍼 세트를 전송한다. 또한, 국지 버스(151)는 도시한 바와 같이 국지 버스(141)와 직교하여 연장된다.
감지 증폭기가 블록(140) 내에 수직으로 인접한 2개의 서브 블록에 의하여 공유되는 실시예(예를 들면, 도 6과 같이)에서, 블록(150) 내 16개 서브 블록 각각의 데이터 버스(145, 146)에 있는 대응하는 데이터 라인은 서로 연결되어, 라우팅 채널(153)을 통하여 연장되는 64비트 폭의 데이터 버스를 형성한다. 이 실시예에서, 판독 동작시, 데이터 버스(145, 146)의 16개 세트 중 하나만이 구동되고(예를들면, 대응하는 감지 증폭기 또는 다른 구동 회로에 의하여), 반면 다른 데이터 버스의 15개 세트는 구동되지 않는 상태로 남아 있다(예를 들면, 대응하는 데이터 버스를 구동하는 감지 증폭기 또는 다른 회로는 3상태로 남아 있다). 하나 이상의 주소 비트는 원하는 메모리 데이터 입출력 비트 길이에 따라 64비트 폭 데이터 버스를 32비트, 16비트 또는 그 이하로 해독하는데 사용될 수 있다. 64비트 폭 데이터 버스를 해독하는 해독 회로는 라우팅 채널(153) 내에 부분적 또는 전체적으로, 또는 상위 레벨 블록(160)의 라우팅 채널(163)에 위치할 수 있다.
블록(140)에 감지 증폭기를 사용하지 않는 한 실시예에서, 한 세트의 감지 증폭기(도시하지 않음)를 연결하여 각 서브 블록의 데이터 버스(145, 146)를 통하여 셀 데이터를 수신하고 라우팅 채널(153)에 위치시킨다. 각각의 감지 증폭기는 비트라인(Bit,) 상의 신호에 대응하는 한 쌍의 신호를 수신하고, 증폭된 데이터 신호를 공급한다. 감지 증폭기 또는 그 출력은 메모리 구성 및 설계 목적에 따라 다양한 방법으로 해독될 수 있다. 한 세트의 데이터 인 버퍼 회로(data-in buffer circuit)는 프로그래밍 데이터를 메모리 셀로의 전송을 수용하는 감지 증폭기와 유사하게 라우팅 채널(153)에 포함될 수 있다.
참조 부호 G를 붙인 블록(150)은 다음 상위 레벨 블록(전체 메모리)(160)을 형성하는데 서브 블록으로 사용된다. 16개의 서브 블록은 2개의 열을 따라 위치하여 접속 라우팅 채널이 그 사이에 형성되게 한다. 국지 버스(161)는 수직 방향을 따라 라우팅 채널(163)을 통하여 연장되는 것으로 도시되어 있다. 좌측 열의 서브 블록 각각(예를 들면, 서브 블록 H)은 우측 열의 서브 블록(예를 들면, 서브 블록 G)에 대응하는 거울 대칭이다. 국지 버스(161)는 주소 신호, 해독된 주소 신호 및 데이터 신호를 전송하는 접속 라인을 포함한다. 접속 채널(163)은 충분한 수의 주소 비트를 결정하여 16개 서브 블록 중 하나 이상을 결정하는 해독 회로(도시하지 않음)를 또한 포함한다. 따라서, 국지 버스(161)는 서브 블록 내의 각 국지 버스(151)가 전송하는 주소 비트의 수퍼 세트를 전송한다. 또한, 국지 버스(161)는 도시한 바와 같이 국지 버스(151)와 직교하여 연장된다.
대응하는 서브 블록으로부터의 블록(150, 160)을 형성하는 것은 도 4에 도시한 상이한 레벨 블록을 형성하는 것과 유사함을 알 수 있다.
블록(160, 150, 140)의 각각이 16개의 서브 블록을 갖는 것으로 도시하였지만, 각 블록 레벨에서의 주소 해독은 상이할 수 있음을 유의하여야 한다. 예를 들면, 블록 레벨(140)에서는 8 방향 주소 해독을 수행하는 것이 유리하지만 블록 레벨(150)에서는 16 방향 주소 해독을 수행하는 것이 유리하다. 또한, 상이한 블록 레벨은 상이한 수의 서브 블록을 포함하여 상이한 주소 해독을 할 수 있다. 더욱이, 세 종류의 신호, 즉 주소 신호, 데이터 인(data-in) 신호 및 데이터 아웃(data-out) 신호는 서로에 무관하게 해독될 수 있다. 예를 들면, 주소 신호의 16 방향 해독은 최하위 레벨 블록의 하나 이상의 서브 블록을 선택할 때 각 블록 레벨에서 구현될 수 있고, 8 방향 및 16 방향 해독의 결합은 최하위 레벨 블록의 하나 이상의 선택된 서브 블록에서 블록 레벨(160)로 데이터 아웃 신호의 방향을 전환할 때 각 블록 레벨에서 구현될 수 있으며, 다른 8 방향 및 16 방향 해독의 결합은 최하위 블록 레벨의 하나 이상의 선택된 서브 블록으로 데이터 인 신호의 방향을 전환할 때 각 레벨 블록에서 구현될 수 있다.
주소, 데이터 및 제어 패드는 메모리(160) 주변에 배치되고 라우팅 채널(163)의 상부 또는 하부를 통하여 버스(161) 내의 대응하는 접속 라인에 연결될 수 있다. 독립형 메모리 장치는 이렇게 구성된다. 이와는 달리, 메모리(160)는 더 큰 시스템에 내장되어 라우팅 채널(163)을 통하여 그 시스템 내의 다른 블록과 통신하도록 서로 연결될 수 있다.
본 발명의 세분화된 어레이 구성으로 인하여, 모든 메모리 셀 어레이 블록[예를 들면, 도 5의 블록(130)] 내의 비트라인과 워드라인은 종래의 방법을 사용할 때보다 훨씬 짧은 거리가 됨을 주지하여야 한다. 이는 종래의 고속 메모리 장치보다 더 빠른 판독 및 기록 접근 시간을 달성할 수 있도록 한다. 또한, 임의의 메모리 접근 시에 블록(130)에 유사한 오직 하나(또는 기껏해야)의 메모리 셀 어레이 블록을 활성화시키므로, 실질적인 전력 절감을 이룰 수 있다. 또한, 각 블록(130)의 실질적으로 작은 크기 때문에, 속도에 구애를 받지 않고 판독 또는 기록 경로에 실질적으로 작은 드라이버를 사용할 수 있어서 전체적인 전력 소비를 줄일 수 있다.
본 발명의 메모리 구성에 대한 중요한 특징은, 예를 들면 도 5에서, 최상위 레벨 블록(160)의 모든 셀 어레이 블록(130)은 라우팅 채널(163)의 중심에서 물리적으로 거의 동일한 거리(라우팅의 관점에서)에 있다는 것이다. 이는 선택된 셀 어레이 블록의 위치에 무관하게 실질적으로 접근 시간을 가져온다. 이는 임의의 밀도 메모리에 대하여 그러하다,
본 발명의 다른 실시예에서, 메모리(160)는 동일한 선택된 서브 블록(140)으로부터 하나 이상의 서브 블록(130)을 선택할 때보다는 메모리 접근시, 하나 이상의 서브 블록(130)을 2개 이상의 선택된 서브 블록(140)으로부터 선택하도록 이루어진다. 블록(160) 내의 16개 서브 블록(160)이 4부분(즉, 우측 상부, 우측 하부, 좌측 상부, 좌측 하부)으로 분할되는 실시예에서, 하나의 서브 블록(130)은 블록(160)의 4부분 중 하나에서 선택되도록 주소 해독이 각 블록 레벨에서 구현된다. 따라서, 메모리 동작시, 동일한 서브 블록(130)으로부터 모든 데이터 비트를 검색하거나 거기로 전송하는 대신에, 데이터 비트 중 4분의 1을 4개 서브 블록(130)으로부터 검색하거나 전송한다. 이러한 구현은 데이터 경로를 짧게 하고단순한 배치를 유도하여 더 빠른 메모리 접근 시간을 낳는다. 이러한 구현은 큰 입출력 데이터 비트 길이(예를 들어 256비트)가 필요한 메모리에 응용할 경우에 특히 유리하다.
도 5에서, 각 레벨에서 특정 해독 배열(예를 들면, 16 방향 해독)로 인하여 라우팅 채널의 길이는 상위 레벨 블록에서 하위 레벨 블록까지 감소한다. 예를 들면, 블록(160) 내의 라우팅 채널(163)의 길이는 블록(150)의 라우팅 채널(153)의 길이보다 명백하게 길다. 이는 상위 레벨 블록의 경우이지만, 그 반대의 경우일 수 있다. 예를 들면, 한 실시예에서, 서브 블록(E, F)만으로 이루어지도록 블록(150)을 형성하는 것이 바람직한 반면, 블록(140)은 동일하게 남아있다. 이러한 구성은 하위 레벨 블록(140)의 라우팅 채널(143)이 상위 레벨 블록(150)의 라우팅 채널(153)보다 긴 결과를 가져온다.
기본 메모리 셀 어레이 블록(예를 들면, 서브 블록 A)의 크기가 작고 그러한 서브 블록을 그룹화하기 때문에, 매우 효율적인 중복성 방식을 구현할 수 있다. 첫 번째 접근에서, 중복성은 소정 블록에서 하나 이상의 중복되는 서브 블록을 단순히 포함함으로써 하나 이상의 서브 블록에서 구현될 수 있다. 중복 서브 블록은 블록 레벨의 다른 서브 블록과 같을 수 있다. 서브 블록 내의 하나 이상의 결함 서브 블록을 인식하자마자, 결함 셀을 갖는 서브 블록을 대체하는데 중복 서브 블록을 사용할 수 있다. 이와는 달리, 중복 서브 블록의 행 및/또는 열을 해독하여 결함 셀을 갖는 대응하는 하나 이상의 행 및/또는 열을 대체하는 중복 서브 블록으로부터 하나 이상의 열 및/또는 행을 선택하도록 한다.
두 번째, 중복되는 셀의 행 및/또는 열은 블록(140) 내의 서브 블록(A)과 같은 서브 블록 중 하나에 포함되어 블록(140) 내의 결함 셀은 중복되는 행 및/또는 열로 부분적으로 대체될 수 있다. 이와는 달리, 셀의 중복 행 및/또는 열은 블록(140)의 각 서브 블록에 포함되어 서브 블록 내의 결함 행 및/또는 열은 동일한 서브 블록으로부터의 중복 행 및/또는 열로 대체될 수 있다.
제1 중복성 접근은 제2 접근보다는 다이 크기 페널티(size penalty)가 적으나 결함 셀의 대체 시 잠재적으로 소비되는 중복 셀의 수의 관점에서 제2 접근보다 덜 효율적이다. 다른 접근에서, 종래의 메모리에 비하여 중복 셀을 훨씬 적게 사용할 수 있다. 중복성을 구현하는데 필요한 회로는 상이한 블록 레벨을 전체를 통하여 라우팅 채널에 위치할 수 있다.
다른 실시예에서, 중복성은 상위 레벨 블록, 예를 들면 블록(160)에서 구현될 수 있다. 일부 종류의 블록(130, 140)(도 5)은 중복 블록으로 사용되어 대응하는 라우팅 채널(예를 들어, 163) 내 또는 대응하는 블록의 경계에서 상위 레벨(예를 들어, 160)에 위치할 수 있다. 그러한 중복 블록은 이에 기록하거나 판독하도록 하기 위하여 결함 블록의 주소를 저장하는 주소 정합 레지스터(address matching register)와 같은 추가 논리 회로를 필요로 할 수 있다. 이러한 기법은 제1 및 제2 중복성 접근에서 설명한 바와 같이 중복 블록의 중첩과 관련된 다이 크기 페널티를 제거하는데 유리하다. 또한, 중복되는 메모리 블록(예를 들어, 130)의 크기가 작으므로, 대량(예를 들어, 16, 32, 또는 그 이상)의 중복 블록을 사용하여 적은 면적의 다이를 사용하면서 대량의 결함 셀에 대한 중복성을 제공할 수있다. 한 실시예에서, 중복성 블록은 감지 증폭기와 다중화 회로를 포함하여 결함 셀 이외에 결함있는 감지 증폭기와 열 다중화기를 대체한다.
결론적으로, 본 발명에 따른 메모리 구성은 메모리 어레이를 대량의 작은 메모리 어레이로 효율적이고 체계적으로 분할한다. 이로 인하여 워드라인과 비트라인의 길이를 실질적으로 줄여 더 작은 드라이버를 이용하게 한다. 작은 워드라인/비트라인과 작은 드라이버의 결합은 물론 본 발명의 다른 요인들로 인하여 고속 및 저전력을 달성할 수 있다. H 트리와 같은 소정의 트리 구성을 이용하면 모든 기본 레모리 어레이 블록을 근(예를 들면, 메모리의 중심)으로부터 동일한 거리에 위치시킬 수 있다. 따라서, 전체 메모리를 통하여 상대적으로 균일한 주소 접근 시간을 달성한다. 대량의 메모리 어레이 분할로 인하여 더욱 효율적인 중복성 구현이 가능하다. H 트리와 같은 소정의 트리 배열을 이용한 체계적인 메모리 구성은 상대적으로 최소한의 속도 및 전력 저감으로 아주 용이하게 높거나 낮은 밀도로 메모리를 스케일할 수 있도록 한다. 본 발명의 메모리 구성은 메모리의 종류의 무관하며 어떠한 종류의 반도체 메모리를 구현하도록 변형될 수 있다.
전술한 설명은 예시적이며 제한적인 것이 아니다. 예를 들면, 본 발명은 입출력 핀을 갖는 메모리 구성에 한정되는 것은 아니며, 당업자에게 널리 알려진 바와 같이 별개의 데이터 인 및 데이터 아웃 핀과 대응하는 회로를 갖도록 변형될 수 있다. 따라서, 본 발명의 범위는 전술한 설명을 참조하여 정해지는 것이 아니라 첨부한 청구범위와 그 균등범위를 참조하여 정하여진다.

Claims (62)

  1. 적어도 2개의 서브 어레이 블록(sub-array block)과, 제1 그룹의 국지 접속 라인(local interconnect line)이 뻗어 있는 제1 접속 라우팅 채널(interconnect routing channel)을 구비한 제1 어레이 블록
    을 포함하되,
    상기 2개의 서브 어레이 블록 각각은 적어도 2개의 하위 레벨(lower level) 서브 어레이 블록과, 제2 그룹의 국지 접속 라인이 뻗어 있는 제2 접속 라우팅 채널을 포함하며,
    상기 제1 그룹의 국지 접속 라인은 데이터를 저장하거나 데이터를 검색하는 메모리 위치에 접근하기 위해 입력 정보를 전송하도록 구성되며,
    상기 제2 그룹의 국지 접속 라인은 상기 입력 정보의 서브 세트(subset)를 전송하도록 구성되는
    반도체 메모리.
  2. 제1항에서,
    상기 반도체 메모리는 제1 상위 레벨 어레이 블록을 더 포함하며,
    상기 제1 상위 레벨 어레이 블록은
    적어도 상기 제1 어레이 블록과 실질적으로 유사한 제2 어레이 블록 및 상기 제1 어레이 블록, 그리고
    제3 그룹의 국지 접속 라인이 뻗어 있는 제3 접속 라우팅 채널
    을 포함하되,
    상기 제3 그룹의 국지 접속 라인은 상기 입력 정보의 수퍼 세트(superset)를 전송하도록 구성되는
    반도체 메모리.
  3. 제1항에서,
    상기 제1 그룹의 국지 접속 라인은 상기 제2 그룹의 국지 접속 라인과 직교하여 뻗어 있는 반도체 메모리.
  4. 제1항에서,
    상기 제1 접속 라우팅 채널은 상기 제2 접속 라우팅 채널보다 더 길게 뻗어 있는 반도체 메모리.
  5. 제1항에서,
    상기 적어도 2개의 서브 어레이 블록 중에서 하나를 선택하기에 충분한 주소 비트(address bit)를 결정하도록(resolve) 구성되는 제1 해독 회로(decoding circuit), 그리고
    상기 적어도 2개의 서브 어레이 블록 중 선택된 하나에 있는 상기 적어도 2개의 하위 레벨 서브 어레이 블록 중 하나를 선택하기에 충분한 주소 비트의 나머지 서브 세트를 결정하도록 구성되는 제2 해독 회로
    를 더 포함하며,
    상기 적어도 2개의 하위 레벨 서브 어레이 블록 중 선택된 블록은 상기 주소 비트에 대응하는 메모리 위치를 포함하는
    반도체 메모리.
  6. 제5항에서,
    상기 제1 그룹의 국지 접속 라인은 적어도 상기 주소 비트를 전송하도록 구성되며, 상기 제2 그룹의 국지 접속 라인은 상기 주소 비트의 적어도 나머지 서브 세트 그리고 상기 제1 해독 회로가 공급하는 하나 이상의 해독 신호를 전송하도록 구성되는 반도체 메모리.
  7. 제5항에서,
    상기 제1 접속 라우팅 채널은 상기 제1 해독 회로를 포함하며,
    상기 2개의 서브 어레이 블록 각각에 있는 상기 제2 접속 라우팅 채널은 상기 대응하는 제2 해독 회로를 포함하는
    반도체 메모리.
  8. 제5항에서,
    상기 제1 접속 라우팅 채널은 상기 제1 해독 회로, 그리고 상기 2개의 서브어레이 블록 각각에 대한 상기 제2 해독 회로의 일부 또는 전부를 포함하는 반도체 메모리.
  9. 제1항에서,
    상기 제1 접속 라우팅 채널은 상기 2개의 서브 어레이 블록 사이에 위치하며,
    상기 2개의 서브 어레이 블록 각각에 있는 상기 제2 접속 라우팅 채널은 상기 대응하는 2개의 하위 레벨 서브 어레이 블록 사이에 위치하는
    반도체 메모리.
  10. 제9항에서,
    상기 제1 그룹의 국지 접속 라인은 상기 제1 그룹의 국지 접속 라인 내의 복수의 접속 라인이 상기 2개의 서브 어레이 블록 각각의 일부에 걸쳐 라우팅되도록(routed) 하는 금속층(metal layer)으로부터 나오는 반도체 메모리.
  11. 제9항에서,
    상기 제2 그룹의 국지 접속 라인은 상기 제2 그룹의 국지 접속 라인 내의 복수의 접속 라인이 상기 2개의 하위 레벨 서브 어레이 블록 각각의 일부에 걸쳐 라우팅되도록 하는 금속층으로부터 나오는 반도체 메모리.
  12. 제1항에서,
    상기 하위 레벨 서브 어레이 블록 각각은 복수의 메모리 셀 어레이 블록을 포함하며, 상기 메모리 셀 어레이 블록 각각은 미리 정해진 수의 행과 열을 따라 배치된 복수의 메모리 셀을 구비하고,
    제1 및 제2 인접 메모리 셀 어레이 블록은 자신 중 하나 또는 둘 다에 있는 복수의 메모리 셀 중 선택된 셀 내외로 데이터를 선택적으로 전송하도록 구성되는 데이터 전송 블록(data transfer block)에 연결되는
    반도체 메모리.
  13. 제12항에서,
    상기 하위 레벨 서브 어레이 블록 각각은 대응하는 메모리 셀 어레이 블록에 걸쳐 뻗어 있는 복수의 데이터 라인을 추가로 포함하며, 상기 데이터 라인은 상기 데이터 전송 블록을 통하여 상기 데이터 라인과 제1 및 제2 메모리 셀 어레이 블록 중 하나 또는 양쪽 모두 사이에 메모리 접근 동작시 데이터가 전송되도록 데이터 전송 블록에 연결되는 반도체 메모리.
  14. 제13항에서,
    상기 데이터 전송 블록은
    복수의 감지 증폭기(sense amplifier), 그리고
    상기 제1 및 제2 인접 메모리 셀 어레이 블록 중 하나 또는 둘 다에 있는 복수의 메모리 셀 중 선택된 셀로부터의 데이터를 상기 복수의 감지 증폭기로 선택적으로 전송하도록 구성되는 열 다중화기(column multiplexer)
    를 포함하며,
    상기 복수의 감지 증폭기는 상기 열 다중화기와 상기 데이터 라인 사이에 연결되는
    반도체 메모리.
  15. 제12항에서,
    상기 하위 레벨 서브 어레이 블록 각각에서 모든 인접한 2개의 메모리 셀 어레이 블록은 거울 대칭 형태(mirror image fashion)로 구성되는 반도체 메모리.
  16. 제12항에서,
    상기 하위 레벨 서브 어레이 블록 각각은 적어도 하나의 중복 메모리 셀 어레이 블록(redundant memory cell array block)을 포함하는 반도체 메모리.
  17. 제16항에서,
    상기 적어도 하나의 중복 메모리 셀 어레이 블록은 하나 이상의 결함 셀(defective cell)을 갖는 하위 레벨 어레이 블록의 메모리 셀 어레이 블록이 상기 대응하는 중복 메모리 셀 어레이 블록으로 대체되도록 구성되는 반도체 메모리.
  18. 제16항에서,
    상기 적어도 하나의 중복 메모리 셀 어레이 블록은 하위 레벨 서브 어레이 블록의 메모리 셀 어레이 블록에 있는 결함 행 또는 결함 열이 상기 대응하는 중복 셀 어레이 블록으로 대체되도록 구성되는 반도체 메모리.
  19. 제12항에서,
    상기 하위 레벨 서브 어레이 블록 각각의 적어도 하나의 메모리 셀 어레이 블록은 하나 이상의 중복 행 및/또는 열의 셀을 포함하는 반도체 메모리.
  20. 제19항에서,
    상기 적어도 하나의 상기 메모리 셀 어레이 블록에 있는 상기 하나 이상의 중복 행 및/또는 열의 셀은 하위 레벨 서브 어레이 블록의 상기 메모리 셀 어레이 블록 어느 하나에서 셀의 결함 행 또는 결함 열이 상기 대응하는 적어도 하나의 메모리 셀 어레이 블록의 중복 행 또는 중복 열로 대체되도록 구성되는 반도체 메모리.
  21. 제12항에서,
    상기 하위 레벨 서브 어레이 각각에 있는 상기 메모리 셀 어레이 블록 각각은 하나 이상의 중복 행 및/또는 열의 셀을 포함하고,
    상기 메모리 셀 어레이 블록 각각에 있는 상기 하나 이상의 중복 행 및/또는열의 셀은 하위 레벨 서브 어레이 블록의 제1 메모리 셀 어레이 블록에 있는 결함 셀 또는 결함 행이 상기 제1 메모리 셀 어레이 블록의 중복 행 또는 중복 열로 대체되도록 구성되는 반도체 메모리.
  22. 제12항에서,
    상기 제1 접속 라우팅 채널 또는 상기 제2 접속 라우팅 채널 각각은 적어도 하나의 중복 메모리 셀의 블록을 포함하고,
    상기 중복 메모리 셀의 블록 각각은 상기 복수의 메모리 셀 어레이 블록에 있는 하나 이상의 결함 메모리 셀이 상기 적어도 하나의 중목 메모리 셀의 블록에 있는 하나 이상의 메모리 셀로 대체될 수 있는
    반도체 메모리.
  23. 제1항에서,
    상기 하위 레벨 서브 어레이 블록 각각은 미리 정해진 수의 행과 열을 따라 배치되는 복수의 메모리 셀을 포함하고,
    상기 각 행을 따라 배치되는 셀 각각은 상기 대응하는 셀의 행을 따라 뻗어 있는 워드라인(wordline)을 형성하도록 함께 연결되는 하나 이상의 단자(terminal)를 포함하며,
    상기 각 열을 따라 배치되는 셀 각각은 상기 대응하는 셀의 열을 따라 뻗어 있는 비트라인(bitline)을 형성하도록 함께 연결되는 하나 이상의 다른 단자를 포함하는
    반도체 메모리.
  24. 제23항에서,
    상기 하위 레벨 서브 어레이 각각은 상기 복수의 메모리 셀 중 선택된 하나와 복수의 데이터 라인 사이에 데이터를 선택적으로 전송하도록 구성되는 데이터 전송 블록을 더 포함하는 반도체 메모리.
  25. 제24항에서,
    상기 데이터 전송 블록 각각은 상기 대응하는 하위 레벨 서브 블록에 있는 상기 복수의 메모리 셀과 상기 복수의 데이터 라인 사이에 연결되어 상기 복수의 메모리 셀 중 상기 선택된 셀로부터 수신한 신호를 증폭하고 상기 증폭된 신호를 상기 데이터 라인에 공급하는 복수의 감지 증폭기를 포함하는 반도체 메모리.
  26. 제25항에서,
    상기 데이터 전송 블록 각각은 상기 대응하는 하위 레벨 서브 블록에 있는 복수의 셀의 열을 상기 대응하는 복수의 감지 증폭기에 선택적으로 연결시키도록 구성되는 열 다중화기를 더 포함하는 반도체 메모리.
  27. 제23항에서,
    상기 복수의 메모리 셀은 휘발성(volatile) 또는 불휘발성(non-volatile) 메모리 셀인 반도체 메모리.
  28. 제1항에서,
    상기 적어도 2개의 서브 어레이 블록은 서로 실질적으로 유사하며, 상기 적어도 2개의 하위 레벨 서브 어레이 블록은 서로 실질적으로 유사한 반도체 메모리.
  29. 제1항에서,
    상기 입력 정보는 상기 반도체 메모리 내의 메모리 위치에 접근하기 위한 주소 비트 정보를 포함하는 반도체 메모리.
  30. 제1항에서,
    상기 하위 레벨 서브 어레이 블록은 상기 제2 그룹의 국지 접속 라인과 평행하게 뻗어 있는 제1 면과 상기 제1 그룹의 국지 접속 라인과 평행하게 뻗어 있는 제2 면을 포함하며,
    상기 하위 레벨 서브 어레이 블록 각각은 상기 제1 면을 따라 해독된 주소 신호를 수신하고, 상기 제2 면을 따라 데이터를 수신하거나 전송하도록 결합되는
    반도체 메모리.
  31. 제1항에서,
    상기 2개의 서브 어레이 블록은 거울 대칭 형태로 형성되며,
    상기 서브 어레이 블록 각각의 상기 2개의 하위 레벨 서브 어레이 블록은 거울 대칭 형태로 형성되는
    반도체 메모리.
  32. 제1항에서,
    메모리 접근시, 상기 적어도 2개의 서브 어레이 블록 중 선택된 블록에 있는 상기 적어도 2개의 하위 레벨 서브 어레이 블록의 선택된 블록은 데이터를 전송하거나 수신하도록 구성되는 반도체 메모리.
  33. 제1항에서,
    상기 제1 및 제2 그룹의 국지 접속 라인은 각각 적어도 주소 신호, 해독된 주소 신호 및 데이터 신호를 전송하도록 구성되는 반도체 메모리.
  34. 제1항에서,
    상기 제1 그룹의 국지 접속 라인은 상기 2개의 서브 어레이 블록 각각에 있는 상기 제2 그룹의 국지 접속 라인보다 많은 수의 접속 라인을 포함하는 반도체 메모리.
  35. 제1항에서,
    상기 제1 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인은 상기 제2 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인보다 넓은 폭을 갖는 반도체 메모리.
  36. 복수의 메모리 셀을 구비한 반도체 메모리로서,
    제1 그룹의 국지 접속 라인이 뻗어 있는 제1 접속 라우팅 채널에 의하여 분리되는 적어도 2개의 제1 하위 레벨(first-lower-level, 1LL) 블록을 갖는 제1 어레이 블록
    을 포함하며,
    상기 적어도 2개의 1LL 블록은 제2 그룹의 국지 접속 라인이 뻗어 있는 제2 접속 라우팅 채널에 의하여 분리되는 적어도 2개의 제2 하위 레벨(2LL) 블록을 포함하고,
    상기 적어도 2개의 2LL 블록은 제3 그룹의 국지 접속 라인이 뻗어 있는 제3 접속 라우팅 채널에 의하여 분리되는 적어도 2개의 제3 하위 레벨(3LL) 블록을 포함하며,
    상기 제1 그룹의 국지 접속 라인은 복수의 메모리 셀 중 하나 이상에 접근하기 위한 입력 정보를 전송하도록 구성되며, 상기 제2 그룹의 국지 접속 라인은 상기 입력 정보의 서브세트(S1)를 전송하도록 이루어지고, 상기 제3 그룹의 국지 접속 라인은 상기 입력 정보의 서브세트(S1)의 서브세트(S2)를 전송하도록 구성되는
    반도체 메모리.
  37. 제36항에서,
    제1 상위 레벨 어레이 블록
    을 더 포함하며,
    상기 제1 상위 레벨 어레이 블록은
    적어도 상기 제1 어레이 블록 및 상기 제1 어레이 블록과 실질적으로 유사한 제2 어레이 블록,
    상기 제1 및 제2 어레이 블록 사이에 위치한 제4 접속 라우팅 채널, 그리고
    상기 제3 그룹의 국지 접속 라인과 직교하여 상기 제4 접속 라우팅 채널을 통하여 뻗어 있으며, 상기 입력 정보의 수퍼세트를 전송하도록 구성되는 제4 그룹의 국지 접속 라인
    을 포함하는
    반도체 메모리.
  38. 제36항에서,
    상기 제1 접속 라우팅 채널은 상기 제2 접속 라우팅 채널보다 길게 뻗어 있으며, 상기 제2 접속 라우팅 채널은 상기 제3 접속 라우팅 채널보다 길게 뻗어 있는 반도체 메모리.
  39. 제36항에서,
    상기 적어도 2개의 3LL 블록 각각은 복수의 메모리 셀 어레이 블록을 포함하며,
    상기 메모리 셀 어레이 블록 각각은 미리 정해진 수의 행과 열을 따라 배치되는 복수의 메모리 셀을 포함하고,
    상기 적어도 2개의 3LL 블록 각각에서 제1 및 제2 인접 메모리 셀 어레이 블록은 상기 제1 및 제2 인접 복수의 메모리 셀 중 하나 또는 둘 다에 있는 복수의 메모리 셀 중 선택된 셀 내외로 데이터를 선택적으로 전송하도록 구성되는 데이터 전송 블록에 연결되는
    반도체 메모리.
  40. 제39항에서,
    상기 적어도 2개의 3LL 블록 각각은 상기 대응하는 복수의 메모리 셀 어레이 블록에 걸쳐 뻗어 있는 복수의 데이터 라인을 포함하며,
    상기 적어도 2개의 3LL 블록의 상기 복수의 데이터 라인은 대응하는 데이터 전송 블록에 연결되어 메모리 접근 동작시 상기 데이터 라인과 상기 제1 및 제2 메모리 셀 중 하나 또는 양쪽 모두 사이로 상기 데이터 전송 블록을 통하여 데이터가 전송되는
    반도체 메모리.
  41. 제40항에서,
    상기 데이터 전송 블록 각각은
    복수의 감지 증폭기, 그리고
    상기 제1 및 제2 메모리 셀 어레이 블록 중 하나 또는 둘 다에 있는 상기 복수의 메모리 셀 중 선택된 셀로부터의 데이터를 상기 복수의 감지 증폭기로 전송하도록 구성되는 열 다중화기
    를 포함하며,
    상기 복수의 감지 증폭기는 상기 열 다중화기와 상기 데이터 라인 사이에 연결되는
    반도체 메모리.
  42. 제39항에서,
    상기 적어도 2개의 3LL 블록 각각에 있는 인접한 2개의 모든 메모리 셀 어레이 셀 블록은 거울 대칭 형태로 형성되는 반도체 메모리.
  43. 제36항에서,
    상기 적어도 2개의 1LL 블록 중 하나를 선택하기에 충분한 주소 비트를 결정하도록 구성되는 제1 해독 회로,
    상기 적어도 2개의 1LL 블록 중 선택된 하나에 있는 상기 적어도 2개의 2LL 블록 중 하나를 선택하기에 충분한 상기 주소 비트의 나머지 서브 세트(SS1)를 결정하도록 구성되는 제2 해독 회로, 그리고
    상기 적어도 2개의 2LL 블록 중 상기 선택된 하나에 있는 상기 적어도 2개의 3LL 블록 중 하나를 선택하기에 충분한 상기 주소 비트의 서브 세트(SS1)의 나머지 서브 세트(SS2)를 결정하도록 구성되는 제3 해독 회로
    를 더 포함하며,
    상기 적어도 2개의 3LL 블록 중 선택된 하나는 상기 주소 비트에 대응하는 메모리 셀을 포함하는
    반도체 메모리.
  44. 제43항에서,
    상기 제1 그룹의 국지 접속 라인은 적어도 상기 주소 비트를 전송하도록 구성되며,
    상기 제2 그룹의 국지 접속 라인은 적어도 상기 주소 비트의 나머지 서브세트(SS1)와 상기 제1 해독 회로에 의하여 제공되는 해독 신호를 전송하도록 이루어지고,
    상기 제3 그룹의 국지 접속 라인은 적어도 상기 주소 비트의 나머지 서브세트(SS2)와 상기 제2 해독 회로에 의하여 제공되는 해독 신호를 전송하도록 구성되는
    반도체 메모리.
  45. 제36항에서,
    상기 복수의 메모리 셀은 휘발성 또는 불휘발성 메모리 셀인 반도체 메모리.
  46. 제36항에서,
    상기 적어도 2개의 1LL 블록은 실질적으로 서로 유사하고,
    상기 적어도 2개의 2LL 블록은 실질적으로 서로 유사하며,
    상기 적어도 2개의 3LL 블록은 실질적으로 서로 유사한
    반도체 메모리.
  47. 제36항에서,
    상기 적어도 2개의 3LL 블록 각각은 상기 제3 그룹의 국지 접속 라인과 평행하게 뻗어 있는 제1 면과 상기 제2 그룹의 국지 접속 라인과 평행하게 뻗어 있는 제2 면을 포함하고,
    상기 적어도 2개의 3LL 블록 각각은 상기 제1 면을 따라 해독된 주소 신호를 수신하고, 상기 제2 면을 따라 데이터를 수신하거나 전송하도록 결합되는
    반도체 메모리.
  48. 제36항에서,
    메모리 접근시, 상기 적어도 2개의 2LL 블록 중 선택된 하나에 있는 상기 적어도 2개의 3LL 블록의 적어도 하나는 데이터를 전송하거나 수신하는 반도체 메모리.
  49. 제36항에서,
    메모리 접근시, 상기 적어도 2개의 1LL 블록 각각으로부터 상기 적어도 2개의 2LL 블록 중 적어도 하나에 있는 상기 적어도 2개의 3LL 블록의 적어도 하나가 동시에 데이터를 전송하거나 수신하도록 선택되는 반도체 메모리.
  50. 제36항에서,
    상기 제1 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인은 상기 제2 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인보다 넓은 폭을 가지며,
    상기 제2 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인은 상기 제3 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인보다 넓은 폭을 갖는
    반도체 메모리.
  51. 복수의 메모리 셀을 구비하는 반도체 메모리를 형성하는 방법으로서,
    제1 그룹의 국지 접속 라인이 뻗어 있는 제1 접속 라우팅 채널에 의하여 분리되는 적어도 2개의 제1 하위 레벨(1LL) 블록을 갖는 제1 어레이 블록을 형성하는 단계,
    상기 적어도 2개의 1LL 블록 각각에 제2 그룹의 국지 접속 라인이 상?? 제2그룹의 접속 라인과 직교하여 뻗어 있는 제2 접속 라우팅 채널에 의하여 분리되는 적어도 2개의 제2 하위 레벨(2LL) 블록을 형성하는 단계, 그리고
    상기 적어도 2개의 2LL 블록 각각에 제3 그룹의 국지 접속 라인이 뻗어 있는 제3 접속 라우팅 채널에 의하여 분리되는 적어도 2개의 제3 하위 레벨(3LL) 블록을 형성하는 단계
    를 포함하며,
    상기 제1 그룹의 국지 접속 라인은 복수의 메모리 셀 중 하나 이상에 접근하기 위한 입력 정보를 전송하도록 구성되며, 상기 제2 그룹의 국지 접속 라인은 상기 입력 정보의 서브 세트(S1)를 전송하도록 이루어지고, 상기 제3 그룹의 국지 접속 라인은 상기 입력 정보의 서브 세트(S1)의 서브 세트(S2)를 전송하도록 구성되는
    반도체 메모리 형성 방법.
  52. 제51항에서,
    상기 제3 그룹의 국지 접속 라인과 직교하여 상기 제4 접속 라우팅 채널을 통하여 뻗어 있으며, 상기 입력 정보의 수퍼 세트를 전송하도록 구성되는 제4 그룹의 국지 접속 라인에 의하여 분리되어 있는 적어도 상기 제1 어레이 블록 및 상기 제1 어레이 블록과 실질적으로 유사한 제2 어레이 블록을 포함하는 제1 상위 레벨 어레이 블록을 형성하는 단계를 더 포함하는 반도체 메모리 형성 방법.
  53. 제51항에서,
    상기 적어도 2개의 3LL 블록 각각에 미리 정해진 수의 행과 열을 따라 배치되는 복수의 메모리 셀을 포함하는 복수의 메모리 셀 어레이 블록을 형성하는 단계, 그리고
    상기 적어도 2개의 3LL 블록 각각에서 제1 및 제2 인접 메모리 셀 어레이 블록을 상기 제1 및 제2 인접 메모리 셀 중 하나 또는 양쪽 모두에 있는 복수의 메모리 셀 중 선택된 셀 내외로 데이터를 선택적으로 전송하도록 구성되는 데이터 전송 블록에 연결시키는 단계
    를 더 포함하는
    반도체 메모리 형성 방법.
  54. 제53항에서,
    상기 데이터 전송 블록에 복수의 감지 증폭기를 위치시키는 단계, 그리고
    상기 데이터 전송 블록에 상기 제1 및 제2 메모리 셀 어레이 블록 중 하나 또는 양쪽 모두에 있는 상기 복수의 메모리 셀 중 선택된 셀로부터의 데이터를 상기 복수의 감지 증폭기로 전송하도록 구성되는 열 다중화기를 위치시키는 단계
    를 더 포함하며,
    상기 복수의 감지 증폭기는 상기 열 다중화기와 상기 데이터 라인 사이에 연결되는
    반도체 메모리 형성 방법.
  55. 제51항에서,
    상기 제1 접속 라우팅 채널에 상기 적어도 2개의 1LL 블록 중 하나를 선택하기에 충분한 주소 비트를 결정하도록 구성되는 제1 해독 회로를 위치시키는 단계,
    상기 제2 접속 라우팅 채널에 상기 적어도 2개의 1LL 블록 중 선택된 하나에 있는 상기 적어도 2개의 2LL 블록 중 하나를 선택하기에 충분한 상기 주소 비트의 나머지 서브 세트(SS1)를 결정하도록 구성되는 제2 해독 회로를 위치시키는 단계, 그리고
    상기 제3 접속 라우팅 채널에 상기 적어도 2개의 2LL 블록 중 상기 선택된 하나에 있는 상기 적어도 2개의 3LL 블록 중 하나를 선택하기에 충분한 상기 주소 비트의 나머지 서브 세트(SS1)의 나머지 서브 세트(SS2)를 결정하도록 구성되는 제3 해독 회로를 위치시키는 단계
    를 더 포함하며,
    상기 적어도 2개의 3LL 블록 중 선택된 하나는 상기 주소 비트에 대응하는 메모리 셀을 포함하는
    반도체 메모리 형성 방법.
  56. 제51항에서,
    상기 적어도 2개의 1LL 블록은 실질적으로 서로 유사하고,
    상기 적어도 2개의 2LL 블록은 실질적으로 서로 유사하며,
    상기 적어도 2개의 3LL 블록은 실질적으로 서로 유사한
    반도체 메모리 형성 방법.
  57. 제51항에서,
    상기 제1 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인은 상기 제2 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인보다 넓은 폭을 가지며,
    상기 제2 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인은 상기 제3 접속 라우팅 채널을 통하여 뻗어 있는 미리 정해진 수의 접속 라인보다 넓은 폭을 갖는
    반도체 메모리 형성 방법.
  58. 제51항에서,
    상기 제1 접속 라우팅 채널은 상기 제2 접속 라우팅 채널보다 길게 뻗어 있으며, 상기 제2 접속 라우팅 채널은 상기 제3 접속 라우팅 채널보다 길게 뻗어 있는 반도체 메모리 형성 방법.
  59. 제51항에서,
    상기 복수의 메모리 셀은 휘발성 또는 불휘발성 메모리 셀인 반도체 형성 방법.
  60. 미리 정해진 수의 행과 열을 따라 배치되는 복수의 메모리 셀을 각각 갖는 복수의 메모리 셀 어레이 블록을 구비한 제1 어레이 블록을 형성하는 단계,
    제1 그룹의 국지 접속 라인이 뻗어 있는 제1 접속 라우팅 채널에 의하여 분리되는 적어도 상기 제1 어레이 블록 및 제2 어레이 블록을 포함하는 제1 상위 레벨 1(HL1) 블록을 형성하는 단계,
    제2 그룹의 국지 접속 라인이 뻗어 있는 제2 접속 라우팅 채널에 의하여 분리되는 적어도 제1 HL1 블록 및 제2 HL1 블록을 포함하는 제1 상위 레벨 2(HL2) 블록을 형성하는 단계, 그리고
    제3 그룹의 국지 접속 라인이 뻗어 있는 제3 접속 라우팅 채널에 의하여 분리되는 적얻 상기 제1 HL2 블록 및 제2 HL2 블록을 포함하는 제1 상위 레벨 3(HL3) 블록을 형성하는 단계
    를 포함하며,
    상기 제2 HL1 블록은 상기 제1 HL1 블록과 실질적으로 유사하며, 상기 제2 HL2 블록은 상기 제1 HL2 블록과 실질적으로 유사하고,
    상기 제3 그룹의 국지 접속 라인은 상기 복수의 메모리 셀 중 하나 이상에 접근하기 위한 입력 정보를 전송하도록 구성되며, 상기 제2 그룹의 국지 접속 라인은 상기 입력 정보의 서브세트(S1)를 전송하도록 이루어지고, 상기 제1 그룹의 국지 접속 라인은 상기 입력 정보의 서브세트(S1)의 서브세트(S2)를 전송하도록 이루어진
    반도체 메모리 형성 방법.
  61. 제60항에서,
    상기 제3 접속 라우팅 채널은 상기 제2 접속 라우팅 채널보다 길게 뻗어 있으며, 상기 제2 접속 라우팅 채널은 상기 제1 접속 라우팅 채널보다 길게 뻗어 있는 반도체 메모리 형성 방법.
  62. 제60항에서,
    상기 제1 및 제2 HL1 블록 각각에서 제1 및 제2 인접 메모리 셀 어레이 블록은 상기 제1 및 제2 인접 메모리 셀 어레이 블록 중 하나 또는 둘 다에 있는 복수의 메모리 셀 중 선택된 하나의 내외로 데이터를 선택적으로 전송하도록 구성되는 데이터 전송 블록에 연결되는 반도체 메모리 형성 방법.
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WO (1) WO2002003459A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8127071B2 (en) 2007-09-04 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor memory device and block management method of the same

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567290B2 (en) * 2000-07-05 2003-05-20 Mosaic Systems, Inc. High-speed low-power semiconductor memory architecture
US6675319B2 (en) * 2000-12-27 2004-01-06 Han-Ping Chen Memory access and data control
US6804809B1 (en) * 2002-10-30 2004-10-12 Polarfab, Llc System and method for defining a semiconductor device layout
JP2005339674A (ja) * 2004-05-27 2005-12-08 Hitachi Ltd 半導体記憶装置
JP4421957B2 (ja) * 2004-06-29 2010-02-24 日本電気株式会社 ３次元半導体装置
JP4534132B2 (ja) * 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
JP4721776B2 (ja) * 2004-07-13 2011-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7088638B1 (en) 2005-02-09 2006-08-08 International Business Machines Corporation Global and local read control synchronization method and system for a memory array configured with multiple memory subarrays
US8397011B2 (en) * 2007-10-05 2013-03-12 Joseph Ashwood Scalable mass data storage device
US8230176B2 (en) * 2009-06-26 2012-07-24 International Business Machines Corporation Reconfigurable cache
WO2012168954A1 (en) 2011-06-10 2012-12-13 Micron Technology Inc. Apparatus and methods to perform read-while write (rww) operations
US9128289B2 (en) * 2012-12-28 2015-09-08 Pixtronix, Inc. Display apparatus incorporating high-aspect ratio electrical interconnects
CN103885727B (zh) * 2014-04-02 2017-04-19 清华大学 合成孔径雷达实时转置处理方法及系统
KR101905246B1 (ko) * 2014-09-30 2018-10-05 주식회사 엘지화학 리튬 이차전지의 제조방법
US10082541B2 (en) * 2015-06-11 2018-09-25 Altera Corporation Mixed redundancy scheme for inter-die interconnects in a multichip package
US10998291B2 (en) 2018-05-07 2021-05-04 Micron Technology, Inc. Channel routing for memory devices

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1218406A (en) * 1968-07-04 1971-01-06 Ibm An electronic data processing system
US3633175A (en) * 1969-05-15 1972-01-04 Honeywell Inc Defect-tolerant digital memory system
US3753244A (en) * 1971-08-18 1973-08-14 Ibm Yield enhancement redundancy technique
US3781826A (en) * 1971-11-15 1973-12-25 Ibm Monolithic memory utilizing defective storage cells
US3753242A (en) * 1971-12-16 1973-08-14 Honeywell Inf Systems Memory overlay system
US3755791A (en) * 1972-06-01 1973-08-28 Ibm Memory system with temporary or permanent substitution of cells for defective cells
US3803560A (en) * 1973-01-03 1974-04-09 Honeywell Inf Systems Technique for detecting memory failures and to provide for automatically for reconfiguration of the memory modules of a memory system
US3821715A (en) * 1973-01-22 1974-06-28 Intel Corp Memory system for a multi chip digital computer
GB1461245A (en) * 1973-01-28 1977-01-13 Hawker Siddeley Dynamics Ltd Reliability of random access memory systems
JPS58222562A (ja) * 1982-06-19 1983-12-24 Mitsubishi Electric Corp 半導体記憶装置
JP2514365B2 (ja) * 1987-06-16 1996-07-10 三菱電機株式会社 機能ブロックのアドレスデコ−ド装置
DE3881883T2 (de) * 1988-08-30 1993-12-23 Ibm Digitales Filter für einen Sigma-Delta-Dekoder.
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
AU4347189A (en) * 1988-10-05 1990-05-01 Mentor Graphics Corporation Method of using electronically reconfigurable gate array logic and apparatus formed thereby
WO1990007777A1 (en) * 1988-12-24 1990-07-12 Alcatel N.V. Asynchronous timing circuit for a 2-coordinate memory
US5170375A (en) * 1989-04-21 1992-12-08 Siemens Aktiengesellschaft Hierarchically constructed memory having static memory cells
EP0509058A4 (en) * 1990-01-05 1993-11-18 Maspar Computer Corporation Router chip with quad-crossbar and hyperbar personalities
US5208491A (en) * 1992-01-07 1993-05-04 Washington Research Foundation Field programmable gate array
US5452239A (en) * 1993-01-29 1995-09-19 Quickturn Design Systems, Inc. Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system
US5864165A (en) * 1994-11-02 1999-01-26 Lsi Logic Corporation Triangular semiconductor NAND gate
US5973376A (en) * 1994-11-02 1999-10-26 Lsi Logic Corporation Architecture having diamond shaped or parallelogram shaped cells
JP3235390B2 (ja) * 1995-02-03 2001-12-04 株式会社日立製作所 析出強化型オーステナイト鋼単結晶及びその用途
US5594363A (en) * 1995-04-07 1997-01-14 Zycad Corporation Logic cell and routing architecture in a field programmable gate array
US5712579A (en) * 1995-10-16 1998-01-27 Xilinx, Inc. Deskewed clock distribution network with edge clock
US5742181A (en) * 1996-06-04 1998-04-21 Hewlett-Packard Co. FPGA with hierarchical interconnect structure and hyperlinks
US6006024A (en) * 1996-11-01 1999-12-21 Motorola, Inc. Method of routing an integrated circuit
US5984510A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic synthesis of standard cell layouts
US5987086A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic layout standard cell routing
DE19740695C2 (de) 1997-09-16 2002-11-21 Infineon Technologies Ag Datenspeicher mit Mehrebenenhierarchie
US6545505B1 (en) * 1997-09-30 2003-04-08 Cypress Semiconductor Corporation Hybrid routing architecture for high density complex programmable logic devices
US5966027A (en) * 1997-09-30 1999-10-12 Cypress Semiconductor Corp. Symmetric logic block input/output scheme
US6242767B1 (en) * 1997-11-10 2001-06-05 Lightspeed Semiconductor Corp. Asic routing architecture
US6038627A (en) * 1998-03-16 2000-03-14 Actel Corporation SRAM bus architecture and interconnect to an FPGA
US6407576B1 (en) * 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6486702B1 (en) * 1999-07-02 2002-11-26 Altera Corporation Embedded memory blocks for programmable logic
US6294926B1 (en) * 1999-07-16 2001-09-25 Philips Electronics North America Corporation Very fine-grain field programmable gate array architecture and circuitry
US6285212B1 (en) * 2000-03-06 2001-09-04 Actel Corporation Block connector splitting in logic block of a field programmable gate array
US6467074B1 (en) * 2000-03-21 2002-10-15 Ammocore Technology, Inc. Integrated circuit architecture with standard blocks
US6567290B2 (en) * 2000-07-05 2003-05-20 Mosaic Systems, Inc. High-speed low-power semiconductor memory architecture
US6613611B1 (en) * 2000-12-22 2003-09-02 Lightspeed Semiconductor Corporation ASIC routing architecture with variable number of custom masks
US6885043B2 (en) * 2002-01-18 2005-04-26 Lightspeed Semiconductor Corporation ASIC routing architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8127071B2 (en) 2007-09-04 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor memory device and block management method of the same

Also Published As

Publication number Publication date
US7020001B2 (en) 2006-03-28
US20050041513A1 (en) 2005-02-24
AU2001270055A1 (en) 2002-01-14
JP2004503042A (ja) 2004-01-29
WO2002003459A2 (en) 2002-01-10
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