JPH11340440A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11340440A JPH11340440A JP11081412A JP8141299A JPH11340440A JP H11340440 A JPH11340440 A JP H11340440A JP 11081412 A JP11081412 A JP 11081412A JP 8141299 A JP8141299 A JP 8141299A JP H11340440 A JPH11340440 A JP H11340440A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ローカルデータ線と主データ線の間の接続を
行うスペースを設けたＤＲＡＭ等の高度に集積された半
導体メモリ装置を提供する。 【解決手段】 ロウ及びカラムに配列されたメモリセル
を備えたメモリセルアレイと、対応するカラムのメモリ
セルに接続されたビット線ＢＬと、ビット線ＢＬにほぼ
直交して配列され、それぞれ対応するロウのメモリセル
に接続されているワード線ＷＬとを備え、メモリセルア
レイはワード線方向にスペースを介して奇数個のサブア
レイ（セルアレイＮ，Ｎ−１）に分割され、サブアレイ
間のスペースにはビット線及びメモリセルは形成されな
い。
行うスペースを設けたＤＲＡＭ等の高度に集積された半
導体メモリ装置を提供する。 【解決手段】 ロウ及びカラムに配列されたメモリセル
を備えたメモリセルアレイと、対応するカラムのメモリ
セルに接続されたビット線ＢＬと、ビット線ＢＬにほぼ
直交して配列され、それぞれ対応するロウのメモリセル
に接続されているワード線ＷＬとを備え、メモリセルア
レイはワード線方向にスペースを介して奇数個のサブア
レイ（セルアレイＮ，Ｎ−１）に分割され、サブアレイ
間のスペースにはビット線及びメモリセルは形成されな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体メ
モリ装置に関し、特に、ダイナミック・ランダム・アク
セス・メモリ装置（ＤＲＡＭ）のレイアウト構成に関す
る。
モリ装置に関し、特に、ダイナミック・ランダム・アク
セス・メモリ装置（ＤＲＡＭ）のレイアウト構成に関す
る。
【０００２】
【従来の技術】高集積度半導体メモリ装置の需要によ
り、ビット線、ワード線及びセンスアンプ等は一層高密
度なパターンが必要とされている。図１（ａ）（ｂ）
（ｃ）はこれらパターンの進展を示している。図１
（ａ）は、先の世代のＤＲＡＭのアーキテクチャ（例え
ば、２５６Ｋビット乃至４Ｍビット等）を概略的に示し
ており、ビット線ＢＬに接続されたメモリセル（図示さ
れていない）を含むメモリセルアレイ１０を示してい
る。メモリセルアレイ１０のビット線ＢＬはセンスアン
プ１４に接続され、センスアンプ１４は、データを入出
力するための入出力（Ｉ／Ｏ）データ線に（例えばカラ
ムスイッチに与えられたカラム選択信号によって）選択
的に接続される。
り、ビット線、ワード線及びセンスアンプ等は一層高密
度なパターンが必要とされている。図１（ａ）（ｂ）
（ｃ）はこれらパターンの進展を示している。図１
（ａ）は、先の世代のＤＲＡＭのアーキテクチャ（例え
ば、２５６Ｋビット乃至４Ｍビット等）を概略的に示し
ており、ビット線ＢＬに接続されたメモリセル（図示さ
れていない）を含むメモリセルアレイ１０を示してい
る。メモリセルアレイ１０のビット線ＢＬはセンスアン
プ１４に接続され、センスアンプ１４は、データを入出
力するための入出力（Ｉ／Ｏ）データ線に（例えばカラ
ムスイッチに与えられたカラム選択信号によって）選択
的に接続される。
【０００３】図１（ｂ）は、後の世代のＤＲＡＭアーキ
テクチャ（例えば１６Ｍビット等）を概略的に示してお
り、複数のメモリセルアレイ２０を示している。各メモ
リセルアレイ２０は、ビット線ＢＬに接続されたメモリ
セル（図示されていない）を含んでいる。メモリセルア
レイ２０のビット線ＢＬはセンスアンプに接続され、セ
ンスアンプはローカルデータ線（ＬＤＱ）に選択的に接
続される。図面を簡潔化するため、図１（ｂ）にはセン
スアンプを示していない。センスアンプは、カラム選択
信号に応じてカラムスイッチにより選択的にＬＤＱに接
続される。ＬＤＱはスイッチ２２を介して主データ線
（ＭＤＱ）に選択的に接続される。
テクチャ（例えば１６Ｍビット等）を概略的に示してお
り、複数のメモリセルアレイ２０を示している。各メモ
リセルアレイ２０は、ビット線ＢＬに接続されたメモリ
セル（図示されていない）を含んでいる。メモリセルア
レイ２０のビット線ＢＬはセンスアンプに接続され、セ
ンスアンプはローカルデータ線（ＬＤＱ）に選択的に接
続される。図面を簡潔化するため、図１（ｂ）にはセン
スアンプを示していない。センスアンプは、カラム選択
信号に応じてカラムスイッチにより選択的にＬＤＱに接
続される。ＬＤＱはスイッチ２２を介して主データ線
（ＭＤＱ）に選択的に接続される。
【０００４】図１（ｃ）は、さらに後の世代のＤＲＡＭ
アーキテクチャ（例えば６４Ｍビット以上）を概略的に
示したものであり、複数のメモリセルアレイ３０を示し
ている。各メモリセルアレイ３０は、ビット線に接続さ
れたメモリセルを含んでいる。図面を簡潔化するため、
図１（ｃ）にメモリセル及びビット線を示していない。
図１（ｂ）に示すＤＲＡＭアーキテクチャのように、メ
モリセルアレイのビット線は図示せぬセンスアンプに接
続され、このセンスアンプは選択的にＬＤＱに接続さ
れ、ＬＤＱはスイッチ２２を介して選択的にＭＤＱに接
続される。図１（ｃ）に示すＭＤＱは、メモリセルアレ
イの周辺に配置されている図１（ｂ）のＭＤＱに対し
て、メモリセルアレイ３０上を横切って配置されてい
る。図１（ｃ）に示すアーキテクチャは高集積化された
ＤＲＡＭに有効に適用できる。すなわち、メモリセルア
レイに重ねて形成された広いデータパスは、図１（ｂ）
に示すメモリセルアレイの周辺に形成された広いデータ
パスより“場所”を必要としないためである。さらに、
図１（ｂ）のアーキテクチャのようにメモリセルアレイ
の周辺に広いデータパスを形成した場合、配線容量及び
アクセス時間が増加するため、図１（ｃ）に示すアーキ
テクチャは、図１（ｂ）のアーキテクチャより利点を有
している。
アーキテクチャ（例えば６４Ｍビット以上）を概略的に
示したものであり、複数のメモリセルアレイ３０を示し
ている。各メモリセルアレイ３０は、ビット線に接続さ
れたメモリセルを含んでいる。図面を簡潔化するため、
図１（ｃ）にメモリセル及びビット線を示していない。
図１（ｂ）に示すＤＲＡＭアーキテクチャのように、メ
モリセルアレイのビット線は図示せぬセンスアンプに接
続され、このセンスアンプは選択的にＬＤＱに接続さ
れ、ＬＤＱはスイッチ２２を介して選択的にＭＤＱに接
続される。図１（ｃ）に示すＭＤＱは、メモリセルアレ
イの周辺に配置されている図１（ｂ）のＭＤＱに対し
て、メモリセルアレイ３０上を横切って配置されてい
る。図１（ｃ）に示すアーキテクチャは高集積化された
ＤＲＡＭに有効に適用できる。すなわち、メモリセルア
レイに重ねて形成された広いデータパスは、図１（ｂ）
に示すメモリセルアレイの周辺に形成された広いデータ
パスより“場所”を必要としないためである。さらに、
図１（ｂ）のアーキテクチャのようにメモリセルアレイ
の周辺に広いデータパスを形成した場合、配線容量及び
アクセス時間が増加するため、図１（ｃ）に示すアーキ
テクチャは、図１（ｂ）のアーキテクチャより利点を有
している。
【０００５】
【発明が解決しようとする課題】図２は図１（ｃ）に示
すアーキテクチャの詳細なブロック図を示しており、ビ
ット線及びそのビット線と交差して配置されたワード線
を含むメモリセルアレイ３０を示している。ビット線
は、“Ｓ／Ａ”と示したセンスアンプに接続されてい
る。カラム選択信号は、センスアンプＳ／ＡをＬＤＱ線
対（図２のＬＤＱ、／ＬＤＱ（／は反転信号を示してい
る））に選択的に接続するためにスイッチ（図２に示さ
れていない）を制御する。ＬＤＱ線対は、スイッチＭＤ
ＱＳＷを介してＭＤＱ線対（図２のＭＤＱ、／ＭＤＱ）
に接続されている。図２に示すアーキテクチャのような
アーキテクチャ（あるいは幾つかの別の類似したアーキ
テクチャ）を有するＤＲＡＭの物理的レイアウトは、Ｌ
ＤＱ線対とＭＤＱ線対との適切な接続のためになされる
べきであり、そうすることによりデータパスはメモリ装
置の入力／出力を効率的に行うように構成される。さら
に、物理的レイアウトにおいては、ＬＤＱ線対とＭＤＱ
線対とを接続するＭＤＱＳＷを配置するためのスペース
を設けなければならない。ＭＤＱＳＷのスペースを設け
たことにより、センスアンプを配置するために必要な面
積が増加しないことが望ましい。センスアンプは半導体
メモリ装置において繰り返し多数使用される構造である
ため、センスアンプを配置するための面積が僅かに増加
しても、結果的にメモリ装置のサイズが大幅に増加して
しまう。ＭＤＱＳＷを配置するためのスペースをもたら
すレイアウト設計の一例は、米国特許第5,636,158 号の
明細書に記載されており、その内容は参照によりそのま
ま本明細書に組み込まれる。この第5,636,158 号明細書
において、隣接したメモリセルアレイ相互間のビット線
部分は、図３に示すように屈曲され、それによって１対
のセンスアンプの間にスペースが設けられる。ＭＤＱＳ
Ｗや他のスペーサ装置をこのスペースに配置してもよ
い。しかし、図３に示すスイッチ領域を形成するために
ビット線を屈曲すると、隣接したセルアレイ相互間のス
ペース“Ｓ”を十分に縮小できず、結果的にスペース
“Ｓ”の範囲に制限が生じてしまう。さらに、ビット線
部分の傾斜や屈曲は、メモリ装置の製造の際に使用され
るリソグラフィあるいはエッチング処理が困難である。
例えば傾斜や屈曲された形状は、２５６ＭビットＤＲＡ
Ｍの製造プロセスで使用される現在の技術、すなわちオ
フ・アクシス照射（輪帯照明）技術を使用する直線的な
形状よりも処理が困難である。これは傾斜や屈曲を有す
る特徴構造の半導体装置を大量生産する能力に悪影響を
及ぼす。
すアーキテクチャの詳細なブロック図を示しており、ビ
ット線及びそのビット線と交差して配置されたワード線
を含むメモリセルアレイ３０を示している。ビット線
は、“Ｓ／Ａ”と示したセンスアンプに接続されてい
る。カラム選択信号は、センスアンプＳ／ＡをＬＤＱ線
対（図２のＬＤＱ、／ＬＤＱ（／は反転信号を示してい
る））に選択的に接続するためにスイッチ（図２に示さ
れていない）を制御する。ＬＤＱ線対は、スイッチＭＤ
ＱＳＷを介してＭＤＱ線対（図２のＭＤＱ、／ＭＤＱ）
に接続されている。図２に示すアーキテクチャのような
アーキテクチャ（あるいは幾つかの別の類似したアーキ
テクチャ）を有するＤＲＡＭの物理的レイアウトは、Ｌ
ＤＱ線対とＭＤＱ線対との適切な接続のためになされる
べきであり、そうすることによりデータパスはメモリ装
置の入力／出力を効率的に行うように構成される。さら
に、物理的レイアウトにおいては、ＬＤＱ線対とＭＤＱ
線対とを接続するＭＤＱＳＷを配置するためのスペース
を設けなければならない。ＭＤＱＳＷのスペースを設け
たことにより、センスアンプを配置するために必要な面
積が増加しないことが望ましい。センスアンプは半導体
メモリ装置において繰り返し多数使用される構造である
ため、センスアンプを配置するための面積が僅かに増加
しても、結果的にメモリ装置のサイズが大幅に増加して
しまう。ＭＤＱＳＷを配置するためのスペースをもたら
すレイアウト設計の一例は、米国特許第5,636,158 号の
明細書に記載されており、その内容は参照によりそのま
ま本明細書に組み込まれる。この第5,636,158 号明細書
において、隣接したメモリセルアレイ相互間のビット線
部分は、図３に示すように屈曲され、それによって１対
のセンスアンプの間にスペースが設けられる。ＭＤＱＳ
Ｗや他のスペーサ装置をこのスペースに配置してもよ
い。しかし、図３に示すスイッチ領域を形成するために
ビット線を屈曲すると、隣接したセルアレイ相互間のス
ペース“Ｓ”を十分に縮小できず、結果的にスペース
“Ｓ”の範囲に制限が生じてしまう。さらに、ビット線
部分の傾斜や屈曲は、メモリ装置の製造の際に使用され
るリソグラフィあるいはエッチング処理が困難である。
例えば傾斜や屈曲された形状は、２５６ＭビットＤＲＡ
Ｍの製造プロセスで使用される現在の技術、すなわちオ
フ・アクシス照射（輪帯照明）技術を使用する直線的な
形状よりも処理が困難である。これは傾斜や屈曲を有す
る特徴構造の半導体装置を大量生産する能力に悪影響を
及ぼす。
【０００６】本発明は、上記課題を解決するためになさ
れたものであり、ローカルデータ線と主データ線とを最
適に接続し、データを入出力するために効果的に構成さ
れたデータパスを設け、さらに、ローカルデータ線と主
データ線とを接続するためのスイッチを設置するための
スペースを設けるために、高集積化された半導体メモリ
装置用のレイアウトを提供することができ、さらに、大
量生産に適したプロセスを使用して製造することが可能
な半導体メモリ装置を提供しようとするものである。
れたものであり、ローカルデータ線と主データ線とを最
適に接続し、データを入出力するために効果的に構成さ
れたデータパスを設け、さらに、ローカルデータ線と主
データ線とを接続するためのスイッチを設置するための
スペースを設けるために、高集積化された半導体メモリ
装置用のレイアウトを提供することができ、さらに、大
量生産に適したプロセスを使用して製造することが可能
な半導体メモリ装置を提供しようとするものである。
【０００７】
【課題を解決するための手段】本発明の第１の特徴によ
れば、半導体メモリ装置は行及び列に配列されたメモリ
セルを有するメモリセルアレイを含んでいる。ビット線
は対応するカラム中のメモリセルに接続され、ワード線
はビット線にほぼ直交して配列され、各ワード線は対応
する行のメモリセルに接続されている。メモリセルアレ
イは奇数個のサブアレイに分割され、これらサブアレイ
はワード線方向に互いに離間されている。サブアレイ相
互間のスペースにはビット線もメモリセルも形成されて
いない。
れば、半導体メモリ装置は行及び列に配列されたメモリ
セルを有するメモリセルアレイを含んでいる。ビット線
は対応するカラム中のメモリセルに接続され、ワード線
はビット線にほぼ直交して配列され、各ワード線は対応
する行のメモリセルに接続されている。メモリセルアレ
イは奇数個のサブアレイに分割され、これらサブアレイ
はワード線方向に互いに離間されている。サブアレイ相
互間のスペースにはビット線もメモリセルも形成されて
いない。
【０００８】本発明の第２の特徴によれば、半導体メモ
リ装置は行及び列に配列されたダイナミック・ランダム
・アクセス・メモリセルを構成しているメモリセルアレ
イを含んでいる。ビット線は対応するカラムのメモリセ
ルに接続され、ワード線はビット線とほぼ直交方向に延
在している。各ワード線は対応する行のメモリセルに接
続されている。メモリセルアレイは奇数個のサブアレイ
に分割され、これらサブアレイはワード線方向に互いに
離間され、さらにサブアレイ相互間のスペースにはビッ
ト線及びメモリセルが形成されていない。センスアンプ
はセンスアンプレイアウトで配列されて前記ビット線に
接続され、サブアレイ相互間のスペースに対応してセン
スアンプレイアウトで形成される。第１のスイッチング
トランジスタは、第１のデータ線との間でデータを入出
力するためのセンスアンプを選択するために設けられ、
第２のスイッチングトランジスタは、第１のデータ線を
第２のデータ線に選択的に接続するために設けられてい
る。第２のスイッチングトランジスタは、センスアンプ
のレイアウト中のスペースに配列されている。
リ装置は行及び列に配列されたダイナミック・ランダム
・アクセス・メモリセルを構成しているメモリセルアレ
イを含んでいる。ビット線は対応するカラムのメモリセ
ルに接続され、ワード線はビット線とほぼ直交方向に延
在している。各ワード線は対応する行のメモリセルに接
続されている。メモリセルアレイは奇数個のサブアレイ
に分割され、これらサブアレイはワード線方向に互いに
離間され、さらにサブアレイ相互間のスペースにはビッ
ト線及びメモリセルが形成されていない。センスアンプ
はセンスアンプレイアウトで配列されて前記ビット線に
接続され、サブアレイ相互間のスペースに対応してセン
スアンプレイアウトで形成される。第１のスイッチング
トランジスタは、第１のデータ線との間でデータを入出
力するためのセンスアンプを選択するために設けられ、
第２のスイッチングトランジスタは、第１のデータ線を
第２のデータ線に選択的に接続するために設けられてい
る。第２のスイッチングトランジスタは、センスアンプ
のレイアウト中のスペースに配列されている。
【０００９】本発明の半導体メモリ装置のサブアレイ間
のスペースの数及び位置は、ローカルデータ線を主デー
タ線に接続するために十分な数のスイッチ（例えば入出
力のビット幅が広いＤＲＡＭ等のため）を形成できよう
に選択される。例えばメモリセルアレイを２n＋１個の
サブアレイ（ｎは１以上）に分割することによって、ス
イッチが形成されるスペースが全部で２n個形成され
る。データの入出力に関して２n個の主データ線を設け
ることが望ましいため、本発明は２n個のステッチ領域
中に形成されたスイッチと２n個の主データ線とを最適
に対応させることができる。
のスペースの数及び位置は、ローカルデータ線を主デー
タ線に接続するために十分な数のスイッチ（例えば入出
力のビット幅が広いＤＲＡＭ等のため）を形成できよう
に選択される。例えばメモリセルアレイを２n＋１個の
サブアレイ（ｎは１以上）に分割することによって、ス
イッチが形成されるスペースが全部で２n個形成され
る。データの入出力に関して２n個の主データ線を設け
ることが望ましいため、本発明は２n個のステッチ領域
中に形成されたスイッチと２n個の主データ線とを最適
に対応させることができる。
【００１０】また、本発明の半導体メモリ装置は、スイ
ッチやその他散在するデバイス用のスペースを設けるた
めに、ビット線が屈曲あるいは傾斜している半導体メモ
リ装置と比べてセンスアンプの幅を縮小できる。
ッチやその他散在するデバイス用のスペースを設けるた
めに、ビット線が屈曲あるいは傾斜している半導体メモ
リ装置と比べてセンスアンプの幅を縮小できる。
【００１１】さらに、本発明の半導体メモリ装置は、半
導体メモリ装置の製造プロセスにおいて有利な同種の反
復されるセンスアンプのデザインを提供できる。
導体メモリ装置の製造プロセスにおいて有利な同種の反
復されるセンスアンプのデザインを提供できる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１３】この実施例では、本発明を階層構造で構成
されたＤＲＡＭに適用した場合について説明する。特
に、本発明は２５６ＭビットのＤＲＡＭに係わる。この
ＤＲＡＭは１６個のユニット回路を含み、各ユニット回
路は１６個のブロック回路を含み、各ブロック回路は１
６個のセグメントを含み、各セグメントは３２個（＋ス
ペア）のセグメントセルアレイ回路を含んでいる。各ユ
ニット回路は１６Ｍビットのデータを記憶する。したが
って、１６個のユニット回路は全体で２５６Ｍビットの
データを記憶する。ＤＲＡＭのメモリセルは、Nesbit氏
等による文献“A0.6 μｍ2 256Mb Trench DRAM Cell Wi
th Self Aligned BuriEd Strap(BEST) ”(IEDM Digest
of Trench Papers, December 1993, pp.627-620) に記
載されるトレンチキャシパタＤＲＡＭセルにより構成し
てもよい。この文献の内容は参照によりそのまま本明細
書に組み込まれる。
されたＤＲＡＭに適用した場合について説明する。特
に、本発明は２５６ＭビットのＤＲＡＭに係わる。この
ＤＲＡＭは１６個のユニット回路を含み、各ユニット回
路は１６個のブロック回路を含み、各ブロック回路は１
６個のセグメントを含み、各セグメントは３２個（＋ス
ペア）のセグメントセルアレイ回路を含んでいる。各ユ
ニット回路は１６Ｍビットのデータを記憶する。したが
って、１６個のユニット回路は全体で２５６Ｍビットの
データを記憶する。ＤＲＡＭのメモリセルは、Nesbit氏
等による文献“A0.6 μｍ2 256Mb Trench DRAM Cell Wi
th Self Aligned BuriEd Strap(BEST) ”(IEDM Digest
of Trench Papers, December 1993, pp.627-620) に記
載されるトレンチキャシパタＤＲＡＭセルにより構成し
てもよい。この文献の内容は参照によりそのまま本明細
書に組み込まれる。
【００１４】図４は、２５６ＭビットのＤＲＡＭを構成
する１６個のユニット回路のうちの１つを示すブロック
図である。図４に示すユニット回路は、１６個の１Ｍビ
ットブロックと、１個の冗長ブロック（例えば１２８ｋ
ビット）と、１個の主データバスセンスアンプ列ＭＤＱ
Ｓ／Ａとを含んでいる。
する１６個のユニット回路のうちの１つを示すブロック
図である。図４に示すユニット回路は、１６個の１Ｍビ
ットブロックと、１個の冗長ブロック（例えば１２８ｋ
ビット）と、１個の主データバスセンスアンプ列ＭＤＱ
Ｓ／Ａとを含んでいる。
【００１５】図５は、１つの１Ｍビットブロックを示し
ている。この１Ｍビットブロックは１６個のセグメント
を含んでいる。セグメントは図５において番号＜０＞乃
至＜１５＞で示されている。各セグメントは、５１２本
のワード線と１３２本のビット線対で構成されたメモリ
セルアレイを含んでいる。１３２本のビット線対のう
ち、４本のビット線対はスペアのビット線対として設け
られている。図５に示すように、セグメントはダブルセ
グメント対で構成されている。
ている。この１Ｍビットブロックは１６個のセグメント
を含んでいる。セグメントは図５において番号＜０＞乃
至＜１５＞で示されている。各セグメントは、５１２本
のワード線と１３２本のビット線対で構成されたメモリ
セルアレイを含んでいる。１３２本のビット線対のう
ち、４本のビット線対はスペアのビット線対として設け
られている。図５に示すように、セグメントはダブルセ
グメント対で構成されている。
【００１６】図６は、図５のダブルセグメント対を示す
ブロック図であり、第１のセグメント（図６の左側に記
載している）を詳細に記載している。図６の右側に示し
た第２のセグメントは、実質的に第１のセグメントの鏡
像である。第１のセグメントは、ＳＣＡ０乃至ＳＣＡ３
１で示す３２個のセグメントセルアレイ回路を含んでい
る。第１のセグメントはさらにスペアセルアレイ回路を
含んでいる。各セルアレイ回路は５１２本のワード線と
４つのビット線対を含み、各セルアレイ回路は２０４８
ビットを記憶する構成とされている。したがって、３２
個のセルアレイ回路の各セグメントは６５，５４６ビッ
トを記憶し、スペアが２０４８ビット設けられている。
従って、各セグメント対は１３１，０７２ビットを記憶
し、４０９６のスペアビットを備えている。
ブロック図であり、第１のセグメント（図６の左側に記
載している）を詳細に記載している。図６の右側に示し
た第２のセグメントは、実質的に第１のセグメントの鏡
像である。第１のセグメントは、ＳＣＡ０乃至ＳＣＡ３
１で示す３２個のセグメントセルアレイ回路を含んでい
る。第１のセグメントはさらにスペアセルアレイ回路を
含んでいる。各セルアレイ回路は５１２本のワード線と
４つのビット線対を含み、各セルアレイ回路は２０４８
ビットを記憶する構成とされている。したがって、３２
個のセルアレイ回路の各セグメントは６５，５４６ビッ
トを記憶し、スペアが２０４８ビット設けられている。
従って、各セグメント対は１３１，０７２ビットを記憶
し、４０９６のスペアビットを備えている。
【００１７】各セグメントセルアレイ回路は４個のセン
スアンプ３０２を有し、各センスアンプはＬＤＱと示し
たローカルデータバスに選択的に接続される。ローカル
データバスＬＤＱは、ダブルセグメントにおける両方の
セグメントの各セグメントセルアレイ回路に配置されて
いる。しかし、いずれかのセグメントにおけるカラム選
択線（例えばＣＳＬ０乃至ＣＳＬ３１あるいはスペアカ
ラム選択線ＳＣＳＬ）によって選択されたセグメントセ
ルアレイ回路だけが、ローカルデータバスＬＤＱとセン
スアンプとの間でデータの転送を行うことができる。
スアンプ３０２を有し、各センスアンプはＬＤＱと示し
たローカルデータバスに選択的に接続される。ローカル
データバスＬＤＱは、ダブルセグメントにおける両方の
セグメントの各セグメントセルアレイ回路に配置されて
いる。しかし、いずれかのセグメントにおけるカラム選
択線（例えばＣＳＬ０乃至ＣＳＬ３１あるいはスペアカ
ラム選択線ＳＣＳＬ）によって選択されたセグメントセ
ルアレイ回路だけが、ローカルデータバスＬＤＱとセン
スアンプとの間でデータの転送を行うことができる。
【００１８】各ダブルセグメント対は、８本の主データ
線を有する主データバスを含んでいる。データ線は、相
補型の配線対を含んでいることが好ましい。図６に示さ
れた構成において、主データ線の４本は“通過”主デー
タ線として示され、図６に示されたダブルセグメント対
の任意のローカルデータ線ＬＤＱには接続されていな
い。別の４本の主データ線は、主データ線スイッチＭＤ
ＱＳＷを通って４本のローカルデータ線ＬＤＱに選択的
に接続される。
線を有する主データバスを含んでいる。データ線は、相
補型の配線対を含んでいることが好ましい。図６に示さ
れた構成において、主データ線の４本は“通過”主デー
タ線として示され、図６に示されたダブルセグメント対
の任意のローカルデータ線ＬＤＱには接続されていな
い。別の４本の主データ線は、主データ線スイッチＭＤ
ＱＳＷを通って４本のローカルデータ線ＬＤＱに選択的
に接続される。
【００１９】本実施例において、ブロック中の１６個の
セグメント（図５参照）の各セグメントは、１組の４本
の主データ線を含んでいる。４本の主データ線のセット
は、図４に示された１６個のブロックの各ブロック中の
対応するセグメントを通って配置され、ＭＤＱ Ｓ／Ａ
列中のセンスアンプに接続されている。データ線の構成
に関する詳細は米国特許第5,546,349 号明細書に記載さ
れており、その内容は参照により本明細書に組み込まれ
る。
セグメント（図５参照）の各セグメントは、１組の４本
の主データ線を含んでいる。４本の主データ線のセット
は、図４に示された１６個のブロックの各ブロック中の
対応するセグメントを通って配置され、ＭＤＱ Ｓ／Ａ
列中のセンスアンプに接続されている。データ線の構成
に関する詳細は米国特許第5,546,349 号明細書に記載さ
れており、その内容は参照により本明細書に組み込まれ
る。
【００２０】図７は、隣接したセルアレイ間で共用され
る両サイドセンスアンプ列を有するセルアレイ回路の一
部分を示すブロック図である。図６のセンスアンプ３０
２は、このような両サイドセンスアンプによって構成さ
れる。センスアンプ列７１６はセルアレイＮ及びセルア
レイＮ−１の両方に共有され、センスアンプ列７１４は
セルアレイＮ及びセルアレイＮ＋１（図７には図示して
いない）の両方に共有され、センスアンプ列７１８はセ
ルアレイＮ−１及びセルアレイＮ−２（図７には図示し
ていない）の両方に共有されている。
る両サイドセンスアンプ列を有するセルアレイ回路の一
部分を示すブロック図である。図６のセンスアンプ３０
２は、このような両サイドセンスアンプによって構成さ
れる。センスアンプ列７１６はセルアレイＮ及びセルア
レイＮ−１の両方に共有され、センスアンプ列７１４は
セルアレイＮ及びセルアレイＮ＋１（図７には図示して
いない）の両方に共有され、センスアンプ列７１８はセ
ルアレイＮ−１及びセルアレイＮ−２（図７には図示し
ていない）の両方に共有されている。
【００２１】図８は、両サイドに共用されたセンスアン
プ、及びローカルデータ線ＬＤＱを主データ線ＭＤＱに
接続する主データバススイッチＭＤＱＳＷを概略的に示
す回路図である。図８に示すローカルデータ線ＬＤＱ
は、相補信号を伝送する単一の配線である。同様に、主
データ線ＭＤＱも相補信号を伝送を有する単一の配線で
ある。主データ線スイッチＭＤＱＳＷは２つのスイッチ
からなり、これらスイッチによりローカルデータ線対Ｌ
ＤＱを主データ線ＭＤＱ対に接続する。これらスイッチ
は好ましくはＭＯＳタイプのトランジスタにより構成さ
れる。
プ、及びローカルデータ線ＬＤＱを主データ線ＭＤＱに
接続する主データバススイッチＭＤＱＳＷを概略的に示
す回路図である。図８に示すローカルデータ線ＬＤＱ
は、相補信号を伝送する単一の配線である。同様に、主
データ線ＭＤＱも相補信号を伝送を有する単一の配線で
ある。主データ線スイッチＭＤＱＳＷは２つのスイッチ
からなり、これらスイッチによりローカルデータ線対Ｌ
ＤＱを主データ線ＭＤＱ対に接続する。これらスイッチ
は好ましくはＭＯＳタイプのトランジスタにより構成さ
れる。
【００２２】センスアンプは、Ｎ型のセンスアンプと、
Ｐ型のセンスアンプとにより構成されている。Ｎ型のセ
ンスアンプは第１のＳ／Ａドライバ７０１から供給され
る信号／ＳＡＮにより制御され、Ｐ型のセンスアンプは
第２のＳ／Ａドライバ７０２から供給される信号ＳＡＰ
により制御される。Ｎ型及びＰ型のセンスアンプは共に
ラッチングセンスアンプ回路を形成する。センスアンプ
においてラッチされた信号は、カラム選択スイッチＣＯ
ＬＳＷを介してローカルデータ線ＬＤＱに伝送される。
カラム選択スイッチＣＯＬＳＷは、カラム選択信号ＣＳ
Ｌ（例えば、図５におけるＣＳＬ０乃至ＣＳＬ３１に対
応する信号）によって制御される。ラッチングセンスア
ンプは、２つのイコライザ／マルチプレクサ（ＥＱ／Ｍ
ＵＸ）回路の１つを通ってビット線対に接続され、各イ
コライザ／マルチプレクサはＮ型のセンスアンプ及びＰ
型のセンスアンプにそれぞれ隣接して配置されている。
イコライザ／マルチプレクサのマルチプレクサ部分は１
対のスイッチングトランジスタを含んでいる。それらは
図９に示すように、２つの相補信号線（ＢＬ、／ＢＬ）
にそれぞれ直列接続されている。
Ｐ型のセンスアンプとにより構成されている。Ｎ型のセ
ンスアンプは第１のＳ／Ａドライバ７０１から供給され
る信号／ＳＡＮにより制御され、Ｐ型のセンスアンプは
第２のＳ／Ａドライバ７０２から供給される信号ＳＡＰ
により制御される。Ｎ型及びＰ型のセンスアンプは共に
ラッチングセンスアンプ回路を形成する。センスアンプ
においてラッチされた信号は、カラム選択スイッチＣＯ
ＬＳＷを介してローカルデータ線ＬＤＱに伝送される。
カラム選択スイッチＣＯＬＳＷは、カラム選択信号ＣＳ
Ｌ（例えば、図５におけるＣＳＬ０乃至ＣＳＬ３１に対
応する信号）によって制御される。ラッチングセンスア
ンプは、２つのイコライザ／マルチプレクサ（ＥＱ／Ｍ
ＵＸ）回路の１つを通ってビット線対に接続され、各イ
コライザ／マルチプレクサはＮ型のセンスアンプ及びＰ
型のセンスアンプにそれぞれ隣接して配置されている。
イコライザ／マルチプレクサのマルチプレクサ部分は１
対のスイッチングトランジスタを含んでいる。それらは
図９に示すように、２つの相補信号線（ＢＬ、／ＢＬ）
にそれぞれ直列接続されている。
【００２３】図９において、第１のマルチプレクサは信
号ＭＵＸｉｌ（ｉ＝１）によって制御され、第２のマル
チプレクサは信号ＭＵＸｉｒ（ｉ＝１）によって制御さ
れる。図９において、ビット線イコライザ（ＢＬＥＱ）
は、ビット線対ＢＬ、／ＢＬの相互間に接続されてい
る。通常、このようなビット線イコライザは、ビット線
対の相互間に接続された単一のスイッチングトランジス
タ、あるいは一対のスイッチングトランジスタにより構
成される。
号ＭＵＸｉｌ（ｉ＝１）によって制御され、第２のマル
チプレクサは信号ＭＵＸｉｒ（ｉ＝１）によって制御さ
れる。図９において、ビット線イコライザ（ＢＬＥＱ）
は、ビット線対ＢＬ、／ＢＬの相互間に接続されてい
る。通常、このようなビット線イコライザは、ビット線
対の相互間に接続された単一のスイッチングトランジス
タ、あるいは一対のスイッチングトランジスタにより構
成される。
【００２４】図８及び図９において、２つのイコライザ
／マルチプレクサ（ＥＱ／ＭＵＸ）にはそれぞれに１つ
のビット線対が接続されている。したがって、２つのイ
コライザ／マルチプレクサには２対のビット線が接続さ
れている。さらに、イコライザ／マルチプレクサに接続
されたビット線対に隣接して、これらイコライザ／マル
チプレクサに接続されていない２対のビット線が配置さ
れている。つまり、図８及び図９に示すセンスアンプ
は、図７に示すように、隣接したセルアレイにより共用
される両サイドセンスアンプ回路である。
／マルチプレクサ（ＥＱ／ＭＵＸ）にはそれぞれに１つ
のビット線対が接続されている。したがって、２つのイ
コライザ／マルチプレクサには２対のビット線が接続さ
れている。さらに、イコライザ／マルチプレクサに接続
されたビット線対に隣接して、これらイコライザ／マル
チプレクサに接続されていない２対のビット線が配置さ
れている。つまり、図８及び図９に示すセンスアンプ
は、図７に示すように、隣接したセルアレイにより共用
される両サイドセンスアンプ回路である。
【００２５】さらに、図９は、ローカルデータバスＬＤ
Ｑに接続された主バススイッチＭＤＱＳＷを示してい
る。上述したように、センスアンプＳＡはＮ型及びＰ型
のセンスアンプ部分の両方を含み、ビット線イコライザ
ＢＬＥＱはシャントトランジスタスイッチを含んでい
る。信号ＭＵＸｉｌ及びＭＵＸｉｒによって制御される
ＭＯＳトランジスタは、２つのセルアレイによりセンス
アンプを共用できるようにするマルチプレクサを形成す
る。信号を伝送する前に、ローカルデータ線ＬＤＱ、／
ＬＤＱを構成する２つの相補配線は、ビット線イコライ
ザＢＬＥＱとほぼ同じ構成で配置されたローカルデータ
線イコライザＬＤＱＥＱとイコライズされる。主データ
線スイッチＭＤＱＳＷは、ローカルデータ線対ＬＤＱ、
／ＬＤＱを主データ線対ＭＤＱに接続する。
Ｑに接続された主バススイッチＭＤＱＳＷを示してい
る。上述したように、センスアンプＳＡはＮ型及びＰ型
のセンスアンプ部分の両方を含み、ビット線イコライザ
ＢＬＥＱはシャントトランジスタスイッチを含んでい
る。信号ＭＵＸｉｌ及びＭＵＸｉｒによって制御される
ＭＯＳトランジスタは、２つのセルアレイによりセンス
アンプを共用できるようにするマルチプレクサを形成す
る。信号を伝送する前に、ローカルデータ線ＬＤＱ、／
ＬＤＱを構成する２つの相補配線は、ビット線イコライ
ザＢＬＥＱとほぼ同じ構成で配置されたローカルデータ
線イコライザＬＤＱＥＱとイコライズされる。主データ
線スイッチＭＤＱＳＷは、ローカルデータ線対ＬＤＱ、
／ＬＤＱを主データ線対ＭＤＱに接続する。
【００２６】従来、半導体メモリ装置は、比較的高い電
気比抵抗を有しているポリシリコン等の材料で形成され
たワード線を含んでいる。通常、ＤＲＡＭの記憶容量が
増加するに従いワード線の長さが増加する。このワード
線の長さが増加することにより、ワード線の比抵抗及び
寄生キャパシタンスが増加し、ワード線の信号を高速に
送信することが困難となる。そこで、この問題を解決す
る方法の１つとして、第１及び第２のワード線部分を具
備するワード線が使用される。すなわち、図９に示すワ
ード線ＷＬは、図１０（ｂ）に示すように、低い比抵抗
を有する材料（例えばアルミニウム等の金属）で形成さ
れた上方ワード線部分１０１をそれぞれ含み、この上方
ワード線部分１０１はセルトランジスタのゲートを形成
する下方ワード線部分１０２と並列に配置されている。
上方ワード線及び下方ワード線は、予め定められた間隔
で配置された導電性のステッチ１０３により接続され
る。
気比抵抗を有しているポリシリコン等の材料で形成され
たワード線を含んでいる。通常、ＤＲＡＭの記憶容量が
増加するに従いワード線の長さが増加する。このワード
線の長さが増加することにより、ワード線の比抵抗及び
寄生キャパシタンスが増加し、ワード線の信号を高速に
送信することが困難となる。そこで、この問題を解決す
る方法の１つとして、第１及び第２のワード線部分を具
備するワード線が使用される。すなわち、図９に示すワ
ード線ＷＬは、図１０（ｂ）に示すように、低い比抵抗
を有する材料（例えばアルミニウム等の金属）で形成さ
れた上方ワード線部分１０１をそれぞれ含み、この上方
ワード線部分１０１はセルトランジスタのゲートを形成
する下方ワード線部分１０２と並列に配置されている。
上方ワード線及び下方ワード線は、予め定められた間隔
で配置された導電性のステッチ１０３により接続され
る。
【００２７】図１０（ａ）に示すように、ワード線ＷＬ
は、ビット線ＢＬとほぼ直行する方向で、ビット線と交
差するように配置される。上方ワード線部分１０１と下
方ワード線部分１０２が互いに接続されるシャント領域
（あるいはステッチ領域）は、ビット線及びメモリセル
が設けられていない領域である。メモリセルアレイ１０
０中で、セル領域相互間にはスペース１０６が形成され
ている。２５６ＭビットのＤＲＡＭの場合、スペース１
０６の幅は約２．６４マイクロメートルであるが、これ
は一例であり、本発明はこれに限定されるものではな
い。ワード線方向に互いに離間された複数のサブアレイ
１０５は、図１０（ａ）の概略的な上部平面図に示され
るようなスペース１０６によって離間されている。
は、ビット線ＢＬとほぼ直行する方向で、ビット線と交
差するように配置される。上方ワード線部分１０１と下
方ワード線部分１０２が互いに接続されるシャント領域
（あるいはステッチ領域）は、ビット線及びメモリセル
が設けられていない領域である。メモリセルアレイ１０
０中で、セル領域相互間にはスペース１０６が形成され
ている。２５６ＭビットのＤＲＡＭの場合、スペース１
０６の幅は約２．６４マイクロメートルであるが、これ
は一例であり、本発明はこれに限定されるものではな
い。ワード線方向に互いに離間された複数のサブアレイ
１０５は、図１０（ａ）の概略的な上部平面図に示され
るようなスペース１０６によって離間されている。
【００２８】図１１に示す概略的な上部平面図におい
て、ビット線はメモリセルアレイ中のこれらオープンス
ペースに存在していないため、オープンスペース１０７
はセンスアンプ領域に設けられる。センスアンプ領域中
のこれらオープンスペース１０７はローカルデータ線を
主データ線に接続するためのスイッチを形成するために
使用される。
て、ビット線はメモリセルアレイ中のこれらオープンス
ペースに存在していないため、オープンスペース１０７
はセンスアンプ領域に設けられる。センスアンプ領域中
のこれらオープンスペース１０７はローカルデータ線を
主データ線に接続するためのスイッチを形成するために
使用される。
【００２９】図１２は、ローカルデータ線ＬＤＱと主デ
ータ線ＭＤＱを選択的に接続するためのオープンスペー
ス１０７に配置されたスイッチＭＤＱＳＷの構成を示し
ている。このスイッチは、第１のセンスアンプ領域６０
と第２のセンスアンプ領域６２との間のオープンスペー
ス１０７に形成されている。図１２のスイッチ装置は、
第１のスイッチングトランジスタ６４及び第２のスイッ
チングトランジスタ６６を含んでいる。スイッチ制御信
号が供給されるゲート６８は、第１及び第２のスイッチ
ングトランジスタに共通である。ローカルデータ線ＬＤ
Ｑは第１のＬＤＱ配線７０と第２のＬＤＱ配線７２を含
んでいる。主データ線ＭＤＱ線は第１のＭＤＱ配線７４
と第２のＭＤＱ配線７６を含んでいる。第１のＬＤＱ配
線７０は第１のスイッチングトランジスタ６４のソース
／ドレイン（Ｓ／Ｄ）領域に接続されている。第１のコ
ネクタ７８は、第１のスイッチングトランジスタ６４の
ドレイン／ソース（Ｄ／Ｓ）領域と、第１のＭＤＱ配線
７４とに接続されている。同様に、第２のＬＤＱ配線７
２はスイッチングトランジスタ６６のソース／ドレイン
領域に接続されている。第２のコネクタ８０はスイッチ
ングトランジスタ６６のドレイン／ソース領域と、第２
のＭＤＱ配線７６に接続されている。第１、第２のスイ
ッチングトランジスタ６６及び６８がスイッチ制御信号
によってオンとされたとき、第１のＬＤＱ配線７０はス
イッチングトランジスタ６４を介して第１のＭＤＱ配線
７４に接続され、第１のコネクタ７８及び第２のＬＤＱ
配線７２はスイッチングトランジスタ６６及び第２のコ
ネクタ８０を介して第２のＭＤＱ配線７６に接続され
る。
ータ線ＭＤＱを選択的に接続するためのオープンスペー
ス１０７に配置されたスイッチＭＤＱＳＷの構成を示し
ている。このスイッチは、第１のセンスアンプ領域６０
と第２のセンスアンプ領域６２との間のオープンスペー
ス１０７に形成されている。図１２のスイッチ装置は、
第１のスイッチングトランジスタ６４及び第２のスイッ
チングトランジスタ６６を含んでいる。スイッチ制御信
号が供給されるゲート６８は、第１及び第２のスイッチ
ングトランジスタに共通である。ローカルデータ線ＬＤ
Ｑは第１のＬＤＱ配線７０と第２のＬＤＱ配線７２を含
んでいる。主データ線ＭＤＱ線は第１のＭＤＱ配線７４
と第２のＭＤＱ配線７６を含んでいる。第１のＬＤＱ配
線７０は第１のスイッチングトランジスタ６４のソース
／ドレイン（Ｓ／Ｄ）領域に接続されている。第１のコ
ネクタ７８は、第１のスイッチングトランジスタ６４の
ドレイン／ソース（Ｄ／Ｓ）領域と、第１のＭＤＱ配線
７４とに接続されている。同様に、第２のＬＤＱ配線７
２はスイッチングトランジスタ６６のソース／ドレイン
領域に接続されている。第２のコネクタ８０はスイッチ
ングトランジスタ６６のドレイン／ソース領域と、第２
のＭＤＱ配線７６に接続されている。第１、第２のスイ
ッチングトランジスタ６６及び６８がスイッチ制御信号
によってオンとされたとき、第１のＬＤＱ配線７０はス
イッチングトランジスタ６４を介して第１のＭＤＱ配線
７４に接続され、第１のコネクタ７８及び第２のＬＤＱ
配線７２はスイッチングトランジスタ６６及び第２のコ
ネクタ８０を介して第２のＭＤＱ配線７６に接続され
る。
【００３０】本発明において、メモリセルアレイ１００
は奇数個のサブアレイ１０５に分割される。図１３の上
部平面図に示すように、奇数個のサブアレイ（図１３の
場合には９）を設けることによって、偶数個のステッチ
領域（図１３の場合には８）がサブアレイ間に設けら
れ、それによって、偶数個の主データ線ＭＤＱがローカ
ルデータ線に接続される。半導体メモリ装置は２進法の
性質を有しているため、主データ線は偶数個であること
が望ましい。最適な構成において、メモリセルアレイは
２n＋１個（ｎ≧１）のサブアレイに分割される。図１
３に示す構成の場合、ｎ＝３である。図５に示す１Ｍビ
ットのブロックの場合、ブロックは３３個のサブセクシ
ョンあるいはサブアレイに分割される。この場合、ｎ＝
５である。メモリセルアレイを２n＋１個のサブアレイ
に分割することにより、２n個のステッチ領域が設けら
れ、２n個の主データ線をローカルデータ線に接続する
ことができる。メモリ装置の出力は一般的に２n個で構
成されるため、この構成は特に便利である。
は奇数個のサブアレイ１０５に分割される。図１３の上
部平面図に示すように、奇数個のサブアレイ（図１３の
場合には９）を設けることによって、偶数個のステッチ
領域（図１３の場合には８）がサブアレイ間に設けら
れ、それによって、偶数個の主データ線ＭＤＱがローカ
ルデータ線に接続される。半導体メモリ装置は２進法の
性質を有しているため、主データ線は偶数個であること
が望ましい。最適な構成において、メモリセルアレイは
２n＋１個（ｎ≧１）のサブアレイに分割される。図１
３に示す構成の場合、ｎ＝３である。図５に示す１Ｍビ
ットのブロックの場合、ブロックは３３個のサブセクシ
ョンあるいはサブアレイに分割される。この場合、ｎ＝
５である。メモリセルアレイを２n＋１個のサブアレイ
に分割することにより、２n個のステッチ領域が設けら
れ、２n個の主データ線をローカルデータ線に接続する
ことができる。メモリ装置の出力は一般的に２n個で構
成されるため、この構成は特に便利である。
【００３１】メモリ装置の２進法の性質のため、メモリ
セルアレイ中のメモリセルのカラムの数は偶数であり、
一般的に２のべき乗（すなわち、２n）と等しい。２n個
のカラムを奇数個のサブアレイに分割するため、少なく
とも幾つかのサブアレイのサイズは異なっていなければ
ならない。
セルアレイ中のメモリセルのカラムの数は偶数であり、
一般的に２のべき乗（すなわち、２n）と等しい。２n個
のカラムを奇数個のサブアレイに分割するため、少なく
とも幾つかのサブアレイのサイズは異なっていなければ
ならない。
【００３２】図１４（ａ）乃至図１４（ｃ）は、図５に
示す１Ｍビットのブロックを３２個のスペースに分割
し、それによってローカルデータ線を主データ線に接続
するスイッチ装置のためのスペースを設ける１つの方法
を示している。図１４（ｃ）の分解図に示すように、図
１４（ｂ）に概略的に示す基本回路は図６に示すセルア
レイ回路の１つに対応する。図１４（ｂ）に概略的に示
すように（ここにおいて１Ｍビットのブロックは＜０＞
乃至＜５２７＞の番号が付された５２８個のセルアレイ
回路を含んでいる）、スペースは、セグメント０のセル
アレイ回路＜１４＞と＜１５＞の間と、セグメント０の
セルアレイ回路＜３０＞と＜３１＞の間と、セグメント
１のセルアレイ回路＜４５＞と＜４６＞の間と、セグメ
ント１のセルアレイ回路＜６１＞と＜６２＞の間と、セ
グメント２のセルアレイ回路＜７６＞と＜７７＞の間
と、セグメント２のセルアレイ回路＜９２＞乃至＜９３
＞の間と、セグメント３のセルアレイ回路＜１０７＞と
＜１０８＞の間と、セグメント３のセルアレイ回路＜１
２３＞と＜１２４＞の間に設けられる。１Ｍビットのブ
ロック中の残りのセグメントのグループに対しても同じ
パターン（すなわち、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、
Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、
Ｎ＝１６）が繰り返される。
示す１Ｍビットのブロックを３２個のスペースに分割
し、それによってローカルデータ線を主データ線に接続
するスイッチ装置のためのスペースを設ける１つの方法
を示している。図１４（ｃ）の分解図に示すように、図
１４（ｂ）に概略的に示す基本回路は図６に示すセルア
レイ回路の１つに対応する。図１４（ｂ）に概略的に示
すように（ここにおいて１Ｍビットのブロックは＜０＞
乃至＜５２７＞の番号が付された５２８個のセルアレイ
回路を含んでいる）、スペースは、セグメント０のセル
アレイ回路＜１４＞と＜１５＞の間と、セグメント０の
セルアレイ回路＜３０＞と＜３１＞の間と、セグメント
１のセルアレイ回路＜４５＞と＜４６＞の間と、セグメ
ント１のセルアレイ回路＜６１＞と＜６２＞の間と、セ
グメント２のセルアレイ回路＜７６＞と＜７７＞の間
と、セグメント２のセルアレイ回路＜９２＞乃至＜９３
＞の間と、セグメント３のセルアレイ回路＜１０７＞と
＜１０８＞の間と、セグメント３のセルアレイ回路＜１
２３＞と＜１２４＞の間に設けられる。１Ｍビットのブ
ロック中の残りのセグメントのグループに対しても同じ
パターン（すなわち、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、
Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、
Ｎ＝１６）が繰り返される。
【００３３】上述のように、本発明の半導体メモリ装置
のスペースの数及び位置は、（例えば入出力のデータ幅
が広いＤＲＡＭに対して）ローカルデータ線を主データ
線に接続するに十分な数のスイッチが形成されるように
選択される。例えばメモリセルアレイを２n＋１個（ｎ
は１以上）のサブアレイに分割すると、全部で２n個の
スペースがサブアレイ間に設けられる。データの入出力
に関して２n本の主データ線を設けることが望ましいた
め、本発明は２n個のステッチ領域及び２n本の主データ
線において形成されたスイッチ間で都合のよい対応を図
ることができる。
のスペースの数及び位置は、（例えば入出力のデータ幅
が広いＤＲＡＭに対して）ローカルデータ線を主データ
線に接続するに十分な数のスイッチが形成されるように
選択される。例えばメモリセルアレイを２n＋１個（ｎ
は１以上）のサブアレイに分割すると、全部で２n個の
スペースがサブアレイ間に設けられる。データの入出力
に関して２n本の主データ線を設けることが望ましいた
め、本発明は２n個のステッチ領域及び２n本の主データ
線において形成されたスイッチ間で都合のよい対応を図
ることができる。
【００３４】もちろん、２n＋１個のサブアレイを設け
るため、メモリセルアレイを分割する別の方法を使用し
てもよく、本発明はこの点において限定されない。例え
ば、図１５は、５個（すなわち２2＋１）のサブアレイ
を設けるために、６４個のセルアレイ回路を分割する方
法を示している。この場合において、第１のサブアレイ
（Ａ）は１３個のセルアレイ回路を含み、第２のサブア
レイ（Ｂ）は１２個のセルアレイ回路を含み、第３のサ
ブアレイ（Ｃ）は１４個のセルアレイ回路を含み、第４
のサブアレイ（Ｂ）は１２個のセルアレイ回路を含み、
第５のサブアレイ（Ａ）は１３個のセルアレイ回路を含
んでいる。このパターンは必要に応じて繰り返してもよ
い。
るため、メモリセルアレイを分割する別の方法を使用し
てもよく、本発明はこの点において限定されない。例え
ば、図１５は、５個（すなわち２2＋１）のサブアレイ
を設けるために、６４個のセルアレイ回路を分割する方
法を示している。この場合において、第１のサブアレイ
（Ａ）は１３個のセルアレイ回路を含み、第２のサブア
レイ（Ｂ）は１２個のセルアレイ回路を含み、第３のサ
ブアレイ（Ｃ）は１４個のセルアレイ回路を含み、第４
のサブアレイ（Ｂ）は１２個のセルアレイ回路を含み、
第５のサブアレイ（Ａ）は１３個のセルアレイ回路を含
んでいる。このパターンは必要に応じて繰り返してもよ
い。
【００３５】各ワード線の上部及び下部ワード線部分が
サブアレイ相互間の各スペースで一緒にステッチされる
必要はない。例えばワード線の上部及び下部ワード線部
分は、２つのステッチ領域毎、あるいは３つのステッチ
領域毎に一緒にステッチしてもよい。
サブアレイ相互間の各スペースで一緒にステッチされる
必要はない。例えばワード線の上部及び下部ワード線部
分は、２つのステッチ領域毎、あるいは３つのステッチ
領域毎に一緒にステッチしてもよい。
【００３６】さらに、図１６（ａ）及び図１６（ｂ）に
示すように、隣接したワード線のステッチ領域は、互い
に関連してオフセットしてもよい。
示すように、隣接したワード線のステッチ領域は、互い
に関連してオフセットしてもよい。
【００３７】本発明は、メモリセルアレイが奇数個のア
レイに分割され、上部及び下部ワード線部分を一緒にス
テッチするステッチ領域がサブアレイ相互間のスペース
に形成されるメモリ装置に限定されない。例えばワード
線の遅延を最小とする別の技術はローカルデコード／再
駆動方式を使用する。この場合、サブアレイ相互間のス
ペースは、ローカルデコード及び再駆動回路を形成する
ために使用できる。また、サブアレイ相互間のスペース
にビット線が存在しないため、対応するオープンスペー
スがセンスアンプ領域中に形成され、センスアンプにお
けるこれらオープンスペースは、ローカルデータ線を主
データ線に接続するスイッチを形成するために使用でき
る。
レイに分割され、上部及び下部ワード線部分を一緒にス
テッチするステッチ領域がサブアレイ相互間のスペース
に形成されるメモリ装置に限定されない。例えばワード
線の遅延を最小とする別の技術はローカルデコード／再
駆動方式を使用する。この場合、サブアレイ相互間のス
ペースは、ローカルデコード及び再駆動回路を形成する
ために使用できる。また、サブアレイ相互間のスペース
にビット線が存在しないため、対応するオープンスペー
スがセンスアンプ領域中に形成され、センスアンプにお
けるこれらオープンスペースは、ローカルデータ線を主
データ線に接続するスイッチを形成するために使用でき
る。
【００３８】上述のように、メモリセルアレイは奇数個
のサブアレイに分割される。上述のように、サブアレイ
相互間のスペースは第１及び第２のワード線部分を一緒
にステッチするために使用してもよいが、それに限定さ
れない。サブアレイ相互間のスペースにはビット線及び
メモリセルが形成されないため、対応するスペースはセ
ンスアンプのレイアウト中に形成される。これらスペー
スは、ローカルデータ線と主データ線を接続するスイッ
チを形成するために使用してもよい。この技術により、
高集積化された半導体メモリ装置を形成できる。例えば
センスアンプのレイアウトの幅は、上記米国特許第5,63
6,158 号明細書に記載されたセンスアンプのレイアウト
に比べて７％減少できる。さらに、本発明のレイアウト
は、上記第5,636,158 号明細書のレイアウトのように非
線形のビット線部分を含んでいない。このため、本発明
のレイアウトは大量生産に適している。
のサブアレイに分割される。上述のように、サブアレイ
相互間のスペースは第１及び第２のワード線部分を一緒
にステッチするために使用してもよいが、それに限定さ
れない。サブアレイ相互間のスペースにはビット線及び
メモリセルが形成されないため、対応するスペースはセ
ンスアンプのレイアウト中に形成される。これらスペー
スは、ローカルデータ線と主データ線を接続するスイッ
チを形成するために使用してもよい。この技術により、
高集積化された半導体メモリ装置を形成できる。例えば
センスアンプのレイアウトの幅は、上記米国特許第5,63
6,158 号明細書に記載されたセンスアンプのレイアウト
に比べて７％減少できる。さらに、本発明のレイアウト
は、上記第5,636,158 号明細書のレイアウトのように非
線形のビット線部分を含んでいない。このため、本発明
のレイアウトは大量生産に適している。
【００３９】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲において種々
変形実施可能なことは勿論である。
ものではなく、発明の要旨を変えない範囲において種々
変形実施可能なことは勿論である。
【００４０】
【発明の効果】以上、詳述したように本発明によれば、
ローカルデータ線と主データ線とを最適に接続し、デー
タを入出力するために効果的に構成されたデータパスを
設け、さらに、ローカルデータ線と主データ線とを接続
するためのスイッチを設置するためのスペースを設ける
ために、高集積化された半導体メモリ装置用のレイアウ
トを提供することができ、さらに、大量生産に適したプ
ロセスを使用して製造することが可能な半導体メモリ装
置を提供できる。
ローカルデータ線と主データ線とを最適に接続し、デー
タを入出力するために効果的に構成されたデータパスを
設け、さらに、ローカルデータ線と主データ線とを接続
するためのスイッチを設置するためのスペースを設ける
ために、高集積化された半導体メモリ装置用のレイアウ
トを提供することができ、さらに、大量生産に適したプ
ロセスを使用して製造することが可能な半導体メモリ装
置を提供できる。
【図１】図１（ａ）（ｂ）（ｃ）は種々の世代のＤＲＡ
Ｍの構造を概略的に示す平面図。
Ｍの構造を概略的に示す平面図。
【図２】図１（ｃ）に示すＤＲＡＭを詳細に示すブロッ
ク図。
ク図。
【図３】従来技術によるローカルデータ線と主データ線
とを接続するスイッチを配置するためのスペースを示す
平面図。
とを接続するスイッチを配置するためのスペースを示す
平面図。
【図４】２５６ＭビットＤＲＡＭを構成する１６個のユ
ニット回路のうちの１つを示すブロック図。
ニット回路のうちの１つを示すブロック図。
【図５】図４に示すユニット回路の１Ｍビットブロック
の１つを構成する１６個のセグメントを示すブロック
図。
の１つを構成する１６個のセグメントを示すブロック
図。
【図６】図５に示すダブルセグメント対を示すブロック
図。
図。
【図７】隣接したセルアレイ相互間で両サイドセンスア
ンプ列が共用されているセグメントセルアレイ回路を示
すブロック図。
ンプ列が共用されているセグメントセルアレイ回路を示
すブロック図。
【図８】共用された両サイドセンスアンプを示す回路
図。
図。
【図９】図８に示された素子の詳細を示す回路図。
【図１０】図１０（ａ）は第１のワード線部分が第２の
ワード線部分に接続されるステッチ領域を示す上部平面
図、図１０（ｂ）は図１０（ａ）の１０Ｂ−１０Ｂ線に
沿った断面図。
ワード線部分に接続されるステッチ領域を示す上部平面
図、図１０（ｂ）は図１０（ａ）の１０Ｂ−１０Ｂ線に
沿った断面図。
【図１１】センスアンプ領域におけるオープンスペース
を概略的に示す平面図。
を概略的に示す平面図。
【図１２】ローカルデータ線ＬＤＱと主データ線ＭＤＱ
を選択的に接続するＭＤＱＳＷを概略的に示す平面図。
を選択的に接続するＭＤＱＳＷを概略的に示す平面図。
【図１３】偶数個のステッチ領域を設けるためメモリセ
ルアレイを奇数個のサブアレイに分割する場合を示す平
面図。
ルアレイを奇数個のサブアレイに分割する場合を示す平
面図。
【図１４】図１４（ａ）（ｂ）（ｃ）スイッチ装置のた
めの３２個のスペースを設けるために図５の１Ｍビット
ブロックを分割する１つの方法を示す概略図。
めの３２個のスペースを設けるために図５の１Ｍビット
ブロックを分割する１つの方法を示す概略図。
【図１５】スイッチ装置のための４個のスペースを設け
るために６４個のセルアレイ回路を分割する１つの方法
を示す概略図。
るために６４個のセルアレイ回路を分割する１つの方法
を示す概略図。
【図１６】図１６（ａ）は隣接したワード線のためのオ
フセットステッチ領域を示す平面図、図１６（ｂ）は図
１６（ａ）の１６Ｂ−１６Ｂ線に沿った断面図。
フセットステッチ領域を示す平面図、図１６（ｂ）は図
１６（ａ）の１６Ｂ−１６Ｂ線に沿った断面図。
６０、６２…第１、第２のセンスアンプ領域、 １０５…サブアレイ、 １０６…スペース、 １０７…オープンスペース、 ７１４、７１６、７１８…センスアンプ。 ＷＬ…ワード線、 ＢＬ…ビット線、 ＬＤＱ…ローカルデータ線、 ＭＤＱ…主データ線、 ＭＤＱＳＷ…スイッチ。
Claims (9)
- 【請求項１】 ロウ及びカラムに配列されたメモリセル
を有するメモリセルアレイと、 それぞれが対応するカラムのメモリセルに接続されたビ
ット線と、 前記ビット線にほぼ直交して配列され、それぞれが対応
する行のメモリセルに接続されたワード線と、 前記メモリセルアレイはワード線方向に互いに離間され
た奇数個のサブアレイに分割され、各サブアレイ間のス
ペースにはビット線及びメモリセルは形成されておら
ず、前記サブアレイの少なくとも幾つかは異なる数のセ
ルアレイ回路を有することを特徴とする半導体メモリ装
置。 - 【請求項２】 ロウ及びカラムに配列されたメモリセル
を有するメモリセルアレイと、 それぞれが対応するカラムにおけるメモリセルに接続さ
れたビット線と、 ビット線とほぼ直交する方向に配置され、それぞれが対
応するロウのメモリセルに接続されたワード線と、 前記メモリセルアレイに、前記ビット線及び前記メモリ
セルが形成されていないスペースを介してワード線方向
に分割して形成された奇数個のサブアレイと、 サブアレイと対応して配置され、前記ビット線に接続さ
れたセンスアンプと、前記サブアレイ相互間のスペース
と対応して前記センスアンプの相互間に形成されたスペ
ースと、 第１のデータ線と、 前記第１のデータ線によりデータを入出力するため、前
記センスアンプを選択する第１のスイッチングトランジ
スタと、 第２のデータ線と、 前記第１のデータ線を前記第２のデータ線に選択的に接
続する第２のスイッチングトランジスタとを具備し、 前記第２のスイッチングトランジスタは前記センスアン
プの相互間に形成されたスペースに配置されることを特
徴とする半導体メモリ装置。 - 【請求項３】 ロウ及びカラムに配列されたメモリセル
を有するメモリセルアレイと、 それぞれが対応するカラムのメモリセルに接続されたビ
ット線と、 前記ビット線に接続されたセンスアンプと、 前記センスアンプに接続された第１のデータ線と、 第２のデータ線と、 前記第１のデータ線を前記第２のデータ線に選択的に接
続するスイッチと、 それぞれが対応するロウにおけるメモリセルに接続さ
れ、前記ビット線にほぼ直交するように配列されるとと
もに、ステッチにより接続された第１のワード線部分と
第２のワード線部分とを含むワード線とを具備し、 前記メモリセルアレイは奇数個のサブアレイに分割さ
れ、各サブアレイはワード線方向に互いに離間され、 前記ステッチは前記サブアレイ相互間のスペース内に配
置され、 前記スイッチは前記サブアレイ相互間のスペースに対応
する前記センスアンプ相互間のスペースに形成されるこ
とを特徴とする半導体メモリ装置。 - 【請求項４】 ロウ及びカラムに配列されたメモリセル
を有するメモリセルアレイと、 それぞれが対応するカラムにおけるメモリセルに接続さ
れた第１及び第２のビット線を含むビット線対と、 前記ビット線に接続され、それぞれが前記ビット線対の
対応する１つにおいてデータを検知するセンスアンプ
と、 第１のデータ線と、 前記第１のデータ線によりデータを入出力するように前
記センスアンプを選択する第１のスイッチングトランジ
スタと、 第２のデータ線と、 前記第１のデータ線を前記第２のデータ線に選択的に接
続する第２のスイッチングトランジスタと、 それぞれが対応するロウにおけるメモリセルに接続さ
れ、前記ビット線にほぼ直交するように配列されるとと
もに、ステッチにより接続された第１のワード線部分と
第２のワード線部分とを含むワード線とを具備し、 前記メモリセルアレイは奇数個のサブアレイに分割さ
れ、各サブアレイはワード線方向に互いに離間され、 前記ステッチは前記サブアレイ相互間のスペース内に配
置され、 前記第２のスイッチングトランジスタは前記サブアレイ
相互間のスペースに対応する前記センスアンプ相互間の
スペースに形成されることを特徴とする半導体メモリ装
置。 - 【請求項５】 前記メモリセルアレイは２n＋１個（ｎ
は１以上の整数）のサブアレイに分割され、各サブアレ
イ相互間に２n個のスペースが設けられていることを特
徴とする請求項１乃至４のいずれかに記載の半導体メモ
リ装置。 - 【請求項６】 少なくとも幾つかのサブアレイは異なる
数のメモリセルを含むことを特徴とする請求項２乃至４
のいずれかに記載の半導体メモリ装置。 - 【請求項７】 前記第１のワード線部分は金属であり、
第２のワード線部分はポリシリコンで構成されることを
特徴とする請求項３又は４記載の半導体メモリ装置。 - 【請求項８】 前記センスアンプは隣接するセルアレイ
で共有される両サイドセンスアンプであることを特徴と
する請求項２乃至４のいずれかに記載の半導体メモリ装
置。 - 【請求項９】 前記メモリセルアレイは２n＋１個（ｎ
≧１）のサブアレイに分割され、隣接した前記サブアレ
イの相互間に２n個のステッチ領域が形成されることを
特徴とする請求項３又は４記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/061,058 US6084816A (en) | 1998-04-16 | 1998-04-16 | Semiconductor memory device |
| US09/061058 | 1998-04-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340440A true JPH11340440A (ja) | 1999-12-10 |
Family
ID=22033365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11081412A Pending JPH11340440A (ja) | 1998-04-16 | 1999-03-25 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6084816A (ja) |
| JP (1) | JPH11340440A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330414A (ja) * | 1998-05-14 | 1999-11-30 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JP2000187985A (ja) * | 1998-12-24 | 2000-07-04 | Hitachi Ltd | 半導体記憶装置 |
| US6477079B2 (en) * | 1999-05-18 | 2002-11-05 | Kabushiki Kaisha Toshiba | Voltage generator for semiconductor device |
| US6532428B1 (en) * | 1999-10-07 | 2003-03-11 | Advanced Micro Devices, Inc. | Method and apparatus for automatic calibration of critical dimension metrology tool |
| JP2002008399A (ja) * | 2000-06-23 | 2002-01-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| DE10121837C1 (de) * | 2001-05-04 | 2002-12-05 | Infineon Technologies Ag | Speicherschaltung mit mehreren Speicherbereichen |
| DE10339665B3 (de) * | 2003-08-28 | 2005-01-13 | Infineon Technologies Ag | Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements |
| JP2006216136A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
| US20080029279A1 (en) * | 2006-08-01 | 2008-02-07 | Louis Zuccarello | Ground-working tool |
| JP4956087B2 (ja) * | 2006-08-07 | 2012-06-20 | 株式会社東芝 | 半導体記憶装置 |
| US7907468B2 (en) | 2008-05-28 | 2011-03-15 | Micron Technology, Inc. | Memory device having data paths permitting array/port consolidation and swapping |
| US8699255B2 (en) | 2012-04-01 | 2014-04-15 | Nanya Technology Corp. | Memory array with hierarchical bit line structure |
| KR20190051653A (ko) | 2017-11-07 | 2019-05-15 | 삼성전자주식회사 | 반도체 메모리 장치 그것의 데이터 경로 설정 방법 |
| US10607687B2 (en) * | 2017-12-28 | 2020-03-31 | Micron Technology, Inc. | Apparatuses and methods for sense line architectures for semiconductor memories |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US33694A (en) * | 1861-11-12 | Improved fan-blower | ||
| USRE33694E (en) | 1984-07-26 | 1991-09-17 | Texas Instruments Incorporated | Dynamic memory array with segmented bit lines |
| US4958318A (en) * | 1988-07-08 | 1990-09-18 | Eliyahou Harari | Sidewall capacitor DRAM cell |
| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
| KR930000899B1 (ko) * | 1990-02-24 | 1993-02-11 | 현대전자산업 주식회사 | 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 |
| GB2246001B (en) * | 1990-04-11 | 1994-06-15 | Digital Equipment Corp | Array architecture for high speed cache memory |
| JP3242101B2 (ja) * | 1990-10-05 | 2001-12-25 | 三菱電機株式会社 | 半導体集積回路 |
| US5276650A (en) * | 1992-07-29 | 1994-01-04 | Intel Corporation | Memory array size reduction |
| JP3526898B2 (ja) * | 1993-12-28 | 2004-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3135795B2 (ja) * | 1994-09-22 | 2001-02-19 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
| US5544113A (en) * | 1994-11-30 | 1996-08-06 | International Business Machines Corporation | Random access memory having a flexible array redundancy scheme |
| US5546349A (en) * | 1995-03-13 | 1996-08-13 | Kabushiki Kaisha Toshiba | Exchangeable hierarchical data line structure |
| US5636158A (en) * | 1995-03-13 | 1997-06-03 | Kabushiki Kaisha Toshiba | Irregular pitch layout for a semiconductor memory device |
| US5671188A (en) * | 1996-06-26 | 1997-09-23 | Alliance Semiconductor Corporation | Random access memory having selective intra-bank fast activation of sense amplifiers |
| US5822268A (en) * | 1997-09-11 | 1998-10-13 | International Business Machines Corporation | Hierarchical column select line architecture for multi-bank DRAMs |
| US6249451B1 (en) * | 1999-02-08 | 2001-06-19 | Kabushiki Kaisha Toshiba | Data line connections with twisting scheme technical field |
-
1998
- 1998-04-16 US US09/061,058 patent/US6084816A/en not_active Expired - Lifetime
-
1999
- 1999-03-25 JP JP11081412A patent/JPH11340440A/ja active Pending
-
2000
- 2000-03-03 US US09/518,542 patent/US6452824B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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